WO2000014802A1 - Semiconductor device, method of manufacture thereof, circuit board, and electronic device - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
  • the development of multi-chip modules incorporating multiple semiconductor chips at a high density has been promoted.
  • the multi-chip module since a plurality of existing semiconductor chips can be used, the cost can be reduced as compared with the case of designing a new integrated circuit.
  • the wiring pattern of the substrate and the electrodes of the semiconductor chip are connected by wire bonding. Therefore, since the wiring pattern requires a bonding pad with a wire, the area of the substrate becomes large, and it has not been possible to sufficiently meet the demand for a smaller package.
  • An object of the present invention is to solve this problem, and an object of the present invention is to provide a small-sized semiconductor device in which a plurality of semiconductor elements are incorporated at a high density, a manufacturing and manufacturing thereof, a circuit board, and an electronic device. .
  • a semiconductor device includes: a plurality of semiconductor elements having electrodes and arranged in a planar direction and face-down bonded;
  • a substrate on which a wiring pattern having: a bonding portion to which the electrode of the semiconductor element is connected, and a land portion electrically connected to the bonding portion;
  • a plurality of semiconductor elements are mounted on a substrate side by side in a plane direction, and each semiconductor element is face-down bonded. Therefore, since bonding is performed in the region of the semiconductor element, the area of the substrate can be reduced to the minimum necessary. As a result, the size of the semiconductor device can be reduced.
  • the respective external electrodes may be provided in the mounting area of the semiconductor element. According to this, the external electrodes are provided in the areas corresponding to the respective semiconductor elements corresponding to the electrodes of the respective semiconductor elements. An electrode is provided.
  • All the external electrodes may be provided outside a region corresponding to all the semiconductor elements.
  • external electrodes can be arranged at the outer peripheral edge of the substrate.
  • the substrate may be a flexible substrate formed to be larger than a region where the plurality of semiconductor elements are mounted, and a flat holding member may be provided at an outer peripheral end.
  • the flatness of the height of the external electrode (coplanarity) can be ensured by the flattening member.
  • All the external electrodes may be provided in a region corresponding to only one of the semiconductor elements.
  • all the external electrodes are provided in a region corresponding to any one semiconductor element, and no external electrodes are provided in a region corresponding to the other semiconductor elements.
  • the substrate is a flexible substrate, part of which is bent,
  • At least one of the remaining semiconductor elements is provided on a surface of the one semiconductor element corresponding to a region where the external electrode is provided, on a surface opposite to a surface on which the electrode is formed.
  • the surface opposite to the surface on which the electrodes are formed may be bonded.
  • the size of the semiconductor device in the planar direction can be reduced.
  • the substrate may have at least one hole formed along a region to be bent. By forming a hole in the substrate in this manner, the elasticity of the substrate is reduced and the bent state can be easily maintained.
  • the hole is a long hole extending along a bending line
  • the wiring pattern is formed over the hole,
  • a side of the elongated hole extending along the bending line may be a part of an outer edge.
  • a part of the outer edge of the semiconductor device is formed by the side of the elongated hole, so that the position of the edge can be accurately determined.
  • a plurality of said holes are formed;
  • the wiring pattern is formed over the plurality of holes,
  • the plurality of holes may be elongated holes extending along a bending line, and may be formed in parallel.
  • the substrate has a slit formed along a region to be bent
  • the substrate may be cut by the slit, and a space may be provided between opposing cut ends.
  • the substrate can be easily bent.
  • connection member for bridging the slit may be provided. According to this, the bent portion of the substrate is reinforced by the connection member.
  • a flexible resin may be provided on the wiring node through the hole, and the resin may be bent together with the substrate.
  • the bent portion of the substrate is reinforced by the resin.
  • the semiconductor element may be bonded via a conductive or heat conductive adhesive. If a conductive adhesive is used, the potential of the surface of the semiconductor element to be bonded can be made the same, and if a heat conductive adhesive is used, the heat of the semiconductor element that generates a large amount of heat is generated. Cooling to a semiconductor element having a small size.
  • One of the semiconductor elements has a larger area than the remaining semiconductor elements
  • the external electrode may be provided only in a region corresponding to the large-area semiconductor element.
  • the electrode of the semiconductor element may be connected to the bonding portion via an anisotropic conductive material in which conductive particles are dispersed in an adhesive.
  • the bonding portion and the electrode are electrically conducted by the anisotropic conductive material, the semiconductor device can be manufactured by a method excellent in reliability and productivity.
  • a method for manufacturing a semiconductor device comprising the steps of: forming a wiring pattern having a plurality of bonding portions, a plurality of land portions electrically connected to the bonding portions, and an electrode; Preparing a plurality of semiconductor elements, and providing an anisotropic conductive material in which conductive particles are dispersed in an adhesive, at least on the bonding portion. Aligning the electrode on the bonding portion of the anisotropic conductive material, and placing the semiconductor element on the substrate;
  • a plurality of semiconductor elements are mounted on a substrate, and electrodes of the respective semiconductor elements and bonding portions are subjected to first-down bonding. Therefore, since the bonding is performed in the region of the semiconductor element, the area of the substrate can be reduced to the minimum necessary. As a result, the size of the semiconductor device can be reduced.
  • the semiconductor device can be manufactured by a method excellent in reliability and productivity.
  • the substrate is a flexible substrate and is formed to be larger than a region where the plurality of semiconductor elements are mounted,
  • the method may include a step of providing a flat holding member at an outer peripheral end of the substrate.
  • the flatness (coplanarity) of the height of the external electrodes can be ensured.
  • the external electrodes can be provided in the region where the flat holding member is attached.
  • the method may include a step of bonding a surface of the semiconductor element opposite to a surface on which the electrode is formed.
  • the size of the semiconductor device in the planar direction can be reduced.
  • the substrate may have at least one hole formed along a region to be bent. By forming a hole in the substrate in this manner, the elasticity of the substrate can be reduced to facilitate bending.
  • the semiconductor device is mounted on a circuit board according to the present invention.
  • An electronic device includes the circuit board described above.
  • FIG. 1A to 1C are views showing a semiconductor device according to a first embodiment to which the present invention is applied.
  • FIGS. 2A to 2C are diagrams showing a semiconductor device according to a second embodiment to which the present invention is applied.
  • 3A to 3C are views showing a semiconductor device according to a third embodiment to which the present invention is applied.
  • FIG. 4 is a diagram showing a modification of the third embodiment to which the present invention is applied.
  • FIG. 5 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied.
  • FIGS. 6A to 6C are diagrams showing an expansion of the semiconductor device according to the fourth embodiment to which the present invention is applied. It is an open view.
  • FIG. 7 is a developed view of a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • FIG. 8 is a developed view of a semiconductor device according to a sixth embodiment to which the present invention is applied. Is a developed view of a semiconductor device according to a seventh embodiment to which the present invention is applied.
  • FIG. 10 is a diagram showing a semiconductor device according to an eighth embodiment to which the present invention is applied.
  • FIG. 11 is a diagram showing a semiconductor device according to a ninth embodiment to which the present invention is applied.
  • FIG. 12 is a diagram showing a circuit board on which the semiconductor device according to the present embodiment is mounted.
  • FIG. 13 is a diagram illustrating an electronic apparatus including a circuit board on which the semiconductor device according to the present embodiment is mounted. [Best Mode for Carrying Out the Invention]
  • FIG. 1A to 1C are views showing a semiconductor device according to a first embodiment to which the present invention is applied.
  • 1A is a plan view of the semiconductor device
  • FIG. 1B is a cross-sectional view taken along the line IB-IB of FIG. 1A
  • FIG. 1C is a bottom view of the semiconductor device.
  • the substrate 10 may be formed of any of an organic or inorganic material, and may be formed of a composite structure thereof.
  • An example of the substrate 10 formed of an organic material is a flexible substrate made of polyimide resin.
  • the substrate 10 formed from an inorganic material for example, a ceramic substrate or a glass substrate can be mentioned.
  • a composite structure of organic and inorganic materials for example, a glass epoxy substrate can be given.
  • the wiring pattern 12 is formed on the substrate 10.
  • the wiring pattern 12 is formed on one surface of the substrate 10. Note that, in addition to the wiring pattern 12 on one surface of the substrate 10, a wiring pattern may be formed on the other surface.
  • the wiring pattern 12 can be formed by depositing a conductive film such as copper on the substrate 10 by sputtering or the like, and etching this. In this case, the wiring pattern 12 is directly formed on the substrate 10, resulting in a two-layer substrate without an adhesive. Alternatively, a three-layer board in which an adhesive is interposed between the board 10 and the wiring pattern 12 may be used. Alternatively, a substrate having a build-up multilayer structure formed by laminating an insulating resin and a wiring pattern on the substrate, or a multilayer substrate in which a plurality of substrates are laminated may be used.
  • the wiring pattern 12 includes a plurality of bonding portions 14 and a plurality of land portions 16. One of the bonding portions 14 is electrically connected to at least one of the land portions 16. Each bonding part 14 and each land part 16 are It is formed with a larger area than a portion for wiring. Note that a bump may be formed on the bonding portion 14.
  • the bonding portion 14 and the land portion 16 are located in the respective mounting regions of the semiconductor elements 20 and 30 on the substrate 10 and are not formed outside the regions. Further, the bonding portions 14 located in the respective mounting regions of the semiconductor elements 20 and 30 are connected to the land portions 16 located in the respective mounting regions. Alternatively, the bonding part 14 located in one of the mounting areas of the semiconductor elements 20 and 30 and the land part 1 located in the remaining one of the mounting areas of the semiconductor elements 20 and 30 6 may be connected.
  • the substrate 10 may have a rectangular shape as shown in the figure in order to simplify the punching die, or may have a shape along the outer shape of the semiconductor element when ultimate miniaturization is desired.
  • a through hole 18 is formed in the substrate 10.
  • the land 16 is located on the through hole 18. That is, the land portion 16 can be connected to the surface opposite to the surface on which the wiring pattern 12 is formed, through the through hole 18.
  • a plurality of external electrodes 40 electrically connected to the wiring pattern 12 are formed on the surface of the substrate 10 opposite to the surface on which the wiring pattern 12 is formed. Can be.
  • the plurality of semiconductor elements 20 and 30 are, for example, a flash memory and an SRAM, SRAMs and DRAMs, a memory and an ASIC, or an MPU and a memory, each of which has a plurality of electrodes 22 and 32.
  • the electrodes 22 and 32 are located above any of the bonding portions 14 and are electrically connected via an anisotropic conductive material 50. That is, the semiconductor elements 20 and 30 are face down bonded to the wiring pattern 12 of the substrate 10 with the surface on which the electrodes 22 and 32 are formed facing down. You. Although the sizes and shapes of the semiconductor elements 2 and 30 shown in the figure are different, they may have the same size and shape.
  • the electrodes 22 and 32 are often made of plating or gold formed by wires, but may be made of nickel, solder, or the like.
  • anisotropic conductive material 50 conductive particles (conductive filler) are separated into the adhesive and the binder. Dispersed, dispersant may be added.
  • the anisotropic conductive material 50 may be formed into a sheet in advance and then attached to the substrate 10 or may be provided on the substrate 10 in a liquid state. Note that a thermosetting adhesive is often used as the adhesive for the anisotropic conductive material 50.
  • the anisotropic conductive material 50 is provided at least on each bonding portion 14. Alternatively, if the anisotropic conductive material 50 is provided so as to cover the entire substrate 10, the process can be easily performed.
  • the anisotropic conductive material 50 is provided except for the outer peripheral end of the substrate 10, the anisotropic conductive material 50 will not adhere to the outer peripheral end surface of the substrate 10, and the subsequent substrate 10 is convenient for handling c
  • the anisotropic conductive material 50 is crushed between the electrodes 22 and 32 and the bonding portion 14 and the conductive particles cause electrical conduction between the two. It has become as planned.
  • the present embodiment is characterized in that the semiconductor elements 20 and 30 are subjected to first-down bonding. If face-down bonding is used, instead of using anisotropic conductive material 50, electrodes 22 and 32 and bonding portion 14 are connected by at least one of light, heat, pressure and vibration. You may join. In this case, it is more reliable to join the metals together. In this case, the space between the semiconductor elements 20 and 30 and the substrate 10 is often filled with an underfill resin.
  • the external electrode 40 is provided on the land 16 of the wiring pattern 12. Specifically, the external electrode 40 is provided on the surface of the substrate 10 opposite to the surface on which the wiring pattern 12 is formed, and is electrically connected to the land 16 via the through hole 18. Have been.
  • the electrical connection between the external electrodes 40 and the lands 16 is often formed through reflow by mounting solder balls together with flux on the through holes of the board opposite to the semiconductor element mounting surface.
  • a conductive member such as gold or copper plated on the inner surface of the through hole 18 may be used.
  • the solder ball is used as the external electrode 40, the through hole 18 is filled with solder as a material for the solder ball, and a conductive member integrated with the solder ball is formed in the through hole 18. You may.
  • a wiring pattern 12 and lands for external electrodes connected by via holes and through holes are formed, and external electrodes are formed thereon. May be implemented. Further, the external electrode may be formed from a metal or conductive resin other than the above-mentioned solder.
  • the external electrodes 40 are also located in the mounting area of the semiconductor elements 20 and 30.
  • the external electrode 4 0 is also electrically connected to the electrodes 223 of the semiconductor elements 20 and 30 corresponding to the mounting area where the external electrodes 40 are provided.
  • a plurality of semiconductor elements 20 and 30 are arranged in a planar direction and mounted on substrate 10, and electrodes 22 and 32 of each of semiconductor elements 20 and 30 and bonding section 1. 4 is face down bonded. Therefore, since bonding is performed in the region of the semiconductor elements 20 and 30, the area of the substrate 10 can be reduced to the minimum necessary. As a result, the size of the semiconductor device 1 can be reduced.
  • the present embodiment is configured as described above, and an example of a manufacturing method thereof will be described below.
  • a substrate 10 on which a wiring pattern 12 having a plurality of bonding sections 14 and a plurality of land sections 16 connected to the bonding sections 14 is formed is prepared.
  • an anisotropic conductive material 50 is provided on the surface of the substrate 10 on which the wiring pattern 12 is formed. Specifically, an anisotropic conductive material 50 is provided at least on the bonding portion 14.
  • a plurality of semiconductor elements 20 and 30 having a plurality of electrodes 22 and 32 are prepared.
  • the electrodes 22 and 32 are positioned on the bonding portion 14 of the anisotropic conductive material 50, and the semiconductor elements 20 and 30 are mounted on the substrate 10.
  • At least one of the semiconductor elements 20 and 30 and the substrate 10 is pressed, and the bonding portion 14 and the electrodes 22 and 32 are pressed through the conductive particles of the anisotropic conductive material 50. And are electrically connected.
  • an external electrode 40 is formed on the land portion 16 via the through hole 18 from the side opposite to the surface on which the wiring pattern 12 is formed on the substrate 10.
  • the semiconductor device 1 is obtained through the above steps. According to the present embodiment, Since the bonding portion 14 and the electrodes 22 and 32 are electrically connected by the conductive material 50, the semiconductor device 1 can be manufactured by a method excellent in reliability and productivity.
  • FIGS. 2A to 2C are diagrams showing a semiconductor device according to a second embodiment to which the present invention is applied.
  • 2A is a plan view of the semiconductor device
  • FIG. 2B is a cross-sectional view taken along the line IIB-IB of FIG. 2A
  • FIG. 2C is a bottom view of the semiconductor device.
  • the semiconductor device 2 includes a substrate 110, external electrodes 140, and a plurality (for example, two) of semiconductor elements (semiconductor chips) 20 and 30 used in the first embodiment. .
  • the external electrode 140 is also formed only in one of the mounting regions of the semiconductor elements 20 and 30. Note that FIG. 2C shows a small number of the external electrodes 140 for simplification, and more external electrodes 140 can be provided in practice.
  • the same as the external electrode 140 Projections of size, height or shape may be formed on the surface opposite to the mounting surface of the semiconductor element 20 side on the substrate 110. These projections may be formed with resin or tape.
  • FIG. 3A to 3C are views showing a semiconductor device according to a third embodiment to which the present invention is applied.
  • 3A is a plan view of the semiconductor device
  • FIG. 3B is a cross-sectional view taken along a line IIB-IIIB in FIG. 3A
  • FIG. 3C is a bottom view of the semiconductor device.
  • the semiconductor device 3 includes a substrate 210, external electrodes 240, and a plurality (for example, two) of semiconductor elements (semiconductor chips) 20 and 30 used in the first embodiment. .
  • the wiring pattern 2 12 includes a bonding section 2 14 and a land section 2 16.
  • the bonding portions 2 14 are provided at positions corresponding to the electrodes 22 and 32 of the semiconductor elements 20 and 30.
  • the lands 2 16 are formed outside the mounting area of the semiconductor elements 20 and 30. Therefore, the bonding portion 214 in the mounting region of the semiconductor elements 20 and 30 and the land portion 216 located outside the mounting region are electrically connected via the wiring portion 215. ing.
  • the substrate 210 is formed larger than the mounting area of the semiconductor elements 20 and 30.
  • the external electrode 240 is also formed outside the mounting area of the semiconductor elements 20 and 30 (FAN-OUT structure). Note that FIG. 3C shows a small number of external electrodes 240 for simplicity, and in practice more external electrodes 240 can be provided.
  • the substrate 210 is provided with a rigid flat holding member 200 such as a metal.
  • the flat holding member 200 is for reinforcing the substrate 210 to ensure flatness, and the material is not limited as long as it has rigidity.
  • a metal such as stainless steel or a copper-based alloy is often used, but it may be formed of an insulating material such as plastic or ceramic.
  • the anisotropic conductive material 50 is provided on the wiring pattern 212, and if there is no conduction by the conductive particles of the anisotropic conductive material 50, the metal flat holding member 20 Even if 0 is used, the electrical continuity between the wiring pattern 212 and the flat holding member 200 can be cut off.
  • the flattening member 200 is formed of a material having an insulating property, there may be an electrical connection by conductive particles of the anisotropic conductive material 50.
  • a small number of flat holding members 200 At least, if an insulating layer is formed on the contact surface with the anisotropic conductive material 50, even if the flat holding member 200 is made of metal, the electrical connection between the wiring pattern 212 and the flat holding member 200 can be made. Electrical continuity can be cut off.
  • the flat holding member 200 may be bonded to the substrate 210 with a general insulating adhesive other than the anisotropic conductive material.
  • the flat holding member 200 is attached to the outside of the mounting region of the semiconductor elements 20 and 30 or to the outer peripheral edge of the substrate 210 via an anisotropic conductive material 50. Therefore, even when the substrate 210 is a flexible substrate, the flatness of the outer portions of the semiconductor elements 20 and 30 or the outer peripheral edge of the substrate 210 can be ensured. In the present embodiment, since the flatness of the region where the external electrode 240 is provided on the substrate 210 is ensured by the flat holding member 200, the uniformity of the height of the external electrode 240 ( Co-branality) can be secured. Other configurations and manufacturing methods are the same as those in the first embodiment, and thus description thereof is omitted.
  • the external electrodes 240 are not provided in the mounting area of the substrate 210 on which the semiconductor elements 20 and 30 are mounted. However, the external electrodes may be provided in this area as well. FAN-IN / OUT structure). In addition, or separately, an external electrode may be provided in a region between the semiconductor element 20 and the semiconductor element 30.
  • the semiconductor device 4 shown in FIG. 4 is an example in which external electrodes 240 are provided inside and outside the mounting area of the semiconductor elements 20 and 30 on the substrate 210 and between the semiconductor elements 20 and 30. is there.
  • the flat holding member 200 is not necessarily required. if the substrate 210 itself has flat holding properties (for example, when the substrate 210 is made of ceramics or glass epoxy), the flat holding member 200 is not necessarily required. .
  • FIG. 5 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied, and FIGS. 6A to 6C are views in which the substrate of the semiconductor device shown in FIG. 5 is developed.
  • 6A is a plan view
  • FIG. 6B is a sectional view taken along line VB-VB in FIG. 6A
  • FIG. 6C is a bottom view.
  • the semiconductor device 5 includes a substrate 310, semiconductor elements 320, 330, and an external electrode 340.
  • the substrate 310 is made of a material that can be bent as shown in FIG. In particular, a two-layer flexible substrate or a build-up type flexible substrate is preferable when it is necessary to further increase the wiring density.
  • the substrate 310 has a rectangular shape that is long in one direction.
  • Semiconductor elements 320 and 330 are mounted on both ends of the substrate 310 in the longitudinal direction. In this embodiment, the semiconductor elements 320 and 330 have the same size and the same shape, but may have different sizes and different shapes.
  • the wiring pattern 312 is formed on the substrate 310.
  • the wiring pattern 312 includes a bonding section 314 and a land section 316.
  • the bonding section 3 14 is provided at a position corresponding to the electrodes 3 2 3 and 3 3 2 of the semiconductor elements 3 2 0 and 3 3 0, and is electrically connected via the anisotropic conductive material 3 50. It is connected.
  • the land portion 316 is formed only in one of the mounting areas of the semiconductor elements 320 and 330. Therefore, the land portion 316 in the one mounting region and the bonding portion 314 located in the other mounting region are electrically connected via the wiring portion 315.
  • the wiring part 315 is formed between the semiconductor elements 320 and 330 and is not covered therewith, so that it is covered and protected by a protective film 302 such as a resist. .
  • the external electrode 340 is also formed only in one of the mounting areas of the semiconductor elements 320 and 330. In the figure, the number of external electrodes 340 is reduced for simplicity, and more external electrodes 340 can be provided in practice. Regarding the arrangement of the external electrodes 340, as described in the third embodiment, the external electrodes 340 may be arranged outside the semiconductor element using a flat holding member.
  • the surface of the substrate 310 on which the semiconductor elements 320 and 330 are mounted is defined as a valley, and the region between the semiconductor elements 320 and 330 on the substrate 310 is bent.
  • the substrate 310 may be bent.
  • at least one or a plurality of holes 300 may be formed in the bent region of the substrate 310. This reduces the elasticity of the substrate 310 and makes it easier to bend. It becomes easier to maintain the bent state.
  • the wiring portion 315 be formed avoiding the hole 300, but the wiring portion 315 may be formed on the hole 300.
  • the surface of the semiconductor element 320 on the side opposite to the electrode 322 formed by bending the substrate 310 is opposite to the surface of the semiconductor element 330 on which the electrode 332 is formed.
  • the side surface is bonded via an adhesive 304. Due to the adhesive force of the adhesive 304, the bent state of the substrate 310 is maintained. Also, since the surfaces of the semiconductor elements 320 and 330 are flat, the bonding is weak. If the adhesive 304 is a conductive adhesive, the potential of the bonding surfaces of the semiconductor elements 320 and 330 to be bonded can be made equal. If the adhesive 304 is a heat conductive adhesive, heat can be transmitted between the semiconductor elements 320 and 330.
  • the adhesive 304 may be an adhesive.
  • a sheet or liquid adhesive 304 is attached to the back surfaces of the semiconductor elements 320 and 330, and then both back surfaces of the semiconductor elements are bonded together. May be pasted.
  • the liquid adhesive 304 may be filled with the back surfaces of the semiconductor elements aligned.
  • the configuration is the same as that of the above-described first embodiment, and thus the description is omitted.
  • semiconductor elements having different sizes may be used, but in this case, it is more preferable that the larger semiconductor element is arranged on the side where the external electrode 340 is formed, because it is geometrically stable.
  • two semiconductor elements 320 and 330 are used, but more than two semiconductor elements may be used.
  • the surface opposite to the surface on which the electrodes are formed on one or more of the remaining semiconductor devices is formed on the surface opposite to the surface on which the electrodes of one semiconductor device are formed. You may paste it. By forming in this manner, a plurality of, in particular, a large number of semiconductor elements can be stacked on a small area.
  • the substrate may be bent and laminated.
  • the size is further reduced than in the above-described embodiment. Note that the method described in the first embodiment is applied to the method of manufacturing the semiconductor device 5 except that the substrate 310 is bent.
  • FIG. 7 is an expanded view of a substrate of a semiconductor device according to a fifth embodiment to which the present invention is applied. Similarly to the semiconductor device 5 shown in FIG. 5, the semiconductor device according to the present embodiment is configured by bending the substrate 410. Further, the semiconductor elements 320 and 330 are mounted on the substrate 410 as in the fourth embodiment.
  • At least one hole 400 is formed in the substrate 410 shown in FIG.
  • the hole 400 is a long hole extending along the bending line of the substrate 410.
  • the substrate 410 is bent along the hole 400 which is a long hole.
  • a plurality of holes 400 are formed in series. Since the hole 400 is formed inside the edge of the substrate 410, the edge of the substrate 410 remains. Therefore, the substrate 410 is in a connected state without being cut.
  • the wiring pattern 4 12 is formed on the substrate 4 10.
  • the wiring pattern 4 12 is formed over the hole 400. Even if the hole 400 is formed, the wiring pattern 4 12 is hard to be cut because the substrate 4 10 is connected.
  • the substrate 410 having the above-described configuration is bent like the substrate 310 shown in FIG. 5, the side forming the hole 400 becomes a part of the outer edge of the semiconductor device. Therefore, the external shape of the semiconductor device comes out clearly, and the positioning becomes easy.
  • FIG. 8 is an expanded view of a substrate of a semiconductor device according to a sixth embodiment of the present invention.
  • the semiconductor device according to the present embodiment is also configured by bending the substrate 510.
  • the semiconductor elements 320 and 330 are mounted on the substrate 510 as in the fourth embodiment.
  • the substrate 5100 shown in FIG. 8 is cut by forming the slit 500.
  • the slits 500 are formed at intervals between the cut ends of the substrate 5100.
  • the slit 500 extends along the bending line of the substrate 5100. In other words, the substrate 5100 is bent along the slit 500.
  • the wiring pattern 5 12 is formed on the substrate 5 10.
  • the wiring pattern 512 is formed over the slit 500. Since the substrate 510 is cut, it is preferable that the width of the wiring pattern 512 be larger than the width of the wiring pattern 412 shown in FIG.
  • the side forming the slit 500 becomes a part of the outer edge of the semiconductor device. Therefore, the external shape of the semiconductor device is made clear, and the positioning becomes easy.
  • FIG. 9 is an expanded view of a substrate of a semiconductor device according to a sixth embodiment of the present invention.
  • This embodiment is different from the sixth embodiment in that a connecting member 62 which spans the slit 500 of the substrate 5100 shown in FIG. 8 is provided.
  • the connecting member 620 By providing the connecting member 620, the cut substrate 510 is connected and reinforced. Therefore, the width of the wiring pattern 6 12 may be smaller than the width of the wiring pattern 5 12 shown in FIG.
  • the connecting member 620 may be formed of the same material as the wiring pattern 612. When the wiring pattern 612 is formed by etching a metal foil such as a copper foil, the connecting member 620 can be formed at the same time, so that the number of steps does not need to be increased.
  • connection member 6100 for bridging the slit 5100 for cutting the substrate 5100 has been described.
  • the connection member 6100 has a hole 4100 for cutting the substrate 510. 0 (see Fig. 7) may be used.
  • Such a hole 400 may be referred to as a slit.
  • FIG. 10 is a diagram showing a semiconductor device according to an eighth embodiment to which the present invention is applied.
  • the semiconductor device shown in FIG. 10 has the same configuration as the semiconductor device 5 shown in FIG.
  • the substrate 7100 has a plurality of holes 7100 in a region to be bent.
  • the plurality of holes 700 are elongated holes extending along the bending line, and are formed in parallel.
  • the hole 700 may be referred to as a slit, and a slit for cutting the substrate 7 10 may be formed instead of the hole 700.
  • the wiring pattern 312 passes over the hole 700.
  • FIG. 11 is a diagram showing a semiconductor device according to a ninth embodiment to which the present invention is applied.
  • a flexible resin 820 is provided on the wiring pattern 312 via a hole 800 formed in the substrate 8100.
  • the resin 820 for example, a soft polyimide resin can be used.
  • the hole 800 is formed in a bent area of the substrate 8100.
  • the hole 800 may be referred to as a slit, and instead of the hole 800, a slit for cutting the substrate 8100 may be formed.
  • the wiring pattern 312 is formed inside the bendable portion of the substrate 8100, so if there is no resin 8200, the wiring pattern 3 1 and 2 are exposed to the outside. Therefore, by providing the resin 8200 in the hole 800, the wiring pattern 312 can be protected. In addition, since the resin 8200 has flexibility, the substrate 810 can be bent after the resin 820 is provided in a state where the substrate 810 is unfolded in a plane. Good. Note that the contents described in this embodiment can be applied to other embodiments.
  • the present invention can be applied to a face-down type semiconductor device and its module structure.
  • face-down type semiconductor devices include a COF (Chip On Flex / Film) structure and a COB (Chip On Board) structure.
  • COF Chip On Flex / Film
  • COB Chip On Board
  • a semiconductor device having an external electrode has been described.
  • a part of the substrate may be extended and an external connection may be made therefrom.
  • a part of the board may be used as a connector lead, the connector may be mounted on the board, or the wiring pattern of the board may be connected to another electronic device.
  • a solder cream applied to the motherboard side when mounting on the motherboard may be used, and the external terminals may be formed as a result by the surface tension at the time of melting.
  • This semiconductor device is a so-called land grid array type semiconductor device.
  • FIG. 12 shows a circuit board 100 on which the semiconductor device 1 according to the above-described first embodiment is mounted.
  • an organic substrate such as a glass epoxy substrate is used for the circuit board 100.
  • a wiring pattern made of, for example, copper is formed so as to form a desired circuit. Then, by electrically connecting the wiring pattern and the external electrode 40 of the semiconductor device 1 (see FIG. 1B), their electrical continuity is achieved.
  • the mounting area of the semiconductor device 1 can be reduced to an area where the semiconductor device 1 is mounted on a bare chip, the electronic device itself can be reduced in size by using the circuit board 100 for the electronic device. In addition, more mounting space can be secured within the same area, and higher functionality can be achieved.
  • FIG. 13 shows a notebook personal computer 1100 as an electronic apparatus including the circuit board 100.
  • any electronic device for surface mounting that requires a large number of external electrodes may be an active component or a passive component. Regardless of this, the present invention can be applied.
  • electronic components include a resistor, a capacitor, a coil, an oscillator, a filter, a temperature sensor, a thermistor, a paris, a volume or a fuse.
  • the face-down bonding method is applied as a semiconductor element mounting method, but other mounting methods such as a wire bonding method and a TAB (Tape Automated Bonding) method may be employed. Good. Also, on A mounting module type semiconductor device in which the semiconductor element described above and electronic components other than the semiconductor element are mixed may be configured.

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Description

明 細 書
半導体装置及びその製造方法、 回路基板並びに電子機器
[技術分野]
本発明は、 半導体装置及びその製造方法、 回路基板並びに電子機器に関する。
[背景技術]
近年の電子機器の小型化に伴い、 複数の半導体チップを高密度に組み込んだマ ルチチップモジュールの開発が進められている。 また、 マルチチップモジュール によれば、 既存の複数の半導体チップを使用することができるので、 新規の集積 回路を設計するよりもコストの引き下げが可能になる。
しかしながら、 これまでのマルチチップモジュールでは、 ワイヤボンディング によって、 基板の配線パターンと、 半導体チップの電極とが接続されていた。 し たがって、 配線パターンに、 ワイヤとのボンディングパッ ドが必要となるため、 基板の面積が大きくなつて、 パッケージの小型化の要求に十分に応えることがで きていなかった。
本発明は、 この問題点を解決するものであり、 その目的は、 複数の半導体素子 が高密度に組み込まれた小型の半導体装置及びその製造製造、 回路基板並びに電 子機器を提供することにある。
[発明の開示]
( 1 ) 本発明に係る半導体装置は、 電極を有して平面方向に並べられてフエ一 スダウンボンディングされる複数の半導体素子と、
前記半導体素子の前記電極が接続されるボンディング部と、 前記ボンディング 部に電気的に接続しているランド部と、 を有する配線パターンが形成された基板 と、
前記ランド部に設けられる外部電極と、 を含む。
本発明によれば、 複数の半導体素子が平面方向に並べられて基板に搭載され、 各半導体素子はフェースダウンボンディングされる。 したがって、 半導体素子の 領域内でボンディングが行われるので、 基板の面積を必要最低限に小さくするこ とができる。 その結果、 半導体装置の小型化が可能になる。
( 2 ) この半導体装置において、
それそれの前記外部電極は、 前記半導体素子の搭載領域内に設けられてもよい これによれば、 それそれの半導体素子の電極に対応して、 それぞれの半導体素 子に対応する領域内に外部電極が設けられる。
( 3 ) この半導体装置において、
全ての前記外部電極は、 全ての前記半導体素子に対応する領域の外側に設けら れてもよい。
こうすることで、 基板の外周端部に外部電極を配列することができる。
( 4 ) この半導体装置において、
前記基板は、 フレキシブル基板であって前記複数の半導体素子を搭載する領域 よりも大きく形成され、 外周端部に平坦保持部材が設けられてもよい。
こうすることで、 フレキシブル基板を使用しても、 平坦保持部材によって、 外 部電極の高さの平坦性 （コブラナリティ） を確保することができる。
( 5 ) この半導体装置において、
全ての前記外部電極は、 いずれか 1つの前記半導体素子のみに対応する領域内 に設けられてもよい。
これによれば、 いずれか 1つの半導体素子に対応する領域内に全ての外部電極 が設けられ、 それ以外の半導体素子に対応する領域内には外部電極が設けられな い。
( 6 ) この半導体装置において、
前記基板は、 フレキシブル基板であって一部が曲げられて、
前記外部電極が設けられる領域に対応する前記 1つの半導体素子における前記 電極が形成された面とは反対側の面に、 残りの半導体素子のうちの少なくとも 1 つにおける前記電極が形成された面とは反対側の面が接着されてもよい。
これによれば、 半導体素子の上に他の半導体素子が接着されるので、 半導体装 置の平面方向のサイズを小さくすることができる。
( 7 ) この半導体装置において、
前記基板は、 曲げられる領域に沿って少なくとも 1つの穴が形成されてもよい。 このように、 基板に穴を形成しておくことで、 基板の弾力を小さくして曲げら れた状態を維持しやすくなる。
( 8 ) この半導体装置において、
前記穴は、 曲げ線に沿って延びる長穴であり、
前記配線パターンは、 前記穴上を通って形成され、
前記長穴の、 前記曲げ線に沿って延びる辺が、 外形端の一部となっていてもよ い。
これによれば、 長穴の辺によって半導体装置の外形端の一部が形成されるので、 端部の位置を正確に決めることができる。
( 9 ) この半導体装置において、
複数の前記穴が形成され、
前記配線パターンは、 前記複数の穴上を通って形成され、
前記複数の穴は、 曲げ線に沿って延びる長穴であって、 並列して形成されてい てもよい。
こうすることで、 基板を曲げやすくなる。
( 1 0 ) この半導体装置において、
前記基板は、 曲げられる領域に沿ってスリッ 卜が形成され、
前記スリッ トによって、 基板が切断されてなり、 対向する切断端部間に間隔が あけられていてもよい。
こうすることで、 切断された基板を一体的なものととらえた場合に、 この基板 を容易に曲げることができる。
( 1 1 ) この半導体装置において、
前記スリッ トを掛け渡す接続部材が設けられていてもよい。 これによれば、 接続部材によって、 基板の曲げられた部分が補強される。
( 1 2 ) この半導体装置において、
前記穴を介して、 前記配線ノ 夕一ン上に柔軟性を有する樹脂が設けられ、 前記樹脂が前記基板とともに曲げられていてもよい。
これによれば、 樹脂によって、 基板の曲げられた部分が補強される。
( 1 3 ) この半導体装置において、
導電性又は熱伝導性の接着剤を介して、 前記半導体素子が接着されてもよい。 導電性の接着剤を使用すれば、 接着される半導体素子の表面の電位を同じにす ることができ、 熱伝導性の接着剤を使用すれば、 発熱量の大きい半導体素子の熱 を発熱量の小さい半導体素子に伝えることで冷却が可能になる。
( 1 4 ) この半導体装置において、
前記半導体素子のうちの一つは、 残りの半導体素子よりも平面積が大きく形成 され、
前記外部電極は、 前記平面積の大きい半導体素子に対応した領域にのみ設けら れてもよい。
こうすることで、 半導体素子の平面積の超えない範囲で外部電極を設ける領域 を最も広く確保することができる。
( 1 5 ) この半導体装置において、
前記半導体素子の電極は、 接着剤に導電粒子が分散されてなる異方性導電材料 を介して前記ボンディング部に接続されてもよい。
これによれば、 異方性導電材料によってボンディング部と電極とを電気的に導 通させるので、 信頼性及び生産性に優れた方法で半導体装置を製造することがで きる。
( 1 6 ) 本発明に係る半導体装置の製造方法は、 複数のボンディング部と、 前記 ボンディング部に電気的に接続される複数のランド部と、 を有する配線パターン が形成された基板と、 電極を有する複数の半導体素子と、 を用意する工程と、 少なくとも前記ボンディング部上に、 接着剤に導電粒子が分散されてなる異方 性導電材料を設ける工程と、 前記異方性導電材料における前記ボンディング部上に前記電極を位置合わせし て、 前記半導体素子を前記基板の上に載せる工程と、
前記半導体素子と前記基板との少なくともいずれか一方を押圧して、 前記導電 粒子を介して、 前記ボンディング部と前記電極とを電気的に接続する工程と、 前記ランド部に外部電極を形成する工程と、
を含む。
本発明によれば、 複数の半導体素子を基板に搭載して、 各半導体素子の電極と ボンディング部とをフヱ一スダウンボンディングする。 したがって、 半導体素子 の領域内でボンディングを行うので、 基板の面積を必要最低限に小さくすること ができる。 その結果、 半導体装置の小型化が可能になる。
また、 異方性導電材料によってボンディング部と電極とを電気的に導通させる ので、 信頼性及び生産性に優れた方法で半導体装置を製造することができる。
( 1 7 ) この方法において、
前記基板は、 フレキシブル基板であって前記複数の半導体素子を搭載する領域 よりも大きく形成され、
前記基板の外周端部に平坦保持部材を設ける工程を含んでもよい。
こうすることで、 フレキシブル基板を使用しても、 外部電極の高さの平坦性 (コブラナリティ） を確保することができる。 全ての外部電極を、 全ての半導体 素子に対応する領域の外側に設ける場合には、 平坦保持部材の貼り付けられた領 域に外部電極を設けることができる。
( 1 8 ) この方法において、
前記半導体素子を前記基板の上に載せる工程の後に、 前記基板の一部を曲げて、 いずれか 1つの前記半導体素子における前記電極が形成された面とは反対側の面 に、 他の 1つの前記半導体素子における前記電極が形成された面とは反対側の面 を接着する工程を含んでもよい。
これによれば、 半導体素子の上に他の半導体素子を接着するので、 半導体装置 の平面方向のサイズを小さくすることができる。
( 1 9 ) この製造方法において、 前記基板は、 曲げられる領域に沿って少なくとも 1つの穴が形成されてもよい このように、 基板に穴を形成しておくことで、 基板の弾力を小さくして曲げや すくすることができる。
( 2 0 ) 本発明に係る回路基板には、 上記半導体装置が実装される。
( 2 1 ) 本発明に係る電子機器は、 上記回路基板を有する。
[図面の簡単な説明]
図 1 A〜図 1 Cは、 本発明を適用した第 1の実施の形態に係る半導体装置を示 す図である。
図 2 A〜図 2 Cは、 本発明を適用した第 2の実施の形態に係る半導体装置を示 す図である。
図 3 A〜図 3 Cは、 本発明を適用した第 3の実施の形態に係る半導体装置を示 す図である。
図 4は、 本発明を適用した第 3の実施の形態の変形例を示す図である。
図 5は、 本発明を適用した第 4の実施の形態に係る半導体装置を示す図である 図 6 A〜図 6 Cは、 本発明を適用した第 4の実施の形態に係る半導体装置の展 開図である。
図 7は、 本発明を適用した第 5の実施の形態に係る半導体装置の展開図である 図 8は、 本発明を適用した第 6の実施の形態に係る半導体装置の展開図である 図 9は、 本発明を適用した第 7の実施の形態に係る半導体装置の展開図である 図 1 0は、 本発明を適用した第 8の実施の形態に係る半導体装置を示す図であ る。
図 1 1は、 本発明を適用した第 9の実施の形態に係る半導体装置を示す図であ る。
図 1 2は、 本実施の形態に係る半導体装置が実装された回路基板を示す図であ る。
図 1 3は、 本実施の形態に係る半導体装置が実装された回路基板を備える電子 機器を示す図である。 [発明を実施するための最良の形態]
以下、 本発明の好適な実施の形態について図面を参照して説明する。
(第 1の実施の形態）
図 1 A〜図 1 Cは、 本発明を適用した第 1の実施の形態に係る半導体装置を示 す図である。 なお、 図 1 Aは半導体装置の平面図であり、 図 1 Bは図 1 Aの IB— IB線断面図であり、 図 1 Cは半導体装置の底面図である半導体装置 1は、 基板 1 0と、 複数 （例えば 2つ） の半導体素子 （半導体チップ） 2 0、 3 0と、 複数の 外部電極 4 0と、 を含む。
基板 1 0は、 有機系又は無機系のいずれの材料から形成されたものであっても よく、 これらの複合構造からなるものであってもよい。 有機系の材料から形成さ れた基板 1 0として、 例えばポリイミ ド樹脂からなるフレキシブル基板が挙げら れる。 また、 無機系の材料から形成された基板 1 0として、 例えばセラミック基 板やガラス基板が挙げられる。 有機系及び無機系の材料の複合構造として、 例え ばガラスエポキシ基板が挙げられる。
基板 1 0には、 配線パターン 1 2が形成されている。 配線パターン 1 2は、 基 板 1 0の一方の面に形成される。 なお、 基板 1 0の一方の面の配線パターン 1 2 の他に、 他方の面にも配線パターンを形成してもよい。
配線パターン 1 2は、 スパッタリング等により基板 1 0に銅などの導電性の膜 を被着し、 これをエッチングして形成することができる。 この場合には、 基板 1 0に配線パターン 1 2が直接形成され、 接着剤が介在しない 2層基板となる。 あ るいは、 基板 1 0と配線パターン 1 2との間に接着剤が介在する 3層基板を使用 してもよい。 あるいは、 基板に絶縁樹脂と配線パターンを積層して構成されるビ ルドアップ多層構造の基板や、 複数の基板が積層された多層基板を使用してもよ い。
配線パターン 1 2は、 複数のボンディング部 1 4及び複数のランド部 1 6を含 む。 いずれか 1つのボンディング部 1 4は、 少なくともいずれか 1つのランド部 1 6に電気的に接続されている。 各ボンディング部 1 4及び各ランド部 1 6は、 配線のための部分よりも広い面積で形成されている。 なお、 ボンディング部 1 4 上にバンプを形成してもよい。
ボンディング部 1 4及びランド部 1 6は、 基板 1 0における半導体素子 2 0、 3 0のそれそれの搭載領域内に位置し、 その領域の外側には形成されていない。 また、 半導体素子 2 0、 3 0のそれそれの搭載領域内に位置するボンディング部 1 4は、 その搭載領域内に位置するランド部 1 6と接続されている。 あるいは、 半導体素子 2 0、 3 0のうちいずれか 1つの搭載領域内に位置するボンディング 部 1 4と、 半導体素子 2 0、 3 0のうち残りの 1つの搭載領域内に位置するラン ド部 1 6とを接続してもよい。 基板 1 0は、 抜き型を簡略化するため、 図のよう に方形でも良いし、 さらに究極の小型化が望まれる場合は、 半導体素子外形に沿 つた形としても良い。
基板 1 0には、 スルーホール 1 8が形成されている。 そして、 スル一ホール 1 8上に、 ランド部 1 6が位置する。 すなわち、 ランド部 1 6は、 スルーホール 1 8を介して、 配線パターン 1 2の形成された面とは反対側の面に接続できるよう になっている。 こうして、 基板 1 0における配線パターン 1 2の形成された面と は反対側の面に、 配線パターン 1 2に電気的に接続された複数の外部電極 4 0 (図 1 C参照） を形成することができる。
複数の半導体素子 2 0、 3 0は、 例えば、 フラッシュメモリと S R A M、 S R A M同士、 D R A M同士、 メモリと A S I C、 あるいは M P Uとメモリなどであ り、 それそれ複数の電極 2 2、 3 2を有する。 電極 2 2、 3 2は、 いずれかのボ ンデイング部 1 4の上方に位置し、 異方性導電材料 5 0を介して電気的に接続さ れている。 すなわち、 半導体素子 2 0、 3 0は、 電極 2 2、 3 2が形成された面 を下にして、 基板 1 0の配線パ夕一ン 1 2に対して、 フエ一スダウンボンディン グされる。 なお、 図に示される半導体素子 2◦、 3 0は、 大きさ及び形状が異な るが、 同じ大きさ及び形状のものであってもよい。 電極 2 2、 3 2は、 メツキや、 ワイヤ一で形成された金であることが多いが、 ニッケル、 ハンダなどを材料とし てもよい。
異方性導電材料 5 0は、 接着剤 ひ インダ） に導電粒子 （導電フィラー） が分 散されたもので、 分散剤が添加される場合もある。 異方性導電材料 5 0は、 予め シート状に形成されてから基板 1 0に貼り付けてもよく、 あるいは液状のまま基 板 1 0に設けてもよい。 なお、 異方性導電材料 5 0の接着剤として、 熱硬化性の 接着剤が使用されることが多い。 異方性導電材料 5 0は、 少なくとも各ボンディ ング部 1 4上に設けられる。 あるいは、 基板 1 0の全体を覆うように異方性導電 材料 5 0を設ければ、 簡単にその工程を行うことができる。 なお、 基板 1 0の外 周端部を除いて異方性導電材料 5 0を設ければ、 基板 1 0の外周端面に異方性導 電材料 5 0が付着しないようになり、 その後の基板 1 0の取り扱い上都合がよい c 異方性導電材料 5 0は、 電極 2 2、 3 2とボンディング部 1 4との間で押しつ ぶされて、 導電粒子によって両者間での電気的導通を図るようになつている。 本 実施の形態では、 半導体素子 2 0、 3 0がフヱ一スダウンボンディングされるこ とが特徴となっている。 フェースダウンボンディングされるのであれば、 異方性 導電材料 5 0を使用する代わりに、 光、 熱、 圧力及び振動のうちの少なくとも 1 つによって、 電極 2 2、 3 2とボンディング部 1 4とを接合してもよい。 この場 合、 金属同士で接合される方が信頼性が高い。 その場合は、 半導体素子 2 0、 3 0と基板 1 0との間に、 アンダーフィル樹脂が充填されることが多い。
外部電極 4 0は、 配線パターン 1 2のランド部 1 6に設けられている。 詳しく は、 外部電極 4 0は、 基板 1 0における配線パターン 1 2の形成された面とは反 対側の面に設けられ、 スルーホール 1 8を介して、 ランド部 1 6に電気的に接続 されている。 外部電極 4 0とランド部 1 6との電気的な接続は、 半導体素子実装 面とは反対側の基板のスルーホール上に、 フラックスと共にハンダボールを搭載 して、 リフローを通して形成することが多いが、 スルーホール 1 8の内面にメヅ キされた金や銅などの導電部材によって図ってもよい。 あるいは、 ハンダボール を外部電極 4 0とする場合には、 ハンダボールの材料となるハンダをスルーホー ル 1 8に充填して、 ハンダボールと-一体化した導電部材をスルーホール 1 8内に 形成してもよい。
さらに、 半導体素子実装面とは反対側に、 配線パターン 1 2と、 ビアホールや スルーホールで接続された外部電極用のランドを形成し、 その上に外部電極を形 成してもよい。 また、 外部電極は、 上述のハンダ以外の金属や導電性樹脂などか ら形成してもよい。
上述したように、 全てのランド部 1 6が半導体素子 2 0、 3 0の搭載領域内に 位置している場合には、 外部電極 4 0も、 半導体素子 2 0、 3 0の搭載領域内に 位置する （FAN- IN構造） 。 また、 いずれかの半導体素子 2 0、 3 0の搭載領域内 に設けられたボンディング部 1 4が、 その搭載領域内に設けられたランド部 1 6 に接続されている場合には、 外部電極 4 0も、 この外部電極 4 0が設けられた搭 載領域に対応する半導体素子 2 0、 3 0の電極 2 2 3 2に電気的に接続される。 本実施の形態によれば、 複数の半導体素子 2 0、 3 0が平面方向に並べられて 基板 1 0に搭載され、 各半導体素子 2 0、 3 0の電極 2 2、 3 2とボンディング 部 1 4とはフエ一スダウンボンディングされる。 したがって、 半導体素子 2 0、 3 0の領域内でボンディングが行われるので、 基板 1 0の面積を必要最低限に小 さくすることができる。 その結果、 半導体装置 1の小型化が可能になる。
本実施の形態は、 上記のように構成されており、 以下その製造方法の 1例を説 明する。 まず、 複数のボンディング部 1 4と、 ボンディング部 1 4に接続される 複数のランド部 1 6と、 を有する配線パターン 1 2が形成された基板 1 0を用意 する。 そして、 基板 1 0における配線パターン 1 2が形成された面に、 異方性導 電材料 5 0を設ける。 詳しくは、 少なくともボンディング部 1 4上に、 異方性導 電材料 5 0を設ける。
そして、 複数の電極 2 2、 3 2を有する複数の半導体素子 2 0、 3 0を用意す る。 異方性導電材料 5 0におけるボンディング部 1 4上に電極 2 2、 3 2を位置 合わせして、 半導体素子 2 0、 3 0を基板 1 0の上に載せる。
続いて、 半導体素子 2 0、 3 0と基板 1 0との少なくともいずれか一方を押圧 して、 異方性導電材料 5 0の導電粒子を介して、 ボンディング部 1 4と電極 2 2、 3 2とを電気的に接続する。
そして、 基板 1 0における配線パターン 1 2の形成された面とは反対側から、 スルーホール 1 8を介して、 ランド部 1 6に外部電極 4 0を形成する。
以上の工程により、 半導体装置 1が得られる。 本実施の形態によれば、 異方性 導電材料 5 0によってボンディング部 1 4と電極 2 2 , 3 2とを電気的に導通さ せるので、 信頼性及び生産性に優れた方法で半導体装置 1を製造することができ る。
(第 2の実施の形態）
図 2 A〜図 2 Cは、 本発明を適用した第 2の実施の形態に係る半導体装置を示 す図である。 なお、 図 2 Aは半導体装置の平面図であり、 図 2 Bは図 2 Aの IIB 一 I IB線断面図であり、 図 2 Cは半導体装置の底面図である。 半導体装置 2は、 基板 1 1 0と、 外部電極 1 4 0と、 第 1の実施の形態で用いられた複数 （例えば 2つ） の半導体素子 （半導体チップ） 2 0、 3 0と、 を含む。
基板 1 1 0には、 配線パターン 1 1 2が形成されている。 配線パターン 1 1 2 は、 ボンディング部 1 1 4及びランド部 1 1 6を含む。 ボンディング部 1 1 4は、 半導体素子 2 0、 3 0の電極 2 2、 3 2に対応する位置に設けられている。 一方、 ランド部 1 1 6は、 半導体素子 2 0、 3 0のうちの一方の搭載領域内にのみ形成 されている。 そのため、 この一方の搭載領域内のランド部 1 1 6と、 他方の搭載 領域内に位置するボンディング部 1 1 4とが、 配線部 1 1 5を介して電気的に接 続されている。
ランド部 1 1 6がこのように形成されているので、 外部電極 1 4 0も、 半導体 素子 2 0、 3 0のうちの一方の搭載領域内にのみ形成されている。 なお、 図 2 C には、 簡略化するために外部電極 1 4 0の数を少なく図示してあり、 実際にはこ れ以上の数の外部電極 1 4 0を設けることができる。
これら以外の構成及び製造方法は、 上記第 1の実施の形態と同様である。 実装 基板又はマザ一ボードの配線パ夕ーンによっては、 第 2の実施の形態に係る半導 体装置 2のように、 1箇所に全ての外部電極 1 4 0が集中することが有利な場合 がある。
マザ一ボード実装時の重心のアンバランスによる半導体装置の傾きを防止する ため、 基板 1 1 0における半導体素子 2 0側の実装面とは逆の面の上に、 外部電 極 1 4 0と同じ大きさ、 高さ又は形状の突起を形成してもよい。 この突起は、 樹 脂ゃテープなどで形成してもかまわない。 (第 3の実施の形態）
図 3 A〜図 3 Cは、 本発明を適用した第 3の実施の形態に係る半導体装置を示 す図である。 なお、 図 3 Aは半導体装置の平面図であり、 図 3 Bは図 3 Aの I I IB - I I IB 線断面図であり、 図 3 Cは半導体装置の底面図である。 半導体装置 3は、 基板 2 1 0と、 外部電極 2 4 0と、 第 1の実施の形態で用いられた複数 (例えば 2つ） の半導体素子 （半導体チップ） 2 0、 3 0と、 を含む。
基板 2 1 0には、 配線パターン 2 1 2が形成されている。 配線パターン 2 1 2 は、 ボンディング部 2 1 4及びランド部 2 1 6を含む。 ボンディング部 2 1 4は、 半導体素子 2 0、 3 0の電極 2 2、 3 2に対応する位置に設けられている。 一方、 ランド部 2 1 6は、 半導体素子 2 0、 3 0の搭載領域の外側に形成されている。 そのため、 半導体素子 2 0、 3 0の搭載領域内のボンディング部 2 1 4と、 この 搭載領域の外側に位置するランド部 2 1 6とが、 配線部 2 1 5を介して電気的に 接続されている。 また、 基板 2 1 0は、 半導体素子 2 0、 3 0の搭載領域よりも 大きく形成されている。
ランド部 2 1 6がこのように形成されているので、 外部電極 2 4 0も、 半導体 素子 2 0、 3 0の搭載領域の外側に形成されている （FAN- OUT構造） 。 なお、 図 3 Cには、 簡略化するために外部電極 2 4 0の数を少なく図示してあり、 実際に はこれ以上の数の外部電極 2 4 0を設けることができる。
また、 基板 2 1 0には、 金属などの剛性のある平坦保持部材 2 0 0が設けられ ている。 平坦保持部材 2 0 0は、 基板 2 1 0を補強して平坦性を確保するための もので、 剛性があれば材料は限定されない。 例えば、 ステンレス鋼や銅系合金な どの金属を使用することが多いが、 プラスチックやセラミックスなどの絶縁性を 有する材料で形成してもよい。 本実施の形態では、 配線パターン 2 1 2上に異方 性導電材料 5 0が設けられており、 異方性導電材料 5 0の導電粒子による導通が なければ、 金属製の平坦保持部材 2 0 0を使用しても、 配線パターン 2 1 2と平 坦保持部材 2 0 0との電気的な導通を遮断することができる。 あるいは、 平坦保 持部材 2 0 0を絶縁性を有する材料で形成すれば、 異方性導電材料 5 0の導電粒 子による電気的な接続があってもよい。 また、 平坦保持部材 2 0 0における少な くとも異方性導電材料 5 0との接触面に絶縁層を形成すれば、 平坦保持部材 2 0 0が金属製であっても、 配線パターン 2 1 2と平坦保持部材 2 0 0との電気的な 導通を遮断することができる。 また、 平坦保持部材 2 0 0は、 異方性導電材料以 外の一般的な絶縁性接着剤で基板 2 1 0に接着してもよい。
平坦保持部材 2 0 0は、 半導体素子 2 0、 3 0の搭載領域の外側あるいは基板 2 1 0の外周端部に、 異方性導電材料 5 0を介して貼り付けられている。 したが つて、 基板 2 1 0がフレキシブル基板である場合でも、 半導体素子 2 0、 3 0の 外側の部分あるいは基板 2 1 0の外周端部の平坦性を確保することができる。 本 実施の形態では、 基板 2 1 0における外部電極 2 4 0が設けられた領域の平坦性 が、 平坦保持部材 2 0 0によって確保されるので、 外部電極 2 4 0の高さの均一 性 （コブラナリティ） を確保することができる。 これら以外の構成及び製造方法 は、 上記第 1の実施の形態と同様であるので説明を省略する。
なお、 本実施の形態では、 基板 2 1 0における半導体素子 2 0、 3 0の搭載領 域には外部電極 2 4 0が設けられていないが、 この領域にも外部電極を設けても よい （FAN- IN/OUT構造） 。 これに加えて、 あるいはこれとは別には、 半導体素子 2 0と半導体素子 3 0との間の領域に、 外部電極を設けてもよい。 図 4に示す半 導体装置 4は、 基板 2 1 0における半導体素子 2 0、 3 0の搭載領域の内側、 外 側及び半導体素子 2 0、 3 0間に外部電極 2 4 0を設けた例である。
なお、 第 3の実施の形態において、 基板 2 1 0自体に平坦保持性があれば （例 えば基板 2 1 0がセラミクス、 ガラスエポキシからなる場合） 、 平坦保持部材 2 0 0は必ずしも必要ではない。
(第 4の実施の形態）
図 5は、 本発明を適用した第 4の実施の形態に係る半導体装置を示す図であり、 図 6 A〜図 6 Cは、 図 5に示す半導体装置の基板を展開した図である。 なお、 図 6 Aは平面図であり、 図 6 Bは図 6 Aの VB— VB線断面図であり、 図 6 Cは底面図 である。 半導体装置 5は、 基板 3 1 0と、 半導体素子 3 2 0、 3 3 0と、 外部電 極 3 4 0と、 を含む。
基板 3 1 0は、 図 5に示すように曲げることができる材質から形成されており、 特に 2層のフレキシプル基板、 あるいは配線密度を一層高めることが必要な場合 にはビルドァップ形のフレキシブル基板が好ましい。 また、 基板 3 1 0は、 一方 向に長い長方形をなしている。 この基板 3 1 0の長手方向の両端部に、 半導体素 子 3 2 0、 3 3 0が搭載されている。 なお、 半導体素子 3 2 0、 3 3 0は、 本実 施の形態では、 同じ大きさで同じ形状であるが、 異なる大きさ異なる形状であつ てもよい。
基板 3 1 0には、 配線パターン 3 1 2が形成されている。 配線パターン 3 1 2 は、 ボンディング部 3 1 4及びランド部 3 1 6を含む。 ボンディング部 3 1 4は、 半導体素子 3 2 0、 3 3 0の電極 3 2 2、 3 3 2に対応する位置に設けられてお り、 異方性導電材料 3 5 0を介して電気的に接続されている。 一方、 ランド部 3 1 6は、 半導体素子 3 2 0、 3 3 0のうちの一方の搭載領域内にのみ形成されて いる。 そのため、 この一方の搭載領域内のランド部 3 1 6と、 他方の搭載領域内 に位置するボンディング部 3 1 4とが、 配線部 3 1 5を介して電気的に接続され ている。 また、 配線部 3 1 5は、 半導体素子 3 2 0、 3 3 0間に形成されており、 これらに覆われていないので、 レジストなどの保護膜 3 0 2によって覆われて保 護されている。
ランド部 3 1 6がこのように形成されているので、 外部電極 3 4 0も、 半導体 素子 3 2 0、 3 3 0のうちの一方の搭載領域内にのみ形成されている。 なお、 図 には、 簡略化するために外部電極 3 4 0の数を少なく図示してあり、 実際にはこ れ以上の数の外部電極 3 4 0を設けることができる。 外部電極 3 4 0の配置に関 しては、 第 3の実施の形態で示したように、 半導体素子の外側に平坦保持部材を 用いて配置してもよい。
本実施の形態では、 基板 3 1 0における半導体素子 3 2 0 , 3 3 0が搭載され た面を谷として、 この基板 3 1 0における半導体素子 3 2 0 , 3 3 0の間の領域 が曲げられている。 なお、 図には、 折り目を付けずに基板 3 1 0が屈曲した状態 が示されているが、 基板 3 1 0は折り曲げてもよい。 基板 3 1 0には、 図 6 A及 び図 6 Cに示すように、 屈曲する領域に、 少なくとも一つ又は複数の穴 3 0 0が 形成されてもよい。 これによつて、 基板 3 1 0の弾力が小さくなつて曲げやすく なるとともに、 屈曲した状態を維持しやすくなる。 なお、 穴 3 0 0を避けて、 配 線部 3 1 5を形成することが好ましいが、 穴 3 0 0上に配線部 3 1 5を形成して もよい。
基板 3 1 0が曲げられて、 半導体素子 3 2 0の電極 3 2 2が形成された面とは 反対側の面と、 半導体素子 3 3 0における電極 3 3 2が形成された面とは反対側 の面とが接着剤 3 0 4を介して接着されている。 接着剤 3 0 4の接着力によって、 基板 3 1 0の曲げられた状態が維持されている。 また、 半導体素子 3 2 0 , 3 3 0の面は平坦になっているので、 接着がしゃすい。 接着剤 3 0 4が、 導電性の接 着剤であれば、 接着される半導体素子 3 2 0、 3 3 0の接着面の電位を同じにす ることができる。 接着剤 3 0 4が、 熱伝導性の接着剤であれば、 半導体素子 3 2 0、 3 3 0間で熱の伝達が可能になる。 例えば、 半導体素子 3 2 0、 3 3 0のう ち一方の発熱量が大きく他方の発熱量が小さい場合には、 一方から他方へと熱を 伝えることで冷却が可能になる。 接着剤 3 0 4は、 粘着剤でもよい。 シート状も しくは液状の接着剤 3 0 4を、 図 6 A〜図 6 Cに示す状態のときに、 半導体素子 3 2 0、 3 3 0の裏面に貼り付け、 その後両方の半導体素子裏面同士を貼り付け てもよい。 もしくは、 半導体素子裏面同士を位置合わせした状態で液状の接着剤 3 0 4を充填してもよい。
以上の構成以外の点は、 上記第 1の実施の形態と同様であるので説明を省略す る。 なお、 違う大きさの半導体素子を用いても良いが、 この場合は、 大きい方の 半導体素子が外部電極 3 4 0形成側に配置された方が、 幾何学的に安定するので より好ましい。
本実施の形態では、 2つの半導体素子 3 2 0、 3 3 0が使用されているが、 2 つを超える複数の半導体素子を使用してもよい。 その場合、 1つの半導体素子に おける電極が形成された面とは反対側の面に、 残りの複数の半導体素子のうちの 1つ又は複数における電極が形成された面とは反対側の面を貼り付けてもよい。 このように形成することで、 複数特に多数の半導体素子を狭い面積上に積層する ことができる。
さらに、 1つの半導体素子毎に基板を曲げて積層せずに、 複数の半導体素子を 一平面上に搭載した後、 基板を曲げて積層してもよい。
本実施の形態に係る半導体装置 5は、 複数の半導体素子 3 2 0、 3 3 0が積層 されているので、 上述した実施の形態よりも一層小型化されている。 なお、 半導 体装置 5の製造方法については、 基板 3 1 0を曲げる点を除き、 第 1の実施の形 態で説明した方法が適用される。
(第 5の実施の形態）
図 7は、 本発明を適用した第 5の実施の形態に係る半導体装置の基板を展開し た図である。 本実施の形態に係る半導体装置も、 図 5に示す半導体装置 5と同様 に、 基板 4 1 0が曲げられて構成される。 また、 基板 4 1 0には、 第 4の実施の 形態と同様に、 半導体素子 3 2 0、 3 3 0が搭載されている。
図 7に示す基板 4 1 0には、 少なくとも 1つの穴 4 0 0が形成されている。 穴 4 0 0は、 基板 4 1 0の曲げ線に沿って延びる長穴である。 言い換えると、 長穴 である穴 4 0 0に沿って、 基板 4 1 0は曲げられる。 図 7では、 複数の穴 4 0 0 が直列して形成されている。 穴 4 0 0は、 基板 4 1 0の端部よりも内側に形成さ れているので、 基板 4 1 0の端部が残っている。 したがって、 基板 4 1 0は、 切 断されずにつながつた状態となっている。
基板 4 1 0には、 配線パターン 4 1 2が形成されている。 配線パターン 4 1 2 は、 穴 4 0 0上を通って形成されている。 穴 4 0 0が形成されていても、 基板 4 1 0がつながっているので、 配線パターン 4 1 2は切断されにく くなつている。 上述した構成の基板 4 1 0を、 図 5に示す基板 3 1 0のように曲げると、 穴 4 0 0を形成する辺が、 半導体装置の外形端の一部となる。 したがって、 半導体装 置の外形がきれいに出るので、 位置決めが容易になる。
その他の内容は、 第 4の実施の形態で説明した内容を適用することができる。 (第 6の実施の形態）
図 8は、 本発明を適用した第 6の実施の形態に係る半導体装置の基板を展開し た図である。 本実施の形態に係る半導体装置も、 図 5に示す半導体装置 5と同様 に、 基板 5 1 0が曲げられて構成される。 また、 基板 5 1 0には、 第 4の実施の 形態と同様に、 半導体素子 3 2 0、 3 3 0が搭載されている。 図 8に示す基板 5 1 0は、 スリット 5 0 0が形成されることで切断されている。 言い換えると、 基板 5 1 0の切断端部間に間隔があけられてスリッ ト 5 0 0が形 成されている。 スリッ ト 5 0 0は、 基板 5 1 0の曲げ線に沿って延びる。 言い換 えると、 スリッ ト 5 0 0に沿って、 基板 5 1 0は曲げられる。
基板 5 1 0には、 配線パターン 5 1 2が形成されている。 配線パターン 5 1 2 は、 スリッ ト 5 0 0上を通って形成されている。 基板 5 1 0が切断されているの で、 配線パターン 5 1 2の幅を、 図 7に示す配線パターン 4 1 2よりも太くする ことが好ましい。
上述した構成の基板 5 1 0を、 図 5に示す基板 3 1 0のように曲げると、 スリ ット 5 0 0を形成する辺が、 半導体装置の外形端の一部となる。 したがって、 半 導体装置の外形がきれいに出るので、 位置決めが容易になる。
その他の内容は、 第 4の実施の形態で説明した内容を適用することができる。 (第 7の実施の形態）
図 9は、 本発明を適用した第 6の実施の形態に係る半導体装置の基板を展開し た図である。 本実施の形態は、 図 8に示す基板 5 1 0のスリット 5 0 0を掛け渡 す接続部材 6 2 0が設けられた点で、 第 6の実施の形態と異なる。 接続部材 6 2 0を設けることで、 切断されている基板 5 1 0がつながって補強される。 したが つて、 配線パターン 6 1 2の幅も、 図 8に示す配線パターン 5 1 2の幅よりも細 くして良い。 接続部材 6 2 0は、 配線パターン 6 1 2と同一の材料で形成しても よい。 配線パターン 6 1 2を、 銅箔などの金属箔をエッチングして形成する場合 には、 接続部材 6 2 0も同時に形成することができるので工程を増やさなくて良 い。
その他の内容は、 第 6の実施の形態で説明した内容を適用することができる。 また、 本実施の形態では、 基板 5 1 0を切断するスリッ ト 5 0 0を掛け渡す接続 部材 6 1 0について説明したが、 接続部材 6 1 0は、 基板 5 1 0を切断しない穴 4 0 0 (図 7参照） を掛け渡しても良い。 このような穴 4 0 0をスリッ トと称し ても良い。
(第 8の実施の形態） 図 1 0は、 本発明を適用した第 8の実施の形態に係る半導体装置を示す図であ る。 図 1 0に示す半導体装置は、 基板 7 1 0及び穴 7 0 0を除き、 図 5に示す半 導体装置 5と同じ構成である。
基板 7 1 0には、 曲げられる領域に、 複数の穴 7 0 0が形成されている。 複数 の穴 7 0 0は、 曲げ線に沿って延びる長穴であって、 並列して形成されてなる。 あるいは、 穴 7 0 0は、 スリットと称してもよく、 穴 7 0 0の代わりに基板 7 1 0を切断するスリットが形成されていてもよい。 このような穴 （又はスリット） 7 0 0を形成することで、 基板 7 1 0を曲げやすくなる。 また、 配線パターン 3 1 2は、 穴 7 0 0上を通る。 本実施の形態には、 図 5を参照して説明した内容を 適用することができる。
(第 9の実施の形態）
図 1 1は、 本発明を適用した第 9の実施の形態に係る半導体装置を示す図であ る。 図 1 1に示す半導体装置では、 基板 8 1 0に形成された穴 8 0 0を介して、 配線パターン 3 1 2上に柔軟性を有する樹脂 8 2 0が設けられている。 樹脂 8 2 0として例えば軟らかいポリイミ ド樹脂を使用することができる。
穴 8 0 0は、 基板 8 1 0の曲げられる領域に形成されている。 穴 8 0 0は、 ス リッ トと称しても良く、 穴 8 0 0の代わりに基板 8 1 0を切断するスリッ トを形 成してもよい。
本実施の形態では、 基板 8 1 0の、 曲げられる内側に配線パ夕一ン 3 1 2が形 成されているので、 樹脂 8 2 0がなければ、 穴 8 0 0を介して配線パターン 3 1 2が外部に露出する。 そこで、 樹脂 8 2 0を穴 8 0 0内に設けることで配線パ夕 ーン 3 1 2を保護することができる。 しかも、 樹脂 8 2 0は、 柔軟性を有するの で、 基板 8 1 0が平面的に展開された状態で樹脂 8 2 0を設けてから、 基板 8 1 0を曲げることができ、 作業性がよい。 なお、 本実施の形態で説明した内容は、 他の実施の形態にも適用することができる。
本発明は、 フエースダウン型の半導体装置やそのモジュール構造に適用するこ とができる。 フェースダウン型の半導体装置として、 例えば、 C O F (Chip On Flex/Film) 構造や C O B (Chip On Board) 構造などがある。 本実施の形態では、 外部電極を有する半導体装置について述べてきたが、 基板 の一部を延出し、 そこから外部接続を図るようにしても良い。 基板の一部をコネ クタのリードとしたり、 コネクタを基板上に実装したり、 基板の配線パターンそ のものを他の電子機器に接続してもよい。
更に、 積極的に外部端子を形成せずマザ一ボード実装時にマザーボ一ド側に塗 布されるハンダクリームを利用し、 その溶融時の表面張力で結果的に外部端子を 形成してもよい。 この半導体装置は、 いわゆるランドグリッ ドアレイ型の半導体 装置である。
図 1 2には、 上述した第 1の実施の形態に係る半導体装置 1を実装した回路基 板 1 0 0 0が示されている。 回路基板 1 0 0 0には例えばガラスエポキシ基板等 の有機系基板を用いることが一般的である。 回路基板 1 0 0 0には、 例えば銅か らなる配線パターンが所望の回路となるように形成されている。 そして、 配線パ ターンと半導体装置 1の外部電極 4 0 (図 1 B参照） とを機械的に接続すること でそれらの電気的導通が図られる。
なお、 半導体装置 1は、 実装面積をベアチップにて実装する面積にまで小さく することができるので、 この回路基板 1 0 0 0を電子機器に用いれば電子機器自 体の小型化が図れる。 また、 同一面積内においてはより実装スペースを確保する ことができ、 高機能化を図ることも可能である。
そして、 この回路基板 1 0 0 0を備える電子機器として、 図 1 3には、 ノート 型パーソナルコンピュータ 1 1 0 0が示されている。
なお、 上記実施の形態は、 半導体装置に本発明を適用した例であるが、 半導体 装置と同様に多数の外部電極を必要とする面実装用の電子部品であれば、 能動部 品か受動部品かを問わず、 本発明を応用することができる。 電子部品として、 例 えば、 抵抗器、 コンデンサ、 コイル、 発振器、 フィルタ、 温度センサ、 サーミス 夕、 パリス夕、 ボリューム又はヒューズなどがある。
以上述べてきたすベての実施の形態では、 半導体素子の実装方法としてフエ一 スダウンボンディング方式を適用したが、 ワイヤーボンディング方式や T A B (Tape Automated Bonding) 方式など他の実装方式を採用してもよい。 また、 上 述した半導体素子と半導体素子以外の電子部品が混載された実装モジュ一ル型の 半導体装置を構成してもよい。

Claims

請 求 の 範 囲
1 . 電極を有して平面方向に並べられてフヱ一スダウンボンディングされる複数 の半導体素子と、
前記半導体素子の前記電極が接続されるボンディング部と、 前記ボンディング 部に電気的に接続しているランド部と、 を有する配線パターンが形成された基板 と、
前記ランド部に設けられる外部電極と、
を含む半導体装置。
2 . 請求項 1記載の半導体装置において、
それそれの前記外部電極は、 前記半導体素子の搭載領域内に設けられる半導体
3 . 請求項 1記載の半導体装置において、
全ての前記外部電極は、 全ての前記半導体素子に対応する領域の外側に設けら れる半導体装置。
4 . 請求項 3記載の半導体装置において、
前記基板は、 フレキシブル基板であって前記複数の半導体素子を搭載する領域 よりも大きく形成され、 外周端部に平坦保持部材が設けられる半導体装置。
5 . 請求項 1記載の半導体装置において、
全ての前記外部電極は、 いずれか 1つの前記半導体素子のみに対応する領域内 に設けられる半導体装置。
6 . 請求項 5記載の半導体装置において、
前記基板は、 フレキシブル基板であって一部が曲げられて、
前記外部電極が設けられる領域に対応する前記 1つの半導体素子における前記 電極が形成された面とは反対側の面に、 残りの半導体素子のうちの少なくとも 1 つにおける前記電極が形成された面とは反対側の面が接着される半導体装置。
7 . 請求項 6記載の半導体装置において、
前記基板は、 曲げられる領域に沿って少なくとも 1つの穴が形成される半導体
8 . 請求項 7記載の半導体装置において、
前記穴は、 曲げ線に沿って延びる長穴であり、
前記配線パターンは、 前記穴上を通って形成され、
前記長穴の、 前記曲げ線に沿って延びる辺が、 外形端の一部となる半導体装置 <
9 . 請求項 7記載の半導体装置において、
複数の前記穴が形成され、
前記配線パターンは、 前記複数の穴上を通って形成され、
前記複数の穴は、 曲げ線に沿って延びる長穴であって、 並列して形成されてな る半導体装置。
1 0 . 請求項 6記載の半導体装置において、
前記基板は、 曲げられる領域に沿ってスリッ卜が形成され、
前記スリッ トによって、 基板が切断されてなり、 対向する切断端部間に間隔が あけられてなる半導体装置。
1 1 . 請求項 1 0記載の半導体装置において、
前記スリッ トを掛け渡す接続部材が設けられてなる半導体装置。
1 2 . 請求項 8記載の半導体装置において、
前記穴を介して、 前記配線パターン上に柔軟性を有する樹脂が設けられ、 前記樹脂が前記基板とともに曲げられてなる半導体装置。
1 3 . 請求項 6記載の半導体装置において、
導電性又は熱伝導性の接着剤を介して、 前記半導体素子が接着される半導体装 置。
1 4 . 請求項 5記載の半導体装置において、
前記半導体素子のうちの一つは、 残りの半導体素子よりも平面積が大きく形成 され、
前記外部電極は、 前記平面積の大きい半導体素子に対応した領域にのみ設けら れる半導体装置。
1 5 . 請求項 1記載の半導体装置において、
前記半導体素子の電極は、 接着剤に導電粒子が分散されてなる異方性導電材料 を介して前記ボンディング部に接続される半導体装置。
1 6 . 複数のボンディング部と、 前記ボンディング部に電気的に接続される複数 のランド部と、 を有する配線パターンが形成された基板と、 電極を有する複数の 半導体素子と、 を用意する工程と、
少なくとも前記ボンディング部上に、 接着剤に導電粒子が分散されてなる異方 性導電材料を設ける工程と、
前記異方性導電材料における前記ボンディング部上に前記電極を位置合わせし て、 前記半導体素子を前記基板の上に載せる工程と、
前記半導体素子と前記基板との少なくともいずれか一方を押圧して、 前記導電 粒子を介して、 前記ボンディング部と前記電極とを電気的に接続する工程と、 前記ランド部に外部電極を形成する工程と、
を含む半導体装置の製造方法。
1 7 . 請求項 1 6記載の半導体装置の製造方法において、
前記基板は、 フレキシブル基板であって前記複数の半導体素子を搭載する領域 よりも大きく形成され、
前記基板の外周端部に平坦保持部材を設ける工程を含む半導体装置の製造方法。
1 8 . 請求項 1 6記載の半導体装置の製造方法において、
前記半導体素子を前記基板の上に載せる工程の後に、 前記基板の一部を曲げて、 いずれか 1つの前記半導体素子における前記電極が形成された面とは反対側の面 に、 他の 1つの前記半導体素子における前記電極が形成された面とは反対側の面 を接着する工程を含む半導体装置の製造方法。
1 9 . 請求項 1 8記載の半導体装置の製造方法において、
前記基板は、 曲げられる領域に沿って少なくとも 1つの穴が形成される半導体 装置の製造方法。
2 0 . 請求項 1から請求項 1 5のいずれかに記載の半導体装置が実装された回路
2 1 . 請求項 2 0記載の回路基板を有する電子機器 (
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867496B1 (en) 1999-10-01 2005-03-15 Seiko Epson Corporation Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument
AU2003243162B2 (en) * 2002-04-26 2008-03-20 Celis Semiconductor Corporation Method for producing an electrical circuit
JP2022102611A (ja) * 2020-12-25 2022-07-07 新光電気工業株式会社 半導体装置及びその製造方法

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
AU6349000A (en) * 1999-07-16 2001-02-05 Silicon Film Technologies, Inc. High-density packaging of integrated circuits
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
JP2001237280A (ja) * 2000-02-22 2001-08-31 Nec Corp テープキャリア型半導体装置および可撓性フィルム接続基板
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US20020121693A1 (en) 2000-12-11 2002-09-05 Milla Juan G. Stacked die package
EP1306900A3 (en) * 2000-12-28 2005-07-06 Texas Instruments Incorporated Chip-scale packages stacked on folded interconnector for vertical assembly on substrates
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6882046B2 (en) * 2001-07-09 2005-04-19 Koninklijke Phillips Electronics N.V. Single package containing multiple integrated circuit devices
JP3983120B2 (ja) * 2001-07-30 2007-09-26 富士通日立プラズマディスプレイ株式会社 Ｉｃチップの実装構造及びディスプレイ装置
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7202555B2 (en) 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US20030234443A1 (en) 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US7026708B2 (en) 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6956284B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7154171B1 (en) * 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
KR100460062B1 (ko) * 2002-04-23 2004-12-04 주식회사 하이닉스반도체 멀티 칩 패키지 및 그 제조 방법
JP2003332360A (ja) * 2002-05-17 2003-11-21 Denso Corp 半導体装置
US6600222B1 (en) * 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
JP3867785B2 (ja) * 2002-10-15 2007-01-10 セイコーエプソン株式会社 光モジュール
US6731000B1 (en) * 2002-11-12 2004-05-04 Koninklijke Philips Electronics N.V. Folded-flex bondwire-less multichip power package
US7327022B2 (en) * 2002-12-30 2008-02-05 General Electric Company Assembly, contact and coupling interconnection for optoelectronics
DE10319509A1 (de) * 2003-03-03 2004-09-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungsmodul, Verfahren zum Herstellen eines Schaltungsmoduls und Träger zum Aufnehmen von Halbleiterelementen
US6924551B2 (en) * 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7057116B2 (en) * 2003-06-02 2006-06-06 Intel Corporation Selective reference plane bridge(s) on folded package
US6991961B2 (en) 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
DE10332303A1 (de) * 2003-07-16 2005-02-17 Robert Bosch Gmbh Halterung für Bauteile
KR100699823B1 (ko) * 2003-08-05 2007-03-27 삼성전자주식회사 저가형 플랙서블 필름 패키지 모듈 및 그 제조방법
US7542304B2 (en) 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
JP3867796B2 (ja) * 2003-10-09 2007-01-10 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
FR2861895B1 (fr) * 2003-11-03 2006-02-24 Commissariat Energie Atomique Procede et dispositif de connexion de puces
JP2005150154A (ja) * 2003-11-11 2005-06-09 Sharp Corp 半導体モジュールとその実装方法
US20050230821A1 (en) * 2004-04-15 2005-10-20 Kheng Lee T Semiconductor packages, and methods of forming semiconductor packages
US7679591B2 (en) * 2004-07-09 2010-03-16 Au Optronics Corporation Light emitting display device
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7522421B2 (en) 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7579687B2 (en) 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
US7606049B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7511968B2 (en) 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method
US7616452B2 (en) 2004-09-03 2009-11-10 Entorian Technologies, Lp Flex circuit constructions for high capacity circuit module systems and methods
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7289327B2 (en) 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7446410B2 (en) 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
US7606040B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US7542297B2 (en) 2004-09-03 2009-06-02 Entorian Technologies, Lp Optimized mounting area circuit module system and method
US20060050492A1 (en) 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7606050B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
JP4251129B2 (ja) * 2004-10-25 2009-04-08 セイコーエプソン株式会社 実装構造体、電気光学装置及び電子機器
US8072058B2 (en) * 2004-10-25 2011-12-06 Amkor Technology, Inc. Semiconductor package having a plurality input/output members
US7241678B2 (en) * 2005-01-06 2007-07-10 United Microelectronics Corp. Integrated die bumping process
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US7709943B2 (en) * 2005-02-14 2010-05-04 Daniel Michaels Stacked ball grid array package module utilizing one or more interposer layers
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
US20100020515A1 (en) * 2005-03-08 2010-01-28 Smart Modular Technologies, Inc. Method and system for manufacturing micro solid state drive devices
US7033861B1 (en) 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
US7767543B2 (en) * 2005-09-06 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a micro-electro-mechanical device with a folded substrate
US20070096333A1 (en) * 2005-10-31 2007-05-03 Amir Motamedi Optimal stacked die organization
US7576995B2 (en) 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7605454B2 (en) 2006-01-11 2009-10-20 Entorian Technologies, Lp Memory card and method for devising
US7304382B2 (en) 2006-01-11 2007-12-04 Staktek Group L.P. Managed memory component
US7508069B2 (en) 2006-01-11 2009-03-24 Entorian Technologies, Lp Managed memory component
US7608920B2 (en) 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US7508058B2 (en) 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US7511969B2 (en) 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
US7468553B2 (en) 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US8058719B2 (en) * 2007-03-23 2011-11-15 Microsemi Corporation Integrated circuit with flexible planer leads
US8018042B2 (en) * 2007-03-23 2011-09-13 Microsemi Corporation Integrated circuit with flexible planar leads
KR100885976B1 (ko) * 2007-06-25 2009-03-03 삼성전자주식회사 인쇄회로기판, 이를 구비한 메모리 모듈 및 이의 제조방법
JP2009105139A (ja) * 2007-10-22 2009-05-14 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
JP2012506156A (ja) * 2008-10-17 2012-03-08 オッカム ポートフォリオ リミテッド ライアビリティ カンパニー はんだを使用しないフレキシブル回路アセンブリおよび製造方法
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TWI425603B (zh) * 2009-09-08 2014-02-01 日月光半導體製造股份有限公司 晶片封裝體
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
KR101047139B1 (ko) * 2009-11-11 2011-07-07 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
CN104170534A (zh) * 2012-03-05 2014-11-26 三菱电机株式会社 半导体装置
JP6150375B2 (ja) * 2012-12-06 2017-06-21 ルネサスエレクトロニクス株式会社 半導体装置
US9543197B2 (en) 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer
KR102066087B1 (ko) 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
DE102015219190A1 (de) * 2015-10-05 2017-04-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines elektronischen Bauelements und elektronisches Bauelement
WO2019123152A1 (en) * 2017-12-20 2019-06-27 King Abdullah University Of Science And Technology Monolithic electronic device and method of manufacture
CN208077535U (zh) * 2018-04-28 2018-11-09 京东方科技集团股份有限公司 一种柔性显示面板及柔性显示装置
CN108766246A (zh) * 2018-07-18 2018-11-06 昆山国显光电有限公司 显示面板及显示装置
KR102196447B1 (ko) * 2020-01-08 2020-12-29 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
KR102339385B1 (ko) * 2020-01-08 2021-12-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US20240105687A1 (en) * 2022-09-23 2024-03-28 Qualcomm Incorporated Package comprising a flexible substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03220736A (ja) * 1990-01-25 1991-09-27 Nec Corp 半導体素子の実装方法
JPH08321580A (ja) * 1995-05-25 1996-12-03 Rohm Co Ltd 混成集積回路装置の構造及びその製造方法
JPH1050931A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159535A (en) 1987-03-11 1992-10-27 International Business Machines Corporation Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate
US4922376A (en) * 1989-04-10 1990-05-01 Unistructure, Inc. Spring grid array interconnection for active microelectronic elements
EP0473796A4 (en) * 1990-03-15 1994-05-25 Fujitsu Ltd Semiconductor device having a plurality of chips
US5065227A (en) 1990-06-04 1991-11-12 International Business Machines Corporation Integrated circuit packaging using flexible substrate
JP3216650B2 (ja) * 1990-08-27 2001-10-09 オリンパス光学工業株式会社 固体撮像装置
JP2857492B2 (ja) 1990-11-28 1999-02-17 シャープ株式会社 Ｔａｂパッケージ
KR100280762B1 (ko) 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JPH07169872A (ja) 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
JPH07302858A (ja) 1994-04-28 1995-11-14 Toshiba Corp 半導体パッケージ
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
JPH08186336A (ja) 1994-12-28 1996-07-16 Mitsubishi Electric Corp 回路基板、駆動回路モジュール及びそれを用いた液晶表示装置並びにそれらの製造方法
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
JP3688755B2 (ja) * 1995-06-12 2005-08-31 株式会社日立製作所 電子部品および電子部品モジュール
CN1094717C (zh) * 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
JPH10242379A (ja) 1997-02-25 1998-09-11 Hitachi Ltd 半導体モジュール
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
US6075287A (en) * 1997-04-03 2000-06-13 International Business Machines Corporation Integrated, multi-chip, thermally conductive packaging device and methodology
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
JP3490601B2 (ja) 1997-05-19 2004-01-26 日東電工株式会社 フィルムキャリアおよびそれを用いた積層型実装体
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6108210A (en) * 1998-04-24 2000-08-22 Amerasia International Technology, Inc. Flip chip devices with flexible conductive adhesive

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03220736A (ja) * 1990-01-25 1991-09-27 Nec Corp 半導体素子の実装方法
JPH08321580A (ja) * 1995-05-25 1996-12-03 Rohm Co Ltd 混成集積回路装置の構造及びその製造方法
JPH1050931A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1041633A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867496B1 (en) 1999-10-01 2005-03-15 Seiko Epson Corporation Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument
US7009293B2 (en) 1999-10-01 2006-03-07 Seiko Epson Corporation Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument
AU2003243162B2 (en) * 2002-04-26 2008-03-20 Celis Semiconductor Corporation Method for producing an electrical circuit
JP2022102611A (ja) * 2020-12-25 2022-07-07 新光電気工業株式会社 半導体装置及びその製造方法
JP7516242B2 (ja) 2020-12-25 2024-07-16 新光電気工業株式会社 半導体装置及びその製造方法

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