WO2000065663A1 - Transistor a heterostructure a effet de champ - Google Patents

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Masayuki Abe
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H10D30/4738—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material having multiple donor layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a field effect truck for large power control
  • Si semiconductor devices are generally used in inverters that convert DC power from solar cells or fuel cell power generation systems into AC power for home use.
  • Si semiconductor devices devices having structures such as IGBT (insulated gate bipolar transistor) and MOSFET (metal oxide semiconductor field effect transistor) are used.
  • the Si semiconductor device used as a switching element for high power control of the inverter circuit.
  • the ON resistance of the device must be reduced to reduce the conduction loss, and the switching characteristics of the device must be increased to reduce the switching loss. Is being scaled down.
  • the device will be used as a switching element for high power control, it is necessary to increase the efficiency of the device while maintaining the device withstand voltage. descend. As a result, the current technology for improving the efficiency of Si semiconductor devices is close to its theoretical limit, and it is difficult to significantly improve efficiency.
  • an object of the present invention is to provide a high-efficiency device that can be used as a switching element for high power control. Disclosure of the invention
  • the feature of the heterostructure field effect transistor according to the present invention for achieving the above object is as follows.
  • the signature structure is as follows.
  • the first characteristic configuration is that an A 1 GaN layer doped with impurities is provided above and below a high-purity GaN layer, and a hetero interface between the A 1 GaN layer and the GaN layer is formed in two steps.
  • the point is that at least one set of the formed hetero-stacked film is provided, and channels are respectively formed on the GaN layer side of the hetero interface between the source and the drain.
  • the conductive layer in which the channel serving as the current path is formed is the GaN layer, and the conductive layer is compared with the Si FET (field effect transistor) in which the conductive layer is Si. Since the breakdown electric field strength is as large as about 10 times (3 MV / cm), the channel length can be scaled down (shortened channel) while maintaining the required device withstand voltage. The switching speed can be increased, and a highly efficient device that can be used as a switching element for large power control can be obtained. Furthermore, since multiple channels are formed in parallel in the device depth direction (multi-channeling), the ON resistance is reduced in inverse proportion to the number of channels, and the conduction loss can be reduced without using the most advanced microfabrication technology. Reduction can be achieved. In particular, in the case of a high-power control device used in the inverter or the like described above, high-speed switching characteristics such as high-frequency transistors are not usually required, so that reduction in conduction loss mainly contributes to higher device efficiency.
  • FIG. 2 shows a relative comparison of various characteristics of G a N and S i.
  • the ON resistance is reduced to 40 times lower than that of the Si-based FET. Since the power loss and the power loss are also reduced, it is expected that the conversion efficiency of the inverter using the heterostructure field effect transistor having the first characteristic configuration will be greatly improved.
  • the A 1 GaN layer is n—A 1 GaN doped with an n-type impurity
  • electrons are supplied to the high-purity GaN layer having a smaller band gap, and
  • the electrons are concentrated near the hetero interface, and the hetero interface is confined to the electrons when viewed from the GaN layer side.
  • a so-called two-dimensional electron gas is formed, and an extremely high mobility channel is formed along the hetero interface.
  • the channel when used as a switching element, the channel depends on the gate potential. Enhancement-type FETs that form a channel are preferable. However, even in the case of a depletion-type FET, switching operation is possible because the channel disappears by changing the gate potential to the opposite polarity in the case of a shallow depletion-type FET. Therefore, the heterostructure field effect transistor having this characteristic configuration is not limited to any of the enhancement type and the breakdown type.
  • the heterostructure field effect transistor When the heterostructure field effect transistor is turned on, a plurality of channels are formed in parallel between the source and the drain, and when a voltage is applied between the source and the drain electrodes, electrons supplied from the lower potential side electrode are It moves in a distributed manner in each channel, and drain current flows.
  • some of the upper and lower channels formed in the GaN layer may overlap each other in the vertical direction to form a single channel. a Whether the channels in the N layer are formed separately from each other or partially overlap each other, they contribute to a reduction in ON resistance.
  • a second characteristic configuration is that, in addition to the first characteristic configuration, a second GaN layer to which impurities are added is provided on the uppermost layer side of the source and drain regions of the hetero-stacked film. The point is that a source electrode and a drain electrode are provided on the N layer, respectively, and a gate electrode is formed between the second GaN layers.
  • the impurity concentration of the second GaN layer can be increased, a good omic contact can be obtained when forming the source electrode and the drain electrode.
  • a good omic contact can be obtained when forming the source electrode and the drain electrode.
  • a third characteristic configuration is that a high-purity GaN layer is added to the lowermost layer side of the hetero laminated film.
  • a channel is similarly formed on the GaN layer side of the hetero interface between the high-purity GaN layer added to the bottom layer and the A 1 GaN layer thereon. Therefore, the number of channels is added by one, and the ON resistance can be reduced. Also, Sahuai When it is difficult to directly grow an A 1 GaN layer on a substrate or the like, the GaN layer functions as a buffer layer.
  • a fourth characteristic configuration is that a high-purity or impurity-added A1GaN layer is provided above and below the impurity-added GaN layer, and the heterogeneous layer between the A1GaN layer and the GaN layer is provided. The point is that at least one set of a hetero-stacked film having two levels of interfaces is formed, and channels are respectively formed on the GaN layer side of each of the hetero interfaces between the source and the drain.
  • This fourth characteristic configuration is different from the first characteristic configuration described above in that the impurity is added to the GaN layer in which the channel is formed and the impurity is not added to the A1 GaN layer.
  • a so-called MISFET structure is formed in which the A 1 GaN layer is regarded as an insulator.
  • the G a N layer which is a conductive layer
  • the ON resistance can be reduced in conjunction with the multi-channel technology. Since the mobility is reduced due to the addition of impurities to the conductive layer, the GaN layer, higher switching characteristics cannot be expected compared to the first characteristic configuration, but as described above, it is used for inverters and the like. In the case of high-power control devices, high-speed switching characteristics such as high-frequency transistors are not usually required, so reducing ON resistance is sufficient. The same effect can be obtained when some impurities are added to the A 1 GaN layer.
  • a fifth characteristic configuration is that at least one of the high-purity GaN layers is replaced with an InGaN layer.
  • FIG. 1 is a schematic diagram showing the structure of a heterostructure field effect transistor according to the present invention
  • FIG. 2 is a chart showing a relative comparison of various characteristics of G a N and S i,
  • FIG. 3 is a characteristic diagram schematically showing a relationship between the transconductors g m (3 Id / 3 V g) and the gate voltage V g.
  • FET heterostructure field effect transistor
  • the FET is formed by alternately stacking three layers of a high-purity GaN layer 2 and an impurity-doped A 1 GaN layer 3 on a substrate 1 such as sapphire, A high-impurity-concentration second GaN layer 4 is selectively formed in the source and drain regions on the surface of the A1 GaN layer 3a, and the source and drain regions on the second GaN layer 4 are respectively formed.
  • a source electrode 5 and a drain electrode 6 are formed, and a gate electrode 7 is formed in a gate region on the surface of the A1GaN layer 3a.
  • the A 1 G aN layer 3 is n—A 1 G a N obtained by modulating and doping a donor impurity such as Si with a carrier concentration of about 10 18 cm— 3.
  • the thicknesses of 3a and 3c are about 250A, and the thickness of the middle A1GN layer 3b is about 500A. Further, a region of about 30 A from the interface with the GaN layer 2 in the A 1 GaN layer 3 has high purity except for the lower interface of the lowermost A 1 GaN layer 3 c. Then, a doping contact layer for the GaN layer 2 is formed.
  • the GaN layer 2 is high-purity i-GaN, and each film thickness is about 500A.
  • the lowermost GaN layer 2c functions as a buffer layer for crystal-growing the lowermost A1 GaN layer 3c.
  • the second GaN layer 4 is an n + —GaN doped with a predetermined donor impurity at a carrier concentration of about 5 ⁇ 10 18 cm— 3 , and has a thickness of about 1,000 A. .
  • the uppermost G a N layer 2 a and the above A 1 G a N layer 3 a and the corresponding G a N layer 2 a The upper half of the A 1 G aN layer 3 b located on the lower side of the A 1 G a N layer 2 b and the middle layer G a N layer 2 b and the upper layer of the A 1 G
  • the lower half of the a-N layer 3b and the G aN layer 2c below the G aN layer 2b form another set of hetero-stacked films 8, each of which is a hetero-layered film.
  • a two-stage hetero interface is formed between the A 1 GaN layer 3 and the GaN layer 2.
  • the thickness of the A 1 GaN layer 3 per heterointerface is about 250 A.
  • the height of the energy barrier at the hetero interface based on the difference in band gap between the A 1 GaN layer 3 and the GaN layer 2 is appropriately set, and the ⁇ 3 1 ⁇ layer 23,
  • the crystal growth of the GaN layer 2, the crystal growth of the AIGN layer 3, and the crystal growth and impurity doping of the second GaN layer 4 are performed by existing compound semiconductor thin film forming techniques such as MOCVD and MBE. Will be
  • the other portions are removed by selective etching except for the source / drain regions.
  • the AuZN i is sputtered on the gate region on the surface of the A1GaN layer 3a exposed by the selective etching of the second GaN layer 4, whereby the gate electrode 7 is formed.
  • the second GaN layer 4 and the gate electrode 7 are formed on the uppermost surface of the A1 GaN layer 3a such that their ends are in contact with each other.
  • Au / Pt / Ti or Au / Pt / A1 / Ti is deposited on the source / drain regions on the surface of the second GaN layer 4, and the rabbit gas is heated at 650 ° C. Then, the source electrode 5 and the drain electrode 6 are formed.
  • the source, drain, and gate electrodes 5, 6, and 7 are arranged so that the gate electrode 7 is formed between the source electrode 5 and the drain electrode 6 in the active region of the FET.
  • each is patterned into a predetermined planar shape such as a comb shape.
  • the width (gate length) of the gate electrode 7 is 2 / zm
  • the space between the gate electrode 7 and the source electrode 5 is 5 / Xm
  • the space between the electrodes 6 is ⁇ ⁇ ⁇ ⁇ .
  • the channel 9 is formed near the hetero interface of each of the GaN layers 2 a and 2 b in the F ⁇ thus manufactured.
  • the channel Since such a hetero interface is formed in a total of four steps in the top and middle GaN layers 2a and 2b, four channels 9 are formed in parallel between the source and drain, and only one channel is formed. ON resistance is reduced to one-fourth that of ordinary FETs.
  • a bias voltage of about 50 V to the gate electrode 7 each channel is sequentially formed from the upper channel, and the source and the drain conduct.
  • high-power control FETs can apply a high voltage as a gate bias, so that multiple channels can be turned off in the depth direction.
  • FIG. 1 shows a state in which channels 9a are formed below the gate electrode 7, respectively.
  • the channel 9b is always formed immediately below the source / drain region. For this reason, the parasitic parasitic source resistance and the parasitic drain resistance in the lateral direction of each channel 9 along the hetero interface in the source / drain region are sufficiently reduced, and, as described above, the second GaN layer 4 and the gate electrode 7 is formed on the surface of the uppermost A 1 G a N layer 3 a in a state where the ends are in contact with each other, so that the channel 9 b which is always on and the channel formed on the gate electrode 7 are formed. 9a is continuous in the horizontal direction, contributing to a reduction in ON resistance.
  • the source and drain regions are alloyed at a depth where the bottom channel is formed.
  • the parasitic resistance in the lateral direction is low as described above even when the alloy region is not formed sufficiently deep.
  • the vertical current between the electrode 6 and each channel is secured by the tunnel current, and the thickness of the GaN layer 2 and the A 1 GaN layer 3 is smaller than the area of the source / drain region.
  • the parasitic resistance component in the vertical direction is also sufficiently lower than the ON resistance of the channel in the gate region, so that even if alloying is insufficient, it is possible to suppress the source-drain parasitic resistance. it can.
  • the FET changes from an enhancement type to a depletion type.
  • the number of channels is 4 is illustrated, but the number of channels is set to 2 or 6, or by adjusting the number of layers of the GaN layer 2 and the A1 GaN layer 3. It can be 8 or more.
  • the lower interface of the lowermost layer A 1 GaN layer 3 c is made to have a high purity in the middle layer of about 30 A from the interface with the GaN layer 2 c, and the lowermost layer GaN layer 2 c A channel may be formed in the vicinity of the interface between c and the A 1 GaN layer 3 c.
  • the thickness of the lowermost A 1 GaN layer 3 c is about 500 ⁇ . In this case, the number of channels is odd.
  • Fig. 3 shows the relationship between the transconductances g m OI d / 3 V g) and the gate voltage V g for this case.
  • each hetero laminated film 8 of FIG. 1 the G a N layer 2, in the first embodiment form status is been made in high purity layer, Kiyaria Donna one impurity of about 1 0 1 8 cm- 3 and concentration in de one Bing the n-G a N, wherein a 1 G a a N layer 3 as a high-purity layer or Kiyaria concentration of about 1 0 1 7 cm 3 or lower concentration layer, wherein each of G a N layer 2 a , 2b may be a heterostructure field effect transistor having a structure in which channels are formed near the heterointerface, respectively.
  • At least one of the GaN layers 2 in which the channel 9 is formed may be replaced with InGaN.
  • the A 1 GaN layer 3 or the second GaN layer 4 may contain a small amount of In.
  • the second GaN layer 4 may be an n + -A1 GaN having an A1 composition ratio X close to the high-concentration n + -GaN of X and 0.1.
  • the substrate 1 may be a substrate other than sapphire.
  • the heterostructure field effect transistor of the present invention can be used for a switching element for high power control.
  • a switching element such as an inverter that converts DC power from a solar cell or a fuel cell power generation system into AC power for home use.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

明 細 書
、テロ構造電界効果トラ 技術分野
本発明は、 大電力制御用の電界効果トラ 関する, 背景技術 ，
従来、 太陽電池や燃料電池発電システムからの直流電力を家庭用交流電力に変 換するインバ一タでは、 一般に S i半導体デバイスが使用されている。 また、 か かる S i半導体デバイスとしては、 I G B T (絶縁ゲート形バイポーラ トランジ スタ） や M O S F E T (金属酸化物半導体電界効果トランジスタ） 等の構造のも のが使用されている。
ここで、 上記したインバ一タの変換効率を向上させるためには、 インバータ回 路の大電力制御用のスイッチング素子として使用する S i半導体デバイスの高効 率化が必要となってくる。 一般に、 デバイスの高効率化を図る場合、 通電損失の 低減を図るためにデバイスの O N抵抗の低減を図り、 また、 スイッチング損失の 低減を図るためにデバイスのスィツチング特性の高速化をデバイスの加工寸法を スケールダウンして行っている。
しかしながら、 大電力制御用のスイッチング素子としての使用を前提とする場 合、 デバイス耐圧を維持しながらデバイスの高効率化を図らねばならず、 上記の ようなスケールダウンによる高効率化ではデバイス耐圧が低下する。 この結果、 現状の S i半導体デバイスの高効率化技術では、 原理限界に近く、 大幅な効率改 善は困難な状況にある。
本発明は、 上記課題に鑑み、 大電力制御用のスイ ッチング素子として使用可能 な高効率デバイスを提供することを目的と している。 発明の開示
上記目的を達成するための本発明に係るヘテロ構造電界効果トランジスタの特 徴構成は次の通りである。
第一の特徴構成は、 高純度の G a N層の上下に不純物を添加した A 1 G a N層 を設け、 前記 A 1 G a N層と前記 G a N層間のへテロ界面を 2段形成してなるへ テロ積層膜を少なく とも 1組有し、 ソース一 ドレイン間の前記各へテロ界面の前 記 G a N層側に夫々チャンネルが形成される点にある。
この第一の特徴構成によれば、 電流経路であるチャンネルが形成される導電層 が G a N層であり、 かかる導電層が S iである S i系 F E T (電界効果トランジ スタ） と比較して、 絶縁破壊電界強度が約 1 0倍 （3 M V / c m ) と大きいため、 必要なデバイス耐圧を維持しながらチャンネル長のスケールダウン （短チャンネ ル化） が可能なため、 O N抵抗の低減とスイッチング速度の高速化が図れ、 大電 力制御用のスィツチング素子として使用可能な高効率デバイスを得ることができ る。 更に、 チャンネルがデバイス深さ方向に複数並列に形成 （マルチチャンネル 化） されるため、 O N抵抗がチャンネル数に反比例して低減し、 最先端の微細加 ェ技術を使用せずとも、 通電損失の低減が図れる。 特に、 上記したインバータ等 に使用する大電力制御用デバイスの場合は、 高周波トランジスタ程の高速スイツ チング特性は通常必要とされないので、 通電損失の低減が主としてデバイスの高 効率化に寄与する。
上記の説明を補足すべく、 G a Nと S iの諸特性の相対比較を第 2図に示す。 第 2図より、 例えばチャンネル数が 4の場合、 つまり本特徴構成のへテロ積層膜 が上下に 2組積層された場合は、 O N抵抗が S i系 F E Tと比較して 4 0分の 1 に減少し、 通電損失も同様に低減するため、 第一の特徴構成のへテロ構造電界効 果トランジスタを使用したィンバ一タの変換効率の大幅な改善が期待される。 ところで、 A 1 G a N層が n型不純物を添加した n— A 1 G a Nである場合、 それよりバンドギヤップの小さい高純度の G a N層に対して電子が供給され、 G a N層側のへテロ界面近傍にポテンシャルの低い領域が形成されることにより、 当該電子が前記へテロ界面近傍に集中し、 また、 そのへテロ界面が G a N層側か ら見て電子に对してエネルギ障壁となるため、 所謂 2次元電子ガスを形成し、 へ テロ界面に沿って極めて高い移動度のチャンネルが形成されるのである。
但し、 スイッチング素子として使用する場合は、 ゲート電位に応じてチャンネ ルが形成されるェンハンスメント型 F E Tが好ましいが、 デイブレション型であ つても、 浅いデイブレション型であればゲート電位を逆極性に変化させることに よりチャンネルが消滅するのでスイッチング動作可能である。 従って、 本特徴構 成のへテロ構造電界効果トランジスタは、 エンハンスメント型、 デイブレシヨン 型の何れかに限定されるものではない。
ヘテロ構造電界効果トランジスタがオンし、 ソース一 ドレイン間に複数のチヤ ンネルが並列に形成され、 ソース一 ドレイン電極間に電圧が印加されると、 低電 位側の電極から供給される電子が、 各チャンネルに分散して移動し、 ドレイン電 流が流れる。
尚、 G a N層の膜厚によっては、 当該 G a N層内に形成される上下のチャンネ ルの一部が上下方向に相互に重なり単一チャンネル化する場合もあり得るが、 同 一 G a N層内の各チャンネルは相互に分離して形成されても、 一部が重なり合つ て形成されても、 O N抵抗の低減に寄与する。
第二の特徴構成は、 上記第一の特徴構成に加えて、 前記へテロ積層膜のソース 及びドレイン領域の最上層側に不純物を添加した第 2 G a N層を設け、 その第 2 G a N層の上にソ一ス電極と ドレイン電極を夫々設け、 前記第 2 G a N層の間に ゲート電極を形成してなる点にある。
第二の特徴構成によれば、 第 2 G a N層の不純物濃度を高くできるため、 ソー ス電極及びドレイン電極を形成する場合に良好なォ一ミ ックコンタク 卜が得られ るのである。 また、 エンハンスメン ト型 F E Tを形成する場合であっても、 第 2 G a N層の膜厚を厚くすることで、 ソース及びドレイン領域下では常時チャンネ ルが発生するように、 つまりデイブレシヨン化させることができる。 この結果、 ソ一ス及びドレインの寄生抵抗成分を低減でき、 O N抵抗の低減が図れるのであ る。
第三の特徴構成は、 前記へテロ積層膜の最下層側に高純度の G a N層を追加し てなる点にある。
第三の特徴構成によれば、 最下層に追加された高純度の G a N層とその上の A 1 G a N層とのヘテロ界面の前記 G a N層側にも同様にチャンネルが形成され るため、 チャンネル数が一つ追加され O N抵抗の低減が図れる。 また、 サフアイ ァ基板等の上に A 1 G a N層を直接結晶成長させるのが困難な場合に、 当該 G a N層がバッファ層として機能する。
第四の特徴構成は、 不純物を添加した G a N層の上下に高純度或いは不純物を 添加した A 1 G a N層を設け、 前記 A 1 G a N層と前記 G a N層間のへテロ界面 を 2段形成してなるヘテロ積層膜を少なく とも 1組有し、 ソース一 ドレイン間の 前記各へテロ界面の前記 G a N層側に夫々チャンネルが形成される点にある。 この第四の特徴構成は、 上記の第一の特徴構成とは異なり、 チャンネルが形成 される G a N層に不純物が添加されており、 A 1 G a N層に不純物が添加されな い場合は、 A 1 G a N層をインシュレータと見做した所謂 M I S F E T構造が形 成される。 しかしながら、 上記の第一の特徴構成と同様に、 導電層である G a N 層は、 S i に比べて絶縁破壊電界強度が高いため、 必要なデバイス耐圧を維持し ながら短チャンネル化が可能で、 また、 マルチチャンネル化と併せて、 O N抵抗 の低減が図れるのである。 導電層である G a N層に不純物が添加されており移動 度が低下するため、 第一の特徴構成に比べて、 スイッチング特性の高速化は期待 できないが、 上述したように、 インバータ等に使用する大電力制御用デバイスの 場合は、 高周波トランジスタ程の高速スィツチング特性は通常必要とされないの で、 O N抵抗の低減が図れれば十分である。 また、 A 1 G a N層にある程度不純 物が添加されている場合も同様の効果が得られる。
また、 第一の特徴構成の場合、 A 1 G a N層に不純物が変調ド一プされると、 当該 A 1 G a N層内部に形成されるポテンシャルの低い領域が、 ゲート電位によ つては、 フヱルミ レベルまで低下しリーク発生の原因となり、 これがデバイス耐 圧を低下させる要因となる虞がある。 しカゝし、 本第四の特徴構成の場合、 A 1 G a N層には不純物が添加されないか、 その濃度が低いと、 上記したボテン シャルの低い領域が形成されず、 デバイス耐圧の改善を図ることができる。 第五の特徴構成は、 前記高純度の G a N層の内の少なく とも 1層を I n G a N 層に置き換えた点にある。
I n G a Nの方が、 G a Nより電子の有効質量が小さくなるため、 I n G a N 層に形成されるチャンネルについてはスィツチング速度の高速化が図れ、 デバイ ス全体の高速化が期待できる。 図面の簡単な説明
第 1図は、 本発明に係るヘテロ構造電界効果トランジスタの構造を示す模式図 であり、
第 2図は、 G a Nと S i の諸特性の相対比較を示す図表であり、
第 3図は、 相互コンダクタンズ gm (3 I d/3 V g) とゲ一ト電圧 V gの関 係を模式的に示す特性図である。 発明を実施するための最良の形態
[第一実施形態]
本発明のへテロ構造電界効果トランジスタ （以下、 単に 「FET」 と称す。） の第一実施形態を図面に基づいて説明する。
第 1図に示すように、 前記 FETは、 サファイア等の基板 1上に高純度の G a N層 2と不純物を添加した A 1 G a N層 3を交互に 3層づっ積層し、 最上層 の A 1 G a N層 3 a表面のソース · ドレイン領域に選択的に高不純物濃度の第 2 G a N層 4を形成し、 その第 2 G a N層 4上のソース ' ドレイン領域に夫々ソ一 ス電極 5と ドレイン電極 6を形成し、 前記 A 1 G a N層 3 a表面のゲ一ト領域に ゲ一ト電極 7を形成してなる。
前記 A 1 G a N層 3は、 S i等のドナ一不純物を約 1 01 8 c m— 3のキャリア 濃度で変調ドーピングした n— A 1 G a Nで、 最上層と最下層の A 1 G a N層
3 a， 3 cの膜厚は約 2 50 Aで、 中層の A 1 G a N層 3 bの膜厚は約 500 A である。 また、 前記 A 1 G a N層 3内の前記 G a N層 2との界面から約 30 Aの 領域は、 最下層の A 1 G a N層 3 cの下側界面を除き、 高純度とし、 前記 G a N 層 2に対する ドーピングス トツバ層を形成する。 前記 G a N層 2は高純度の i ― G a Nで、 その各膜厚は約 5 00 Aである。 尚、 最下層の G a N層 2 cは最下層 の前記 A 1 G a N層 3 cを結晶成長させるためのバッファ層として機能する。 前 記第 2 G a N層 4は、 所定のドナ一不純物を約 5 X 1 01 8 c m— 3のキャリア濃 度でドーピングした n+— G a Nで、 膜厚は約 1 000 Aである。
最上層の G a N層 2 a とその上側の前記 A 1 G a N層 3 a と当該 G a N層 2 a の下側に位置する前記 A 1 G a N層 3 bの上側半分とで 1組のへテロ積層膜 8が, また、 中層の G a N層 2 bとその上側に位置する前記 A 1 G a N層 3 bの下側半 分と当該 G a N層 2 bの下側の前記 G a N層 2 c とで他の 1組のへテロ積層膜 8 が形成され、 各へテロ積層膜 8毎に前記 A 1 G a N層 3と前記 G a N層 2間のへ テロ界面が 2段形成される。 1ヘテロ界面当りの前記 A 1 G a N層 3の膜厚は約 2 5 0 Aである。 また、 前記 A 1 G a N層 3 と前記 G a N層 2間のバンドギヤッ プの差に基づく前記へテロ界面のエネルギ障壁の高さを適切に設定して前記 〇 3 1^層 2 3， 2 bの各へテロ界面近傍にチャンネル 9を形成すべく、 前記 A 1 G a N層 3の A 1の組成比 xは x≥ 0. 1 3、 好ましくは、 x = 0. 1 6と する。
前記 G a N層 2の結晶成長、 前記 A I G a N層 3、 前記第 2 G a N層 4の結晶 成長及び不純物ドーピングは、 MOCVD法、 MB E法等の既存の化合物半導体 薄膜形成技術により行われる。
前記第 2 G a N層 4を全面成長させた後、 ソース · ドレイン領域部分を残して、 それ以外の部分を選択エッチングして除去する。 前記第 2 G a N層 4の選択エツ チングで露出した前記 A 1 G a N層 3 a表面のゲート領域に A uZN i をスパッ タリングして前記ゲ一ト電極 7が形成される。 前記第 2 G a N層 4と前記ゲ一ト 電極 7は、 最上層の前記 A 1 G a N層 3 a表面では、 相互に端部が接触する状態 で形成されている。 また、 前記第 2 G a N層 4表面のソース ' ドレイン領域に Auノ P t/T iまたは Au/P t/A 1 /T i を蒸着し、 6 50°Cのラビッ ド ァニ一ルを施して、 前記ソース電極 5と前記ドレイ ン電極 6が形成される。 ソー ス、 ドレイ ン、 ゲー トの各電極 5， 6， 7は、 前記 F E Tの能動領域において、 前記ソース電極 5と前記ドレイ ン電極 6の間に前記ゲ一ト電極 7が形成されるよ うに、 例えば櫛形状等の所定平面形状に夫々パターニングされる。 本実施形態で は、 前記ゲート電極 7の幅 （ゲート長） は 2 /z m、 前記ゲート電極 7と前記ソー ス電極 5間のスペースは 5 /X m、 前記ゲ一ト電極 7 と前記ドレイ ン電極 6間のス ペースは Ι Ο μ πιとしている。
このようにして作製された前記 F Ε Τは、 前記 G a N層 2 a， 2 bの各へテロ 界面近傍に前記チャンネル 9が形成される。 本実施形態では、 チャンネル形成に 係るヘテロ界面が最上層と中層の G a N層 2 a , 2 b内に合計 4段形成されるた め、 ソース ' ドレイン間に 4本のチャンネル 9が並列に形成され、 1チャンネル だけが形成される通常の F E Tに対して O N抵抗が 4分の 1に低減される。
ところで、 1ヘテロ界面当りの前記 A 1 G a N層 3の膜厚が約 2 5 0 Aで、 不 純物濃度が約 1 0 1 8 c m 3の場合、 前記ゲート電極 7が無バイアス時において、 前記ゲ一ト電極 7下の領域の前記へテロ界面近傍には、 前記 A 1 G a N層 3の膜 厚が薄すぎてチャンネルが形成されず、 前記 F E Tはェンハンスメント型 F E T として振る舞う。 前記ゲート電極 7に 5 0 V程度のバイアス電圧を印加すること で、 上側のチャンネルから順次各チャンネルが形成され、 ソース ' ドレイン間が 導通する。 高周波動作の低電圧 F E Tと異なり、 大電力制御用 F E Tの場合、 ゲ —トバイアスとして高電圧が印加できるため、 深さ方向に複数のチャンネルをォ ンオフさせることができる。 尚、 第 1図は、 ゲート電極 7下にチャンネル 9 aが 夫々形成されている状態を図示している。
ソース · ドレイン領域は、 前記第 2 G a N層 4が高濃度で膜厚が 1 0 0 0 Aと 厚いため、 その直下の領域では常時チャンネル 9 bが形成されている。 このため、 ソース · ドレイン領域におけるヘテロ界面に沿った各チャンネル 9毎の横方向の 寄生ソース抵抗及び寄生ドレイン抵抗は十分低減され、 しかも、 上述の如く前記 第 2 G a N層 4と前記ゲート電極 7は最上層の A 1 G a N層 3 a表面で相互に端 部が接触する状態で形成されているため、 常時オンしている前記チャンネル 9 b と前記ゲート電極 7に形成される前記チャンネル 9 aが横方向に連続するため、 O N抵抗の低減に貢献する。
また、 ソース ' ドレイン領域は、 最下層のチャンネルが形成されている深さま でァロイ化される。 チャンネル数を深さ方向に増加した場合、 ァロイ領域が十分 深く形成されなくても、 上述の如く横方向の寄生抵抗は低く、 また、 チャンネル 形成時における、 前記ソース電極 5と各チャンネルまたは前記ドレイン電極 6 と 各チャンネル間の縦方向の電流はトンネル電流によって確保され、 ソース · ドレ ィン領域の面積に比べ、 前記 G a N層 2と前記 A 1 G a N層 3の膜厚が薄いため、 縦方向の寄生抵抗成分も、 ゲ一ト領域のチャンネルの O N抵抗と比較して十分低 いため、 ァロイ化が不十分でも、 ソース ' ドレインの寄生抵抗を抑制することが できる。
ところで、 1ヘテロ界面当りの前記 A 1 G a N層 3の膜厚条件が約 2 5 0 Aか ら約 400 A以上と厚くなると、 前記 F E Tはェンハンスメント型からディプレ ション型となる。
上記実施形態では、 チャンネル数が 4の場合を例示したが、 前記 G a N層 2と 前記 A 1 G a N層 3の積層数を加減することで、 チャンネル数を 2または 6、 或 いは 8以上としても構わない。
また、 最下層の A 1 G a N層 3 cの下側界面も前記 G a N層 2 c との界面から 約 3 0 Aの領域中層を高純度とし、 最下層の前記 G a N層 2 cの前記 A 1 G a N 層 3 c との界面近傍にチャンネルを形成するようにしても構わない。 この場合、 最下層の前記 A 1 G a N層 3 cの膜厚は約 500 Aとする。 この場合、 チャンネ ル数は奇数となる。
前記基板 1上に前記 G a N層 2と前記 A 1 G a N層 3を夫々 2層づっ交互に積 層して、 前記へテロ積層膜 8を 1組だけ形成し、 前記チャンネル 9を 2本とした 場合の、 相互コンダクタンズ gm O I d/3 V g) とゲート電圧 V gの関係を 第 3図に示す。
第 3図に示すように、 ゲート電圧 V gを上昇していく と、 上側のチャンネルが オンして、 相互コンダクタンス g mが増加し、 V g = 20 V近辺で最初の極大値 (約 S OmSZmm) となり、 その後徐々に低下する。 更に、 ゲート電圧 V gを 上昇していく と、 下側のチャンネルがオンして、 相互コンダクタンス g mは約
4 OmSZinmで低下を止め、 再び上昇し始めて、 V g = 3 0 V近辺で 2番目の 極大値 （約 4 5mSZmin) となり、 その後徐々に低下する。 チャンネル数が 1 の場合、 V g = 30V以上では、 相互コンダクタンス gmは 0となり、 それ以上 にゲ一ト電圧 V gを高く しても ドレイン電流 I dは増加しないが、 本実施形態の ようにマルチチャンネル化することで、 V g = 2 0 V以上でも高相互コンダクタ ンスを維持でき、 同じドレイン電圧でも大きなドレイン電流 I dが得られるため、 ON抵抗の低減が図れることになる。 チャンネル数を更に増加させると、 高相互 コンダクタンスを維持できるゲ一ト電圧 V gを更に高くできるのである。
[第二実施形態] 第 1図の前記各へテロ積層膜 8において、 前記 G a N層 2を、 上記第一実施形 態では高純度層であつたが、 ドナ一不純物を約 1 01 8 c m— 3のキヤリァ濃度で ド一ビングした n— G a Nとし、 前記 A 1 G a N層 3を高純度層或いはキヤリァ 濃度約 1 01 7 c m 3以下の低濃度層として、 前記各 G a N層 2 a， 2 bの前記 ヘテロ界面近傍に夫々チャンネルを形成する構造のへテロ構造電界効果トランジ スタとしても構わない。
[別実施の形態]
〈 1〉 上記各実施形態において、 前記チャンネル 9が形成される前記 G a N層 2 の内の少なく とも 1層を I n G a Nに置き換えても構わない。
〈2〉 また、 前記 A 1 G a N層 3または前記第 2 G a N層 4に少量の I nが含有 されていても構わない。
〈3〉 また、 前記第 2 G a N層 4は A 1組成比 Xが Xく 0. 1の高濃度の n+— G a Nに近い n+— A 1 G a Nであっても構わない。
〈4〉 前記基板 1はサファイア以外の基板であっても構わない。
〈5〉 前記 FETの各部の寸法及び不純物濃度は上記実施形態の値に限定される ものではなく、 適宜変更可能である。 また、 前記ゲート電極 7に印加するゲート 電圧も上記実施形態の値に限定されるものではない。
〈6〉 前記 FETは n型 FETの場合を例示したが、 本発明の特徴構成は p型 F E Tに適用しても構わない。 産業上の利用可能性
本発明のへテロ構造電界効果トランジスタは、 大電力制御用スィツチング素子 に使用することができる。 例えば、 太陽電池や燃料電池発電システムからの直流 電力を家庭用交流電力に変換するインバータ等のスィツチング素子に用いること ができる。

Claims

請 求 の 範 囲
1 . 高純度の G a N層の上下に不純物を添加した A 1 G a N層を設け、 前記 A 1 G a N層と前記 G a N層間のへテロ界面を 2段形成してなるヘテロ積層膜を 少なく とも 1組有し、
ソース一 ドレイン間の前記各へテロ界面の前記 G a N層側に夫々チャンネルが 形成されることを特徴とするヘテロ構造電界効果トランジスタ。
2 . 前記へテロ積層膜のソース及びドレイン領域の最上層側に不純物を添加した 第 2 G a N層を設け、 その第 2 G a N層の上にソース電極と ドレイン電極を夫々 設け、 前記第 2 G a N層の間にゲ一ト電極を形成してなる請求項 1記載のへテロ 構造電界効果トランジスタ。
3 . 前記へテロ積層膜の最下層側に高純度の G a N層を追加してなる請求項 1記 載のへテロ構造電界効果トランジスタ。
4 . 不純物を添加した G a N層の上下に高純度或いは不純物を添加した
A l G a N層を設け、 前記 A 1 G a N層と前記 G a N層間のへテロ界面を 2段形 成してなるヘテロ積層膜を少なく とも 1組有し、
ソース一 ドレイン間の前記各へテロ界面の前記 G a N層側に夫々チャンネルが 形成されることを特徴とするヘテロ構造電界効果トランジスタ。
5 . 請求項 1 、 2、 3または 4記載のへテロ構造電界効果トランジスタにおいて、 前記高純度の G a N層の内の少なく とも 1層を I n G a N層に置き換えたヘテロ 構造電界効果トランジスタ。
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