WO2001091470A1 - Variable length encoding method and variable length encoder - Google Patents

Variable length encoding method and variable length encoder Download PDF

Info

Publication number
WO2001091470A1
WO2001091470A1 PCT/JP2001/004300 JP0104300W WO0191470A1 WO 2001091470 A1 WO2001091470 A1 WO 2001091470A1 JP 0104300 W JP0104300 W JP 0104300W WO 0191470 A1 WO0191470 A1 WO 0191470A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
vlc
output
register
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2001/004300
Other languages
English (en)
French (fr)
Inventor
Masahiro Ohashi
Tsuyoshi Nakamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001586928A priority Critical patent/JP3573735B2/ja
Priority to US10/031,711 priority patent/US6636168B2/en
Priority to EP01934315A priority patent/EP1294197A4/en
Publication of WO2001091470A1 publication Critical patent/WO2001091470A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H03M7/4006—Conversion to or from arithmetic code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Definitions

  • Variable length coding method and variable length coding device Description Variable length coding method and variable length coding device
  • the present invention relates to a variable-length coding method and a variable-length coding apparatus, and more particularly to a variable-length coding method and a variable-length code for implementing variable-length coding in MPEG 4 and H.263, which are standards for image coding methods.
  • the present invention relates to a gasifier. Background art
  • the MPEG Moving Picture Coding Eerts Group
  • ISO International Telecommunication Union
  • ITU International Telecommunication Standardization
  • T bandwidth compression technology
  • These methods use the correlation within the screen to divide the screen ⁇ into blocks consisting of multiple pixels, and convert the data in this block into one of the orthogonal transform methods, DCT (Discrete Cosine).
  • DCT Discrete Cosine
  • the basic principle is to perform image transfer (transform rms, discrete cosine transform), perform quantization, and perform VLC (Variable Length Code, variable length code) processing to achieve image data compression.
  • the DCT coefficients obtained as a result of performing DCT are compared with the number of leading zero coefficients, Run, the non-zero coefficient value L'e ve 1 and its non-zero coefficients.
  • Last which indicates whether or not it is the last, is a set of (L as' t, Run, Le V e 1), and a unique code is assigned to this set to perform encoding.
  • the first escape mode is the maximum value of L eve 1 corresponding to Last and Run in the VLC table from the absolute value of Le vel for the pair (Last, Rn, Level). After subtracting LM AX, the VLC table is again processed for the result using the VLC table. Mode.
  • the second escape mode is the maximum Run value corresponding to L a ⁇ and L eve 1 in the VLC table from the Run value for the (Last, Rian, Le V e 1) pair.
  • the third escape mode is a mode for converting the above set to FLC (Fixed Length Code, fixed-length code).
  • VLC table that assigns a unique 1 ⁇ 2 code is defined as in the case of MPEG4, but the escape mode is only a mode for converting to FLC.
  • FIG. 12 is a chart for explaining a conventional variable length coding method.
  • ⁇ open circle
  • Coded B corresponds to the first escape mode
  • Code C corresponds to the second escape mode
  • Code Di corresponds to the third escape mode.
  • O l is a process that is activated by Last, Run, and Level 1 (that is, the data is ready at the time of input and output), and corresponds to the set of (La st Run, Le vel) If there is a VLC table to be processed, Code 1 is output to # 9, and the process is completed. On the other hand, if the VLC table corresponding to the set of (Last, Run, Lever1) does not exist, a code indicating “not present” is output to encoding B.
  • O 2 has no corresponding VL0 table in O 1
  • the processing is activated by Last and Run, and LMAX, which is the maximum value of LeVe1 corresponding to the pair (Last, Run), is output to O3.
  • # 3 is a process of activating by LMAX, performing a process of subtracting LMAX from the value of L evel, and outputting the obtained value of New Lev e1 to O4.
  • O 5 is a process of activating by Last and Level when there is no corresponding VLC table in the process of O 4, and corresponds to a set of (Last, Level 1) Rmax, which is the maximum value of Run, is output to O6.
  • No. 6 is a process of activating by RMAX, performing a process of subtracting the sum of RMAX and 1 from the value of Run, and outputting the obtained value of NewRun to 07.
  • O 8 is a process of converting Last, Run, L evel by FLC when there is no corresponding VLC table in the process of O 7, and Code 4 of FLC is set to 09. Output.
  • Fig. 13 shows the process for each cycle of the conventional variable-length coding method! It is a diagram summarizing the contents. ':
  • the operation for each cycle will be described.
  • the contents in the parentheses indicate the processing contents in the figure.
  • the first cycle (IT) is a normal VLC: Perform activation by Last, Run, and Level 1 (NORMAL VLC), and check whether the result of the normal VLC exists in the table. Judgment is performed (NORMAL VLC judgment).
  • the third cycle (3 ⁇ ) is an activation process by LMAX, and performs VLC corresponding to a set of Last, Run, and New Level 1 (LMAX VLC). Then, it is determined whether or not the VLC result corresponding to the combination of Last, Run, and New Level 1 exists in the table (LMAX VLC determination).
  • the fifth cycle (5T) is a process of activating by RMAX, and performs VLC corresponding to a set of Last, NewRun, and Lever1 (RMAX VLC). Then, it is determined whether or not the VLC result corresponding to the combination of Last, NewRun, and Lever is present in the table (RMAX VLC determination).
  • the present invention has been made in order to solve a powerful problem, and it is possible to reduce the number of operation cycles and efficiently perform VLC processing.
  • Variable-length encoding method and variable-length encoding device The purpose is to provide. DISCLOSURE OF THE INVENTION.
  • variable-length coding method uses a leading zero coefficient Run and a non-zero coefficient value from a discrete cosine transform coefficient rearranged in a one-dimensional array.
  • VLC conversion is performed by assigning a unique code to the set.
  • a step of allocating the code corresponding to the (Last, Run, Level) pair in the variable-length coding method in which the three escape modes are applied and the coding is performed ( a) and as a first escape mode, subtract LMAX, which is the maximum L evel corresponding to (Last, R un), from L evel and include the resulting correction L eve 1; (L Step of assigning a code to the set of ast, Run, and correction Level 1) ( b) and, as a second escape mode, subtract from R Run the value obtained by adding 1 to RMAX, which is the largest Run corresponding to (L a 's ⁇ , Le V e 1).
  • Step (d) performing a code assignment to a set of (Last, correction run, Leve 1) including the corrected run obtained, and a third escape mode for FLC allocation.
  • Step (d) is performed in parallel, and the codes assigned in steps (a) to (d) are selected in the priority order of (a), (b), (c), and (d).
  • variable length coding method having such a configuration, the processing of the VLC can be performed in a small number of operation cycles.
  • variable length code allocation method includes the following steps: (a), (b) ⁇ , (c), (d), and (d) as priorities for selecting the encoded data in step ( e ).
  • One of the three patterns (a), (c), (b), (d) and (a), (d) is selected.
  • step (d) a unique code is always assigned by the FLC.
  • Steps (b) and (c) can be forcibly made unselectable by setting a) and step (d) (steps (b) and (c) in any order).
  • step (d) it becomes possible to adapt to H.263, which is an image compression method that performs variable length coding. :.,,
  • the variable-length coding apparatus includes an RMAX taper that outputs an absolute value signal of an absolute value of a Leve 1 signal, an absolute signal of a Le V e 1 signal, and a last signal.
  • LMAX table for inputting the Run signal and the Last signal, and the above L e V e 1 absolute value signal, the signal indicating the sign of the Leve 1 signal, the R un signal, and the Last signal
  • a first VLC table a first subtraction circuit for subtracting the sum of the output signal of the RMAX table and 1 from the Run signal, and a second register for holding an output signal of the first subtraction circuit
  • a second VLC table for receiving the output signal of the second register, the Lev e1 absolute value signal, a signal indicating the sign of the Level signal, and the Last signal; (1) a second subtraction circuit for subtracting the output signal of the LMAX table from the absolute value signal;
  • a third register for holding the output signal of the subtraction circuit of the third and third signals for inputting the output signal of
  • a VLC table a first register for holding the output signal of the first VLC table, a fourth register for holding an output signal of the second VLC table, and an output of the third VLC table
  • a fifth register for holding a signal, an RMAX VLC generation circuit for inputting an output signal of the fourth register, an LMAX VLC generation circuit for inputting an output signal of the fifth register, and the Leve 1 signal;
  • An FLC generation circuit that inputs the Run signal and the Last signal, an output signal of the first register, and an output signal of the fourth register
  • a control circuit for inputting the output signal of the fifth register, the output signal of the first register, the output signal of the RMAX VLC generation circuit, the output signal of the LMAX VLC generation circuit, and the control signal of the FLC generation circuit.
  • a selection circuit for inputting an output signal, wherein the control circuit corrects the output signal of the first register, the output signal of the fourth register, and the output signal of the fifth register as VLC And outputs a selection signal indicating the result of the determination to the selection circuit.
  • the selection circuit outputs an output signal of the first register and an output signal of the RMAX VLC generation circuit according to the selection signal. Any one of the output signals of the LMAX VLC generation circuit and the output signal of the FLC generation circuit is selected and output as a code.
  • variable length coding device having such a configuration, all the processes can be executed in two cycles, and the number of processing cycles can be reduced.
  • the present invention is the variable length encoding device according to Claim 3, wherein the control circuit comprises: an output signal of the first register; and an output signal of the fourth register. It is determined whether the signal and the output signal of the fifth register are correct as VLC, and the result of the determination is output to the selection circuit with a preset priority. ' ;
  • the priority can be arbitrarily set.
  • the priority by setting the priority to the output signal of the first register and the output signal of the FLC generation circuit (the remaining two are in any order), it is possible to adapt to the image compression method of III.263. Become.
  • a variable-length coding apparatus includes an RMAX sample that inputs a Lev e1 absolute value signal that is an absolute value of a Level 1 signal, and a Last signal ′. , A LMAX table for inputting the Run signal, and the Last signal, a first subtraction circuit for subtracting the sum of the output signal 1 of the RMAX table from the Run signal, and a L e V e 1 absolute value signal A second subtraction circuit for subtracting the output signal of the MAX table, a first register for holding the output signal of the first subtraction circuit, and a third register for holding an output signal of the second subtraction circuit And one of the output signal of the third register and the above Leve 1 absolute value signal.
  • a first selection circuit for selecting one of the output signals of the second register and the Run signal; and an output signal of the first selection circuit.
  • a VLC table for inputting an output signal of the selection circuit of No. 2, a signal indicating the positive / negative of the Leve 1 signal, and the Last signal, a first register for holding an output signal of the VLC table, an FLC generation circuit that inputs the eve 1 signal, the Ruii signal, and the Last signal, a control circuit that receives an output signal of the first register, an output signal of the first register, and h
  • a VLC generation circuit for inputting an output signal of the control circuit, and a third selection circuit for inputting output information of the VLC generation circuit and an output signal of the FLC generation circuit.
  • the first selection circuit receives the first selection signal output from the control circuit. Select the L e V e 1 absolute value signal and output it to the VLC table.
  • the second selection circuit inputs the second selection signal output from the control circuit, and the Run signal And outputs it to the VLC table.
  • the VLC table executes VLC, outputs its output signal to the first register, and in the second cycle, the control circuit outputs the output signal of the first register. Is determined to be correct as a normal VLC, and if it is determined that the output signal of the first register is correct as a normal VLC, a third selection signal indicating the result of the determination is output to the VLC generation circuit.
  • the VLC generation circuit outputs the output signal of the first register as a normal VLC code
  • the third selection circuit outputs the third selection signal according to the third selection signal.
  • Select and output the output signal of the above VLC generation circuit In one cycle, the LMAX table receives the Last signal and the Run signal, generates an LMAX data signal, and outputs it to the second subtraction circuit.
  • the second subtraction circuit outputs the LMAX data signal.
  • the first selection circuit inputs the first selection signal output from the control circuit, selects the output signal of the third register, outputs the signal to the VLC table, and outputs the second selection circuit. Receives the second selection signal output from the control circuit, selects the Run signal and outputs it to the VLC table, the VLC table executes VLC, and outputs the output signal to the first register.
  • the control circuit If the normal VLC determination performed in the second cycle is not correct, it is determined whether the output signal of the first register is correct as LMAX VLC, and the output signal of the first register is determined as LMAX VLC. If the judgment is correct, a third selection signal indicating the result of the judgment is output to the VLC generation circuit and the third selection circuit, and the VLC generation circuit outputs the output signal of the first register.
  • the third selection circuit selects and outputs the output signal of the VLC generation circuit according to the third selection signal, and in the first cycle, the RMAX table stores the Last The signal and the Lev e1 absolute value signal are input, an RMAX data signal is generated and output to the first subtraction circuit, and the first subtraction circuit outputs the RMAX data signal and the Run signal. From the Run signal and add 1 to the RMAX data signal The value is subtracted and the result is output to the second register.
  • the first selection circuit inputs the 'first selection signal' output from the control circuit, and eve 1 Selects the absolute value signal and outputs it to the VLC table.
  • the second selection circuit receives the second selection output from the control circuit and selects the output signal of the second register. Output to the VLC table, execute the VLC table or VLC, output the output signal to the first register, and perform the control circuit in the third cycle in the fourth cycle.
  • LMAX VLC determines whether the output signal of the first register is correct as RMAX VLC, and if the output signal of the first register is determined to be correct as RMAX VLC,
  • the third selection signal is output to the VLC generation circuit and the third selection circuit, Serial VLC generating circuit RMAX an output signal of the first Rejisuda
  • the third selection circuit selects and outputs the output signal of the VLC generation circuit according to the third selection signal, and outputs the output signal of the first register input to the control circuit. If it is determined that none of the signals is correct as VLC, in the fifth cycle, the third selection circuit selects and outputs the output signal of the FLC generation circuit.
  • variable length coding device having such a configuration, it is possible to calculate the NewL evel signal and the New Run signal simultaneously with performing the normal VLC.
  • the conventional VLC processing required six cycles, but reduced the number of processing cycles to five can do.
  • processing has been performed using three VLC tables in the past, but VLC can be performed with one VLC table, so circuit area can be reduced.
  • the variable-length encoding device g comprises: a RMAX table input for inputting an absolute value signal of a Leve 1 signal, a Lev e1 absolute value signal and a Last signal; And a MAX table for inputting the above-mentioned Last signal; a first subtraction circuit for subtracting the sum of the output signal of the above-mentioned RMAX table and 1 from the above-mentioned Run signal; A second subtraction circuit for subtracting the output signal of the MAX table; a second register for retaining the output signal of the first subtraction circuit; and a third register for retaining the output signal of the second subtraction circuit.
  • a first selection circuit for selecting one of the output signal of the third register and the absolute value signal of Le V e 1; and an output signal of the second register and one of the Run signal A second selection circuit for selecting the output signal of the first selection circuit, A VLC table for inputting the output signal of the second selection circuit, a signal indicating the sign of the Level 1 signal, and the Last signal, and a first register for holding the output signal of the VLC table
  • An FLC generation circuit for inputting the Le vel signal, the Run ⁇ ⁇ ⁇ and the Last signal, a control circuit for inputting an output signal of the first register, an output signal of the first register, and A VLC generation circuit for inputting an output signal of the control circuit; and a third selection circuit for inputting an output signal of the VLC generation circuit and an output signal of the FLC generation circuit.
  • the first selection circuit inputs the first selection signal output from the control circuit, selects the Level 1 absolute value signal and outputs the signal to the VLC table, and the second selection circuit uses the control circuit Input the second selection signal output from the And outputs the signal to the VLC table.
  • the VLC table executes VEC, outputs the output signal to the first register, and in the second cycle, the control circuit outputs the output of the first register. It is determined whether the signal is correct as a normal VLC, and if it is determined that the output signal of the first register is correct as a normal VLC, a third selection signal indicating the result of the determination is generated by the VLC generation. Circuit and the third selection circuit, and the VLC generation circuit converts the output signal of the first register to a normal VLC code.
  • the third selection circuit selects and outputs the output signal of the VLC generation circuit according to the third selection signal.
  • the LMAX table stores the last signal and the last signal. Run signal and the LMAX data signal are generated and output to the second subtraction circuit.
  • the second subtraction circuit inputs the LMAX data signal and the LeVe1 absolute value signal. Subtracting the LMAX data signal from the Level 1 absolute value signal, outputting the result to a third register, and in the first cycle, the first selection circuit outputs the first signal output from the control circuit.
  • the selection signal Input the selection signal, select the output signal of the third register and output it to the VLC table 3 ⁇ 4, the second selection circuit inputs the second selection signal output from the control circuit, and Note
  • the R un signal is selected and output to the above VLC table, and the above VLC table executes VLC.
  • the output signal is output to the first register, and in the third cycle, if the normal VLC judgment performed in the second cycle is not correct, the control circuit outputs the output signal of the first register. It is determined whether the output signal of the first register is correct as LMAX VLC.If it is determined that the output signal of the first register is correct as LMAX VLC, a third selection signal indicating the result of the determination is output to the VLC generation circuit and the third select signal.
  • the VLC generation circuit outputs the output signal of the first register as an LMAX VLC code
  • the third selection circuit outputs the output signal of the VLC generation circuit according to the third selection signal.
  • the Ri1 ⁇ 4AX table receives the Last signal and the LeVe1 absolute value signal, generates an RMAX data signal, and outputs the RMAX data signal to the first subtraction circuit.
  • the first subtraction circuit outputs the RMAX data Signal and the Run signal, and subtracts the value obtained by adding 1 to the RMAX data signal from the Run signal, and outputs the result to the second register.
  • the first selection circuit receives the first selection signal output from the control circuit, selects the eVe1 absolute value signal and outputs the signal to the VLC table, and the second selection circuit controls the control circuit. Input the second selection signal output from the circuit, select the output signal of the second register and output it to the VLC table 1 ⁇
  • the VLC table executes VLC and outputs the output signal to the first
  • the control circuit determines whether the output signal of the first register is correct as RMAX VLC if the judgment made in the third cycle is not correct due to LMAX VL. If it is determined that the output signal of the first register is correct as RMAX VLC, the third selection signal is output to the VLC generation circuit and!
  • the VLC generation circuit outputs the output signal of the first register as an RMAX VLC code
  • the third selection circuit outputs the VLC signal according to the third selection signal.
  • the output signal of the generation circuit is selected and output, and if it is determined that none of the output signals of the first register input to the control circuit is correct as VLC, the third signal is output in the fourth cycle.
  • the selection circuit selects and outputs the FLC generation circuit output signal.
  • variable length coding apparatus having such a configuration, it is possible to calculate the NewLeVe1 signal and the NewRun signal simultaneously with performing the normal VLC ;
  • the conventional VLC processing required six cycles, but the number of processing cycles can be reduced to four.
  • processing has been performed using three VLC tables in the past, but VLC can be performed with one VLC table, so circuit area can be reduced.
  • the control circuit includes an output signal of the first register. It determines whether the VLC is correct, determines the number of cycles in which it is correct or not, controls the VLC, and changes the output order of the VLC according to a preset priority.
  • the priority can be set arbitrarily, and the FLC generation circuit is always assigned a unique code. After the determination of C, if the result of the determination is incorrect, the output signal of the FLC generation circuit is selected so that it is possible to adapt to the H.263 image compression method.
  • a variable-length encoding apparatus receives the Lev E1 absolute value signal, the Last signal, and the fixed value, which are the absolute values of the Level 1 signal, L e V e 1 Outputs the first output signal that selects and outputs either the absolute value signal or the fixed value, and the second output signal that selects and outputs the last signal or the fixed value.
  • a second selection circuit that outputs a fourth output signal that selects and outputs either the last signal or the fixed value, and outputs the third output signal and the fourth output signal.
  • a second subtraction circuit for subtraction, a second register for holding a force signal of the first subtraction circuit, a third register for holding an output signal of the second subtraction circuit, and the third register Output signal and the above LeVe1 absolute value signal A third selection circuit that selects one of the output signal of the second register and the Run signal; and an output signal of the third selection circuit.
  • a VLC table for receiving an output signal of the fourth selection circuit, a signal indicating the sign of the L e V e1 signal, and the last signal; a first register for holding an output signal of the VLC table; FLC generation circuit that inputs the Level 1 signal, the Run signal, and the Last signal, a control circuit that inputs the output signal of the first register, the output signal of the first register, and the control A VLC generation circuit for inputting an output signal of the circuit; and a fifth selection circuit for inputting an output signal of the VLC generation circuit; ':' and an output signal of the FLC generation circuit.
  • the first selection circuit outputs the first output signal from the control circuit.
  • a selection signal is input to select a fixed value.
  • the second selection circuit inputs a second selection signal output from the control circuit, selects the Run signal and the Last signal
  • the third selection circuit inputs a third selection signal output from the control circuit, selects the Level 1 absolute value signal and outputs the signal to the VLC table
  • the fourth selection circuit outputs
  • the fourth selection signal output from the control circuit is input, the Run signal is selected and output to the VLC table, the VLC table executes VLC, and the output signal of 3 ⁇ 4 is output to the first register.
  • the control circuit determines whether or not the output signal of the register 1 is correct as a normal VLC, and the output signal of the first register is correct as a normal VLC. Is determined, the fifth showing the result of the determination , 14 :.;:
  • a selection signal is output to the VLC generation circuit and the fifth selection circuit, and the VLC generation circuit outputs the output signal of the first register as a normal V'LC code,
  • the selection circuit selects and outputs the output signal of the VLC generation circuit according to the fifth selection signal.
  • the LMAX table receives the Last signal and the Run signal
  • a MAX data signal is generated and output to the second subtraction circuit.
  • the second subtraction circuit receives the L MAX data signal and the Le V e 1 absolute value signal, and (1) The above LMAX data signal is subtracted from the absolute value signal, and the result is output to the third register.
  • the third selection circuit outputs the third selection signal output from the control circuit. Input, select the output signal of the third register, output it to the VLC table, and select the fourth ' Circuit inputs the fourth selection signal outputted from the control circuit, to the V Select the Rui3 ⁇ 4 word No. -
  • the VLC table executes VLC, outputs the output signal to the first register, and in the third cycle, the control circuit determines the normal VLC performed in the second cycle If is not correct, it is determined whether the output signal of the first register is correct as L MAX VLC.If the output signal of the first register is determined to be correct as LMAX VLC, the result of the determination is shown.
  • the fifth selection signal is output to the VLC generation circuit and the fifth selection circuit, the VLC generation circuit outputs the output signal of the first register as an LMAX yLC code, and the fifth selection circuit outputs The fifth selection signal selects and outputs the output signal of the VLC generation circuit.
  • the RMAX cell receives the Last signal and the Level 1 absolute value signal.
  • RMAX de! ! ⁇ Signal is generated and output to the first subtraction circuit.
  • the first subtraction circuit receives the RMAX data signal and the Run signal, and outputs the RMAX data signal and 1 from the Run signal. The added value is subtracted, the result is output to the second register, and in the third cycle, the third selection circuit inputs the third selection signal output from the control circuit, and outputs the L signal.
  • e V e 1 Selects the absolute value signal and outputs it to the VLC table.
  • the fourth selection circuit receives the fourth selection signal output from the control circuit and outputs the second register. A signal is selected and output to the VLC table.
  • the VLp table executes VLC, and outputs the output signal to the first register.
  • the LMAX VLC determination performed in the third cycle is not equal to i, if the output signal of the first register is correct as RMAX VLC, the output signal of the first register is determined. Is determined to be correct as RMAX VLC, a fifth selection signal indicating the result of the determination is output to the VLC generation circuit and the third selection circuit, and the VLC generation circuit outputs the output of the first register.
  • the fifth selection circuit selects and outputs the output signal of the VLC generation circuit in accordance with the fifth selection signal, and outputs the signal as an RMAX VLC code. If it is determined that none of the output signals of the register 1 is correct as VLC, in the fourth cycle, the fifth selection circuit selects and outputs the output signal of the FLC ⁇ circuit. is there. ;: ..! '
  • variable-length coding device having such a configuration, the power consumption can be reduced without always accessing the RMAX tape recorder in the first cycle.
  • six cycles were conventionally required for VLC processing, but the number of processing cycles can be reduced to four.
  • processing has conventionally been performed using three VLC tables, but since VLC can be performed with one VLC table, the circuit area can be reduced.
  • the present invention (claim 9) is the variable length coding device according to claim 8, wherein the control circuit determines whether an output signal of the first register is correct as VLC.
  • the VLC is controlled by judging the number of cycles when it is not correct, and the output order of the VLC is changed according to a preset priority order.
  • the priority can be set at will, and since the FLC generation circuit is always assigned a unique code, the priority is assigned to a normal VLC. After the determination, if the result of the determination is not correct, the output signal of the FLC generation circuit is selected so that it is possible to adapt to the H.263 image compression method.
  • FIG. 1 is a diagram for explaining a variable length coding method f3 ⁇ 4 according to the first embodiment of the present invention.
  • FIG. 1 is a diagram for explaining a variable length coding method f3 ⁇ 4 according to the first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining combinations of priorities for outputting codes according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram for explaining a configuration of a variable length coding device according to Embodiment 2 of the present invention. ,,:
  • FIG. 4 is a timing chart for explaining the operation of the control circuit according to the second embodiment of the present invention. '
  • FIG. 5 is a diagram summarizing the processing content for each cycle according to the second embodiment of the present invention. ' ⁇
  • FIG. 6 is a block diagram for explaining a configuration of a variable length coding device according to Embodiment 3 of the present invention.
  • FIG. 7 is a timing chart for explaining the operation of the control circuit according to Embodiment 3 of the present invention.
  • FIG. 8 is a diagram summarizing processing contents for each cycle when processing is performed in step # 5 according to the third embodiment of the present invention. ⁇
  • FIG. 9 is a diagram summarizing the processing contents for each cycle when the processing is performed in step 4 according to the third embodiment of the present invention. :.,:.
  • FIG. 10 is a block diagram for explaining a configuration of a variable-length code unit according to Embodiment 4 of the present invention.
  • FIG. 11 is a diagram summarizing the processing content for each cycle according to the fourth embodiment of the present invention.
  • FIG. 12 is a chart for explaining a conventional variable length coding method.
  • FIG. 13 is a diagram summarizing the processing contents of each cycle of the conventional variable length coding method.
  • variable-length coding method uses a DC DC coefficient rearranged in a one-dimensional array.
  • R n be the number of leading zero coefficients, L e V e 1 the value of the non-zero coefficient, and L ast indicating whether the non-zero coefficient is last.
  • Run, L evel) as a set, a unique code to be assigned to the variable length code (Variable Length Code, hereafter abbreviated as V'C). Applies the three escape modes described below.
  • FIG. 1 is a flowchart for explaining a variable length coding method according to Embodiment 1 of the present invention.
  • ⁇ open circle
  • P 1 to P 9 indicate the processing steps of each coefficient.
  • encoding 2 corresponds to the first escape mode
  • encoding 3 corresponds to the second escape mode
  • encoding 4 corresponds to the third escape mode.
  • P 1 is a process of activating (i.e., having all data at the time of input and output) by Last, Run, and Leve.] (Last, Run, L If there is a VLC table corresponding to the set of evel), output the normal VLC CodeA to P9. On the other hand, if there is no VLC corresponding to the set of (Last, Run, Level), a code indicating "not present" is output to P9.
  • P2 is a process of activating by Last and Run, and outputs LMAX, which is the maximum value of Level 1 corresponding to the (Last, Run) pair, to P3.
  • P3 is a process of activating by LMAX. The process of subtracting LMAX from the value of LeVe1 is performed, and the obtained value of NewLey, e1 is output to P4.
  • ? 4 is a process activated by & 31, Run, NewLeVe1, and if there is a VLC table corresponding to the pair (Last, Run, NewLevel). Outputs Code B to P 9.
  • Code B uses “0000 Oil” (the sign of the ESC (escape) code), “0” (indicating VLC in LMAX), and the result of VLC as LMAX encoded data as PMAX. Output to 9.
  • a code indicating that "is not present" is output to P9.
  • P5 is a process activated by Last, Level, and outputs the value of RMAX, which is the maximum Run corresponding to the pair (Last, Level), to P6.
  • P6 is a process of activating by RMAX, and performs a process of subtracting the sum of RMAX and 1 from the value of Run, and outputs the obtained value of NewRun to P7.
  • ? 7 is a process activated by & 31 :, NewRun, Le. E1, and if there is a VLC table corresponding to the (Last, NewRun, Level1) group, C0 deC To P9.
  • CodeC outputs "OOOOOLl” (ESC code), "10” (indicating VLC in RMAX), and the result of VLC to P9 as RMAX encoded data.
  • ESC code ESC code
  • 10 indicating VLC in RMAX
  • P9 RMAX encoded data
  • P8 is processing to convert to FLC (Fixed Length Code, fixed length code).
  • FLC Fixed Length Code, fixed length code
  • ESC code '0000011'
  • the result of FLC L ast—1 bit, R'un—6 bits, Leve 1—8 bits
  • MPEG 4 “0000011” (ESC code) and , '(Indicating FLC in MP EG 4) and the result of FLC (Last—1 bit, Run_6 bits, 1, Le vel—12 bits, 1) as FLC encoded data Output to 9.
  • P9 selects the data of Code A to Code D according to the priority given in advance, and outputs the selected data.
  • FIG. 2 shows a combination of priorities.
  • a to D indicate Codes A to Codep, respectively.
  • priority 1 is set as a combination of the priority of P 9 and “lJ. That is, if data of Code A exists in P 9, Code B, Code C, and Code Regardless of the data of D, P 9 outputs the data of Code A.
  • the data of C 0 de A does not exist in P 9 and the data of Code B exists. Then, regardless of the data of Code C and Code D, , P 9 outputs Code B data.
  • P 9 if P 9 does not have C ode A and C ode B data, and if C ode C data exists, even if C ode D data exists, P 9 will be the C ode C data Is output. Also, if none of CodeA, CodeB, and CodeC exist in P9, P9 outputs CodeD data.
  • encoding 1 (P 1), encoding 2 (P 2, P 3, P 4), encoding 3 (P 5, P 5 : 6, P7) and Encoding 4 (P8) are performed at the same time, and the priority set in advance is set to!, So that all data are output in two steps (each code This can be performed in the following manner.)
  • the number of processing steps can be reduced. If the number of processing steps for P2, P3, and P4 is two, and the number of processing steps for P5, P6, and P7 is two, all processing can be performed in three steps. it can.
  • the combination of the priority order in P9 is Code A> Code B> Co de C> Code D, but the priority order is not limited to this. The same effect can be obtained even if the priority is set as Code A> C ode C> C ode B> C ode D. Also, since Code D is always assigned a unique code by FLC, the priority order is Code A> C Code eD (the other two are in any order). It is possible to forcibly disable selection, and it is possible to adapt to H.263, which is an image compression method for performing variable-length encoding in encoding 1 and encoding 4.
  • variable length coding device for realizing the variable length coding method according to the first embodiment.
  • FIG. 3 is a block diagram for explaining a configuration of a variable length coding device according to Embodiment 2 of the present invention.
  • 100 is the L evel signal
  • 101 is the 3 ⁇ 431 signal
  • 102 is the Run signal
  • 103 is the ign signal indicating the sign of the Le V e 1 signal 100
  • 104 is the absolute value of the Leve 1 signal 100.
  • a certain L evel absolute value code 105 is an FLC generation circuit
  • 106 is an FLC data signal which is an output signal of the FLC generation circuit 105
  • 107 is an RMAX table
  • 108 is an RMAX data signal which is an output signal of the RMAX table 107
  • 109 is a first subtraction circuit
  • 110 is an output signal of the first subtraction circuit 109
  • 1 15 is a signal of the first subtraction circuit 109.
  • Output signal The second register holding i10, 182 is output from the second register 115 3 ⁇ 4: ewRun signal, 1 1 1 is the second VLC table, 114 is the output signal of the 2nd VLC table 111 Is a second register holding the second VLC data signal 114, 116 is a VLC data signal generated using the NewRun signal 182, 117 is an LMAX table, and 118 is LMAX data signal, which is the output signal of the LMAX table 117, 119 is the second subtraction circuit, 120 is the output signal of the second subtraction circuit 119, and 122 is the output signal 120 of the second subtraction circuit 119.
  • 183 is the New Level 1 signal output from the third register 122, 112 is the third VLC table , 121 Ho third VLC data signal which is the output signal of the third VLC table 112, 18: or a fifth register for holding a third VLC data signal 121, 123 N ew L:: eve 1 signal 183 VLC data signal generated by using the first VLC table 113, the first VLC data signal 124 which is the output signal of the first VLC table 113, and the first VLC data signal 124 which holds the output signal of the first VLC table 113.
  • the first register, 126 is a normal VLC data signal
  • 170 is the VLC data signal 116 generated by using the NewRun signal
  • the RMAX VLC generation circuit that generates RMAX encoded data.175 is the RMAX signal.
  • An RMAX data signal 171 which is an output signal of the generation circuit 170, 171 receives a VLC data signal 123 generated by using the New Level 1 signal, and generates LM AX Vl ⁇ 'C which generates L MAX encoded data.
  • the generation circuit, 176 is an LMAiX data signal which is the output signal of the LMAX VLC generation circuit 171, and 127 is a normal VLC data signal.
  • a control circuit that selects the VLC data signal, 128 is a selection signal that outputs the data signal selected by the control circuit 127, 129 is an RMAX data signal 175, an LMAX data signal 176, an FLC data signal 106, and a normal VLC Input data signal 126 and select signal
  • a selection circuit 128 selects a data signal to be output, and 0 is a data signal selected by the selection circuit 129.
  • variable length coding device according to the second embodiment of the present invention will be described with reference to the block diagram of FIG. 3 described above and the chart diagram of FIG.
  • the first VLC table 113 inputs a Last signal 101, a Run signal 102, a Le vel absolute value signal 104, and a Sign signal 103, A first VLC data signal 124 is generated (P 1) and held in the first register 125. Then, the first register 12.5 outputs the normal VLC data signal 126 to the control circuit 127 and the selection circuit 129 (P9).
  • the RMAX table 107 receives the: Last signal 101 and the LeVe1 absolute value signal 104, generates an RMAX data signal 108 (P5), and performs the first subtraction. Output to circuit 109.
  • the first subtraction circuit 109 receives the RMAX data signal 108 and the Run signal 102 and subtracts the value obtained by adding the RMAX data signal 108 and 1 from the value of the Run signal 102 (P 6). The result is output to the second register 115 as the output signal 110 of the first subtraction circuit.
  • the second register 115 holds the input output signal 110 of the first subtraction circuit.
  • the second VLC table 111 stores the NewRun signal 182 output from the second register 115, the Last signal 101, the Level absolute value signal 104, and the Sign signal 103. Then, the second VLC data signal 114 is generated (P 7) and output to the fourth register 180.
  • the fourth register 180 holds the input second VLC data signal 114. Then, the fourth register 180 outputs the VLC data signal 116 generated using the NewRun signal to the control circuit 127.
  • the LMAX table 117 receives the Last signal 101 and the Run signal 102, generates an LMAX data signal 118 (P 2), and generates a second subtraction circuit. Output to 119.
  • the second subtraction circuit 119 receives the LMAX data signal 118 and the L evel absolute value signal 104, subtracts the LMAX data signal 118 from the L evel absolute value signal 104 (P3), and outputs the result.
  • the signal is output to the third register 122 as the output signal 120 of the second subtraction circuit.
  • Third Regis The data 122 holds the input output signal 120 ′ of the second subtraction circuit.
  • the third VLC table 112 receives the NewL e V e1 signal 183, the Last signal 101, the Run signal 102, and the Sign signal 103 output from the third register 122. Then, a third VLC data signal 121 is generated (P4) and output to the fifth register 181. The fifth register 181 holds the input third VLC data signal 121. Then, the fifth register 181 outputs the VLC data signal 123 generated using the NewLevel 1 signal to the control circuit 127.
  • the RMAX VLC generation circuit 170 converts the VLC data signal 1 16 generated using the NewRun signal output from the fourth register 180 into VLC, and calculates (ESC-1K + "0" + VLC result) An RMAX data signal 175 that is RMAX encoded data is output to the selection circuit 129 (P9). Also, the LMAX VLC generation circuit 171 converts the VLC data signal 123 generated using the New Level 1 signal output from the fifth register 181 into a VLC, and calculates the (ESC code + “10 "+ VLC result" is used as the 'LMAX data signal 176, which is LMAX encoded data, and output to the selection circuit 129 (P9).
  • control circuit 127 generates a normal VLC data signal 126 output from the first register 125 and a VLC data signal 116 generated using the NewRun signal output from the fourth register 180.
  • the VLC data signal 123 generated using the New Level 1 signal output from the fifth register 181 is input, and it is determined whether each VLC data signal is correct as VLC.
  • the control circuit 127 outputs a p selection signal 128 for selecting a VLC data signal in accordance with a preset priority.
  • the priority W page is set in the order of normal VLC data, VLC data generated using the New Level 1 signal, LC data generated using the New Run signal, and FLC data (Fig. 2) Priority 1).
  • a normal VLC data signal 126 is present in the control circuit 127, the presence of the VLC data signal 123 generated using the New Level 1 signal or the VLC data signal 116 generated using the New Run signal is considered.
  • the control circuit 127 outputs the selection signal 128 to select the normal VLC data signal 124 to the selection circuit 129 I do.
  • the control circuit 127 outputs to the selection circuit 129 a selection signal 128 for selecting the VLC data signal 123 generated using the NewLeVe1 signal. Also, the control circuit 127 does not have the normal VLC data signal 129 and the VLC data signal 123 generated using the NewLevel 1 signal, but has the VLC data signal 116 generated using the NewRun signal.
  • the control circuit 127 outputs to the selection circuit 129 a selection signal 128 for selecting the VLC data signal 116 generated using the NewRun signal. Then, the selection circuit 129 is controlled by the selection signal 128 input from the control circuit 127 to select any of the VLC data signals and outputs it as a data signal 130. On the other hand, if the selection signal 128 for selecting the VLC data signal is not input from the control circuit 127, the selection circuit 129 selects the FLC data signal 106 and outputs it as the data signal 130.
  • FIG. 4 is a timing chart for explaining the operation of the control circuit according to the second embodiment of the present invention.
  • c 1 ock (clock) is a signal of a fixed period
  • tcoef-e is a start signal indicating that data that can be started to perform VLC is available
  • MP EG4 / H This signal indicates the standard.
  • C 0 under (counter) indicates the start of the judgment and the number of judgments.
  • dec—noma 1 is the normal VLC data signal 126, showing the result of the first VLC table 113.
  • dec-lmax is the VLC data signal 123 generated using the New Level 1 signal, and indicates the result of the third VLC table 112.
  • dec — r max is the VLC data signal 116 generated using the NewR un signal, and shows the result of the second VLC table 111.
  • se l_noma 1 sets the signal to H if the result of the normal VLC data signal 126 (dec-noma 1) exists in the V l table.
  • se 1—l max is the result of the VLC data signal 123 (dec—1 max) generated using the New Level 1 signal in the VLC table. If present, set the signal to H.
  • se 1-r ma X is VLC data signal 116 generated using the NewRun signal (de c__r ma x):: :. results if present in VLC tape Le, the signals H.
  • VLC data signal 126 VLC data signal 123 generated using New Level 1 signal, VLC data signal 116 generated using New Run signal If not, set the signal to H.
  • the shaded area in the figure indicates the number of cycles in which the judgment is made.
  • FIG. 4 (a) is a timing chart when a normal VLC data signal in MPEG4 is selected.
  • FIG. 4 (b) is a timing chart in the case of selecting a VLC data signal generated using the NewLeVel "signal in MPEG4.
  • control circuit 127 outputs a selection signal 128 based on the VLC data signal 123 generated using the NewLeVe1 signal, and the selection circuit 129 is controlled by the selection signal 128 to select the LMAX data signal 176. .
  • Fig. 4 (c) shows the VL generated using the NewRun signal in MPEG4. 6 is a timing chart when a C data signal is selected.
  • FIG. 4 (d) is a timing chart when the FLC data signal in MPEG4 is selected.
  • FIG. 4 (e) is a timing chart in a case where a normal signal in H.263 is selected.
  • FIG. 4 (f) is a timing chart when the FLC data signal is selected in H.263. '':
  • the value of the counter indicates 0, and the judgment of the VLC table is open.
  • the rising of the start signal of tcoef-e is determined.
  • the counter value is 1 or 2
  • the signal of se l_f 1c is set to H.
  • the FLG. Data signal 106 is selected by the selection circuit 129.
  • FIG. 1 a diagram summarizing the processing contents of the timing chart described above is shown in FIG. 1
  • FIG. 5 is a diagram summarizing the processing content for each cycle according to the second embodiment of the present invention.
  • a process of drawing a table is performed using the normal VLC, Last, Run, and Lever1 (NORMAL VLC). Also, in the simultaneous cycle, subtract LMAX, which is the maximum value of LeVe1 corresponding to Last and Run, from the value of Level to obtain NewLeve 1 (LMAX), and the value of Run Then, a value obtained by adding 1 to RMAX, which is the maximum value of Run corresponding to Last and Level 1, is subtracted to obtain NewRun (RMAX).
  • variable length coding apparatus the VLC data generated using the normal VLC data, the New Level 1 signal and the VLC data generated using the NewR un signal are used. And processing are performed simultaneously and the result is output according to the priority order set in advance.Thus, all processing can be executed in three cycles, and the number of processing cycles can be greatly reduced. It is.
  • the preset priority order is generated using normal VLC data, VLC data generated using the New Level 1 signal, and NewLun signal.
  • the signals are selected in the order of VLC data and FLC data, but the order is not limited to this order; priority is given to normal VLC data, VLC data generated using the NewRun signal, VLC data and FLC data generated using the New Level 1 signal. Furthermore, by setting the priority order to normal VLC data and FLC data, VLC data generated using the New Level 1 signal and VLC data generated using the New Run signal can be selected without having to select VLC data. It is also possible to carry out the conversion. In other words, such priorities can correspond to the processing of H.263 VLC, and VLC data generated by using the NewLeVe1 signal arbitrarily based on the image data; It is possible to change the priority of VLC data generated using signals. As a result, it is possible to obtain a variable length coding device in which the number of cycles in the escape mode is reduced by one. '
  • variable-length encoding device performs VLC using one VLC table.
  • FIG. 6 is a block diagram for explaining a configuration of a variable length code encoder according to Embodiment 3 of the present invention.
  • 135 is an output signal of the first subtraction circuit 109
  • 1 36 is an output signal of the first subtraction circuit.
  • the second register holding 135, 137 is the NewRun signal output from the second register 136, 138 is the output signal of the second subtraction circuit 1 19, 1 39 is the output of the second subtraction circuit 1 19
  • the third register holding the signal 1 38, 140 is the New Level 1 signal output from the third register 139
  • 141 is one of the Level 1 absolute value signal 104
  • the New Level 1 signal 140 143 is an output signal of the first selection circuit 141
  • 143 is a second selection circuit that selects one of the signal of the scale 11 ⁇ signal 102 and the New Run signal 137
  • 144 is the output signal of the second selection circuit 143
  • 131 is the input of the Last signal 101 and the Sign signal 103, the output signal 142 of the first selection circuit, and the output signal 144 of the second selection circuit VLC table, 132 holds the VLC table
  • the control circuit 145 controls the first selection circuit 141 with the first selection signal 146, and controls the second selection circuit 143 with the second selection signal 147. Then, the first selection circuit 141 is controlled by the first selection signal 146, selects the LeVe1 absolute value signal 104, and outputs the VLC data as the output signal 142 of the first selection circuit 141. Output to the Bull 131. Further, the second selection circuit 143 is controlled by the g-th selection signal 147 to select the Run signal 102 and output it to the VLC table 131 as an output signal 144 of the second selection circuit 143.
  • the VLC table 131 has a Last signal 101, a Sign signal 103, an output signal 142 of the first selection circuit as a L-vel absolute value signal 104, and a second selection circuit as a Run signal 102. Input signal 144 and perform normal VLC to output VLC table output signal
  • the first register 133 holds the VLC table output signal 132 and outputs a VLC data signal 134 which is a normal VLC to the control circuit 145 and the VLC generation circuit 172.
  • the control circuit 145 receives the VLC data signal 134, which is normal VLC data, and determines whether or not it is correct as a VLC table. If the result of the judgment is that the VLC data signal 134 is correct as VLC, the control circuit 145 ' 1 outputs the VLC data signal 1
  • the third selection signal 148 for selecting 34 is applied to the VLC generation circuit 1'72 and the third selection circuit.
  • the 0 generation circuit 172 uses the selected VLC data signal 1 34 as normal VLC data, and generates the VLC generation signal 177 as the third selection circuit 1
  • the third selection circuit 149 selects the VLC generation signal 177 under the control of the third selection signal 148, and outputs it as the data signal 130.
  • the LMAX table 117 receives the Last signal 10 L and the Run signal 102, generates an LMAX data signal 118, and outputs the LMAX data signal 118 to the second subtraction circuit 119.
  • the second subtraction circuit 119 receives the LMAX data signal 118 and the LeVe1 absolute value signal 104, subtracts the LMAX data signal 1 18 from the LeVe1 absolute value signal 104, and outputs the result. Is output to the third register 139 as the output signal 13 of the second subtraction circuit.
  • the third register 139 holds the output signal 138 of the second subtraction circuit and outputs it as a New Level signal 140 to the first selection circuit 141.
  • the control circuit 145 controls the first selection circuit 141 according to the first selection signal 146, and the first selection circuit 141 selects the NewLeVe1 signal 140, and controls the first selection circuit. It is output to the VLC table 131 as an output signal 142.
  • the control circuit 145 controls the second selection circuit 143 with the second selection signal 147, the second selection circuit 143 selects the Run signal 102, and the output signal 14 Output to the VLC table 131 as 4.
  • the VLC table 131 includes a Last signal 101, a Sign signal 103, an output signal 142 of the first selection circuit as a New Level signal 140, and an output signal 144 of the second selection circuit as a Run signal 102. , And performs LMAX VLC to generate a Vp table output signal 132 and outputs it to the first register 133.
  • the first register 133 holds the signal 132 output from the LM AX.
  • the control circuit 145 receives the VLC data signal 134, which is the LMAX VLC, and determines whether or not it is correct as VLC. As a result of the determination, if the VLC data signal 134 is correct as the VLC, the control circuit 145 outputs a third selection signal 148 for selecting the VLC data signal 134 to the VLC generation circuit 172 and the third selection circuit 149. .
  • the ⁇ generation circuit 172 adds the ESC code and the code indicating the VLC in LMAX to perform encoding, and outputs the VLC generation signal 177 to the third selection circuit 149.
  • the third selection circuit 149 is controlled by the third selection signal 148 to select the VLC generation signal 177, and sets it as the data signal 130.
  • the RMAX taper 107 receives the Last signal 10 and the Lever 1 absolute value signal 104, generates an RMAX data signal 108, and outputs it to the first subtraction circuit 109.
  • the first subtraction circuit 109 receives the RMAX data signal 108 and the Run signal 102, subtracts the value obtained by adding the RMAX data signal 108 and 1 from the Run signal 102, and outputs the result to the first subtraction circuit 109.
  • the output signal 135 of 109 is output to the second register 136.
  • the second register 136 holds the output signal 135 of the first subtraction circuit and outputs it to the second selection circuit 143 as a NewRun signal 137. '
  • the control circuit 145 controls the first selection circuit 141 by the first selection signal 146, the first selection circuit 141 selects the Level absolute value signal 1, and the output signal of the first selection circuit 141 Output as 142 to VLC table 1'.1.
  • the control circuit 145 controls the second selection circuit 143 with the second selection signal 147, the second selection circuit 143 selects the NewRun signal 137, and the output signal 144 of the second selection circuit. To the VLC table 131.
  • the VLC table 13 1 has a Last signal 101, a Sign signal 103, and an absolute level signal 10 Input the output signal 142 of the first selection circuit as 4 and the output signal 144 of the second selection circuit as a NewRun signal 137, and perform RMA: VLC to generate the VLC table output signal 132 And outputs the result to the first register 133.
  • the first register 133 holds the VLC table output signal 132 which is the RMAX VLC.
  • the control circuit 145 receives the VLC data signal 134, which is the RMAX VLC, and determines whether or not it is correct as VLC. As a result of the determination, if the VLC data signal 134 is correct as the VLC, the control circuit 145 outputs a third selection signal 148 for selecting the VLC data signal 134 to the VLC generation circuit 172 and the third selection circuit 149. . .
  • the generation circuit 172 adds the ESC code and the code indicating the VLC in RMAX to perform encoding, and outputs a VLC generation signal 177 to the third selection circuit 149.
  • the third selection circuit 149 is controlled by the third selection signal 148 to select the VLC generation signal 177 and output it as the data signal 130.
  • the third selection circuit 149 selects the FLC data signal 106 and outputs it as the data signal 130 .
  • FIG. 7 is a timing chart for explaining the operation of the control circuit according to Embodiment 3 of the present invention.
  • Fig. 7 (a) shows the case where the normal VLC data signal in MPEG 4 is selected.
  • FIG. 6 is a timing chart of FIG. ':
  • FIG. 7 (a) when the value of the counter indicates 0 and the data in the Vp table are ready to start the determination, the rising of the start signal of tcoef-e is determined. If the result of the determination is that the signal of dec—noma 1 is H when the counter value is 1, the signal of se 1—noma 1 is output regardless of the result of the signal of de c_ 1 max and de c_r max. H. At this time, the control circuit 145 outputs a third selection signal 148 that selects the VLC data signal 134 that is a normal VLC, and the third selection circuit 149 is controlled by the third selection signal 148 to VLC Day Select the VLC generation signal 1 ⁇ 7, which is the data signal.
  • -FIG. 7 (b) is a timing chart for selecting a VLC data signal generated using the NewLeVe1 symbol in MPEG4.
  • the control circuit 145 outputs a third selection signal 18 for selecting the VLC data signal 134 generated using the NewLeV 1 signal, and the third selection circuit 149 outputs the third selection signal.
  • the VLC generation signal 177 which is a VLC data signal generated by using the NWL eV e1 signal, is controlled under the control of 148.
  • FIG. 7 (c) is a timing chart in the case of selecting a VLC data signal generated using the NewRun signal in MPEG4.
  • control circuit 145 outputs a third selection signal 148 for selecting the VLC data signal generated using the NewRun signal, and the selection circuit 149 of ⁇ : 3 is controlled by the third selection signal 148, Select the VLC generation signal 177, which is the VLC data signal generated using the wRun signal.
  • FIG. 7 (d) is a timing chart when the FLC data signal in MPEG4 is selected.
  • Fig. 7 (e) shows the normal VLC data in H.263! 6 is a timing chart when a data signal is selected.
  • the control circuit 145 outputs a third selection signal 148 that selects the VLC data signal 134 that is a normal VLC, and the third selection circuit 149 is controlled by the third selection signal 148 to Selects VLC generation signal 177, which is the VLC data signal.
  • Fig. 7 (f) shows the FLC data signal in H.263! 13 is a timing chart when “-” is selected.
  • FIG. 8 shows a diagram summarizing the processing contents of the timing chart described above.
  • FIG. 8 is a diagram summarizing the processing contents for each cycle according to the third embodiment of the present invention. :::
  • the first cycle (1 T) is a normal VLC! Performs a process of drawing a table using Last, Run, and Level 1 (NORMAL VLC). Also, in the simultaneous cycle, the maximum L eV e 1 value LMAX corresponding to Last and Run is subtracted from the Leve 1 value to obtain NewLeve 1 (LMAX), and Rn The value obtained by adding 1 to RMAX, which is the maximum value of R un corresponding to Last and Level 1, is subtracted from the value to obtain NewRun (RMAX).
  • RMAX NewLeve 1
  • RMAX NewRun
  • the third cycle (3T) it is determined whether the VLC result corresponding to the combination of Last, Run, and New Level exists in the control circuit 145 (LMAX VLC determination), and the LMAX VLC result If exists, output the result (VLC result), and perform VLC corresponding to the set of Last, NewRun, and Level in the same cycle (RMAX VLC).
  • FIG. 9 shows a diagram summarizing the processing contents of each cycle when the work of FIG. 8 is performed in four cycles.
  • Fig. 9 The difference between Fig. 9 and Fig. 8 is that when the processing in the fourth cycle (4T) starts, the RMAX VLC is determined, and if the result of the RMAX VLC exists in the control circuit 145, the result is determined. If the result of RMAX VLC does not exist in the control circuit 145, the FLC data is output in the same cycle and the processing ends.
  • the normal VLC is performed and the LMAX VLC and the RMAX VLC are simultaneously generated. If it is determined that the VLC data signal is correct, the determination of] kAX VLC and RMAX VLC is not performed, so that the New Ve1 signal and NewR It is possible to calculate the un signal.
  • the number of processing cycles can be reduced to 4 or 5 cycles, whereas the conventional VLC processing required 6 cycles.
  • processing has conventionally been performed using three VLC tables, but since VLC can be performed with one V'LC table, the circuit area can be reduced.
  • the preset priority is generated using normal VLC data, VLC data generated using the New Level 1 signal, and NewRuN signal.
  • the signals are selected in the order of VLC data and FLC data, but the order is not limited to this : ⁇ 'Priority is assigned to VLC data generated using normal VLC data and NewRu ⁇ signal. VLC data and FLC data generated using the New Level 1 signal. Furthermore, by giving priority to normal VLC data and FLC data, VLC conversion can be performed without selecting VLC data generated using the New Level 1 signal or VLC data generated using the New Run signal. It is also possible to do.
  • such priorities can correspond to H.263 VLC processing, and VLC data generated by using the NewLeVe1 signal arbitrarily based on the image data. It is possible to change the priority of VLC data generated using signals. As a result, it is possible to obtain a variable-length coding device with a reduced number of cycles in the escape mode.
  • the priority can be set arbitrarily by controlling the counter and counting the VLC code to an incorrect number of times.
  • the counter converts the VLC data in the order of normal VLC data, VLC data generated using the NewLeVe1 signal, VLC data generated using the NewRun signal, and FLC data.
  • the counter may be controlled to set the order of normal VLC data, VLC data generated using NewRun signal, VLC data generated using NewLevel 1 signal, and FLC data . Even if you change the order in this order The same effect can be obtained.
  • by setting the priority in the order of VLC data and FLC data as usual, it is possible to perform processing corresponding to H.263.
  • variable-length coding device performs VLC using one VLC table, and prevents access to extra processing.
  • FIG. 10 is a block diagram for explaining a configuration of a variable length coding device according to Embodiment 4 of the present invention.
  • 150 denotes a third selection circuit for selecting one of the L evel absolute value signal 104 and the New L evel signal 140.
  • the output signal of the selector circuit 1503, the output signal of the selector 150, the reference signal 152 is the fourth selector circuit for selecting one of the run signal 102 and the new signal 137, and the reference signal 153 is the output signal of the selector circuit 153.
  • the control circuit 154 controls the third selection circuit 150 by the third selection signal 157, and controls the fourth selection circuit 152 by the fourth selection signal 158. Then, the third selection circuit 150 is controlled by the third selection signal 157, selects the L evel absolute value signal 104, and outputs it to the VLC table 131 as the output signal 151 of the third selection circuit. Further, the fourth selection circuit 152 is controlled by the fourth selection signal 158 to select the Run signal 102 and output the same to the VLC table 131 as the output signal 153 of the fourth selection circuit.
  • the VLC table 131 includes a Last signal 101, a Sign signal 103, an output signal 151 of the third selection circuit as a Level absolute value signal 104, and a fourth selection circuit as a Run signal 102. Output signal
  • the first register 133 holds the VLC table output signal 132 and outputs a VLC signal 134, which is a normal VLC, to the control circuit 154 and the VLC generation circuit 172.
  • the control circuit 154 receives the VLC data signal 134, which is normal VLC data, and determines whether or not it is correct as a VLC table. If the result of the determination is that the VLC data signal 134 is correct as VLC, the control circuit 154 outputs the fifth selection signal 165 for selecting the VLC data signal 134 to the VLC generation circuit 172 and the fifth selection circuit.
  • the VLC data signal 134 becomes the normal VLC data
  • the VLC generation signal 177 becomes the fifth selection circuit 1
  • the fifth selection circuit 1 66 is controlled by the fifth selection signal 165 to
  • the LC generation signal 1 77 is selected and output as the data signal 130.
  • control circuit 154 controls the second selection circuit 162 by the second selection signal 156.
  • the second selection circuit 162 is controlled by a second selection signal
  • An un signal 102 and a last signal 101 are selected and input, and output to the LMAX table 117 as a third output signal 163 and a fourth output signal 164, respectively.
  • the LMAX table 117 receives the third output signal 163 and the fourth output signal 164, generates an LMAX data signal 118, and outputs it to the second subtraction circuit 119.
  • the second subtraction circuit 119 receives the LMAX data signal 1 1'8 and the Level 1 absolute value signal 104, subtracts the LMAX data signal 118 from the Level absolute value signal 104, and outputs the result to the second The signal is output to the third register 139 as the output signal 13'8 of the subtraction circuit.
  • the third register 1 39 holds the output signal 1 38 of the second subtraction circuit and outputs it as the NewL e V e 1 signal 140 to the third selection circuit 150.
  • the control circuit 1 54 performs the third selection.
  • the third selection circuit 150 is controlled by the signal 157, and the fourth selection circuit 152 is controlled by the fourth selection signal 158.
  • the third selection circuit 150 is controlled by the third selection signal 157 to select the NewLeVe1 signal 140 and outputs it to the VLC table 131 as the output signal 151 of the third selection circuit.
  • the fourth selection circuit 152 is controlled by the fourth selection signal 158 to select the Run signal 102 and outputs it to the output signal 153 of the fourth selection circuit and the VLC table 13 1.
  • the VLC table 131 has a Last signal 01, a Sign signal 103, an output signal 15 1 of the third ⁇ ⁇ circuit as a New Level 1 signal 140,! ! ! !
  • the output signal 153 of the fourth selection circuit as the signal # 02 is input, and LMAX VLC is performed to generate a VLC table output signal 132, which is output to the first register 133.
  • the first register 133 holds a VLC table output signal 132 which is LMAX VLC.
  • the control circuit 154 receives the VLC data signal 134, which is LMAX data, and determines whether or not it is correct as VLC. As a result of the determination, if the $ 0 data signal 134 is correct as VLC, the control circuit 154 outputs the fifth selection signal 165 for selecting the data signal 134 to the VLC generation circuit 172 and the first selection circuit 166. Output to The signal generation circuit 172 adds the ESC code and the code indicating the VLC in LMAX, performs code conversion, and outputs the result to the fifth selection circuit 166 as a VLC generation signal 177. The fifth selection circuit 166 is controlled by the fifth selection signal Select C generation signal 1 ⁇ 7 and output as data signal 130.
  • control circuit 154 controls the first selection circuit 159 by the first selection signal 155.
  • the first selection circuit 159 is controlled by the first selection signal 155 to selectively input the L evel absolute value signal 104 and the Last signal 101, and to input the first output signal 160 and the second output signal 160, respectively.
  • the RMAX table 107 receives the first output signal 160 and the second output signal 161, generates an RMAX data signal 108, and outputs it to a first subtraction circuit 109.
  • the first subtraction circuit 109 receives the RMAX data signal 108 and the Run signal 102, subtracts the value obtained by adding the RMAX data signal 108 and 1 from the value of the Run signal 102, and outputs the result as the first signal. And outputs it to the second register 136 as the output signal 135 of the subtraction circuit.
  • the second register 136 holds the output signal 135 of the first subtraction circuit and outputs it as a NewRun signal 137 to the fourth selection circuit 152.
  • the control circuit 154 controls the third selection circuit 150 according to the third selection signal 157, and controls the fourth selection circuit 15 according to the fourth selection signal 158.
  • the third selection circuit 150 is controlled by the third selection signal 157 to select the Level absolute value signal 104, and outputs it to the VLC table 131 as an output signal 151 of the third selection circuit.
  • the fourth selection circuit 152 is controlled by the fourth selection signal 158 to select the New 1 1111 signal 137 and outputs it to the VLC table 131 as the output signal 153 of the fourth selection circuit.
  • the VLC table 1 31 has a Last signal 102, a Sign signal 103, an output signal 151 of the S-th selection circuit as the L evel absolute value signal 104, and an output of the fourth selection circuit as a NewRun signal 37.
  • the signal 153 is input, RMAX VLC is performed, a VLC table tfci force signal 132 is generated, and output to the first register 133.
  • the first register 13: ' 3 holds the VLC table output signal 132 which is RMAX VLC. '
  • the control circuit 154 receives the VLC data signal 134, which is the RMAX VLC, and determines whether or not it is correct as VLC. As a result of the determination, if the VLC data signal 1 3 4 is correct as VLC, the control circuit 154 outputs the fifth selection signal 1 65 for selecting the VLC data signal 134 to the VLC generation circuit 1 72 and the fifth selection circuit 1 66 and Output to The VLC generation circuit 172 adds the ESC code and a code indicating the VLC in RMAX to perform encoding, and outputs the result to the fifth selection circuit 166 as a VLC generation signal 177. The fifth selection circuit 166 is controlled by the fifth selection signal 165, selects the VLC generation signal 177, and outputs it as the data signal 130.
  • the fifth selection circuit 166 selects the FLG data signal 106 and outputs it as the data signal 130 .
  • FIG. 11 is a diagram summarizing the processing contents for each cycle according to the fourth embodiment of the present invention, and is described.
  • a process of drawing a table is performed by using a normal VLC, such as Last, Run, and Leve1 (NORMAL VLC). Also, in the simultaneous cycle, subtract LMAX, which is the maximum value of L eV e1 corresponding to L ast and un, from the value of L e V e 1 to obtain New Le V e V (LMAX)
  • the third cycle (3T) it is determined whether or not the VLC result corresponding to the set of Last, Run, and New Level 1 exists in the control circuit 154 (LMAX VLC determination). If the result exists, output the result (VLC result). Also, perform VLC corresponding to the combination of Last, NewRu'n, and Level in the same cycle (RMAX VLC)
  • the fourth cycle (4T) it is determined whether or not the VLC result corresponding to the set of Last, New Run, and Level exists in the control circuit 154 (RMAX V LC judgment), if the result of RMAX VLC exists, output the result (VLC result). On the other hand, if it is determined that none of the above-described VLC results exist in the control circuit 154, Last, Run, and Level 1 are processed by the FLC, and the results are output (FLC result).
  • the NewRun 1 signal is calculated at the same time when the normal VLC is performed, and NewRun is performed in the second cycle in which the first escape mode is executed. Since the signal is calculated, the RMAX table is not always accessed in the first cycle, and power consumption can be reduced.
  • the conventional VLC processing requires six cycles! F
  • the number of processing cycles can be reduced to four. Further, conventionally, processing was performed using three VLC tables, but since VLC can be performed with one VLC table, the circuit area can be reduced.
  • the preset priority is generated using normal VLC data, VLC data generated using the NewLeve 1 signal, and NewRun signal.
  • the signals are selected in the order of VLC data and FLC data, but the order is not limited to this order, and the priority is set to normal VLC data, VLC data generated using the NewRun signal, NewL VLC data and FLC data generated using the eve 1 signal may be combined.
  • VLC data generated using the New Level 1 signal and VLC data generated using the New Run signal can be selected without having to select VLC data. It is also possible to carry out the conversion.
  • priorities can correspond to the processing of H.263 VLC, and VLC data generated by using the NewLeVe1 signal arbitrarily based on the image data, It is possible to change the priority of VLC data generated by using. As a result, it is possible to obtain a variable length coding device in which the number of cycles in the escape mode is reduced.
  • variable length encoding method and the variable length encoding device provide Since the number of cycles can be reduced and the variable length coding process can be performed efficiently, it is particularly suitable for compression processing of moving images conforming to standards such as MPEG4 and H.263.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

明 細 書 可変長符号化方法および可変長符号化装置 技術分野
本発明は、 可変長符号化方法および可変長符号化装置に関し、 特に画像符号化 方式の規格である MP EG 4および H. 263における可変長符号化を実現する 可変長符号化方法および可変長符号化装置に関するものである。 背景技術
動画像データに対し帯域圧縮技術を用いて符号化および複号化を行う方式と して、 I SOで規格化された MP EG (Mo V i n g P i c t u r e Co d i n g E e r t s G r o u p ) 方式や I TU— Tで勧告された H. 263 方式などがある。 これらの方式は、 画面内の相関を利用して、 画面內を複数画素 力、ら構成されるプロックに分割し、 このブロック内のデータを直交変換方式の 1 つである DCT (D i s c r e t e Co s i n e Tr a n s f o rm, 離散 コサイン変換） を行い、 量子化、 VLC (Va r i a b l e L e n g t h C o d e, 可変長符号） の各処理を施して画像データの圧縮を実現することを基本 としている。
この VLCは、 DCTを行った結果得られた DCT係数に対し、 先行するゼロ の係数の個数である Ru nと、 非ゼロの係数の値である L'e v e 1とその非ゼロ の係数が最後であるかどうかを示す L a s tを、 （L a s 't、 Ru n、 L e V e 1 ) の組として、 これに一意的な符号を割り当てて符号化をネ亍ぅものである。
MPEG4においては、 一意的な符号を割り当てる V L Cテーブルが定義され ているが、 この VLCテーブル上に VLCが定義されていない場合に対応させる ために、 3つのエスケープモードを適用している。第 1のエスケープモードは、 （ La s t, R n, Le v e l) の組に対し、 Le v e lの絶対値から、 VL C テーブルにおいて L a s t、 Ru nに対応する最大の L e v e 1の値である LM AXを減算した後に、 その結果に対し再度 VLCテーブルにより VLCを行うモ ードである。 第 2のエスケープモードは、 （L a s t、 Rian、 L e V e 1 ) の組 に対し、 Runの値から、 VLCテーブルにおいて L a Λ、 L e v e 1に対応 する最大の Ru nの値である RMAXに 1を加算した値を減算し、 その結果に対 し再度 VLCテーブルにより VLCを行うモードである。 第 3のエスケープモー ドは、 上記の組に対し、 これを FLC (F i X e d Le n g t h C o d e, 固定長符号） に変換するモードである。
また、 H. 263方式などは MP EG 4と同様に一意的½符号を割り当てる V LCテーブルが定義されているが、 エスケープモードは F LCに変換するモード のみである。
以下、 第 12図を用いて従来の MPEG4における VL.Cの処理チャートを説 明する。 '： ''
まず、 一次元配列に並び替えた DC T係数から、 先行 るゼロの係数である R tinと、 非ゼロの係数値である L e V e 1と、 その非ゼロの係数が最後であるか どうかを示す L a s tを、 （La s t、 Run、 ： L e v e l) の糸且として、 これに 一意的な符号を割り当てる VLC化を行い、 VLCの割り当てが出来ない場合に は、 3つのエスケープモードを適用する可変長符号化方法について説明する。 第 12図は、 従来の可変長符号化方法を説明するためのチャート図である。 第 12図において、 〇 （白丸） はデータが確定しているととを意味し、 〇 1か ら O 9はそれぞれの係数の処理工程を示す。 また、 符号ィ匕 Bは第 1のエスケープ モード、 符号化 Cは第 2のエスケープモード、 符号化 Di 第 3のエスケープモー ドに対応している。 ' ,
以下、 各係数の処理工程について説明する。 '
符号化 Aにおいて、 O lは La s t、 Run、 L e v e 1によって活性化 （ すなわち、入出力時点でデータがそろっていること）する処理であり、 （La s t Run, Le v e l) の組に対応する V L Cテーブルが存在する場合には、 C o d e 1を〇 9に出力して処理は完了する。一方、 （L a s t、 Run、 L e v e 1) の組に対応する VLCテーブルが存在しない場合には > "存在しない"という ことを示す符号を符号化 Bに出力する。
符号化 Bにおいて、 O 2は O 1の処理で対応する VL0 ーブルが存在しない 場合に、 L a s tと Ru nによって活性ィ匕する処理であり、 （L a s t、 R u n) の組に対応する最大の L e V e 1の値である LMAXを O 3に出力する。
〇3は、 LMAXによって活性ィ匕する処理であり、 L e v e lの値から LMA Xを減算する処理を行い、 得られた N e wL e v e 1の値を O 4に出力する。
04は、 L a s t、 R u n、 N e wL e V e 1によって活性化する処理であ り、 （L a s t、 Ru n, N e wL e v e 1 ) の組に対応する V L Cテーブルが存 在する場合には、 C o d e 2を〇 9に出力して処理は完 TT "る。 一方、 （L a s t 、 R n, N e wL e v e 1 ) の組に対応する V L Cテーブルが存在しない場合 には、 "存在しない"ということを示す符号を符号ィヒ Cに出力する。
符号化 Cにおいて、 O 5は O 4の処理で対応する VL Cテーブルが存在しない 場合に、 L a s tと L e v e lによって活性ィ匕する処理であり、 （L a s t、 L e v e 1 ) の組に対応する最大の Ru nの値である RMAXを O 6に出力する。
〇6は、 RMAXによって活性ィ匕する処理であり、 Ru nの値から、 RMAX と 1の合計を減算する処理を行い、 得られた N e wRu nの値を 07に出力する 。
07は、 L a s t、 N e wRu n、 L e v e 1によって活性化する処理であ り、 （L a s t、 N e wRu n、 L e v e l ) の組に対応する V L Cテーブルが存 在する場合には、 C o d e 3を O 9に出力して処理は完了する。一方、 （L a s t 、 N e wRu n、 L e v e 1 ) の組に対応する V L Cテーブルが存在しない場合 には、 "存在しない"ということを示す符号を符号化 Dに出力する。
符号ィ匕 Dにおいて、 O 8は O 7の処理で対応する V L Cテーブルが存在しない 場合に、 L a s t、 Ru n, L e v e lを F L Cによって変換する処理であり、 F LCの C o d e 4を 09に出力する。
09は、 C o d e l〜C o d e 4の符号の中から、 有効 符号を活性化し、 そ の符号を出力する。
第 1 3図は従来の可変長符号化方法のサイクル毎の処理！^容をまとめた図であ る。 '：
以下、 各サイクル毎の動作について説明する。 なお、 ッコ内は図中の処理内 容を示す。 まず、 1サイクル目 （I T) は、 通常の VLCである、: L a s t、 Run, L e v e 1によって活性化する処理を行い（NORMAL VLC),その通常の V LCの結果がテーブルに存在するか否かの判定を行う （NORMAL VLC判 定)。
2サイクル目 （2 T) は、 1 Tの処理で通常の VLCの結果がテーブルに存在 するならば、 その結果を出力する （VLC結果)。 一方、通常の VLCの結果がテ 一ブルに存在しないならば、 L e v e lの値から、 L a s t、 Ru nに対応する 最大の L e v e 1の値である LMAXを減算して N e wL e v e 1の値を得る （ LMAX)0 ,.'
3サイクル目 （3Τ) は、 LMAXによって活性化すさ処理であり、 L a s t , Run, N e wL e v e 1の組に対応する VLCを行う (LMAX VLC) 。 そして、 L a s t、 Run、 N e wL e v e 1の組に対応する VLCの結果が テーブルに存在するか否かの判定を行う （LMAX VLC判定）。
4サイクル目 （4T) は、 3 Tの処理で LMAX VLCの結果がテーブルに 存在するならば、 その結果を出力する （VLC結果)。 一方、 LMAX VLCの 結果がテーブルに存在しないならば、 Runの値から、 L a s t、 L e v e lに 対応する最大の Ru nの値である RMAXに 1を加算した値を減算して N e wR unの値を得る （RMAX)。 '
5サイクル目 （5T) は、 RMAXによって活性化する処理であり、 L a s t 、 NewRun、 L e v e 1の組に対応する V L Cを行う (RMAX VLC) 。 そして、 L a s t、 NewRun、 L e v e lの組に 応する V L Cの結果が テーブルに存在するか否かの判定を行う （RMAX VLC判定）。
6サイクル目 （6T) は、 5 Tの処理で RMAX VLCの結果がテーブルに 存在するならば、 その結果を出力する （VLC結果)。 一方、 RMAX VLCの 結果がテーブルに存在しないならば、 L a s t、 Run, L e v e lを FLCに よって処理を行い、 その結果を出力する （FLC結果)。
しかしながら、 上記従来の MP EG4における VLCの処理チャートでは、 そ れぞれのテーブルを引く処理を 1サイクルとすると、 F L Cの結果を出力するま でに 6サイクル （6T) の処理が必要である。 これは 1プロック中に 1つの FL π' Cが存在した場合に、 1マクロブロックでは F L Cが 6つ存在することになり、 VLCの処理は FLC 1つに対し、 最大で 36サイクル必要となる。 つまり、 ブ ロック数が増加するに伴つてサイクル数が増加し、 処理速度が遅くなるという問 題があった。
本発明は、 力かる問題点を解決するためになされたものであり、 演算サイクル 数を少なくし、 効率よく V L Cの処理を行うことのできる ^変長符号化方法およ び可変長符号化装置を提供することを目的とする。 発明の開示 .
本発明 （請求の範囲第 1項） に係る可変長符号化方法は、 一次元配列に並び替 えた離散コサイン変換係数から、 先行するゼロの係数である Ru nと、 非ゼロの 係数値である L e V e 1と、 該非ゼロの係数が最後であるかどうかを示す L a s tを、 （L a s t、 Run、 L e v e l) の組として、 これに一意的な符号を割り 当てる VLC化を行い、 VLCの割り当てが出来ない場合には、 3つのエスケー プモードを適用し、符号化を行う可変長符号化方法において、 （L a s t、 R u n 、 L e v e l) の組に対応する符号割り当てを行うステップ （a) と、 第 1のェ スケープモードとして、 L e v e lから、 （L a s t、 R u n) に対応する最大の L e v e lである LMAXを減算し、該得られた補正 L e v e 1を含む、 （L a s t、 Run, 補正 L e v e 1) の組に対して、 符号割り当てを行うステップ （b ) と、 第 2のエスケープモードとして、 Ru nから、 （L a 's ΐ、 L e V e 1 ) に 対応する最大の Ru nである RMAXに 1を加算した値を減算し、 該得られた補 正 Runを含む、 （L a s t、捕正 Run、 L e v e 1 ) の組に対して、 符号割り 当てを行うステップ （c) と、 第 3のエスケープモードとして、 FLCの割り当 てを行うステップ （d) との処理を並列に行い、 上記ステップ （a) 〜 （d) で 割り当てた符号を、 （a)， (b), (c), (d)の優先順位で選択し、符号として出 力するステップ （e) とを含むものである。
このような構成の可変長符号化方法では、 少ない演算サイクルで VL Cの処理 を行うことができる。 ' '
この発明 （請求の範囲第 2項） は、 請求の範囲第 1項 载の可変長符号化方法 において、 上記可変長符号の割り当て方法は、 上記ステ、:.プ (e) における符号 化されたデータを選択する優先順位として、 （a)， (b)^,(c), (d)、 (a), ( c)， (b), (d)、及ぴ（a), (d) の 3つのパターンのうちのいずれか 1つのパ ターンを選択するものである。
このような構成の可変長符号化方法では、優先順位は任意に設定することが可 能であり、 また、 ステップ （d) は FLCによって常に一意的な符号が割り当て られるため， 優先順位をステップ （a)、 ステップ （d) ( テツプ （b)、 （c) は順不同） とすることで、 ステップ （b)、 ステップ （c) を強制的に選択不可と することができ、 ステップ （a) とステップ （d) で可変長符号化を行う画像圧 縮方式である H. 263に適応することが可能となる。 ：.， ，
この発明 （請求の範囲第 3項） に係る可変長符号化装置は、 L e v e 1信号の 絶対値である L e V e 1絶対値信号おょぴ L a s t信号^久カする RMAXテー プノレと、 Run信号および上記 La s t信号を入力する LMAXテーブルと、 上 記 L e V e 1絶対値信号、 上記 L e v e 1信号の正負を示す信号、 上記 R u n信 号、 および上記 La s t信号を入力する第 1の VLCテーブルと、 上記 Run信 号から、 上記 RMAXテーブルの出力信号と 1の合計を減算する第 1の減算回路 と、 該第 1の減算回路の出力信号を保持する第 2のレジスタと、 該第 2のレジス タの出力信号、 上記 L e V e 1絶対値信号、 上記 L e v e l信号の正負を示す信 号および上記 L a s t信号を入力する第 2の VLCテーブルと、 上記し e v e 1 絶対値信号から上記 L M A Xテーブルの出力信号を減算する第 2の減算回路と、 該第 2の減算回路の出力信号を保持する第 3のレジスタと ^ 該第 3のレジスタの 出力信号、 上記 L e v e 1信号の正負を示す信号、 上記 R u n信号および上記 L a s t信号を入力する第 3の VLCテーブルと、 上記第 1の VLCテーブルの出 力信号を保持する第 1のレジスタと、 上記第 2の V L Cテープレの出力信号を保 持する第 4のレジスタと、 上記第 3の VLCテーブルの出力信号を保持する第 5 のレジスタと、 上記第 4のレジスタの出力信号を入力する RMAX VLC生成 回路と、 上記第 5のレジスタの出力信号を入力する LMAX VLC生成回路と 、 上記 L e v e 1信号、 上記 Run信号、 および上記 L a s t信号を入力する F LC生成回路と、 上記第 1のレジスタの出力信号、 上記第 4のレジスタの出力信
Ji ■
'■' '' 号、 上記第 5のレジスタの出力信号を入力する制御回路と、 上記第 1のレジスタ の出力信号、 上記 RMAX VLC生成回路の出力信号、 上記 LMAX VLC 生成回路の出力信号、 および上記 F L C生成回路の出力信号を入力する選択回路 とを備え、 上記制御回路は、 上記第 1のレジスタの出力信号と、 上記第 4のレジ スタの出力信号と、 上記第 5のレジスタの出力信号とが VLCとして正しいかど うかを判定し、 判定した結果を示す選択信号を上記選択囱路に出力し、 上記選択 回路は、上記選択信号により、上記第 1のレジスタの出力信号、上記 RMAX V LC生成回路の出力信号、 上記 LMAX VLC生成回路の出力信号、 上記 F L C生成回路の出力信号から、 いずれか一つの出力信号を選択し、 符号として出力 するものである。
このような構成の可変長符号化装置では、すべての処理を 2サイクルで実行す ることが可能であり、 処理サイクル数の削減を図ることができる。
この発明 （請求の範囲第 4項） は、 請求の範囲第 3項記載の可変長符号化装置 において、 上記制御回路は、 上記第 1のレジスタの出力信号と、 上記第 4のレジ スタの出力信号と、 上記第 5のレジスタの出力信号とが VLCとして正しいかど うかを判定し、 判定した結果を予め設定した優先順位に て、 上記選択回路に 出力するものである。 ';
このような構成の可変長符号化装置では、 優先順位は任 ¾に設定することが可 能である。 また、 この優先順位を第 1のレジスタの出力信号、 FLC生成回路の 出力信号 （残り 2つは順不同） を選択するようにすることで、 Η. 263の画像 圧縮方式に適応することが可能となる。
この発明 （請求の範囲第 5項） に係る可変長符号化装置は、 L e v e 1信号の 絶対値である L e V e 1絶対値信号、 および L a s t信号'を入力する RMAXテ 一プルと、 Run信号、 および上記 La s t信号を入力す LMAXテーブルと 、 上記 Run信号から、 上記 RMAXテーブルの出力信号 1の合計を減算する 第 1の減算回路と、 上記 L e V e 1絶対値信号から上記 MAXテーブルの出力 信号を減算する第 2の減算回路と、 上記第 1の減算回路^出力信号を保持する第 2のレジスタと、 上記第 2の減算回路の出力信号を保持する第 3のレジスタと、 該第 3のレジスタの出力信号、 および上記 L e v e 1絶対値信号のいずれかを選 択する第 1の選択回路と、 上記第 2のレジスタの出力信号、 および上記 Ru n信 号のいずれかを選択する第 2の選択回路と、 上記第 1の選択回路の出力信号、 上 記第 2の選択回路の出力信号、 上記 L e v e 1信号の正負を示す信号、 および上 記 L a s t信号を入力する VLCテーブルと、 該 VLCテーブルの出力信号を保 持する第 1のレジスタと、 上記 L e v e 1信号、 上記 Ru ii信号、 および上記 L a s t信号を入力する FLC生成回路と、 上記第 1のレ タの出力信号を入力 する制御回路と、 上記第 1のレジスタの出力信号、 および; h記制御回路の出力信 号を入力する VLC生成回路と、 該 VLC生成回路の出力情号、 および上記 F L C生成回路の出力信号を入力する第 3の選択回路とを備え、 第 1周期で、 上記第 1の選択回路は上記制御回路から出力される第 1の選択信号を入力し、 上記 L e V e 1絶対値信号を選択して上記 VLCテーブルに出力し、 上記第 2の選択回路 は上記制御回路から出力される第 2の選択信号を入力し、 上記 Ru n信号を選択 して上記 VLCテーブルに出力し、 上記 VLCテーブルは VLCを実行し、 その 出力信号を上記第 1のレジスタに出力し、 第 2周期で、 上記制御回路は上記第 1 のレジスタの出力信号が通常の VLCとして正しいかどう- を判定し、 上記第 1 のレジスタの出力信号が通常の V L Cとして正しいと判^したならば、 その判定 の結果を示す第 3の選択信号を上記 V L C生成回路および止記第 3の選択回路に 出力し、 上記 V L C生成回路は上記第 1のレジスタの出力信号を通常の V L C符 号として出力し、 上記第 3の選択回路は上記第 3の選択信号により、 上記 VLC 生成回路の出力信号を選択して出力し、 第 1周期で、 上記 LMAXテーブルは、 上記 L a s t信号と上記 Ru n信号とを入力し、 LMAXデータ信号を生成して 上記第 2の減算回路に出力し、 該第 2の減算回路は上記 LMAXデータ信号と上 記 L e V e 1絶対値信号とを入力し、 該 L e v e 1絶対値 ί言号から上記 LMAX データ信号を減算し、 その結果を第 3のレジスタに出力じ;： 第 2周期で、 上記第 1の選択回路は上記制御回路から出力される第 1の選択 号を入力し、 上記第 3 のレジスタの出力信号を選択して上記 V L Cテーブルに出力し、 上記第 2の選択 回路は上記制御回路から出力される第 2の選択信号を入 し、 上記 Ru n信号を 選択して上記 V L Cテーブルに出力し、 上記 V L Cテーブルは V L Cを実行し、 その出力信号を上記第 1のレジスタに出力し、 第 3周期で、 上記制御回路は上記 第 2周期で行われた通常の VLCの判定が正しくなければミ' 上記第 1のレジスタ の出力信号が LMAX VLCとして正しいかどうかを判定し、 上記第 1のレジ スタの出力信号が LMAX VLCとして正しいと判定 tiたならば、 その判定の 結果を示す第 3の選択信号を上記 V L C生成回路および _ 己第 3の選択回路に出 力し、 上記 VLC生成回路は上記第 1のレジスタの出力信号を LMAX VLC 符号として出力し、 上記第 3の選択回路は上記第 3の選択信号により、 上記 VL C生成回路の出力信号を選択して出力し、 第 1周期で、 上記 RMAXテーブルは 上記 L a s t信号と上記 L e V e 1絶対値信号とを入力し、 RMAXデータ信号 を生成して上記第 1の減算回路に出力し、 該第 1の減算回路は上記 RMAXデー タ信号と上記 Ru n信号とを入力し、 該 Run信号から、 止記 RMAXデータ信 号と 1を加算した値を減算し、 その結果を上記第 2のレジ タに出力し、 第 3周 期で、 上記第 1の選択回路は上記制御回路から出力される'第 1の選択信号を入力 し、 上記 L e v e 1絶対値信号を選択して上記 VLCテ ブルに出力し、 上記第 2の選択回路は上記制御回路から出力される第 2の選択 を入力し、 上記第 2 のレジスタの出力信号を選択して上記 VLCテーブルに出力し、 上記 VLCテ一 ブ^ ま VLCを実行し、 その出力信号を上記第 1のレジスタに出力し、 第 4周期 で、 上記制御回路は上記第 3周期で行われた LMAX VLCの判定が正しくな ければ、 上記第 1のレジスタの出力信号が RMAX VLCとして正しいかどう かを判定し、 上記第 1のレジスタの出力信号が RMAX VLCとして正しいと 判定したならば、 第 3の選択信号を上記 VLC生成回路および上記第 3の選択回 路に出力し、 上記 VLC生成回路は上記第 1のレジスダの出力信号を RMAX
VLC符号として出力し、 上記第 3の選択回路は上記第 の選択信号により、 上 記 V L C生成回路の出力信号を選択して出力し、 上記制 fl回路に入力される上記 第 1のレジスタの出力信号が、 いずれも VLCとして正じくないと判定したなら ば、 第 5周期で、 上記第 3の選択回路は上記 FLC生成回路の出力信号を選択し て出力するものである。
このような構成の可変長符号化装置では、 通常の V L Cを行うのと同時に N e wL e v e l信号、 N e w R u n信号を算出することが可能である。 また、 従来 V L Cの処理に 6サイクルを要していたが、 処理サイクル数を 5サイクルに削減 することができる。 さらに、 従来は 3つの VLCテーブルを用いて処理を行って いたが、 1つの VLCテーブルで VLCを行うことが可能なため、 回路面積の削 減を図ることができる。
この発明 （請求の範囲第 6項） に係る可変長符号化装 gは、 L e v e 1信号の 絶対値である L e V e 1絶対値信号および L a s t信号を入力する RMAXテー ブノレと、 Run信号および上記 La s t信号を入力する MAXテーブルと、 上 記 Run信号から、 上記 RMAXテーブルの出力信号と 1の合計を減算する第 1 の減算回路と、 上記 L e V e 1絶対値信号から上記 L MAXテーブルの出力信号 を減算する第 2の減算回路と、 上記第 1の減算回路の出力信号を保持する第 2の レジスタと、 上記第 2の減算回路の出力信号を保持する第 3のレジスタと、 該第 3のレジスタの出力信号、 および上記 L e V e 1絶対値信号のいずれかを選択す る第 1の選択回路と、 上記第 2のレジスタの出力信号、 よび上記 Run信号の いずれかを選択する第 2の選択回路と、 上記第 1の選択回路の出力信号、 上記第 2の選択回路の出力信号、 上記 L e v e 1信号の正負を示す信号、 および上記 L a s t信号を入力する VLCテーブルと、 該 VLCテ一 ^レの出力信号を保持す る第 1のレジスタと、 上記 Le v e l信号、 上記 Run ½\ および上記 L a s t信号を入力する F L C生成回路と、 上記第 1のレジスタの出力信号を入力する 制御回路と、 上記第 1のレジスタの出力信号、 および上記制御回路の出力信号を, 入力する VLC生成回路と、 該 VLC生成回路の出力信号、 および上記 FLC生 成回路の出力信号を入力する第 3の選択回路とを備え、 第 1周期で、 上記第 1の 選択回路は上記制御回路から出力される第 1の選択信号を入力し、 上記 L e v e 1絶対値信号を選択して上記 V L Cテーブルに出力し、 上記第 2の選択回路は上 記制御回路から出力される第 2の選択信号を入力し、 上 u n信号を選択して 上記 VLCテーブルに出力し、 上記 VLCテーブルは V ECを実行し、 その出力 信号を上記第 1のレジスタに出力し、 第 2周期で、 上記制御回路は上記第 1のレ ジスタの出力信号が通常の VLCとして正しいかどうかを判定し、 上記第 1のレ ジスタの出力信号が通常の VLCとして正しいと判定したならば、 その判定の結 果を示す第 3の選択信号を上記 V L C生成回路および上記第 3の選択回路に出力 し、 上記 VLC生成回路は上記第 1のレジスタの出力信号を通常の VLC符号と して出力し、 上記第 3の選択回路は上記第 3の選択信号により、 上記 VLC生成 回路の出力信号を選択して出力し、 第 1周期で、 上記 LMAXテーブルは、 上記 L a s t信号と上記 Ru n信号とを入力し、 LMAXデータ信号を生成して上記 第 2の減算回路に出力し、 該第 2の減算回路は上記 LMAXデータ信号と上記 L e V e 1絶対値信号とを入力し、 該 L e v e 1絶対値信号から上記 LMAXデー タ信号を減算し、 その結果を第 3のレジスタに出力し、 第 周期で、 上記第 1の 選択回路は上記制御回路から出力される第 1の選択信号 入力し、 上記第 3のレ ジスタの出力信号を選択して上記 V L Cテーブルに出力 ¾、 上記第 2の選択回路 は上記制御回路から出力される第 2の選択信号を入力し、'.止記 R u n信号を選択 して上記 VLCテーブルに出力し、 上記 VLCテーブルは VLCを実行し、 その 出力信号を上記第 1のレジスタに出力し、 第 3周期で、 上記制御回路は上記第 2 周期で行われた通常の VLCの判定が正しくなければ、 上記第 1のレジスタの出 力信号が LMAX VLCとして正しいかどうかを判定し、 上記第 1のレジスタ の出力信号が LMAX VLCとして正しいと判定したならば、 その判定の結果 を示す第 3の選択信号を上記 V L C生成回路および上記第 3の選択回路に出力し 、 上記 VLC生成回路は上記第 1のレジスタの出力信号を LMAX VLC符号 として出力し、 上記第 3の選択回路は上記第 3の選択信号により、 上記 VLC生 成回路の出力信号を選択して出力し、 第 1周期で、 上記 Ri¼AXテーブルは上記 La s t信号と上記 L e V e 1絶対値信号とを入力し、 RMAXデータ信号を生 成して上記第 1の減算回路に出力し、 該第 1の減算回路は上記 RMAXデータ信 号と上記 Ru n信号とを入力し、 該 Run信号から、 上己 RMAXデータ信号と 1を加算した値を減算し、 その結果を上記第 2のレジスタに出力し、 第 3周期で 、 上記第 1の選択回路は上記制御回路から出力される第 1の選択信号を入力し、 上記 e V e 1絶対値信号を選択して上記 VL Cテーブルに出力し、 上記第 2の 選択回路は上記制御回路から出力される第 2の選択信号を 力し、 上記第 2のレ ジスタの出力信号を選択して上記 VLCテーブルに出力 1^ 上記 VLCテーブル は VLCを実行し、 その出力信号を上記第 1のレジスタ fei力し、 第 4周期で、 上記制御回路は上記第 3周期で行われた LMAX VL め判定が正しくなけれ ば、 上記第 1のレジスタの出力信号が RMAX VLCとして正しいかどうかを 判定し、 上記第 1のレジスタの出力信号が RMAX VLCとして正しいと判定 したならば、 第 3の選択信号を上記 VL C生成回路およ！上記第 3の選択回路に 出力し、 上記 VLC生成回路は上記第 1のレジスタの出力信号を RMAX VL C符号として出力し、 上記第 3の選択回路は上記第 3の選択信号により、 上記 V LC生成回路の出力信号を選択して出力し、 上記制御回路に入力される上記第 1 のレジスタの出力信号が、 いずれも VLCとして正しくないと判定したならば、 第 4周期で、 上記第 3の選択回路は上記 F L C生成回路 出力信号を選択して出 力するものである。 ：
このような構成の可変長符号化装置では、 通常の V L C ;を行うのと同時に N e wL e V e 1信号、 N e wR u n信号を算出することが可能である。 また、 従来 VLCの処理に 6サイクルを要していたが、 処理サイクル数を 4サイクルに削減 することができる。 さらに、 従来は 3つの VLCテーブルを用いて処理を行って いたが、 1つの VLCテーブルで VLCを行うことが可能なため、 回路面積の削 減を図ることができる。
この発明 （請求の範囲第 7項） は、 請求の範囲第 5項ま^は請求の範囲第 6項 記載の可変長符号化装置において、 上記制御回路は、 上記第 1のレジスタの出力 信号が VLCとして正しいかどうかを判定し、 さらに正し/くない場合の周期の回 数を判断して VLCの制御を行い、 予め設定した優先順位に従って、 VLCの出 力順位を変更するものである。 "·
このような構成の可変長符号化装置では、 優先順位は任意に設定することが可 能であり、 また、 FLC生成回路は常に一意的な符号が割り当てられるため、 優 先順位として、 通常の VL Cを判定した後に、 判定の結果が正しくなければ F L C生成回路の出力信号を選択するようにすることで、 H. 263の画像圧縮方式 に適応することが可能となる。
この発明 （請求の範囲第 8項） に係る可変長符号化装置は、 L e v e 1信号の 絶対値である L e V e 1絶対値信号、 L a s t信号、 および固定値を入力し、 上 記 L e V e 1絶対値信号もしくは上記固定値のいずれかを選択して出力する第 1 の出力信号、 および上記 L a s t信号もしくは上記固定 いずれかを選択して 出力する第 2の出力信号を出力する第 1の選択回路と、 上記第 1の出力信号およ び上記第 2の出力信号を入力する RMAXテーブルと、 Run信号、 上記 L a s t信号、 および固定値を入力し、 上記 Run信号もしくは上記固定値のいずれか を選択して出力する第 3の出力信号、 および上記 L a s t信号もしくは上記固定 値のいずれかを選択して出力する第 4の出力信号を出力する第 2の選択回路と、 上記第 3の出力信号おょぴ上記第 4の出力信号を入力する LMAXテーブルと、 上記 Ru n信号から、 上記 RMAXテーブルの出力信号ど 1の合計を減算する第 1の減算回路と、 上記 L e V e 1絶対値信号から上記 LMAXテーブルの出力信 号を減算する第 2の減算回路と、 上記第 1の減算回路の 力信号を保持する第 2 のレジスタと、 上記第 2の減算回路の出力信号を保持する第 3のレジスタと、 該 第 3のレジスタの出力信号および上記 L e V e 1絶対値信号のいずれかを選択す る第 3の選択回路と、 上記第 2のレジスタの出力信号および上記 Ru n信号のい ずれかを選択する第 4の選択回路と、 上記第 3の選択回路の出力信号、 上記第 4 の選択回路の出力信号、 上記 L e V e 1信号の正負を示す信号、 および上記 L a s t信号を入力する VLCテーブルと、 該 V L Cテーブルの出力信号を保持する 第 1のレジスタと、 上記 L e v e 1信号、 上記 Run信号、 および上記 L a s t 信号を入力する F L C生成回路と、 上記第 1のレジスタの出力信号を入力する制 御回路と、 上記第 1のレジスタの出力信号、 および上記制御回路の出力信号を入 力する V L C生成回路と、 該 V L C生成回路の出力信号、;': 'および上記 F L C生成 回路の出力信号を入力する第 5の選択回路とを備え、 第¾ ^期で、 上記第 1の選 択回路は上記制御回路から出力される第 1の選択信号を入力して固定値を選択し 、 上記第 2の選択回路は上記制御回路から出力される第 2の選択信号を入力して 、 上記 Run信号および上記 L a s t信号を選択し、 上言己第 3の選択回路は上記 制御回路から出力される第 3の選択信号を入力し、 上記 L e v e 1絶対値信号を 選択して上記 VL Cテーブルに出力し、 上記第 4の選択回路は上記制御回路から 出力される第 4の選択信号を入力し、 上記 Ru n信号を選択して上記 VLCテー ブルに出力し、 上記 VLCテーブルは VLCを実行し、 ¾の出力信号を上記第 1 のレジスタに出力し、 第 2周期で、 上記制御回路は上記索 :1のレジスタの出力信 号が通常の VLCとして正しいかどうかを判定し、上記第 1のレジスタの出力信 号が通常の VLCとして正しいと判定したならば、 その判定の結果を示す第 5の , 14 ：.；：
選択信号を上記 VLC生成回路、 および上記第 5の選択阖路に出力し、 上記 VL C生成回路は、 上記第 1のレジスタの出力信号を通常の V'LC符号として出力し 、 上記第 5の選択回路は上記第 5の選択信号により、 上記 VLC生成回路の出力 信号を選択して出力し、 第 1周期で、 上記 LMAXテーブルは、 上記 L a s t信 号と上記 Run信号とを入力し、 L MAXデータ信号を生成して上記第 2の減算 回路に出力し、 該第 2の減算回路は上記 L MAXデータ信号と上記 L e V e 1絶 対値信号とを入力し、 該 L e V e 1絶対値信号から上記 LMAXデータ信号を減 算し、 その結果を第 3のレジスタに出力し、 第 2周期で、 '上記第 3の選択回路は 上記制御回路から出力される第 3の選択信号を入力し、 ι記第 3のレジスタの出 力信号を選択して上記 VLCテーブルに出力し、 上記第 4'の選択回路は上記制御 回路から出力される第 4の選択信号を入力し、 上記 Rui¾言号を選択して上記 V に-
LCテーブルに出力し、 上記 VLCテーブルは VLCを実行し、 その出力信号を 上記第 1のレジスタに出力し、 第 3周期で、 上記制御回路は上記第 2周期で行わ れた通常の VLCの判定が正しくなければ、 上記第 1のレジスタの出力信号が L MAX VLCとして正しいかどうかを判定し、 上記第 1のレジスタの出力信号 が LMAX VLCとして正しいと判定したならば、 その判定の結果を示す第 5 の選択信号を上記 V L C生成回路および上記第 5の選択回 に出力し、 上記 V L C生成回路は上記第 1のレジスタの出力信号を LMAX yLC符号として出力 し、 上記第 5の選択回路は上記第 5の選択信号により、 1^己 VLC生成回路の出 力信号を選択して出力し、 第 2周期で、 上記 RMAXテ ルは上記 L a s t信 号と上記 L e v e 1絶対値信号とを入力し、 RMAXデ！! ^信号を生成して上記 第 1の減算回路に出力し、 該第 1の減算回路は上記 RMAXデータ信号と上記 R un信号とを入力し、 該 Run信号から、 上記 RMAXデータ信号と 1を加算し た値を減算し、 その結果を上記第 2のレジスタに出力し、 第 3周期で、 上記第 3 の選択回路は上記制御回路から出力される第 3の選択信号を入力し、 上記 L e V e 1絶対値信号を選択して上記 VLCテーブルに出力し、 上記第 4の選択回路は 上記制御回路から出力される第 4の選択信号を入力し、 き己第 2のレジスタの出 力信号を選択して上記 VLCテーブルに出力し、 上記 VLpテーブルは VLCを 実行し、 その出力信号を上記第 1のレジスタに出力し、 第^ 4周期で、 上記制御回 路は上記第 3周期で行われた LMAX VLCの判定が i .レくなければ、 上記第 1のレジスタの出力信号が RMAX VLCとして正し どうかを判定し、 上 記第 1のレジスタの出力信号が RMAX VLCとして正しいと判定したならば 、 その判定の結果を示す第 5の選択信号を上記 V L C生成回路および上記第 3の 選択回路に出力し、 上記 VLC生成回路は上記第 1のレジスタの出力信号を RM AX VLC符号として出力し、 上記第 5の選択回路は上記第 5の選択信号によ り、 上記 VLC生成回路の出力信号を選択して出力し、 上記制御回路に入力され る上記第 1のレジスタの出力信号が、 いずれも VLCと て正しくないと判定し たならば、 第 4周期で、 上記第 5の選択回路は上記 FLC^成回路の出力信号を 選択して出力するものである。 ；:..!'
このような構成の可変長符号化装置では、 常に 1サイ ル目で RMAXテープ ノレにアクセスすることがなく、 消費電力を削減すること; I きる。 また、 従来 V L Cの処理に 6サイクルを要していたが、 処理サイクル数を 4サイクルに削減す ることができる。 さらに、 従来は 3つの VLCテーブルを用いて処理を行ってい たが、 1つの VLCテーブルで VLCを行うことが可能となるため、 回路面積の 削減を図ることができる。
この発明 （請求の範囲第 9項） は、 請求の範囲第 8項記載の可変長符号化装置 において、 上記制御回路は、 上記第 1のレジスタの出力信号が VLCとして正し いかどうかを判定し、 さらに正しくない場合の周期の回数を判断して VLCの制 御を行い、 予め設定した優先順位に従って、 VLCの出 順位を変更するもので ある。 '
このような構成の可変長符号化装置では、 優先順位は 意に設定することが可 能であり、 また、 FLC生成回路は常に一意的な符号が割り当てられるため、 優 先順位を通常の V L Cを判定した後に、 判定の結果が正しくなければ F L C生成 回路の出力信号を選択するようにすることで、 H. 263の画像圧縮方式に適応 することが可能となる。 図面の簡単な説明 "，
第 1図は、 本発明の実施の形態 1による可変長符号化方 f¾を説明するためのチ ヤート図である。
第 2図は、 本発明の実施の形態 1による符号を出力する優先順位の組み合わせ を説明するための図である。
第 3図は、 本発明の実施の形態 2による可変長符号化装置の構成を説明するた めのプロック図である。 ， ,：
第 4図は、 本発明の実施の形態 2による制御回路の動作を説明するためのタイ ミングチャートである。 '
第 5図は、 本発明の実施の形態 2によるサイクル毎の処理内容をまとめた図で ある。 '·
第 6図は、 本発明の実施の形態 3による可変長符号化装置の構成を説明するた めのブロック図である。
第 7図は、 本発明の実施の形態 3による制御回路の動作を説明するためのタイ ミングチャートである。
第 8図は、 本発明の実施の形態 3による 5 Τで処理が行われるときのサイクル 毎の処理内容をまとめた図である。 ―
第 9図は、 本発明の実施の形態 3による 4 Τで処理が行 れるときのサイクル 毎の処理内容をまとめた図である。 ：.,：.
第 1 0図は、 本発明の実施の形態 4による可変長符号ィ 置の構成を説明する ためのブロック図である。
第 1 1図は、 本発明の実施の形態 4によるサイクル毎の処理内容をまとめた図 である。
第 1 2図は、 従来の可変長符号化方法を説明するためのチャート図である。 第 1 3図は、 従来の可変長符号化方法のサイクル毎の処理内容をまとめた図で あ 。 発明を実施するための最良の形態 ：： :：
以下、 本発明の実施の形態について説明する。 ；：；
(実施の形態 1 ) ：
本実施の形態 1の可変長符号化方法は、 一次元配列に並び替えた D C Τ係数か ら、 先行するゼロの係数の個数である Ru nと、 非ゼロの係数の値である L e V e 1と、 その非ゼロの係数が最後であるかどうかを示す L a s tを、 （La s t、 Run, L e v e l) の組として、 これに一意的な符号 割り当てる可変長符号 (Va r i a b l e L e n g t h C o d e， 以下 V ' Cと省略する） ィ匕を行 い、 VLCの割り当てが出来ない場合には、 後述する 3つのエスケープモードを 適用するものである。
第 1図は本発明の実施の形態 1による可変長符号化方法を説明するためのチヤ 一ト図である。
第 1図において、 〇 （白丸） はデータが確定していることを意味し、 P 1〜P 9はそれぞれの係数の処理工程を示す。 また、 符号化 2は第 1のエスケープモー ド、 符号化 3は第 2のエスケープモード、 符号化 4は第 3のエスケープモードに それぞれ対応している。 ：
以下、 各係数の処理工程について説明する。 ：' :''
符号ィ匕 1において、 P 1は L a s t、 R u n、 L e v e .]によって活性化 （す なわち、 入出力時点でデータがそろっていること） する処理であり、 （La s t、 Run, L e v e l) の組に対応する V L Cテーブルが存在するならば通常の V LCの Co d eAを P9に出力する。 一方、 （L a s t、 Run、 Le v e l) の 組に対応する VLCが存在しない場合は、 "存在しない"ということを示す符号を P 9に出力する。
符号化 2において、 P 2は La s t、 R u nによって活性ィ匕する処理であり、 （ La s t, Run) の組に対応する最大の L e v e 1の値である LMAXを P 3 に出力する。 P 3は LMAXによって活性化する処理であ.り、 L e V e 1の値か ら LMAXを減算する処理を行い、 得られた NewLe y ,e 1の値を P 4に出力 する。 ？4は & 3 1、 Run, N e wL e V e 1によち'て活性化する処理であ り、 （La s t、 Run、 NewLe v e l) の組に対応夺る V L Cテーブルが存 在するならば、 C o d e Bを P 9に出力する。具体的に C o d e Bは、 "0000 O i l" (E S C (エスケープ）コードの符号） と、 "0" (LMAXでの VLCを示 す） と、 VLCの結果とを、 LMAX符号化データとして P 9に出力する。 一方 、 (L a s t, Run, NewLe v e 1) の組に対応する V L Cが存在しない場 合は、 "存在しなレ、 "ということを示す符号を P 9に出力する。
符号化 3において、 P5は、 La s t、 Le v e lによって活性化する処理で あり、 （L a s t、 Le v e l)の組に対応する最大の R u nである RMAXの値 を P 6に出力する。 P 6は RMAXによって活性化する処理であり、 Runの値 から、 RMAXと 1の合計を減算する処理を行い、 得られた N e wRu nの値を P 7に出力する。 ？ 7は & 3 1:、 NewRun、 L e . e 1によって活性化す る処理であり、 （La s t、 NewRun、 L e v e 1) 組に対応する VLCテ 一ブルが存在するならば、 C 0 d e Cを P 9に返す。 具体的に C o d e Cは、 " O O O O O l l" (ESCコード） と、 "10" (RMAXでの VLCを示す） と、 VLCの結果とを、 RMAX符号化データとして P 9に出力する。一方、 （La s t、 NewRun、 L e v e l) の組に対応する V L Cが存在しない場合は、 " 存在しなレ、 "ということを示す符号を P 9に出力する。
符号化 4において、 P8は FLC (F i x e d L e n g t h Co d e， 固 定長符号） に変換する処理であり、 H. 263の場合は、' 0000011" (E S Cコード） と、 F LCの結果 （L a s t— 1ビット、 R'u n— 6ビット、 L e v e 1—8ビット） とを、 FLC符号ィ匕データとして P 9 出力する。 また MP EG 4の場合は、 "0000011" (ESCコード） と、' (MP EG 4で の F LCを示す） と、 FL Cの結果 （L a s t— 1ビット、 Ru n_ 6ビット、 1、 Le v e l— 12ビット、 1) とを、 F L C符号化データとして P 9に出力 する。
P 9は、 予め与えられた優先順位に従って、 Co d e A〜C o d e Dのデータ を選択し、 選択されたデータを出力する。 第 2図に優先順位の組み合わせを示す 第 2図より、 A〜Dは、 それぞれ C o d e A〜C o d e pを示す。 例えば、 P 9の優先順位の組み合わせとして優先順位 1が設定され " lJ、るとする。 つまり、 P 9に C o d e Aのデータが存在するならば、 Co d eB; Co d e C、 および Co d e Dのいずれのデータが存在していても、 P 9は C o d e Aのデータを出 力する。 一方、 P 9に C 0 d e Aのデータは存在せず、 Co d e Bのデータが存 在するならば、 Co d e Cおよび C o d e Dのいずれのデータが存在していても 、 P 9は C o d e Bのデータを出力する。 また、 P 9に C o d e Aおよび C o d e Bのデータは存在せず、 C o d e Cのデータが存在するならば、 C o d eDの データが存在していても、 P 9は C o d e Cのデータを出力する。 また、 P 9に C o d eA、 C o d e B、 C o d e Cのいずれのデータも存在しないならば、 P 9.は C o d e Dのデータを出力する。
このように、 本実施の形態 1による可変長符号化方法によれば、 符号ィ匕 1 (P 1)、 符号化 2 (P 2、 P 3、 P 4)、 符号化 3 (P 5、 P:6、 P 7)、 符号化 4 ( P 8) の各処理を同時に行い、 予め設定された優先順位は! ¾つてデータを出力す るようにしたので、 すべての処理を 2ステップ （各符号ィ匕め処理と判定） で行う ことが可能であり、 処理ステップ数を削減することができる。 また、 P 2、 P 3 、 P 4の処理ステップ数を 2ステップとし、 P 5、 P 6、 P 7の処理ステップ数 を 2ステップとした場合には、 全ての処理を 3ステップで行うことができる。 なお、 本実施の形態 1による可変長符号化方法において、 P 9における優先順 位の組み合わせは、 Co d eA>C o d e B〉 Co d e C〉 Co d eDとしたが 、 優先順位はこれに限られるものではなく、 優先順位を C o d e A>C o d e C >C o d e B〉C o d e Dとしても同様の効果を得ることができる。 また、 C o d eDは FLCによって常に一意的な符号が割り当てられるため、 優先順位を、 Co d eA>C o d eD (残り 2つは順不同） とするこ. で、 C o d e B、 C o d e Cを強制的に選択不可とすることができ、 符号化 1ど符号ィ匕 4で可変長符号 化を行う画像圧縮方式である H . 263に適応することが可能となる。
(実施の形態 2) ,
本実施の形態 2の可変長符号化装置は、 上述した実施の形態 1による可変長符 号化方法を実現するためのものである。
第 3図は、 本発明の実施の形態 2による可変長符号化装置の構成を説明するた めのブロック図である。
第 3図において、 100は L e v e l信号、 101は ¾ 3 1信号、 102は Run信号、 103は L e V e 1信号 100の正負を示 i g n信号、 104 は L e v e 1信号 100の絶対値である L e v e l絶対値言号、 105は F L C 生成回路、 106は FLC生成回路 105の出力信号である FLCデータ信号、 107は RMAXテーブル、 108は RMAXテーブル 107の出力信号である RMAXデータ信号、 109は第 1の減算回路、 1 10 ί第 1の減算回路 109 の出力信号、 1 15は第 1の減算回路 109の出力信号： i 10を保持する第 2の レジスタ、 182は第 2のレジスタ 115より出力され ¾: ewRun信号、 1 1 1は第 2の VLCテーブル、 114は第 2の VLCテーブル 1 11の出力信号 である第 2の VLCデータ信号、 180は第 2の VLCデータ信号 114を保持 する第 4のレジスタ、 116は Ne wRu n信号 182を用いて生成した VLC データ信号、 1 17は LMAXテーブル、 118は LMAXテーブル 1 17の出 力信号である LMAXデータ信号、 119は第 2の減算回路、 120は第 2の減 算回路 1 19の出力信号、 122は第 2の減算回路 119の出力信号 120を保 持する第 3のレジスタ、 183は第 3のレジスタ 122より出力される N e wL e v e 1信号、 112は第 3の VLCテーブル、 121ほ第 3の V L Cテーブル 112の出力信号である第 3の VLCデータ信号、 18： ま第 3の VLCデータ 信号 121を保持する第 5のレジスタ、 123は N e w L ::e v e 1信号 183を 用いて生成した VLCデータ信号、 113は第 1の VLCテーブル、 124は第 1の VLCテープル 1 13の出力信号である第 1の VLCデータ信号、 125は 第 1の VLCデータ信号 124を保持する第 1のレジスタ、 126は通常の VL Cデータ信号、 170は NewRun信号を用いて生成した VLCデータ信号 1 16を入力し、 RMAXの符号化データを生成する RMAX VLC生成回路、 175は RMAX しじ生成回路170の出力信号である RMAXデータ信号 、 171は NewL e v e 1信号を用いて生成した V L Cデ'ータ信号 123を入 力し、 L MAXの符号化データを生成する LM A X Vl^'C生成回路、 176は LMAX VL C生成回路 171の出力信号である LMAiXデータ信号、 127 は通常の VLCデータ信号 126と、 N e wRu n信号を用いて生成した VL C データ信号 116と、 Ne wL e V e 1信号を用いて生成した VLCデータ信号 123とを入力し、 予め設定された優先順位に基づいて VLCデータ信号を選択 する制御回路、 128は制御回路 127で選択されたデータ信号を出力する選択 信号、 129は RMAXデータ信号 175と、 LMAXデータ信号 176と、 F LCデータ信号 106と、 通常の VLCデータ信号 126とを入力し、 選択信号 128により出力するデータ信号を選択する選択回路、 0は選択回路 129 で選択されたデータ信号である。 '
次に本発明の実施の形態 2による可変長符号化装置の動作について、 上述した 第 3図のブロック図を第 1図のチャート図と対応させて説明する。
まず、 符号ィ匕 1の処理において、 第 1の VLCテーブル 113は、 L a s t信 号 101と、 Ru n信号 102と、 Le v e l絶対値信号 104と、 S i g n信 号 103とを入力して、第 1の VLCデータ信号 124を生成し （P 1)、第 1の レジスタ 125に保持する。 そして、 第 1のレジスタ 12.5は、 通常の VLCデ ータ信号 126を制御回路 127と選択回路 129に出力する （P 9)。
符号ィ匕 3の処理において、 RMAXテーブル 107は、: La s t信号 101と L e V e 1絶対値信号 104とを入力し、 RMAXデ タ信号 108を生成し て （P5)、第 1の減算回路 109に出力する。 第 1の減算回路 109は、 RMA Xデータ信号 108と、 Ru n信号 102とを入力し、 Run信号 102の値か ら、 RMAXデータ信号 108と 1を加算した値を減算し （P 6)、 その結果を第 1の減算回路の出力信号 110として第 2のレジスタ 115に出力する。 第 2の レジスタ 115は、 入力された第 1の減算回路の出力信号 110を保持する。 続 いて、 第 2の VLCテーブル 11 1は、 第 2のレジスタ 1 15から出力される N e wRu n信号 182と、 La s t信号 101と、 L e v e l絶対値信号 104 と、 S i g n信号 103とを入力し、 第 2の VLCデータ信号 114を生成し （ P 7)、第 4のレジスタ 180に出力する。 第 4のレジス 180は、入力された 第 2の VLCデータ信号 114を保持する。 そして、 第 4のレジスタ 180は、 N e wRu n信号を用いて生成した VLCデータ信号 116を制御回路 127に 出力する。
また、 符号ィ匕 2の処理において、 LMAXテ一ブル 117は、 La s t信号 1 01と、 Run信号 102とを入力し、 LMAXデータ信号 118を生成して （ P 2)、第 2の減算回路 119に出力する。 第 2の減算回路 1 19は、 LMAXデ ータ信号 118と、 L e v e l絶対値信号 104とを入力し、 L e v e l絶対値 信号 104から LMAXデータ信号 118を減算し（P 3)、その結果を第 2の減 算回路の出力信号 120として第 3のレジスタ 122に出力する。 第 3のレジス タ 122は、 入力された第 2の減算回路の出力信号 120'を保持する。 続いて、 第 3の VLCテーブル 1 12は第 3のレジスタ 122から出力される NewL e V e 1信号 1 83と、 La s t信号 101と、 Ru n信号 102と、 S i g n信 号 103とを入力し、第 3の VLCデータ信号 121を生成し（P 4)、第 5のレ ジスタ 181に出力する。 第 5のレジスタ 181は、 入力きれた第 3の VLCデ ータ信号 12 1を保持する。 そして、 第 5のレジスタ 181は NewL e v e 1 信号を用いて生成した VLCデータ信号 123を制御回路 127に出力する。
RMAX VLC生成回路 170は、 第 4のレジスタ 180から出力される N e wRu n信号を用いて生成した VLCデータ信号 1 1 6の VLC化を行い、 （ ESC 一K+ "0" +VLC結果） を RMAX符号化データである RMAXデ ータ信号 175とし、選択回路 129に出力する （P 9)。 また、 LMAX VL C生成回路 1 71は、 第 5のレジスタ 181から出力さ^'る N e wL e v e 1信 号を用いて生成した VLCデータ信号 1 23の VLC化 行い、 （E S Cコード + "10" +VLC結果） を LMAX符号化データである' LMAXデータ信号 1 76とし、選択回路 129に出力する （P 9)。 続いて、 制御回路 127は、 第 1 のレジスタ 1 25から出力される通常の VLCデータ信号 126と、 第 4のレジ スタ 180から出力される Ne wRun信号を用いて生成した VLCデータ信号 1 16と、 第 5のレジスタ 181から出力される Ne wL e v e 1信号を用いて 生成した V L Cデータ信号 123とを入力し、 それぞれの V L Cデータ信.号が V LCとして正しいかどうか判定を行う。 そして、 制御回路 127は、 予め設定さ れた優先順位に従って、 VLCデータ信号を選択するため p選択信号 128を出 力する。 '
例えば優先 W頁位を、 通常の VLCデータ、 NewL e v e 1信号を用いて生成 した VLCデータ、 Ne wRun信号を用いて生成した LCデータ、 FLCデ —タの順番で設定したとする （第 2図における、優先順位 1)。 つまり、制御回路 127に通常の VLCデータ信号 126が存在するならば、 NewL e v e 1信 号を用いて生成した VLCデータ信号 123、 あるいは Ne wRun信号を用い て生成した VLCデータ信号 1 16の存在にかかわらず、 制御回路 127は通常 の VLCデータ信号 124を選択する選択信号 128を、 選択回路 129に出力 する。 一方、 制御回路 127に通常の V L Cデータ信号 6が存在せず、 N e wL e V e 1信号を用いて生成した V L Cデータ信号 123が存在するならば、 Ne wRu n信号を用いて生成した VLCデータ信号 1 1 6の存在にかかわらず 、 制御回路 127は Ne wL e V e 1信号を用いて生成した V L Cデータ信号 1 23を選択する選択信号 128を、 選択回路 129に出力する。 また、 制御回路 127に通常の VLCデータ信号 1 29、 および Ne wL e v e 1信号を用いて 生成した VLCデータ信号 123が存在せず、 Ne wRun信号を用いて生成し た VLCデータ信号 116が存在するならば、 制御回路 1 27はNewRun信 号を用いて生成した VLCデータ信号 1 1 6を選択する選択信号 128を、 選択 回路 129に出力する。 そして、 選択回路 129は、 制御回路 1 27より入力さ れる選択信号 1 28に制御されて、 いずれかの VLCデ^タ信号を選択し、 デー タ信号 1 30として出力する。 一方、 選択回路 129は制御回路 127より VL Cデータ信号を選択する選択信号 128が入力されないならば、 FLCデータ信 号 106を選択し、 データ信号 130として出力する。
第 4図は本発明の実施の形態 2による制御回路の動作を説明するためのタイミ ングチヤ一トである。
第 4図において、 c 1 o c k (クロック）は一定周期の信号、 t c o e f— eは V L Cを行うための開始可能なデータがそろつていることを示す開始信号、 M P EG4/H. 263はいずれかの規格を示す信号であり、 信号が H (H i g h) のときは MP EG4を示し、 信号が L (L ow) のとき 263を示す。 C 0 u n t e r (カウンタ） は判定の開始、 および判定の 数を示す。 d e c— n oma 1は通常の VLCデータ信号 126であり、 第 1の VLCテーブル 1 1 3 の結果を示す。 d e c— l ma xは NewL e v e 1信号を用いて生成した VL Cデータ信号 1 23であり、 第 3の VLCテーブル 1 12の結果を示す。 d e c — r ma xは N e wR u n信号を用いて生成した V L Cデータ信号 1 1 6であり 、 第 2の VLCテーブル 1 1 1の結果を示す。 s e l_n oma 1は通常の VL Cデータ信号 1 26 (d e c— n oma 1) の結果が V l テーブルに存在する ならば、 信号を Hにする。 s e 1— l ma xは NewL e v e 1信号を用いて生 成した VL Cデータ信号 123 (d e c— 1 ma x) の結果が VLCテーブルに 存在するならば、 信号を Hにする。 s e 1— r ma Xは NewRun信号を用い て生成した VLCデータ信号 116 (d e c__r ma x ):: :.の結果が V L Cテープ ルに存在するならば、 信号を Hにする。 s e 1— f 1 c i；、 通常の VLCデータ 信号 126、 NewL e v e 1信号を用いて生成した V L Cデータ信号 123、 Ne wRu n信号を用いて生成した VLCデータ信号 116のいずれの結果も V LCテーブルに存在しないならば、 信号を Hにする。 また、. 図中斜線部分は判定 が行われるサイクル数を示す。
次に、 各 VLCデータ信号について説明する。
第 4 (a) 図は、 MP EG4における通常の VLCデータ信号を選択する場合 のタイミングチヤ一トである。
第 4 (a) 図において、 カウンタの値が 0を示し、 VI： Cテーブルの判定が開 始可能なデータがそろったならば、 t c o e f — eの開i 言号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき d e c'二 n oma 1の信号が H (つまりデータが存在することを示す） ならば、 d e c— 1 ma Xおよび d e c— r ma xの信号の結果にかかわらず、 s e 1— n o m a 1の信号を Hにする 。 このとき、 制御回路 127は通常の VLCデータ信号 126を選択する選択信 号 128を出力し、 選択回路 129は選択信号 128に制御されて、 通常の VL Cデータ信号 126を選択する。
第 4 ( b ) 図は、 MPEG4における Ne wL e V e l"信号を用いて生成した VLCデータ信号を選択する場合のタイミングチャートである。
第 4 (b) 図において、 カウンタの値が 0を示し、 V Cテーブルの判定が開 始可能なデータがそろったならば、 t c o e f —eの開錄 j言号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき全ての信号が Lで、 カウンタ の値が 2のとき d e c_n oma 1の信号が L， d e c— 1 ma xの信号が Hな らば、 d e c— r ma xの信号の結果にかかわらず、 s e l— l ma xの信号を Hにする。 このとき、 制御回路 127は Ne wL e V e 1信号を用いて生成した VLCデータ信号 123により選択信号 128を出力し、 選択回路 129は選択 信号 128に制御されて、 LMAXデータ信号 176を選択する。
第 4 (c) 図は、 MPEG4における NewRun信号を用いて生成した VL Cデータ信号を選択する場合のタイミングチャートである。
第 4 (c) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき全ての信号が Lで、 カウンタ の値が 2のとき d e c— n oma 1の信号が L， d e c丄 1 m a xの信号が L， d e c_r ma xの信号が Hならば、 s e 1— r m a xの信号を Hにする。 この とき、 制御回路 127は NewRun信号を用いて生成 た VLCデータ信号 1 16により選択信号 128を出力し、 選択回路 129は選択信号 128に制御さ れて、 RMAXデータ信号 175を選択する。
第 4 (d) 図は、 MP EG4における FLCデータ信号を選択する場合のタイ ミングチャートである。
第 4 (d) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e i—eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1および 2のとき d e c_n oma 1 , d e c_ 1 ma , d e c— r m a xのいずれの信号も' Lならば、 s e l— f 1 cの信号を Hにする。 そして、 選択回路 129で FLCデータ信号 106を選 択する。 ノ'
第 4 (e) 図は、 H. 263における通常の じデ^ 信号を選択する場合 のタイミングチャートである。
第 4 (e) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき d e c—n oma 1の信号が Hならば、 d e c— 1 ma xおよび d e c_r ma xの信号の結果にかかわらず 、 s e 1— n oma 1の信号を Hにする。 このとき、 制御回路 1 27は通常の V LCデータ信号 126を選択する選択信号 128を出力し、 選択回路 1 29は選 択信号 1 28に制御されて、 通常の VLCデータ信号 126を選択する。
第 4 (f ) 図は、 H. 263における FLCデータ信 選択する場合のタイ ミングチャートである。 ' '：
第 4 (f ) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1および 2のとき d e c— n oma 1 ， d e c— 1 ma x, d e c— r m a xのいずれの信号 Lならば、 s e l_f 1 cの信号を Hにする。 そして、 選択回路 129で FLG.データ信号 106を選 択する。
次に、 上述したタイミングチャートの処理内容をまとめた図を第 5図に示し説 明する。
第 5図は本発明の実施の形態 2によるサイクル毎の処理内容をまとめた図であ る。
以下、 各サイクル毎の動作について説明する。 なお、 カツコ内は図中の処理內 容を示す。
第 5図より、 1サイクル目 （1T) は、 通常の VLCである L a s t、 Run 、 L e v e 1によってテーブルを引く処理を行う （NORMAL VLC)。 また 、 同時サイクルで、 Le v e lの値から、 La s t、 Runに対応する最大の L e V e 1の値である LMAXを減算して N e wL e v e 1を得（LMAX)、 Ru nの値から、 L a s t、 L e v e 1に対応する最大の Ru nの値である RMAX に 1を加算した値を減算して N e wRu nを得る （RMAX)。
続いて、 2サイクル目 （2T) は、 通常の VLCの結果が制御回路 127に存 在するか否かの判定を行い（NORMAL VLC判定）、通常の VLCの結果が 存在するならば、 その結果を出力する （VLC結果)。 また、 同時サイクルで L a s t、 Run, N e wL e v e 1の組に対応する V L Cを行い （LMAX VL C)、 La s t、 NewRun、 L e v e lの組に対応す V L Cを行う （RMA X VLC)0 ;
続いて、 3サイクル目 （3T) は、 L a s t、 R u n；： N e w L e v e 1の組 に対応する VLCの結果が制御回路 127に存在する力、否かの判定を行い （LM AX VLC判定）、 LMAX V L Cの結果が存在するならば、その結果を出力 し （VLC結果）、 また、 La s t、 NewRun、 L e v e lの組に対応する V LCの結果が制御回路 127に存在する力、否かの判定を行い （RMAX VLC 判定）、 RMAX VLCの結果が存在するならば、その結果を出力する （VLC 結果)。一方、いずれの結果も制御回路 127に存在していないと判定したならば 、 同時サイクルで L a s t、 Run, L e v e 1を F L Qによって処理を行い、 その結果を出力する （FLC結果)。 ,：
このように、 本実施の形態 2による可変長符号化装置によれば、 通常の VLC データと NewL e v e 1信号を用いて生成した VL Cデータと N e wR u n信 号を用いて生成した VLCデータと、 の処理を同時に行い、 予め設定した優先順 位に従って結果を出力するものとしたので、 すべての処理を 3サイクルで実行す ることが可能となり、 処理サイクル数を大幅に削減することが可能である。 なお、 本実施の形態 2による可変長符号化装置において， 予め設定した優先順 位は、 通常の VLCデータ、 NewL e v e 1信号を用いて生成した V L Cデー タ、 N e wRu n信号を用いて生成した VLCデータ、 FLCデータの順番で信 号を選択するものとしたが、 この順番に限るものではなぐ； 優先順位を通常の V LCデータ、 N e wRu n信号を用いて生成した VLCデ タ、 NewL e v e 1信号を用いて生成した VLCデータ、 FLCデータとしてもよレ、。 また、 さら に優先順位を通常の VLCデータ、 F LCデータとすることで、 NewL e v e 1信号を用いて生成した VLCデータ、 Ne wRu n信号を用いて生成した VL Cデータを選択することなく VLC化を行うことも可能である。 つまり、 そのよ うな優先順位は H. 263の VLCの処理にも対応することができ、 また、 画像 データによって任意に N e wL e V e 1信号を用いて生成した V L Cデータ、 N e wRu n信号を用いて生成した V L Cデータの優先順位を変えることが可能と なる。 これによりエスケープモードにおけるサイクル数 ¾¾1減した可変長符号化 装置を得ることができる。 '
(実施の形態 3) 「
本実施の形態 3の可変長符号化装置は、 1つの V L Cテーブルを用いて V L C を行うものである。
第 6図は、 本発明の実施の形態 3による可変長符号ィヒ装置の構成を説明するた めのプロック図である。
第 6図において、 第 3図と同一符号は同一または相当する部分を示している。 135は第 1の減算回路 109の出力信号、 1 36は第 'わ減算回路の出力信号 .! 135を保持する第 2のレジスタ、 137は第 2のレジスタ 136より出力され る NewRun信号、 138は第 2の減算回路 1 1 9の出力信号、 1 39は第 2 の減算回路 1 1 9の出力信号 1 38を保持する第 3のレジスタ、 140は第 3の レジスタ 139より出力される NewL e v e 1信号、 141は L e v e 1絶対 値信号 104と NewL e v e 1信号 140のうち、 いずれか一方の信号を選択 する第 1の選択回路、 142は第 1の選択回路 141の出力信号、 143は尺11 η信号 102と Ne wRun信号 1 37のうち、 いずれか 方の信号を選択する 第 2の選択回路、 144は第 2の選択回路 143の出力信号、 1 31は L a s t 信号 101と S i g n信号 103と、 第 1の選択回路の出力信号 142と、 第 2 の選択回路の出力信号 144とを入力する VLCテーブル、 132は¥ 〇テー ブル 131から出力される VLCテーブル出力信号、 133は VLCテーブル出 力信号 132を保持する第 1のレジスタ、 134は第 1のレジスタ 133の出力 信号である VLCデータ信号、 145は VLCデータ信号 134を入力する制御 回路、 146は第 1の選択回路 141を制御し、 L e v e l絶対値信号 104と Ne wL e V e 1信号 140のうち、 いずれか一方の信号を選択する第 1の選択 信号、 147は第 2の選択回路 143を制御し、 R u n信号 102と NewRu n信号 137のうち、 いずれか一方の信号を選択する第 2の選択信号、 148は 制御回路 145で選択された VLCデータ信号 134を VLC生成回路 1 72と 第 3の選択回路 149に出力する第 3の選択信号、 1 72は第 3の選択信号 14 8と VLCデータ信号 1 34とを入力し、 符号化データを生成する V L C生成回 路、 1 77は VLC生成回路 1 72の出力信号である VLC生成信号、 149は ¥ じ生成信号1 77と FLCデータ信号 106のうち、 いずれか一方の信号を 選択する第 3の選択回路である。
次に本発明の実施の形態 3による可変長符号ィ匕装置の動作について、 第 6図を 用いて説明する。
制御回路 145は第 1の選択信号 146により第 1の選択回路 141を制御し 、 第 2の選択信号 147により第 2の選択回路 143を制御する。 そして、 第 1 の選択回路 141は第 1の選択信号 146により制御されて、 L e V e 1絶対値 信号 104を選択し、 第 1の選択回路 141の出力信号 142として VLCテー ブル 131に出力する。 また、 第 2の選択回路 143は第 gの選択信号 147に より制御されて、 Run信号 102を選択し、 第 2の選^回路 143の出力信号 144として VLCテーブル 131に出力する。 VLCデ ブル 131は、 L a s t信号 101と、 S i g n信号 103と-, L e v e l絶対値信号 104として の第 1の選択回路の出力信号 142と、 Ru n信号 102としての第 2の選択回 路の出力信号 144とを入力し、 通常の VLCを行って VLCテーブル出力信号
132を生成し、 第 1のレジスタ 133に出力する。 第 1のレジスタ 133は V LCテーブル出力信号 132を保持し、 通常の VLCである VLCデータ信号 1 34を制御回路 145と VLC生成回路 172に出力する。
制御回路 145は通常の VLCデータである VLCデ^ ~タ信号 134を入力し 、 VLCテーブルとして正しいか否かの判定を行う。 判定 結果、 VLCデータ 信号 134が VLCとして正しいならば、 制御回路 145'1は VLCデータ信号 1
34を選択する第 3の選択信号 148を VLC生成回路 1'72と第 3の選択回路
149とに出力する。 0生成回路172は、 選択さ ナこ VLCデータ信号 1 34を通常の VLCデータとし、 VLC生成信号 177として第 3の選択回路 1
49に出力する。 第 3の選択回路 149は第 3の選択信号 148に制御されて V LC生成信号 1 77を選択し、 データ信号 130として出力する。
次に、 LMAXテーブル 117は、 L a s t信号 10 Lと Ru n信号 102と を入力し、 LMAXデータ信号 118を生成して第 2の減算回路 119に出力す る。 第 2の減算回路 119は、 LMAXデータ信号 118と L e V e 1絶対値信 号 104とを入力し、 L e V e 1絶対値信号 104から LMAXデータ信号 1 1 8を減算し、 その結果を第 2の減算回路の出力信号 13 として第 3のレジスタ 139に出力する。 第 3のレジスタ 139は第 2の減算回路の出力信号 138を 保持し、 NewL e v e l信号 140として第 1の選択回路 141に出力する。 制御回路 145は、 第 1の選択信号 146により、 第 1の選択回路 141を制 御し、 第 1の選択回路 141は Ne wL e V e 1信号 140を選択し、 第 1の選 択回路の出力信号 142として VLCテーブル 131に出力する。 また、 制御回 路 145は第 2の選択信号 147により、 第 2の選択回路 143を制御し、 第 2 の選択回路 143は Run信号 102を選択し、 第 2の逶択回路の出力信号 14 4として VLCテーブル 131に出力する。 VLCテーブル 131は L a s t信 号 101と、 S i g n信号 103と、 NewL e v e l信号 140としての第 1 の選択回路の出力信号 142と、 Run信号 102としてめ第 2の選択回路の出 力信号 144とを入力し、 LMAX VLCを行って V pテーブル出力信号 1 32を生成し、 第 1のレジスタ 133に出力する。 第 1の;レジスタ 133は LM AX 乙〇でぁる 乙じテーブル出カ信号132を保持する。
制御回路 145は、 LMAX VLCである VLCデータ信号 134を入力し 、 VLCとして正しいか否かの判定を行う。 判定の結果、 VLCデータ信号 13 4が VLCとして正しいならば、 制御回路 145は VLCデータ信号 134を選 択する第 3の選択信号 148を VLC生成回路 172と第 3の選択回路 149と に出力する。 ¥し〇生成回路172は、 ESCコードと、 LMAXでの VLCを 示す符号を付加して符号化を行い VLC生成信号 177と,レて第 3の選択回路 1 49に出力する。 第 3の選択回路 149は第 3の選択信号 148に制御されて V LC生成信号 177を選択し、 データ信号 130として する。
また、 RMAXテープノレ 107は、 La s t信号 10 と L e v e 1絶対値信 号 104とを入力し、 RMAXデータ信号 108を生成 て第 1の減算回路 10 9に出力する。 第 1の減算回路 109は、 RMAXデータ信号 108と Ru n信 号 102とを入力し、 Run信号 102から、 RMAXデータ信号 108と 1を 加算した値を減算し、 その結果を第 1の減算回路 109の出力信号 135として 第 2のレジスタ 136に出力する。 第 2のレジスタ 136は第 1の減算回路の出 力信号 135を保持し、 NewRun信号l 37として第 2の選択回路 143に 出力する。 '
制御回路 145は、 第 1の選択信号 146により、 第 1 選択回路 141を制 御し、 第 1の選択回路 141は L e v e l絶対値信号 1 を選択し、 第 1の選 択回路 141の出力信号 142として VLCテーブル 1さ'.1に出力する。 また、 制御回路 145は、 第 2の選択信号 147により、 第 2 ¾択回路 143を制御 し、 第 2の選択回路 143は Ne wRu n信号 137を選択し、 第 2の選択回路 の出力信号 144として VLCテーブル 131に出力する。 VL Cテーブル 13 1は L a s t信号 101と、 S i g n信号 103と、 Le v e l絶対値信号 10 4としての第 1の選択回路の出力信号 142と、 N e wRu n信号 137として の第 2の選択回路の出力信号 144とを入力し、 RMA : VLCを行って VL Cテーブル出力信号 132を生成し、 第 1のレジスタ 133に出力する。 第 1の レジスタ 133は RMAX VLCである VLCテーブル出力信号 132を保持 する。
制御回路 145は、 RMAX VLCである VLCデータ信号 134を入力し 、 VLCとして正しいか否かの判定を行う。 判定の結果、 VLCデータ信号 13 4が VLCとして正しいならば、 制御回路 145は VLCデータ信号 134を選 択する第 3の選択信号 148を VLC生成回路 172と第 3の選択回路 149と に出力する。 。生成回路172は、 ESCコードと、 RMAXでの VLCを 示す符号を付加して符号化を行い VLC生成信号 177 して第 3の選択回路 1 49に出力する。 第 3の選択回路 149は第 3の選択信軎 148に制御されて V LC生成信号 177を選択し、 データ信号 130として ώ力する。
一方、 制御回路 145において、 いずれの VLCデータ?言号 134も VLCと して正しくないと判定したならば、 第 3の選択回路 149は、 FLCデータ信号 106を選択し、 データ信号 130として出力する。
次に、 第 7図は本発明の実施の形態 3による制御回路の動作を説明するための タイミングチャートである。
第 7図において、 各信号の名称は第 4図と同一であるので、 説明を省略する。 次に、 各タイミングチャートについて説明する。 ノ
第 7 (a) 図は、 MP EG 4における通常の VLCデ タ信号を選択する場合
.
のタイミングチャートである。 '：
第 7 (a) 図において、 カウンタの値が 0を示し、 V pテーブルの判定が開 始可能なデータがそろつたならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき d e c— n oma 1の信号が Hならば、 d e c_ 1 ma xおよび d e c_r ma xの信号の結果にかかわらず 、 s e 1— n oma 1の信号を Hにする。 このとき、 制御回路 145は通常の V LCである VLCデータ信号 134を選択する第 3の選択信号 148を出力し、 第 3の選択回路 149は第 3の選択信号 148に制御されて、 通常の VLCデー タ信号である V L C生成信号 1 Ί 7を選択する。 - 第 7 (b) 図は、 MPEG4における Ne wL e V e 1 言号を用いて生成した VL Cデータ信号を選択する場合のタイミングチヤ一トである。
第 7 (b) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき全ての信号が Lで、 カウンタ の値が 2のとき、 d e c__n oma 1の信号が L， d e c— 1 m a xの信号が H ならば、 d e c— r ma xの信号の結果にかかわらず、 s e 1— 1 m a xの信号 を Hにする。 このとき、 制御回路 145は Ne wL e V 1信号を用いて生成し た VLCデータ信号 134を選択する第 3の選択信号 1 8を出力し、 第 3の選 択回路 149は第 3の選択信号 148に制御されて、 N W L e V e 1信号を用 いて生成した VLCデータ信号である VLC生成信号 1 77を選択する。
第 7 (c) 図は、 MPEG4にぉけるNewRu n信号を用ぃて生成したVL Cデータ信号を選択する場合のタイミングチャートである。
第 7 (c) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1、 および 2めとき全ての信号がしで 、 カウンタの値が 3のとき、 d e c_n oma 1の信号が L, d e c_l ma x の信号が L， d e c— r ma xの信号が Hならば、 s e 1,— r m a xの信号を H にする。 このとき、 制御回路 145は Ne wRun信号 用いて生成した VLC データ信号を選択する第 3の選択信号 148を出力し、 桊: 3の選択回路 149は 第 3の選択信号 148に制御されて、 Ne wRun信号を用いて生成した VLC データ信号である VLC生成信号 1 77を選択する。
第 7 (d) 図は、 MP EG4における FLCデータ信号を選択する場合のタイ ミングチャートである。
第 7 (d) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1〜4のとき全ての信号が Lならば、 s e l_f 1 cの信号を Hにする。 そして、 第 3の選択囪路 149で F LCデー タ信号 106を選択する。
第 7 (e) 図は、 H. 263における通常の VLCデ ！タ信号を選択する場合 のタイミングチャートである。
第 7 (e) 図において、 カウンタの値が 0を示し、 V Cテーブルの判定が開 始可能なデータがそろったならば、 t c o e f— eの開始 号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1のとき d e c—n oma 1の信号が Hならば、 d e c_l ma xおよび d e c— r ma xの信号の結果にかかわらず 、 s e 1— n oma 1の信号を Hにする。 このとき、 制御回路 145は通常の V LCである VLCデータ信号 134を選択する第 3の選択信号 148を出力し、 第 3の選択回路 149は第 3の選択信号 148に制御されて、 通常の VLCデー タ信号である VLC生成信号 177を選択する。
第 7 (f ) 図は、 H. 263における FLCデータ信号 ！―を選択する場合のタイ ミングチャートである。
第 7 ( f ) 図において、 カウンタの値が 0を示し、 VLCテーブルの判定が開 始可能なデータがそろつたならば、 t c o e f一 eの開始信号の立ち上がり判定 が行われる。 判定の結果、 カウンタの値が 1および 2のとき全ての信号が Lなら ば、 s e 1— f 1 cの信号を Hにする。 そして、 第 3の選択回路 149で FLC データ信号 106を選択する。
次に、 上述したタイミングチャートの処理内容をまとめた図を第 8図に示す。 第 8図は本発明の実施の形態 3によるサイクル毎の処¾内容をまとめた図であ る。 ： ：
以下、 各サイクル毎の動作について説明する。 なお、 力クコ内は図中の処理内 容を示す。
第 8図より、 1サイクル目 （1 T) は、 通常の VLCで！?る L a s t、 Ru n 、 L e v e 1によってテーブルを引く処理を行う （NORMAL VLC)。 また 、 同時サイクルで、 L e v e 1の値から、 L a s t、 Runに対応する最大の L e V e 1の値である LMAXを減算して N e wL e v e 1を得（LMAX)、 R nの値から、 L a s t、 L e v e 1に対応する最大の R u nの値である RMAX に 1を加算した値を減算して N e wRu nを得る （RMAX)。 2サイクル目 （2T) は、 通常の VLCの結果が制御回路 145に存在するか 否かの判定を行い（NORMAL VLC判定）、通常の VLCの結果が存在する ならば、 その結果を出力する （VLC結果)。 また、 同時 fィクルで La s t、 R u n、 N e wL e v e 1の組に対応する VLCを行う （LMAX VLC)。
3サイクル目 （3T) は、 La s t、 Run, NewL e v e lの組に対応す る VLCの結果が制御回路 145に存在するか否かの判定'を行い （LMAX V LC判定）、 LMAX VLCの結果が存在するならば、 め結果を出力する （V L C結果）、 また、 同時サイクルで L a s t、 NewRun、 L e v e lの組に対 応する VLCを行う （RMAX VLC)。
4サイクル目 （4T) は、 L a s t、 Ne wRun、 L e v e lの組に対応す る VLCの結果が制御回路 145に存在するか否かの判定を行い （RMAX V LC判定）、 RMAX VLCの結果が存在するならば、その結果を出力する （V LC結果)。
5サイクル目 （5T) は、 上述したいずれの VLC結果も制御回路 145に存 在していないと判定したなら、 La s t、 Run, L e e 1を F L Cによって 処理を行い、 その結果を出力する （FLC結果)。 !
また、 上述した第 8図の構成によれば、 RMAX VLCの判定を 4サイクル 目で行い、 RMAX VLCの結果が制御回路 145に存在していなければ F L Cデータの出力を 5サイクル目で行うこととしているが、 4サイクル目で RMA X VLCの判定を行うのと同時に FLCデータの出力を行うことも可能である 。 第 9図に第 8図の作業を 4サイクルで行うときのサイクル毎の処理内容をまと めた図を示す。
第 9図より第 8図との違いは、 4サイクル目 （4T) の処理が開始すると、 R MAX VLCの判定を行い、 RMAX V L Cの結果が制御回路 145に存在 しているならば、 その結果を出力し、 RMAX VLCの結果が制御回路 145 に存在していなければ、 同時サイクルで F L Cデータを出力し処理が終了するこ とである。
このように、 本実施の形態 3による可変長符号化装置によれば、 通常の VLC を行うと同時に LMAX VLCと RMAX VLCの生成を同時に行い、 通常 の VLCデータ信号が正しいものと判断されたならば、 ]kAX VLCおよび RMAX VLCの判定を行わないものとしたので、 通常の VLCを行うのと同 時に Ne wL e V e 1信号、 N e wR u n信号を算出することが可能である。 ま た、 従来 VLCの処理に 6サイクルを要していたが、 本実施の形態 3によれば処 理サイクル数を 4サイクルまたは 5サイクルに削減することができる。 さらに、 従来は 3つの VLCテーブルを用いて処理を行っていたが、 1つの V'LCテープ ルで VLCを行うことが可能なため、 回路面積の削減を図 ¾ことができる。 なお、 本実施の形態 3による可変長符号化装置において、 予め設定した優先順 位は、 通常の VLCデータ、 NewL e v e 1信号を用いて生成した V L Cデー タ、 N e wRu n信号を用いて生成した VLCデータ、 FLCデータの順番で信 号を選択するものとしたが、 この順番に限るものではな :ί' 優先順位を通常の V LCデータ、 N e wRu η信号を用いて生成した VLC タ、 NewL e v e 1信号を用いて生成した VLCデータ、 FLCデータとしてもよい。 また、 さら に優先順位を通常の VLCデータ、 FLCデータとすることで、 NewL e v e 1信号を用いて生成した VLCデータ、 Ne wRun信号を用いて生成した VL Cデータを選択することなく VLC化を行うことも可能である。 つまり、 そのよ うな優先順位は H. 263の VLCの処理にも対応することができ、 また、 画像 データによって任意に N e wL e V e 1信号を用いて生成した V L Cデータ、 N ewR ti n信号を用いて生成した VLCデータの優先順位を変えることが可能と なる。 これによりエスケープモードにおけるサイクル数 減した可変長符号化 装置を得ることができる。
また、 本実施の形態 3による可変長符号化装置において； カウンタを制御し、 VLCコードを正しくない回数に力ゥントさせることで、 優先順位を任意に設定 することが可能である。 つまり、 第 7図でカウンタは通常の VLCデータ、 Ne wL e V e 1信号を用いて生成した VLCデータ、 N e wR u n信号を用いて生 成した VLCデータ、 FLCデータの順番で VLCデータを出力するものとして いるが、 カウンタを制御して、 通常の VLCデータ、 NewRun信号を用いて 生成した VLCデータ、 NewL e v e 1信号を用いて生成した V L Cデータ、 F L Cデータの順番に設定してもよい。 このような順番に 定を変えた場合でも 、 同様の効果を得ることができる。 また、 優先順位を通常め VLCデータ、 FL Cデータの順番に設定することで、 H. 263に対応し 処理を行うことも可能 である。
(実施の形態 4)
本実施の形態 4の可変長符号化装置は、 1つの VLCテーブルを用いて VLC を行い、 しかも余分な処理にアクセスしないようにするものである。
第 10図は、 本発明の実施の形態 4による可変長符号化装置の構成を説明する ためのプロック図である。
第 10図において、 第 6図と同一符号は同一または相当する部分を示している 150は L e v e l絶対値信号 104と NewL e v e l信号 140のうち、 いずれか一方の信号を選択する第 3の選択回路、 1 51 3の選択回路 1 50 の出力信号、 1 52は Ru n信号 102と N e wRu n信号 137のうち、 いず れか一方の信号を選択する第 4の選択回路、 1 53は第 4の選択回路 1 52の出 力信号、 154は V L Cデータ信号 134を入力する制御回路、 157は第 3の 選択回路 150を制御し、 L e v e l絶対値信号 104と NewL e v e 1信号 140のうち、 いずれか一方の信号を選択する第 3の選択信号、 158は第 4の 選択回路 152を制御し、 1 1111信号102と Ne wRun信号 137のうち、 いずれか一方の信号を選択する第 4の選択信号、 1 59は L e v e l絶対値信号 104と、 L a s t信号 1 01と、 固定値とを入力する第 1の選択回路、 160 は第 1の選択回路 1 59により L e v e 1絶対値信号 104または固定値を出力 する第 1の出力信号、 16 1は第 1の選択回路 159によ L a s t信号 101 または固定値を出力する第 2の出力信号、 162は Run信号 102と、 L a s t信号 101と、 固定値とを入力する第 2の選択回路、 ϊ''63は第 2の選択回路 162により Ru n信号 102または固定値を出力する第 3の出力信号、 1 64 は第 2の選択回路 1 62により L a s t信号 101または固定値を出力する第 4 の出力信号、 155は第 1の選択回路 159を制御し、 L e v e l絶対値信号 1 04と、 L a s t信号 101と、 固定値の中から、 出力する信号を選択する第 1 の選択信号、 156は第 2の選択回路 1 62を制御し、 R u n信号 102と、 L a s t信号 101と、 固定値の中から、 出力する信号を選択する第 2の選択信号 、 1 65は制御回路 154で選択された V L Cデータ信专 34を V L C生成回 路 1 72と第 5の選択回路 1 66に出力する第 5の選択信号、 1 66は VLC生 成信号 1 77と F L Cデータ信号 106とのうち、 いずれか一方の信号を選択す る第 5の選択回路である。
次に本発明の実施の形態 4による可変長符号ィヒ装置の動作について、 第 10図 を用いて説明する。
制御回路 154は第 3の選択信号 157により第 3の選択回路 150を制御し 、 第 4の選択信号 1 58により第 4の選択回路 152を制御する。 そして、 第 3 の選択回路 150は第 3の選択信号 157により制御されて、 L e v e l絶対値 信号 104を選択し、 第 3の選択回路の出力信号 151として VLCテーブル 1 31に出力する。 また、 第 4の選択回路 1 52は第 4の蘧択信号 158により制 御されて、 Ru n信号 102を選択し、 第 4の選択回路の出力信号 1 53として VLCテーブル 1 31に出力する。 VLCテーブル 131は、 L a s t信号 1 0 1と、 S i g n信号 103と、 L e v e l絶対値信号 104としての第 3の選択 回路の出力信号 1 51と、 Run信号 102としての第 4の選択回路の出力信号
153とを入力し、 通常の VLCを行って VLCテーブル出力信号 1 32を生成 し、 第 1のレジスタ 133に出力する。 第 1のレジスタ 1 33は VLCテーブル 出力信号 1 32を保持し、 通常の VLCである VLCデ 信号 134を制御回 路 1 54と VLC生成回路 1 72に出力する。
制御回路 154は通常の VLCデータである VLCデ タ信号 134を入力し 、 VLCテーブルとして正しいか否かの判定を行う。 判定の結果、 VLCデータ 信号 134が VLCとして正しいならば、 制御回路 154は VLCデータ信号 1 34を選択する第 5の選択信号 165を VLC生成回路 1 72と第 5の選択回路
1 66とに出力する。 じ生成回路1 72は、 選択された VLCデータ信号 1 34を通常の VLCデータとし、 VLC生成信号 1 77として第 5の選択回路 1
66に出力する。 第 5の選択回路 1 66は第 5の選択信号 165に制御されて V
5
LC生成信号 1 77を選択し、 データ信号 130として出力する。
次に、 制御回路 154は第 2の選択信号 156により 2の選択回路 162を 制御する。 第 2の選択回路 162は第 2の選択信号 156により制御されて、 R un信号 102と L a s t信号 101とを選択して入力し、 それぞれ第 3の出力 信号 163および第 4の出力信号 1 64として LMAXテーブル 1 17に出力す る。 LMAXテーブル 1 1 7は、 第 3の出力信号 163および第 4の出力信号 1 64を入力し、 LMAXデータ信号 1 18を生成して第 2 減算回路 1 19に出 力する。 第 2の減算回路 1 19は LMAXデータ信号 1 1'8と L e v e 1絶対値 信号 104とを入力し、 L e v e l絶対値信号 104から LMAXデータ信号 1 18を減算し、 その結果を第 2の減算回路の出力信号 13 '8として第 3のレジス タ 139に出力する。 第 3のレジスタ 1 39は第 2の減算回路の出力信号 1 38 を保持し、 Ne wL e V e 1信号 140として第 3の選択回路 1 50に出力する 制御回路 1 54は、 第 3の選択信号 157により第 3の選択回路 150を制御 し、 第 4の選択信号 158により第 4の選択回路 152を制御する。 第 3の選択 回路 1 50は第 3の選択信号 157に制御されて N e wL e V e 1信号 140を 選択し、 第 3の選択回路の出力信号 151として VLCテーブル 131に出力す る。 また、 第 4の選択回路 152は第 4の選択信号 158に制御されて R u n信 号 102を選択し、 第 4の選択回路の出力信号 153と ϋそ VLCテープル 1 3 1に出力する。 VLCテーブル 131は、 L a s t信号 01と、 S i g n信号 103と、 NewL e v e 1信号 140としての第 3の ϊί^回路の出力信号 1 5 1と、 ！！！！信号丄 02としての第 4の選択回路の出力信号 153とを入力し、 LMAX VLCを行って VLCテーブル出力信号 1 32を生成し、 第 1のレジ スタ 133に出力する。 第 1のレジスタ 133は、 LMAX VLCである VL Cテーブル出力信号 132を保持する。
制御回路 1 54は、 LMAXデータである VLCデータ信号 1 34を入力し、 VLCとして正しいか否かの判定を行う。 判定の結果、 ¥ 0データ信号1 34 が VLCとして正しいならば、 制御回路 154は¥ じ ータ信号1 34を選択 する第 5の選択信号 165を VLC生成回路 1 72と第 選択回路 1 66とに 出力する。 じ生成回路1 72は、 ESCコードと、 LMAXでの VLCを示 す符号を付カ卩して符号ィ匕を行い VLC生成信号 177として第 5の選択回路 1 6 6に出力する。 第 5の選択回路 166は第 5の選択信号 1 65に制御されて VL C生成信号 1 Ί 7を選択し、 データ信号 1 30として出力する。
また、 制御回路 1 54は、 第 1の選択信号 1 55により第 1の選択回路 1 59 を制御する。 第 1の選択回路 159は第 1の選択信号 155により制御されて、 L e v e l絶対値信号 104と L a s t信号 101とを il択して入力し、 それぞ れ第 1の出力信号 160および第 2の出力信号 161と UifCRMAXテーブル 1 07に出力する。 RMAXテーブル 107は、 第 1の出力信号 1 60および第 2 の出力信号 16 1を入力し、 RMAXデータ信号 108を生成して第 1の減算回 路 109に出力する。 第 1の減算回路 109は、 RMAXデータ信号 108と R u n信号 102とを入力し、 Ru n信号 102の値から、 RMAXデータ信号 1 08と 1を加算した値を減算し、 その結果を第 1の減算回路の出力信号 1 35と して第 2のレジスタ 136に出力する。 第 2のレジスタ 136は第 1の減算回路 の出力信号 135を保持し、 Ne wRun信号 137として第 4の選択回路 1 5 2に出力する。 ， ·' ·
制御回路 1 54は、 第 3の選択信号 157により、 第 3 ¾選択回路 1 50を制 御し、 第 4の選択信号 158により第 4の選択回路 1 5 を制御する。 第 3の選 択回路 1 50は第 3の選択信号 157に制御されて L e v e l絶対値信号 104 を選択し、 第 3の選択回路の出力信号 1 51として VLCテーブル 131に出力 する。 また、 第 4の選択回路 152は第 4の選択信号 158に制御されて New 1 1111信号1 37を選択し、 第 4の選択回路の出力信号 1 53としで VLCテー ブル 1 31に出力する。 VLCテーブル 1 31は L a s t信号 102と、 S i g n信号 103と、 L e v e l絶対値信号 104としての第 Sの選択回路の出力信 号 151と、 NewRun信号l 37としての第 4の選択回路の出力信号 153 とを入力し、 RMAX VLCを行って VLCテーブル tfci力信号 132を生成し 、 第 1のレジスタ 1 33に出力する。 第 1のレジスタ 1 3：'3は RMAX VLC である VLCテーブル出力信号 132を保持する。 '
制御回路 154は、 RMAX VLCである VLCデータ信号 134を入力し 、 VLCとして正しいか否かの判定を行う。 判定の結果、 VLCデータ信号 1 3 4は VLCとして正しいならば、 制御回路 154は VLCデータ信号 1 34を選 択する第 5の選択信号 1 65を VLC生成回路 1 72と第 5の選択回路 1 66と に出力する。 VLC生成回路 172は、 ESCコードと、 RMAXでの VLCを 示す符号を付加して符号化を行い V L C生成信号 1 77として第 5の選択回路 1 66に出力する。 第 5の選択回路 1 66は第 5の選択信号 1 65に制御きれて V LC生成信号 1 77を選択し、 データ信号 130として出力する。
—方、 制御回路 1 54において、 いずれの V L Cデー 信号 1 34も VLCと して正しくないならば、 第 5の選択回路 166は、 FLGデータ信号 106を選 択し、 データ信号 1 30として出力する。 '
次に、 本発明の実施の形態 4によるサイクル毎の処理内容をまとめた図を第 1 1図に示し説明する。
以下、 各サイクル毎の動作について説明する。 なお、 カツコ内は図中の処理内 容を示す。
第 1 1図より、 1サイクル目 （1 T) は、 通常の VLCである L a s t、 Ru n、 L e v e 1によってテーブルを引く処理を行う （NORMAL VLC)。 ま た、 同時サイクルで、 L e v e 1の値から、 L a s t、 お unに対応する最大の L e V e 1の値である LMAXを減算して Ne wL e V ュを得る （LMAX)
2サイクル目 （2T) は、 通常の VLCの結果が制御回路 154に存在するか 否かの判定を行い（NORMAL VLC判定）、通常の V L Cの結果が存在する ならば、 その結果を出力する （VLC結果)。 また、 同時サイクルで Ru nの値か ら、 L a s t、 L e V e 1に対応する最大の Runの値である RMAXに 1を加 算した値を減算して Ne wRunを得る （RMAX)。 ま,た、 L a s t, Run, N e wL e v e 1の組に対応する V L Cを行う （LMAX： VLC)。
3サイクル目 （ 3 T) は、 L a s t、 Run, N e w L e v e 1の組に対応す る VLCの結果が制御回路 154に存在するか否かの判 行い （LMAX V LC判定）、 LMAX V L Cの結果が存在するならば、そ—の結果を出力する.（V L C結果）、 また、 同時サイクルで L a s t、 NewRu'n、 L e v e lの組に対 応する VLCを行う （RMAX VLC)
4サイクル目 （4T) は、 L a s t、 Ne wRu n、 L e v e lの組に対応す る VLCの結果が制御回路 154に存在するか否かの判定を行い （RMAX V LC判定）、 RMAX VLCの結果が存在するならば、そ.の結果を出力する （V LC結果)。一方、上述したいずれの VLC結果も制御回路 154に存在していな いと判定したならば、 La s t、 Run、 L e v e 1を F L Cによって処理を行 い、 その結果を出力する （FLC結果)。
このように、 本実施の形態 4による可変長符号化装置によれば、 通常の VLC を行うのと同時に Ne wL e v e 1信号を算出し、 第 1のエスケープモードを実 行する 2サイクル目で NewRun信号を算出するものとしたので、 常に 1サイ クル目で R M A Xテーブルにアクセスすることがなく、 消費電力を削減すること ができる。 また、 従来 VLCの処理に 6サイクルを要して! f、たが、 本実施の形態 4によれば処理サイクル数を 4サイクルに削減すること; できる。 さらに、 従来 は 3つの VL Cテーブルを用いて処理を行っていたが、 つの VLCテーブルで V L Cを行うことが可能となるため、 回路面積の削減を囪 ¾ことができる。 なお、 本実施の形態 4による可変長符号化装置において、 予め設定した優先順 位は、 通常の VLCデータ、 NewLe v e 1信号を用いて生成した V L Cデー タ、 N e wRu n信号を用いて生成した VLCデータ、 FLCデータの順番で信 号を選択するものとしたが、 この順番に限るものではなく、 優先順位を通常の V LCデータ、 N e wRu n信号を用いて生成した VLCデータ、 NewL e v e 1信号を用いて生成した VLCデータ、 FLCデータとじてもよい。 また、 さら に優先順位を通常の VLCデータ、 FLCデータとすることで、 NewL e v e 1信号を用いて生成した VLCデータ、 N e wRu n信号を用いて生成した VL Cデータを選択することなく VLC化を行うことも可能である。 つまり、 そのよ うな優先順位は H. 263の VLCの処理にも対応することができ、 また、 画像 データによって任意に Ne wL e V e 1信号を用いて生成した V L Cデータ、 N e wRu n信号を用いて生成した VLCデータの優先順位を変えることが可能と なる。 これによりエスケープモードにおけるサイクル数を削減した可変長符号化 装置を得ることができる。 産業上の利用可能性
以上のように本発明に係る可変長符号化方法および可変長符号化装置は、 演算 サイクル数を少なくし、 効率よく可変長符号ィ匕の処理を行うことができるので、 特に、 MPEG4や H. 263等の規格に準拠した動画像の圧縮処理に適してい る。

Claims

請求の範囲
1. 一次元配列に並び替えた離散コサイン変換係数から、 先行するゼロの係数 である R u nと、 非ゼロの係数値である L e V e 1と、 該非ゼ口の係数が最後で あるかどうかを示す L a s tを、 （L a s t、 Run, L e v e l) の糸且として、 これに一意的な符号を割り当てる V L C化を行い、 V L Cの割り当てが出来ない 場合には、 3つのエスケープモードを適用し、 符号化を行う可変長符号化方法に おいて、
(L a s t, Run, L e v e l ) の組で符号割り当てを行うステップ （ a ) と、
第 1のエスケープモードとして、 L e v e lから、 （L a s t、 Ru n) に対応 する最大の L e v e 1である LMAXを減算し、 該得られた補正 L e v e 1を含 む、 （L a s t、 Ru n、補正 L e v e 1 ) の組に対して、,符号割り当てを行うス テツプ （b) と、 : '
- 第 2のエスケープモードとして、 Ru nから、 （L a s 、 L e V e 1 ) に対応 する最大の Ru nである RMAXに 1を加算した値を減算し、 該得られた補正 R u nを含む、 （L a s t、補正 Ru n、 L e v e 1 ) の組に対して、符号割り当て を行うステップ （c) と、
第 3のエスケープモードとして、 FLCの割り当てを行うステップ （d) との 処理を並列に行い、
上記ステップ （a) 〜 （d) で割り当てた符号を、 （a); (b)， (c), (d) の 優先順位で選択し、 符号として出力するステップ （e) ^を含む、
ことを特徴とする可変長符号化方法。 '
2. 請求の範囲第 1項記載の可変長符号化方法において、
上記可変長符号の割り当て方法は、 上記ステップ （e) 'における符号化された データを選択する優先順位を、 （a), (b), (c), (d)、 又は （a), (c), (b )， （d)、又は （a), (d) の 3つのパターンのうちいずれか 1つのパターンを選 択する、
ことを特徴とする可変長符号化方法。
3. L e v e l信号の絶対値である L e v e 1絶対値衛号および L a s t信号 を入力する RMAXテーブルと、 Ru n信号おょぴ上記 I:' 'a s t信号を入力する LMAXテ一ブルと、 上記 L e V e 1絶対値信号、 上記 e v e 1信号の正負を 示す信号、 上記 Run信号、 および上記 L a s t信号を入力する第 1の V L Cテ 一ブルと、 上記 Run信号から、 上記 RMAXテーブルの出力信号と 1の合計を 減算する第 1の減算回路と、 該第 1の減算回路の出力信号を保持する第 2のレジ スタと、 該第 2のレジスタの出力信号、 上記 L e V e 1絶対値信号、 上記 L e v e 1信号の正負を示す信号おょぴ上記 L a s t信号を入力する第 2の V L Cテー ブノレと、 上記 L e v e I絶対値信号から上記 LMAXテーブルの出力信号を減算 する第 2の減算回路と、 該第 2の減算回路の出力信号を保持する第 3のレジスタ と、 該第 3のレジスタの出力信号、 上記 L e v δ 1信号め正負を示す信号、 上記 Run信号および上記 L a s t信号を入力する第 3の V Π Cテーブルと、 上記第 1の VLCテーブルの出力信号を保持する第 1のレジスタと、 上記第 2の VLC テーブルの出力信号を保持する第 4のレジスタと、 上記第 3の VLCテーブルの 出力信号を保持する第 5のレジスタと、 上記第 4のレジスタの出力信号を入力す る RMAX VLC生成回路と、 上記第 5のレジスタの出力信号を入力する LM AX VLC生成回路と、 上記 L e v e 1信号、 上記 Ru 信号、 および上記 L a s t信号を入力する FLC生成回路と、 上記第 1のレジスタの出力信号、 上記 第 4のレジスタの出力信号、 上記第 5のレジスタの出力信号を入力する制御回路 と、 上記第 1のレジスタの出力信号、 上記 RMAX Vt'b生成回路の出力信号 、 上記 LMAX VLC生成回路の出力信号、 および上記 LC生成回路の出力 信号を入力する選択回路とを備え、 ' '
上記制御回路は、 上記第 1のレジスタの出力信号と、 上記第 4のレジスタの出 力信号と、 上記第 5のレジスタの出力信号とが VLCとして正しいかどうかを判 定し、 判定した結果を示す選択信号を上記選択回路に出力し、
上記選択回路は、 上記選択信号により、 上記第 1のレジスタの出力信号、 上記 RMAX VLC生成回路の出力信号、 上記 LMAX VLC生成回路の出力信 号、 上記 FLC生成回路の出力信号から、 いずれか一つの出力信号を選択し、 符 号として出力する、 ：. ことを特徴とする可変長符号化装置。
4. 請求の範囲第 3項記載の可変長符号化装置において、
上記制御回路は、 上記第 1のレジスタの出力信号と、 上記第 4のレジスタの出 力信号と、 上記第 5のレジスタの出力信号とが VLCとして正しいかどうかを判 定し、 判定した結果を予め設定した優先順位に従って、 ±記選択回路に出力する ことを特徴とする可変長符号化装置。
5. L e v e l信号の絶対値である L e v e 1絶対値信号、 および L a s t信 号を入力する RMAXテーブルと、 Run信号、 および上記 L a s t信号を入力 する LMAXテーブルと、 上記 Run信号から、 上記 RMAXテーブルの出力信 号と 1の合計を減算する第 1の減算回路と、 上記 e v e 1絶対値信号から上記 LMAXテーブルの出力信号を減算する第 2の減算回路と'、 上記第 1の減算回路 の出力信号を保持する第 2のレジスタと、 上記第 2の減算回路の出力信号を保持 する第 3のレジスタと、 該第 3のレジスタの出力信号、 および上記 L e v e I絶 対値信号のいずれかを選択する第 1の選択回路と、 上記 2のレジスタの出力信 号、 および上記 Run信号のいずれかを選択する第 2の選択回路と、 上記第 1の 選択回路の出力信号、 上記第 2の選択回路の出力信号、 上記 L e v e 1信号の正 負を示す信号、 および上記 La s t信号を入力する VLCテーブルと、 該 VLC テーブルの出力信号を保持する第 1のレジスタと、 上記 e V e 1信号、 上記 R un信号、 および上記 L a s ΐ信号を入力する F L C生成回路と、 上記第 1のレ ジスタの出力信号を入力する制御回路と、 上記第 1のレジスタの出力信号、 およ ぴ上記制御回路の出力信号を入力する VLC生成回路と、 該 VLC生成回路の出 力信号、 および上記 F L C生成回路の出力信号を入力する第 3の選択回路とを備 え、 ： ϋ
第 1周期で、 上記第 1の選択回路は上記制御回路から出力される第 1の選択信 号を入力し、 上記 L e V e 1絶対値信号を選択して上記 V L Cテーブルに出力し 、 上記第 2の選択回路は上記制御回路から出力される第 2の選択信号を入力し、 上記 Ru n信号を選択して上記 VLCテーブルに出力し、.上記 VLCテーブルは VLCを実行し、 その出力信号を上記第 1のレジスタに出力し、 第 2周期で、 上 記制御回路は上記第 1のレジスタの出力信号が通常の VLCとして正しいかどう かを判定し、 上記第 1のレジスタの出力信号が通常の VLCとして正しいと判定 したならば、 その判定の結果を示す第 3の選択信号を上 IB V L C生成回路および 上記第 3の選択回路に出力し、 上記 V L C生成回路は上記第 1のレジスタの出力 信号を通常の VLC符号として出力し、 上記第 3の選択回路は上記第 3の選択信 号により、 上記 VLC生成回路の出力信号を選択して出力し、
第 1周期で、 上記 LMAXテーブルは、 上記 La s t 号と上記 Run信号と を入力し、 LMAXデータ信号を生成して上記第 2の減算回路に出力し、 該第 2 の減算回路は上記 LMAXデータ信号と上記 L e v e 1絶対値信号とを入力し、 該 L e V e 1絶対値信号から上記 LMAXデータ信号を減算し、 その結果を第 3 のレジスタに出力し、 第 2周期で、 上記第 1の選択回路は上記制御回路から出力 される第 1の選択信号を入力し、 上記第 3のレジスタの出力信号を選択して上記 VLCテーブルに出力し、 上記第 2の選択回路は上記制御回路から出力される第 2の選択信号を入力し、 上記 R u n信号を選択して上記 VL Cテーブルに出力し 、 上記 VLCテーブルは VLCを実行し、 その出力信号 上記第 1のレジスタに 出力し、 第 3周期で、 上記制御回路は上記第 2周期で行おれた通常の VLCの判
.■ '，
定が正しくなければ、 上記第 1のレジスタの出力信号が！:' MAX VLCとして 正しいかどうかを判定し、 上記第 1のレジスタの出力信号 LMAX VLCと して正しいと判定したならば、 その判定の結果を示す第 3の選択信号を上記 VL C生成回路および上記第 3の選択回路に出力し、 上記 VLC生成回路は上記第 1 のレジスタの出力信号を LMAX VLC符号として出力し、 上記第 3の選択回 路は上記第 3の選択信号により、 上記 VLC生成回路の出力信号を選択して出力 し、
第 1周期で、 上記 RMAXテーブルは上記 L a s t信号と上記 L e v e 1絶対 値信号とを入力し、 RMAXデータ信号を生成して上記第 1の減算回路に出力し 、 該第 1の減算回路は上記 RMAXデータ信号と上記 Ri^n信号とを入力し、 該 Run信号から、 上記 RMAXデータ信号と 1を加算しお直を減算し、 その結果 を上記第 2のレジスタに出力し、 第 3周期で、 上記第 1の選択回路は上記制御回 路から出力される第 1の選択信号を入力し、 上記 L e V e 1絶対値信号を選択し て上記 V L Cテーブルに出力し、 上記第 2の選択回路は上記制御回路から出力さ れる第 2の選択信号を入力し、 上記第 2のレジスタの出力信号を選択して上記 V LCテーブルに出力し、 上記 VLCテーブルは VLCを表行し、 その出力信号を 上記第 1のレジスタに出力し、 第 4周期で、 上記制御回路は上記第 3周期で行わ れた LMAX VLCの判定が正しくなければ、 上記第 1のレジスタの出力信号 が RMAX VLCとして正しいかどうかを判定し、 上記第 1のレジスタの出力 信号が RMAX VLCとして正しいと判定したならば、 第 3の選択信号を上記 VL C生成回路および上記第 3の選択回路に出力し、 上記 VL C生成回路は上記 第 1のレジスタの出力信号を RMAX VLC符号として出力し、 上記第 3の選 択回路は上記第 3の選択信号により、 上記 VLC生成回路の出力信号を選択して 出力し、 '：
上記制御回路に入力される上記第 1のレジスタの出力信 が、 いずれも V L C として正しくないと判定したならば、 第 5周期で、 上記 §'3の選択回路は上記 F LC生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。
6. L e v e l信号の絶対値である L e v e 1絶対値信号および L a s t信号 を入力する RMAXテーブルと、 Run信号および上記 L a s t信号を入力す'る LMAXテーブルと、 上記 Ru n信号から、 上記 RMAXテーブルの出力信号と 1の合計を減算する第 1の減算回路と、 上記 L e v e 1 fe対値信号から上記 LM AXテーブルの出力信号を減算する第 2の減算回路と、 上記第 1の減算回路の出 力信号を保持する第 2のレジスタと、 上記第 2の減算回路の出力信号を保持する 第 3のレジスタと、 該第 3のレジスタの出力信号、 およ 上記 L e v e 1絶対値 信号のいずれかを選択する第 1の選択回路と、 上記第 2 :レジスタの出力信号、 および上記 Ru n信号のいずれかを選択する第 2の選択回路と、 上記第 1の選択 回路の出力信号、 上記第 2の選択回路の出力信号、 上記 L e V e 1信号の正負を 示す信号、 および上記 La s t信号を入力する VLCテーブルと、 該 VLCテー プルの出力信号を保持する第 1のレジスタと、 上記 L e V e 1信号、 上記 R u n 信号、 および上記 La s t信号を入力する FLC生成回路と、 上記第 1のレジス タの出力信号を入力する制御回路と、 上記第 1のレジスダの出力信号、 および上 記制御回路の出力信号を入力する VLC生成回路と、 該 yLc生成回路の出力信 号、 および上記 F L C生成回路の出力信号を入力する第 3·の選択回路とを備え、 第 1周期で、 上記第 1の選択回路は上記制御回路から出力される第 1の選択信 号を入力し、 上記 L e V e 1絶対値信号を選択して上記 y L Cテープノレに出力し 、 上記第 2の選択回路は上記制御回路から出力される第 2;の選択信号を入力し、 上記 R u n信号を選択して上記 VL Cテーブルに出力し、': 記 V L Cテーブルは VLCを実行し、 その出力信号を上記第 1のレジスタに出力し、 第 2周期で、 上 記制御回路は上記第 1のレジスタの出力信号が通常の VL Cとして正しいかどう かを判定し、 上記第 1のレジスタの出力信号が通常の VLCとして正しいと判定 したならば、 その判定の結果を示す第 3の選択信号を上記 VL C生成回路および 上記第 3の選択回路に出力し、 上記 V L C生成回路は上記第 1のレジスタの出力 信号を通常の V L C符号として出力し、 上記第 3の選択 lifeは上記第 3の選択信 号により、 上記 VL C生成回路の出力信号を選択して出 し、
第 1周期で、 上記 LMAXテーブルは、 上記 L a s t信号と上記 Run信号と を入力し、 LMAXデータ信号を生成して上記第 2の減 ί¾路に出力し、 該第 2 の減算回路は上記 LMAXデータ信号と上記 L e V e 1絶封値信号とを入力し、 該 L e v e 1絶対値信号から上記 LMAXデータ信号を減算し、 その結果を第 3 のレジスタに出力し、 第 2周期で、 上記第 1の選択回路は上記制御回路から出力 される第 1の選択信号を入力し、 上記第 3のレジスタの出力信号を選択して上記 VL Cテーブルに出力し、 上記第 2の選択回路は上記制御回路から出力される第 2の選択信号を入力し、 上記 R u n信号を選択して上記 V L Cテーブルに出力し 、 上記 VL Cテーブルは VLCを実行し、 その出力信号を h記第 1のレジスタに 出力し、 第 3周期で、 上記制御回路は上記第 2周期で行おれた通常の VL Cの判
Figure imgf000050_0001
C生成回路および上記第 3の選択回路に出力し、 上記 V' L C生成回路は上記第 1. のレジスタの出力信号を LMAX VLC符号として出力し、 上記第 3の選択回 路は上記第 3の選択信号により、 上記 V L C生成回路の出力信号を選択して出力 し、
第 1周期で、 上記 RMAXテーブルは上記 L a s t信号と上記 L e v e 1絶対 値信号とを入力し、 RMAXデータ信号を生成して上記第 1の減算回路に出力し 、 該第 1の減算回路は上記 RMAXデータ信号と上記 Ru.n信号とを入力し、 該 Run信号から、 上記 RMAXデータ信号と 1を加算し; tこ値を減算し、 その結果 を上記第 2のレジスタに出力し、 第 3周期で、 上記第 1 ©選択回路は上記制御回 路から出力される第 1の選択信号を入力し、 上記 L e v e 1絶対値信号を選択し て上記 V L Cテーブルに出力し、 上記第 2の選択回路は上記制御回路から出力さ れる第 2の選択信号を入力し、 上記第 2のレジスタの出力信号を選択して上記 V LCテーブ^ こ出力し、 上記 VLCテープレは VLCを実行し、 その出力信号を 上記第 1のレジスタに出力し、 第 4周期で、 上記制御回路は上記第 3周期で行わ れた LMAX VLCの判定が正しくなければ、 上記第 1のレジスタの出力信号 が RMAX VLCとして正しいかどうかを判定し、 上言第 1のレジスタの出力 信号が RMAX VLCとして正しいと判定したならば、 第 3の選択信号を上記 VLC生成回路および上記第 3の選択回路に出力し、 上己 LC生成回路は上記 第 1のレジスタの出力信号を RMAX VLC符号とし ¾}力し、 上記第 3の選 択回路は上記第 3の選択信号により、 上記 VL C生成回路の出力信号を選択して 出力し、
上記制御回路に入力される上記第 1のレジスタの出力信号が、 いずれも VLC として正しくないと判定したならば、 第 4周期で、 上記第 3の選択回路は上記 F LC生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。 '
7. 請求の範囲第 5項または請求の範囲第 6項記載の可 長符号化装置におい て、 '
上記制御回路は、 上記第 1のレジスタの出力信号が vi .Cとして正しいかどう かを判定し、 さらに正しくない場合の周期の回数を判断して VLCの制御を行い
、 予め設定した優先順位に従って、 VLCの出力順位を変更する、
ことを特徴とする可変長符号化装置。
8. L e v e l信号の絶対値である L e v e 1絶対値信号、 L a s t信号、 お よび固定値を入力し、 上記 L e V e I絶対値信号もしくは上記固定値のいずれか を選択して出力する第 1の出力信号、 および上記 La s t信号もしくは上記固定 値のいずれかを選択して出力する第 2の出力信号を出力する第 1の選択回路と、 上記第 1の出力信号および上記第 2の出力信号を入力する RMAXテーブルと、 Run信号、 上記 L a s t信号、 および固定値を入力し、 上記 R u n信号もしく は上記固定値のいずれかを選択して出力する第 3の出力 号、 および上記 La s t信号もしくは上記固定値のいずれかを選択して出力す 4の出力信号を出力 する第 2の選択回路と、 上記第 3の出力信号および上記 ' 4の出力信号を入力す る LMAXテーブルと、 上記 Run信号から、 上記 RMAXテーブルの出力信号 と 1の合計を減算する第 1の減算回路と、 上記 e V e 1絶対値信号から上記 L MAXテーブルの出力信号を減算する第 2の減算回路と、 上記第 1の減算回路の 出力信号を保持する第 2のレジスタと、 上記第 2の減算回路の出力信号を保持す る第 3のレジスタと、 該第 3のレジスタの出力信号および上記 L e V e 1絶対値 信号のいずれかを選択する第 3の選択回路と、 上記第 2のレジスタの出力信号お よび上記 Run信号のいずれかを選択する第 4の選択回路と、 上記第 3の選択回 路の出力信号、 上記第 4の選択回路の出力信号、 上記 L e'.v e 1信号の正負を示 す信号、 および上記 La s t信号を入力する VLCテーダ〉レと、 該 VLCテープ ルの出力信号を保持する第 1のレジスタと、 上記 L e v e;l信号、 上記 Run信 号、 および上記 La s t信号を入力する FLC生成回路と、 上記第 1のレジスタ の出力信号を入力する制御回路と、 上記第 1のレジスタの出力信号、 および上記 制御回路の出力信号を入力する VLC生成回路と、 該 VLC生成回路の出力信号 、 および上記 F L C生成回路の出力信号を入力する第 5の選択回路とを備え、 第 1周期で、 上記第 1の選択回路は上記制御回路から出力される第 1の選択信 号を入力して固定値を選択し、 上記第 2の選択回路は上記制御回路から出力され る第 2の選択信号を入力して、 上記 Ru n信号および上言己 L a s t信号を選択し 、 上記第 3の選択回路は上記制御回路から出力される第 3: 選択信号を入力し、 上記 L e V e 1絶対値信号を選択して上記 VL Cテーブ^に出力し、 上記第 4の 選択回路は上記制御回路から出力される第 4の選択信号を入力し、 上記 Ru n信 号を選択して上記 V L Cテーブルに出力し、 上記 V L Cテーブルは V L Cを実行 し、 その出力信号を上記第 1のレジスタに出力し、 第 2周期で、 上記制御回路は 上記第 1のレジスタの出力信号が通常の VLCとして正し :いかどうかを判定し、 上記第 1のレジスタの出力信号が通常の VLCとして正 ΐ¾、と判定したならば、 その判定の結果を示す第 5の選択信号を上記 V L C生成回路、 および上記第 5の 選択回路に出力し、 上記 VLC生成回路は、 上記第 1の ジスタの出力信号を通 常の VLC符号として出力し、 上記第 5の選択回路は上記第 5の選択信号により 、 上記 VLC生成回路の出力信号を選択して出力し、
第 1周期で、 上記 LMAXテーブルは、 上記 La s t信号と上記 Run信号と を入力し、 LMAXデータ信号を生成して上記第 2の減算回路に出力し、 該第 2 の減算回路は上記 LMAXデータ信号と上記 L e V e 1絶対値信号とを入力し、 該 L e V e 1絶対値信号から上記 L MAXデータ信号を し、 その結果を第 3 のレジスタに出力し、 第 2周期で、 上記第 3の選択回路ほ上記制御回路から出力 される第 3の選択信号を入力し、 上記第 3のレジスタの出力信号を選択して上記 V L Cテーブルに出力し、 上記第
4の選択信号を入力し、 上記 Ru
Figure imgf000053_0001
、 上記 VLCテーブルは VLCを実行し、 その出力信号を上記第 1のレジスタに 出力し、 第 3周期で、 上記制御回路は上記第 2周期で行われた通常の VLCの判 定が正しくなければ、 上記第 1のレジスタの出力信号が LMAX VLCとして 正しいかどうかを判定し、 上記第 1のレジスタの出力信号が LMAX VLCと して正しいと判定したならば、 その判定の結果を示す第 の選択信号を上記 VL C生成回路および上記第 5の選択回路に出力し、 上記 VlL C生成回路は上記第 1 のレジスタの出力信号を LMAX VLC符号として出力し、 上記第 5の選択回 路は上記第 5の選択信号により、 上記 V L C生成回路の 力信号を選択して出力 し、 Γ
第 2周期で、 上記 RMAXテーブルは上記 L a s t信号と上記 L e v e 1絶対 値信号とを入力し、 RMAXデータ信号を生成して上記第 1の減算回路に出力し 、 該第 1の減算回路は上記 RMAXデータ信号と上記 Run信号とを入力し、 該 Run信号から、 上記 RMAXデータ信号と 1を加算した値を減算し、 その結果 を上記第 2のレジスタに出力し、 第 3周期で、 上記第 3の選択回路は上記制御回 路から出力される第 3の選択信号を入力し、 上記 L e V 1絶対値信号を選択し て上記 VLCテーブルに出力し、 上記第 4の選択回路は土記制御回路から出力さ れる第 4の選択信号を入力し、 上記第 2のレジスタの出力信号を選択して上記 V LCテーブルに出力し、 上記 VLCテーブ^^は VLCを実行し、 その出力信号を 上記第 1のレジスタに出力し、 第 4周期で、 上記制御回路は上記第 3周期で行わ れた LMAX VLCの判定が正しくなければ、 上記第 1のレジスタの出力信号 が RMAX VLCとして正しいかどうかを判定し、 上記第 1のレジスタの出力 信号が RMAX VLCとして正しいと判定したならば、 その判定の結果を示す 第 5の選択信号を上記 V L C生成回路および上記第 3の選択回路に出力し、 上記 VLC生成回路は上記第 1のレジスタの出力信号を RMAX VLC符号として 出力し、 上記第 5の選択回路は上記第 5の選択信号によ!^ 上記 VLC生成回路 の出力信号を選択して出力し、
上記制御回路に入力される上記第 1のレジスタの出力信号が、 レ、ずれも V L C として正しくないと判定したならば、 第 4周期で、 上記第 5の選択回路は上記 F L C生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。
9. 請求の範囲第 8項記載の可変長符号化装置において、
上記制御回路は、 上記第 1のレジスタの出力信号が VLCとして正しいかどう かを判定し、 さらに正しくない場合の周期の回数を判断し t VLCの制御を行い 、 予め設定した優先順位に従って、 VLCの出力順位を弯更する、
ことを特徴とする可変長符号化装置。
PCT/JP2001/004300 2000-05-23 2001-05-23 Variable length encoding method and variable length encoder Ceased WO2001091470A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001586928A JP3573735B2 (ja) 2000-05-23 2001-05-23 可変長符号化方法および可変長符号化装置
US10/031,711 US6636168B2 (en) 2000-05-23 2001-05-23 Variable length coding method and variable length coding apparatus
EP01934315A EP1294197A4 (en) 2000-05-23 2001-05-23 METHOD AND DEVICE FOR CODING WITH VARIABLE LENGTH

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-151193 2000-05-23
JP2000151193 2000-05-23

Publications (1)

Publication Number Publication Date
WO2001091470A1 true WO2001091470A1 (en) 2001-11-29

Family

ID=18656790

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/004300 Ceased WO2001091470A1 (en) 2000-05-23 2001-05-23 Variable length encoding method and variable length encoder

Country Status (4)

Country Link
US (1) US6636168B2 (ja)
EP (1) EP1294197A4 (ja)
JP (1) JP3573735B2 (ja)
WO (1) WO2001091470A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006067396A (ja) * 2004-08-27 2006-03-09 Matsushita Electric Ind Co Ltd 可変長符号化装置、撮像装置
US7248191B2 (en) 2005-06-01 2007-07-24 Matsushita Electric Industrial Co., Ltd. Variable-length coding method, variable-length coding device and imaging system
RU2413360C1 (ru) * 2006-11-14 2011-02-27 Квэлкомм Инкорпорейтед Эффективное по использованию памяти адаптивное блочное кодирование
JP2016149786A (ja) * 2016-03-22 2016-08-18 富士通株式会社 圧縮プログラム、圧縮方法、圧縮装置、伸張プログラム、伸張方法、伸張装置およびデータ転送システム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1242621C (zh) * 2000-08-12 2006-02-15 罗伯特-博希股份公司 变换系数的整数近似方法以及编码器和译码器
US7433824B2 (en) * 2002-09-04 2008-10-07 Microsoft Corporation Entropy coding by adapting coding between level and run-length/level modes
DE60330198D1 (de) 2002-09-04 2009-12-31 Microsoft Corp Entropische Kodierung mittels Anpassung des Kodierungsmodus zwischen Niveau- und Lauflängenniveau-Modus
US7724827B2 (en) * 2003-09-07 2010-05-25 Microsoft Corporation Multi-layer run level encoding and decoding
US20050249292A1 (en) * 2004-05-07 2005-11-10 Ping Zhu System and method for enhancing the performance of variable length coding
US7693709B2 (en) * 2005-07-15 2010-04-06 Microsoft Corporation Reordering coefficients for waveform coding or decoding
US7599840B2 (en) 2005-07-15 2009-10-06 Microsoft Corporation Selectively using multiple entropy models in adaptive coding and decoding
US7684981B2 (en) 2005-07-15 2010-03-23 Microsoft Corporation Prediction of spectral coefficients in waveform coding and decoding
US7933337B2 (en) 2005-08-12 2011-04-26 Microsoft Corporation Prediction of transform coefficients for image compression
US7565018B2 (en) 2005-08-12 2009-07-21 Microsoft Corporation Adaptive coding and decoding of wide-range coefficients
US8184710B2 (en) 2007-02-21 2012-05-22 Microsoft Corporation Adaptive truncation of transform coefficient data in a transform-based digital media codec
US8179974B2 (en) 2008-05-02 2012-05-15 Microsoft Corporation Multi-level representation of reordered transform coefficients
US8406307B2 (en) 2008-08-22 2013-03-26 Microsoft Corporation Entropy coding/decoding of hierarchically organized data
US8410959B2 (en) * 2010-04-09 2013-04-02 Qualcomm, Incorporated Variable length codes for coding of video data
US10171810B2 (en) 2015-06-22 2019-01-01 Cisco Technology, Inc. Transform coefficient coding using level-mode and run-mode

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998020681A1 (en) * 1996-11-06 1998-05-14 Matsushita Electric Industrial Co., Ltd. Image encoding/decoding method, image encoder/decoder and image encoding/decoding program recording medium

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835145A (en) * 1996-01-19 1998-11-10 Lsi Logic Corporation Conversion system using programmable tables for compressing transform coefficients
JPH1051776A (ja) * 1996-08-01 1998-02-20 Mitsubishi Electric Corp 画像符号化装置
US5901355A (en) 1996-11-01 1999-05-04 Airnet Communications Corp. Method using different frequencies and antenna types for remotes located in an inner or outer region of a cell
JP2870515B2 (ja) * 1996-12-27 1999-03-17 日本電気株式会社 可変長符号化装置
KR100277682B1 (ko) * 1998-08-26 2001-01-15 정선종 줄길이 복호 시스템의 오류 검출 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998020681A1 (en) * 1996-11-06 1998-05-14 Matsushita Electric Industrial Co., Ltd. Image encoding/decoding method, image encoder/decoder and image encoding/decoding program recording medium

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006067396A (ja) * 2004-08-27 2006-03-09 Matsushita Electric Ind Co Ltd 可変長符号化装置、撮像装置
US7248191B2 (en) 2005-06-01 2007-07-24 Matsushita Electric Industrial Co., Ltd. Variable-length coding method, variable-length coding device and imaging system
RU2413360C1 (ru) * 2006-11-14 2011-02-27 Квэлкомм Инкорпорейтед Эффективное по использованию памяти адаптивное блочное кодирование
JP2016149786A (ja) * 2016-03-22 2016-08-18 富士通株式会社 圧縮プログラム、圧縮方法、圧縮装置、伸張プログラム、伸張方法、伸張装置およびデータ転送システム

Also Published As

Publication number Publication date
US6636168B2 (en) 2003-10-21
EP1294197A4 (en) 2004-11-24
US20030006917A1 (en) 2003-01-09
EP1294197A1 (en) 2003-03-19
JP3573735B2 (ja) 2004-10-06

Similar Documents

Publication Publication Date Title
WO2001091470A1 (en) Variable length encoding method and variable length encoder
US6351569B1 (en) Coding method, decoding method, coding device and decoding device
JPS60148279A (ja) 画像処理システム
JP2007514973A (ja) Ｍをｎより小さいとしてｎビット語をｍビット語にトランスコードする方法および装置
CN114020510B (zh) 一种校正系数的压缩方法、装置及存储方法
JPWO2001091470A1 (ja) 可変長符号化方法および可変長符号化装置
JPH07307675A (ja) 可変長復号器及び可変長符号値を復号化する方法
CN101167368B (zh) 一种实现算术编解码的方法及装置
CN1115523A (zh) 数字-模拟转换器噪声降低系统
JP2006339997A (ja) 可変長符号化方式および可変長符号化装置
JPH0879088A (ja) 改善された差分動き符号テーブルを用いた差分動きベクトル値の可変長符号化方法及びその装置
CN1983334A (zh) 一种实现算术编解码的方法及装置
JP4242806B2 (ja) 可変長符号化方法
CN116828196A (zh) 一种基于fpga的jpeg-ls编码器的实现方法
JPH09247466A (ja) 符号化装置
JP2891818B2 (ja) 符号化装置
JP2561854B2 (ja) 符号化装置
JP5200854B2 (ja) 符号化装置、復号装置、及び画像処理システム
JP3127513B2 (ja) 符号化装置
JPH0645945A (ja) 算術符号化方法及びその復号化方法
JPS60251763A (ja) フアクシミリ情報の拡大縮小回路
US5806026A (en) Degrouping method for an MPEG 1 audio decoder
JP3146092B2 (ja) 符号化装置及び復号化装置
TW201141234A (en) System and method for processing image
JPH04219075A (ja) ２値データ符号化方式

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2001934315

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10031711

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 2001934315

Country of ref document: EP