JPH1051776A

JPH1051776A - 画像符号化装置

Info

Publication number: JPH1051776A
Application number: JP20376996A
Authority: JP
Inventors: Yasuhiro Fujino; 康弘藤野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-01
Filing date: 1996-08-01
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】所定期間毎のデータ量を適性に保ちつつ画面
全域に適当な符号化を行う小規模回路で高速に処理可能
な画像符号化装置を得ることを目的とする。【解決手段】ビットシフト回路２９は、量子化回路２
８ａで量子化されたデータを複数種類の所定ビット数ｍ
１〜ｍ４だけシフトし、複数のシフトデータを並列に出
力する。符号量演算手段６１は、複数のシフトデータを
可変長符号化した際のデータ量を、１画面分だけ演算し
て複数のデータ量情報ｂ１〜ｂ４を出力する。スケーリ
ング係数更新回路４２は、データ量情報ｂ１〜ｂ４に応
じて初期の係数ｋ１を更新して得た係数ｋ２を、符号化
手段６２に対し出力する。符号化手段６２は、この係数
ｋ２を用いて符号化することで、符号化後のデータ量を
所望のデータ量未満でかつ所望のデータ量に近い量にす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は画像符号化装置に
関し、特に画像情報を周波数領域に変換して得た変換デ
ータを量子化し、該量子化されたデータを可変長符号化
する画像符号化装置に関するものである。

【０００２】

【従来の技術】近年、マルチメディア化の進展に伴い、
画像のデジタル処理、特に、画像データを圧縮するため
の高能率符号化技術が注目されており、カラー静止画像
の符号化方式の国際標準機関として設立されたＪＰＥＧ
（Joint Photographic ExpertGroup）においてＤＣＴ符
号化方式が国際標準として採用されている。

【０００３】以下、この種の符号化方式の基本システム
の概要について簡単に説明する。図４は、ＤＣＴ方式を
用いた従来の画像符号化装置の概略構成を説明するため
のブロック図である。表１〜表３は図４に示す符号化方
式の処理を説明するための図である。符号化しようとす
るデジタル画像信号は、入力端子２に入力される。入力
端子２に入力された画像信号は、８×８ブロック化回路
４に入力され、ここで二次元的に（８×８）画素からな
る画素ブロックに分割される。ブロック化回路４は、こ
の画素ブロック単位で後段に画像信号を送出する。ＤＣ
Ｔ回路６は、このブロック化回路４から受けた画像信号
を離散コサイン変換（ＤＣＴ）し、周波数領域について
の（８×８）のデータマトリクスを出力する。即ち、表
１に示すような画像データＢ₁₁〜Ｂ₈₈からなる画素ブロ
ックは、ＤＣＴ回路６により表２に示すようなＤ₁₁〜Ｄ
₈₈からなるデータマトリクスに変換される。

【０００４】

【表１】

【０００５】

【表２】

【０００６】ここで、Ｄ₁₁は画素ブロックの直流（Ｄ
Ｃ）成分、即ち、この画素ブロックの平均値を示してい
る。残りの交流成分Ｄ₁₂〜Ｄ₈₈を一般に交流成分Ｄ_ijと
表現すると、この添字のｉ、ｊが大きいほど高い周波数
成分となる。

【０００７】ＤＣＴ回路６から出力されたデータマトリ
クスは、量子化回路８に入力される。一方、量子化マト
リクス発生回路１８は、各ＤＣＴ係数Ｄ₁₁〜Ｄ₈₈に対す
る量子化ステップサイズの重み付けを意味する表３に示
す量子化マトリクスＷ₁₁〜Ｗ₈₈を発生する。スケーリン
グ係数発生回路１６は係数ｋを発生する。この量子化マ
トリクスＷ₁₁〜Ｗ₈₈及び係数ｋは、乗算器２０に入力さ
れる。乗算器２０では、（Ｗ_ij×ｋ）を演算し、量子化
回路８の量子化ステップはこの乗算器２０の出力Ｑ₁₁〜
Ｑ₈₈に従って決定される。ここで、Ｗ_ijは量子化マトリ
クスＷ₁₁〜Ｗ₈₈を表現しており、また、係数ｋは正の値
であり、この係数ｋの値により画質や発生データ量が制
御される。

【０００８】

【表３】

【０００９】実際には、量子化回路８では、Ｄ_ij／Ｑ_ij
が演算され、出力される。この量子化回路８の出力をＲ
₁₁〜Ｒ₈₈とする。この量子化された変換データＲ₁₁〜Ｒ
₈₈はジグザグ変換回路１０にて低周波成分から順に送出
される。即ち、ジグザグ変換回路１０からは、Ｒ₁₁〜Ｒ
₈₈が、Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₃₁，Ｒ₂₂，Ｒ₁₃，Ｒ₁₄，Ｒ
₂₃，Ｒ₃₂，Ｒ₄₁…Ｒ₈₅，Ｒ₈₆，Ｒ₇₇，Ｒ₆₈，Ｒ₇₈，
Ｒ₈₇，Ｒ₈₈の順で可変長符号化（以下ＶＬＣという。）
回路１２に供給される。ＶＬＣ回路１２において、例え
ば、直流成分Ｒ₁₁については近傍に位置する画素ブロッ
ク間で予測値を算出し、この予測値との予測誤差をハフ
マン符号化する。また、交流（ＡＣ）成分Ｒ₁₂〜Ｒ₈₈に
ついては、上述のように低周波成分から高周波成分へと
ジグザグに走査しながら符号化し、量子化出力が０でな
い有意係数はその値によりグループ分類する。分類され
ているグループに与えられているグループ識別番号と、
直前の有意係数との間に挟まれた量子化出力が０の無効
係数のラン長とを組にしてハフマン符号化し、続いてグ
ループ内のいずれの値であるかを示す等長符号を付加す
る。一般に、画像の高周波成分は出現確率が低いため、
ジグザグ走査後のＲ_ijの後半部分はすべて０になること
が多い。従って、このようにして得た可変長符号は非常
に高い圧縮率が期待できる。高周波領域のＤＣＴ係数で
ゼロになるものが多いほど可変長符号化後の符号長が短
くなるのは、ＡＣ係数の符号化の仕組みに起因する。つ
まり、ＡＣ係数の符号化は、有意係数（値がゼロでない
ＡＣ係数）とその有意係数に先行する無効係数（値がゼ
ロのＡＣ係数）のラン長との組合せを可変長符号化する
という仕組みにより、量子化計数値を大きくして（大き
な値で割り算して）、無効係数を増やし、無効係数が連
続するようにすれば、それらの係数をまとめて一つの符
号に変換でき、符号量が減少する。ここで前述の係数ｋ
を大きく取ればＲ_ijが０となる確率が増加し、符号化さ
れたデータの総ビット数ｎｂが減少する。この係数ｋと
総ビット数ｎｂとの関係は、単純減少関数である。

【００１０】ところで、画像を圧縮符号化した場合に、
一般的に細かい絵柄に対しては総ビット数が増大し、滑
らかな画像では総ビット数が減少する傾向がある。この
ため、画像毎にデータ圧縮後の総ビット数が変化し、デ
ジタル電子スチルカメラ等の応用において、画像を記録
する記録媒体の容量が不足してしまうことがあるという
不都合がある。そこで、図５に示すように、出力部にバ
ッファメモリを有して、絵柄に拘わらず、画像毎の総ビ
ット数ｎｂを一定にしたものがある。すなわち、バッフ
ァメモリ１３は、図４における量子化ステップを決定す
る乗算器２０の出力Ｑ_ijに替えてバッファメモリ１３の
使用状態に応じた符号化特性（量子化ステップサイズ）
を量子化回路８に与える。そのため、スケーリング係数
発生回路１６、量子化マトリクス発生回路１８および乗
算器２０に替えて、ＶＬＣ回路１２の出力を記憶するバ
ッファメモリ１３が設けられている。しかしながら、こ
の画像符号化装置は、バッファメモリ１３の使用状態に
応じて、逐次量子化ステップサイズを変化させているこ
とから、画面全体にわたって最適な調整をすることがで
きない。例えば、画面の上半分が平坦で下半分が細かい
絵柄の画像データが入力された場合は、画面の上半分の
画像データの符号化には不必要なビットが割り当てら
れ、下半分の画像データの符号化には十分なビットを割
り当てることができず、画質が劣化してしまう。

【００１１】一方、所望のデータ量となるまで、複数の
量子化ステップサイズを用いて量子化を繰り返し、総ビ
ット数ｎｂを所望の値ｎｂ０未満に抑えるようにした画
像符号化装置を、図６および図７を用いて説明する。図
６と図７は、図中の符号７０で示した一点鎖線の部分で
繋がる。図６および図７の両図を用いて示した画像符号
化装置において、入力端子２０に入力された、符号化し
ようとするデジタル画像信号は、８×８ブロック化回路
２２に入力され、ここで二次元的に（８×８）画素から
なる画素ブロックに分割される。ＤＣＴ回路２４は、こ
のブロック化回路２２から受けた画像信号を離散コサイ
ン変換し、周波数領域についての（８×８）のデータマ
トリクスを出力する。ＤＣＴ回路２４から出力されたデ
ータマトリクスは、ジグザグ変換回路２６において、ジ
グザグ変換される。一方、量子化マトリクス発生回路３
２は、表３に示す量子化マトリクスＷ₁₁〜Ｗ₈₈を発生
し、スケーリング初期係数発生回路３８は係数ｋ１を発
生する。この量子化マトリクスＷ₁₁〜Ｗ₈₈及び係数ｋ１
は、乗算器３４ａに入力される。

【００１２】乗算器３４ａでは、（Ｗ_ij×ｋ）を演算
し、量子化回路２８ａの量子化ステップはこの乗算器３
４ａの出力Ｑ₁₁〜Ｑ₈₈に従って決定される。実際には、
量子化回路２８ａでは、Ｄ_ij／Ｑ_ijが演算され、出力さ
れる。この量子化回路２８ａの出力をＲ₁₁〜Ｒ₈₈とす
る。ＶＬＣ回路３６ａは、量子化回路２８ａの出力をハ
フマン符号化し、グループ内のいずれの値であるかを示
す等長符号を付加する。次に、符号量計算回路４０ａ
は、ＶＬＣ回路３６ａから出力された可変長符号データ
を１画面分累算して、総ビット数ｂ１を求める。係数演
算回路４１ａは、符号量計算回路４０の計算結果に基づ
いて、初期係数ｋ１と異なる係数ｋ２を発生する。乗算
器３４ｂは、この係数ｋ２と量子化マトリクスＷ₁₁〜Ｗ
₈₈を用いて、出力Ｑａ₁₁〜Ｑａ₈₈を量子化回路２８ｂに
与える。係数演算回路４１ａ〜４１ｃでは、符号量計算
回路４０ａ〜４０ｃで得られる１フレーム期間の総符号
量ｂ１〜ｂ３と所望の符号量とを比較して、スケーリン
グ係数の値をｋ２〜ｋ４に更新する。具体的には、例え
ば、係数演算回路４１ａでは、初期係数ｋ１を用いて量
子化した場合の総符号量ｂ１が、所望の符号量よりも大
きければ、スケーリング係数ｋ２をｋ１よりも大きな値
に更新し、初期係数ｋ１を用いて量子化した場合の総符
号量ｂ１が、所望の符号量よりも小さければ、スケーリ
ング係数ｋ２を係数ｋ１よりも小さな値に更新する。こ
れは、一般に、量子化計数値をより大きくすれば、高周
波領域のより多くのＤＣＴ係数がゼロになり、その結
果、可変長符号化後の符号長がより短くなるという性質
があるためである。

【００１３】量子化回路２８ｂには、ジグザグ変換回路
２６の出力が、遅延回路３０ａによって１画面分遅延し
て与えられている。量子化回路２８ｂは、乗算器３４ｂ
の出力Ｑａ₁₁〜Ｑａ₈₈を用い、この遅延回路３０ａの出
力を量子化する。ＶＬＣ回路３６ｂと符号量計算回路４
０ｂは、この量子化回路２８ｂの出力を用い、ＶＬＣ回
路３６ａと符号量計算回路４０ａと係数演算回路４１ａ
と同じように、１画面分累算した総ビット数ｂ２を求
め、係数ｋ３を発生する。同様に、遅延回路３０ｂと量
子化回路２８ｃとＶＬＣ回路３６ｃと符号量計算回路４
０ｃと係数演算回路４１ｃは、係数ｋ３を用い、総ビッ
ト数ｂ３と係数ｋ４を求める。さらに、遅延回路３０ｃ
と量子化回路２８ｄとＶＬＣ回路３６ｄと符号量計算回
路４０ｄは、総ビット数ｂ４を求める。遅延回路３０ｂ
〜３０ｄも、遅延回路３０ａと同様に、入力されたデー
タを１画面分遅延する。最初に発生した係数ｋ１と求め
られた係数ｋ２〜ｋ４は、それぞれ、遅延回路４３ａ〜
４３ｄによって、４画面〜１画面分遅延させられ、一斉
に係数セレクタ４７に入力される。また、符号量計算回
路４０ａ〜４０ｄの出力ｂ１〜ｂ４は、それぞれ、３〜
０画面分遅延させられ、一斉に係数決定回路４５に入力
される。係数決定回路４５は、総ビット数ｂ１〜ｂ４に
基づいて係数ｋ１〜ｋ４のいずれの係数を使用するか決
定し、係数セレクタ４７がこの係数決定回路４５の決定
結果に基づいて係数ｋ１〜ｋ４の選択を行い、選択され
た係数を係数ｋ５として乗算器３４ｅに対し出力する。

【００１４】このような従来の画像符号化装置において
は、総ビット数ｎｂが目標値ｎｂ０よりも多い場合に
は、スケーリング係数ｋを増加させて量子化を行って総
ビット数ｎｂを低減させる。逆に、総ビット数ｎｂが目
標値よりも小さい場合には、スケーリング係数ｋを減少
させて量子化を行って総ビット数ｎｂを増大させる。こ
のような、スケーリング係数を変えた量子化の繰り返し
によって、最終的には出力データ量を目標値に収束させ
る。しかしながら、この方法では、最適なスケーリング
係数を求めるための量子化回路や時間差補償のためのフ
レーム期間遅延回路を多数必要とするため、回路規模が
増大するという欠点がある。

【００１５】

【発明が解決しようとする課題】このように、上述した
従来の画像符号化装置は、出力バッファの使用量に応じ
て逐次符号化特性を変化させて出力レートを一定とした
場合、画面全体にわたって最適な符号化を行うことがで
きず、画質が劣化してしまうという問題があった。ま
た、スケーリング係数を変えて量子化を繰り返して出力
レートを一定とする方法を採用した場合には、回路規模
が非常に増大するという問題があった。この発明は上記
のような問題点を解消するためになされたもので、画面
全域に最適な符号化を行い、かつ、所定期間毎のデータ
量を所望のデータ量未満でこれに近い量に設定すること
ができ、小規模回路で高速に処理するのに適した画像符
号化装置を堤供することを目的とする。

【００１６】

【課題を解決するための手段】第１の発明に係る画像符
号化装置は、画像情報を周波数領域に変換して得た第１
の変換データおよび該第１の変換データに対し所定時間
遅延した第２の変換データを並列に出力する並列化手段
と、制御係数の初期値を用いて前記第１の変換データを
量子化する量子化手段と、前記第１の量子化手段で量子
化されたデータを複数種類の所定ビット数だけシフト
し、複数のシフトデータを並列に出力するシフト手段
と、前記複数のシフトデータを可変長符号化した際のデ
ータ量を、前記所定時間分だけ演算して複数のデータ量
情報を出力する符号量演算手段と、前記複数のデータ量
情報に応じて、データ量を所望のデータ量に近づけるた
め量子化ステップを画面単位で制御する制御係数を初期
値より最適な値に更新する係数更新手段と、前記係数更
新手段の出力する制御係数を用いて前記第２の変換デー
タを量子化し、符号化して得た可変長符号を出力する符
号化手段とを備えて構成される。

【００１７】第２の発明に係る画像符号化装置は、第１
の発明の画像符号化装置において、前記制御係数の初期
値を発生するスケーリング初期係数発生回路と、前記ス
ケーリング初期係数発生回路が出力した前記制御係数の
初期値を前記所定時間遅延させる遅延回路とをさらに備
えて構成される。

【００１８】第３の発明に係る画像符号化装置は、第１
または第２の発明の画像符号化装置において、前記所定
時間は、１画面に相当する時間を含み、前記係数更新手
段は、前記複数のデータ量情報の中から所望のデータ量
より少なく、かつ、該所望のデータ量に最も近いデータ
量情報を検出し、最も近い該データ量情報を得た時に前
記シフト手段においてシフトしたビット数に対応する値
に制御係数を変更することを特徴とする。

【００１９】第４の発明に係る画像符号化装置は、第３
の発明の画像符号化装置において、前記符号量演算手段
は、直流係数差分値のグループ化および交流係数のグル
ープ化を行うとともに、差分直流係数用符号表を用いて
差分直流係数を可変長符号に変換し、交流係数用符号表
を用いて交流係数を可変長符号に変換する可変長符号化
回路と、前記可変長符号化回路から出力された可変長符
号の符号長を１画面分累算して、総ビット数を求める符
号量計算回路とを備えて構成される。

【００２０】第５の発明に係る画像符号化装置は、第３
の発明の画像符号化装置において、前記符号量演算手段
は、直流係数差分値のグループ化および交流係数のグル
ープ化を行い、それらグループ化の結果から符号長を算
出する符号長算出回路と、前記符号長算出回路から出力
された可変長符号の符号長を１画面分累算して、総ビッ
ト数を求める符号量計算回路とを備えて構成される。

【００２１】

【発明の実施の形態】

実施の形態１．以下、図面を参照してこの発明の実施の
形態１による画像符号化装置について説明する。図１は
実施の形態１に係る画像符号化装置の構成を示すブロッ
ク図である。画像符号化装置の入力端子２０に入力され
た、符号化しようとするデジタル画像信号は、８×８ブ
ロック化回路２２に入力される。ここで二次元的に（８
×８）画素からなる画素ブロックに分割される。ブロッ
ク化回路２２は、この画素ブロック単位で後段に画像信
号を送出する。ＤＣＴ回路２４は、このブロック化回路
２２から受けた画像信号を離散コサイン変換し、周波数
領域についての（８×８）のデータマトリクスを出力す
る。即ち、表１に示すような画像データＢ₁₁〜Ｂ₈₈から
なる画素ブロックは、ＤＣＴ回路２４により表２に示す
ようなＤ₁₁〜Ｄ₈₈からなるデータマトリクスに変換さ
れ、ジグザグ変換回路２６に供給される。

【００２２】ジグザグ変換回路２６は、図４のジグザグ
変換回路１０と同様の動作を行い、離散コサイン変換さ
れたデータマトリクスＤ₁₁〜Ｄ₈₈をＤ₁₁，Ｄ₁₂，Ｄ₂₁，
Ｄ₃₁，Ｄ₂₂，Ｄ₁₃，Ｄ₁₄，Ｄ₂₃，Ｄ₃₂，Ｄ₄₁…Ｄ₈₅，Ｄ
₈₆，Ｄ₇₇，Ｄ₆₈，Ｄ₇₈，Ｄ₈₇，Ｄ₈₈の順で出力する。

【００２３】量子化マトリクス発生回路３２は、前述の
量子化マトリクスＷ₁₁〜Ｗ₈₈を発生する。但し、実施の
形態１の画像符号化装置では、各量子化回路２８ａ〜２
８ｂには、既にジグザグ走査されたデータが入力される
ので、この量子化マトリクスＷ₁₁〜Ｗ₈₈もジグザグ走査
に対応した順序で発生され、乗算器３４ａ，３４ｂに供
給される。乗算器３４ａには、スケーリング初期係数発
生回路３８より制御係数の初期値として係数ｋ１が供給
されて、（Ｗ_ij×ｋ１）が演算されて量子化回路２８ａ
に入力される。このようにして、量子化回路２８ａにお
いては、この制御係数ｋ１による量子化データＲ１₁₁〜
Ｒ１₈₈が得られる。この量子化されたデータＲ１₁₁〜Ｒ
１₈₈はビットシフト回路２９に入力される。ビットシフ
ト回路２９では、量子化データＲ１₁₁〜Ｒ１₈₈を、予め
定められたビット数ｍ１，ｍ２，ｍ３，ｍ４だけそれぞ
れ右にシフトする。

【００２４】ビットシフト回路２９においてシフトする
ビット数ｍ１〜ｍ４は、この画像符号化装置が用いられ
るアプリケーション、例えば、処理対象の画像の種類、
圧縮画像の記憶装置・蓄積装置の容量等によってシフト
すべきビット数は異なる設定にする必要がある。例え
ば、実施の形態１では、シフトするビット数として−４
〜４の範囲を挙げたが、アプリケーションによってはそ
れ以外の値を取った方がよい場合もある。そこで、シス
テム側で予め実験をしてアプリケーションに応じた最適
値を求めておき、これをデフォールト値として、実行時
に適当に変更できるよう設定するよう構成してもよい。
ここで、表４〜表７は、ＪＰＥＧ符号化方式におけるハ
フマン符号表の一例を示している。

【００２５】

【表４】

【００２６】

【表５】

【００２７】

【表６】

【００２８】

【表７】

【００２９】量子化されたＤＣＴ係数のうち、直流成分
（ＤＣ係数）は、表４に従ってグループ化されて、グル
ープ番号が決定される。そのグループ番号に対して、表
５のような符号表により、可変長符号化される。このよ
うにして決まった符号語と、同一のグループ中の各ＤＣ
Ｔ係数を区別するための付加ビットとを連結させたもの
が符号化データとなる。例えば、量子化されたＤＣ係数
差分値が“５”ならば、表４により、グループ番号
“３”が割り当てられ、付加ビットは“１０１”とな
る。表５より、グループ番号３の符号語は“１００”と
なる。従って、この場合の符号化データは、“１００１
０１”となる。量子化されたＤＣＴ係数のうち、交流成
分（ＡＣ係数）は、表６に従ってグループ化されて、グ
ループ番号が決定される。量子化出力が０でない有意係
数は、そのグループ番号と、直前の有意係数との間に挟
まれた量子化出力が０の無効係数のラン長との組に対し
て、表７のような符号表により、可変長符号化される。
このようにして決まった符号語と、同一のグループ中の
各ＤＣＴ係数を区別するための付加ビットとを連結させ
たものが符号化データとなる。

【００３０】例えば、量子化されたＡＣ係数値が“２”
で、無効係数のラン長が“１”ならば、表６により、グ
ループ番号“２”が割り当てられ、付加ビットは“１
０”となる。表７より、ラン長１でグループ番号２の符
号語は“１１０１１”となる。従って、この場合の符号
化データは、“１１０１１１０”となる。このような仕
組みで符号化されるので、ＤＣ係数の場合は、グループ
番号が決まると、符号化データ量（符号語のビット数＋
付加ビット数）は一意に決まる。ＡＣ係数の場合は、無
効係数のラン長とグループ番号の組み合わせが決まる
と、符号化データ量は一意に決まる。いずれにせよ、総
ビット数（符号化データ量の総和）を求める際には、Ｄ
ＣＴ係数値自体は重要ではなく、グループ番号（及びＡ
Ｃ係数の無効係数のラン長）が分かれば良い。この実施
の形態１では、ビットシフト回路２９によりシフトされ
るビット数（ｍ１，ｍ２，ｍ３，ｍ４）として、４、
３、２、１、０、−１、−２、−３、−４の値を取り得
る。ビットシフト回路２９によりシフトされるビット数
が、４、３、２または１の場合、量子化出力が、それぞ
れ、１／１６倍、１／８倍、１／４倍または１／２倍さ
れる。つまり、スケーリング係数を、それぞれ、１６
倍、８倍、４倍または２倍したときと同一の量子化出力
が得られ、グループ番号も、それぞれ、同一のものとな
る。

【００３１】ビットシフト回路２９によりシフトされる
ビット数が、−４、−３、−２または−１の場合、量子
化出力が、それぞれ、１６倍、８倍、４倍または２倍さ
れる。この場合、スケーリング係数を、それぞれ、１／
１６倍、１／８倍、１／４倍または１／２倍したときと
同一の量子化出力が得られるとは限らないが、グループ
番号は、それぞれ、同一のものとなる。ビットシフト回
路２９によりシフトされるビット数が、０の場合、量子
化出力がそのまま得られる。これは、スケーリング係数
をそのまま用いたときの量子化出力に相当する。

【００３２】このように、ビットシフト回路２９によ
り、スケーリング係数を様々に変えて複数の量子化器で
相異なる量子化ステップサイズを用いて量子化を行った
場合と実質的に同等の効果が得られる。

【００３３】ビットシフト回路２９によりそれぞれｍ
１、ｍ２、ｍ３、ｍ４ビット右シフトされたデータは並
列にＶＬＣ回路３６ａ〜３６ｄに入力され、可変長符号
化が行われる。ＶＬＣ回路３６ａ〜３６ｄの出力は、符
号量計算回路４０ａ〜４０ｄに入力され、可変長符号デ
ータが１画面分累算されて、総ビット数ｂ１〜ｂ４が求
められる。総ビット数ｂ１〜ｂ４は、係数更新回路４２
に入力される。ここで、ＶＬＣ回路３６ａ〜３６ｄおよ
び符号量計算回路４０ａ〜４０ｄは、それぞれのシフト
データに対応するデータ量を得るために、複数のシフト
データをエントロピー符号化して可変長符号を割り付け
て符号化した際のデータ量を画分単位で演算する符号量
演算手段６１を構成する。遅延回路４４は、初期係数発
生回路３８が出力した初期係数ｋ１を１画面（フレー
ム）期間遅延する。これにより、初期係数ｋ１に対応す
る総ビット数ｂ１〜ｂ４と初期係数ｋ１とが同一のタイ
ミングで係数更新回路４２に入力される。係数更新回路
４２は、総ビット数ｂ１〜ｂ４のうち所望の総ビット数
ｎｂ０未満で最もｎｂ０に近い情報を検知する。その情
報のビットシフト回路２９におけるビットシフト量がｍ
のとき、初期係数ｋ１をｍビット左シフトしたものを制
御係数ｋ２として出力する。

【００３４】一方、遅延回路３０は、ジグザグ変換回路
２６の出力を１画面（フレーム）期間遅延する回路であ
る。係数更新回路４２の出力する制御係数ｋ２は、この
制御係数ｋ２を得るために用いた１画面分の変換データ
が、量子化回路２８ｂに入力されるタイミングで乗算器
３４ｂに入力される。ここで、ジグザグ変換回路２６の
出力を分岐するノードと遅延回路３０は、画像情報を周
波数領域に変換して得た変換データを相互に１画面分の
遅延を持つ２つの変換データに分岐して並列に出力する
並列化手段６０を構成する。乗算器３４ｂでは、（Ｗ_ij
×ｋ２）が演算されて、量子化回路２８ｂに入力され
る。即ち、量子化回路２８ｂでは、同一の画面について
最終的な量子化が行われる。この量子化データは、ＶＬ
Ｃ回路３６ｅに供給される。ＶＬＣ回路３６ｅは、実際
の可変長符号化を行い、符号化データを出力端子５０か
ら出力する。この乗算器３４ｂと量子化回路２８ｂとＶ
ＬＣ回路３６ｅは、スケーリング係数更新回路４２の出
力する制御係数ｋ２を用いて遅延回路３０が出力する変
換データを量子化し、エントロピー符号化により変換デ
ータを符号化した可変長符号を出力する符号化手段６２
を構成する。

【００３５】上述のような構成によれば、制御係数ｋの
最適値を求める際に、単一の量子化回路２８ａしか用い
なくて済み、小規模回路で極めて高速に処理可能とな
る。また、符号化後の総ビット数ｎｂは、所望の総ビッ
ト数ｎｂ０未満で極めてこのｎｂ０に近い値となる。

【００３６】実施の形態２．実施の形態１の画像符号化
装置は、ＶＬＣ回路３６ａ〜３６ｄで可変長符号化を行
ったが、総ビット数を求める際には実際の符号化を行う
必要はないので、ＶＬＣ回路３６ａ〜３６ｄを、符号化
データ量のみを算出する符号長算出回路３７ａ〜３７ｄ
に置き換えた構成とすることも可能である。図２はこの
発明の実施の形態２に係る画像符号化装置の構成を示す
ブロック図である。符号長算出回路３７ａ〜３７ｄは、
それぞれビットシフト回路２９によりｍ１〜ｍ４ビット
右シフトされた変換データを入力し、入力した変換デー
タについてＤＣ係数差分値のグループ化、およびＡＣ係
数のグループ化を行い、符号長を算出する。実施の形態
２による画像符号化装置は、符号長算出回路３７ａ〜３
７ｄを用いているので、実施の形態１の画像符号化装置
がＶＬＣ回路３６ａ〜３６ｄを用いるのに比べて回路構
成が簡単になる。

【００３７】実施の形態３．実施の形態１の画像符号化
装置は、初期係数ｋ１と量子化マトリクスＷとを乗算し
て量子化回路２８ａにおける量子化値を算出したが、初
期係数ｋ１＝１として乗算器３４ａを削除して量子化マ
トリクスの値をそのまま用いて量子化回路２８ａで量子
化を行うようにした構成も可能である。例えば、実施の
形態１の画像符号化装置が係数ｋ１＝４という条件で符
号化を行っているとすると、乗算器３４ａで量子化マト
リクスＷに対し係数ｋ１が乗算され、量子化回路２８ａ
における量子化係数は、量子化マトリクスＷの各値を４
倍した値となる。すなわち、量子化マトリクスの各要素
Ｗ₁₁×４，Ｗ₁₂×４，…で、ジグザグ変換後のＤＣＴ係
数を割り算する。ここで、係数ｋ１＝４とした実施の形
態１の画像符号化装置と同じ結果を得るには、この時の
実施の形態３の画像符号化装置は、ビットシフト回路２
９で、この時の実施の形態１の画像符号化装置より２ビ
ットだけ多く右シフトする。ビットシフト回路２９で、
２ビット右シフトすることは、４で割り算することと等
価である。これにより、実施の形態１の画像符号化装置
から乗算器３４ａを削除して回路規模を削減できる。こ
の様子を図３に示す。図３は、この発明の実施の形態３
に係る画像符号化装置の構成を示すブロック図である。

【００３８】なお、実施の形態１の画像符号化装置は、
係数ｋ１の値が２のべき乗でない場合には、実施の形態
３の画像符号化装置で全く同じ結果を得ることはできな
い。しかし、実施の形態１の画像符号化装置も実施の形
態３の画像符号化装置も画像に応じて量子化マトリクス
のスケーリング係数を適性化することを目的としてお
り、乗算器３４ｂで量子化マトリクスに乗じた値を用い
て最終的な量子化を量子化回路２８ｂで行うので、デー
タ量を適当にするという目的に対し同様の効果を得るこ
とができる。スケーリング係数更新回路４２は、上記各
実施の形態では、所望のデータ量に最も近いデータ量情
報得るため制御係数を発生するよう構成されていたが、
所望のデータ量を僅かに上回るが、所望のデータ量に最
も近いデータ量情報が得られるように制御係数を設定す
るよう構成されていてもよく、上記各実施の形態と同様
の効果を奏する。

【００３９】また、上記各実施の形態では、可変長符号
化後のデータ量を計算するのに１画面分のデータ量を計
算したが、例えば、１画面分より少なくてもまた、多く
てもよく、そこから１画面分のデータ量を推定してよ
く、上記実施の形態と同様の効果を奏する。

【００４０】

【発明の効果】以上説明したように、請求項１記載の発
明の画像符号化装置によれば、シフト手段によって第１
の量子化手段が出力するデータを複数種類の所定ビット
数だけシフトし、乗算器等を用いず、第１の量子化手段
が一つであるにも係わらず複数のシフトデータを得るこ
とができ、符号化手段が所定時間の遅延で適切な制御係
数を用いて符号変換を行って可変長符号を出力するよう
構成されているので、画面全域に最適な符号化を行い、
かつ、所定期間毎のデータ量を適正化する処理を、小規
模回路で高速に処理することができるという効果があ
る。

【００４１】請求項２記載の発明の画像符号化装置によ
れば、遅延回路によりスケーリング初期係数発生回路が
出力した制御係数の初期値を所定時間遅延させるよう構
成されているので、所定の時間の遅延で符号化すること
ができ、高速に処理することができるという効果があ
る。

【００４２】請求項３記載の発明の画像符号化装置によ
れば、係数更新手段によって更新された制御係数を用い
れば、符号化後の１画面分のデータ量が常に所望のデー
タ量より少なくなり、取り扱いが簡単な画像符号化装置
を得ることができるという効果がある。

【００４３】請求項４記載の発明の画像符号化装置によ
れば、従来からある可変長符号化回路および符号量計算
回路を用いて符号量演算手段を容易に実現できるという
効果がある。

【００４４】請求項５記載の発明の画像符号化装置によ
れば、符号長算出回路は、直流係数差分値のグループ化
および交流係数のグループ化を行い、それらグループ化
の結果から符号長を算出し、差分直流係数や交流係数を
可変長符号に変換しないので、画像符号化装置の回路規
模を小さくできるという効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係る画像符号化装
置の構成を示すブロック図である。

【図２】この発明の実施の形態２に係る画像符号化装
置の構成を示すブロック図である。

【図３】図３は、この発明の実施の形態３に係る画像
符号化装置の構成を示すブロック図である。

【図４】従来の画像符号化装置の構成の第１の例を示
すブロック図である。

【図５】従来の画像符号化装置の構成の第２の例を示
すブロック図である。

【図６】従来の画像符号化装置の構成の第３の例を示
すブロック図である。

【図７】従来の画像符号化装置の構成の第３の例を示
すブロック図である。

【符号の説明】

２２８×８ブロック化回路、２４ＤＣＴ回路、２６
ジグザグ変換回路、２８ａ，２８ｂ量子化回路、２
９ビットシフト回路、３０，４４遅延回路、３２
量子化マトリックス発生回路、３４ａ，３４ｂ乗算
器、３６ａ〜３６ｅ可変長符号化回路、３７ａ〜３７
ｄ符号長算出回路、３８スケーリング初期係数発生
回路、４０ａ〜４０ｄ符号量計算回路、４２スケー
リング係数更新回路、６０並列化手段、６１，６３
符号量演算手段、６２符号化手段。

Claims

【特許請求の範囲】

【請求項１】画像情報を周波数領域に変換して得た第
１の変換データおよび該第１の変換データに対し所定時
間遅延した第２の変換データを並列に出力する並列化手
段と、制御係数の初期値を用いて前記第１の変換データを量子
化する量子化手段と、前記第１の量子化手段で量子化されたデータを複数種類
の所定ビット数だけシフトし、複数のシフトデータを並
列に出力するシフト手段と、前記複数のシフトデータを可変長符号化した際のデータ
量を、前記所定時間分だけ演算して複数のデータ量情報
を出力する符号量演算手段と、前記複数のデータ量情報に応じて、データ量を所望のデ
ータ量に近づけるため量子化ステップを画面単位で制御
する制御係数を初期値より最適な値に更新する係数更新
手段と、前記係数更新手段の出力する制御係数を用いて前記第２
の変換データを量子化し、符号化して得た可変長符号を
出力する符号化手段とを備える、画像符号化装置。
【請求項２】前記制御係数の初期値を発生するスケー
リング初期係数発生回路と、前記スケーリング初期係数発生回路が出力した前記制御
係数の初期値を前記所定時間遅延させる遅延回路とをさ
らに備える、請求項１記載の画像符号化装置。
【請求項３】前記所定時間は、１画面に相当する時間
を含み、前記係数更新手段は、前記複数のデータ量情報の中から所望のデータ量より少
なく、かつ、該所望のデータ量に最も近いデータ量情報
を検出し、最も近い該データ量情報を得た時に前記シフ
ト手段においてシフトしたビット数に対応する値に制御
係数を変更することを特徴とする、請求項１または請求
項２記載の画像符号化装置。
【請求項４】前記符号量演算手段は、直流係数差分値のグループ化および交流係数のグループ
化を行うとともに、差分直流係数用符号表を用いて差分
直流係数を可変長符号に変換し、交流係数用符号表を用
いて交流係数を可変長符号に変換する可変長符号化回路
と、前記可変長符号化回路から出力された可変長符号の符号
長を１画面分累算して、総ビット数を求める符号量計算
回路とを備える、請求項３記載の画像符号化装置。
【請求項５】前記符号量演算手段は、直流係数差分値のグループ化および交流係数のグループ
化を行い、それらグループ化の結果から符号長を算出す
る符号長算出回路と、前記符号長算出回路から出力された可変長符号の符号長
を１画面分累算して、総ビット数を求める符号量計算回
路とを備える、請求項３記載の画像符号化装置。