WO2003009301A1

WO2003009301A1 - Storage device

Info

Publication number: WO2003009301A1
Application number: PCT/JP2001/006191
Authority: WO
Inventors: Satoshi Yamazaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-17
Filing date: 2001-07-17
Publication date: 2003-01-30
Anticipated expiration: 2004-01-17
Also published as: WO2003009301A9; EP1408508A1; CN1459112A; US20040078513A1; JPWO2003009301A1

Description

明細書

技術分野

本発明は、携帯電話等で使用される記憶装置に関し、特に、シリアルでデータを入出力する記憶装置に関する。背景技術

近年、携帯電話が広く普及し、それに伴って携帯電話の小型化、多機能化などの要望がさらに高まりつつある。携帯電話の小型化に対する要望を満たすためには、携帯電話に搭載される L S I (Large Scale Integrated circuit) を高集積化して L S Iの数を減らしたり、 L S Iのピン数を少なくしてチップサイズを小さくしたりすることが必要となる。また、携帯電話の多機能化に対する要望を満たすためには、アプリケーションの処理速度を向上させることが必要となる。図 5は、従来の携帯電話における回路構成の一例を示す図である。この携帯電話は、携帯電話全体の制御を行なう C P U (Central Processing Unit) 1 0 0 と、アプリケーションや動画などが格納される記憶装置 2 0 0と、記憶装置 2 0 0との間でシリアルデータの入出力を行なうシリアルインタフェース回路 3 0 0 と、携帯電話の主要な機能を実現するプログラムが記憶されるプログラムメモリ 4 0 0と、ワークエリアとして使用されるワークメモリ 5 0 0とを含む。

C P U 1 0 0がプログラムメモリ 4 0 0またはワークメモリ 5 0 0にアクセス

C P U 1 0 0が記憶装置 2 0 0にアクセスする場合には、シリアルインタフエ一ス回路 3 0 0がシリアノレ/パラレル変換を行なうことによって、そのアクセスを可能にしている。

記憶装置 2 0 0は、ユーザデータであるアプリケーションプログラムや動画データなどを記憶するメモリセルアレイ 2 0 1と、メモリセルアレイ 2 0 1に対するアクセス時にデータが一時的に格納されるデータレジスタ 2 0 2と、シリアルインタフェース回路 300との間でシリアルデータの入出力を行なう入出力制御 , 入出力制御部 203を介して入力されたコマンドを解析して記憶装体の制御を行なぅコマンド解析 Z制御部 204とを含 t

アレイ 201は、 NAND型または AND型のフラッシュメモリに

れる。

CPU100が記憶装置 200にデータを書込む場合には、 CPU 100が C PUバスを介してシリアルインタフェース回路 300にライトコマンドを発行した後、メモリセルアレイ 201のアドレスと、ライトデータとをシリアルインタフェース回路 300に出力する。シリアルインタフェース回路 300は、 CPU 100からライトコマンド、メモリセルアレイ 201のアドレスおよびライトデ —タを受けると、それらをシリアルデータに変換して入出力制御部 203へ出力する。

入出力制御部 203は、シリアルインタフェース回路 300から受けたライトコマンドおよびメモリセルアレイ 201のァドレスをパラレルデータに変換して、コマンド解析/ ^/制御部 204へ出力する。また、入出力制御部 203は、シリアルインタフェース回路 300から受けたライトデータをパラレルデータに変換してデータレジスタ 202に書込む。

コマンド解析ノ制御部 204は、入出力制御部 203から受けたコマンドを解析して、ライトコマンドであることを認識すると、メモリセルアレイ 201にァドレスを出力して、データレジスタ 202に格納されたライトデータをメモリセルァレイ 201に書込む。

CPU 100が記憶装置 200からデータを読出す場合には、 CPU 100が C PUバスを介してシリアルインタフェース回路 300にリードコマンドを発行した後、メモリセルアレイ 201のァドレスをシリアルインタフェース回路 30 0に出力する。シリアルインタフェース回路 300は、 CPU 100からリードコマンドおよびメモリセルアレイ 201のァドレスを受けると、それらをシリァルデータに変換して入出力制御部 203へ出力する。

入出力制御部 203は、シリアルインタフェース回路 300から受けたリードコマンドおよびメモリセルアレイ 201のァドレスをパラレルデータに変換して、コマンド解析ノ制御部 2 0 4へ出力する。コマンド解析制御部 2 0 4は、入出 I 0 3から受けたコマンドを解析して、リードコマンドであることを認メモリセルアレイ 2 0 1にアドレスを出力して、メモ

0 1からデータを読出して、データレジスタ 2 0 2に書込む。

入出力制御部 2 0 3は、データレジスタ 2 0 2に書込まれたデ

シリアルデータに変換し、シリアルインタフェース回路 3 0 0へ出力する。シリアルインタフェース回路 3 0 0は、入出力制御部 2 0 3から受けたシリアルデータをパラレルデータに変換して、リードデータとして C P U 1 0 0へ出力する。記憶装置 2 0 0には、ユーザデータとしてアプリケーションプログラムや動画データなどが格納されるが、上述したように C P U 1 0 0が記憶装置 2 0 0からデータを読出す場合には、リードコマンドを発行してデータを読出す必要がある。したがって、 C P U 1 0 0は記憶装置 2 0 0に格納されたデータをランダムにァクセスすることができないため、記憶装置 2 0 0に格納されたアプリケーションプログラムを実行する場合には、一旦ランダムアクセスが可能な記憶装置にアブリケ一シヨンプログラムを転送した後、そのアプリケーションプログラムを実行する必要があり、処理速度が低下するといつた問題点があった。

また、記憶装置のデータの入出力がシリアルで行なわれるため、記憶装置に格納されているアプリケーションプロダラムゃ動画デ一タなどを入替えるのに時間がかかり、処理速度が低下するといつた問題点もあった。

さらには、 C P U 1 0 0が記憶装置 2 0 0に格納されたデータをランダムにァクセスすることができないため、携帯電話の主要な機能を実現するプログラムが記憶されるプログラムメモリ 4 0 0と、記憶装置 2 0 0内のメモリセルアレイ 2 0 1とを統合することができず、部品のコストおよび実装面積を削減することができないといった問題点があつた。

本発明は、上記問題点を解決するためになされたものであり、第 1の目的は、携帯電話等の処理速度を向上させることが可能な記憶装置を提供することである。第 2の目的は、携帯電話等の装置内の部品のコストおよび実装面積を削減することが可能な記憶装置を提供することである。発明の開示

)ある局面に従えば、記憶装置は、メモリセルアレイと、メモリセルァ -タを一時的に格納し、外部からパラレルでアクセス可能

スタと、外部から入力されたシリアルデータをパラレルデータに ¾

ノッファと、入出力バッファによってパラレルデータに変換された

析して、メモリセルアレイとデータレジスタとの間のデータ転送を制御するコマンド解析 Z制御部と、外部から入力された論理ァドレスをデータレジスタの物理ァドレスに変換して、データレジスタへ出力するァドレス変換部とを含む。

ァドレス変換部が外部から入力された論理ァドレスをデータレジスタの物理ァドレスに変換して、データレジスタへ出力するので、外部の C P Uはデータレジスタにランダムにアクセスすることが可能となる。その結果、外部の C P Uはメモリセルァレイにランダムにアクセスすることができ、記憶装置を搭載した携帯電話等の装置の処理速度を向上させることが可能となる。また、外部の C P Uはメモリセルァレイにランダムにアクセスすることができるので、主要な機能を実現するプログラム等をメモリセルアレイに格納することができ、携帯電話等の装置の部品のコストおよび実装面積を削減することが可能となる。

好ましくは、記憶装置はさらにメモリセルアレイの論理先頭アドレス、メモリセルアレイの論理最後尾ァドレス、およびデータレジスタの物理先頭ァドレスが、メモリセルアレイの領域毎に登録されるァドレス変換テーブルを含み、ァドレス変換部は、外部から入力された論理アドレスとアドレス変換テーブルに登録された論理先頭ァドレスとの減算結果、ァドレス変換テーブルに登録された論理最後尾ァドレスと外部から入力された論理ァドレスとの減算結果、およびァドレス変換テーブルに登録された物理先頭ァドレスに基づいて、データレジスタの物理ァドレスを算出する。

したがって、外部から入力された論理アドレスをデータレジスタの物理アドレスに容易に変換することが可能となる。

好ましくは、記憶装置はさらにメモリセルアレイのデータを一時的に格納する、データレジスタとは異なるデータバッファを含み、入出力バッファは、データバッファに格納されたデータをシリアルデータに変換して外部へ出力する。したがって、メモリセルアレイに格納されたデータをシリアルデータに変換し \出力することが可能となる。

子ましくは、コマンド解析 Z制御部は、入出力バッファ力

タ転送コマンドを受けると、メモリセルアレイのデータをデータ

した後、データバッファに格納されるデータをデータレジスタに ¾

メモリセルアレイのデータをデータレジスタに転送するので、外部の C P Uがデータレジスタにアクセスすることによって、メモリセルアレイのデータをランダムにアクセスすることが可能となる。

さらに好ましくは、コマンド解析ノ制御部は、入出力バッファから第 2のデータ転送コマンドを受けると、データレジスタのデータをデータバッファに転送した後、データバッファに格納されるデータをメモリセルアレイに転送する。

したがって、外部の C P Uが書換えたデータレジスタのデータをメモリセルァレイに書き戻すことが可能となる。

本発明の別の局面に従えば、メモリセルアレイと、メモリセルアレイのデータを一時的に格納し、外部からパラレルでアクセス可能なデータレジスタとを含んだ記憶装置の制御方法であって、外部から入力されたシリアルデータをパラレルデータのコマンドに変換するステップと、コマンドを解析して、メモリセルァレィとデータレジスタとの間のデータ転送を制御するステップと、外部から入力された論理ァドレスをデータレジスタの物理ァドレスに変換して、データレジスタへ出力するステップとを含む。

外部から入力された論理ァドレスをデータレジスタの物理ァドレスに変換して、データレジスタへ出力するので、外部の C P Uはデータレジスタにランダムにァクセスすることが可能となる。その結果、外部の C P Uはメモリセルアレイにランダムにアクセスすることができ、記憶装置を搭載した携帯電話等の装置の処理速度を向上させることが可能となる。また、外部の C P Uはメモリセルアレイにランダムにアクセスすることができるので、主要な機能を実現するプログラム等をメモリセルアレイに格納することができ、携帯電話等の装置の部品のコストおよび実装面積を削減することが可能となる。

好ましくは、外部から入力された論理ァドレスをデータレジスタの物理ァドレスに変換して、データレジスタへ出力するステップは、外部から入力された論理：:予め登録されたメモリセルァレイの論理先頭ァドレスとの減算結果、れたメモリセルァレイの論理最後尾ァドレスと外部から

理ァドレスとの減算結果、および予め登録されたデータレジスタ

レスに基づいて、データレジスタの物理アドレスを算出するステシ

したがって、外部から入力された論理ァドレスをデータレジスタの物理ァドレスに容易に変換することが可能となる。

好ましくは、記憶装置はさらにメモリセルァレイのデータを一時的に格納する、データレジスタとは異なるデータバッファを含み、記憶装置の制御方法はさらに、データバッファに格納されたデ一タをシリアルデータに変換して外部へ出力するステップを含む。

したがって、メモリセルアレイに格納されたデータをシリアルデータに変換して、外部へ出力することが可能となる。

さらに好ましくは、コマンドを解析して、メモリセルアレイとデータレジスタとの間のデータ転送を制御するステップは、第 1のデータ転送コマンドを受けると、メモリセルアレイのデータをデータバッファに転送した後、データバッファに格納されるデータをデータレジスタに転送するステツプを含む。

さらに好ましくは、コマンドを解析して、メモリセルアレイとデータレジスタとの間のデータ転送を制御するステップは、第 2のデータ転送コマンドを受けると、データレジスタのデータをデータバッファに転送した後、データバッファに格納されるデータをメモリセルァレイに転送するステップを含む。

したがって、外部の C P Uが書換えたデータレジスタのデータをメモリセルァレイに書き戻すことが可能となる。図面の簡単な説明

図 1は、本発明の実施例における携帯電話の回路構成を示す図である。図 2 A〜図 2 Fは、本発明の実施例における記憶装置 2のコマンドシーケンスための図である。

本発明の実施例における記憶装置 2のリードデータ時の

明するためのフローチャートである。

図 4は、本発明の実施例における記憶装置 2のライトデータ時の

明するためのフローチヤ一トである。

図 5は、従来の携帯電話の回路構成を示す図である。発明を実施するための最良の形態

本発明をより詳細に説明するために、添付の図面にしたがつてこれを説明する。図 1は、本発明の実施例における携帯電話の回路構成を示す図である。この携帯電話は、携帯電話全体の制御を行なう C P U 1と、携帯電話の主要な機能を実現するプログラム、アプリケーションプログラム、動画データなどが格納される記憶装置 2と、記憶装置 2との間でシリアルデータの入出力を行なぅシリァルインタフェース回路 3とを含む。

記憶装置 2は、携帯電話の主要な機能を実現するプログラム、ユーザデータであるアプリケーションプログラムや動画データなどを記憶するメモリセルアレイ 2 1と、メモリセルアレイ 2 1に対するアクセス時にデータが一時的に格納される第 1のデータレジスタ 2 2と、シリアルインタフェース回路 3との間でシリアルデータの入出力を行なう入出力バッファ 2 3と、入出力バッファ 2 3を介して入力されたコマンドを解析して記憶装置 2全体の制御を行なぅコマンド解析制御部 2 4と、 C P U 1がメモリセルアレイ 2 1に格納されたプログラムやデータをパラレルでアクセスする際に、プログラムやデータが一時的に格納される第 2 のデータレジスタ 2 5と、 C P U 1が第 2のデータレジスタ 2 5に格納されたプログラムまたはデータを読出すときの第 2のデータレジスタ 2 5のァドレスを生成するァドレス変換部 2 6と、コマンド解析制御部 2 4からの指示に応じて第 2のデータレジスタ 2 5およびアドレス変換部 2 6を制御する制御部 2 7とを含む。

メモリセルアレイ 2 1は、 NA N D型または A N D型のフラッシュメモリによつて構成される。このメモリセルアレイ 2 1は、 3 2 M B程度の大容量のフラッ Jによって構成されるが、これに限られるものではない。

'ータレジスタ 2 2は、 C P U 1がシリアルインタフエ

して記憶装置 2からデータを読出す場合や、メモリセルアレイ 2 ]

データを第 2のデータレジスタ 2 5 へ転送する場合にデータを一日；

この第 1のデータレジスタは、 5 1 2 b i t程度の S R A M (Static Random Access Memory) によって構成されるが、これに限られるものではない。なお、第 1のデータレジスタ 2 2と、メモリセルアレイ 2 1との間のデータ転送は、 5 1 2ビット単位で一度に行なわれる。

入出力バッファ 2 3は、シリアルインタフェース回路 3から出力されるシリアルデータをバッファリングすることによって、シリアルデータをパラレルデータに変換する。また、第 1のデータレジスタ 2 2から入出力バッファ 2 3へデータが転送されると、入出力バッファ 2 3はバッファリングされたデータを 1ビット

Π ェース回路 3 へ出力することによって、パラレルデータをシリアルデータに変換する。

第 2のデータレジスタ 2 5は、 C P U 1がメモリセルアレイ 2 1に格納されたデータをパラレルでアクセスする場合にデータを一時的に格納する。この第 2のデータレジスタ 2 5は、 2 M B〜 8 MB程度の S R AMによって構成される。なお、第 2のデータレジスタ 2 5と、第 1のデータレジスタ 2 1との間のデータ転送は、制御部 2 7による制御によって 5 1 2ビット単位で一度に行なわれる。ァドレス変換部 2 6は、 C P U 1が出力するメモリセルアレイ 2 1の論理ァドレスを、第 2のデータレジスタ 2 5の物理アドレスに変換する。アドレス変換部 2 6は、内部にアドレス変換テーブルを有しており、このアドレス変テーブルの内容に応じて、論理アドレスを物理アドレスに変換する。メモリセルアレイ 2 1は、幾つかの領域に分割され、その領域単位でメモリセルアレイ 2 1のデータが第 2のデータレジスタ 2 5にマッピングされる。

了ドレス変換テーブルには、 C P U 1がアクセスしょうとするメモリセルァレィ 2 1の領域の論理先頭アドレスと、 C P U 1がアクセスしょうとするメモリセルァレイ 2 1の領域の論理最後尾ァドレスと、メモリセルァレイ 2 1の領域が第 2のデ一タレジスタ 2 5に転写された場合の第 2のデータレジスタ 2 5におけるドレスと、メモリセルアレイ 2 1の領域が第 2のデータレジスタ 2 5 1た場合の第 2のデータレジスタ 2 5における物理最後

領域毎に予め登録される。 C P U 1から論理ァドレスが出力され

変換部 2 6は以下の手順でァドレス変換を行なう。

① C P U 1が出力した論理アドレスから、アドレス変換テーブルに登録されている全ての論理先頭ァドレスのそれぞれを減算する。

② ァドレス変換テーブルに登録されている全ての論理最後尾ァドレスのそれぞれから、 C P U 1が出力した論理アドレスを減算する。

③ 上記①と②との結果が共に正となる領域を特定し、その領域に対応する物理先頭ァドレスを特定する。

④ 特定された物理先頭アドレスに①で算出された減算結果を加算して、その値を第 2のデータレジスタ 2 5の物理ァドレスとして出力する。

制御部 2 7は、第 1のデータレジスタ 2 2と第 2のデータレジスタ 2 5との間のデータ転写を制御する。第 1のデータレジスタ 2 2から第 2のデータレジスタ 2 5へデータを転写する場合には、コマンド解析制御部 2 4から、第 1のデータレジスタ 2 2から第 2のデータレジスタ 2 5へのデータ転写要求が通知される。制御部 2 7は、アドレス変換部 2 6内のアドレス変換テーブルを参照し、第 2のデータレジスタ 2 5の空き領域の物理先頭ァドレスを抽出する。

制御部 2 7は、第 1のデータレジスタ 2 2に格納されているデータを、第 2のデータレジスタ 2 5の空き領域の物理先頭ァドレス力ら順に、第 2のデータレジスタ 2 5へ転送する。コマンド解析制御部 2 4から指示があった全てのデータを、第 1のデータレジスタ 2 2から第 2のデータレジスタ 2 5へ転送したときに、データを転写した第 2のデータレジスタ 2 5の領域の物理先頭ァドレスおよび物理最後尾ァドレスをァドレス変換テーブルに登録する。最後に、制御部 2 7は、コマンド解析/ ^制御部 2 4に対してデータ転写の完了を通知する。

第 2のデータレジスタ 2 5から第 1のデータレジスタ 2 2へデータを転写する場合には、コマンド解析/ ^制御部 2 4から、第 2のデータレジスタ 2 5から第 1 のデータレジスタ 2 2へのデータ転写要求が通知される。制御部 2 7は、指定された第 2のデータレジスタ 2 5の領域のデータを第 1のデータレジスタ 2 2に転ータの転写が完了したときに、制御部 2 7はコマンド解析制御部 2 転写の完了を通知する。

図 2 A〜図 2 Fは、コマンド解析/制御部 2 4のコマンドシー

るための図である。図 2 Aは、メモリセルアレイ 2 1のデータリ

シーケンスを示している。入出力バッファ 2 3からコマンド解析/制御部 2 4にデータリードコマンド（1 0 h ) が入力された後、メモリセルアレイ 2 1のアドレスが入力されると、コマンド解析/制御部 2 4は指定されたメモリセルアレイ 2 1のデータを第 1のデータレジスタ 2 2へ転送する。そして、コマンド解析ノ制御部 2 4は第 1のデータレジスタ 2 2に格納されたデータを順次入出力バッファ 2 3へ転送することによって、シリアルバスを介してシリアルインタフェース回路 3ヘシリアルデータを出力する。

図 2 Bは、メモリセルアレイ 2 1のデータライトのコマンドシーケンスを示している。入出力バッファ 2 3からコマンド解析制御部 2 4にデータライトコマンド（2 O h ) およびメモリセルアレイ 2 1のアドレスが入力されると、それに続くデータが第 1のデータレジスタ 2 2に書込まれる。コマンド解析 Z制御部 2 4 は、第 1のデータレジスタ 2 2に格納されているデータを、指定されたメモリセルアレイ 2 1のァドレスに書込む。最後に、処理が正常に終了したか否かを示すステータスがシリアルインタフェース回路 3へ出力される。

図 2 Cは、メモリセルアレイ 2 1の全消去のコマンドシーケンスを示している。入出力バッファ 2 3からコマンド解析 Z制御部 2 4に全消去コマンド（F O h ) が入力されると、コマンド解析/制御部 2 4はメモリセルアレイ 2 1を制御して、メモリセルアレイ 2 1の全てのデータを消去する。最後に、処理が正常に終了したか否かを示すステータスがシリアルインタフェース回路 3 へ出力される。

図 2 Dは、メモリセルアレイ 2 1のブロック消去のコマンドシーケンスを示す図である。入出力バッファ 2 3からコマンド解析 Z制御部 2 4にプロック消去コマンド（3 O h ) およびメモリセルアレイ 2 1のブロック指定が入力されると、コマンド解析ノ制御部 2 4はメモリセルアレイ 2 1を制御して、指定されたメモリセルアレイ 2 1のブロックのデータを消去する。最後に、処理が正常に終了したか否かを示すステータスがシリアルインタフェース回路 3へ出力される。

ま、メモリセルアレイ 2 1から第 2のデータレジスタ 2 5へのデータ転ノドシーケンスを示す図である。入出力バッファ 2 3力

Z制御部 2 4に、メモリセルアレイ 2 1から第 2のデータレジス; ί

タ転送コマンド（4 O h ) 、メモリセルアレイ 2 1のアドレスお J

スが入力されると、コマンド解析制御部 2 4はメモリセルアレイ 2 1の指定されたアドレスのデータを第 1のデータレジスタ 2 2に転送する。そして、コマンド解析/ /制御部 2 4は、制御部 2 7に対して第 1のデータレジスタ 2 2から第 2 のデータレジスタ 2 5へのデータ転写の要求を通知する。このとき、コマンド解析 Z制御部 2 4は、指定された論理アドレスをアドレス変換部 2 6へ出力する。最後に、処理が正常に終了したか否かを示すステータスがシリアルインタフエース回路 3へ出力される。

図 2 Fは、第 2のデータレジスタ 2 5からメモリセルアレイ 2 1へのデータ転送のコマンドシーケンスを示す図である。入出力バッファ 2 3からコマンド解析制御部 2 4に、第 2のデータレジスタ 2 5からメモリセルアレイ 2 1へのデータ転送コマンド（4 D h ) 、メモリセルアレイ 2 1のアドレスおよび論理アドレスが入力されると、コマンド解析ノ制御部 2 4は指定された論理ァドレスをァドレス変換部 2 6へ出力する。コマンド解析 Z制御部 2 4は、制御部 2 7に対して第 2のデータレジスタ 2 5から第 1のデータレジスタ 2 2へのデータ転写の要求を通知する。そして、第 1のデータレジスタ 2 2に格納されたデータをメモリセルアレイ 2 1の指定されたアドレスに転送する。最後に、処理が正常に終了したか否かを示すステータスがシリアルインタフェース回路 3へ出力される。

図 3は、本発明の実施例における記憶装置 2のリードデータ時の処理手順を説明するためのフローチャートである。まず、 C P U 1がシリアルインタフェース回路 3を介してメモリセルアレイ 2 1から第 2のデータレジスタ 2 5へのデータ転送コマンド、メモリセルアレイ 2 1の物理ァドレス範囲および C P Uバスを介して読出そうとする論理ァドレスを、入出力バッファ 2 3に出力する（S 1 1 ) 。コマンド解析/ ^制御部 2 4は、メモリセルァレイ 2 1を制御して、指定された物理ァドレス範囲のデータを第 1のデータレジスタ 2 2に転送させるとともに、ァドレス変換部 26に CPUバスを介して読出そうとする論理ァドレスを出力す

I)

コマンド解析 Z制御部 24は、制御部 2 7に第 1のデ一^

に格納されているデータを第 2のデータレジスタ 25に転写させ

ドレス変換部 2 6に第 2のデータレジスタ 2 5への転写先となる^

出力する（S 1 3) 。

ァドレス変換部 26は、 C PU 1がアクセスしょうとするメモリセルアレイ 2 1の領域の論理先頭ァドレスおよび論理最後尾ァドレスと、データ転写先である第 2のデータレジスタ 25における物理先頭ァドレスおよび物理最後尾ァドレスとを関連付けて、アドレス変換テーブルに登録する（S 1 4) 。そして、コマンド解析/制御部 24は、入出力バッファ 23およびシリアルインタフェース回路 3を介して、 C PU 1に第 2のデータレジスタ 25へのデータ書込みが完了したことを通知する（S 1 5) 。

C PU 1がァドレスバスに論理ァドレスを出力して、第 2のデータレジスタ 2 5へのアクセスを行なうと（S 1 6) 、アドレス変換部 26がアドレス変換テーブルを参照して、論理ァドレスをデータが転写されている第 2のデータレジスタ 2 5の物理アドレスに変換し、第 2のデータレジスタ 2 5へ出力する（S 1 7) 。 C PU 1は、第 2のデータレジスタ 25が出力したデータを CPUバスを介して読込む（S 1 8) 。そして、ステップ S 1 6に戻って以降の処理を繰返す。

図 4は、本発明の実施例における記憶装置 2のライトデータ時の処理手順を説明するためのフローチャートである。まず、 C PU 1がシリアルインタフェース回路 3を介して第 2のデータレジスタ 2 5からメモリセルアレイ 2 1へのデータ転送コマンド、メモリセルアレイ 2 1へ書込もうとするデータの論理アドレス範囲、およびメモリセルアレイ 2 1の物理ァドレスを、入出力バッファ 2 3に出力する（S 2 1) 。

コマンド解析 Z制御部 24は、制御部 27に対して第 2のデータレジスタ 2 5 のデータを第 1のデータレジスタ 2 2に転写するよう指示する（S 2 2) 。制御部 27は、書込み対象のデータが存在する第 2のデータレジスタ 25の物理ァドレス範囲をァドレス変換部 26から取得し、第 2のデータレジスタ 2 5から第 1 のデータレジスタ 2 2へ書込み対象のデータが転写される（S 2 3 ) 。

rータレジスタ 2 2へのデータ書込みが完了すると、制御部 2 7はデー ^が完了したことをコマンド解析/ "制御部 2 4に通知す

コマンド解析制御部 2 4が制御部 2 7から通知を受けると、第：

スタ 2 2に書込まれたデータを、メモリセルアレイ 2 1の指定さ

スに書込むように制御信号をメモリセルアレイ 2 1に出力することにより（S 2 5 ) 、メモリセルアレイ 2 1にデータが書込まれる（S 2 6 ) 。

このように本実施の形態においては、例えばランダムアクセスできない構造を有した N A N D型や AND型のメモリセルアレイ 2 1に記憶されたデータの一部を、シリアル入力されたコマンドに応じて、ランダムアクセス可能な構造を有した S R AM等の第 2のデータレジスタ 2 5に転送する。 C P U 1がその転送データを読出そうとする際に出力する論理ァドレスとその転送データの第.2のデータレジスタ 2 5における物理ァドレスとの関係をァドレス変化情報として記憶する。 C P U 1からァドレスバスを介してァドレス変換部 2 6に論理ァドレスが入力された場合に、当該論理ァドレスを前記ァドレス変換情報に基づき第 2のデータレジスタ 2 5における物理ァドレスに変換し、該物理ァドレスに記憶されたデータをデータバス等を介して C P U 1までパラレルに伝送する。

以上説明したように、本実施の形態における記憶装置によれば、コマンド解析制御部 2 4がメモリセルアレイ 2 1からパラレルでアクセス可能な第 2のデータレジスタ 2 5にデータを転送し、アドレス変換部 2 6が C P U 1がメモリセルアレイ 2 1にアクセスする際に出力した論理ァドレスを第 2のデータレジスタ 2 5の物理ァドレスに変換して第 2のデータレジスタ 2 5に出力するようにしたので、 C P U 1はメモリセルアレイ 2 1に格納されたデータをランダムにアクセスすることができ、記憶装置が搭載された携帯電話等の処理速度を向上させることが可能となった。

また、 C P U 1がメモリセルアレイ 2 1に格納されたデータをランダムにァクセスすることができるので、携帯電話の主要な機能を実現するプログラム等をメモリセルァレイ 2 1に格納することができ、別個のプログラムメモリを搭載する必要がなくなった。したがって、携帯電話等の部品のコストおよび実装面積を削減することが可能となった。

^された実施の形態は、すべての点で例示であって制限的なものではなつれるべきである。本発明の範囲は上記した説明ではなく

範囲によって示され、特許請求の範囲と均等の意味および範囲内 T

更が含まれることが意図される。

Claims

請求の範囲

Iセルアレイ（2 1) と、

前記メモリセルアレイ（21) のデータを一時的に格納し、外剖

でアクセス可能なデータレジスタ（25) と、

外部から入力されたシリアルデータをパラレルデータに変換する入出力バッファ（23) と、

前記入出力バッファ（23) によってパラレルデータに変換されたコマンドを解析して、前記メモリセルアレイ（2 1) と前記データレジスタ（25) との間のデータ転送を制御するコマンド解析ノ制御部（24, 27) と、

外部から入力された論理アドレスを前記データレジスタ（25) の物理アドレスに変換して、前記データレジスタ（25) へ出力するアドレス変換部（26) とを含む記憶装置。

2. 前記記憶装置はさらに、前記メモリセルアレイ（2 1) の論理先頭アドレス、前記メモリセルアレイ（2 1) の論理最後尾アドレス、および前記データレジスタ（25) の物理先頭アドレスが、前記メモリセルアレイ（2 1) の領域毎に登録されるアドレス変換テーブルを含み、

前記アドレス変換部（26) は、外部から入力された論理アドレスと前記アドレス変換テーブルに登録された論理先頭ァドレスとの減算結果、前記ァドレス変換テーブルに登録された論理最後尾ァドレスと前記外部から入力された論理ァドレスとの減算結果、および前記アドレス変換テーブルに登録された物理先頭アドレスに基づいて、前記データレジスタ（25) の物理アドレスを算出する、請求項 1記載の記憶装置。 .

3. 前記記憶装置はさらに、前記メモリセルアレイ（21) のデータを一時的に格納する、前記データレジスタ（25) とは異なるデータバッファ（22) を含み、

前記入出力バッファ（23) は、前記データバッファ（22) に格納されたデータをシリアルデータに変換して外部へ出力する、請求項 1記載の記憶装置。

4. 前記コマンド解析 Z制御部（24， 27) は、前記入出力バッファ（23) 力ら第 1のデータ転送コマンドを受けると、前記メモリセルアレイ（2 1) のデ Ξデータバッファ（22) に転送した後、前記データバッファ（22) しるデータを前記データレジスタ（25) に転送する、言，

記憶装置。

5. 前記コマンド解析制御部（24, 27) は、前記入出力バ

力、ら第 2のデータ転送コマンドを受けると、前記データレジスタ（25) のデータを前記データバッファ（22) に転送した後、前記データバッファ（22) に格納されるデータを前記メモリセルアレイ（21) に転送する、請求項 3記載の 6. メモリセルアレイ（21) と、前記メモリセルアレイ（21) のデータを一時的に格納し、外部からパラレルでアクセス可能なデータレジスタ（25) とを含んだ記憶装置の制御方法であって、

外部から入力されたシリアルデータをパラレルデータのコマンドに変換するステップと、

前記コマンドを解析して、前記メモリセルアレイ（21) と前記データレジスタ（25) との間のデータ転送を制御するステップと、

外部から入力された論理アドレスを前記データレジスタ（25) の物理アドレスに変換して、前記データレジスタ（25) へ出力するステップとを含む、記憶装置の制御方法。

7. 前記外部から入力された論理アドレスを前記データレジスタ（25) の物理アドレスに変換して、前記データレジスタ（25) へ出力するステップは、前記外部から入力された論理ァドレスと予め登録された前記メモリセルアレイ（2 1) の論理先頭アドレスとの減算結果、予め登録された前記メモリセルアレイ (21) の論理最後尾アドレスと前記外部から入力された論理アドレスとの減算結果、および予め登録された前記データレジスタ（25) の物理先頭アドレスに基づいて、前記データレジスタ（25) の物理アドレスを算出するステップを含む、請求項 6記載の記憶装置の制御方法。

8. 前記記憶装置はさらに、前記メモリセルアレイ（21) のデータを一時的に格納する、前記データレジスタ（25) とは異なるデータバッファ（22) を含み、

^装置の制御方法はさらに、前記デ一タバッファ（22) に格納された 'リアルデータに変換して外部へ出力するステップを含 tj 載の記憶装置の制御方法。

9. 前記コマンドを解析して、前記メモリセルアレイ（2.1) と

スタ（25) との間のデータ転送を制御するステップは、第 1のデータ転送コマンドを受けると、前記メモリセルアレイ（21) のデータを前記データバッファ (22) に転送した後、前記データバッファ（22) に格納されるデータを前記データレジスタ（25) に転送するステップを含む、請求項 8記載の記憶装置の制御方法。

10. 前記コマンドを解析して、前記メモリセルアレイ（21) と前記データレジスタ（25) との間のデータ転送を制御するステップは、第 2のデータ転送コマンドを受けると、前記データレジスタ（25) のデータを前記データバッファ

(22) に転送した後、前記データバッファ（22) に格納されるデータを前記メモリセルアレイ（2 1) に転送するステップを含む、請求項 8記載の記憶装置の制御方法。