WO2003102786A2 - Datenverarbeitungsschaltung und verfahren zum übertragen von daten - Google Patents

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WO2003102786A2
WO2003102786A2 PCT/EP2003/005641 EP0305641W WO03102786A2 WO 2003102786 A2 WO2003102786 A2 WO 2003102786A2 EP 0305641 W EP0305641 W EP 0305641W WO 03102786 A2 WO03102786 A2 WO 03102786A2
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Norbert Janssen
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Infineon Technologies AG
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to processor architectures and in particular to a data processing circuit and a method for transmitting data in which the security against external attacks for spying on data is increased.
  • Cryptographic algorithms are generally characterized by the fact that security-relevant data are processed.
  • security-relevant data are, for example, a private key in an asymmetric cryptography algorithm, such as. B. the RSA algorithm.
  • the private key is used to decrypt data that has been encrypted with a corresponding public key.
  • the private key is used to process a digital signature with the associated public key for authentication purposes.
  • processors not only process data using private or secret keys, but typically also include personal data that must be protected against attacks, such as. B. personal data or credit when thinking of a cash card.
  • personal data such as. B. personal data or credit when thinking of a cash card.
  • PIN of an ec card also belongs to such secret data, which must be protected against external attacks in order to achieve acceptance of such a cryptographic system on the market.
  • a special area in which cryptography algorithms are used more and more is chip cards or security ICs.
  • chip cards in particular, there is a further requirement that the space for a chip card processor system is limited.
  • the one available Chip area which is typically specified, must be used as well as possible, on the one hand to accommodate an arithmetic unit and a working memory as well as a non-volatile memory, and on the other hand also to accommodate the peripheral elements belonging to a cryptography processor system, such as, for. B. a crypto coprocessor, a random number generator, an input / output port, etc.
  • CMOS circuits consume almost no power if states on a bus or in an arithmetic unit do not change. However, if states change in an arithmetic logic unit or on a bus, a current flows during the switching of a CMOS circuit from one state to another state, which current must be fed in by a power source. This applies in particular to bus driver circuits which, in particular when the data buses are long, not only have to supply the actual power consumption that the CMOS circuit has, but also a current for reloading line capacities, which are very significant values for such long buses can take.
  • cryptography processors use long-numbered computing systems on the one hand for security reasons and on the other hand for performance reasons.
  • Such long number arithmetic units sometimes have a data width of z. B. more than 1024 or - more recently - more than 2048 bits.
  • Such a long number arithmetic unit comprises a corresponding number of bit slices, a bit slice having, in addition to the actual arithmetic unit, which typically comprises at least one full adder function, also register cells for a plurality of registers which are used to carry out a cryptographic operation, such as, for example, B. a modular multiplication are required.
  • DE 3631992 C1 discloses a long number arithmetic unit which, as a central element, comprises a long number 3 operand adder for executing a modular exponentiation that is required for the RSA algorithm.
  • the modular exponentiation is broken down into a large number of modular multiplications, which in turn are broken down into a large number of 3-operand additions.
  • a so-called slice internal bus exists within a bit slice, which connects the register locations within the bit slice and the slice arithmetic unit.
  • the bit slices of the arithmetic unit are via an arithmetic unit internal bus, which is typically only a data width of z. B. has eight bits, with each other and with the other elements of the cryptography data processing system z. B. connected via an external bus.
  • this arithmetic unit internal bus which runs outside the bit slices, is a very long data bus which has a length of several millimeters and is a very regular structure on the integrated th circuit is recognizable.
  • SPA SPA
  • DPA differential power attacks
  • an attacker could use a performance analysis, for example on the arithmetic unit bus or on a slice-internal bus, to follow every switchover process and then only needed to determine an initial state or intermediate data state in order to be able to log all processed data, so as to Knowledge of the executed algorithm and other boundary conditions of secret data, such as B. secret keys, PINs, credit amounts, etc. to be able to determine.
  • each data bus with respect to a bit line is no more than a single data line, but as two data lines.
  • This so-called dual-rail technique is based on the fact that complementary states are transmitted on the two data at a time. If a voltage state that represents a logical “1” is present on a first dual rail line for a specific time, the complementary state is present on the second dual rail line, that is to say in the example a voltage state that corresponds to a logical “1”.
  • both the first dual-rail line and the second dual-rail line are brought to a logically high state, so that whenever, that is, from a data cycle to a precharge cycle, or when going from a precharge clock to a data clock and regardless of whether the data changes from one clock to the next, a single switchover in the current profile will be recognizable.
  • the dual-rail technology with pre-charge provides maximum security, this is still paid for with maximum effort. Since each bit line has to be implemented twice, the dual-rail technology leads to a double chip area consumption for the transmission buses. After a precharge cycle is interspersed after each data cycle, this technique also leads to a processing speed that is half as fast, since no user data are processed in the precharge cycles.
  • the power consumption is also twice as high.
  • the maximum security is thus expensive buys, namely by twice the chip area consumption, half the useful data throughput and twice the power consumption.
  • the object of the present invention is to provide a concept for secure, yet economical data processing.
  • This object is achieved by a data processing circuit according to claim 1 or by a method for transmitting data according to claim 20.
  • the present invention is based on the knowledge that, for safety reasons, certain parts of a safety IC are designed in dual-rail technology with or without pre-charge or pre-discharge, while other areas, on which If security-relevant data are not processed in this way, they must still be executed using single-rail technology.
  • a conversion device is placed at the interface between the single rail bus and the dual rail bus in order to convert signals on the single rail bus into signals on the dual rail bus or vice versa.
  • the internal slice buses are implemented in dual-rail technology with or without pre-charge / dis-charge, while the internal bus, which is quite considerable in terms of its length and thus its area consumption, is external the slices run and connect the slices to one another, as is still carried out in single-rail technology, so that each bit slice is also assigned its own conversion device.
  • the conversion device at the input of the multiplexer for connecting the arithmetic unit bus which typically has a small bandwidth, such as. B. only eight bits, with the arithmetic unit slices, the z. B. can be more than 2048 in number provided. In this case, the entire multiplexer would be implemented using dual-rail technology.
  • the implementation device is arranged directly at the input of the bit slices, the multiplexer only has to be implemented using single-rail technology, since conversion is only carried out at the output of the multiplexer.
  • the concept according to the invention is advantageous in that the safety-optimized dual rail technology with precharge can now also be used in a safety IC that stringent chip area requirements and stringent power consumption requirements must meet.
  • the security advantages of the dual-rail technology with precharge are combined with the area and current advantages of the single-rail solution by implementing dual-rail
  • FIG. 1 shows a basic block diagram of a data processing circuit according to the invention
  • FIG. 2 shows a preferred exemplary embodiment of the present invention using the example of a long number arithmetic unit with arithmetic unit-internal bus in single rail and bitslice internal bus in dual rail;
  • FIG. 3 shows a detailed representation of a bit slice in dual-rail technology
  • 4 shows an implementation device according to a preferred exemplary embodiment for dual rail with precharge
  • FIG 5 shows an implementation device according to an alternative exemplary embodiment in dual-rail technology without a precharge.
  • FIG. 1 shows a data processing circuit according to the invention with a single rail bus 10, the single rail bus being a single rail line 12, which is also referred to in FIG. 1 as a bit line, for a sequence of Has data bits.
  • the data processing circuit according to the invention further comprises a dual-rail bus which has two dual-rail lines 14a, 14b for the sequence of data bits, a first dual-rail line 14a being provided for a sequence of data bits, and a second Dual rail line 14b is provided for a sequence of inverted data bits.
  • the data processing circuit according to the invention further comprises a conversion device 16 for converting signals on the single rail bus 12 into signals on the dual rail bus 14 and vice versa.
  • FIG. 2 shows a data processing circuit according to a preferred exemplary embodiment of the present invention, which comprises an arithmetic logic unit bus as a single rail bus 12.
  • the arithmetic logic unit bus 12 in FIG. 2 is only drawn as a single line, although the arithmetic logic unit bus 12 as a whole is a parallel bus and comprises k data lines, k being, for example, 8 or 16.
  • the arithmetic logic unit bus 12 is connected via a multiplexer 18 to the conversion device 16, which in turn has dual Rail buses for each bit slice 1, ..., n of a long number arithmetic unit 20 is connected.
  • the long number arithmetic unit comprises a number of n bit slices which is greater than 2048 and comprises, for example, 2100 or also 2300 bit slices.
  • the internal slice buses are designed as dual-rail buses, while the arithmetic logic unit bus, which connects the individual slices with one another or the individual slices with other components of the safety IC, is implemented in single-rail technology , In the exemplary embodiment of the present invention shown in FIG.
  • each bit slice is assigned its own single-rail / dual-rail conversion device 16 in such a way that the multiplexer 18 is designed in single-rail technology.
  • the multiplexer input which is eight bits wide in the exemplary embodiment shown in FIG. 2, could already be provided with a conversion device for each bit line, the multiplexer then being implemented entirely in dual-rail technology should be. Under certain circumstances, this solution can be cheaper, since significantly fewer conversion devices are required, namely in the example shown in FIG. 2 only 8 instead of 2100 conversion devices.
  • Each bit slice comprises an arithmetic unit AUj . 3, which is designated in FIG. 3 with the reference symbol 22, and one or more register locations Rli, R2 ⁇ , R3j . , the register locations being designated with 24a, 24b, 24c.
  • Each register bit is connected to one another and to the arithmetic unit 22 in the bit slice via a dual-rail bus which connects the first dual-rail line 14a and the second dual-rail line 14b for the inverted bits (BIT ) having.
  • each bit slice i in dual-rail technology ensures that the data which are communicated between the registers 24a, 24b, 24c and the arithmetic unit 22 are unassailable for performance analysis. This data is more typical wise sensitive data and are strongly protected according to the invention.
  • the data that is transported on the arithmetic logic unit bus 12 is typically not such security-sensitive data, so that the implementation of the arithmetic logic unit bus 12 in single-rail technology does not result in particularly large safety cuts, but does lead to considerable savings Chip area, power consumption and processing time.
  • FIG. 4 a preferred exemplary embodiment of a conversion device 16 which is suitable for a dual-rail technology with precharge
  • FIG. 5 refers to an implementation device 16 which is intended for dual-rail technology without pre-charge.
  • the conversion device 16 in FIG. 4 is connected at its input to the bit line 12 of the single rail bus. On the output side, it is connected to the first dual rail line 14a for data bits and to the second dual rail line for inverted data bits (14b).
  • the single rail line 12 is connected to a first node 40, which is connected to an output of a read driver 42 on the one hand and to an input of a write driver 44.
  • a read driver control signal is fed into the read driver 42 as the input signal 46.
  • a write driver control signal 48 is also fed into the write driver 44.
  • Another input of the read driver circuit 42 is connected to the first dual rail line 14a.
  • the first dual rail line 14a is furthermore connected via a node 50 both to an output of the write driver 44 and also represents a control signal for a first switch 52.
  • a second switch 54 is also provided for to be controlled with the write control signal 48 as shown in FIG.
  • the conversion device shown in FIG. 4 further comprises a precharge device 56 with two switches 56a, 56b and a precharge clock input PCH 56c. Both switches are driven by the precharge control signal 56c and are effective to apply the potential V DD 58, which in a preferred exemplary embodiment of the present invention corresponds to a logic high state, that is to say a state of a logic “1”, both to the first dual rail Line 14a as well as on the second dual rail line 14b.
  • a second low potential V SS 60 is applied to the second dual rail line 14b when both the first switch 52 and the second switch 54 are turned on. However, if one of the switches 52, 54 is not switched through, there is no conductive connection between the potential V ss SO and the second dual rail line 14b.
  • the second low potential V S s can be the ground potential and, in the exemplary embodiment described, corresponds to the logic low state or the logic “0 ⁇ state.
  • FIG. 5 does not include a precharge device 56, since FIG. 5 is intended for dual-rail technology without a precharge.
  • FIG. 5 comprises a third switch 64 which, as can be seen from the symbol in FIG. 5, is designed as a PMOS transistor in contrast to the other switches which occur, while the switches 52, 54 as NMOS transistors. Transistors are executed. NMOS transistors are on when the control signal is high and off when the control signal is low. In contrast, PMOS transistors are turned on when the control signal is in a low state. In contrast, the PMOS transistors block when the control signal has a high voltage state.
  • the read control signal 46 is active, so that the signal on the first dual rail line 14a - regardless of whether it is a "1" or a "0 N is switched through to the single-rail line 12.
  • the read driver circuit 42 like the write driver circuit 44, can be designed, for example, as an AND gate, which only generates an output signal, if both input signals have a "1" state.
  • the circuit shown in FIG. 4 causes the signal on the second dual rail line 14b to be ignored in FIG. 4 when reading from the bit slice onto the computer bus, ie in the case of data transfer from right to left becomes.
  • the write control signal is 0 in the case of reading, which means that the second switch 54 of Fig. 4 is open, i. H. blocks, so that the second dual rail line 14b is not connected to the ground potential 60. This ensures that a voltage can be applied in a subsequent pre-charge cycle, in which both switches 56a, 56b are closed in order to bring both dual-rail lines into a logically high state, without a short circuit the ground potential 60 is generated.
  • the read control signal 46 is 0, so that the pre-charge state on the second dual-rail line 14a is prevented from being transmitted to the single-rail line 12.
  • the circuit shown in FIG. 4 thus ensures that in the case of reading, that is to say in the case of a conversion from dual-rail with precharge to single-rail - only in the data cycle and not in the precharge cycle - the state on the first dual Rail line 14a connected through to the single rail line 12 tet is that no data transmission occurs from the first dual-rail line to the single-rail line in the precharge cycle, and that furthermore the second dual-rail line 14b is separated from the ground potential 60 (V SS ), so that the second dual rail line as well as the first dual rail line can be charged to a high state in the precharge cycle.
  • V SS ground potential 60
  • the read driver 42 is deactivated by a “0 X” at the control signal input . Against that is
  • Write driver 44 activated by a "l ⁇ at its control input. This has the result that the signal present on the bit line is directly switched through to the first dual-rail line 14a in one data cycle. If the output of the write driver 44 is in a logic high state, that is to say a “1”, then the switch 52 is closed. Because of the write control signal equal to “1, the switch 54 is also closed, so that the ground potential V S s 60 is connected to the second dual rail line 14b, so that the inverted state, that is to say a “0”, is generated on the second dual rail line.
  • the third switch 64 is used, by means of which the high potential V DD 58 can be applied to the second dual-rail line, specifically when the write control signal 48 is high, that is to say the second switch 54 is closed and the first switch 52 is open (a "0" at the output of the write driver 44).
  • the third switch 64 is designed as a PMOS transistor, so that the potential V DD is then with the second dual rail Line 14b is connected when a "0" is present at the output of the write driver 44.
  • Dual rail line 14a switched through.
  • the third switch 64 is now open and the first and second switches 52, 54 are closed, so that the high state from the previous cycle is discharged on the second dual-rail line via the ground potential 60 (V S s) to pull the second dual rail line 14b to the low potential state.
  • V S s ground potential 60
  • the data rate at the dual-rail output is half as high on both sides due to the pre-charge cycle with the same working cycle as on the single rail -Entrance.
  • This data rate difference can be used to halve the data rate on the single-rail bus in order to achieve security improvements. This can be done by encrypting or coding the data on the single-rail bus.
  • the conversion device would have a memory on the input side for storing two successive ones
  • Bits as well as a decryption device or decoding device in order to obtain the unencrypted or decoded single rail bus bit, which is then converted into an unencrypted dual rail bit.
  • data coding or data encryption can be used, which leads to a halving of the user data rate.
  • the single-rail bus and the dual-rail bus run synchronously again, but with different measures to increase security.

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Abstract

Eine Datenverarbeitungsschaltung umfaßt einen Single-Rail-Bus (10) mit einer Single-Rail-Leitung (12), einen Dual-Rail-Bus (14) mit einer ersten Dual-Rail-Leitung (14a) für Datenbits und einer zweiten Dual-Rail-Leitung (14b) für invertierte Datenbits sowie eine Umsetzungseinrichtung (16) zum Überführen von Signalen auf dem Single-Rail-Bus in Signale auf dem Dual-Rail-Bus und umgekehrt. Durch Einsetzen sowohl der Single-Rail-Technik als auch der Dual-Rail-Technik mit Precharge oder Pre-Discharge oder ohne Precharge in einer Datenverarbeitungsschaltung wird ein optimaler Kompromiß zwischen Sicherheit einerseits und Chipflächenverbrauch und Leistungsverbrauch andererseits erreicht, indem Bereiche, in denen sicherheitskritische Daten verarbeitet werden, in Dual-Rail-Technik ausgeführt werden, während Bereiche, in denen weniger sicherheitskritische Daten verarbeitet werden, in Single-Rail-Technik ausgeführt werden, und wobei Schnittstellen zwischen diesen Bereichen mit einer Umsetzungseinrichtung versehen werden.

Description

Beschreibung
Datenverarbeitungsschaltung und Verfahren zum Übertragen von Daten
Die vorliegende Erfindung bezieht sich auf Prozessorarchitekturen und insbesondere auf eine Datenverarbeitungsschaltung und auf ein Verfahren zum Übertragen von Daten, bei denen die Sicherheit gegenüber externen Angriffen zum Ausspähen von Da- ten erhöht ist.
Kryptographische Algorithmen zeichnen sich im allgemeinen dadurch aus, daß sicherheitsrelevante Daten verarbeitet werden. Solche sicherheitsrelevanten Daten sind beispielsweise ein privater Schlüssel bei einem asymmetrischen Kryptographiealgorithmus, wie z. B. dem RSA-Algorithmus . Der private Schlüssel wird dazu verwendet, Daten zu entschlüsseln, die mit einem entsprechenden öffentlichen Schlüssel verschlüsselt worden sind. Alternativ wird der private Schlüssel dazu verwen- det, eine digitale Signatur zu Authentifizierungszwecken mit dem dazugehörigen öffentlichen Schlüssel zu verarbeiten.
Solche Prozessoren verarbeiten jedoch nicht nur Daten unter Verwendung privater bzw. geheimer Schlüssel, sondern umfassen typischerweise auch personenbezogene Daten, die gegenüber Angriffen geschützt werden müssen, wie z. B. persönliche Daten oder Guthaben, wenn an eine Geldkarte gedacht wird. Selbstverständlich gehört auch die PIN einer ec-Karte zu solchen geheimen Daten, die unbedingt gegenüber externen Angriffen zu schützen sind, um eine Akzeptanz eines solchen kryptographi- schen Systems am Markt zu erreichen.
Ein spezielles Gebiet, auf dem Kryptographiealgorithmen immer mehr zum Einsatz kommen, sind Chipkarten oder Sicherheits- ICs. Insbesondere bei Chipkarten besteht eine weitere Anforderung dahingehend, daß der Platz für ein Chipkarten- Prozessorsystem begrenzt ist. Die zur Verfügung stehende Chipfläche, die typischerweise vorgegeben ist, muß möglichst gut genutzt werden, um zum einen ein Rechenwerk und einen Arbeitsspeicher sowie einen nicht-flüchtigen Speicher unterzubringen, und um zum anderen auch die zu einem Kryptographie- prozessorsystem gehörenden Peripherieelemente unterzubringen, wie z. B. einen Krypto-Coprozessor, einen Zufallszahlengenerator, einen Eingabe/Ausgabe-Port, etc.
Bekannte Attacken auf kryptographische Systeme sind die soge- nannten Power-Analysis-Attacken. Nachdem Kryptographieprozessoren typischerweise in CMOS-Technik realisiert werden, haben solche Schaltungen, wenn keine besonderen Gegenmaßnahmen getroffen werden, einen stark inhomogenen Leistungsverbrauch. Bekannterweise verbrauchen CMOS-Schaltungen nahezu keine Leistung, wenn sich Zustände auf einem Bus bzw. in einem Rechenwerk nicht ändern. Ändern sich jedoch Zustände in einem Rechenwerk oder auf einem Bus, so fließt während des ümschal- tens einer CMOS-Schaltung von einem Zustand in einen anderen Zustand ein Strom, der von einer Leistungsquelle eingespeist werden muß. Insbesondere gilt dies für Bus- Treiberschaltungen, die insbesondere dann, wenn die Datenbusse lang sind, neben dem eigentlichen Stromverbrauch, den die CMOS-Schaltung hat, auch einen Strom zum Umladen von Leitungskapazitäten liefern müssen, die bei solchen langen Bus- sen ganz erhebliche Werte einnehmen können.
Hinzu kommt, daß für Kryptographieprozessoren zum einen aus Sicherheitsgründen und zum anderen aus Performance-Gründen Langzahlrechenwerke eingesetzt werden. Solche Langzahlrechen- werke haben mitunter eine Datenbreite von z. B. mehr als 1024 oder - in jüngster Zeit - mehr als 2048 Bits. Ein solches Langzahlrechenwerk umfaßt eine entsprechende Anzahl von Bit- Slices, wobei ein Bit-Slice neben der eigentlichen arithmetischen Einheit, die typischerweise zumindest eine Volladdie- rerfunktion umfaßt, auch Registerzellen für mehrere Register hat, die zum Ausführen einer kryptographischen Operation, wie z. B. einer modularen Multiplikation, benötigt werden. In der DE 3631992 Cl ist ein Langzahlrechenwerk offenbart, das zur Ausführung einer modularen Exponentiation, die für den RSA-Algorithmus benötigt wird, als zentrales Element ei- nen Langzahl-3-Operanden-Addierer umfaßt. Die modulare Exponentiation wird in eine Vielzahl modularer Multiplikationen zerlegt, welche wiederum in eine Vielzahl von 3-Operanden- Additionen zerlegt werden. Unter Verwendung eines Multiplika- tions-Vorausschau-Algorithmus und eines damit gekoppelten Re- duktions-Vorausschau-Algorithmus ergibt sich eine 3-
Operanden-Operation, bei der ein Zwischenergebnis, der Multiplikand und der Modul, möglicherweise mit Verschiebungswerten und Look-Ahead-Parametern multipliziert, addiert werden, um ein neues Zwischenergebnis zu ergeben.
Innerhalb einer Bit-Slice existiert ein sogenannter Slice- interner Bus, der die Registerplätze innerhalb der Bit-Slice und das Slice-Rechenwerk miteinander verbindet. Die Bit- Slices des Rechenwerks sind über einen Rechenwerks-internen Bus, welcher typischerweise lediglich eine Datenbreite von z. B. acht Bit hat, miteinander und mit den anderen Elementen des Kryptographie-Datenverarbeitungssystems z. B. über einen externen Bus verbunden.
In Anbetracht der Tatsache, daß ein Langzahlrechenwerk aus sehr vielen Bit-Slices besteht, ist dieser Rechenwerksinterne Bus, der außerhalb der Bit-Slices verläuft, ein sehr langer Datenbus, welcher eine Länge von mehreren Millimetern aufweist und als sehr regelmäßige Struktur auf der integrier- ten Schaltung erkennbar ist. Dasselbe gilt für das Langzahlrechenwerk selbst, das aus einem oder mehreren Stapeln von Bit-Slices besteht.
In Anbetracht der Tatsache, daß bei typischen Sicherheits-ICs die Chipfläche selbst begrenzt ist, und zudem auch der Stromverbrauch eine Rolle spielt, die besonders dann wesentlich ist, wenn Kontaktlosanwendungen betrachtet werden, bei denen die Chipkarte selbst keine eigene Leistungsversorgung hat, sondern ihre Leistung aus dem umgebenden HF-Feld bezieht, ergeben sich Anforderungen an den Rechenwerks-internen Bus einerseits und die Bit-Slices andererseits, daß sowohl Chipflä- ehe gespart wird als auch der Stromverbrauch niedrig zu halten ist.
Andererseits existieren bei Sicherheits-ICs Anforderungen, daß Maßnahmen gegenüber externen Angriffen, wie z. B. Leis- tungsattacken, von denen die einfachen Leistungsattacken
(SPA) oder die differentiellen Leistungsattacken (DPA) die bekanntesten Vertreter sind, zu treffen sind. Ohne solche Maßnahmen könnte ein Angreifer durch eine Leistungsanalyse beispielsweise auf dem Rechenwerks-Bus oder auf einem Slice- internen Bus jeden Umschaltvorgang mit verfolgen und brauchte dann nur noch einen Anfangszustand oder Zwischen-Datenzustand ermitteln, um sämtliche verarbeiteten Daten mitprotokollieren zu können, um so unter Kenntnis des ausgeführten Algorithmus und weiterer Randbedingungen geheime Daten, wie z. B. geheime Schlüssel, PINs, Guthaben-Beträge, etc. eruieren zu können.
Eine hinsichtlich der Sicherheit optimale Methode besteht darin, jeden Datenbus - bezogen auf eine Bitleitung - nicht mehr als eine einzige Datenleitung auszuführen, sondern als zwei Datenleitungen. Diese sogenannte Dual-Rail-Technik basiert darauf, daß zu einem Zeitpunkt auf den beiden Daten komplementäre Zustände übertragen werden. Liegt auf einer ersten Dual-Rail-Leitung für einen bestimmten Zeitpunkt ein Spannungszustand an, der eine logische „1" darstellt, so liegt auf der zweiten Dual-Rail-Leitung der komplementäre Zustand an, also im Beispiel ein Spannungszustand, der einer logischen „0x entspricht. Damit wird bereits die Sicherheit dahingehend erhöht, daß bei jeder Umschaltung von einem Zustand zu einem anderen Zustand beide Leitungen schalten, so daß durch eine Leistungsanalyse nicht mehr ermittelbar ist, in welcher Richtung umgeschaltet worden ist, da immer beide Umschaltrichtungen gleichzeitig auftreten. Obgleich bereits ein Sicherheitszuwachs erhalten worden ist, wird dennoch anhand der Leistungsanalyse erkennbar sein, ob in aufeinanderfolgenden Zyklen umgeschaltet worden ist, oder nicht. Liegen nämlich beispielsweise fünf aufeinanderfolgende logische „1"-Zustände an, so wird in der Leistungscharakteristik kein Stromverbrauch erkennbar sein, so daß ein Angreifer immer noch die Information erhalten kann, daß sich in diesen fünf Zyklen in den Daten auf dem Dual-Rail-Bus nichts geändert hat.
Um auch dieses Sicherheitsleck zu eliminieren, wird die sogenannte Dual-Rail-Technik mit Precharge verwendet. Hier wird zwischen jedem Datentakt ein sogenannter Precharge-Takt ein- gespeist. In diesen Precharge-Takt werden sowohl die erste Dual-Rail-Leitung als auch die zweite Dual-Rail-Leitung auf einen logisch hohen Zustand gebracht, so daß immer, also wenn von einem Daten-Takt zu einem Precharge-Takt gegangen wird, oder wenn von einem Precharge-Takt zu einem Daten-Takt gegan- gen wird, und unabhängig davon, ob die Daten sich von einem Takt zum nächsten ändern, eine einzige Umschaltung im Stromprofil erkennbar sein wird.
Obgleich die Dual-Rail-Technik mit Precharge eine maximale Sicherheit liefert, wird hierfür dennoch mit maximalem Aufwand bezahlt. Nachdem jede Bitleitung doppelt ausgeführt werden muß, führt die Dual-Rail-Technik zu einem doppelten Chipflächenverbrauch für die Übertragungsbusse. Nachdem ferner nach jedem Datentakt ein Precharge-Takt eingestreut wird, führt diese Technik auch zu einer halb so großen Verarbeitungsgeschwindigkeit, da in den Precharge-Takten keine Nutzdaten verarbeitet werden.
Nachdem ferner zwei Datenleitungen umgeladen werden müssen und dafür zwei Leitungstreiber - statt einem Leitungstreiber bei Single-Rail - existieren, ist auch der Stromverbrauch doppelt so groß. Die maximale Sicherheit wird somit teuer er- kauft, nämlich durch einen doppelt so großen Chipflächenverbrauch, einen halb so großen Nutzdatendurchsatz und einen doppelten Stromverbrauch.
Aus diesen Gründen kommt die Dual-Rail-Technik mit Precharge trotz der bereitgestellten überlegenen Sicherheit gegenüber Leistungs-Angrif en typischerweise nicht bei Sicherheits-ICs zum Einsatz.
Typischerweise werden daher alternativ Lösungen eingesetzt, wie z . B. Dum y-Berechnungen zum Verschleiern des Leistungsprofils, Software-technische Algorithmen, die - unabhängig von den verarbeiteten Daten - die gleiche Anzahl von Zyklen erfordern, etc. Allen diesen Maßnahmen ist gemeinsam, daß sie gegenüber komplexeren Angriffsalgorithmen keine maximale Sicherheit liefern bzw. Eingriffe in bereits bestehende Routinen erfordern, die dazu führen, daß für die Routinen wieder aufwendige Tests etc. gefahren werden müssen, so daß sich zum einen die Kosten erhöhen und zum anderen die Zeit erhöht, in der ein neues Produkt auf den Markt gebracht werden kann. Diese beiden Punkte sind zusätzlich zu bestimmten Sicherheitsanforderungen wesentlich dafür, ob sich ein Kryptographie-Prozessorchip auf dem sehr wettbewerbsintensiven Markt durchsetzt oder nicht.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept für eine sichere und dennoch wirtschaftliche Datenverarbeitung zu schaffen.
Diese Aufgabe wird durch eine Datenverarbeitungsschaltung nach Patentanspruch 1 oder durch ein Verfahren zum Übertragen von Daten nach Patentanspruch 20 gelöst.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß aus Sicherheitsgründen bestimmte Teile eines Sicherheits-ICs in Dual-Rail-Technik mit oder ohne Precharge bzw. Pre- Discharge ausgeführt werden, während andere Bereiche, auf de- nen nicht derart Sicherheits-relevante Daten verarbeitet werden nach wie vor in Single-Rail-Technik auszuführen sind. An der Schnittstelle zwischen dem Single-Rail-Bus und dem Dual- Rail-Bus wird erfindungsgemäß eine Umsetzungseinrichtung pla- ziert, um Signale auf dem Single-Rail-Bus in Signale auf dem Dual-Rail-Bus oder umgekehrt umzusetzen.
Die erfindungsgemäße Kombination eines Single-Rail-Busses und eines Dual-Rail-Busses aufgrund der dazwischenliegenden Um- setzungseinrichtung ermöglicht es, in einem Sicherheits-ICs beide Bus-Typen zu verwenden, um einen optimalen Kompromiß zwischen Sicherheit einerseits und Wirtschaftlichkeit andererseits zu erreichen.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden die Slice-internen Busse in Dual-Rail- Technik mit oder ohne Pre-Charge/Dis-Charge ausgeführt, während der in seiner Länge und damit in seinem Flächenverbrauch ganz erhebliche Rechenwerks-interne Bus, welcher extern der Slices verläuft und die Slices miteinander verbindet, nach wie vor in Single-Rail-Technik ausgeführt wird, so daß jeder Bit-Slice ferner eine eigene Umsetzungseinrichtung zugeordnet ist. Alternativ kann die Umsetzungseinrichtung auch am Eingang des Multiplexers zum Verbinden des Rechenwerks-Busses, der typischerweise eine kleine Bandbreite hat, wie z. B. lediglich acht Bits, mit den Rechenwerks-Slices, die z. B. mehr als 2048 in ihrer Anzahl sein können, vorgesehen. In diesem Fall wäre der gesamte Multiplexer in Dual-Rail-Technik ausgeführt. Im anderen Ausführungsbeispiel, bei dem die U set- zungseinrichtung direkt am Eingang der Bit-Slices angeordnet ist, muß der Multiplexer lediglich in Single-Rail-Technik ausgeführt werden, da erst am Ausgang des Multiplexers umgesetzt wird.
Das erfindungsgemäße Konzept ist dahingehend vorteilhaft, daß die sicherheitsmäßig optimale Dual-Rail-Technik mit Precharge nunmehr auch in einem Sicherheits-IC einsetzbar ist, der strengen Chipflächenanforderungen und strengen Leistungsverbrauchanforderungen genügen muß. Erfindungsgemäß werden somit die Sicherheitsvorteile der Dual-Rail-Technik mit Precharge mit den Flächen- und Stromvorteilen der Single-Rail- Lösung kombiniert, indem eine Umsetzung von Dual-Rail auf
Single-Rail und umgekehrt innerhalb eines Sicherheits-ICs an einer oder beliebig vielen Stellen eingesetzt wird. Diese Lösung macht kaum Abstriche von der Sicherheit des Systems, wenn die sich ständig ändernden Daten auf der Dual-Rail-Seite liegen, während die Single-Rail-Seite für seltenere Abläufe, wie z. B. das Lesen und Schreiben von sich nicht ändernden Daten, wie z. B. Initialisierungswerte, Endergebnis, etc., verwendet wird. Dies wird vorzugsweise dadurch erreicht, daß die Slice-internen Busse als Dual-Rail-Busse ausgeführt wer- den, während alle anderen Busse in der erfindungsgemäßen Datenverarbeitungsschaltung in Single-Rail-Technik auszuführen sind, um Platz und Strom zu sparen, ohne daß nennenswerte Sicherheitsabstriche hingenommen werden müssen, da die sicherheitsmäßig-hochrelevanten Slice-internen Busse in siche- rer Dual-Rail-Technik mit Precharge ausgeführt sind.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen detailliert erläutert. Es zeigen:
Fig. 1 ein Prinzip-Blockschaltbild einer erfindungsgemäßen DatenverarbeitungsSchaltung;
Fig. 2 ein bevorzugtes Ausführungsbeispiel der vorliegen- den Erfindung am Beispiel eines Langzahlrechenwerks mit Rechenwerks-internem Bus in Single-Rail und Bitslice-internem Bus in Dual-Rail;
Fig. 3 eine Detaildarstellung eines Bit-Slices in Dual- Rail-Technik; Fig. 4 eine Umsetzungseinrichtung gemäß einem bevorzugten Ausführungsbeispiel für Dual-Rail mit Precharge; und
Fig. 5 eine Umsetzungseinrichtung gemäß einem alternativen Ausführungsbeispiel in Dual-Rail-Technik ohne Precharge.
Fig. 1 zeigt eine erfindungsgemäße Datenverarbeitungsschal- tung mit einem Single-Rail-Bus 10, wobei der Single-Rail-Bus eine Single-Rail-Leitung 12, die in Fig. 1 auch als Bit- Leitung bezeichnet ist, für eine Folge von Datenbits aufweist.
Die erfindungsgemäße Datenverarbeitungsschaltung umfaßt ferner einen Dual-Rail-Bus, der zwei Dual-Rail-Leitungen 14a, 14b für die Folge von Datenbits aufweist, wobei eine erste Dual-Rail-Leitung 14a für eine Folge von Datenbits vorgesehen ist, und wobei eine zweite Dual-Rail-Leitung 14b für eine Folge von invertierten Datenbits vorgesehen ist.
Die erfindungsgemäße Datenverarbeitungsschaltung umfaßt ferner eine Umsetzungseinrichtung 16 zum Überführen von Signalen auf dem Single-Rail-Bus 12 in Signale auf den Dual-Rail-Bus 14 und umgekehrt.
Fig. 2 zeigt eine Datenverarbeitungsschaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, die als Single-Rail-Bus 12 einen Rechenwerks-Bus umfaßt. Aus Ein- fachheitsgründen ist der Rechenwerksbus 12 in Fig. 2 lediglich als eine einzige Leitung gezeichnet, wobei jedoch der Rechenwerks-Bus 12 insgesamt ein paralleler Bus ist und k Datenleitungen umfaßt, wobei k beispielsweise gleich 8 oder 16 ist.
Der Rechenwerks-Bus 12 ist über einen Multiplexer 18 mit der Umsetzungseinrichtung 16 verbunden, die wiederum mit Dual- Rail-Bussen für jede Bit-Slice 1, ..., n eines Langzahlrechenwerks 20 verbunden ist. Das Langzahlrechenwerk umfaßt eine Anzahl von n Bit-Slices, die größer als 2048 ist und beispielsweise 2100 oder auch 2300 Bit-Slices umfaßt. Erfin- dungsgemäß sind die Slice-internen Busse als Dual-Rail-Busse ausgeführt, während der Rechenwerks-Bus, der die einzelnen Slices untereinander bzw. die einzelnen Slices mit anderen Komponenten des Sicherheits-ICs verbindet, in Single-Rail- Technik ausgeführt ist. Bei dem in Fig. 2 gezeigten Ausfüh- rungsbeispiel der vorliegenden Erfindung ist jeder Bit-Slice eine eigene Single-Rail/Dual-Rail-U setzungseinrichtung 16 zugeordnet, derart, daß der Multiplexer 18 in Single-Rail- Technik ausgeführt ist. Bei einem alternativen Ausführungsbeispiel könnte jedoch auch der Multiplexer-Eingang, der bei dem in Fig. 2 gezeigten Ausführungsbeispiel acht Bit breit ist, bereits mit einer Umsetzungs-Einrichtung für jede Bitleitung versehen sein, wobei der Multiplexer dann komplett in Dual-Rail-Technik ausgeführt sein müßte. Diese Lösung kann unter Umständen günstiger sein, da wesentlich weniger Umset- Zungseinrichtungen benötigt werden, nämlich bei dem in Fig. 2 gezeigten Beispiel lediglich 8 anstatt von 2100 Umsetzungseinrichtungen.
Fig. 3 zeigt eine schematische Darstellung einer Bit-Slice i. Jede Bit-Slice umfaßt eine arithmetische Einheit AUj., die in Fig. 3 mit dem Bezugszeichen 22 bezeichnet ist, sowie eines oder mehrere Registerplätze Rli, R2ι, R3j., wobei die Registerplätze mit 24a, 24b, 24c bezeichnet sind. Jedes Register-Bit ist untereinander und mit der arithmetischen Einheit 22 in der Bit-Slice über einen Dual-Rail-Bus verbunden, der die erste Dual-Rail-Leitung 14a und die zweite Dual-Rail-Leitung 14b für die invertierten Bits (BIT) aufweist. Die Ausführung jeder Bit-Slice i in Dual-Rail-Technik stellt sicher, daß die Daten, die zwischen den Registern 24a, 24b, 24c und der a- rithmetischen Einheit 22 kommuniziert werden, für eine Leistungsanalyse unangreifbar sind. Diese Daten sind typischer- weise sensible Daten und werden erfindungsgemäß stark geschützt.
Dagegen sind die Daten, die auf dem Rechenwerks-Bus 12 trans- portiert werden, typischerweise keine derart Sicherheitssensitiven Daten, so daß die Ausführung des Rechenwerks- Busses 12 in Single-Rail-Technik zu keinen besonders großen Sicherheitsabstrichen führt, jedoch zu erheblichen Einsparungen an Chipfläche, Leistungsverbrauch und Verarbeitungszeit.
Im nachfolgenden wird Bezug nehmend auf Fig. 4 auf ein bevorzugtes Ausführungsbeispiel einer Umsetzungseinrichtung 16 Bezug genommen, die für eine Dual-Rail-Technik mit Precharge geeignet ist, während Bezug nehmend auf Fig. 5 auf eine U - setzungseinrichtung 16 Bezug genommen wird, die für eine Dual-Rail-Technik ohne Precharge vorgesehen ist.
Die Umsetzungseinrichtung 16 in Fig. 4 ist an ihrem Eingang mit der Bitleitung 12 des Single-Rail-Busses verbunden. Aus- gangsseitig ist sie mit der ersten Dual-Rail-Leitung 14a für Datenbits und mit der zweiten Dual-Rail-Leitung für invertierte Datenbits (14b) verbunden.
Die Single-Rail-Leitung 12 ist mit einem ersten Knoten 40 verbunden, welcher mit einem Ausgang eines Lesen-Treibers 42 einerseits und mit einem Eingang eines Schreiben-Treibers 44 verbunden ist. In den Lesen-Treiber 42 wird als Eingangssignal 46 ein Lesen-Treiber-Steuersignal eingespeist. In den Schreiben-Treiber 44 wird ebenfalls ein Schreiben-Treiber- Steuersignal 48 eingespeist. Ein weiterer Eingang der Lesen- Treiber-Schaltung 42 ist mit der ersten Dual-Rail-Leitung 14a verbunden.
Die erste Dual-Rail-Leitung 14a ist ferner über einen Knoten 50 sowohl mit einem Ausgang des Schreiben-Treibers 44 verbunden als auch stellt ein Steuersignal für einen ersten Schalter 52 dar. Ein zweiter Schalter 54 ist ferner vorgesehen, um mit dem Schreiben-Steuersignal 48 gesteuert zu werden, wie es aus Fig. 4 ersichtlich ist.
Die in Fig. 4 gezeigte Umsetzungseinrichtung umfaßt ferner eine Prechargeeinrichtung 56 mit zwei Schaltern 56a, 56b sowie einem Precharge-Takt-Eingang PCH 56c. Beide Schalter werden mit dem Precharge-Steuersignal 56c angesteuert und sind wirksam, um das Potential VDD 58, das bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung einem logisch hohen Zustand, also einem Zustand einer logischen „1 entspricht, sowohl auf die erste Dual-Rail-Leitung 14a als auch auf die zweite Dual-Rail-Leitung 14b zu legen.
Ein zweites niedriges Potential Vss 60 wird auf die zweite Dual-Rail-Leitung 14b gelegt, wenn sowohl der erste Schalter 52 als auch der zweite Schalter 54 durchgeschaltet sind. Ist jedoch einer der Schalter 52, 54 nicht durchgeschaltet, so existiert keine leitfähige Verbindung zwischen dem Potential Vss SO und der zweiten Dual-Rail-Leitung 14b. Das zweite niedrige Potential VSs kann das Massepotential sein und entspricht bei dem beschriebenen Ausführungsbeispiel dem logisch niedrigen Zustand bzw. dem logischen „0λ-Zustand.
In Fig. 5 tragen dieselben Elemente wie in Fig. 4 dieselben Bezugszeichen. Fig. 5 umfaßt keine Precharge-Einrichtung 56, da Fig. 5 für eine Dual-Rail-Technik ohne Precharge vorgesehen ist. Als zusätzliches Element umfaßt Fig. 5 einen dritten Schalter 64, der, wie es aus dem Symbol in Fig. 5 zu erkennen ist, im Gegensatz zu den anderen auftretenden Schaltern als PMOS-Transistor ausgeführt ist, während die Schalter 52, 54 als NMOS-Transistoren ausgeführt sind. NMOS-Transistoren sind durchgeschaltet, wenn das Steuersignal einen hohen Spannungszustand hat, und sperren, wenn das Steuersignal einen niedrigen Zustand hat. Dagegen sind PMOS-Transistoren durchgeschal- tet, wenn das Steuersignal einen niedrigen Zustand hat. Die PMOS-Transistoren sperren dagegen, wenn das Steuersignal einen hohen Spannungszustand aufweist. Im nachfolgenden wird Bezug nehmend auf Fig. 4 die Funktion der erfindungsgemäßen Umsetzungseinrichtung dargestellt. Im Falle des Lesens von der Bit-Slice auf den Rechenwerks-Bus ist das Lesen-Steuersignal 46 aktiv, so daß das Signal auf der ersten Dual-Rail-Leitung 14a - unabhängig davon, ob es eine „1" oder eine „0N ist - auf die Single-Rail-Leitung 12 durchgeschaltet wird. Es sei darauf hingewiesen, daß die Lesen-Treiberschaltung 42 genauso wie die Schreiben- Treiberschaltung 44 z. B. als UND-Gatter ausgeführt sein können, das nur dann ein Ausgangssignal erzeugt, wenn beide Eingangssignale einen „1"-Zustand haben. Die in Fig. 4 gezeigte Schaltung bewirkt, daß das Signal auf der zweiten Dual-Rail- Leitung 14b im Falle des Lesens von der Bit-Slice auf den Re- chenwerksbus, also im Falle einer Datenübertragung von rechts nach links in Fig. 4 ignoriert wird.
Das Schreiben-Steuersignal ist im Falle des Lesens gleich 0, was bedeutet, daß der zweite Schalter 54 von Fig. 4 offen ist, d. h. sperrt, so daß die zweite Dual-Rail-Leitung 14b nicht mit dem Massepotential 60 verbunden ist. Dies stellt sicher, daß in einem darauffolgenden Precharge-Takt, in dem beide Schalter 56a, 56b geschlossen werden, um beide Dual- Rail-Leitungen in einen logisch hohen Zustand zu bringen, ei- ne Spannung angelegt werden kann, ohne daß ein Kurzschluß mit dem Massepotential 60 erzeugt wird.
Im Falle des Precharge-Taktes ist das Lesen-Steuersignal 46 gleich 0, so daß verhindert wird, daß der Precharge-Zustand auf der zweiten Dual-Rail-Leitung 14a auf die Single-Rail- Leitung 12 übertragen wird.
Die in Fig. 4 gezeigte Schaltung stellt somit sicher, daß im Falle des Lesens, also im Falle einer Umsetzung von Dual-Rail mit Precharge auf Single-Rail - lediglich im Datentakt und nicht im Precharge-Takt - der Zustand auf der ersten Dual- Rail-Leitung 14a auf die Single-Rail-Leitung 12 durchgeschal- tet wird, daß im Precharge-Takt keine Datenübertragung von der ersten Dual-Rail-Leitung auf die Single-Rail-Leitung auftritt, und daß ferner die zweite Dual-Rail-Leitung 14b von dem Massepotential 60 (Vss) abgetrennt ist, damit die zweite Dual-Rail-Leitung ebenso wie die erste Dual-Rail-Leitung im Precharge-Takt auf einen hohen Zustand geladen werden können.
Im nachfolgenden wird die Umsetzung eines Single-Rail-Signals in ein Dual-Rail-Signal, also die Datenübertragung von links nach rechts in Fig. 4, die auch mit „Schreiben bezeichnet ist, beschrieben.
Im Falle des Schreibens ist, wie es aus der in Fig. 4 gezeigten Tabelle ersichtlich ist, der Lesen-Treiber 42 durch eine „0XΛ am Steuersignaleingang deaktiviert. Dagegen ist der
Schreiben-Treiber 44 durch eine „lλ an seinem Steuereingang aktiviert. Dies führt dazu, daß das auf der Bit-Leitung anliegende Signal in einem Datentakt unmittelbar auf die erste Dual-Rail-Leitung 14a durchgeschaltet wird. Liegt am Ausgang des Schreiben-Treibers 44 ein logisch hoher Zustand, also eine „1" an, so ist der Schalter 52 geschlossen. Aufgrund des Schreiben-Steuersignals gleich „l ist auch der Schalter 54 geschlossen, so daß das Massepotential VSs 60 mit der zweiten Dual-Rail-Leitung 14b verbunden wird, so daß der invertierte Zustand, also eine „0" auf der zweiten Dual-Rail-Leitung erzeugt wird.
Liegt dagegen eine 0 am Ausgang des Schreiben-Treibers 44 an, so liegt diese 0 auch auf der ersten Dual-Rail-Leitung 14a an. Aufgrund der 0 ist jedoch der erste Schalter 52 offen, so daß das Massepotential 60 nicht mit der zweiten Dual-Rail- Leitung 14b verbunden ist, sondern von derselben abgetrennt ist. Der aus dem vorhergehenden Precharge-Takt bestehende „1"-Zustand auf der zweiten Dual-Rail-Leitung 14b bleibt so- mit erhalten, was dazu führt, daß auf der zweiten Dual-Rail- Leitung 14b nunmehr wieder der komplementäre Wert zur ersten Dual-Rail-Leitung anliegt. Die erfindungsgemäße Umsetzungseinrichtung von Fig. 4 stellt somit sicher, daß im Falle einer Umwandlung von Single-Rail in Dual-Rail zum einen der Single-Rail-Zustand auf die erste Dual-Rail-Leitung 14a gelegt wird, daß im Falle eines Pre- charge-Taktes nichts vom Eingang zum Ausgang übertragen wird, und daß im Falle eines Single-Rail-„1"-Zustands die zweite Dual-Rail-Leitung mit dem Massepotential kurzgeschlossen wird oder im Falle eines Single-Rail-,,0"-Zustands der hohe Zustand der zweiten Dual-Rail-Leitung aufgrund des vorhergehenden Precharge-Taktes beibehalten wird.
Im nachfolgenden wird auf die Funktion der Umsetzungseinrichtung von Fig. 5 eingegangen, die eine Umsetzungseinrichtung für Single-Rail auf Dual-Rail ohne Precharge darstellt. Aus diesem Grund ist in Fig. 5 keine Precharge-Einrichtung 56 vorgesehen. Statt dessen wird der dritte Schalter 64 eingesetzt, durch den das hohe Potential VDD 58 auf die zweite Dual-Rail-Leitung gelegt werden kann, und zwar dann, wenn das Schreiben-Steuersignal 48 hoch ist, also der zweite Schalter 54 geschlossen ist und der erste Schalter 52 offen ist (eine „0" am Ausgang des Schreiben-Treibers 44). Dies wird dadurch erreicht, daß der dritte Schalter 64 als PMOS-Transistor ausgeführt ist, so daß das Potential VDD dann mit der zweiten Dual-Rail-Leitung 14b verbunden wird, wenn am Ausgang des Schreiben-Treibers 44 eine „0" anliegt.
Wird bei dem in Fig. 5 gezeigten Ausführungsbeispiel im nächsten Arbeitszyklus am Single-Rail-Bus eine „1" einge- speist, so wird diese wiederum ohne weiteres auf die erste
Dual-Rail-Leitung 14a durchgeschaltet. Nunmehr ist der dritte Schalter 64 jedoch offen, und sind der erste und der zweite Schalter 52, 54 geschlossen, so daß der hohe Zustand aus dem vorherigen Zyklus auf der zweiten Dual-Rail-Leitung über das Massepotential 60 (VSs) entladen wird, um die zweite Dual- Rail-Leitung 14b auf den niedrigen Potentialzustand zu ziehen. Obgleich das in Fig. 4 gezeigte Ausführungsbeispiel für Dual- Rail mit Precharge beschrieben worden ist, sind die Modifikationen für Dual-Rail mit Pre-Discharge für Fachleute ohne weiteres ersichtlich. Anstatt des Potentials VDD 58 von Fig. 4 könnte das Potential Vss eingesetzt werden. Anstatt des Potentials VSs 60 könnte dann das Potential VDD genommen werden, wobei die Schalter 52 und 54 derart zu modifizieren sind, daß der logisch niedrige Zustand aus dem vorherigen Precharge- Zyklus im Falle einer „1" auf der Single-Rail-Leitung 12 beibehalten wird.
Alternative Ausgestaltungen für den Lesen-Treiber 42 und den Schreiben-Treiber 44 sind für Fachleute ebenfalls ersieht- lieh, so lange die Funktionen des Lesens und Schreibens sichergestellt werden und während des Precharge-Taktes beide Treiber gesperrt werden, so daß keine Datenübertragung vom einen Ende zum anderen Ende der Schaltung stattfindet.
Bei dem in Fig. 4 gezeigten Ausführungsbeispiel, bei dem eine Dual-Rail-Technik mit Precharge eingesetzt wird, ist die Datenrate am Dual-Rail-Ausgang aufgrund des Precharge-Taktes bei gleichem Arbeitszyklus auf beiden Seiten halb so hoch wie am Single-Rail-Eingang. Dieser Datenratenunterschied kann ausgenutzt werden, um die Datenrate auch auf dem Single-Rail- Bus zu halbieren, um Sicherheitsverbesserungen zu erreichen. Dies kann dadurch geschehen, daß eine Verschlüsselung bzw. Codierung der Daten auf dem Single-Rail-Bus vorgenommen wird. In diesem Fall würde die Umsetzungseinrichtung eingangsseitig einen Speicher zum Speichern von zwei aufeinanderfolgenden
Bits haben sowie eine Entschlüsselungseinrichtung bzw. Deco- diereinrichtung, um das unverschlüsselte bzw. decodierte Sin- gle-Rail-Bus-Bit zu erhalten, das dann in ein unverschlüsseltes Dual-Rail-Bit umgesetzt wird. Zur Erhöhung des Sicher- heitsstandards auch auf dem Single-Rail-Bus kann somit eine Datencodierung bzw. Datenverschlüsselung eingesetzt werden, die zu einer Halbierung der Nutzdatenrate führt. In diesem Fall laufen der Single-Rail-Bus und der Dual-Rail-Bus wieder synchron, jedoch mit unterschiedlichen Maßnahmen zur Sicherheitserhöhung .
Bezugszeichenliste
10 Single-Rail-Bus 12 Single-Rail-Leitung 14 Dual-Rail-Bus
14a erste Dual-Rail-Leitung 14b zweite Dual-Rail-Leitung 16 Umsetzungseinrichtung 18 Multiplexer 20 Langzahlrechenwerk
22 arithmetische Einheit einer Bit-Slice 24a erstes Register einer Bit-Slice 24b zweites Register einer Bit-Slice 24c drittes Register einer Bit-Slice 40 Eingangsknoten 42 Lesen-Treiber 44 Schreiben-Treiber 46 Lesen-Steuersignal 48 Schreiben-Steuersignal 50 Ausgangsknoten 52 erster Schalter 54 zweiter Schalter 56 Initialisierungseinrichtung 56a Initialisierungs-Schalter 56b Initialisierungs-Schalter 56c Precharge-Takt 58 Einrichtung zum Anlegen eines hohen Potentials VDD 60 Einrichtung zum Anlegen eines niedrigen Potentials VSΞ 64 dritter Schalter

Claims

Patentansprüche
1. Datenverarbeitungsschaltung mit folgenden Merkmalen:
einem Single-Rail-Bus (10) mit einer Single-Rail-Leitung (12) für eine Folge von Datenbits;
einem Dual-Rail-Bus (14) mit zwei Dual-Rail-Leitungen für die Folge von Datenbits, wobei eine erste Dual-Rail-Leitung (14a) für die Datenbits vorgesehen ist, und wobei eine zweite Dual- Rail-Leitung (14b) für invertierte Datenbits vorgesehen ist; und
einer Umsetzungseinrichtung (16) zum Überführen von Signalen auf dem Single-Rail-Bus (10) in Signale auf dem Dual-Rail-Bus (14) und umgekehrt.
2. Datenverarbeitungsschaltung nach Patentanspruch 1, bei der die Umsetzungseinrichtung (16) folgende Merkmale aufweist:
einen Lesen-Treiber (42) zum Überführen von Signalen auf der ersten Dual-Rail-Leitung (14a) auf den Single-Rail-Bus (10) ;
einem Schreiben-Treiber (44) zum Überführen der Signale auf dem Single-Rail-Bus auf die erste Dual-Rail-Leitung (14a) ;
einer Erzeugungseinrichtung (52, 54, 60) zum Erzeugen der Signale auf der zweiten Dual-Rail-Leitung (14b) aus den Signalen auf der ersten Dual-Rail-Leitung; und
einer Steuereinrichtung (46, 48) zum Steuern des Lesen- Treibers (42) und des Schreiben-Treibers (44) über ein Lesen- Steuersignal (46) und ein Schreiben-Steuersignal (48) , so daß höchstens entweder der Lesen-Treiber (42) oder der Schreiben- Treiber (44) aktiv ist.
3. Datenverarbeitungsschaltung nach Patentanspruch 2, bei der der Schreiben-Treiber (44) eine UND-Funktion aufweist, wobei ein erster Eingang des Schreiben-Treibers (44) mit der Single-Rail-Leitung (12) verbunden ist, ein zweiter Eingang des Schreiben-Treibers (44) mit dem Schreiben- Steuersignal (48) verbunden ist, und ein Ausgang des Schreiben-Treibers (44) mit der ersten Dual-Rail-Leitung (14a) verbunden ist.
4. Datenverarbeitungsschaltung nach Patentanspruch 2 oder 3,
bei der der Lesen-Treiber (42) eine UND-Funktion aufweist, wobei ein erster Eingang des Lesen-Treibers (42) mit der ersten Dual-Rail-Leitung (14a) verbunden ist, wobei ein zweiter Eingang des Lesen-Treibers (42) mit dem Lesen-Steuersignal
(46) verbunden ist, und wobei ein Ausgang des Lesen-Treibers (42) mit der Single-Rail-Leitung (12) verbunden ist.
5. Datenverarbeitungsschaltung nach Patentanspruch 3 oder 4, bei der die Umsetzungseinrichtung (16) ferner folgende Merkmale aufweist:
eine Einrichtung (60) zum Anlegen eines ersten Potentials (VSs) r das einem niedrigen Spannungszustand zugeordnet ist; und
einen ersten Schalter (54) , der zwischen die zweite Dual- Rail-Leitung (14b) und die Einrichtung (60) zum Anlegen des ersten Potentials geschaltet ist, wobei der erste Schalter (54) durch das Schreiben-Steuersignal (48) steuerbar ist.
6. Datenverarbeitungsschaltung nach Anspruch 5, bei der die Umsetzungseinrichtung (16) ferner folgendes Merkmal aufweist:
einen zweiten Schalter (52), der zwischen die zweite Dual- Rail-Leitung (14) und die Einrichtung (60) zum Anlegen des ersten Potentials (VSs) geschaltet ist, wobei der zweite Schalter (54) durch ein Ausgangssignal des Schreiben-Treibers (44) steuerbar ist.
7. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
bei der der Dual-Rail-Bus (14) ein Dual-Rail-Bus mit Precharge oder Pre-Discharge ist, so daß zwischen jedem Datentakt auf der ersten und zweiten Dual-Rail-Leitung (14a, 14b) ein Initialisierungstakt eingefügt ist, in dem die erste Dual- Rail-Leitung (14a) und die zweite Dual-Rail-Leitung (14b) auf denselben Spannungszustand bringbar sind.
Datenverarbeitungsschaltung nach Anspruch 7,
bei der die zwei Dual-Rail-Leitungen (14a, 14b) mit einer I- nitialisierungseinrichtung (56) verbunden sind, wobei die I- nitialisierungseinrichtung (56) wirksam ist, um in dem Initialisierungstakt die beiden Dual-Rail-Leitungen auf denselben Spannungszustand zu bringen.
9. Datenverarbeitungsschaltung nach Anspruch 8, bei der der Spannungszustand ein hoher Spannungszustand ist, wobei die Initialisierungseinrichtung (56) eine Einrichtung (58) zum Anlegen eines zweiten Potentials (VDD) , das höher als das erste Potential (VSs) ist, aufweist, um in dem Initialisierungstakt die beiden Dual-Rail-Leitungen (14a, 14b) auf das zweite Potential zu bringen.
10. Datenverarbeitungsschaltung nach einem der Ansprüche 3 bis 6, bei der die Umsetzungseinrichtung (16) folgende Merkmale aufweist:
eine Einrichtung (58) zum Anlegen eines zweiten Potentials (VDD) , das größer als das erste Potential (Vss) ist; und einen dritten Schalter (64) , der zwischen die Einrichtung (58) zum Anlegen des zweiten Potentials und den zweiten Dual- Rail-Bus (14b) geschaltet ist, und der von einem Ausgangssignal des Schreiben-Treibers (44) steuerbar ist.
11. Datenverarbeitungsschaltung nach einem der Ansprüche 6 bis 9,
bei der die Umsetzungseinrichtung (16) ausgebildet ist, um den Lesen-Treiber (42) und den Schreiben-Treiber (44) in einem Initialisierungstakt zu deaktivieren.
12. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche, die auf einem Halbleitersubstrat integriert ausge- führt ist.
13. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
bei der der Single-Rail-Bus ein Teil eines Mehrfach-Single-
Rail-Busses ist, dessen Anzahl von Single-Rail-Bussen kleiner ist als eine Anzahl von Dual-Rail-Bussen in einem Mehrfach- Dual-Rail-Bus .
14. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
bei dem der Dual-Rail-Bus ausgebildet ist, um Komponenten innerhalb einer Bit-Slice eines Rechenwerks miteinander zu ver- binden, und wobei der Single-Rail-Bus ausgebildet ist, um die Bit-Slices des Rechenwerks untereinander oder mit externen Komponenten zu verbinden.
15. Datenverarbeitungsschaltung nach Anspruch 14, bei der der Single-Rail-Bus ausgebildet ist, um Daten für eine Initialisierung von Bit-Slices oder Endergebnisdaten von den Bit-Slices zu übertragen.
16. Datenverarbeitungseinrichtung nach einem der Ansprüche 14 oder 15,
bei der die Anzahl von Bit-Slices in dem Rechenwerk größer als 1000 ist, und
bei der die Anzahl von Single-Rail-Bussen in einem Mehrfach- Single-Rail-Bus kleiner oder gleich 64 ist.
17. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
bei der eine physikalische Länge des Single-Rail-Busses größer als eine physikalische Länge des Dual-Rail-Busses ist.
18. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
bei der ferner eine Einrichtung zum Verschlüsseln oder Codieren von Daten auf dem Single-Rail-Bus oder zum Ausführen ei- nes Precharge- oder Pre-Discharge-Betriebs auf dem Single- Rail-Bus vorgesehen ist.
19. Datenverarbeitungsschaltung nach einem der vorhergehenden Ansprüche,
die in einer Chipkarte oder einem Sicherheits-IC ausgebildet ist.
20. Verfahren zum Übertragen von Daten von einem Single-Rail- Bus mit einer Single-Rail-Leitung zu einem Dual-Rail-Bus mit zwei Dual-Rail-Leitungen, wobei eine erste Dual-Rail-Leitung für eine Folge von Datenbits vorgesehen ist, und eine zweite Dual-Rail-Leitung für eine Folge von invertierten Datenbits vorgesehen ist, mit einem Schritt des Uberführens von Signalen auf dem Single-Rail-Bus in Signale auf dem Dual-Rail-Bus und umgekehrt.
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