WO2004100118A1

WO2004100118A1 - Ｅｌ表示装置およびその駆動方法

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Publication number: WO2004100118A1
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Abstract

有機ＥＬ表示パネルを利用して良好な画像表示を得ることが困難であった。マトリックス状に配置されたＥＬ素子１５および駆動用トランジスタ１１ａと、プログラム電圧信号を発生する電圧階調回路１２７１、プログラム電流信号を発生する電流階調回路１６４、およびプログラム電圧信号とプログラム電流信号との切り換えを行うスイッチ１５１ａ、１５１ｂを有する、駆動用トランジスタ１１ａに信号を印加するドライブ回路手段とを具備した、ＥＬ表示装置である。

Description

明細書

E L表示装置およびその駆動方法

技術分野

本発明は、有機または無機エレクト口ルミネッセンス（E L ) 素子などを用いた E L表示パネル（表示装置）などの自発光表示パネルに関するものである。また、これらの表示パネルなどの駆動回路（ I Cなど）および駆動方法などに関するものである。

背景技術

電気光学変換物質として有機エレクト口ルミネッセンス（E L ) 材料を用いたアクティブマトリクス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。有機 E L表示パネルは各画素に発光素子を有する自発光型である。有機 E L表示パネルは、液晶表示パネルに比べて画像の視認性が高い、パックライトが不要、応答速度が速い等の利点を有する。

有機 E L表示パネルも単純マトリクス方式とァクティプマトリクス方式の構成が可能である。前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。しかし、安価である。後者は大型、高精細表示パネルを実現できる。しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。現在では、アクティブマトリクス方式の開発が盛んに行われている。ァクティプマトリタス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた薄膜トランジスタ ( トランジスタ）によって制御する。

アクティブマトリクス方式の有機 E L表示パネルは、たとえば、特開平 8— 2 34 6 8 3号公報に開示されている。

ここに、上記特許文献の全ての開示は、そつくりそのままここに引用 (参照）することにより、一体化される。

この表示パネルの一画素分の等価回路を図 2に示す。画素 1 6は発光素子である E L素子 1 5、第 1のトランジスタ（駆動用トランジスタ) 1 1 a、第 2のトランジスタ（スイッチング用トランジスタ） 1 1 bおよび蓄積容量（コンデンサ） 1 9からなる。発光素子 1 5は有機エレクトロルミネッセンス（E L) 素子である。本明細書では、 E L素子 1 5 に電流を供給（制御）するトランジスタ 1 1 aを駆動用トランジスタ 1 1 と呼ぶ。また、図 2のトランジスタ l i bのように、スィッチとして動作するトランジスタをスィツチ用トランジスタ 1 1 と呼ぶ。

有機 E L素子 1 5は多くの場合、整流性があるため、 O L ED (有機発光ダイオード）と呼ばれることがある。図 1、図 2などでは発光素子 1 5としてダイォードの記号を用いている。

本発明における発光素子 1 5は O L E Dに限るものではなく、素子 1 5に流れる電流量によって輝度が制御されるものであればよい。たとえば、無機 E L素子が例示される。その他、半導体で構成される白色発光ダイオード例示される。また、発光トランジスタでもよい。また、発光素子 1 5は必ずしも整流性が要求されるものではない。双方向性素子であってもよレヽ。

図 2の動作について説明する。ゲート信号線 1 7を選択状態とし、ソース信号線 1 8に輝度情報を表す電圧の映像信号を印加する。トランジスタ 1 1 aが導通し、映像信号が蓄積容量 1 9に充電される。ゲート信号線 1 7を非選択状態とすると、トランジスタ 1 1 aがオフになる。トランジスタ l i bは電気的にソース信号線 1 8から切り離される。しかし、トランジスタ 1 1 aのゲート端子電位は蓄積容量（コンデンサ） 1 9によって安定に保持される。トランジスタ 1 1 aを介して発光素子 1 5に流れる電流は、トランジスタ 1 1 aのゲート /ドレイン端子間電圧 V g dに応じた値となる。発光素子 1 5はトランジスタ 1 1 aを通って供給される電流量に応じた輝度で発光し続ける。

有機 E L表示パネルは、低温ポリシリコントランジスタ了レイを用いてパネルを構成する。しかし、有機 E L素子は、電流により発光するため、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。

図 2は電圧プログラム方式の画素構成である。図 2に図示する画素構成では、電圧の映像信号をトランジスタ 1 1 aで電流信号に変換する。したがって、トランジスタ 1 1 aに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタ 1 1 aは 5 0 % 以上の特性パラツキが発生している。したがって、図 2の構成では表示ムラが発生する。

電圧プログラム方式で発生する表示ムラは、電流プログラム方式の構成を採用することにより低減することが可能である。電流プログラム方式を実施するためには、電流駆動方式のドライバ回路が必要である。しかし、電流駆動方式のドライバ回路にも電流出力段を構成するトランジスタ素子にバラツキが発生する。そのため、各出力端子からの階調出力電流にバラツキが発生し、良好な画像表示ができないことがあった。また、電流プログラム方式は、低階調領域では、駆動電流が小さい。そのため、ソース信号線 1 8の寄生容量により良好に駆動できないことがあつた。特に、 0階調目の電流は、 0である。したがって、画像表示を変更できないことがあった。

このように、たとえば、有機 E L表示パネルを利用して良好な画像表示を得ることが困難であるという課題があった。発明の開示

第 1 の本発明は、マトリックス状に配置された E L素子おょぴ駆動素子と、

プログラム電圧信号を発生する電圧階調回路、プログラム電流信号を発生する電流回路手段、および前記プログラム電圧信号と前記プログラム電流信号との切り換えを行う切り換え回路を有する、前記駆動素子に信号を印加するドライブ回路手段とを具備した、 E L表示装置である。第 2の本発明は、マトリツタス状に配置された E L素子おょぴ駆動素子が形成され、前記駆動素子に信号を印するソース信号線を有する E L 表示装置の駆動方法であって、

1水平走査期間は、電圧信号を前記ソース信号線に印加する A期間と、電流信号を前記ソース信号線に印加する B期間とを有し、

前記 B期間は、前記 A期間の終了後あるいは同時に開始される、 E L 表示装置の駆動方法である。

第 3の本発明は、ソース信号線の一端に接続された第 1のソースドラィパ回路と、

前記ソース信号線の他端に接続された第 2のソースドライバ回路とを具備し、

前記第 1 のソースドライバ回路および前記第 2のソースドライバ回路は、階調に対応した電流を出力する、 E L表示装置である。

第 4の本発明は、画素がマトリタス状に形成された E L表示装置の駆動方法であって、

前記 E L表示装置に印加される映像信号の大きさから点灯率を求め、前記点灯率に対応して流れる電流を制御する、 E L表示装置の駆動方法である。第 5の本発明は、赤色の画素に印加する第 1の出力電流の大きさを規定する第 1の基準電流源と、

緑色の画素に印加する第 2の出力電流の大きさを規定する第 2の基準電流源と、

青色の画素に印加する第 3の出力電流の大きさを規定する第 3の基準電流源と、

前記第 1の基準電流源と前記第 2の基準電流源と前記第 3の基準電流源とを制御する制御手段とを具備し、

前記制御手段は、前記第 1の出力電流と前記第 2の出力電流と前記第 3の出力電流の大きさを比例して変化させる、 E L表示装置である。このように、本発明の表示パネル（表示装置）のドライバ回路は、主として単位電流を出力する複数のトランジスタを具備し、このトランジスタの個数を変化させることにより出力電流を出力するものである。また、本発明の表示装置などは、 d u t y比制御、基準電流制御などを実施する。

本発明のソースドライバ回路は、基準電流の発生回路を有し、また、ゲートドライバ回路を制御することにより、電流制御、輝度制御を実現する。また、画素は、複数あるいは単独の駆動用トランジスタを有し、 E L素子 1 5に流れる電流パラツキが発生しないように駆動する。したがって、トランジスタのしきい値ばらつきによる表示むらの発生を抑制することが可能となる。また、 d u t y比制御などによりダイナミックレンジが広い画像表示を実現できる。

本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。

本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費したがって、地球環境、宇宙環境に優しいことになる。図面の簡単な説明

図 1は、本発明の表示パネルの構成図である。

図 2は、本発明の表示パネルの構成図である。

図 3は、本発明の表示パネルの説明図である。

図 4は、本発明の表示パネルの説明図である。

図 5は、本発明の表示装置の駆動方法の説明図である。図 6は、本発明の表示パネルの説明図である。

図 7は、本発明の表示パネルの説明図である。

図 8は、本発明の表示パネルの説明図である。

図 9は、本発明の表示パネルの説明図である。

図 1 0は、本発明の表示パネルの説明図である。

図 1 1は、本発明の表示パネルの説明図である。

図 1 2は、本発明の表示パネルの説明図である。

図 1 3は、本発明の表示パネルの説明図である。

図 1 4は、本発明の表示パネルの説明図である。

図 1 5は、本発明の表示パネルの説明図である。

図 1 6は、本発明の表示パネルの説明図である。

図 1 7は、本発明の表示パネルの説明図である。

図 1 8は、本発明の表示パネルの説明図である。

図 1 9は、本発明の表示パネルの駆動方法の説明図である。図 2 0は、本発明の表示パネルの駆動方法の説明図である。図 2 1は、本発明の表示パネルの駆動方法の説明図である。図 2 2は、本発明の表示パネルの説明図である。図 2 3は、本発明の表示パネルの駆動方法の説明図である。

図 2 4は、本発明の表示パネルの駆動方法の説明図である。

図 2 5は、本発明の表示パネルの駆動方法の説明図である。

図 2 6は、本発明の表示パネルの駆動方法の説明図である。

図 2 7は、本発明の表示パネルの駆動方法の説明図である。

図 2 8は、本発明の表示パネルの説明図である。

図 2 9は、本発明のソースドライバ回路（ I C ) の説明図である。図 3 0は、本発明のソースドライバ回路（ I C ) の説明図である。図 3 1は、本発明の表示パネルの説明図である。

図 3 2は、本発明の表示パネルの説明図である。

図 3 3は、本発明の表示パネルの説明図である。

図 3 4は、本発明の表示パネルの説明図である。

図 3 5は、本発明の表示パネルの説明図である。

図 3 6は、本発明の表示パネルの説明図である。

図 3 7は、本発明の表示パネルの駆動方法の説明図である。

図 3 8は、本発明の表示パネルの駆動方法の説明図である。

図 3 9は、本発明の表示パネルの駆動方法の説明図である。

図 4 0は、本発明の表示パネルの駆動方法の説明図である。

図 4 1は、本発明の表示パネルの駆動方法の説明図である。

図 4 2は、本発明の表示パネルの駆動方法の説明図である。

図 4 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 6は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 4 9は、本発明のソースド、ライバ回路 ( ] C) の説明図である。図 5 0は、本発明のソース Kライバ回路 ( ] C) の説明図である。図 5 1は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 5 2は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 5 3は、本発明のソースド、ライバ回路 ( ] C) の説明図である。図 5 4は、本発明のソ一スライバ回路 ( ] C) の説明図である。図 5 5は、本発明のソースド、ライバ回路 ( 1 C) の説明図である。図 5 6は、本発明のソースド、ライパ回路 ( 1 C ) の説明図である。図 5 7は、本発明のソースライパ回路 ( ] C) の説明図である。図 5 8は、本発明のソースライパ回路 ( ] C) の説明図である。図 5 9は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 6 0は、本発明のソースライパ回路 ( 1 C ) の説明図である。図 6 1は、本発明のソースライバ回路 ( 1 C ) の説明図である。図 6 2は、本発明のソースライパ回路 ( ] C) の説明図である。図 6 3は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 6 4は、本発明のソース Kライパ回路 ( ] C) の説明図である。図 6 5は、本発明のソースライパ回路 ( ] C ) の説明図である。図 6 6は、本発明のソースライパ回路 ( ] C) の説明図である。図 6 7は、本発明のソースド、ライパ回路 ( 1 C) の説明図である。図 6 8は、本発明のソースライパ回路 ( 1 C) の説明図である。図 6 9は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 7 0は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 7 1は、本発明のソース Kライパ回路 ( ] C) の説明図である。図 7 2は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 Ί 3は、本発明のソースド、ライパ回路 ( ] C) の説明図である。図 7 4は、本発明のソースド、ライバ回路 ( 1 C) の説明図である。図 7 5は. 本発明のソースドライバ回路（ I C の説明図である図 7 6は. 本発明のソースドライバ回路（ I C の説明図である図 7 7は. 本発明のソースドライバ回路（ I C の説明図である図 7 8は. 本発明のソースドライバ回路（ I C の説明図である図 7 9は. 本発明のソースドライバ回路（ I C の説明図である図 8 0は. 本発明のソースドライバ回路（ I C の！ ¾明図である図 8 1は. 本発明のソースドライバ回路（ I C の説明図,である図 8 2は. 本発明のソースドライバ回路（ I C の説明図である図 8 3は. 本発明のソースドライバ回路（ I C の説明図である図 8 4は. 本発明のソースドライバ回路（ I C の説明図である図 8 5は. 本発明のソースドライバ回路（ I C の説明図である図 8 6は. 本発明のソースドライバ回路（ I C の説明図である図 8 7は. 本発明のソースドライバ回路（ I C の説明図である図 8 8は. 本発明のソースドライバ回路 ( I c の説明図である図 8 9は. 本発明の表示パネルの駆動方法の説明図である。図 9 0は. 本発明の表示パネルの駆動方法の説明図である。図 9 1は. 本発明の表示パネルの駆動方法の説明図である。図 9 2は. 本発明の表示パネルの駆動方法の説明図である。図 9 3は. 本発明の表示パネルの駆動方法の説明図である。図 9 4は. 本発明の表示パネルの駆動方法の説明図である。図 9 5は. 本発明の表示パネルの駆動方法の説明図である。図 9 6は. 本発明の表示パネルの駆動方法の説明図である。図 9 7は. 本発^の表示パネルの駆動方法の説明図である。図 9 8は. 本発明の表示パネルの駆動方法の説明図である。図 9 9は. 本発明の表示パネルの駆動方法の説明図である。

0 0は、本発明の表示パネルの駆動方法の説明図である。図 1 0 1は、本発明の表示パネルの駆動方法の説明図である。図 1 0 2は、本発明の表示パネルの駆動方法の説明図である。図 1 0 3は、本発明の表示パネルの駆動方法の説明図である。図 1 0 4は、本発明の表示パネルの駆動方法の説明図である。図 1 0 5は、本発明の表示パネルの駆動方法の説明図である。' 図 1 0 6は、本発明の表示パネルの駆動方法の説明図である。図 1 0 7は、本発明の表示パネルの駆動方法の説明図である。図 1 0 8は、本発明の表示パネルの駆動方法の説明図である。図 1 0 9は、本発明の表示パネルの駆動方法の説明図である。図 1 1 0は、本発明の表示パネルの駆動方法の説明図である。図 1 1 1は、本発明の表示パネルの駆動方法の説明図である。図 1 1 2は、本発明の表示パネルの駆動方法の説明図である。図 1 1 3は、本発明の表示パネルの駆動方法の説明図である。図 1 1 4は、本発明の表示パネルの駆動方法の説明図である。図 1 1 5は、本発明の表示パネルの駆動方法の説明図である。図 1 1 6は、本発明の表示パネルの駆動方法の説明図である。図 1 1 7は、本発明の表示パネルの駆動方法の説明図である。図 1 1 8は、本発明の表示パネルの駆動方法の説明図である。図 1 1 9は、本発明の表示パネルの駆動方法の説明図である。図 1 2 0は、本発明の表示パネルの駆動方法の説明図である。図 1 2 1は、本発明の表示パネルの駆動方法の説明図である。図 1 2 2は、本発明の表示パネルの駆動方法の説明図である。図 1 2 3は、本発明の表示パネルの駆動方法の説明図である。図 1 2 4は、本発明の表示パネルの駆動方法の説明図である。図 1 2 5は、本発明の表示パネルの駆動方法の説明図である。図 1 2 6は、本発明の表示装置の説明図である。図 1 2 7は、本発明のソ ―スドライバ回路 ( I C ) の説明図である'。図 1 2 8は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 2 9は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 3 0は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 3 1は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 3 2は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 3 3は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 3 4は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 3 5は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 3 6は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 3 7は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 3 8は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 3 9は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 0は、本発明のソ ―スドライバ回路 ( I C ) の説明図である。図 1 4 1は、本発明のソ —スドライバ回路 ( I C ) の説明図である。図 1 4 2は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 3は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 4は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 5は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 6は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 4 7は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 4 8は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 4 9は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 5 0は、本発明のソ -スドライバ回路 ( I C ) の説明図である。図 1 5 1は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 1 5 2は、本発明のソ —スドライバ回路 ( I C ) の説明図である。図 1 5 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 5 4は、本発明の表示装置の説明図である。

図 1 5 5は、本発明の表示装置の説明図である。

図 1 5 6は、本発明の表示装置の説明図である。

図 1 5 7は、本発明の表示装置の説明図である。

図 1 5 8は、本発明の表示装置の説明図である。

図 1 5 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 6は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 6 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 4は、本発明のソースドラィパ回路 ( I C ) の説明図である。図 1 7 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 1 7 6は、本発明のソースドライ'パ回路 ( I C ) の説明図である。図 1 7 7は、本発明の表示 >、。、ルの駆動方法の説明図である。

図 1 7 8は、本発明の表示パネルの駆動方法の説明図である。図 1 7 9は、本発明の表示パネルの駆動方法の説明図である。

図 1 8 0は、本発明の表示パネルの説明図である。

図 1 8 1は、本発明の表示パネルの説明図である。

図 1 8 2は、本発明のソースドライバ回路（ I C) の説明図である。図 1 8 3は、本発明のソースドライバ回路（ I C ) の説明図である。図 1 8 4は、本発明のソースドライバ回路（ I C) の説明図である。図 1 8 5は、本発明のソースドライバ回路（ I C) の説明図である。図 1 8 6は、本発明の表示パネルの駆動方法の説明図である。

図 1 8 7は、本発明の表示パネルの駆動方法の説明図である。

図 1 8 8は、本発明のソースドライバ回路（ I C ) の説明図である。図 1 8 9は、本発明のソースドライバ回路（ I C ) の説明図である。図 1 9 0は、本発明のソースドライバ回路（ I C) の説明図である。図 1 9 1は、本発明の表示パネルの説明図である。

図 1 9 2は、本発明の表示パネルの駆動方法の説明図である。

図 1 9 3は、本発明の表示パネルの説明図である。

図 1 9 4は、本発明の表示パネルの説明図である。

図 1 9 5は、本発明の表示パネルの説明図である。

図 1 9 6は、本発明のソースドライバ回路（ I C) の説明図である。図 1 9 7は、本発明のソースドライバ回路（ I C) の説明図である。図 1 9 8は、本発明のソースドライバ回路（ I C) の説明図である。図 1 9 9 、本発明のソースドライバ回路（ I C) の説明図である。図 2 0 0は、本発明のソースドライバ回路（ I C) の説明図である。図 2 0 1は、本発明のソースドライバ回路（ I C) の説明図である。

2 0 2は、本発明の表示パネル（アレイ）の検査方法の説明図である。

図 2 0 3は、本発明の表示パネル（アレイ）の検査方法の説明図であ図 2 0 4は、本発明の表示パネル（アレイ）の検査方法の説明図であ図 2 0 5は、本発明の表示パネル（アレイ）の検査方法の説明図であ図 2 0 6は、本発明の表示パネル（アレイ）の検查方法の説明図であ図 2 0 7は、本発明の表示パネル（アレイ）の検查方法の説明図であ図 2 0 8は、本発明の表示パネルの説明図である。

図 2 0 9は、本発明の表示パネルの説明図である。

図 2 1 0は、本発明のソースドライバ回路（ I C ) の説明図である。図 2 1 1は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 2は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 3は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 4は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 5は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 6は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 7は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 8は、本発明の表示パネルの駆動方法の説明図である。

図 2 1 9は、本発明の表示パネルの駆動方法の説明図である。

図 2 2 0は、本発明の表示パネルの駆動方法の説明図である。

図 2 2 1は、本発明の表示パネルの駆動方法の説明図である。

図 2 2 2は、本発明の表示パネルの駆動方法の説明図である。

図 2 2 3は、本発明の表示パネル（アレイ）の検査方法の説明図であ図 2 2 4は、本発明の表示パネル (ァレイ）の検査方法の説明図であ o

図 2 2 5は、本発明の表示パネル（アレイ）の検查方法の説明図であ o

図 2 2 6は、本発明の表示パネル（アレイ）の検査方法の説明図であ o

図 2 2 7は、本発明の表示パネル（アレイ）の検査方法の説明図であ

0

図 2 2 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 2 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 0は、本発明のソー 'スドライバ回路 ( I C ) の説明図である。図 2 3 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 5は、本発明の表示パネルの説明図である。

図 2 3 6は、本発明の表示パネルの駆動方法の説明図である。

図 2 3 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 3 8は、本発明の表示パネルの駆動方法の説明図である。

図 2 3 9は、本発明の表示パネルの駆動方法の説明図である。

図 2 4 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 4 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 4 2は、本発明のソースドライバ回路 ( I c ) の説明図である。図 2 4 3は、本努明のソースドライバ回路 ( I C ) の説明図である。図 2 4 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 4 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 4 6は、本発明のソースドライバ回路（ I C ) の説明図図 2 4 7は、本発明のソースドライバ回路（ I C ) の説明図図 2 4 8は、本発明のソースドライバ回路（ I C ) の説明図図 2 4 9は、本発明のソースドライバ回路（ I C ) .の説明図図 2 5 0は、本発明のソースドライバ回路（ I C ) の説明図図 2 5 1は、本発明の表示パネルの説明図である。

図 2 5 2は、本発明の表示パネルの駆動方法の説明図である。図 2 5 3は、本発明の表示パネルの駆動方法の説明図である。図 2 5 4は、本発明の表示パネルの駆動方法の説明図である。図 2 5 5は、本発明の表示パネルの駆動方法の説明図である。図 2 5 6は、本発明の表示パネルの駆動方法の説明図である。図 2 5 7は、本発明の表示パネルの駆動方法の説明図である。図 2 5 8は、本発明の表示パネルの駆動方法の説明図である。図 2 5 9は、本発明の表示パネルの駆動方法の説明図である。図 2 6 0は、本発明の表示パネルの説明図である。

図 2 6 1は、本発明の表示パネルの説明図である。

図 2 6 2は、本発明の表示パネルの説明図である。

図 2 6 3は、本発明の表示パネルの説明図である。.

図 2 6 4は、本発明の表示パネルの説明図である。

図 2 6 5は、本発明の表示パネルの説明図である。

図 2 6 6は、本発明の表示パネルの駆動方法の説明図である。図 2 6 7は、本発明の表示パネルの駆動方法の説明図である。図 2 6 8は、本発明の表示パネルの駆動方法の説明図である。図 2 6 9は、本発明の表示パネルの駆動方法の説明図である。図 2 7 0は、本発明の表示パネルの駆動方法の説明図である。図 2 7 1は、本発明の表示パネルの駆動方法の説明図である。図 2 7 2は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 3は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 4は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 5は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 6は、本発明の表示パネルの駆動方法の説明図である。 · 図 2 7 7は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 8は、本発明の表示パネルの駆動方法の説明図である。

図 2 7 9は、本発明の表示パネルの駆動方法の説明図である。

図 2 8 0は、本発明の表示パネルの駆動方法の説明図である。

図 2 8 1は、本発明の表示パネルの説明図である。

図 2 8 2は、本発明の表示パネルの説明図である。

図 2 8 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 6は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 8 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 3は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 2 9 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 6は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 2 9 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 2は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 3 0 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 5は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 6は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 7は、本発明のソースドライバ回路 ( I C ) 'の説明図である。図 3 0 8は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 0 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 1 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 1 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 1 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 1 3は、本発明のソースドライバ回路 ( I C ) の説明図である。図 3 1 4は、本発明の表示パネルの説明図である。

図 3 1 5は、本発明の表示パネルの説明図である。

図 3 1 6は、本発明の表示パネルの説明図である。

図 3 1 7は、本発明の表示パネルの駆動方法の説明図である。

図 3 1 8は、本発明の表示パネルの駆動方法の説明図である。

図 3 1 9は、本発明の表示パネルの説明図である。

図 3 2 0は、本発明の表示パネルの説明図である。図 3 2 1は、本発明の表示パネルの駆動方法の説明図である。

図 3 2 2は、本発明の表示パネルの駆動方法の説明図である。

図 3 2 3は、本発明の表示パネルの駆動方法の説明図である。

図 3 2 4は、本発明の表示パネルの説明図である。

図 3 2 5は、本発明の表示装置の説明図である。

図 3 2 6は、本発明の表示装置の説明図である。

図 3 2 7は、本発明の表示パネルの駆動方法の説明図である。

図 3 2 8は、本発明の表示パネルの駆動方法の説明図である。

図 3 2 9は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 0は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 1は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 2は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 3は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 4は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 5は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 6は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 7は、本発明の表示パネルの駆動方法の説明図である。

図 3 3 8は、本発明のソースドライバ回路（ I C) の説明図である。図 3 3 9は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 0は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 1は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 2は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 3は、本発明のソースドライバ回路（ I C ) の説明図である。図 3 4 4は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 5は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 6は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 7は、本発明のソースドライバ回路（ I C) の説明図 0、ある。図 3 4 8は、本発明のソースドライバ回路（ I C) の説明図である。図 3 4 9は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 0は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 1は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 2は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 3は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 4は、本発明のソースドライバ回路（ I C) の説明図である。図 3 5 5は、本発明の表示装置の説明図である。

図 3 5 6は、本発明の表示装置の説明図である。

図 3 5 7は、本発明の表示装置の説明図である。

図 3 5 8は、本発明の表示装置の説明図である。

図 3 5 9は、本発明の表示装置の説明図である。

図 3 6 0は、本発明の表示装置の説明図である。

図 3 6 1は、本発明の表示装置の.説明図である。

図 3 6 2は、本発明の表示装置の説明図である。

図 3 6 3は、本発明の表示装置の説明図である。

図 3 6 4は、本発明の表示装置の説明図である。

図 3 6 5は、本発明の表示装置の説明図である。

図 3 6 6は、本発明の表示装置の説明図である。

図 3 6 7は、本発明の表示装置の説明図である。

図 3 6 8は、本発明の表示装置の説明図である。

図 3 6 9は、本発明の表示装置の説明図である。

図 3 7 0は、本発明の表示装置の説明図である。

図 3 7 1は、本発明の表示装置の説明図である。

図 3 7 2は、本発明のソースドライバ回路（ I C) の説明である。図 3 7 3は、本発明の表示装置の説明図である。

図 3 7 4は、本発明の表示装置の説明図である。

図 3 7 5は、本発明の表示装置の駆動方法の説明図である。

図 3 7 6は、本発明の表示装置の駆動方法の説明図である。

図 3 7 7は、本発明のソースドライバ回路（ I C ) の説明図である。図 3 7 8は、本発明のソースドライバ回路（ I C) の説明図 C、ある。図 3 7 9は、本発明のソースドライバ回路（ I C) の説明図である。図 3 8 0は、本発明の表示装置の駆動方法の説明図である。

図 3 8 1は、本発明のソースドライバ回路（ I C ) の説明図である。図 3 8 2は、本発明の表示装置の駆動方法の説明図である。

図 3 8 3は、本発明の表示装置の駆動方法の説明図である。

図 3 8 4は、本発明の表示装置の駆動方法の説明図である。

図 3 8 5は、本発明の表示装置の駆動方法の説明図である。

図 3 8 6は、本発明のソースドライバ回路（ I C) の説明図である。図 3 8 7は、本発明のソースドライバ回路（ I C) の説明図である。図 3 8 8は、本発明のソースドライバ回路（ I C) の説明図である。図 3 8 9は、本発明の表示装置の駆動方法の説明図である。

図 3 9 0は、本発明の表示装置の駆動方法の説明図である。

図 3 9 1は、本発明の表示装置の駆動方法の説明図である。

図 3 9 2は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 3は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 4は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 5は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 6は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 7は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 8は、本発明のソースドライバ回路（ I C) の説明図である。図 3 9 9は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 0は、本発明のソ -スドライバ回路（ I C ) の説明図である。図 4 0 1は、本発明のソ -スドライバ回路（ I C ) の説明図である。図 4 0 2は、本発明のソ —スドライバ回路（ I C ) の説明図である。図 4 0 3は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 4は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 5は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 6は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 7は、本発明のソ ―スドライバ回路（ I C ) の説明図である。図 4 0 8は、本発明のソ一スドライバ回路（ I C ) の説明図である。図 4 0 9は、本発明の表示装置の駆動方法の説明図である。

図 4 1 0は、本発明の表示装置の駆動方法の説明図である。

図 4 1 1は、本発明の表示装置の駆動方法の説明図である。

図 4 1 2は、本発明の表示装置の駆動方法の説明図である。

図 4 1 3は、本発明の表示装置の駆動方法の説明図である。

図 4 1 4は、本発明の表示装置の駆動方法の説明図である。

図 4 1 5は、本発明の表示装置の駆動方法の説明図である。

図 4 1 6は、本発明の表示装置の駆動方法の説明図である。

図 4 1 7は、本発明の表示装置の駆動方法の説明図である。

図 4 1 8は、本発明の表示装置の駆動方法の説明図である。

図 4 1 9は、本発明の表示装置の駆動方法の説明図である。

図 4 2 0は、本発明の表示装置の駆動方法の説明図である。

図 4 2 1は、本発明の表示装置の駆動方法の説明図である。

図 4 2 2は、本発明の表示装置の駆動方法の説明図である。

図 4 2 3は、本発明の表示装置の説明図である。

図 4 2 4は、本発明の表示装置の説明図である。図 4 2 5は、本発明の表示装置の説明図である。

図 4 2 6は、本発明の表示装置の説明図である。

図 4 2 7は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 2 8は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 2 9は、本発明のソースドライバ回路（ I C ) の説明図.である。図 4 3 0は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 3 1は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 3 2は、本発明の表示装置の駆動方法の説明図である。

図 4 3 3は、本発明の表示装置の駆動方法の説明図である。

図 4 3 4は、本発明の表示装置の駆動方法の説明図である。

図 4 3 5は、本発明の表示装置の駆動方法の説明図である。

図 4 3 6は、本発明の検査方法の説明図である。

図 4 3 7は、本発明の検査方法の説明図である。

図 4 3 8は、本発明の検査方法の説明図である。

図 4 3 9は、本発明の検査方法の説明図である。

図 4 4 0は、本発明の検査方法の説明図である。

図 4 4 1は、本発明の検査方法の説明図である。

図 4 4 2は、本発明の表示装置,の駆動方法の説明図である。

図 4 4 3は、本発明の表示装置の駆動方法の説明図である。

図 4 4 4は、本発明の表示装置の説明図である。

図 4 4 5は、本発明の表示装置の説明図である。

図 4 4 6は、本発明の表示装置の説明図である。

図 4 4 7は、本発明の表示装置の説明図である。

図 4 4 8は、本発明の表示装置の説明図である。

図 4 4 9は、本発明の表示装置の説明図である。

図 4 5 0は、本発明の表示装置の説明図である。図 4 5 1は、本発明の表示装置の説明図である。

図 4 5 2は、本発明の表示装置の説明図である。

図 4 5 3は、本発明の表示装置の説明図である。

図 4 5 4は、本発明の表示装置の説明図である。

図 4 5 5は、本発明の表示装置の駆動方法の説明図である。

図 4 5 6は、本発明の表示装置の駆動方法の説明図である。

図 4 5 7は、本発明の表示装置の駆動方法の説明図である。

図 4 5 8は、本発明の表示装置の駆動方法の説明図である。

図 4 5 9は、本発明の表示装置の駆動方法の説明図である。

図 4 6 0は、本発明の表示装置の駆動方法の説明図である。

図 4 6 1は、本発明の表示装置の駆動方法の説明図 ό、あ o。

図 4 6 2は、本発明の表示装置の駆動方法の説明図である。

図 4 6 3は、本発明の表示装置の駆動方法の説明図である。

図 4 6 4は、本発明の表示装置の駆動方法の説明図である。

図 4 6 5は、本発明の表示装置の駆動方法説明図である。

図 4 6 6は、本発明の表示装置の駆動方法の説明図である。

図 4 6 7は、本発明の表示装置の説明図である。

図 4 6 8は、本発明の表示装置の説明図である。 .

図 4 6 9は、本発明の表示装置の駆動方法の説明図である。

図 4 7 0は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 7 1は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 7 2は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 7 3は、本発明のソースドライバ回路（ I C ) の説明図である。図 4 7 4は、本発明の表示装置の駆動方法の説明図め ) ο

図 4 7 5は、本発明の表示装置の駆動方法の説明図である。

図 4 7 6は、本発明の表示装置の駆動方法の説明図である。図 4 7 7は、本発明のソースドライバ回路（ I C) の説明図である。図 4 7 8は、本発明のソースドライバ回路（ I C) の説明図である。図 4 7 9は、本発明のソースドライバ回路（ I C.) の説明図である。図 4 8 0は、本発明のソースドライバ回路（ I C) の説明図である。図 4 8 1は、本発明の表示装置の駆動方法の説明図である。 .

図 4 8 2は、本発明の表示装置の駆動方法の説明図である。

図 4 8 3は、本発明の表示装置の駆動方法の説明図である。

図 4 8 4は、本発明の表示装置の駆動方法の説明図である。

図 4 8 5は、本発明の表示装置 (表示パネル) の検査方法の説明図である。

図 4 8 6は、本発明の表示装置（表示パネル）の検査方法の説明図である。

図 4 8 7は、本発明のソースドライバ回路（ I C) の説明図である。図 4 8 8は、本発明の表示装置（表示パネル）の検査方法の説明図である。

図 4 8 9は、本発明の表示装置（表示パネル）の検査方法の説明図である。

図 4 9 0は、本発明の表示装置（表示パネル）の検査方法の説明図である。

図 4 9 1は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 2は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 3は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 4は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 5は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 6は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 7は、本発明のソースドライバ回路（ I C) の説明図である。図 4 9 8は、本発明のソースドライバ回路（ I C) の説明図ある。図 4 9 9は、本発明のソースドライバ回路（ I C) の説明図である。図 5 0 0は、本発明のソースドライバ回路（ I C) の説明図である。図 5 0 1は、本発明のソースドライバ回路（ I C) の説明図である。図 5 0 2は、本発明のソースドライバ回路（ I C) の説明図である。図 5 0 3は、本発明のソースドライバ回路（ I C) の説明図である。図 5 0 4は、 '本発明の表示装置の説明図である。

図 5 0 5は、本発明の表示装置の説明図である。

図 5 0 6は、本発明の表示装置の説明図である。

図 5 0 7は、本発明の表示装置の説明図である。

図 5 0 8は、本発明の表示装置の説明図である。

図 5 0 9は、本発明の表示装置の説明図である。

図 5 1 0は、本発明のソースドライバ回路（ I C) の説明図である。図 5 1 1は、本発明のソースドライバ回路（ I C) の説明図 Cあ o。図 5 1 2は、本発明のソースドライバ回路（ I C) の説明図である。図 5 1 3は、本発明のソースドライバ回路（ I C) の説明図である。図 5 1 4は、本発明のソースドライバ回路（ I C) の説明図である。図 5 1 5は、本発明の表示装置の駆動方法の説明図である。

図 5 1 6は、本発明の表示装置の駆動方法の説明図である。

図 5 1 7は、本発明の表示装置の駆動方法の説明図である。

図 5 1 8は、本発明の表示装置の駆動方法の説明図である。

図 5 1 9は、本発明の表示装置の説明図である。

図 5 2 0は、本発明の表示装置の説明図である。

図 5 2 1は、本発明の表示装置の説明図である。

図 5 2 2は、本発明の表示装置の説明図である。

図 5 2 3は、本発明の表示装置の説明図である。図 5 24は、本発明の表示装置の説明図である。

図 5 2 5は、本発明のソースドライバ回路（ I C) の説明図である。図 5 2 6は、本発明のソースドライバ回路（ I C) の説明図である。図 5 2 7は、本発明のソースドライバ回路（ I C) の説明図である。図 5 2 8は、本発明の表示装置の説明図である。

図 5 2 9は、本発明の表示装置の説明図である。

図 5 3 0は、本発明の表示装置の説明図である。

図 5 3 1は、本発明の表示装置の説明図である。

図 5 3 2は、本発明の表示装置の駆動方法の説明図である。

図 5 3 3は、本発明の表示装置の説明図である。

図 5 3 4は、本発明の表示装置の駆動方法の説明図である。

図 5 3 5は、本発明の表示装置の駆動方法の説明図である。

図 5 3 6は、本発明の表示装置の駆動方法の説明図である。

図 5 3 7は、本発明の表示装置の駆動方法の説明図である。

図 5 3 8は、本発明の表示装置の駆動方法の説明図である。

図 5 3 9は、本発明の表示装置の電源回路の説明図である。

図 540は、本発明の表示装置の電源回路の説明図である。

図 5 4 1は、本発明の表示装置の電源回路の説明図である。

図 5 4 2は、本発明の表示装置の電源回路の説明図である。

図 5 4 3は、本発明の表示装置の電源回路の説明図である。

図 544は、本発明の表示装置の電源回路の説明図である。

図 54 5は、本発明の表示装置の電源回路の説明図である。

図 5 4 6は、本発明の表示装置の電源回路の説明図である。

図 5 4 7は、本発明のソースドライバ回路（ I C) の説明図である。図 5 4 8は、本発明のソースドライバ回路（ I C) の説明図である。図 5 4 9は、本発明のソースドライバ回路（ I C) の説明図である。図 5 5 0は、本発明のソー 'スドライバ回路 ( 1 C ) の説明図である。図 5 5 1は、本発明のソー 'スドライバ回路 ( I C ) の説明図である。図 5 5 2は、本宪明のソースドライバ回路 ( 1 C ) の説明図である。図 5 5 3は、本発明のソースドライバ回路 ( 1 C ) の説明図 Cある。図 5 5 4は、本発明のソースドライバ回路 ( ] C ) の説明図である。図 5 5 5は、本発明のソースドライバ回路 ( 1 C ) の説明図である。図 5 5 6は、本発明のソースドライバ回路 ( I C ) の説明図ある。図 5 5 7は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 5 8は、本発明のソースドライバ回路 ( I C ) の説明図、ある。図 5 5 9は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 6 0は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 6 1は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 6 2は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 6 3は、本発明のソ一スドライバ回路 ( I C ) の説明図である。図 5 6 4は、本発明のソースドライバ回路 ( I C ) の説明図である。図 5 6 5は、本発明の表示装置の駆動方法の説明図である。

図 5 6 6は、本発明の表示装置の駆動方法の説明図である。

図 5 6 7は、本発明の表示装置の駆動方法の説明図である。

図 5 6 8は、本発明の表示装置の駆動方法の説明図である。

図 5 6 9は、本発明の表示装置の駆動方法の説明図である。

図 5 7 0は、本発明の表示装置の駆動方法の説明図である。

図 5 7 1は、本'発明の表示装置の駆動方法の説明図である。

図 5 7 2は、本発明の表示装置の説明図である o

図 5 7 3は、本発明の表示装置の説明図である o

図 5 7 4は、本発明の表示パネルの説明図である。

図 5 7 5は、本発明の表示パネルの説明図である。図 5 7 6は、本発明の表示パネルの説明図である。

図 5 7 7は、本発明の表示パネルの説明図である。

図 5 7 8は、本発明の表示パネルの説明図である。

図 5 7 9は、本発明の表示パネルの説明図である。

図 5 8 0は、本発明の表示パネルの説明図である。

図 5 8 1は、本発明の表示パネルの説明図である。

図 5 8 2は、本発明の表示装置の説明図である。

図 5 8 3は、本発明の表示装置の説明図である。

図 5 8 4は、本発明の表示装置の説明図である。

図 5 8 5は、本発明の表示装置の説明図である。

図 5 8 6は、本発明の表示装置の説明図である。

図 5 8 7は、本発明の表示装置の説明図である。

図 5 8 8は、本発明の表示装置の説明図である。

図 5 8 9は、本発明のソースドライバ回路（ I C ) の説明図である。図 5 9 0は、本発明のソースドライバ回路（ I C ) の説明図である。図 5 9 1は、本発明の表示パネルの製造方法の説明図である。

図 5 9 2は、本発明の表示パネルの製造方法の説明図である。

図 5 9 3は、本発明の表示パネルの製造方法の説明図である。

図 5 9 4は、本発明の表示パネルの製造方法の説明図である。

図 5 9 5は、本発明の表示パネルの説明図である。

図 5 9 6は、本発明の表示パネルの説明図である。

図 5 9 7は、本発明の表示パネルの説明図である。

図 5 9 8は、本発明の表示パネルの説明図である。

図 5 9 9は、本発明の表示パネルの説明図である。

図 6 0 0は、本発明の表示パネルの説明図である。

図 6 0 1は、本発明の表示装置の説明図である。図 6 0 2は本発明の表示装置の説明図である。

図 6 0 3は本発明の表示装置の説明図である。

図 6 0 4は本発明の表示装置の説明図である。

図 6 0 5は本発明の表示装置の説明図である。

図 6 0 6は本発明の表示装置の説明図である。

図 6 0 7は本発明の表示パネルの説明図である

(符号の説明）

1 トランジスタ（T F T、薄膜トランジスタ）

2 ゲートドライバ（回路） I C

4 ソースドライバ回路（ I C )

5 E L素子（発光素子）

6 画素

7 ゲート信号線

8 ソース信号線

9 蓄積容量 (付加コンデンサ、付加容量）

9 E L膜

0 ァレイ基板

1 土手（リブ）

2 層間絶縁膜

4 コンタクト接続部

5 画素電極

6 カソード電極

7 乾燥剤

8 λ Ζ 4板（λ / 4フィルム、位相板、位相フィルム） 9 偏光板封止フタ

薄膜封止膜

切り換え回路（アナログスイツ

1 シフトレジスタ

2 ィンバータ

3 出カバッファ

4 表示領域（表示画面）

0 内部配線（出力配線）

1 スィツチ (オンオフ手段)

3 グート配線

4 電流源（単位トランジスタ）

5 出力端子

7 、 1 5 8 トランジスタ

1 一致回路

2 カウンタ回路

3 A N D

電流出力回路

1 保護ダイォード

2 サージ低減抵抗

1 書き込み画素行

2 非表示（非点灯）領域

3 表示（点灯）領域

1 トランジスタ群

1 電子ポリゥム（電圧可変手段

2 . オペアンプ

1 基準電流回路 6 4 1 ラダー抵抗

6 4 2 スィッチ回路

6 4 3 電圧入出力回路（電圧入出力端子）

6 6 1 D A変換回路

7 6 0 コントロール回路（ I C) (制御手段）

7 6 1 プリチャージ制御回路

7 6 4 ガンマ変換回路

7 6 5 フレームレートコントロール（F RC) 回路

7 7 1 ラッチ回路（保持回路、保持手段、データ格納回路）

7 7 2 セレクタ回路（選択手段、切り換え手段）

7 7 3 プリチャージ回路

8 1 1 差動回路

8 2 1 シリアル一パラレル変換回路（コントロール I C)

8 3 1 コントロール I C (回路）（制御手段）

8 4 1 嵩上げ回路

8 5 1 スィツチ回路（切り換え手段）

8 5 2 デコーダ回路

8 5 6 A I処理回路（ピーク電流抑制、ダイナミックレンジ拡大処理など）

8 5 7 動画検出処理（ I D処理）

8 5 8カラーマネージメント処理回路（色補償 Z補正、色温度補正回路）

8 5 9 演算回路（MP U、 C PU)

8 6 1 可変増幅器

8 6 2 サンプリング回路（データ保持回路、信号ラッチ回路）

8 8 1、 8 8 , 算¾；

8 8 3 加算器 8 8 4 総和回路（S UM回路、データ処理回路、総電流演算回路）

1 1 9 1 D CD Cコンバータ（電圧値変換回路、 D C電源回路）

1 1 9 3 レギユレータ

1 2 6 1 ァンテナ

1 2 6 2 キー

1 2 6 3 筐体

1 2 6 4 表示パネル

1 2 7 1 電圧階調回路（プログラム電圧発生回路）

1 3 1 1 デコーダ

1 4 3 1 加算回路

1 5 4 1 接眼リング

1 5 4 2 拡大レンズ

1 5 4 3 凸レンズ（正レンズ）

1 5 5 1 支点（回転部、支点部）

1 5 5 2 撮影レンズ（撮影手段）

1 5 5 3 格納部

1 5 5 4 スィッチ

1 5 6 1 本体

1 5 6 2 撮影部

1 5 6 3 シャツタスイッチ

1 5 7 1 取り付け枠

1 5 7 2 脚

1 5 7 3 取り付け台

1 5 7 4 固定部

1 1 5 3 制御電極

1 5 8 2 映像信号回路 1 5 8 3 電子放出突起

1 5 8 4 保持回路

1 5 8 5 オンオフ制御回路

1 6 2 1 トリミング装置（トリミング手段、

1 6 2 2 レーザー光

1 6 2 3 抵抗（調整部）

1 6 8 1 補正（調整）トランジスタ

1 6 9 1 ソース端子

1 6 9 2 ゲート端子

1 6 9 3 ドレイン端子

1 6 9 4 トランジスタ

1 7 3 1 選択スィツチ（選択手段）

1 7 3 2 共通線

1 7 3 3 電流計（電流測定手段）

1 7 3 4 端子電極

1 8 0 1 コネクタ端子（接続端子）

1 8 0 2 フレキ基板

1 8 1 1 カソード配線

1 8 1 2 力ソード接続位置

1 8 1 3 グートドライバ信号

1 8 1 4 y—スドライバ信号

1 8 1 5 ァノード配線

1 8 8 1 電流保持回路

1 8 8 2 階調電流配線

1 8 8 3 出力制御端子

1 8 8 4 プログラム電流発生回路 1 8 8 5 選択信号線

1 8 9 1 サンプリングスィッチ

1 9 0 1 差動信号

1 9 0 2 信号配線

1 9 1 2 電源モジュール

1 9 1 3 コイル（トランス回路、昇圧回路）

1 9 1 4 接続端子

2 0 2 1 ショート配線

2 0 3 1 ァノード端子配線

2 0 3 2 ショートチップ（電気的短絡手段）

2 0 3 3 チップ端子

2 0 3 4 ソース信号線端子

2 0 4 1 ショート液（電気的短絡ゲル、電気的短絡樹脂、電気的短絡手段）

2 0 8 1 カスケ一ド配線

2 1 9 1 スィッチ（オンオフ手段）

2 2 3 1 オンオフ制御手段.

2 2 3 2 検査スィツチ

2 2 5 1 保護ダイォード

2 2 5 2 電圧（電流）配線

2 2 6 1 電圧源（検査信号発生手段、検査信号発生部

2 2 8 0 出力回路（出力段、電流出力回路、電流保持回路)

2 2 8 1 トランジスタ

2 2 8 2 グート信号線

2 2 8 3 電流信号線

2 2 8 4 ゲート信号線 2 2 8 9 コンデンサ

2 3 0 1 リセット回路

2 3 1 1 スィッチトランジスタ

2 2 8 5 ゲート信号線

2 3 9 1 I— V変換回路

t r b トランジスタ群

t b トランジスタ群

2 4 7 1 ポリシリコン電流保持回路

2 5 0 1 トリミング調整部

2 5 1 1 封止樹脂

2 5 1 2 スピーカ

2 5 1 3 封止膜

2 5 1 4 空間

2 6 1 1 レギュレータ

2 6 1 2 チャージポンプ回路

2 6 2 1 スイッチング回路（交流化回路）

2 6 2 2 トランス

2 6 2 3 平滑化回路

2 7 4 1 ダミ一画素行

2 8 3 1 反転出力発生回路

2 8 4 1 F F (ブリップフロップ回路、遅延回路)

2 8 5 1 タイミング発生回路

2 8 5 2 配線

2 8 7 1 捕正データ演算回路

2 8 7 2 電流測定回路

2 8 7 3 プローブ 2 8 7 4 捕正回路（データ変換回路）

2 8 8 1 ゲート用配線パッド

2 8 8 2 ゲート用配線パッド

2 8 8 3 入力信号線パッド

2 8 8 4 出力信号線パッド

2 8 8 5 配線

2 9 0 1 入力信号線

2 9 0 2 端子電極

2 9 0 3 ァノード配線

2 9 0 4 金バンプ

2 9 1 1 フレキシプル基板

2 9 ·2 1 差動一パラレル信号変換回路

2 9 3 1 抵抗ァレイ

2 9 4 1 電圧セレクタ回路

2 9 5 1 セレクタ回路

3 0 3 1 フラッシュメモリ（データ保持回路）

3 0 5 1 輝度計

3 0 5 2 演算器

3 0 5 3 制御回路

3 1 4 1 遮光膜

3 2 7 1 バッテリー（電池、電力供給手段）

3 2 7 2 電源モジュール（電圧発生手段）

3 4 5 1 加算回路

3 6 1 1 P L L回路

3 6 8 1 差動信号一パラレル信号変換回路

3 6 8 2 ィンピーダンス設定回路 3 7 5 1 コンデンサ信号線

3 7 5 2 コンデンサドライバ回路（ I C)

3 8 6 1 過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ

3 8 8 1 比較回路（データ比較手段、演算手段、制御手段）

4 0 1 1 ゲート配線

K 過電流 b i t

P プリチャージ b i t

4 3 7 1 電流計（電流検出手段、電流測定手段）

44 1 1 検査ドライバ（検査制御手段、ソース信号線選択手段）

444 1 温度センサ（温度変化検出手段、温度測定手段、温度検査手段）

444 3 検出器

44 9 1 選択ドライバ回路

4 6 8 1 比較回路（比較手段）

4 6 8 2 力ゥンタ回路

4 7 1 1 一致回路

4 8 8 1 ガラス基板

4 8 9 1 信号配線

5 04 1 フレーム（フィールド）メモリ

5 1 1 1 電流出力段（プログラム電流出力回路）

5 1 1 2 プリチャージ期間判定部

5 1 3 1 プリチャージパルス生成部

5 1 3 2 分周回路（クロック周波数変換回路、タイミング変更回路） 5 1 3 3 パルス生成部（プリチャージパルス発生回路、タイミング回路） 5 1 3 4 デコーダ（ラッチ回路を有する場合もある）

5 1 3 5 セレクタ

5 1 9 1 コンデンサ電極

5 1 9 2 加算回路

5 1 9 3 A D変換回路（アナログ—デジタル変換手段）

5 2 0 1 ダミー画素（電位検出手段、電圧検出回路）

5 2 8 1 コンパレータ (信号レベル判定手段)

5 3 0 1 処理回路（信号処理回路）

5 3 1 1 モード変換回路（ I C ) (信号レベル変換回路)

5 3 9 1 コイル（トランス）

5 3 9 2 制御回路

5 3 9 3 ダイォード（整流手段）

5 3 9 4 コンデンサ（平滑手段）

5 3 9 5 抵抗

5 3 9 6 トランジスタ

5 4 0 1 可変抵抗

5 4 1 1 スィッチ

5 4 1 3 電源回路

5 4 5 1 スィッチ

5 4 6 1 抵抗

5 4 7 1 サブトランジスタ

5 6 0 1 スィツチ（接続手段）

5 6 0 2 (アナログ）スィッチ（切り換え手段）

5 6 1 1 選択単位トランジスタ

3 4 1 1 プリチャージパルス

5 7 2 1 ホトセンサ 5 7 2 2 デコーダ（バーコ一ド解読器）

5 7 2 3 E L表示パネル（自発光表示パネル（装置） )

5 8 6 1 色フィルタ（色改善手段、波長狭帯域手段）

5 8 7 1 画素ァノード配線

5 8 8 1 金属薄膜（導電材料）

3 4 4 1 ウェハ

3 4 4 2 特性分布

5 9 1 1 ドーピングへッド

5 9 1 2 レーザーへッド

6 0 2 1 ァノード配線

6 1 6 1 隔離柱（隔離壁（リング））

6 1 6 2 封止樹脂（封止手段）

6 1 6 3 空間発明を実施するための最良の形態

本明細書において、各図面は理解を容易するために、また作図を容易にするため、省略おょぴ拡大あるいは縮小した箇所がある。たとえば、図 4に図示する表示パネルの断面図では薄膜封止膜 4 1などを十分厚く図示している。一方、図 3において、封止フタ 4 0は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルム（ 3 8、 3 9 ) が必要である。しかし、本明細書の各図面では円偏光板などを省略している。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。

各図面等で説明した内容は特に断りがなくとも、他の実施例等と組み合わせることができる。たとえば、図 3、図 4の本発明の表示パネルにタツチパネルなどを付加し、図 1 5 4から図 1 5 7に図示する情報表示装置とすることができる。

本明細書では、駆動用トランジスタ 1 1、スィツチング用トランジスタ 1 1は薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（T F D) 、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではなく、シリコンゥェハに形成したトランジスタでもよい。もちろん、 F E T、 MO S—F E T、 MO S トランジスタ、パイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、パリスタ、サイリスタ、リングダイォード、ホトダォード、ホトトランジスタ、 P L Z T素子などでもよいことは言うまでもない。つまり、本発明のトランジスタ 1 1、ゲートドライバ回路 1 2、ソースドライバ回路（ I C) 1 4などは、これらのいずれでも使用することができる。

ソースドライバ回路（ I C ) 1 4は、単なるドライバ機能だけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、アドレス変換回路、画像メモリなどを内蔵させてもよい。

基板 3 0はガラス基板として説明をするが、シリコンウェハで形成してもよい。また、基板 3 0は、金属基板、セラミック基板、プラステイツクシート（板）などを使用してよい。また、本発明の表示パネルなどを構成するトランジスタ 1 1、ゲートドライバ回路 1 2、ソースドラィパ回路（ I C) 1 4などは、ガラス基板などに形成し、転写技術により他の基板（プラスチックシート）に移し変えて構成または形成したものでもよいことは言うまでもない。フタ 4 0の材料あるいは構成に関しても基板 3 0 と同様である。また、フタ 4 0、基板 3 0は放熱性を良好にするため、サファイアガラスなどを用いてもよいことは言うまでもない。

以下、本発明の E L表示パネルについて図面を参照しながら説明をする。有機 E L表示パネルは、図 3に示すように、画素電極としての透明電極 3 5が形成されたガラス板 3 0 (アレイ基板 3 0 ) 上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも 1層の有機機能層（E L層） 2 9、及び金属電極（反射膜）（力ソード） 3 6が積層されたものである。透明電極（画素電極） 3 5である陽極（ァノード）にプラス、金属電極（反射電極） 3 6の陰極（力ソード）にマイナスの電圧を加え、透明電極 3 5及び金属電極 3 6間に直流を印加することにより、有機機能層（E L膜） 2 9が発光する。

なお、封止フタ 4 0とァレイ基板 3 0との空間には乾燥剤 3 7を配置する。これは、有機 E L膜 2 9は湿度に弱いためである。乾燥剤 3 7によりシール剤を浸透する水分を吸収し有機 E L膜 2 9の劣化を防止する。また、封止フタ 4 0とアレイ基板 3 0とは図 2 5 1に図示するように周辺部を封止樹脂 2 5 1 1で封止する。

封止フタ 4 0とは、外部からの水分の浸入を防止あるいは抑制する手段であって、フタの形状に限定されるものではない。たとえば、ガラス板あるいはプラスティック板あるいはフィルムなどでもよい。また、融着ガラスなどでもよい。また、樹脂あるいは無機材料などの構成体であつてもよい。また、蒸着技術などを用いて薄膜状の形成（図 4を参照のこと）したものであってもよレ、。

図 2 5 1に図示するように、封止フタ 4 0とアレイ基板 3 0間に、薄型のスピーカ 2 5 1 2を配置または形成してもよい。一例としてスピー力 2 5 1 2はモパイル機器などで使用している薄膜型のものを使用する。封止フタ 4 0の凹部には空間 2 5 1 4があるため、この空間 2 5 1 4にスピー力' 2 5 1 2を配置することにより、空間 2 5 1 4を有効利用できる。また、空間 2 5 1 4内でスピー力 2 5 1 2が振動するため、パネルの表面から音響を発生するように構成できる。もちろん、スピーカ 2 5 1 2は、表示パネルの裏面（観察面の逆面）に配置してもよい。スピー力 2 5 1 2が振動し、空間 2 5 1 4が振動して良好な音響デバイスを構成することができる。スピーカ 2 5 1 2は乾燥剤 3 7 と同時に固定するか、乾燥剤 3 7以外の箇所に封止フタ 4 0に貼り付けて固定する。封止フタ 4 0に直接にスピー力 2 5 1 2を形成する構成でもよい。

封止フタ 40の空間 2 5 1 4あるいは封止フタ 4 0の面などに温度センサ（図示せず）を形成または配置する。この温度センサの出力結果により、以降に説明する d u t y比制御、基準電流比制御、点灯率制御などを実施してもよい。

スピー力 2 5 1 2の端子配線は、基板 3 0などにアルミニウムの蒸着膜で形成する。端子配線は、封止フタ 4 0外部に引き出し電源あるいは信号源に接続する。

スピーカ 2 5 1 2と同様に、薄型のマイクを配置または形成してもよい。また、圧電振動子をスピー力として用いてもよい。なお、スピーカ、マイクなどの駆動回路はポリシリコン技術を用いてアレイ 3 0に直接形成あるいは配置してもよいことは言うまでもない。

スピーカ 2 5 1 2あるいはマイクなどの表面は、無機材料あるいは有機材料もしくは金属材料の 1種類あるいは複数種類からなる薄膜あるいは厚膜 2 5 1 3を蒸着あるいは塗布して封止する。封止することによりスピーカ 2 5 1 2などから発生するガスなどによる有機 E L膜などの劣化を抑制できる。

E L表示パネル (E L表示装置）の課題として、パネル内部で発生するハレーションを原因とするコントラスト低下がある。 E L素子 1 5 (E L膜 2 9 ) から発生した光がパネル内部に閉じ込められ乱反射するために発生する。

この課題を解決するために、本発明の E L表示パネルでは、画像表示に非有効な表示領域（無効領域）に光吸収膜（光吸収手段）を形成または配置している。光吸収膜を形成することにより、画素 1 6から発生した光が基板 3 0などで乱反射する.ことにより発生するハレーションによる表示コントラスト低下を抑制することができる。 .

無効領域とは、基板 3 0あるいは封止フタ 4 0の側面が例示される。また、基板 3 0かつ表示領域以外（たとえば、ゲートドライバ回路 1 2、ソースドライバ回路（ I C ) 1 4が形成された領域およびその近傍など）、フタ 4 0の全面（下取り出しの場合）などが例示される。

光吸収膜を構成する物質としては、アタリル樹脂などの有機材料に力一ボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼィンを黒色の酸性染料で染色したものが例示される。その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成された P r M n O ₃膜、プラズマ重合により形成されたフタ口シァニン膜等が例示される。

また、光吸収膜としては金属材料を用いてもよい。たとえば、六価クロムが例示される。六価クロムは黒色であり、光吸収膜として機能する。その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。光を散乱させることにより、結果的に光を吸収することと等価になるからである。

図 3の本発明の有機 E L表示パネルは、ガラスのフタ 4 0を用いて封止する構成である。しかし、本発明はこれに限定するものではない。たとえば、図 4に図示するようにフィルム 4 1 (薄膜でもよい。つまり、薄膜封止膜 4 1である） 4 1を用いた封止構造であってもよい。

封止フィルム（薄膜封止膜） 4 1 としては電解コンデンサのフィルムに D L C (ダイヤモンドライクカーボン）を蒸着したものを用いることが例示される。このフィルムは水分浸透性が極めて悪い（防湿性能が高い）。このフィルムを封止膜 4 1 として用いる。また、 D L C (ダィャモンドライクカーボン）膜などを電極 3 6 の表面に直接蒸着する構成ものよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。

薄膜 4 1あるいは封止構造を形成する膜の厚みは、上記干渉領域の膜厚には限定されない。 5〜 1 0 m以上あるいは、 1 0. 0 ιη以上の厚みを有するように構成あるいは形成してもよいことは言うまでもない。また、封止構成の薄膜 4 1などが透過性を有する場合は、図 4の A側が光出射側となり、不透過性あるいは光反射性の機能あるいは構造を有する場合は、 B側が光出射側となる。

A側と B側からの両方から光が出射されるように構成してもよい。この構成を採用する場合は、 A側から E L表示パネルの画像を見る場合と、 B側から E L表示パネルの画像を見る場合とでは画像が左右反転する。したがって、 A側から E L表示パネルの画像を見る場合と、 B側から E L表示パネルの画像を見る場合では、手動であるいはォートマチックに画像の左右を反転させる機能を付加する。この機能の実現は、映像信号の 1画素行あるいは複数画素行分をラインメモリに蓄積し、ラインメモリの読み出し方向を反転させればよい。

図 4のように封止フタ 4 0を用いず、封止膜 4 1で封止する構成を薄膜封止と呼ぶ。基板 3 0側から光を取り出す「下取り出し（図 3を参照のこと。光取り出し方向は図 3の B矢印方向である）」の場合の薄膜封止 4 1は、 E L膜を形成後、 E L膜上に力ソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての榭脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は 1 μ πι以上 1 0 μ m以下の厚みが適する。さらに好ましくは、膜厚は 2 111以上 6 m以下の厚みが適する。この緩衝膜上に封止膜 7 4 を形成する。

緩衝膜がないと、応力により E L膜の構造が崩れ、筋状に欠陥が発生する。封止膜 4 1は前述したように、 D L C (ダイヤモンドライク力一ボン）、あるいは電界コンデンサの層構造（誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造）が例示される。

有機 E L膜 2 9側から光を取り出す「上取り出し（図 4を参照のこと。光取り出し方向は図 4の A矢印方向である）」の場合の薄膜封止は、有機 E L膜 2 9を形成後、有機 E L膜 2 9上に力ソード（もしくはァノード）となる A g _ M g膜を 2 0オングストローム以上 3 0 0オングストロームの膜厚で形成する。その上に、 I T Oなどの透明電極を形成して低抵抗化する。次に、好ましくはこの電極膜上に緩衝層としての樹脂層を形成する。この緩衝膜上に封止膜 4 1を形成する。

図 3などにおいて、有機 E L膜 2 9から発生した.光の半分は、反射膜 (力ソード電極） 3 6で反射され、アレイ基板 3 0と透過して出射される。しかし、反射膜（力ソード電極） 3 6には外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板 3 0に； / 4板（位相フィルム） 3 8および偏光板（攄光フィルム） 3 9を配置している。偏光板 3 9と位相フィルム 3 8を一体したものは円偏光板（円偏光シート）と呼ばれる。

図 3、図 4などの構成において、光出射面に、微細な四角錐、三角錐などの、プリズムを形成することにより、表示輝度を向上できる。四角錐の場合は、底辺の 1辺は、 l O O /z m以下 l O m以上にする。さらに好ましくは 3 O /i m以下 1 Ο μ ΐη以上にする。三角錐の場合は、底辺の直径を 1 0 0 μ πι以下 1 0 / m以上にする。さらに好ましくは 3 0 μ m以下 1 0 m以上にする。

画素 1 6が反射電極の場合は E L膜 2 9から発生した光は上方向に出射される（図 4の A方向に光が出射）。したがって、位相板 3 8および偏光板 3 9は光出射側に配置することはいうまでもない。

反射型画素 1 6は、画素電極 3 5を、アルミ二ゥム、クロム、銀などで構成して得られる。また、画素電極 3 5の表面に、凸部（もしくは凹凸部）を設けることで有機 E L膜 2 9 との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、力ソード 3 6 (アノード 3 5 ) となる反射膜を透明電極に形成する、あるいは反射率を 3 0 %以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。

凸部（もしくは凹凸部）は、回折格子にすることは光取り出しに効果がある。回折格子は 2次元あるいは 3次元構造にする。回折格子のピッチは 0. 2 μ m以上 2 /Z m以下にすることが好ましい。この範囲で光効率が良好な結果が得られる。特に回折格子のピッチは 0. 3 μ m以上 0. 8 m以下にすることが好ましい。また、回折格子の形状は、サイン力ープ状にすることが好ましい。

図 1などにおいて、トランジスタ 1 1は LDD ( l i g h t l y d o p e d d r a i n ) 構造を採用することが好ましい。

E L表示装置のカラー化は、マスク蒸着により行うが、本発明はこれに限定するものではない。たとえば、青色発光の E L層を形成し、発光する青色光を、 R、 G、 Bの色変換層（ C CM ：カラーチェンジミディアムズ）で R、 G、 B光に変換してもよい。たとえば、図 4において、薄膜封止膜 4 1上あるいは下にカラーフィルターを配置する。もちろん、プレシジヱンシャドーマスクを利用した R G B有機材料（E L材料）の打ち分け方式を採用してもよい。本発明のカラー E L表示パネルはこれらのいずれの方式を用いても良い。

本発明の E Lパネル（E L表示装置）の画素 1 6の構造は、図 1などに示すように、 1つの画素 1 6が 4つのトランジスタ 1 1ならびに E L 素子 1 5により形成される。画素電極 3 5はソース信号線 1 8と重なるように構成する。ソース信号線 1 8上に絶縁膜あるいはァクリル材料からなる平坦化膜 3 2を形成して絶縁し、平坦化膜 3 2上に画素電極 3 5 を形成する。このようにソース信号線 1 8上の少なくとも 1部に画素電極 3 5を重ねる構成をハイアパーチャ（HA) 構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態が期待できる。

平坦化膜 3 2は層間絶縁膜としても機能する。平坦化膜 3 2は、 0. 4 μ πι以上 2. 0 μ m以下の膜厚に構成ある.いは形成する。平坦化膜 3 2の膜厚が 0. 4 μ ηι以下であれば、層間絶縁が不良になりやすい（歩留まり低下）。 2. 0 /X m以上であればコンタクト接続部 3 4の形成が困難になり、コンタクト不良が発生しやすい（歩留まり低下する）。 . 本発明の表示装置において、画素構成は、図 1を中心に説明するが、これに限定するものではない。たとえば、図 2、図 6〜図 1 3、図 2 8、図 3 1、図 3 3〜図 3 6、図 1 5 8、図 1 9 3〜図 1 94、図 5 74、図 5 7 6、図 5 7 8〜図 5 8 1、図 5 9 5、図 5 9 8、図 6 0 2〜図 6 0 4、図 6 0 7 ( a ) ( b ) ( c ) にも適用できることは言うまでもない。

E L表示パネルは、 R、 G、 Bで発光効率が異なる場合が多い。そのため、駆動用トランジスタ 1 1 aが流す電流が R、 G、 Bで異なる。たとえば、図 2 3 5に図示するように、 Bの画素 1 6を駆動する駆動用トランジスタ 1 1 aが点線とすると、 Gの画素 1 6を駆動する駆動用トランジスタ 1 1 aが実線となる。図 2 3 5の縦軸は、駆動用トランジスタ 1 1 aが流す電流（ S— D電流）（μ Α) である。つまり、プログラム電流 I wであり、横軸は駆動用トランジスタ 1 1 aのグート端子電圧である。

図 2 3 5に図示するように、 R、 G、 Bでゲート端子電圧に対する S 一 D電流の大きさが異なると電流（電圧）プログラム精度が低下する（図 2 3 5では実線の特性の精度がなくなる）。この課題に対して、駆動用トランジスタ 1 1 aのチヤンネル幅（W) とチヤンネル長（ L) からなる WL比を調整してトランジスタ 1 1 aの設計を行う。トランジスタ 1 l aの設計は、同一ゲート端子電圧に対し、 R、 G、 Bの駆動用トランジスタ 1 1 aが出力する S— D電流の差が 2倍以内となるようにすることが好ましい。

本明細書では E L素子 1 5 として有機 E L素子（O E L、 P E L, P L ED, O L EDなど多種多様な略称で記述される）を例にあげて説明するがこれに限定するものではなく、無機 E L素子にも適用されることは言うまでもない。

有機 E L表示パネルに用いられるァクティプマトリックス方式は、特定の画素を選択し、必要な表示情報を与えられること。 1フレーム期間を通じて E L素子に電流を流すことができることという 2つの条件を満足させなければならない。

この 2つの条件を満足させるため、図 2に図示する従来の有機 E Lの画素構成では、第 1のトランジスタ l i bは画素を選択するためのスィツチング用トランジスタとして機能させる。また、第 2のトランジスタ 1 1 aは E L素子 1 5に電流を供給するための駆動用トランジスタとして機能させている。この構成を用いて階調を表示させる場合、駆動用トランジスタ 1 1 a のゲート電圧として階調に応じた電圧を印加する必要がある。したがつて、駆動用トランジスタ 1 1 aのオン電流のばらつきがそのまま表示に現れる。

トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が 4 5 0度以下の低温ポリシリ技術で形成した低温多結晶トランジスタでは、そのしきい値のばらつきが ± 0 . 2 V〜 0 . 5 Vの範囲でばらつきがある。そのため、駆動用トランジスタ 1 1 aを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ 1 1の劣化によっても特性は変化する。

この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が 4 5 0度（摂氏）以上の高温ポリシリコン技術でも、固相（C G S ) 成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。その他、有機トランジスタでも発生する。. アモルファスシリコントランジスタでも発生する。

図 2のように、電圧を書き込むことにより、階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。しかし、現状の低温多結晶ポリシリコントランジスタなどではこのバラツキを所定範囲以内に抑えることができない。

本発明の表示パネルの画素 1 6を構成するトランジスタ 1 1は、 p _ チャンネルポリシリコン薄膜トランジスタに構成される。また、トランジスタ 1 1 bは、デュアルゲート以上であるマルチゲート'構造としている。本発明の表示パネルの画素 1 6を構成するトランジスタ 1 1 bは、トランジスタ 1 1 a のソース一ドレイン間のスィッチとして作用する。したがって、トランジスタ l i bは、できるだけ O N / O F F比の高い特性が要求される。トランジスタ 1 1 bのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることにより O N / O F F比の高い特性を実現できる。

画素 1 6のトランジスタ 1 1を構成する半導体膜は、低温ポリシリコン技術において、レーザーァニールにより形成するのが一般的である。このレーザーァニールの条件のパラツキがトランジスタ 1 1特性のパラツキとなる。しかし、 1画素 1 6内のトランジスタ 1 1の特性が一致していれば、電流プログラムを行う方式では、所定の電流が E L素子 1 5 に流れるように駆動することができる。この点は、電圧プログラムにない利点である。レーザーとしてはエキシマレーザーを用いることが好ましい。

なお、本発明において、半導体膜の形成は、レーザーァニール方法に限定するものではなく、熱ァニール方法、固相（C G S ) 成長による方法でもよい。その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。また、ァモルファスシリコン技術を用いて形成した半導体膜であってもよい。本発明では、ァニールの時のレーザー照射スポット（線状のレーザー照射範囲）をソース信号線 1 8に平行に照射する。また、 1画素列に一致するようにレーザー照射スポットを移動させる。もちろん、 1画素列に限定するものではなく、たとえば、 R G B画素を 1画素という単位でレーザーを照射してもよい（この場合は、 3画素列ということになる）。また、複数の画'素に同時に照射してもよい。また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない（通常、移動するレーザー光の照射範囲はォーパーラップするのが普通である）。レーザーァニール時の線状のレーザースポットをソース信号線 1 8の形成方向に一致させる（ソース信号線 1 8 の形成方向と、レーザースポットの長手方向とを平行にする）ことにより、 1つのソース信号線 1 8 に接続されたトランジスタ 1 1 の特性（モピリティ、 V t：、 S値など）を均一にすることができる。

画素は R G Bの 3画素で正方形の形状となるように作製されている。したがって、 R、 G、 Bの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてァニールすることにより、 1画素内ではトランジスタ 1 1の特性バラツキが発生しないようにすることができる。なお、 R、 G、 Bの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各 R G Bの E L素子 1 5に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、 R G Bの E L素子 1 5のい劣化速度を同一にすることができる。劣化速度を同一にすれば、 E L表示装置のホワイトパランスずれが発生しない。

アレイ基板 3 0の駆動用トランジスタ 1 1 a の特性分布（特性ばらつき）は、ドーピング工程でも発生する。図 5 9 1 ( a ) に図示するように、ドーピングへッド 5 9 1 1 には、ドーピングのための穴が等間隔にあいている。したがって、図 5 9 1 ( a ) に図示するように、ドーピングによる特性分布が筋状に発生する。

本発明のアレイ基板の製造方法では、図 5 9 1に図示するように、ド一ビングによる特性の分布方向（図 5 9 1 ) と、レーザーァユール方向による特性分布方向（図 5 9 2 ) とソース信号線 1 8の形成方向（図 5 9 3 ) とを一致させている。以上のように構成（形成）することにより、電流駆動方式において駆動用トランジスタ 1 1 aの特性ばらつきを電流プログラム方式により良好に捕償することができる。図 5 9 1のドーピング工程では、ドーピングヘッド 3 4 6 1の走査方向に特性分布が発生する（ドーピングへッドの垂直方向に特性分布が発生する）。図 5 9 2のレーザーァニール工程では、レーザーヘッド 3 4 6 2の走查方向の垂直方向に特性分布が発生する（レーザーへッドの長手方向に特性分布が発生する）。レーザーァニールは、線状のレーザー光が基板 3 0に照射され、線状にレーザーァニールされるからである。つまり、線状にレーザーショットされ、レーザー照射位置を順次ずらせることにより基板 3 0全体がレーザーァニールされる。

図 5 9 3に図示するように、レーザーヘッド 5 9 1 2の長手方向は、ソース信号線 1 8 と平行である（線状のレーザー光はソース信号線 1 8 と平行になるように照射される）。また、図 5 9 1に図示するように、ドーピングへッド 5 9 1 1は、ソース信号線 1 8の形成方向に垂直になるように配置され操作される（ドーピングによる特性分布方向がソース信号線 1 8 と平行になるようにドーピングが実施される）。

また、図 5 9 4に図示するように、画素 1 6の駆動用トランジスタ 1 1 a の長手方向（チャンネル面積が a X bで形成されているとき、 a または bの長い辺）とレーザーへッド 5 9 1 2の方向が一致するように、トランジスタ 1 1 aが形成または配置される（レーザーへッド 5 9 1 2 の走査方向と垂直にトランジスタ 1 1 a のチヤンネルの長手方向が形成または配置される）。 1 レーザーシヨットでトランジスタ 1 1 aのチヤンネルがァニールされ、特性バラツキ,が低減するからである。また、トランジスタ 1 1 a のチヤンネルの長手方向と、ソース信号線 1 8に平行になるように、トランジスタ 1 1 aが形成または配置される。本発明の製造方法は、レーザーァニール工程を実施した後、ドーピング工程を実施する。

なお、以上の製造方向あるいは構成は、図 2、図 9、図 1 0、図 1 3、図 3 1、図 1 1、図 6 0 2、図 6 0 3、図 6 0 4、図 6 0 7 ( a ) ( b ) ( c ) などで図示した他の画素構成にも適用できることは言うまでもなレ、。

本発明のソースドライバ回路（ I C) 1 6を構成する単位トランジスタ 1 5 4は一定の面積が必要である。単位トランジスタ 1 5 4に一定のトランジスタサイズが必要な理由の 1つは、ウェハ 5 8 9 1にモビリティの特性分布があるからである。図 5 8 9はウェハ 5 8 9 1の特性分布の状態を概念的に図示している。一般的にウェハの特性分布 5 8 9 2は帯状（すじ状）になっている。帯状の部分の特性が近似している。

特性分布 5 8 9 2を軽減するためには、 I Cプロセスの拡散工程をェ夫することにより改善する。 1つの拡散工程を複数化実施することが有効である。拡散工程において、ドーピングなどを走査する：とにより実施している。この走査により、周期的に単位トランジスタの特性（特に V t ) が周期的に異なるようになる。したがって、拡散工程を複数回実施し、各拡散工程の開始位置をずらすことにより周期的なトランジスタの特性分布が平均化される。したがって、周期的ムラがなくなる。この工程を実施しないと、通常、 3〜 5 mm周期の単位トランジスタの特性分布が発生する。走査を 1〜 2 mmずらせて複数回実施することが適正である。

以上のように本発明のソースドライバ回路（ I C) l 4の製造方法は、ソースドライバ回路（ I C) 1 4のトランジスタのモビリティを設定あるいは規定する拡散工程において、前記拡散工程を複数回に分けて、あるいは繰り返して実施することが特徴である。以上の工程は、電流出力のソースドライバ回路（ I C) 1 4に有効なあるいは特徴ある製造方法である。

ソースドライバ回路（ I C) 1 4の形成でレイアウトを工夫することも有効である。図 5 9 0 (a ) のようにソースドライノ I Cチップ 1 4 をレイアウトするよりも図 5 9 0 ( b ) の特性分布 5 8 9 2の方向にレィアウトする。つまり、ウェハ 5 8 9 1の特性分布 5 8 9 2の方向に I Cチップの長手方向が一致するように I Cのレチクルをレイァゥト設定する。

図 5 8 9のような特性分布 5 8 9 2が発生している場合は、図 5 5 1 ( a ) に図示するように、トランジスタ群 4 3 1 cの単位トランジスタ 1 54を整然と配置するよりは、図 5 5 1 ( ) のようにトランジスタ群を構成する単位トランジスタ 1 5 4を分散させて配置する方が端子 1 5 5間の特性ばらつきが少なくなる。なお、図 5 5 1において、同一ハツチングの単位トランジスタ 1 54がトランジスタ群 4 3 1 cを構成するとしている。

単位トランジスタ 1 5 4の特性パラツキは、トランジスタ群 4 3 1 c の出力電流によっても異なる。出力電流は、 E L素子 1 5の効率によつて決定される。たとえば、 G色の E L素子の発光効率が高ければ G色の出力端子 1 5 5から出力されるプログラム電流は小さくなる。逆に、 B 色の E L素子の発光効率が低ければ B色の出力端子 1 5 5から出力されるプログラム電流は大きくなる。

プログラム電流が小さくなることは、単位トランジスタ 1 5 4が出力する電流が小さくなることを意味する。電流が小さくなれば単位トランジスタ 1 54のバラツキも大きくなる。単位トランジスタ 1 54のバラツキを小さくするには、トランジスタサイズを大きくすればよい。

図 1に図示する本発明の E L表示パネルの画素構成などについて説明をする。グート信号線（第 1の走査線） 1 7 aをアクティブ（ON電圧を印加）とする。同時に、駆動用のトランジスタ 1 1 aには、スィッチ用トランジスタ 1 1 cを通して、前記 E L素子 1 5に流すべきプロダラム電流 I wをソースドライバ回路（ I C) 1 4から流す。また、駆動用トランジスタ 1 1 aのゲート端子（G) とドレイン端子（D) 間を短絡するようにトランジスタ 1 1 bが動作する。同時に、トランジスタ 1 1 aのゲート端子（G) とソース端子（S) 間に接続されたコンデンサ（キャパシタ、蓄積容量、付加容量） 1 9にトランジスタ 1 1 aのゲート電圧（あるいはドレイン電圧）を記憶する（図 5 ( a ) を参照のこと）。なお、コンデンサ (蓄積容量） 1 9の大きさは、 0. 2 p F以上 2 p F以下とすることがよく、中でもコンデンサ (蓄積容量） 1 9の大きさは、 0. 4 p F以上 1. 2 p F以下とすることがよい。

好ましくは、画素サイズを考慮してコンデンサ 1 9の容量を決定する。 1画素に必要な容量を C s ( p F) とし、 1画素が占める面積を S p とする。 S p とは開口率ではない。各 RGBの 1つの画素が占める面積である。たとえば、 R画素力 S 2 0 0 μ m X 6 7 mであれば、 S p = 1 3 4 0 0平方 mである。

S p (平方 μ ηι) とすれば、 1 5 0 0 ZS p ≤ C s ≤ 3 0 0 0 0/S p とし、さらに好ましくは、 3 0 0 0ZS p ≤ C s ≤ 1 5 0 0 0/S p となるようにする。なお、トランジスタ 1 1のゲート容量は小さいので、ここでいう Qとは、蓄積容量（コンデンサ） 1 9単独の容量である。 C sが 1 5 0 0ZS pよりも小さいと、ゲート信号線 1 7の突き抜け電圧の影響が大きくなり、また、電圧の保持特性が低下し、輝度傾斜などが発生する。また、 T F Tの補償性能が低下する。 C sが 3 0 0 0 0/S pよりも大きいと、画素 1 6の開口率が^下する。そのため、 E L素子 1 5の電界密度が高くなり、 E L素子 1 5の寿命が低下するなど悪影響が発生する。また、コンデンサ容量により.、電流プログラムの書込み時間が長くなり、低階調領域で書込み不足が発生する。また、蓄積容量 1 9の容量値を C s、第 2のトランジスタ 1 1 bのォフ電流値を I o f f とした場合、次式を満足させることが好ましい。 3 < C s / I o f f く 2 4

さらに好ましくは、次式を満足させることが好ましい。

6 く C s / I o f f く 1 8

トランジスタ 1 l bのオフ電流を 5 p A以下とすることにより、 E L を流れる電流値の変化を 2 %以下に抑えることが可能である。これはリーク電流が増加すると、電圧非書き込み状態においてグート一ソース間

(コンデンサの両端）に貯えられた電荷を 1フィールド期間保持できないためである。したがって、コンデンサ 1 9の蓄積用容量が大きければオフ電流の許容量も大きくなる。前記式を満たすことによって隣接画素間の電流値の変動を 2 %以下に抑えることができる。

以上の蓄積容量 C s などに関する事項は、図 1の画素構成に限定されるものではなく、その他の電流プログラム方式の画素構成にも適用できることは言うまでもない。

E L素子 1 5の発光期間では、ゲート信号線 1 7 aを非アクティブ（O F F電圧を印加）、ゲート信号線 1 7 bをアクティブとする。プロダラム電流 I w= I eの流れる経路を、 E L素子 1 5に接続された経路に切り替えて、記憶したプログラム電流 I wを前記 E L素子 1 5に流すように動作させる（図 5 (b ) を参照のこと）。

図 1の画素回路は、 1画素内に 4つのトランジスタ 1 1を有している。駆動用トランジスタ 1 1 a のゲート端子はトランジスタ 1 1 bのソース端子に接続されている。トランジスタ 1 1 bおよびトランジスタ 1 1 cのグート端子はゲート信号線 1 7 aに接続されている。トランジスタ 1 1 bのドレイン端子はトランジスタ 1 1 cのソース端子ならぴにトランジスタ 1 1 dのソース端子に接続され、トランジスタ 1 1 cのドレイン端子はソース信号線 1 8に接続されている。トランジスタ 1 1 dのゲ一ト端子はゲート信号線 1 7 bに接続され、トランジスタ 1 1 dのドレィン端子は E L素子 1 5のァノード電極に接続されている。

図 1ではすベてのトランジスタは Pチャンネルで構成している。 Pチャンネルは多少 Nチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明は E L素子構成を Pチャンネルで構成することのみに限定するものではない。 Nチャンネルのみで構成してもよい。また、 Nチャンネルと Pチヤンネルの両方を用いて構成してもよい。

パネルを低コストで作製するためには、画素を構成するトランジスタ 1 1 すベて Pチャンネルで形成し、内蔵ゲ一トドライバ回路 1 2も P チヤンネルで形成することが好ましい。このようにアレイを Pチヤンネルのみのトランジスタで形成することにより、マスク枚数が 5枚となり、低コスト化、高歩留まり化を実現できる。

以下、さらに本発明の理解を容易にするために、本発明の E L素子構成について図 5を用いて説明する。本発明の E L素子構成は 2つのタイミングにより制御される。第 1のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ 1 l bならびにトランジスタ 1 1 cが O Nすることにより、等価回路として図 5 ( a ) となる。ここで、信号線より所定の電流 I wが書き込まれる。これによりトランジスタ 1 1 aはゲートとドレインが接続された状態となり、このトランジスタ 1 1 a とトランジスタ 1 1 c を通じて電流 I wが流れる。したがって、トランジスタ 1 1 aのゲート一ソースの電圧は I 1が流れるような電圧となる。

第 2のタイミングはトランジスタ 1 1 a とトランジスタ 1 1 cが閉じ、トランジスタ 1 1 dが開くタイミングであり、そのときの等価回路は図 5 ( b ) となる。トランジスタ 1 1 aのソース一ゲート阇の電圧は保持されたままとなる。この場合、トランジスタ 1 1 aは常に飽和領域で動作するため、 I wの電流は一定となる。

以上の動作を図示すると、図 1 9に図示するようになる。図 1 9 ( a ) の 1 9 l aは、表示画面 1 4 4における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。画素（行） 1 9 1 aは、図 5 (b ) に図示するように非点灯（非表示画素（行））とする。

図 1の画素構成の場合は、図 5 ( a ) に示すように、電流プログラム時は、プログラム電流 I wがソース信号線 1 8に流れる。この電流 I w が駆動用トランジスタ 1 1. aを流れ、プログラム電流 I wを流す電流が保持されるように、コンデンサ 1 9に電圧設定（プログラム）される。このとき、トランジスタ l i dはオープン状態（オフ状態）である。次に、 E L素子 1 5に電流を流す期間は図 5 ( b ) のように、トランジスタ l l c、 l i bがオフし、トランジスタ l i dが動作する。つまり、ゲート信号線 1 7 aにオフ電圧（V g h ) が印加され、トランジスタ 1 l b、 1 1 cがオフする。一方、ゲート信号線 1 7 bにオン電圧（V g l ) が印加され、トランジスタ 1 1 dがオンする。

このタイミングチャートを図 2 1 に図示する。図 2 1などにおいて、括弧内の添え字（たとえば、（ 1 ) など）は画素行の番号を示している。つまり、ゲート信号線 1 7 a ( 1 ) とは、画素行（ 1 ) のゲート信号線 1 7 aを示している。また、図 4の上段の * H ( 「 *」には任意の記号、数値が当てはまり、水平走査線の番号を示す）とは、水平走査期間を示している。つまり、 1 Hとは第 1番目の水平走査期間である。なお、以上の事項は、説明を容易にするためであって、限定（ 1 Hの番号、 1 H 周期、画素行番号の順番など）するものではない。

図 2 1でわかるように、各選択された画素行（選択期は、 1 Hとしている）において、ゲート信号線 1 7 aにオン電圧が印加されている時には、ゲート信号線 1 7 bにはオフ電圧が印加されている。また、この期間は、 E L素子 1 5には電流が流れていない（非点灯状態）。選択されていない画素行において'、ゲート信号線 1 7 aにオフ電圧が印加され、ゲート信号線 1 7 bにはオン電圧が印加されている。

なお、トランジスタ 1 1 aのゲートとトランジスタ 1 1 cのゲートは同一のゲート信号線 1 1 aに接続している。しかし、トランジスタ 1 1 aのゲートとトランジスタ 1 1 cのグートとを異なるグート信号線 1 1 に接続してもよい（図 6 を参照のこと）。図 6において、 1画素のゲート信号線は 3本となる（図 1の構成は 2本である）。

図 6の画素構成では、 'トランジスタ 1 1 bのゲートの ON/O F Fタイミングとトランジスタ 1 1 cのゲートの ON/ O F Fタイミングを個別に制御することにより、トランジスタ 1 1 aのばらつきによる E L素子 1 5の電流値バラツキをさらに低減することができる。

図 6の画素構成において、画素 1 6に電流プログラムを行う際は、ゲート信号線 1 7 a 1、 1 7 a 2を同時に選択し、トランジスタ 1 1 b、 1 1 c をオンさせる。なお、電流プログラムを実施している画素 1 6のゲート信号線 1 7 bにはオフ電圧を印加し、トランジスタ l i dをオフさせておく。

選択した画素行における電流プログラム期間（通常、 1水平走査期間）を完了する時は、まず、グート信号線 1 7 a 1にオフ電圧（V g h ) を印加して、トランジスタ 1 1 bをオフする。この時は、ゲート信号線 1 7 a 2はオン電圧（V g 1 ) が印加されており、トランジスタ 1 1 cはオン状態である。次に、ゲート信号線 1 7 a 2にオフ電圧を印加し、トランジスタ 1 1 cをオフさせる。

以上のように、トランジスタ 1 1 b、 1 1 cの両方がオン状態から、トランジスタ l i b、 1 1 cをオフ状態にする際（該当画素行の電流プログラム期間を終了させる時）は、まず、トランジスタ l i bをオフにし、駆動用トランジスタ 1 1 aのグート端子（G) とドレイン端子（D) 間をオープンにする（ゲート信号線 1 7 a 1にオフ電圧（V g h ) を印加する）。次に、トランジスタ 1 1 cをオフにして、ソース信号線 1 8 と駆動用トランジスタ 1 1 aのドレイン端子（D) を切り離す（ゲート信号線 1 7 a 2にもオフ電圧（V g h) を印加する）。

ゲート信号線 1 7 a 1にオフ電圧を印加してから、ゲート信号線 1 7 a 2にオフ電圧を印加するまでの期間 Twは、 0. l ^u s e c以上 1 0 s e c以下の期間とすることが好ましい。 0. 1 3 6 。以上 1 0 s e c以下の期間とすることが好ましい。もしくは、 111の期間を丁 11 とした時、 Twは、 T h/ 5 0 0以上 T h/ 1 0以下とすることが好ましい。特に、 Twは、 T hZ 2 0 0以上 T h/ 5 0以下とすることが好ましい。

以上の事項は、図 6の画素構成に限定されるものではない。たとえば、図 1 2などの画素構成にも適用される。図 1 2の画素構成において、画素 1 6に電流プログラムを行う際は、ゲート信号線 1 7 a l、 1 7 a 2 を同時に選択し、トランジスタ 1 1 d、 1 1 cをオンさせる。なお、電流プログラムを実施している画素 1 6のグート信号線 1 7 bにはオフ電圧を印加し、トランジスタ 1 1 eをオフさせておく。

選択した f素行における電流プログラム期間（通常、 1水平走査期間）を完了する時は、まず、ゲート信号線 1 7 a 1にオフ電圧（V g h) を印加して、トランジスタ 1 1 dをオフする。この時は、ゲート信号線 1 7 a 2はオン電圧（ V g 1 ) が印加されており、トランジスタ 1 1 cはオン状態である。次に、ゲート信号線 1 7 a 2にオフ電圧を印加し、トランジスタ 1 1 cをオフさせる。以上のように、トランジスタ 1 1 d、 1 1 cの両方がオン状態から、トランジスタ l i d、 1 1 c をオフ状態にする際（該当画素行の電流プログラム期間を終了させる時）は、まず、トランジスタ 1 1 dをオフにし、トランジスタ 1 1 aのゲート端子（G) とドレイン端子（D) 間をオープンにする (ゲート信号線 1 7 a 1にオフ電圧（V g h ) を印加する）。次に、トランジスタ 1 1 cをオフにして、ソース信号線 1 8 とトランジスタ 1 1 aのドレイン端子（D) を切り離す（ゲ—ト信号線 1 7 a 2にもオフ電圧（V g h ) を印加する）。

図 1 2でも図 6 と同様に、ゲート信号線 1 7 a 1 にオフ電圧を印加してから、ゲート信号線 1 7 a 2にオフ電圧を印加するまでの期間 T wは、 0 . 1 μ s e c以上 1 0 μ s e c以下の期間とすることが好ましい。 0 . 1 μ s e c以上 1 0 μ s e c以下の期間とすることが好ましい。もしくは、 1 Hの期間を T hとした時、 T wは、 T h Z 5 0 0以上 T h / 1 0 以下とすることが好ましい。特に、 T wは、 T h / 2 0 0以上 T h / 5 0以下とすることが好ましい。

以上の事項は、図 1 0などの画素構成にあっても適用できることは言うまでもない。また、図 1 2では駆動用トランジスタ l i b と E L素子 1 5間にスイッチング用トランジスタ 1 1 eを配置レているが、図 1 3 に図示するように、スイッチング用トランジスタ 1 1 eを省略してもよいことは言うまでもない。

なお、本発明の画素構成は図 1、図 1 2の構成に限定されるものではない。たとえば、図 7のように構成してもよい。図 7は、図 1の構成に比較してスィツチング用トランジスタ 1 1 dがない。替わりに切り替えズイッチ 7 1が形成または配置されている。図 1のスィッチ 1 1 dは駆動用トランジスタ 1 1 aから E L素子 1 5に流れる電流をオンオフ（流す、流さない）制御する機能を有する。以降の実施例でも説明をするが、本発明はこのトランジスタ 1 1 dのオンオフ制御機能が重要な構成要素である。トランジスタ l i dを形成せず、オンオフ機能を実現するのが、図 7の構成である。

図 7において、切り替えスィッチ 7 1の a端子は、ァノード電圧 V d dに接続されている。なお、 a端子に印加する電圧はアノード電圧 V d dに限定されるものではなく、 E L素子 1 5に流れる電流をオフできる電圧であればいずれでもよい。

切り替えスィツチ 7 1の b端子は、力ソード電圧（図 7ではダランドと図示している）に接続されている。なお、 b端子に印加する電圧は力ソード電圧に限定されるものではなく、 E L素子 1 5に流れる電流をォンできる電圧であればいずれでもよい。

切り替えスィッチ 7 1の .c端子には E L素子 1 5のカソード端子が接続されている。なお、切り替えスィッチ 7 1は E L素子 1 5に流れる電流をオンオフさせる機能を持つものであればいずれでもよい'。したがつて、図 7の形成位置に限定されるものではなく、 E L素子 1 5の電流が流れる経路であればいずれでもよい。また、スィッチの機能の限定されるものでもなく、 E L素子 1 5に流れる電流をオンオフできればいずれでもよい。つまり、本発明では、 E L素子 1 5の電^経路に E L素子 1 5に流す電流をオンオフできるスィツチング手段を具備すれば、いずれの画素構成でもよい。

本明細書において、オフとは完全に電流が流れない状態を意味するものではない。 E L素子 1 5に流れる電流を通常よりも低減できるものであればよい。以上の事項は本発明の他の構成においても同様である。つまり、トランジスタ l i dは E L素子 1 5が発光するリーク電流を流しても良い。

切り替えスィツチ 7 1は、 Pチヤンネルと Nチヤンネルのトランジスタを組み合わせることにより容易に実現できるので説明は必要ないであろう。もちろん、スィッチ 7 1は E L素子 1 5に流れる電流をオンオフするだけであるから、 Pチヤンネルトランジスタあるいは Nチヤンネルトランジスタでも形成することができることは言うまでもない。

スィッチ 7 1が a端子に接続されている時は、 E L素子 1 5のカソード端子にァノード電圧 V d dが印加される。したがって、'駆動用トランジスタ 1 1 a のグート端子 Gがいずれの電圧保持状態であっても E L素子 1 5には電流が流れない。したがって、 E L素子 1 5は非点灯状態となる。もちろん、駆動用トランジスタ 1 1 aのソース端子（S ) — ドレイン端子（D ) 間の電圧が、カットオフあるいはその近傍にすることができるように、切り換えスィッチ（回路） 7 1の a端子の電圧を設定すればよい。

スィッチ 7 1が b端子に接続されている時は、 E L素子 1 5のカソード端子にカソード電圧 V s s が印加される。したがって、駆動用トランジスタ 1 1 a のゲート端子 Gに保持された電圧状態に応じて E L素子 1 5に電流が流れる。したがって、 E L素子 1 5は点灯状態となる。

以上のことより図 7の画素構成では、駆動用トランジスタ 1 1 a と E L素子 1 5間にはスイッチング用トランジスタ 1 1 dが形成されていない。しかし、スィッチ 7 1を制御することにより E L素子 1 5の点灯制御を行うことができる。

画素 1 6のスィツチング用トランジスタ 1 1などはホトトランジスタであってもよい。たとえば、外光の強弱によりホトトランジスタ 1 1をオンオフさせ、 E L素子 1 5に流れる電流を制御することにより、表示パネルの輝度を変化させることができる。

図 1、図 2、図 6、図 1 1、図 1 2などの画素構成では、駆動用トランジスタ 1 1 a もしくは 1 1 bは 1画素につき 1個である。本発明はこれに限定するものではなく、駆動用トランジスタ 1 1 aは 1画素に複数個を形成または配置してもよい。

図 8は 1画素 1 6に複数個の駆動用トランジスタ 1 1 aが形成または構成された実施例である。図 8では 1画素に 2個の駆動用トランジスタ l l a l、 l l a 2が形成され、 2個の駆動用トランジスタ 1 1 a 1、 1 1 a 2のゲート端子は共通のコンデンサ 1 9に接続されている。駆動用トランジスタ 1 1 aを複数個形成することにより、プログラムされる電流バラツキが低減するという効果がある。他の構成は、図 1などと同様であるので説明を省略する。

図 8において、駆動用トランジスタ 1 1 aは 3個以上で構成（形成）しても,よいことは言うまでもない。また、複数の駆動用トランジスタ 1 1 aは Nチャンネルと Pチャンネルの両方を用いて構成（形成）してもよい。

図 1、図 1 2は駆動用トランジスタ 1 1 aが出力する電流を E L素子 1 5に流し、前記電流を駆動用トランジスタ 1 1 a と E L素子 1 5間に配置されたスィツチング素子 1 1 dまたはトランジスタ 1 1 eでオンォフ制御するものであった。しかし、本発明はこれに限定されるものではない。たとえば、図 9の構成が例示される。

図 9の実施例では、 E L素子 1 5に流す電流が駆動用トランジスタ 1 1 aで制御される。 E L素子 1 5に流れる電流をオンオフさせるのは V d d端子と E L素子 1 5間に配置されたスィツチング素子 l i dで制御される。したがって、本発明はスイッチング素子 1 1 dの配置はどこでもよく、 E L素子 1 5に流れる電流を制御できるものであればいずれでもよい。動作などは図 1などと同様あるいは類似であるので説明を省略する。

また、図 1 0の画素構成において、すべてのトランジスタは Nチャンネルで構成している。しかし、本発明は E L素子構成を Nチャンネルで構成することのみに限定するものではない。 Nチャンネルと Pチャンネルの両方を用いて構成してもよレ、。

図 1 0の画素構成は、 2つのタイミングにより制御される。第 1のタィミングは必要な電流値を記憶させるタイミングである。第 1のタイミングではゲート信号線 1 7 a l、 1 7 a 2にオン電圧（V g h) が印加されることにより、トランジスタ 1 1 bならびにトランジスタ 1 1 cが ONする。また、グート信号線 1 7 bにオフ電圧（V g 1 ) が印加され、トランジスタ l i dが O F Fする。したがって、ソース信号線 1 8より所定の電流 I wが書き込まれる。これによりトランジスタ 1 1 aはゲートとドレインが短絡された状態となり、駆動用トランジスタ 1 1 aはトランジスタ 1 1 cを通じてプログラム電流が流れる。

選択した画素行における電流プログラム期間（通常、 1水平走査期間）を完了する時は、まず、ゲート信号線 1 7 a 1にオフ電圧（V _g h) を印加して、トランジスタ 1 1 bをオフする。この時は、ゲート信号線 1 7 a 2はオン電圧（V g 1 ) が印加されており、トランジスタ 1 1 cはオン状態である。次に、ゲート信号線 1 7 a 2にオフ電圧を印加し、トランジスタ 1 1 cをオフさせる。

以上のように、トランジスタ 1 1 b、 1 1 cの両方がオン状態から、トランジスタ l i b、 1 1 cをオフ状態にする際（該当画素行の電流プログラム期間を終了させる時）は、まず、トランジスタ l i bをオフにし、トランジスタ 1 1 aのゲート端子（G) とドレイン端子（D) 間をオープンにする（ゲート信号線 1 7 a 1にオフ電圧（V g h) を印加する）。次に、トランジスタ 1 1 cをオフにして、ソース信号線 1 8 とトランジスタ 1 1 aのドレイン端子（D) を切り離す（グート信号線 1 7 a 2にもオフ電圧（V g h) を印加する）。第 2のタイミングはグート信号線 1 7 a l、 1 7 a 2にオフ電圧が印加され、ゲート信号線 1 7 bにオン電圧が印加される。したがって、トランジスタ 1 l b とトランジスタ 1 1 cがオフし、トランジスタ 1 1 d がオンする。この場合、トランジスタ 1 1 aは常に飽和領域で動作するため、 I wの電流は一定となる。

電流プログラム方式の画素（図 1、図 6から図 1 3、図 3 1から図 3 6など）では、駆動用トランジスタ 1 1 a (図 1 1、図 1 2などではトランジスタ l i b ) の特性のバラツキはトランジスタサイズに相関がある。特性バラツキを小さくするため、駆動用トランジスタ 1 1のチャンネル長 Lが 5 μ m以上 1 0 0 μ m以下とすることが好ましい。さらに好ましくは、駆動用トランジスタ 1 1のチヤンネル長 Lが 1 0 m以上 5 0 m以下とすることが好ましい。これは、チャンネル長 Lを長くした場合、チャンネルに含まれる粒界が増えることによって電界が緩和されキンク効果が低く抑えられるためであると考えられる。

以上のように、本発明は、 E L素子 1 5に電流が流れこむ経路、または E L素子 1 5から電流が流れ出す経路（つまり、 E L素子 1 5の電流経路である）に E L素子 1 5に流れる電流を制御する回路手段を'構成または形成もしくは配置したものである。 .

電流プログラム方式の 1つであるカレントミラー方式であっても、図 1 1、図 1 2に図示するように、駆動用トランジスタ l i b と E L素子 1 5間にスィツチング素子としてのトランジスタ 1 1 eを形成または配置することにより E L素子 1 5に流れる電流をオンオフすることができる。トランジスタ 1 1 eは図 7の切り換えスィッチ（回路） 7 1に置き換えても良い。

図 1 1のスイッチング用トランジスタ 1 1 d、 1 1 cは 1本のゲート信号線 1 7 aに接続されているが、図 1 2に図示するように、トランジスタ 1 1 cはグート信号線 1 7 a 2で制御し、トランジスタ 1 1 dはゲ一ト信号線 1 7 a 1で制御するように構成してもよい。先にも説明したように、図 1 2の画素構成の方が、画素 1 6の制御の汎用性が高くなり、駆動用トランジスタ 1 1 bの特性補償性能も向上する。 .

次に、本発明の E L表示パネルあるいは E L表示装置について説明をする。図 1 4は E L表示装置の回路を中心とした説明図である。画素 1 6はマトリッタス状に配置または形成されている。各画素 1 6には各画素の電流プログラムを行うプログラム電流を出力するソースドライバ回路（ I C) 1 4が接続されている。ソースドライバ回路（ I C) 1 4の出力段は映像信号のビット数に対応した力レントミラー回路が形成されている（後に説明する）。たとえば、 6 4階調であれば、 6 3個のカレントミラー回路が各ソース信号線に形成され、これらのカレントミラー回路の個数を選択することにより所望の電流をソース信号線 1 8に印加できるように構成されている（図 1 5、図 5 7、図 5 8、図 5 9などを参照のこと）。

ソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4の最小出力電流は 0. 5 n A以上 1 0 0 n Aにしている。特に単位トランジスタ 1 54の最小出力電流は 2 nA以上 2 0 n Aにすることがよい。ドライバ I C 1 4内の単位トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 54の精度を確保するためである。

ソースドィパ回路（ I C) 1 4は、ソース信号線 1 8の電荷を強制的に放出または充電するプリチャージ回路を内蔵する。図 1 6などを参照のこと。ソース信号線 1 8の電荷を強制的に放出または充電するプリチャージあるいはデイスチャージ回路の電圧（電流）出力値は、 R、 G、 Bで独立に設定できるように構成することが好ましい。 E L素子 1 5の閾値が R G Bで異なるからである。プリチャージ電圧は、駆動用トランジスタ 1 1 aのゲート（G) 端子に立ち上がり電圧あるいは立ち上がり電圧以下の電圧を印加する方法とも考えることができる。つまり、駆動用トランジスタ 1 1 a をオフ状態にすることによりプログラム電流 I wが 0になる状態を発生さえ、 E L 素子 1 5に電流が流れないようにする。ソース信号線 1 8の電荷の充放電は副次的なものである。

本発明において、ソースドライバ回路（ I C) 1 4は半導体シリコンチップで形成し、ガラスオンチップ（C OG) 技術で基板 3 0のソース信号線 1 8の端子と接続されている。一方、ゲートドライバ回路 1 2は低温ポリシリコン技術で形成している。つまり、画素のトランジスタと同一のプロセスで形成している。これは、ソースドライバ回路（ I C) 1 4に比較して内部の構造が容易で、動作周波数も低いためである。したがって、低温ポリシリ技術で形成しても容易に形成することができ、また、表示パネルの狭額縁化を実現できる。もちろん、ゲートドライバ回路 1 2をシリコンチップで形成し、 C O G技術などを用いて基板 3 0 上に実装してもよいことは言うまでもない。また、ゲートドライバ回路 ( I C) 1 2、ソースドライバ回路（ I C) 1 4を C O Fあるいは TA B技術で実装してもよい。また、画素トランジスタなどのスイッチング素子、ゲートドライバなどは高温ポリシリコン技術で形成してもよく、有機材科で形成（有機トランジスタ）してもよい。

ゲートドライバ回路 1 2はゲート信号線 1 7 a用のシフトレジスタ回路 1 4 1 a と、ゲート信号線 1 7 b用のシフトレジスタ回路 1 4 1 b とを内蔵する。なお、説明を容易にするため、画素構成は図 1を例にあげて説明をする。また、図 6、図 1 2のようにグート信号線 1 7 aがゲート信号線 1 7 a 1 と 1 7 a 2で構成される場合は、それぞれ独立にシフトレジスタ回路 1 4 1を形成するか.、いつのシフトレジスタ回路 1 4 1 の出力信号を口ジック回路でゲート信号線 1 7 a l、 1 7 a 2の制御信号を発生させる。

各シフトレジスタ回路 1 4 1は正相と負相のク口ック信号（C L K X P、 C LK x N) 、スタートパルス（S T x) で制御される（図 1 4を参照のこと）。その他、ゲート信号線の出力、非出力を制御するイネ一プル（ENAB L) 信号、シフト方向を上下逆転するアップダウン（U P DWM) 信号を付加するこ-とが好ましい。他に、スタートパルスがシフトレジスタ回路 1 4 1にシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。

シフトレジスタ回路 1 4 1のシフトタイミングはコントロール I C 7 6 0 (後述する）からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路 1 4 1を内蔵する。なお、クロック信号は正相のみとしてもよい。正相のみのク口ック信号とすることにより信号線数が削減でき、狭額縁化を実現できる。

シフトレジスタ回路 1 4 1のバッファ容量は小さいため、直接にはゲート信号線 1 7を駆動することができない。そのため、シフトレジスタ回路 1 4 1の出力とグート信号線 1 7を駆動する出力グート 1 4 3間には少なくとも 2つ以上のィンバータ回路 1 4 2が形成されている。

ソースドライバ回路（ I C) 1 4を低温ポリシリなどのポリシリ技術で基板 3 0上に直接形成する場合も同様であり、ソース信号線 1 8を駆動するトランスファーゲートなどのアナログスィッチのゲートとソースドライバ回路（ I C ) 1 4のシフトレジスタ間には複数のインバータ回路が形成される。

以下の事項（シフトレジスタの出力と、信号線を駆動する出力段（出カゲートあるいはトランスファーグートなどの出力段間に配置されるィンパータ回路に関する事項）は、ソースドライブおよびゲートドライバ回路に共通の事項である。

E L表示パネルの色温度は、色温度が 7 0 0 0 K (ケルビン）以上 1 2 0 0 0 K以下の範囲で、ホワイトバランスを調整した時、各色の電流密度の差が土 3 0 %以内となるようにする。さらに好ましくは ± 1 5 % 以内となるようにする。たとえば、電流密度が 1 0 0 AZ平方メーターをすれば、 3原色がいずれも 7 0 A/平方メーター以上 1 3 0 AZ平方メーター以下となるようにする。さらに好ましくは、 3原色がいずれも 8 5 A /平方メーター以上 1 1 5 A /平方メーター以下となるようにする。

. 有機 E L素子 1 5は自己発光素子である。この発光による光がスィッチング素子としてのトランジスタに入射するとホトコンダクタ現象（ホトコン）が発生する。ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク（オフリーク）が增える現象を言 5。

この課題に対処するため、本発明ではゲートドライバ回路 1 2 (場合によってはソースドライバ回路（ I C) 1 4) の下層、画素トランジスタ 1 1の下層の遮光膜を形成している。特に駆動用トランジスタ 1 1 a のゲート端子の電位位置（ cで示す）とドレイン端子の電位位置（ aで示す）間に配置されたトランジスタ l i bを遮光することが好ましい。

この構成を図 3 1 4 ( a ) (b ) に示している。特に表示パネルが黒表示の場合は、図 3 1 4 ( a ) ( b ) における E L素子 1 5のァノード端子の電位位置 bの電位が力ソード電位に近い。そのため、 TF T 1 7 bがオン状態であると、電位 aも低くなる。そのため、トランジスタ l i b のソース端子とドレイン端子間の電位（ c電位と a電位間）が大きくなり、トランジスタ 1 1 bがリークしやすくなる。この課題に対しては、図 3 1 4 ( a ) (b ) に図示するように遮光膜 3 1 4 1を形成することが有効である。

遮光膜 3 1 4 1はクロムなどの金属薄膜で形成し、その膜厚は 5 0 n m以上 1 5 0 n m以下にする。膜厚 3 1 4 1が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ 1 1のパターユングが困難になる。

ドライバ回路 1 2などは裏面だけでなく、表面からの光の進入も抑制するべきである。ホトコンの影響により誤動作するからである。したがつて、本発明では、力ソード電極が金属膜の場合は、ドライバ回路 1 2 などの表面にも力ソード電極を形成し、この電極を遮光膜として用いている。

しかし、ドライバ回路 1 2の上に力ソード電極を形成すると、この力ソード電極からの電界によるドライバの誤動作あるいは力ソード電極とドライバ回路の電気的接触が発生する可能性がある。この課題に対処するため、本発明ではドライバ回路 1 2などの上に少なくとも 1層、好ましくは複数層の有機 E L膜を画素電極上の有機 E L膜形成と同時に形成する。

以下、本発明の駆動方法について説明をする。図 1に示すように、ゲ一ト信号線 1 7 aは行選択期間に導通状態（ここでは図 1のトランジスタ 1 1が Pチャネルトランジスタであるためローレベルで導通となる）となり、ゲート信号線 1 7 bは非選択期間時にオン電圧を印加す'る。ソース信号線 1 8には寄生容量（図示せず）が存在する。寄生容量は、ソース信号線 1 8 とグート信号線 1 7 との交差部の容量、トランジスタ l i b , トランジスタ 1 1 cのチャンネル容量などにより発生する。寄生容量はソース信号線 1 8だけでなく、ソースドライバ I C 1 4でも発生する。図 1 7に図示するように、保護ダイオード 1 7 1が主原因である。保護ダイオード 1 7 1は、 I C 1 4を静電気保護する目的を有するが、コンデンサとなり寄生容量ともなってしまう。一般的な保護ダィオードの容量は 3 ~ 5 ρ Fである。 .

本発明のソースドライバ回路（ I C) 1 4 (後に詳細に説明をする）では、図 1 7に図示するように、接続端子 1 5 5と電流出力回路 1 6 4 間にサージ低減抵抗 1 7 2を形成または配置している。抵抗 1 7 2はポリシリコンまたは拡散抵抗で形成する。抵抗 1 7 2の抵抗値は、 1 ΚΩ 以上 1 ΜΩ以下とする。この抵抗 1 7 2により、外部からの静電気が抑制される。したがって、保護ダイォード 1 7 1のサイズが小さくともよい。保護ダイオード 1 7 1が小さければ保護ダイォードのよる寄生容量の大きさも小さくなる。

図 1 7ではソースドライノ I C 1 4内に抵抗 1 7 2を形成または配置しているように図示しているがこれに限定するものではなく、抵抗 1 7 2は、アレイ 3 0に形成または配置してもよいことはいうまでもない。また、ダイオード（トランジスタをダイオード構成にしたものを含む） 1 7 1についても同様である。

抵抗 1 7 1 a と 1 7 1 bはトリミングにより抵抗値を調整できるように構成することが好ましい。トリミングにより、抵抗値 1 7 1 a と 1 7 1 bの抵抗値を調整でき、ソース信号線 1 8に流れるリーク電流をなくすことができる。トリミング以外で抵抗値などを調整することも可能である。たとえば、抵抗 1 7 1を拡散抵抗で形成することより、加熱することにより抵抗値を調整できる。たとえば、抵抗にレーザー光を照射し、加熱することにより抵抗値を変化させることができる。

I Cチップを全体的にあるいは部分的に加熱することにより I Cチップ内に形成または構成された抵抗値を全体的にあるいは一部の抵抗の抵抗値を調整あるいは変化させることができる。また、複数の抵抗 1 7 1 aなどを形成し、 1つ以上の抵抗 1 7 1 a とソース信号線 1 8との接続をカットすることにより全体として抵抗値の調整を実現でき、リーク電流などをなくすことができる。以上のトリミンダ、調整などに関する事項は抵抗 1 7 2に対しても適用されることは言うまでもない。

ソース信号線 1 8の電流値変化に要する時間 tは浮遊容量の大きさを C、ソース信号線の電圧を V、ソース信号線に流れる電流を I とすると t = C · V / Iである。たとえば、プロダラム電流を 1 0倍大きくすれば、電流値変化に要する時間が 1 0分の 1に短くできる。したがって、短い水平走查期間内に所定の電流値を書きこむためには電流値を増加させることが有効である。

プログラム電流を N倍にすると E L素子 1 5に流れる電流も N倍となる。そのため、 E L素子 1 5の輝度も N倍となる。そこで、所定の輝度を得るために、たとえば、図 1のトランジスタ 1 7 dの導通期間を 1 / Nにする。

以上のように、ソース信号線 1 8の寄生容量の充放電を十分に行い、所定の電流値を画素 1 6のトランジスタ 1 1 aに電流プログラムを行うためには、ソースドライバ回路（ I C ) 1 4から比較的大きな電流を出力する必要がある。. しかし、 N倍のプログラム電流をソース信号線 1 8 に流すとこのプログラム電流値が画素 1 6にプログラムされてしまい、所定の電流に対し N倍の大きな電流が E L素子 1 5に流れる。たとえば、 1 0倍の電流でプログラムすれば、当然、 1 0倍の電流が E L素子 1 5 に流れ、 E .L素子 1 5は 1 0倍の輝度で発光する。所定の発光輝度にするためには、 E L素子 1 5に流れる時間を 1 1 0にすればよい。このように駆動することにより、ソース信号線 1 8 の寄生容量を十分に充放電できるし、所定の発光輝度を得ることができる。

なお、 1 0倍の電流値を画素のトランジスタ 1 1 a (正確にはコンデンサ 1 9の端子電圧を設定している）に書き込み、 E L素子 1 5のオン時間を l Z l oにするとしたがこれは一例である。場合によっては、 1

0倍の電流値を画素のトランジスタ 1 1 aに書き込み、 E L素子 1 5のオン時間を 1 / 5にしてもよい。逆に 1 0倍の電流値を画素のトランジスタ 1 1 aに書き込み、 E L素子 1 5のオン時間を 1 / 2倍にする場合もあるであろう。また、 1倍の電流値を画素のトランジスタ 1 1 aに書き込み、 E L素子 1 5のオン時間を 1 / 5にしてもよい。

本発明は、画素への書き込み電流を所定値以外の値にし、 E L素子 1 5に流れる電流を間欠状態にして駆動することに特徴がある。本明細書では説明を容易にするため、 N倍の電流値を画素 1 6の駆動用トランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1 /N倍にするとして説明する。しかし、これに限定するものではなく、 N 1倍（N 1は 1以上には限定されない）の電流値を画素 1 6の駆動用トランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1 Z (N 2 ) 倍（N 2は 1以上である。 N 1 と N 2とは異なる）でもよいことは言うまでもない。

本発明の駆動方法は、たとえば、白ラスター表示とし、表示画面 1 4 4の 1フィールド（フレーム）期間の平均輝度を B 0 と仮定した場合、各画素 1 6の輝度 B 1が平均輝度 B 0よりも高くなるように電流プログラムを行う駆動方法である。かつ、少なくとも 1フィールド（フレーム）期間において、非表示領域 1 9 2が発生するようにする駆動方法である。したがって、本発明の駆動方法では、 1フィールド（フレーム）期間の平均輝度は B 1よりも低くなる。

1フィールド（フレーム）期間において、通常輝度で電流プログラムを画素 1 6に対し実施し、非表示領域 1 9 2が発生するようにする駆動方法である。この方式では、 1フィールド（フレーム）期間の平均輝度は通常の駆動方法（従来の駆動方法）よりも低くなる。しかし、動画表示性能を向上できる効果が発揮される。本発明は、画素構成が電流プログラム方式のみに限定されない。たとえば、図 2 6のような電圧プログラム方式の画素構成にも適用できる。 1 フレーム（フィールド）の所定期間を高い輝度で表示し、他の期間を非点灯状態にすることが、電圧駆動方式においても、動画表示性能の向上などに有効だからである。また、電圧駆動方式においても、ソース信号線 1 8の寄生容量の影響は無視できない。特に大型 E L表示パネルにおいて、寄生容量が大きいため、本発明の駆動方法を実施することは効果がある。

図 2 3に図示するように、間欠する間隔（非表示領域 1 9 2 /表示領域 1 9 3 ) は等間隔に限定するものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、 R G Bで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、 R、 G、 B表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。非表示領域 1 9 2とは、ある時刻において非点灯 E L素子 1 5 の画素 1 6領域である。表示領域 1 9 3とは、ある時刻において点灯 E L素子 1 5の画素 1 6領域である。非表示領域 1 9 2、表示領域 1 9 3は、水平同期信号に同期して、 1画素行ずつ位置がシフトしていく。

本発明の駆動方法の説明を容易にするため、 1 Z Nとは、 I F ( 1フィールドまたは 1 フレーム）を基準にしてこの 1 Fを l Z Nにするとして説明する。しかし、 1画素行が選択され、電流値がプログラムされる時間（通常、 1水平走査期間（ 1 H ) ) があるし、また、走査状態によつては誤差も生じることは言うまでもない。もちろん、ゲート信号線 1 7 aからの突き抜け電圧によっても、理想状態から変化する。ここでは説明を容易にするため、理想状態として説明をする。

液晶表示パネルは、 I F ( 1 フィールドあるいは 1 フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。

有機（無機） E L表示パネル (表示装置）も I F ( 1フィールドあるいは 1フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。したがって、液晶表示パネルと同様の課題が発生する。一方、 C RTのように電子銃で線表示の集合として画像を表示するディスプレイは、人間の眼の残像特性を用いて画像表示を行うため、動画表示画像の輪郭ぼけは発生しない。

本発明の駆動方法では、 1 FZNの期間の間だけ、 E L素子 1 5に電流を流し、他の期間（ 1, F (N— 1 ) ZN) は電流を流さない。本発明の駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では 1 Fごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に間欠表示状態となる。動画データ表示を、間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、 C R Tに近い動画表示を実現することができる。

本発明の駆動方法では、間欠表示を実現する。しかし、間欠表示を実施するにあたり、トランジスタ l i dは最大でも 1 H周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。本発明は、画像デ一タは各画素 1 6に保持されている。そのため、本発明の駆動方法において、間欠表示を実施するための画像メモリは不要である。

本発明の駆動方法はスイッチングのトランジスタ 1 1 d、あるいはトランジスタ l i e (図 1 2など）などをオンオフさせるだけで E L素子 1 5に流す電流を制御する。つまり、 E L素子 1 5に流れる電流 I wをオフしても、画像データはそのまま画素 1 6のコンデンサ 1 9の保持されている。したがって、次のタイミングでスィツチング素子 1 1 dなどをオンさせ、 E L素子 1 5に電流を流せば、その流れる電流は前に流れていた電流値と同一である。

本発明では黒揷入（黒表示などの間欠表示）を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、有機 E L素子 1 5 は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することのより従来のデータ保持型の表示パネル（液晶表示パネル、 E L表示パネルなど）の問題である動画表示の問題を解決できる。

さらに、大型の表示装置でソース信号線 1 8の配線長が長くなり、ソース信号線 1 8の寄生容量が大きくなる場合は、 N値を大きくすることのより対応できる。ソース信号線 1 8に印加するプログラム電流値を N 倍にした場合、ゲート信号線 1 7 b (トランジスタ l i d ) の導通期間を 1 F / Nとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。

電流駆動では特に黒レベルの画像表示では 2 0 η Α以下の微小電流で画素のコンデンサ 1 9をプログラムする必要がある。したがって、寄生容量が所定値以上の大きさで発生すると、 1画素行にプログラムする時間（基本的には 1 H以内である。ただし、 2画素行を同時に書き込む場合もあるので 1 H以内に限定されるものではない。）内に寄生容量を充放電することができない。 1 H期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。

図 1の画素構成の場合、図 6 ( a ) に示すように、電流プログラム時は、プログラム電流 I wがソース信号線 1 8に流れる。この電流 I wがトランジスタ 1 1 aを流れ、 I wを流す電流が保持されるように、コンデンサ 1 9に電圧設定（プログラム）される。このとき、トランジスタ 1 1 dはオープン状態（オフ状態）である。

次に、 E L素子 1 5に電流を流す期間は図 6 ( b ) のように、トランジスタ 1 1 c、 l i bがオフし、トランジスタ l i dが動作する。つまり、ゲート信号線 1 7 aにオフ電圧（V g h ) が印加され、トランジスタ l l b、 l l cがオフする。一方、ゲート信号線 1 7 bにオン電圧（V g l ) が印加され、トランジスタ 1 1 dがオンする。

プログラム電流 I wが本来流す電流（所定値）の N倍であるとすると、図 6 ( b ) の E L素子 1 5に流れる電流 I eも 1 0倍になる。したがつて、所定値の 1 0倍の輝度で E L素子 1 5は発光する。つまり、図 1 8 に図示するように、倍率 Nを高くするほど、画素 1 6の瞬時の表示輝度 Bも高くなる。基本的には倍率 Nと画素 1 6の輝度とは比例関係となる。そこで、トランジスタ 1 1 dを本来オンする時間（約 1 F) の 1ノ N の期間だけオンさせ、他の期間（N— 1 ) ZN期間はオフさせれば、 1 F全体の平均輝度は所定の輝度となる。この表示状態は、 C RTが電子銃で画面を走査しているのと近似する。異なる点は、画像を表示している範囲が画面全体の 1 /N (全画面を 1 とする）が点灯している点である（C R Tでは、点灯している範囲は 1画素行（厳密には 1画素である）。本発明では、この 1 F/Nの表示（点灯）領域 1 9 3が図 1 9 ( b ) に示すよう表示画面 1 44の上から下に移動する。なお、表示領域 1 9 3の走査方向は表示画面 1 44の下から上であってもよい。また、ランダムであってもよい。

本発明では、 1 F/Nの期間の間だけ、 E L素子 1 5に電流が流れ、他の期間（ 1 F · (N- 1 ) /N) は該当画素行の E L素子 1 5には電流が流れない。したがって、各画素 1 6は間欠表示となる。しかし、人間の目には残像により画像が保持された状態となるので、全画面が均一に表示されているように見える。

図 1 9に図示するように、書き込み画素行 1 9 1 aは非点灯表示領域 1 9 2とする。しかし、これは、図 1、図 2などの画素構成の場合である。図 1 1、図 1 2などで図示する力レントミラーの画素構成では、書き込み画素行 1 9 1は点灯状態としてもよい。しかし、本明細書では、説明を容易にするため、主として、図 1の画素構成を例示して説明をする。

以上のように、図 1 9、図 2 3などのように所定駆動電流 I wよりも大きい電流でプログラムし、間欠駆動する駆動方法を N倍パルス駆動と呼ぶ。図 1 9の駆動方法では 1 Fごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示（間欠表示）状態となる。

液晶表示パネル（本発明以外の E L表示パネル）では、 1 Fの期間、画素にデータが保持されているため、動画表示の場合は画像データが変化してもその変化に追従することができず、動画ボケとなっていた（画像の輸郭ボケ）。しかし、本発明では画像を間欠表示するため、画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、 C R Tに近い動画表示を実現することができる。

図 1 9に図示するように、駆動するためには、画素 1 6の電流プログラム期間（図 1 の画素構成においては、ゲート信号線 1 7 a のオン電圧 V g 1 が印加されている期間）と、 E L素子 1 5をオフまたはオン制御している期間（図 1の画素構成においては、ゲート信号線 1 7 bのオン電圧 V g 1 またはオフ電圧 V g hが印加されている期間）とを独立に制御できる必要がある。したがって、ゲート信号線 1 7 a とゲート信号線 1 7 は分離されている必要がある。たとえば、ゲートドライバ回路 1 2から画素 1 6に配線されたゲート信号線 1 7が 1本である場合、グート信号線 1 7に印加されたロジック

(V g hまたは V g 1 ) をトランジスタ l i bに印加し、ゲート信号線 1 7に印加されたロジックをィンパータで変換して（V g 1または V g h ) して、トランジスタ 1 1 dに印加するという構成では、本発明の駆動方法は実施できない。したがって、本発明では、ゲート信号線 1 7 a を操作するグートドライバ回路 1 2 a と、ゲート信号線 1 7 bを操作するゲートドライバ回路 1 2 bが必要となる。

図 1 9の駆動方法のタイミングチャートを図 2 0に図示する。なお、本発明などにおいて、説明を容易にするため、特に断りがない時の画素構成は図 1であるとする。図 2 0でわかるように、各選択された画素行

(選択期間は、 1 Hとしている）において、ゲート信号線 1 7 aにオン電圧（V g l ) が印加されている時（図 2 0 ( a ) を参照）には、グート信号線 1 7 bにはオフ電圧（V g h) が印加されている（図 2 0 (b ) を参照）。この期間は、 E L素子 1 5には電流が流れていない（非点灯状態）。

選択されていない画素行において、ゲート信号線 1 7. aにオフ電圧（V g h) が印加され、ゲート信号線 1 7 bにはオン電圧（V g l ) が印加されている。また、この期間は、 E L素子 1 5に電流が流れている（点灯状態）。また、点灯状態では、 E L素子 1 5は所定の N倍の輝度（N · B) で点灯レ、その点灯期間は 1 F/Nである。したがって、 1 Fを平均した表示パネルの表示輝度は、（Ν · Β) X ( 1 /Ν) = Β (所定輝度）となる。なお、 Νは 1以上であればいずれの値でもよい。

図 2 1は、図 20の動作を各画素行に適用した実施例である。ゲート信号線 1 7に印加する電圧波形を示している。電圧波形はオフ電圧を V g h (Hレベル）とし、オン電圧を V g 1 (Lレベル）としている。（ 1 ) ( 2 ) などの添え字は選択している画素行番号を示している。図 2 1において、グート信号線 1 7 a ( 1 )が選択され（V g 1電圧）、選択された画素行のトランジスタ 1 1 aからソースドライバ回路（ I C) 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このプログラム電流は所定値の N倍である。ただし、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。コンデンサ 1 9には N倍に電流がトランジスタ 1 1 aに流れるようにプログラムされる。画素行（ 1 ) が選択されている時は、図 1の画素構成ではゲート信号線 1 7 b ( 1 ) はオフ電圧（V g h) が印加され、 E L 素子 1 5には電流が流れない。

1 H後には、ゲート信号線 1 7 a ( 2) が選択され（V g 1電圧）、選択された画素行のトランジスタ 1 1 aからソースドライバ回路（ I C) 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このプログラム電流は所定値の N倍である。したがって、コンデンサ 1 9には N 倍に電流がトランジスタ 1 1 aに流れるようにプログラムされる。画素行（ 2) が選択されている時は、図 1の画素構成ではゲート信号線 1 7 b ( 2 ) はオフ電圧（V g h ) が印加され、 E L素子 1 5には電流が流れない。しかし、先の画素行（ 1 ) のゲート信号線 1 7 a ( 1 ) にはォフ電圧（V g h) が印加され、ゲート信号線 1 7 b ( 1 ) にはオン電圧

(V g 1 ) が印加されるため、点灯状態となっている。

次の 1 H後には、グート信号線 1 7 a ( 3) が選択され、ゲート信号線 1 7 b ( 3 ) はオフ電圧（V g h ) が印加され、画素行（ 3 ) の E L 素子 1 5には電流が流れない。しかし、先の画素行（ 1 ) ( 2) のゲート信号線 1 7 a ( 1 ) (2) にはオフ電圧（V g h) が印加され、ゲート信号線 1 7 b ( 1 ) ( 2 ) にはオン電圧（V g 1 ) が印加されるため、点灯状態となっている。以上の動作を 1 Hの同期信号に同期して画像を表示していく。しかし、図 2 1の駆動方式では、 E L素子 1 5には N倍の電流が流れる。したがつて、表示画面 1 4 4は N倍の輝度で表示される。もちろん、この状態で所定の輝度表示を行うためには、プログラム電流を 1 ZNにしておけばよいことは言うまでもない。 1 /Nの電流であれば寄生容量などにより書き込み不足が発生するため、高い電流でプログラムし、黒画面（非点灯表示領域） 1 9 2の挿入により所定の輝度を得るのは本発明の基本的な主旨である。

しかし、寄生容量の影響が無視できるあるいは影響が軽微の場合は、 N= 1 として、本発明の駆動方法を実施してもよいことはいうまでもない。この駆動方法は、図 9 9から図 1 1 6などを用いて後ほど説明をする。

なお、本発明の駆動方法において、所定電流よりも高い電流が E L素子 1 5に流れるようにし、ソース信号線 1 8の寄生容量を十分に充放電するという概念である。つまり、 E L素子 1 5に N倍の電流を流さなくともよい。たとえば、 E L素子 1 5に並列に電流経路を形成し（ダミーの E L素子を形成し、この E L素子は遮光膜を形成して発光させないなど）、ダミー E L素子と E L素子 1 5に分流してプログラム電流を流しても良い。たとえば、プログラム対象の画素 1 6に書き込むプログラム電流が 0. とする。ソースドライバ回路（ I C) 1 4から出力するプログラム電流を 2. O /z Aとする。

したがって、ソースドライバ回路（ I C) 1 4から見れば、 N= 2. 0 / 0. 2 = 1 0である。ソースドライバ回路（ I C) 1 4から出力されたプログラム電流のうち、 1 . 8 A ( 2. 0— 0. 2 ) をダミー画素に流す。残りの 0. 2 μ Aを対象画素 1 6の駆動用トランジスタ 1 1 aに流す。ダミー画素行は発光させないか、もしくは、遮光膜などを形成し、発光していても視覚的に見えないように構成する。

以上のように構成することにより、ソース信号線 1 8に流す電流を N 倍に増加させることにより、駆動用トランジスタ 1 1 aに N倍の電流が流れるようにプログラムすることができる。また、 E L素子 1 5には、 N倍よりは十分小さい電流を流すことができることになる。

図 1 9 ( a ) は表示画面 1 4 4への書き込み状態を図示している。図 1 9 ( a ) において、 1 9 1 aは書き込み画素行である。ソースドライバ I C 1 4から各ソース信号線 1 8にプログラム電流が供給される。なお、図 1 9などでは 1 H期間に書き込む画素行は 1行である。しかし、何ら 1 Hに限定するものではなく、 0 . 5 H期間でも、 2 H期間でもよい。また、ソース信号線 1 8にプログラム電流を書き込むとしたが、本発明は電流プログラム方式に限定するものではなく、ソース信号線 1 8 に書き込まれるのは電圧である電圧プログラム方式（図 2 8など）でもよい。

図 1 9 ( a ) において、グート信号線 1 7 aが選択されるとソース信号線 1 8に流れる電流がトランジスタ 1 1 aにプログラムされる。この時、グート信号線 1 7 はオフ電圧が印加され E L素子 1 5には電流が流れない。これは、 E L素子 1 5側にトランジスタ .1 1 dがオン状態であると、ソース信号線 1 8から E L素子 1 5の容量成分が見え、この容量に影響されてコンデンサ 1 9に十分に正確な電流プログラムができなくなるためである。したがって、図 1 の構成を例にすれば、図 1 9 ( b ) で示すように電流を書き込まれている画素行は非点灯領域 1 9 2となる。

N (ここでは、先に述べたように N = 1 0とする）倍の電流でプログラムしたとすれば、画面の輝度は 1 0倍になる。したがって、表示画面 1 4 4の 9 0 %の範囲を非点灯領域 1 9 2とすればよい。表示パネルの表示画面 1 4 4の水平走査線が Q C I Fの 2 2 0本（S = 2 2 0 ) とすれば、 2 2本を表示領域 1 9 3 とし、 2 2 0— 2 2 = 1 9 8本を非表示領域 1 9 2とすればよい。

一般的に述べれば、水平走査線（画素行数）を Sとすれば、 SZNの領域を表示領域 1 9 3 とし、この表示領域 1 9 3を N倍の輝度で発光させる（Nは 1以上の値である）。この表示領域 1 9 3を画面の上下方向に走査する。したがって、 S (N- 1 ) ZNの領域は非点灯領域 1 9 2 とする。この非点灯領域は黒表示（非発光）である。また、この非発光部 1 9 2はトランジスタ 1 1 dをオフさせることにより実現する。なお、 N倍の輝度で点灯させるとしたが、当然のことながら明るさ調整、ガンマ調整により N倍の値は変化することは言うまでもない。

また、先の実施例で、 1 0倍の電流でプログラムしたとすれば、画面の輝度は 1 0倍になり、表示画面 1 44の 9 0 %の範囲を非点灯領域 1 9 2とすればよいとした。しかし、これは、 RGBの画素を共通に非点灯領域 1 9 2とすることに限定するものではない。例えば、 Rの画素は、 1 Z 8を非点灯領域 1 9 2とし、 Gの画素は、 1 / 6を非点灯領域 1 9 2とし、 Bの画素は、 1 Z 1 0を非点灯領域 1 9 2と、それぞれの色により変化させてもよい。また、 RGBの色で個別に非点灯領域 1 9 2 (あるいは点灯領域 1 9 3 ) を調整できるようにしてもよい。これらを実現するためには、 R、 G、 Bで個別のゲート信号線 1 7 bが必要になる。しかし、以上の R G Bの個別調整を可能にすることにより、ホワイトパランスを調整することが可能になり、各階調において色のバランス調整が容易になる。この実施例を図 2 2に示す。，図 1 9 ( b ) に図示するように、書き込み画素行 1 9 1 aを含む画素行が非点灯領域 1 9 2とし、書き込み画素行 1 9 1 aよりも上画面の S /N (時間的には 1 FZN) の範囲を表示領域 1 9 3 とする（書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる）。画像表示状態は、表示領域 1 9 3が帯状になって、画面の上から下に移動する。

図 1 9の表示では、 1つの表示領域 1 9 3が画面の上から下方向に移動する。フレームレートが低いと、表示領域 1 9 3が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。

この課題に対しては、図 2 3に図示するように、表示領域 1 9 3を複数に分割するとよい。この分割された総和が S (N— 1 ) /Nの面積となれば、図 1 9の明るさと同等になる。なお、分割された表示領域 1 9 3は等しく（等分に）する必要はない。また、分割された非表示領域 1 9 2も等しくする必要はない。

以上のように、表示領域 1 9 3を複数に分割することにより画面のちらつきは減少する。したがって、フリツ力の発生はなく、良好な画像表示を実現できる。なお、分割はもつと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。

図 24はゲート信号線 1 7の電圧波形および E Lの発光輝度を図示している。図 24で明らかなように、ゲート信号線 1 7 bを V g 1 にする期間（ 1 F/N) を複数に分割（分割数 K) している。つまり、 V g l にする期間は I F/ (K · N) の期間を K回実施する。このように制御すれば、フリツ力の発生を抑制でき、低フレームレートの画像表示を実現できる。 .

画像の分割数は可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スィツチを押すことにより、あるいは明るさ調整ボリゥムを回すことにより、この変化を検出して Kの値を変更してもよい。また、ユーザーが輝度を調整するように構成してもよい。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。

図 24などにおいて、グート信号線 1 7 bを V g 1 にする期間（ 1 F /N) を複数に分割（分割数 K) し、 V g l にする期間は 1 FZ (K · N) の期間を K回実施するとしたがこれ限定するものではない。 1 F/

(Κ · Ν) の期間を L (L≠K) 回実施してもよい。つまり、本発明は、 E L素子 1 5に流す期間（時間）を制御することにより表示画面 1 44 を表示するものである。したがって、 I F/ (Κ · Ν) の期間を L (L ≠ Κ) 回実施することは本発明の技術的思想に含まれる。また、 Lの値を変化させることにより、表示画面 1 44の輝度をデジタル的に変更することができる。たとえば、 L = 2 と L = 3では 5 0 %の輝度（コントラスト）変化となる。また、画像の表示領域 1 9 3を分割する時、ゲート信号線 1 7 bを V g 1 にする期間は同一期間に限定するものではない。以上の実施例は、トランジスタ 1 1 dまたは切り換えスィッチ（回路） 7 1などにより E L素子 1 5に流れる電流を遮断し、また、 E L素子 1 5に流れる経路を形成することにより、表示画面 1 44をオンオフ（点灯、非点灯）するものであった。つまり、コンデンサ 1 9に保持された電荷により駆動用トランジスタ 1 1 aに複数回、略同一讒流を流すものである。本発明はこれに限定するものではない。たとえば、コンデンサ 1 9に保持された電荷を充放電させることにより、表示画面 1 44をォンオフ（点灯、非点灯）する方式でもよい。

図 2 5は図 2 3の画像表示状態を実現するための、ゲート信号線 1 7 に印加する電圧波形である。図 2 5 と図 2 1の差異は、ゲート信号線 1 7 bの動作である。ゲート信号線 1 7 bは画面を分割する個数に対応して、その個数分だけオンオフ（V g l と V g h) 動作する。他の点は図 2 1 と同一であるので説明を省略する。

なお、本発明の明細書において、表示画面 1 44において、表示領域 1 9 3 と全表示領域 1 4 4の割合を d u t y比と呼ぶことがある。つまり、 d u t y比は表示領域 1 9 3の面積 Z全表示領域 1 4 4の面積である。あるいは、 d u t y比はオン電圧が印加されているゲート信号線 1 7 bの本数/全ゲート信号線 1 7 bの本数でもある。また、ゲート信号線 1 7 bにオン電圧が印加され、このグート信号線 1 7 bに接続されている選択画素行数/表示領域 1 4 4の全画素行数でもある。

d u t y比の逆数（全画素行数/選択画素行数）は一定以下でないと、フリツ力が発生する。この関係を図 2 6 6に図示する。図 2 6 6において、横軸は、全画素行数選択画素行数つまり d u t y比の逆数である。縦軸はフリツ力の発生比である。 1が最も小さく、大きくなるほどフリッ力の発生が顕著になることを示している。

図 2 6 6の結果によれば、全画素行数 Z選択画素行数は 8以下にすることが適切である。つまり、 d u t y比は、 1 / 8以上にすることが好ましい。また、多少フリツ力が発生してもよい場合（実用上問題ない範囲）は、全画素行数/選択画素行数は 1 0以下にすることが適切である。つまり、 d u t y比は、 1 / 1 0以上にすることが好ましい。

図 2 7 1、図 2 7 2は 2画素行を同時に選択する駆動方法の実施例である。図 2 7 1において、書き込み画素行が（ 1 ) ®素行目である時、グート信号線 1 7 aは（ 1 ) ( 2) が選択されている（図 2 7 2を参照のこと）。つまり、画素行（ 1 ) ( 2 ) のスイッチングトランジスタ 1 l b、トランジスタ 1 1 cがオン状態である。また、各画素行のゲート信号線 1 7 aにオン電圧が印加されている時、ゲート信号線 1 7 bにはオフ電圧が印加される。

したがって、 1 Hおよび 2 H番目の期間では、画素行（ 1 ) ( 2) のスィツチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 1 9 2である。なお、図 2 7 1では、フリツ力の発生を低減するため、表示領域 1 9 3を 5分割している。

理想的には、 2画素（行）のトランジスタ 1 1 aが、それぞれが I w X 5 (N= 1 0の場合。つまり、 K= 2であるから、ソース信号線 1 8 に流れる電流は I w XK X 5 = I w X 1 0となる）の電流をソース信号線 1 8に流す。そして、各画素 1 6のコンデンサ 1 9には、 5倍の電流がプログラムされ保持される。

同時に選択する画素行が 2画素行（K 2) であるから、 2つの駆動用トランジスタ 1 1 aが動作する。つまり、 1画素あたり、 1 0/ 2 = 5倍の電流がトランジスタ 1 1 aに流れる。ソース信号線 1 8には、 2 つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れる。

たとえば、書き込み画素行 1 9 1 aに、本来、書き込む電流 I dとし、ソース信号線 1 8には、 I w X 1 0の電流を流す。書き込み画素行 1 9 1 bは後に正規の画像データが書き込まれるので問題がない。画素行 1 9 1 bは、 1 H期間の間は 1 9 1 a と同一表示である。そのため、書き込み画素行 1 9 1 a と電流を増加させるために選択した画素行 1 9 1 b とを少なくとも非表示状態 1 9 2とするのである。

次の、 1 H後には、ゲート信号線 1 7 a ( 1 ) は非選択となり、グート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a ( 3 ) が選択され（V g 1電圧）、選択された画素行（3 ) のトランジスタ 1 1 aからソースドライノ 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することのより、画素行（ 1 ) には正規の画像データが保持される。

次の、 1 H後には、ゲート信号線 1 7 a ( 2) は非選択となり、ゲート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a (4 ) が選択され（V g 1電圧）、選択された画素行（4 ) のトランジスタ 1 1 aからソースドライノ 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することのより、画素行（2 ) には正規の画像データが保持される。以上の動作と 1 画素行ずつシフト（もちろん、複数画素行ずつシフトしてもよい。たとえば、擬似ィンターレース駆動であれば、 2行ずっシフトするであろう。また、画像表示の観点から、複数の画素行に同一画像を書き込む場合もあるであろう）しながら走査することにより 1画面が書き換えられる。図 2 7 1の駆動方法では、各画素には 5倍の電流（電圧）でプログラムを行うため、各画素の E L素子 1 5の発光輝度は理想的には 5倍となる。したがって、表示領域 1 9 3の輝度は所定値よりも 5倍となる。これを所定の輝度とするためには、以前に説明したように、書き込み画素行 1 9 1を含み、かつ表示画面 1 の 1 / 5の範囲を非表示領域 1 9 2とすればよい。

図 2 7 4 ( a ) ( ) に図示するように、 2本の書き込み画素行 1 9 1 ( 1 9 1 a、 1 9 1 ) が選択され、画面 1 4 4の上辺から下辺に順次選択されていく（図 2 7 3も参照のこと。図 2 7 3では画素行 1 6 a と 1 6 bが選択されている）。しかし、図 2 7 4 ( b ) ように、画面の下辺までくると書き込み画素行 1 9 1 aは存在するが、 1 9 1 bはなくなる。つまり、選択する画素行が 1本しかなくなる。そのため、ソース信号線 1 8に印加された電流は、すべて画素行 1 9 1 aに書き込まれる。したがって、. 画素行 1 9 1 aに比較して、 2倍の電流が画素にプログラムされてしまう。

この課題に対して、本発明は、図 2 7 4 ( b ) に図示するように画面 1 4 4の下辺にダミー画素行 2 7 4 1を形成（配置）している。したがつて、選択画素行が画面 1 4 4の下辺まで選択された場合は、画面 1 4 4の最終画素行とダミー画素行 2 7 4 1が選択される。そのため、図 2 7 4 ( b ) の書き込み画素行には、規定どおりの電流が書き込まれる。なお、ダミー画素行 2 7 4 1は表示領域 1 4 4の上端あるいは下端に隣接して形成したように図示したが、これに限定するものではない。表示領域 1 4 4から離れた位置に形成されていてもよい。 'また、ダミ一画素行 2 7 4 1は、図 1のスイッチングトランジスタ 1 1 d、 E L素子 1 5 などは形成する必要はない。形成しないことにより、ダミー画素行 2 7 4 1 のサイズは小さくなるからパネルの額縁を短くすることができる。図 2 7 5は図 2 7 4 ( b ) の状態を示している。図 2 7 5で明らかのように、選択画素行が画面 1 4 4の下辺の画素 1 6 c行まで選択された場合は、画面 1 4 4の最終画素行 2 7 4 1が選択される。ダミー画素行 2 7 4 1は表示領域 1 4 4外に配置する。つまり、ダミー画素行 2 7 4 1は点灯しない、あるいは点灯させない、もしくは点灯しても表示として見えないように構成する。たとえば、画素電極とトランジスタ 1 1 とのコンタクトホールをなくすと力、ダミ一画素行には E L素子 1 5を形成しないとかである。図 2 7 5のダミ一画素行 2 7 4 1は E L素子 1 5、トランジスタ 1 1 d、ゲート信号線 1 7 を図示しているが、駆動方法の実施には不必要である。実際に開発した本発明の表示パネルでは、ダミ一画素行 2 7 4 1には E L素子 1 5、トランジスタ 1 1 d、ゲート信号線 1 7 bを形成していない。ただし、画素電極を形成することが好ましい。画素内の寄生容量が他の画素 1 6 と同一にならず、保持されるプ口グラム電流に差異が発生する場合があるからである。

図 2 7 4 ( a ) ( b ) では、画面 1 4 4の下辺にダミ一画素（行） 2 7 4 1を設ける（形成する、配置する）としたが、これに限定するものではない。たとえば、図 2 7 6 ( a ) に図示するように、画面の下辺から上辺に走査する。上下逆転走査する場合は、図 2 7 6 ( b ) に図示するように画面 1 4 4の上辺にもダミー画素行 2 7 4 1を形成すべきである。つまり、画面 1 4 4の上辺を下辺のそれぞれにダミ一画素行 2 7 4 1を形成（配置）する。以上のように構成することにより、画面の上下反転走査にも対応できるようになる。

以上の実施例は、 2画素行を同時選択する場合であった。本発明はこれに限定するものではなく、たとえば、 5画素行を同時選択する方式でもよい。つまり、 5画素行同時駆動の場合は、ダミー画素行 2 7 4 1は 4行分形成すればよい。

ダミ一画素行 2 7 4 1数は、同時に選択する画素行数 M _ 1の画素行を形成すればよい。たとえば、同時に選択する画素行が 5画素行であれば、書き込み画素行 1 9 1は 4画素行である。同時に選択する画素行が 1 0画素行であれば、 1 0— 1 = 9画素行である。

図 2 7 4、図 2 7 6はダミ一画素行 2 7 4 1を形成する場合において、ダミー画素行の配置位置の説明図である。基本的に、表示パネルは上下反転駆動するとして、ダミ一画素行 2 7 4 1を画面 1 4 4の上下に配置している。

以上の実施例は、 1画素行を順次選択し画素に電流プログラムを行う方式、あるいは、複数の画素行を順次選択し画素に電流プログラムを行う方式である。しかし、本発明はこれに限定するものではない。画像データに応じて 1画素行を順次選択し画素に電流プログラムを行う方式と、複数の画素行を順次選択し画素に電流プログラムを行う方式を組み合わせてもよい。.

以下、本発明のインターレース駆動について説明をする。図 5 3 3はインターレース駆動を行う本発明の表示パネルの構成である。図 5 3 3 において、奇数画素行のゲート信号線 1 7 aはグートドライバ回路 1 2 a 1に接続されている。偶数画素行のグート信号線 1 7 aはゲートドラィパ回路 1 2 a 2に接続されている。一方、奇数画素行のゲート信号線 1 7 bはゲートドライバ回路 1 2 b 1に接続されている。偶数画素行のグート信号線 1 7 bはゲートドライバ回路 1 2 b 2に接続されている。

したがって、グートドライバ回路 1 2 a 1の動作（制御）により奇数画素行の画像データが順次書き換えられる。奇数画素行は、ゲートドラィバ回路 1 2 b 1の動作（制御）により E L素子の点灯、非点灯制御が行われる。また、ゲートドライバ回路 1 2 a 2の動作（制御）により偶数画素行の画像データが順次書き換えられる。また、偶数画素行は、ゲ一トドライバ回路 1 2 b 2の動作（制御）により E L素子の点灯、非点灯制御が行われる。

図 5 3 2 ( a )は、第 1ブイールドでの表示パネルの動作状態である。図 5 3 2 ( b ) は、第 2 フィールドでの表示パネルの動作状態である。なお、説明を容易にするため、 1 フレームは 2 フィールドで構成されているとする。図 5 3 2において、斜線を記入したグートドライバ 1 2はデータの走査動作がしていないことを示している。つまり、図 5 3 2 ( a ) の第 1フィールドでは、プログラム電流の書込み制御としてゲートドラィバ回路 1 2 a 1が動作し、 E L素子 1 5の点灯制御としてゲートドラィバ回路 1 2 b 2が動作する。図 5 3 2 ( b ) の第 2フィールドでは、プログラム電流の書込み制御としてゲートドライバ回路 1 2 a 2が動作し、 E L素子 1 5 の点灯制御としてゲートドライバ回路 1 2 b 1が動作する。以上の動作が、フレーム内で繰り返される。

図 5 3 4が第 1 フィールドでの画像表示状態である。図 5 3 4 ( a ) が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置を図示している。図 5 3 4 ( a 1 ) → ( a 2 ) → ( a 3 ) と書込み画素行位置が順次シフトされる。第 1 フィールドでは、奇数画素行が順次書き換えられる（偶.数画素行の画像データは保持されている）。図 5 3 4 ( b ) が奇数画素行の表示状態を図示している。なお、図 5 3 4 ( b ) は奇数画素行のみを図示している。偶数画素行は図 5 3 4 ( c ) に図示している。図 5 3 4 ( b ) でも明らかなように、奇数画素行に対応する画素の E L素子 1 5は非点灯状態である。一方、偶数画素行は、図 5 3 4 ( c ) に図示しているように表示領域 1 9 3 と非表示領域 1 9 2を走查する。

図 5 3 5が第 2フィールドでの画像表示状態である。図 5 3 5 ( a ) が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置を図示している。図 5 3 5 ( a 1 ) → ( a 2 ) → ( a 3 ) と書込み画素行位置が順次シフトされる。第 2フィールドでは、偶数画素行が順次書き換えられる（奇数画素行の画像データは保持されている）。図 5 3 5 ( ) が奇数画素行の表示状態を図示している。なお、図 5 3 5 ( b ) は奇数画素行のみを図示している。偶数画素行は図 5 3 5 ( c ) に図示している。図 5 3 5 ( b ) でも明らかなように、偶数画素行に対応する画素の E L素子 1 5は非点灯状態である。一方、奇数画素行は、図 5 3 5 ( c ) に図示しているように表示領域 1 9 3 と非表示領域 1 9 2を走查する。

以上のように駆動することにより、ィンターレース駆動を E L表示パネルで容易に実現することができる。また、 N倍パルス駆動を実施することにより書込み不足も発生せず、動画ボケも発生することがない。また、電流（電圧）プログラムの制御と、 E L素子 1 5の点灯制御も容易であり、回路も容易に実現できる。

本発明の駆動方式は、図 5 3 4、図 5 3 5の駆動方式に限定されるものではない。たとえば、図 5 3 6の駆動方式も例示される。図 5 3 4、図 5 3 5は、電流（電圧）プログラムを行っている奇数画素行または偶数画素行は非表示領域 1 9 2 (非点灯、黒表示）とするものであった。図 5 3 6の実施例は、 E L素子 1 5の点灯制御を行うゲートドライバ回路 1 2 b l、 1 2 b 2の両方を同期させて動作させるものである。ただし、電流（電圧）プログラムを行っている画素行 1 9 1は非表示領域となるように制御することはいうまでもない（図 1 1、図 1 2のカレントミラー画素構成ではその必要はない）。

図 5 3 6では、奇数画素行と偶数画素行の点灯制御が同一であるので、ゲートドライバ回路 1 2 1 と 1 2 b 2の 2つと設ける必要はない。ゲ一トドライバ回路 1 2 bを 1つで点灯制御することができる。

図 5 3 6は、奇数画素行と偶数画素行の点灯制御を同一にする駆動方法であった。しかし、本発明はこれに限定するものではない。図 5 3 7 は、奇数画素行と偶数画素行の点灯制御を異ならせた実施例である。とくに、図 5 3 7は奇数画素行の点灯状態（表示（点灯）領域 1 9 3、非表示（非点灯）領域 1 9 2 ) の逆パターンを偶数画素行の点灯状態にした例である。したがって、表示領域 1 9 3の面積と非表示領域 1 9 2の面積とは同一になるようにしている。もちろん、表示領域 1 9 3の面積と非表示領域 1 9 2の面積とは同一になることに限定されるものではなレ、。

また、図 5 3 5、図 5 3 4において、奇数画素行あるいは偶数画素行ですベての画素行が非点灯状態にすることに限定されるものではない。以上の実施例は、 1画素行ずつ電流（電圧）プログラムを実施する駆動方法であった。しかし、本発明の駆動方法はこれに限定されるものではなく、図 5 3 8に図示するように 2画素行（複数画素行）を同時に電流（電圧）プログラム行っても良いことは言うまでもない（図 2 7 4〜図 2 7 6 とその説明も参照のこと）。図 5 3 8 ( a ) は奇数フィールドの実施例であり、図 5 3 8 ( b ) は偶数フィールドの実施例である。奇数フィールドでは、 ( 1、 2 ) 画素行、（ 3、 4 ) 画素行、（5、 6 ) 画素行、（ 7、 8 ) 画素行、（ 9、 1 0 ) 画素行、（ 1 1、 1 2 ) 画素行、（n、 n + 1 ) 画素行（nは 1以上の整数）の組で 2画素行を順次選択し、電流プログラムを行っていく。偶数フィールドでは、（ 2、 3 ) 画素行、（4、 5) 画素行、（ 6、 7) 画素行、（ 8、

9)画素行、（ 1 0、 1 1 )画素行、（ 1 2、 1 3)画素行、

(n + l、 n + 2 ) 画素行（nは 1以上の整数）の組で 2画素行を順次選択し、電流プログラムを行っていく。

以上のように各フィールドで複数画素行を選択し電流プログラムを行うことによりソース信号線 1 8に流す電流を増加することができ、黒書き込みを良好にすることができる。また、奇数フィールドと偶数フィールドで選択する複数画素行の組を少なくとも 1画素行ずらせることにより、画像の解像度を向上させることができる。

図 5 3 8の実施例は、各フィールドで選択する画素行を 2画素行としたが、これに限定するものではなく 3画素行としてもよい。この場合は、奇数フィールドと偶数フィールドで選択する 3画素行の且は 1画素行ずらせる方法と、 2画素行ずらせる方法の 2方式を選択可能である。また、各フィールドで選択する画素行は 4画素行以上としてもよい。また、 1 フレームを 3フィールド以上で構成するようにしてもよい。

また、図 5 3 8の実施例では、 2画素行を同時に.選択するとしたが、これに限定するものではなく、 1 Hを前半 1 / 2 Hと後半の 1 / 2 Hとし、奇数フィールドでは、第 1 H期間の前半の 1 / 2 H期間に第 1画素行を選択して電流プログラムを行い、後半の 1 / 2 H期間に第 2画素行を選択して電流プログラムを行う。次の第 2 H期間の前半の 1 / 2 H期間に第 3画素行を選択して電流プログラムを行い、後半の 1ノ 2 H期間に第 4画素行を選択して電流プログラムを行う。また、次の第 3 H期間の第 1 H期間の前半の 1 / 2 H期間に第 5画素行を選択して電流プログラムを行い、後半の 1 / 2 H期間に第 6画素行を選択して電流プロダラムを行う。と駆動してもよい。

また、偶数フィールドでは、第 1 H期間の前半の 1ノ 2 H期間に第 2 画素行を選択して電流プログラムを行い、後半の 1 / 2 H期間に第 3画素行を選択して電流プログラムを行う。次の第.2 H期間の前半の 1 / 2 H期間に第 4画素行を選択して電流プログラムを行い、後半の 1 / 2 H 期間に第 5画素行を選択して電流プログラムを行う。また、次の第 3 H 期間の第 1 H期間の前半の 1 Z 2 H期間に第 6画素行を選択して電流プ口グラムを行い、後半の 1 / 2 H期間に第 7画素行を選択して電流プログラムを行う。と駆動してもよい。

以上の実施例においても各フィールドで選択する画素行を 2画素行としたが、これに限定するものではなく 3画素行としてもよい。この場合は、奇数フィールドと偶数フィールドで選択する 3画素行の組は 1画素行ずらせる方法と、 2画素行ずらせる方法の 2方式を選択可能である。また、各フィールドで選択する画素行は 4画素行以上としてもよい。本発明の N倍パルス駆動方法では、各画素行で、ゲート信号線 1 7 b の波形を同一にし、 1 Hの間隔でシフトさせて印加していく。このように走査することにより、 E L素子 1 5が点灯している時間を 1 F / Nに規定しながら、順次、点灯する画素行をシフトさせることができる。このように、各画素行で、ゲート信号線 1 7 bの波形を同一にし、シフトさせていることを実現することは容易である。図 1 4のシフトレジスタ回路 1 4 1 a、 1 4 1 bに印加するデータである S T 1、 S T 2を制御すればよいからである。たとえば、入力 S T 2が L レベルの時、ゲート信号線 1 7 bに V g 1が出力され、入力 S T 2が Hレベルの時、ゲート信号線 1 7 bに V g hが出力されるとすれば、シフトレジスタ 1 7 bに印加する S T 2を 1 F / Nの期間だけ L レベルで入力し、他の期間は H レベルにする。この入力された S T 2を 1 Hに同期したクロック C L K 2でシフトしていくだけである。

E L表示パネル（E L表示装置）における黒表示は完全に非点灯であるから、液晶表示パネルを間欠表示した場合のように、コントラスト低下もない。また、図 1、図 6、図 7、図 8、図 9、図 1 0、図 1 1、図 1 2、図 2 8、図 2 7 1などの構成においては、トランジスタ 1 1 dあるいはトランジスタ l i eもしくは切り換えスィッチ（回路） 7 1をォンオフ操作するだけで間欠表示を実現できる。これは、コンデンサ 1 9 に画像データがメモリ（アナログ値であるから階調数は無限大）されているからである。つまり、各画素 1 6に、画像データは 1 Fの期間中は保持されている。この保持されている画像データに相当する電流を E L 素子 1 5に流すか否かをトランジスタ l l d、 l i eなどの制御により実現しているのである。

したがって、以上の駆動方法は、電流駆動方式に限定されるものではなく、電圧駆動方式にも適用できるものである。つまり、 E L素子 1 5 に流す電流が各画素内で保存している構成において、駆動用トランジスタ 1 1を E L素子 1 5間の電流経路をオンオフすることにより、間欠駆動を実現するものである。

コンデンサ 1 9の端子電圧を維持することはフリッカ低減と低消費電力化に重要である。 1フィールド（フレーム）期間でコンデンサ 1 9の端子電圧が変化（充放電）すると、画面輝度が変化し、フレームレートが低下した時にちらつ'き（フリツ力など）が発生するからである。トランジスタ 1 1 aが 1フレーム（ 1フィールド）期間で E L素子 1 5に流す電流は、少なくとも 6 5 %以下に低下しないようにする必要がある。この 6 5 %とは、画素 1 6に書き込み、 E L素子 1 5に流す電流の最初が 1 0 0 %とした時、次のフレーム（フィールド）で前記画素 1 6に書き込む直前の E L素子 1 5に流す電流が 6 5 %以上とすることである。図 1の画素構成では、間欠表示を実現する場合としない場合では、 1 画素を構成するトランジスタ 1 1の個数に変化はない。つまり、画素構成はそのままで、ソース信号線 1 8の寄生容量の影響と除去し、良好な電流プログラムを実現している。その上、 C R Tに近い動画表示を実現しているのである。

また、グートドライバ回路 1 2の動作クロックはソースドライバ回路 ( I C ) 1 4の動作クロックに比較して十分に遅いため、回路のメインクロックが高くなるということはない。また、 Nの値の変更も容易である。

なお、画像表示方向（画像書き込み方向）は、 1 フィールド（ 1 フレーム）目では画面の上から下方向とし、つぎの第 2フィールド（フレーム）目では画面の下から上方向としてもよい。つまり、上から下方向と、下から上方向とを交互にくりかえす。

また、 1フィールド（ 1フレーム）目では画面の上から下方向とし、いったん、全画面を黒表示（非表示）とした後、つぎの第 2フィールド

(フレーム）目では画面の下から上方向としてもよい。また、いったん、全画面を黒表示（非表示）としてもよい。また、画面中央部から走査してもよい。また、走査開始位置をランダム化してもよい。

なお、以上の駆動方法の説明では、画面の書き込み方法を画面の上から下あるいは下から上としたが、これに限定するものではない。画面の書き込み方向は絶えず、画面の上から下あるいは下から上と固定し、非表示領域 1 9 2の動作方向を 1フィールド目では画面の上から下方向とし、つぎの第' 2フィールド目では画面の下から上方向としてもよレ、。また、 1 フレームを 3フィールドに分割し、第 1のフィールドでは R、第 2のフィールドでは G、第 3のフィールドでは Bとして、 3フィールドで 1フレームを形成するとしてもよい。また、 1水平走査期間（ 1 H ) ごとに、 R、 G、 Bを切り替えて表示してもよい（図 2 5から図 3 9とその説明などを参照のこと）。以上の事項は他の本発明の実施例でも同様である。

非表示領域 1 9 2は完全に非点灯状態である必要はない。微弱な発光あるいは低輝度の画像表示があっても実用上は問題ない。つまり、表示

(点灯）領域 1 9 3よりも表示輝度が低い領域と解釈するべきである。また、非表示領域 1 9 2とは、 R、 G、 B画像表示のうち、 1色または 2色のみが非表示状態という場合も含まれる。また、 R、 G、 B画像表示のうち、 1色または 2色のみが低輝度の画像表示状態という場合も含まれる。

基本的には表示領域 1 9 3 の輝度（明るさ）が所定値に維持される場合、表示領域 1 9 3の面積が広くなるほど、表示画面 1 4 4の輝度は高くなる。たとえば、表示領域 1 9 3 の輝度が 1 0 0 ( n t ) の場合、表示領域 1 9 3が全表示画面 1 4 '4に占める割合が 1 0 %から 2 0 %にすれば、画面の輝度は 2倍となる。したがって、全表示画面 1 4 4に占める表示領域 1 9 3の面積を変化させることにより、画面の表示輝度を変化することができる。表示画面 1 4 4の表示輝度は表示画面 1 4 4に占める表示領域 1 9 3の割合に比例する。

表示領域 1 9 3 の面積は図 1 4に図示するシフトレジスタ回路 1 4 1 へのデータパルス（ S T 2 )を制御することにより、任意に設定できる。また、データパルスの入力タイミング、周期を変化させることにより、図 2 3 の表示状態と図 1 9の表示状態とを切り替えることができる。 1 F周期でのデータパルス数を多くすれば、表示画面 1 4 4は明るくなり、少なくすれば、表示画面 1 4 4は暗くなる。また、連続してデータパルスを印加すれば図 1 9の表示状態となり、間欠にデータパルスを入力すれば図 2 3の表示状態となる。従来の画面の輝度調整では、表示画面 1 44の輝度が低い時は、階調性能が低下する。つまり、高輝度表示の時は 6 4階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない場合がほとんどである。これに比較して、本発明の駆動方法では、画面の表示輝度に依存せず、最高の 64階調表示を実現できる。 . - 以上の実施例は、主として、 N= 2倍、 4倍などにする実施例であつた。しかし、本発明は整数倍に限定されるものではないことは言うまでもない。また、 N= 1より大きいことに限定されるものでもない。たとえば、ある時刻で表示画面 1 44の半分以下の領域を非点灯領域 1 9 2 とすることもある。所定値の 5Z4倍の電流 I wで電流プログラムし、 1 Fの 4Z 5期間点灯させれば、所定の輝度を実現できる。

本発明はこれに限定されるものではない。一例として、 1 0/4倍の電流 I wで電流プログラミングし、 1 Fの 4/ 5期間の間点灯させるという方法もある。この場合は、所定輝度の 2倍で点灯する。また、 5 4倍の電流 I wで電流プログラミングし、 1 Fの 2 / 5期間の間点灯させるという方法もある。この場合は、所定輝度の 1ノ 2倍で点灯する。また、 5 / 4倍の電流 I wで電流プログラミングし、 1 Fの 1 / 1期間の間点灯させるという方法もある。この場合は、所定輝度の 5/ 4倍で点灯する。また、 1倍の電流 I wで電流プログラミングし、 1 Fの 1 / 4期間の間点灯させるという方法もある。この場合は、所定輝度の 1 Z 4倍で点灯する。

つまり、本発明は、プログラム電流の大きさと、 1 Fの点灯期間を制御することにより、表示画面の輝度を制御する方式である。 1 F期間よりも短い期間点灯させることにより、黒画面 1 9 2を揷入でき、動画表示性能を向上できる。逆に、 Nを 1以上とし、 1 Fの期間、常時点灯させることにより明るい画面を表示できる。好ましくは、画素に書き込む電流（ソースドライバ回路（ I C) 1 4 から出力するプログラム電流）は、画素サイズが A平方 mmとし、白ラスター表示所定輝度を B (n t ) とした時、プログラム電流 I (μ Α) は、

(Α ΧΒ) / 2 0 ≤ I ≤ (A X Β )

の範囲とすることが好ましい。発光効率が良好となり、かつ、電流書込み不足が解消する。

さらに、好ましくは、プログラム電流 I (At A) は、

( A X B ) / 1 0 ≤ I ≤ ( A X B )

の範囲とすることが好ましい。

図 2 0、図 2 4では、グート信号線 1 7 aの動作タイミングとゲート信号線 1 7 bの書込みタイミングには言及していない。しかし、ある画素が選択されているとした時（前記画素が接続されているゲート信号線 1 7 aにオン電圧が印加されている時）、その前後の 1 H期間（ 1水平走査期間）はゲート信号線 1 7 b (E L側のトランジスタ 1 1 dを制御するゲート信号線）には、オフ電圧を印加する。前後 1 H期間にゲート信号線 1 7 bにオフ電圧を印加した状態にすることにより、パネルにクロストークが発生せず、安定した画像表示を実現できる。

この駆動方法のタイミングチャートを図 2 6に示す。図 2 6では、ゲート信号線 1 7 aには、 1 H (選択期間）にオン電圧（V g l ) が印加されている。該当画素行が選択されている 1 H期間の前後 1 H期間（計 3 H期間）には、ゲート信号線 1 7 bにはオフ電圧（V g h) が印加されている。

なお、以上の実施例は選択期間の前後 1 H期間の間は、ゲート信号線 1 7 bにはオフ電圧を印加するとした。しかし、本発明はこれに限定するものではない。たとえば、図 2 7に図示するように、選択期間の前の 1 H期間と選択期間後の 2 H期間に、ゲート信号線 1 7 bにオフ電圧を印加するように構成してもよい。以上の実施例は、本発明の他の実施例にも適用できることは言うまでもない。

E L素子 1 5をオンオフする周期は 0. 5 m s e c以上にする必要がある。この周期が短いと、人間の目の残像特性により完全な黒表示状態とならず、画像がぼやけたようになり、あたかも解像度が低下したようになる。また、データ保持型の表示パネルの表示状態となる。しかし、オンオフ周期を 1 0 0 m s e c以上になると、点滅状態に見える。したがって、 E L素子のオンオフ周期は 0. 5 /z s e c以上 1 0 0 m s e c 以下にすべきである。さらに好ましくは、オンオフ周期を 2 m s e c以上 3 0 m s e c以下にすべきである。さらに好ましぐは、オンオフ周期を 3 m s e c以上 2 0 m s e c以下にすべきである。

先にも記載したが、黒画面 1 9 2の分割数は、 1つにすると良好な動画表示を実現できる力 S、画面のちらつきが見えやすくなる。したがって、黒挿入部を複数に分割することが好ましい。しかし、分割数をあまりに多くすると動画ボケが発生する。分割数は 1以上 8以下とすべきである。さらに好ましくは 1以上 5以下とすることが好ましい _q

なお、黒画面の分割数は静止画と動画で変更できるように構成することが好ましい。分割数とは、 N = 4では、 7 5 %が黒画面であり、 2 5 % が画像表示である。このとき、 7 5 %の黒表示部を 7 5 %の黒帯状態で画面の上下方向に走査するのが分割数 1である。 2 5 %の黒画面と 2 5 / 3 %の表示画面の 3ブロックで走査するのが分割数 3である。静止画は分割数を多くする。動画は分割数を少なくする。切り替えは入力画像に応じて自動的（動画検出など）に行っても良く、ユーザーが手動で行つてもよい。また、表示装置の映像などに入力コンセントに対応して切り替ええするように構成すればよい。たとえば、携帯電話などにおいて、壁紙表示、入力画 ®では、分割数を 1 0以上とする（極端には 1 Hごとにオンオフしてもよい）。 NT S Cの動画を表示するときは、分割数を 1以上 5以下とする。なお、分割数は 3以上の多段階に切り替えできるように構成することが好ましい。たとえば、分割数なし、 2、 4、 8などである。

全表示画面に対する黒画面の割合は、全画面 1 44の面積を 1 とした時、 0. 2以上 0. 9以下（Nで表示すれば 1. 2以上 9以下）とすることが好ましい。また、特に 0. 2 5以上0. 6以下（Nで表示すれば 1. 2 5以上 6以下）とすることが好ましい。 0. 2 0以下であると動画表示での改善効果が低い。 0. 9以上であると、表示部分の輝度が高くなり、表示部分が上下に移動することが視覚的に認識されやすくなる。

1秒あたりのフレーム数は、 1 0以上 1 0 0以下（ 1 0 H z以上 1 0 0 H z以下) が好ましい。さらには 1 2以上 6 5以下 ( 1 2 I-I z以上 6 5 H z以下）が好ましい。フレーム数が少ないと、画面のちらつきが目立つようになり、あまりにもフレーム数が多いと、ソースドライバ回路 ( I C) 1 4などからの書き込みが苦しくなり解像度が劣化する。

静止画の場合は、図 2 3、図 5 4 ( c ) 、図 4 6 8 ( c ) などに示すように、非表示領域 1 9 2を多数に分散させることが好ましい。動画の場合は、図 2 3、図 54 ( a ) 、図 4 6 8 ( a ) などに示すように非表示領域を一括することが好ましい。

映画などの自然画では、動画と静止画が連続して表示される。したがつて、動画→自然画、自然画→動画の切り換えが必要である。静止画の図 2 3、図 54 ( c ) 、図 4 6 8 ( c ) と、動画の図 2 3、図 54 ( a ) 、図 4 6 8 ( a ) とを急に変化するとフリツ力が発生する。この課題に対しては、中間動画により対応する（図 4 6 8 (b ) 、図 5 4 (b ) など）。たとえば、図 4 6 8 ( a ) から中間動画 4 6 8 (b) に移行する際も、急激に変化することは好ましくない。図 4 6 8 ( a ) の表示表域 1 9 3 aの中央部より非表示領域 1 9 2 a (図 4 6 8 ( b ) を参照のこと）を発生させ、非表示領域 1 9 2 aの Aの領域を少しずつ広くしていく（画像内容が変化しない場合は、表示領域 1 9 3の面積の総和は維持することが必要である）。さらに静止画が連続して続く場合は、図 4 6· 8 ( c ) のように非表示領域 1 9 2を分割し、 Bの部分を少しずつ広くして生き、表示領域 1 9 3を複数に分割する。静止画から動画に移行する時は逆の駆動方法（表示方法あるいは制御方法）を実施する。以上のように操作あるいは動作させることにより静止画から動画に変化あるいはその逆に変化するときであっても、フリツ力の発生は生じない。

静止画の場合は、図 2 3、図 5 4 ( c ) 、図 4 6 8 ( c ) などに示すように、非表示領域 1 9 2を多数に分散させ、動画の場合は、図 2 3、図 5 4 ( a ) 、図 4 6 8 ( a ) などに示すように非表示領域を一括するとした。しかし、後にも説明するが、 d u t y比制御あるいは基準電流比制御との組み合わせにより、一義に決定されるものではない。

たとえば、動画の場合において、 d u t y比が 1 / 1の場合は、非表示表域 1 9 2がない場合もある。また、静止画の場合において、 d u t y比が 0/ 1の場合は、画面 1 4 4のすベては非表示表域 1 9 2で、非表示領域 1 9 2が分割できない場合もある。また、動画の場合において、 d u t y比が小さく（0/ 1に近い）場合は、非表示表域 1 9 2が複数に分割される場合もある。静止画の場合において、 d u t y比が大きい ( 1 / 1に近い) 場合は、画面 1 4 4のすベては非表示表域 1 9 2がなく、非表示領域 1 9 2が分割できない場合もある。したがって、静止画の場合は、図 2 3、図 5 4 ( c ) 、図 4 6 8 ( c ) などに示すように、非表示領域 1 9 2を多数に分散させ、動画の場合は、図 2 3、図 5 4 ( a )、図 4 6 8 ( a ) などに示すように非表示領域を一括するというのは説明の例示である。変形例が多数存在する。

したがって、本は発明の駆動方式は、多数の表示（ドラマ、映画など）を本発明の表示装置で表示した場合、静止画の場合は、図 2 3、図 54 ( c ) 、図 4 6 8 ( c ) などに示すように、非表示領域 1 9 2を多数に分散させる時が発生するシーンが 1度でもあること、動画の場合は、図 2 3、図 5 4 ( a ) 、図 4 6 8 ( a ) などに示すように非表示領域を一括するシーンが 1度でもあるように駆動するものである。

ゲート信号線 1 7 bの 1 F Z Nの期間だけ、 V g 1 にする時刻は 1 F ( 1 Fに限定するものではない。単位期間でよい。）の期間のうち、どの時刻でもよい。単位時間にうち、所定の期間だけ E L素子 1 5をオンさせることにより、所定の平均輝度を得るものだからである。ただし、電流プログラム期間（ 1 H ) 後、すぐにゲート信号線 1 7 bを V g 1 にして E L素子 1 5を発光させる方がよい。図 1のコンデンサ 1 9の保持率特性の影響を受けにくくなるからである。

トランジスタ l i b、 1 1 cを駆動するゲート信号線 1 7 a とトランジスタ 1 1 dを駆動するゲート信号線 1 7 bの駆動電圧は変化させるとよい。ゲート信号線 1 7 aの振幅値（オン電圧とオフ電圧との差）は、ゲート信号線 1 7 bの振幅値よりも小さくする。

グート信号線 1 7 aの振幅値が大きいと、グート信号線 1 7 a と画素 1 6 との突き抜け電圧が大きくなり、黒浮きが発生する。グート信号線 1 7 aの振幅は、ソース信号線 1 8の電位が画素 1 6に印加されるように制御できればよい。ソース信号線 1 8の電位変動は小さいから、ゲート信号線 1 7 aの振幅値は小さくすることができる。

一方、ゲート信号線 1 7 bは E L素子 1 5のオンオフ制御を実施する必要がある。したがって、振幅値は大きくなる。これに^ "応するため、図 6のシフトレジスタ回路 1 4 1 a と 1 4 1 b との出力電圧を変化させる。画素が Pチャンネルトランジスタで形成されている場合は、シフトレジスタ回路 1 4 1 a と 1 4 1 bの V g h (オフ電圧）を略同一にし、シフトレジスタ回路 1 4 1 aの V g 1 (オン電圧）をシフトレジスタ回路 1 4 1 bの V g l (オン電圧）よりも低くする。

以上の実施例は、 1画素行ごとに 1本の選択画素行を配置（形成）する構成であった。本発明は、これに限定するものではなく、複数の画素行で 1本のゲート信号線 1 7 aを配置（形成）してもよい。

図 2 2はその実施例である。なお、説明を容易にするため、画素構成は図 1の場合を主として例示して説明をする。図 2 2ではグート信号線 1 7 aは 3つの画素（ 1 6 R、 1 6 G、 1 6 B ) を同時に選択する。 R の記号とは赤色の画素関連を意味し、 Gの記号とは緑色の画素関連を意味し、 Bの記号とは青色の画素関連を意味する.ものとする。

ゲート信号線 1 7 aの選択により、画素 1 6 R、画素 1 6 Gおよび画素 1 6 Bが同時に選択されデータ書き込み状態となる。画素 1 6 Rはソース信号線 1 8 Rから映像データをコンデンサ 1 9 Rに書き込み、画素 1 6 Gはソース信号線 1 8 Gから映像データをコンデンサ 1 9 Gに書き込む。画素 1 6 Bはソース信号線 1 8 Bから映像データをコンデンサ 1 9 Bに書き込む。

画素 1 6 Rのトランジスタ 1 1 dはゲート信号線 1 7 b Rに接続されている。また、画素 1 6 Gのトランジスタ 1 1 dはゲート信号線 1 7 b Gに接続され、画素 1 6 Bのトランジスタ 1 1 dはゲート信号線 1 7 b Bに接続されている。画素 1 6 Rの E L素子 1 5 R、画素 1 6 Gの E L 素子 1 5 G、画素 1 6 Bの E L素子 1 5 Bは別個にオンオフ制御することができる。つまり、 E L素子 1 5 R、 £ 素子 1 50、 E L素子 1 5 Bはそれぞれのゲート信号線 1 7 b R、 1 7 b G、 1 7 b Bを制御することにより、点灯時間、点灯周期を個別に制御可能である。この動作を実現するためには、図 6の構成において、ゲート信号線 1 7 aを走査するシフトレジスタ回路 1 4 1 と、ゲート信号線 1 7 b Rを走査するシフトレジスタ回路 1 4 1 R (図示せず）と、ゲート信号線 1 7 b Gを走査するシフトレジスタ回路 1 4 1 G (図示せず）と、ゲート信号線 1 7 b Bを走查するシフトレジスタ回路 1 4 1 B (図示せず）の 4つを形成（配置）することが適切である。

ソース信号線 1 8に所定電流の N倍の電流を流し、 E L素子 1 5に所定電流の N倍の電流を 1 / Nの期間流すとしたが、これは理想状態である。実際にはグート信号線 1 7に印加した信号パルスがコンデンサ 1 9 に突き抜け、コンデンサ 1 9に所望の電圧値（電流値）を設定できないからである。一般的にコンデンサ 1 9には所望の電圧値（電流値）よりも低い電圧値（電流値）が設定される。たとえば、 1 0倍の電流値を設定するように駆動しても、 1 0倍以下の電流しかコンデンサ 1 9には設定されない。たとえば、 N = 1 0としても実際に E L素子 1 5に流れる電流は N = 1 0未満の場合と同一となる。

しかし、本明細書では、説明を容易にするため、突き抜け電圧などの影響がなく、理想状態として説明をする。実際には本発明は N倍の電流値を設定し、 N倍に比例したあるいは対応する電流を E L素子 1 5に流れるように駆動する方法である。

また、本発明は、所望値より大きな電流（そのまま、 E L素子 1 5に連続して電流を流すと所望輝度よりも高くなるような電流）を駆動用トランジスタ 1 1 a (図 1を例示する場合）に電流（電圧）プログラムを行い、 E L素子 1 5に流れる電流を間欠にすることにより、所望の E L 素子の発光輝度を得るものである。

図 1のスイッチング用トランジスタ 1 1 b、 1 1 cを Pチャンネルにすることのより突き抜けを発生させて、より黒表示を良にする方法も有効である。 Pチャンネルトランジスタ 1 1 bがオフするときには V g h電圧となる。そのため、コンデンサ 1 9の端子電圧が V d d側に少しシフトする。そのため、トランジスタ 1 1 aのゲート（G) 端子電圧は上昇し、より黒表示となる。また、第 1階調表示とする電流値を大きくすることができるから（階調 1までに一定のベース電流を流すことができる）、電流プログラム方式で書き込み電流不足を軽減できる。

図 1におけるトランジスタ 1 1 bは駆動用トランジスタ 1 1 aが流す電流をコンデンサ 1 9に保持するために動作する。つまり、駆動用トランジスタ 1 1 aのゲート端子 (G) とドレイン端子（D) もしくはソース端子（S) 間をプログラム時にショートさせる機能を有する。

トランジスタ 1 1 bはソース端子またはドレイン端子が保持用のコンデンサ 1 9に接続されている。トランジスタ 1 1 bはゲート信号線 1 7 aに印加された電圧により、オンオフ制御される。課題は、オフ電圧が印加された時にゲート信号線 1 7 aの電圧がコンデンサ 1 9に突き抜けることである。この突き抜け電圧により、コンデンサ 1 9の電位（=駆動用トランジスタ 1 1 aのゲート端子（G) 電位）が変動する。そのため、電流プログラムによるトランジスタ 1 1 aの特性捕償ができなくなる。したがって、突き抜け電圧は小さくする必要がある。

突き抜け電圧を小さくするためには、トランジスタ l i bのサイズを小さくするとよい。今、トランジスタのサイズ S c cをチヤンネル幅 W ( μ m) 、チヤンネル長 L ( μ m) とし、 S c c =W ' L (平方 μ m) とする。トランジスタが複数直列接続されて構成されている場合は、 S c cは接続されたトランジスタサイズの総和である。たとえば、 1つのトランジスタの W= 5 ( μ m) 、 L = 6 ( μ m) とし、個数（n = 4) が接続されて構成されていれば、 S c c = 5 X 6 X 4 = 1 2 0 (平方 μ m) である。トランジスタのサイズと突き抜け電圧は相関がある。この関係を図 2 9に示す。なお、トランジスタは Pチャンネルトランジスタであるとする。ただし、 Nチャンネルトランジスタであっても適用できる。

図 2 9において、横軸は S c c / nとしている。 S e cは先に説明したようにトランジスタのサイズの総和である。 nは接続されたトランジスタ数である。図 2 9では S c cを n個でわったものを横軸にしている。つまり、トランジスタが 1個あたりのサイズである。

先に実施例では、トランジスタのサイズ S c cをチャンネル幅 W ( μ m) 、チヤンネル長 L ( μ ) とし、トランジスタ数が n = 4であれば、 S c c / n = 5 X 6 X 4 / 4 = 3 0 (平方 μ πι) である。図 2 9において、縦軸は突き抜け電圧（V) である。

突き抜け電圧は 0 . 3 (V) 以内にしないと、レーザーショットムラが発生し、視覚的に許容できない。したがって、 1つあたりのトランジスタのサイズは 2 5 (平方/ i m) 以下にする必要がある。一方で、トランジスタは 5 (平方 μ m) 以上にしないと、トランジスタの加工精度がでず、ばらつきが大きくなる。また、駆動能力にも課'題を生じる。以上のことからトランジスタ 1 1 bは 5 (平方 β m) 以上 2 5 (平方 μ m) 以下にする必要がある。さらに好ましくは、トランジスタ 1 1 bは 5 (平方 i m) 以上 2 0 (平方 ^ m) 以下にする必要がある。

トランジスタによる突き抜け電圧は、トランジスタを駆動する電圧（V g h、 V g .1 ) の振幅値（ V g h— V g 1 ) とも相関がある。振幅値が大きいほど突き抜け電圧は大きくなる。この関係を図 3 0に図示している。図 3 0において、横軸を振幅値（V g h _ V g l ) (V) としている。縦軸は突き抜け電圧である。図 2 9でも説明したように、突き抜け電圧は 0 . 3 (V) 以下となるようにする必要がある。

なお、突き抜け電圧の許容値 0. 3 (V) は言い換えると、ソース信号線 1 8の振幅値の 1 / 5以下（ 2 0 %以下）である。ソース信号線 1 8はプログラム電流が白表示の場合は、 1. 5 (V) であり、プログラム電流が黒表示の場合は 3. 0 (V) である。したがって、（3. 0 - 1. 5) / 5 = 0. 3 (V) となる。

一方、ゲート信号線の振幅値（V g h _ V g 1 ) は 4 (V) 以上ないと十分に画素 1 6に書き込むことができない。以上のことから、ゲート信号線の振幅値（V g h— V g 1 ) は、 4 (V) 以上 1 5 (V) 以下の条件と満足させる必要がある。さらに好ましくは、ゲート信号線の振幅値（V g h— V g l ) は、 5 (V) 以上 1 2 (V) 以下の条件と満足させる必要がある。

トランジスタ 1 1 bを複数のトランジスタを直列に接続して構成する場合は、駆動用トランジスタ 1 1 aのゲート端子（G) に近いトランジスタ（トランジスタ 1 1 b X と呼ぶ）のチャンネル長 Lを長くすることが好ましい。ゲート信号線 1 7 aにオン電圧（ V g 1 ) からオフ電圧（V g h ) に変化させた時、トランジスタ 1 1 b Xが他のトランジスタ 1 1 bよりも速くオフ状態になる。そのため、突き抜け電圧影響が軽減される。たとえば、複数のトランジスタ 1 1 とトランジスタ 1 1 b xのチヤンネル幅 Wが 3 μ mであれば、複数のトランジスタ l i b (トランジスタ l i b X以外）のチャンネル長 Lは 5 mとし、トランジスタ 1 1 b xのチャンネル長 L xは 1 O ^ mとする。トランジスタ 1 1 bはトランジスタ 1 1 c側から配置し、トランジスタ 1 1 b Xは駆動用トランジスタ 1 1 aのゲート端子（G) 側に配置する。

なお、トランジスタ 1 1 b Xのチャンネノレ長 L xはトランジスタ 1 1 bのチャンネル長 Lの 1. 4倍以上 4倍以下にすることが好ましい。さらに好ましくは、トランジスタ 1 1 b Xのチヤンネル長 L Xはトランジスタ 1 1 bのチヤンネル長 Lの 1. 5倍以上 3倍以下にすることが好ましい。

突き抜け電圧は、 '画素 1 6を選択するグートドライバ回路 1 2 aの電圧振幅に依存する。つまり、図 1の画素構成では、オン電圧（V g 1 1 ) とオフ電圧（V g h 1 )の電位差に依存する。この電位差が小さい方が、コンデンサ 1 9への突き抜け電圧は減少し、トランジスタ 1 1 aのゲート端子の電位シフトも小さくなる。

したがって、 V g l l と V g h l との電位差は小さい方が、，突き抜け電圧' を減少させる意味では効果がある。しかし、電位差が小さければトランジスタ 1 1 cが完全にオンしなくなる。たとえば、図 1の画素構成を例にすれば、ソース信号線 1 8に印加される電圧が、 5 (V) 〜 0 (V)の範囲である場合は、グート信号線 1 7 aに印加される電圧は、 V g h 1 =+ 6 (V) 以上、 V g l 1 =_ 2 (V) 以下にすることが望ましい。この電圧をゲート信号線 1 7 aに印加することにより選択スィツチとして動作するトランジスタ 1 1 cは良好なオンオフ状態を維持できる。

—方で、駆動用トランジスタ 1 1 aに電流プログラムを行うトランジスタ 1 1 bにはほとんど電流が流れない。したがって、トランジスタ 1 1 bはスィッチとして動作させなくともよい。つまり、オンが比較的十分でなくてもよい。トランジスタ l i bはオン電圧（V g 1 1 ) が高くとも動作としては十分機能する。

突き抜け電圧に関する構成は、明細書では図 1の画素構成を例示して説明しているがこの構成に限定されるものではない。たとえば、図 1 1、図 1 2、図 1 3、図 3 7 5 ( b ) などのカレントミラ一構成などの他の画素構成に対しても適用あるいは実施もしくは方式として ¾用できることは言うまでもない。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。以上のことから、図 1に図示するようにゲート信号線 1 7 aでトランジスタ 1 1 b とトランジスタ 1 1 cを同時に動作させるのではなく、図 2 8 1に図示するように、トランジスタ l i bを制御するゲート信号線 1 7 a l と、トランジスタ 1 1 cを動作させるゲート信号線 1 7 a 2に分離することが好ましい。

ゲートドライバ回路（ I C) 1 2 a 1はゲート信号線 1 7 a 1を制御し、ゲートドライバ回路（ I C) 1 2 a 2はゲート信号線 1 7 a 2を制御する。ゲート信号線 1 7 a 1はトランジスタ l i bのオンオフ状態を制御する。制御する電圧はオン電圧 V g h 1 a、オフ電圧 V g 1 1 a とする。ゲート信号線 1 7 a 2はトランジスタ 1 1 cのオンオフ状態を制御する。制御する電圧はオン電圧 V g 1 b オフ電圧 V g 1 1 b とする。

ゲート信号線 1 7 a 1の電圧振幅 | V g h l a _V g l l a | を小さくすることにより、トランジスタ l i bの寄生容量によるコンデンサ 1 9への突き抜け電圧が減少する。ゲート信号線 1 7 a 2の電圧振幅 I V g h 1 b - V g 1 l b Iを大きくすることにより、トランジスタ 1 1 c が完全にオンオフし、良好なスィッチとして動作する。 1 V g h 1 a— V g l l a l と | V g h l a _V g l l a | の関係は、 | V g h 1 a— V g 1 1 a I < I V g h 1 a - V g 1 1 a | の関係が維持されるように設定あるいは構成する。

オフ電圧 V g h 1 とオフ電圧 V g h 2は同一にすることが好ましい。電源数が減少し、回路コストを低減できるからである。また、オフ電圧 V g h lはァノード電圧 V d dを基準とすることにより、トランジスタ 1 1の動作が安定するからである。一方、ゲートドライバ回路 1 2 a 1 のオン電圧 V g l lは、ソースドライバ回路（ I C) 1 4のグランド電圧（GND) に対して、 + 1 (V) 以下一 6 (V) 以上の関係を維持することが好ましい。突き抜け電圧が減少し、良好な均一表示を実現できるカらである。

また、ゲートドライバ回路 1 2 a 2のオン電圧 V g 1 2は、ソースドライパ回路（ I C) 1 4のグランド電圧（GND) に対して、 0 (V) 以下一 1 0 (V) 以上の関係を維持することが好ましい。トランジスタ 1 1 cを完全にオン状態にすることができ、良好な電流（電圧）プログラムを実現できるからである。また、 V g 1 2は、 V g 1 1 よりもー 1 (V) 以下の関係となるように電圧設定が行うことが好ましい。

なお、グート信号線 1 7 aにオン電圧が印加されて画素行が選択され、その後ゲート信号線 1 7 aにォフ電圧が印加されるタイミングは、以下のようにすることが好ましい。つまり、ゲート信号線 1 7 a 1にオフ電圧（V g h l a ) を印加した後、 0. O S ^z s e c以上 1 0 /z s e c以下（もしくは 1 H時間の 1 /4 0 0以上 1 / 1 0以下）後に、ゲート信号線 1 7 a 2にオフ電圧（V g h 1 b ) を印加する。トランジスタ 1 1 bをトランジスタ 1 1 c よりも先にオフさせることにより、突き抜け電圧の影響が大幅に軽減されるからである。

また、図 2 8 1ではゲートドライバ回路 1 2 a 1 とゲートドライバ回路 1 2 a 2の 2つを図示したがこれに限定するものではなく、一体としてもよい。以上の事項は、ゲートドライバ回路 1 2 a とグートドライバ回路 1 2 b との関係にも適用される。例えば、図 1 4に図示するようにゲートドライバ回路 1 2を一体としてもよい。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

以上の実施例で説明した事項は、図 1の画素構成に限定されるものではない。たとえば、図 6、図 7、図 8、図 9、図 1 0、図 1 1、図 1 2、図 1 3、図 2 8、図 3 1、図 3 6、図 1 9 3、図 1 9 4、図 2 1 5、図 3 1 4 ( a ) (b )、図 6 0 7 ( a ) ( b ) ( c ) などの画素構成にも適用できることは言うまでもない。つまり、電圧保持用のコンデンサ 1 9に一端子が接続されトランジスタを動作させるグート端子（図 1ではトランジスタ l bのグート端子）の電圧変動を、画素選択トランジスタ（図 1ではトランジスタ 1 1 c ) のゲート端子を動作させる電圧変動と異ならせる。

以上の実施例は、画素 1 6のトランジスタ動作について記述したが、本発明は画素構成に限定されるものではなく、図 2 3 1などで説明した保持回路 2 2 8 0についても適用できることは言うまでもない。構成が同一あるいは類似であり、技術的思想が同一であるからである。

また、以上の実施例では、駆動用トランジスタ 1 1 aを Pチャンネルトランジスタとして説明している。駆動用トランジスタ 1 1 aが Nチヤンネルの場合は、オン電圧の電位、オフ電圧の電位を適用できるように読み替えればよいので、説明を省略する。

図 1などで説明した画素構成では、駆動用トランジスタ 1 1 aは各画素 1 6に 1つの構成である。しかし、本発明において、駆動用トランジスタ 1 1 aは 1つに限定されるものでなない。たとえば、図 3 1の画素構成が例示される。

図 3 1は画素 1 6を構成するトランジスタ数を 6個とし、プログラム用トランジスタ 1 1 a nはトランジスタ 1 l b 2 とトランジスタ 1 1 c の 2個のトランジスタを経由してソース信号線 1 8に接続されるように構成し、駆動用トランジスタ 1 1 a 1はトランジスタ 1 l b 1 とトランジスタ 1 1 cの 2個のトランジスタを経由してソース信号線 1 8に接続されるように構成した実施例である。

図 3 1において、駆動用トランジスタ 1 1 a 1のゲート端子とプログラム用トランジスタ 1 1 a nのゲート端子とを共通にしている。トランジスタ 1 1 b 1は電流プログラム時に駆動用トランジスタ 1 1 a 1のドレイン端子とゲート端子とを短絡するように動作する。トランジスタ 1 1 b 2は電流プログラム時にプログラム用トランジスタ 1 1 a nのドレィン端子とグート端子とを短絡するように動作する。

トランジスタ 1 1 cは駆動用トランジスタ 1 1 a 1のゲート端子に接続されており、トランジスタ l i dは駆動用トランジスタ 1 1 a 1 と E L素子 1 5間に形成または配置され、 E L素子 1 5に流れる電流を制御する。また、駆動用トランジスタ 1 1 a 1 のゲート端子とアノード ( V d d ) 端子間には付加コンデンサ 1 9が形成または配置されており、駆動用トランジスタ 1 1 a 1 とプログラム用トランジスタ 1 1 a nのソース端子はァノード（V d d ) 端子に接続されている。

以上のように、駆動用トランジスタ 1 1 a 1 とプログラム用トランジスタ 1 1 a nが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。つまり、駆動用トランジスタ 1

1 a 1 を流れる電流は、トランジスタ 1 1 b 1、トランジスタ 1 1 c -¾：通じてソース信号線 1 8に流れる。また、プログラム用トランジスタ 1 l a nを流れる電流は、トランジスタ l i b 2、トランジスタ 1 1 cを通じてソース信号線 1 8に流れる。したがって、駆動用トランジスタ 1 1 a 1の電流と、プログラム用トランジスタ 1 1 a nの電流は、同数の 2つのトランジスタを通過してソース信号線 1 8に流れるように構成されている。

図 3 1では、駆動用トランジスタ 1 l a nを 1つのトランジスタとして図示しているが、これに限定するものではない。駆動用トランジスタ 1 1 a nは、同一チャンネル幅 W、同一チャンネル長 Lあるいは同一 W L比の複数のトランジスタから構成してもよい。また、駆動用トランジスタ 1 1 a 1の駆動用トランジスタ 1 1 a nと、同一チヤンネル幅 W、同一チヤンネル長 Lあるいは同一 W L比にすることが好ましい。同一 W Lあるいは WL比のトランジスタを複数形成する方が、各トランジスタ 1 1 aの出力パラツキが小さくなり、また画素 1 6間のばらつきも少なくなり好ましい。

ゲート信号線 1 7 aに選択電圧（オン電圧）が印加されると、トランジスタ l l a nとトランジスタ 1 1 a 1からの電流が合成されたものがプグラム電流 I wとなる。このプログラム電流 I wを、駆動用トランジスタ 1 1 a 1から E L素子 1 5に流れる電流 I e の所定倍率にする。

I w = n · I e (nは 1以上の自然数）

上式において、表示パネルの最大白ラスターでの表示輝度 B ( n t )、表示パネルの画素面積 S (平方ミリメートル）（画素面積は、 R G Bを 1単位として取り扱う。したがって、各 R、 G、 Bの絵素が縦 0. l m m、横 0. 0 5 mmであれば、 S = 0 J 1 X ( 0. 0 5 X 3 ) (平方ミリメ一トル）である）、表示パネルの 1画素行選択期間（ 1水平走査（ 1 H) 期間）を H (ミリ秒）としたとき、以下の条件を満足するようにする。なお、表示輝度 Bは、パネル仕様に規定する表示できる最大輝度である。

5 ≤ (B · S ) / (η · H) ≤ 1 5 0

さらに好ましくは、以下の条件と満足するようにする。

1 0 ≤ (B · S ) / ( η · H) ≤ 1 0 0

I wはソースドライバ回路（ I C) 1 4が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素 1 6 のコンデンサ 1 9にホールドされる。また、 I eは駆動用トランジスタ 1 1 a 1が E L 素子 1 5に流す電流である。

トランジスタ 1 1 a 1、トランジスタ 1 1 a nの出力ばらつきに関しては、トランジスタ 1 1 a nと駆動用トランジスタ 1 1 a 1を近接させて形成または配置することにより改善できる。また、トランジスタ 1 1 a n、トランジスタ 1 1 a 1の特性は形成方向によっても特性が異なる場合がある。したがって、同一方向に形成することが好ましい。

ゲート信号線 1 7 aが選択されると、駆動用トランジスタ 1 1 a 1およびプログラム用トランジスタ 1 1 _a nの両方がオンする。駆動用トランジスタ 1 1 a 1が流す電流 I w l と、プログラム用トランジスタ 1 1 a 1が流す電流 I w 2 とは、略一致させることが好ましい。最もこのましくは、プログラム用トランジスタ 1 1 a nと駆動用トランジスタ · 1 1 a 1のサイズ（W、 L) を一致させることである。つまり、 I w l = I w 2、 I w= 2 I eの関係を満足させることが好ましい。もちろん、 I w 1 = I w 2の関係を満足させるには、トランジスタサイズ（W、 L) を一致させることに限定される,ものではなく、サイズを変化することにより一致させてもよい。これは、トランジスタの WLを調整することにより容易に実現できる。略 I w 2/ I w l = lであれば、トランジスタ 1 1 b 1 とトランジスタ 1 1 b 1のサイズは略一致して構成あるいは形成することができる。

なお、 I w 2/ I w lは、 1以上 1 0以下の関係を満足させておくことが好ましい。 I w 2 / I w 1は、 1以上 1 0以下の関係を満足させておくことが好ましい。さらに好ましくは、 1. 5以上 5以下の関係を満足させておくことが好ましい

I w 2 / I w 1が 1以下では、ほとんど、ソース信号線 1 8の寄生容量の影響を ¾善する効果は見込めない。一方 I w 2/ I wが 1 0以上となると、 I wに対する I eの関係に画素ごとにばらつきが発生し、均一な画像表示が実現できない。また、トランジスタ 1 1 bのオン抵抗の影響を大きく受けるようになり、画素設計も困難になる。

プログラム用トランジスタ 1 1 a nが流す電流 I w 2が、駆動用トランジスタ 1 1 a 1 が流す電流 I w 1 に比較して一定以上大きい場合は ( I w 2 > I w 1 ) 、スイッチング用トランジスタ l l b 2のオン抵抗を、スイッチング用トランジスタ 1 1 b 1のオン抵抗よりも小さくする必要がある。スイッチング用トランジスタ 1 1 b 2は、トランジスタ 1 1 b 1 よりも大きな電流を、同一のグート信号線 1 7 aの電圧にたいして流すように構成する必要があるからである。 ·

つまり、駆動用トランジスタ 1 1 a 1の出力電流の大きさに対するトランジスタ 1 l b 1の大きさと、プログラム用トランジスタ 1 1 a nの出力電流の大きさに対するトランジスタ 1 1 b 2の大きさをマッチングさせる必要がある。

言い換えれば、プログラム電流 I w 2、プログラム電流 I w 1 に対して、トランジスタ l i bのオン抵抗を変化させる必要がある。また、プログラム電流 I w 2、プログラム電流 I w 1に対して、トランジスタ 1 1 b 1 と 1 1 b 2のサイズを変化させる必要がある。

プログラム電流 I w 2がプログラム電流 I w 1 よりも大きければ、トランジスタ l i b 2のオン抵抗はトランジスタ l i b 1のオン抵抗よりも小さくする必要がある（トランジスタ 1 1 b 1 とトランジスタ 1 1 b 2のゲート端子電圧が同一の場合である）。プログラム電流 I w 2がプ口グラム電流 I w l よりも大きければ、トランジスタ 1 1 b 2のオン電流（ I w 2 ) はトランジスタ l i b 1のオン電流（ I w l ) よりも大きくする必要がある（トランジスタ 1 1 b 1 とトランジスタ 1 1 b 2のゲート端子電圧が同一の場合である）。

I w 2 ： I w 1 = n ： 1 とし、ゲート信号線 1 7 aにオン電圧が印加され、トランジスタ 1 1 b 1 とトランジスタ 1 1 b 2がオンしたときのトランジスタ l i b 2のオン抵抗を R 2、トランジスタ l i b 1のオン抵抗を R 1 とする。この時、 R 2は、 R l / (n + 5 ) 以上、 R l Z ( n ) 以下の関係を満足するように構成する。構成するとは、トランジスタ 1 1 bの所定のサイズに形成するあるいは配置するもしくは動作させる意味である。ただし、 nは 1 よりも大きな値である。

上記事項は、トランジスタ 1 1 b 1 とトランジスタ 1 1 b 2のオン抵抗 Rあるいは、プログラム電流 I wの説明である。したがって、上記条件を満足するように画素構成を実現すればいずれの構成でもよい。たとえば、トランジスタ 1 1 b 1のグート端子に接続されたゲート信号線 1 7 と、トランジスタ l l b 2のグート端子に接続されたゲート信号線 1 7 とが異なる信号線の場合は、各ゲート信号線に印加する電圧を変化させれば、オン抵抗などを変化でき、本発明の条件を満足させることできる。

図 3 2は図 3 1の画素構成の動作の説明図である。図 3 2 ( a ) は電流プログラム状態であり、図 3 1 ( b ) は E L素子 1 5に電流を供給している状態である。なお、図 3 2 ( b ) の状態で、トランジスタ l i d をオンオフさせて間欠表示を実施してもよいことは言うまでもない。図 3 2 ( a ) では、ゲート信号線 1 7 aにオン電圧が印加され、トランジスタ l i b 1、 1 1 b 2、 1 1 cがオンする。トランジスタ 1 1 a 1は電流 I eを供給し、トランジスタ 1 1 a nは電流. I w— I eを供給し、合成した電流 I wがソースドライバ I cにプログラム電流となる。以上の動作により、プログラム電流 I wに対応する電圧がコンデンサ 1 9に保持される。電流プログラム時にはトランジスタ 1 1 dはオフ状態に保持される（ゲート信号線 1 7 bにはオフ電圧が印加されている）。

E L素子 1 5に電流を流す場合が、図 3 2 (b )の動作状態にされる。グート信号線 1 7 aにオフ電圧が印加され、グート信号線 1 7 bにオン電圧が印加される。この状態では、トランジスタ l l b l、 l l b 2、 1 1 cがオフ状態になり、トランジスタ 1 1 dがオン状態になる。 E L 素子 1 5に I e電流が供給される。図 3 3は図 3 1の変形例である。図 3 3は、トランジスタ 1 1 cがソース信号線 1 8 とトランジスタ 1 1 a 1のドレイン端子間に配置されている。以上のように図 3 1には多数の変形例が例示することができる。図 3 1はゲート信号線 1 7 aにオンオフ電圧を印加することにより、トランジスタ l l b l、 l l b 2、 1 1 cが制御される。しかし、電流プログラム状態から電流プログラム状態以外に変化する時、トランジスタ l l b l、 1 1 b 2 とトランジスタ 1 1 cが同時にオフする場合、トランジスタ 1 1 cの方が、トランジスタ l l b l、 l l b 2よりも先にオフになる場合とでは、コンデンサ 1 9に保持される電圧が規定の値から変化する場合がある。変化により駆動用トランジスタ 1 1 aから E L 素子 1 5に供給する電流 I eに誤差が発生する。

この課題に対しては、図 3 4のように構成することが好ましい。図 3 4では、ゲート信号線 1 7 a 1のトランジスタ 1 l b l と 1 l b 2のゲート端子が接続されている。また、ゲート信号線 1 7 a 2にトランジスタ 1 1 cのゲート端子が接続されている。したがって、ゲート信号線 1 7 a 1 にオンオフ電圧を印加することにより、トランジスタ l i b i 1 1 b 2がオンオフ制御される。また、ゲート信号線 1 7 a 2にオンォフ電圧を印加することによりトランジスタ 1 1 cがオンオフ制御される。電流プログラム状態から電流プログラム状態以外に変化させる時（ゲ一ト信号線 1 7 a l、 1 7 a 2にオン電圧が印加されている状態から、ゲート信号線 1 7 a 1、 1 7 a 2にオフ電圧を印加する状態に変化させる時）、まず、ゲート信号線 1 7 a 1の印加電圧をオン電圧からオフ電圧にする。したがって、トランジスタ 1 1 b 1 と 1 1 b 2がオフ状態になる。次に、ゲート信号線 1 7 a 2をオン電圧印加状態からオフ電圧印加状態に変化させる。したがって、トランジスタ 1 1 cがオフ状態になる。以上のように、トランジスタ l i b 1、 1 1 b 2をオフ状態にしてから、トランジスタ 1 1 cをオフ状態にすることにより、突き抜け電圧の影響が小さくなり、また、リーク電流量なども低減するため、コンデンサ 1 9に保持される電圧が規定値どおりとなる。なお、ゲート信号線 1 7 a 1 とゲート信号線 1 7 a 2にオフ電圧を印加するタイミングのずれは、 0. 1 μ s e c以上 5 /i s e c以下にすることが好ましい。

図 3 4は駆動用トランジスタ 1 1 aが 1個の構成であつたが、本発明はこれに限定するものではなく、図 1 9 3に図示するように 2個以上であってもよい。図 1 9 3は E L素子 1 5を駆動するトランジスタ 1 1 a が 2個（駆動用トランジスタ l l a l、 1 1 a 2 ) で構成され、また、プログラム用トランジスタ 1 1 a nの 2個（ l l a n l、 1 1 a n 2 ) で構成されている。図 1 9 3のように構成することにより画素の特性バラツキをより低減することができる。なお、駆動用トランジスタ 1 1 a とプログラム用トランジスタ 1 1 a nとは交互のならぴになるようにレィァゥト配置を行ってもよい。

図 1 9 4に図示するように、画素構成することも有効である。図 1 9 4は 2の駆動用トランジスタ 1 1 a ( l l a l , 1 1 a 2 ) を有している。この 2つの駆動用トランジスタ 1 1 a ( 1 1 a .1、 1 1 a 2 ) の両方は E L素子 1 5に電流 I eを供給し、この電流により E L素子は輝度 Bで発光する。

図 1 9 5は図 1 9 4の画素の動作を説明するためのタイミング図である。以下、図 1 9 4の動作について説明をする。なお、図 1 9 4の画素はマトリツタス状に配置され、順次グート信号線が選択されることにより該当画素が選択される。ここでは説明を容易にするために、図 1 と同様に 1画素について説明を行う。

まず、ゲート信号線 1 7 aが選択され、 V g 1電圧が印加されると、トランジスタ l l b 2、 l l b l、 1 1 cがオンし、導通状態となる。この状態で、ソース信号線 1 8に印加されたプログラム電流がトランジスタ l l a 2、 l l a lに流れ、このプログラム電流 I wが流れるように、コンデンサ 1 9に電圧が保持される（図 1 9 5のゲート信号線 1 7 aの欄を参照のこと）。以上で電流プログラムが完了する。 1 Hの期間のゲート信号線 1 7 aには、オン電圧（V g l ) が印加され、選択期間経過後、オフ電圧（V g h) が印加される。以上は、基本的な動作であつて、実際にはゲート信号線のオンオフタイミングなどは、図 2 6、図 2 7などが適用されることは言うまでもない。

次に、駆動用トランジスタ 1 1 a 1の電流 I e 1を E L素子 1 5に流す期間は、ゲート信号線 1 7 b 1が選択される（V g l電圧が印加される）。また、 E L素子 1 5に電流を流さない期間には、ゲート信号線 1 7 b 1にはオフ電圧（V g h電圧）が印加される。以上の状態を定常的に繰り返すことあるいは周期的あるいはランダム的に行うことにより E L素子 1 5が発光する。図 1 9 5では、 E L素子 1 5の発光を輝度 Bで示している。なお、グート信号線 1 7 b 1のタイミングチャートを図 1 9 5のゲート信号線 1 7 b 1で示している。

駆動用トランジスタ 1 1 a 2の電流 I e 2を E L素子 1 5に流す期間は、ゲート信号線 1 7 b 2が選択される（V g l電圧が印加される）。また、 E L素子 1 5に電流を流さない期間には、ゲート信号線 1 7 b 2 にはオフ電圧（V g h電圧）が印加される。以上の状態を定常的に繰り返すことあるいは周期的あるいはランダム的に行うことにより E L素子 1 5が発光する（図 1 9 5では、 E L素子 1 5の発光を輝度 Bで示している。なお、ゲート信号線 1 7 b 2のタイミングチヤ一トを図 1 9 5のゲート信号線 1 7 b 2で示している。

なお、図 1 94、図 1 9 5の実施例において、駆動用トランジスタ 1 l aは 2つとし、この 2つを切り換えると説明したがこれに限定するものではなく、駆動用トランジスタ 1 1 a を 3個以上形成または配置し、 3個以上の駆動用トランジスタ 1 1 a を切り換えて、 E L素子 1 5に電流 I eを供給してもよい。また、 2つ以上の駆動用トランジスタ 1 1 a が同時に E L素子に電流 I eを供給してもよい。また、駆動用トランジスタ 1 1 a 1が E L素子 1 5に供給する電流 I e 1 と、駆動用トランジスタ 1 1 a 2が E L素子 1 5に供給する電流 I e 2 とはその電流の大きさを異ならせてもよい。

また、複数の駆動用トランジスタ 1 1 aはサイズを異ならせてもよい。また、複数の駆動用トランジスタ 1 1 aが E L素子 1 5に電流を流す時間は同一である必要はなく、異なっていてもよい。たとえば、駆動用トランジスタ l l a lカ 1 0 /i s e c の時間（ 1 0 秒）の間、 E L素子1 5に電流を供給し、駆動用トランジスタ 1 1 a 2が 2 0 μ s e cの時間（ 2 0 //秒）の間、 E L素子 1 5に電流を供給するように構成してもよい。

図 1 9 4において、駆動用トランジスタ 1 1 a 1 のグート端子と駆動用トランジスタ 1 1 a 2のゲート端子は共通に接続されているがこれに限定するものではなく、各グート端子が別のゲート電位に設定できるものであってもよいことは言うまでもない。以上の実施例は、図 3 1から図 3 6の画素構成にも適用できる。この場合は、プログラム用トランジスタと駆動用トランジスタに適用される。

以上の実施例は、主として図 1の変形例の実施例であった。本発明はこれに限定するものではなく、図 1 3などのカレントミラーの画素構成にも適用することができる。

図 3 5は本発明の実施例である。図 3 5は駆動用トランジスタ l i b が 1個で、プログラム用トランジスタ 1 1 a nが 4個で画素が構成された実施例である。他の構成は図 1 2または図 1 3の実施例と同様である。図 3 5の実施例では、ゲート信号線 1 7 a l、 1 7 a 2が選択される. 、トランジスタ 1 1 c、 l i dが動作状態となり、プログラム用トランジスタ 1 1 a n とソース信号線 1 8 との電流経路が形成される。なお、 4つのプログラム用トランジスタ 1 1 a nは、同一サイズ（同 "^チャンネル幅 W、同一チャンネル長 L) で形成することが好ましい。ただし、本発明において、プログラム用トランジスタ 1 1 & 11は 1っで構成してもよい。この場合は、 1つのプログラム用トランジスタ 1 1 a nの形状あるいは WL比を考慮し、所定のプログラム電流 I wが実現できるようにすることが好ましい。

図 3 5の実施例では、プログラム電流 I wは、 4つのプログラム用トランジスタ 1 1 a nの電流が合成されたものとなる。説明を容易にするため、各プログラム用トランジスタ 1 1 aに流れる電流が等しいとする。なお、説明を容易にするため、 E L素子 1 5に電流を供給するトランジスタ 1 1 aを駆動用トランジスタ 1 1 b と呼び、電流プログラム時に動作するトランジスタ 1 1 a nなどをプログラム用トランジスタ 1 1 a n と呼ぶことにする。

図 3 5では、駆動用トランジスタ 1 1 b と 1つのプログラム用トランジスタ 1 1 a nは同一出力電流となるようにしている（駆動用トランジスタおよびプログラム用トランジスタのゲート端子に印加された電圧が同一の場合）。出力電流を等しくするためにはトランジスタ 1 1 a nおよび l i bの WL (チャンネル幅 Wとチャンネル長 L) 同一にすればよい。同一 WLあるいは WL比のトランジスタ 1 1 aを複数形成する方が、各トランジスタ 1 1 aの出力パラツキが小さくなり、また画素 1 6間のばらつきも少なくなり好ましい。

グート信号線 1 7 a 1、 1 7 a 2に選択電圧（オン電圧）が印加されると、複数のプログラム用トランジスタ 1 1 a nからの電流が合成されたものがプログラム電流 I wとなる。このプログラム電流 I wを、駆動用トランジスタ 1 1 bから E L素子 1 5に流れる電流 I eの所定倍率にする。

I w= n · I e (nは 1 より大きい自然数）

上式において、表示パネルの最大白ラスターでの表示輝度 B (n t ) , 表示パネルの画素面積 S (平方ミリメ一トル) (画素面積は、 RG Bを 1単位として取り扱う。したがって、各 R G Bの絵素が縦 0. l mm、横 0. 0 5 mmであれば、 S = 0. 1 X ( 0. 0 5 X 3 ) (平方ミリメ一トル）である）、表示パネルの 1画素行選択期間（ 1水平走査（ 1 H) 期間）を H (ミリ秒）としたとき、以下の条件を満足するようにする。なお、表示輝度 Bは、パネル仕様に規定する表示できる最大輝度である。

5 ≤ ( B · S ) / ( η · H) ≤ 1 5 0

さらに好ましくは、以下の条件と満足するようにする。

1 0 ≤ (B · S ) / ( η · H) ≤ 1 0 0

I wはソースドライバ回路（ I C) 1 4が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素 1 6のコンデンサ 1 9にホールドされる。また、 I eは駆動用トランジスタ 1 1 aが E L素子 1 5に流す電流である。

したがって、駆動用トランジスタ l i bおよびプログラム用トランジスタ 1 1 aの WLまたは大きさ（トランジスタ形状) 、出力電流は上記の関係式を満足するように構成または形成する。なお、説明を容易にするため、図 3 5の構成では、駆動用トランジスタ 1 1 bのサイズもしくは供給電流と、プログラム用トランジスタ 1 1 a nのサイズ（形状）もしくは 1つあたりの供給電流が等しいとすると、 n— 1個のプログラム用トランジスタ 1 1 aを形成することにより上式の関係を満足させることができる。特に図 3 5の画素構成では、駆動用トランジスタ 1 1 aの電流もプログラム電流にすることができ、画素 1 6の開口率をカレントミラーの画素構成に比較して高くすることができる。

以上のように画素 1 6を構成することにより、プログラム電流 I wは、 I eに対して n倍になる。したがって、ソース信号線 1 8に寄生容量が存在しても、書き込み不足はなくなる。

各トランジスタ l i b、 1 1 a nの出力ばらつきに関しては、プログラム用トランジスタ 1 1 a nと駆動用トランジスタ 1 1 b とを近接させて形成または配置することにより改善できる。また、トランジスタ 1 1 a n、トランジスタ l i bの特性は形成方向によっても特性が異なる場合がある。したがって、トランジスタのチャンネル形成方向を横方向または縦方向に統一することが好ましい。 '

E L表示パネルでは、 R G Bの E L素子は異なる材料で構成する。したがって、各色で発光効率が異なる場合が多い。そのため、各 RGBのプログラム電流 I wも異なる。ソース信号線 1 8の寄生容量は、一般的に R G Bに対する変化はなく、同一である場合が多い。各 RGBのプログラム電流 I wが異なり、ソース信号線 1 8の寄生容暈が R G Bで同一であれば、プログラム電流の書き込み時定数が異なることになる。. 図 3 5の画素構成に関しても、各 RGBのプログラム用トランジスタ 1 1 a nの個数を変化させればよい。また、各 RGBのプログラム用トランジスタ .1 1 a nのサイズ（WLなど）あるいは供給電流の大きさを変化させてもよいことはいうまでもない。また、駆動用トランジスタ 1 1 bの個数あるいはサイズを変化させてもよい。

以上の事項は、図 3 1、図 3 3、図 34などの画素構成においても同様に適用できることは言うまでもない。各 RGBのプログラム用トランジスタ 1 1 a nの個数を変化させればよい。また、各 RGBのプログラム用トランジスタ 1 1 a nのサイズ（WLなど）あるいは供給電流の大きさを変化させてもよいことはいうまでもない。また、駆動用トランジスタ 1 1 aの個数あるいはサイズを変化させてもよい。

図 5 7 4は駆動用トランジスタ 1 1 aが 5個構成された実施例である。他の構成は図 1の実施例と同様である。図 1の実施例では、プログラム電流 I w = E L素子 1 5に流れる電流の関係があった。したがって、 E L素子 1 5を低輝度で発光させる場合は、プログラム電流 I wも小さくなり、ソース信号線 1 8に寄生容量の影響を受けやすくなる（寄生容量の充放電に長時間を必要とし、 1 H期間の間に駆動用トランジスタ 1 1 aのゲート端子電位を所定電位に変化することが困難になる）。

図 5 7 4の実施例では、ゲート信号線 1 7 aが選択されると、トランジスタ l i e、 l i b , 1 1 cが動作状態となり、駆動用トランジスタ 1 1 a とソース信号線 1 8 との電流経路が形成される。プログラム電流 I wは、駆動用トランジスタ 1 1 a、 l l a 2、 l l a 3、 l l a 4、 1 1 a 5の電流が合成されたものとなる。説明を容易にするため、各駆動用トランジスタ 1 1 aに流れる電流が等しいとする。なお、説明を容易にするため、 E L素子 1 5に電流を供給するトランジスタ 1 1 aを駆動用トランジスタと呼び、電流プログラム時に動作するトランジスタ 1 1 a 2などをプログラム用トランジスタ 1 1 a と呼ぶことにする。

図 5 7 4では、駆動用トランジスタ 1 1 a と各プログラム用トランジスタ 1 1 a とは同一出力電流となるようにしている（グート端子に印加された電圧が同一の場合）。出力電流を等しくするためには各トランジ ' スタ 1 1 aの WL (チャンネル幅 Wとチャンネル長 L) 同一にすればよレ、。同一 WLのトランジスタ 1 1 a を複数形成する方が、各トランジスタ 1 1 aの出力バラツキが小さくなり、また画素 1 6間のばらつきも少なくなり好ましい。後に説明する図 5 7のソースドライノ I C 1 4を単位トランジスタ 1 5 3で構成するのと同一の理由である。

しかし、本発明はこれに限定するものではなく、複数のプログラム用トランジスタ 1 1 aは 1つのプログラム用トランジスタ 1 1 a として形成または構成してもよい。この場合も構成は容易である。プログラム用トランジスタ 1 1 aの Wを大きく形成すればよいからである。 .

ゲート信号線 1 7 aに選択電圧（オン電圧）が印加されると、駆動用トランジスタ 1 1 a とプログラム用トランジスタ 1 1 aからの電流が合成されたものがプログラム電流 I wとなる。このプログラム電流 I wを E L素子 1 5に流れる電流 I eの所定倍率にする。

I w= n · I e (nは 1より大きレヽ自然数）

上式において、表示パネルの最大白ラスターでの表示輝度 B (n t )、表示パネルの画素面積 S (平方ミリメートル）（画素面積は、 RGBを 1単位として取り扱う。したがって、各 RGBの絵素が縦 0. 1 mm、横 0. 0 5 mmであれば、 S = 0. 1 X ( 0. 0 5 X 3 ) (平方ミリメ一トル）である）、表示パネルの 1画素行選択期間（ 1水平走査（ 1 H) 期間）を H (ミリ秒）としたとき、以下の条件を満足するようにする。なお、表示輝度 Bは、パネル仕様に規定する表示できる最大輝度である。

5 ≤ ( B · S ) / ( η · H ) ≤ 1 5 0

さらに好ましくは、以下の条件と満足するようにする。

1 0 ≤ (B · S ) / ( η · H) ≤ 1 0 0

I wはソースドライノ I C (回路） 1 4が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素 1 6のコンデンサ 1 9にホールドされる。また、 I eは駆動用トランジスタ 1 1 aが E L素子 1 5に流す電流である。ただし、突き抜け電圧などによる誤差は考慮していない。

したがって、プログラム用トランジスタ 1 1 aの WL、大きさ、出力電流は上記の関係式を満足するように構成または形成する。図 5 7 4の構成では、駆動用トランジスタ 1 1 aのサイズもしくは供給電流と、プログラム用トランジスタ 1 1 aのサイズもしくは 1つあたりの供給電流が等しいとすると、 n— 1個のプログラム用トランジスタ 1 1 aを形成することにより上式の関係を満足させることができる。特に図 ·5 7 4の画素構成では、駆動用トランジスタ 1 1 aの電流もプログラム電流にすることができ、画素 1 6の開口率をカレントミラーの画素構成に比較して高くすることができる。

図 1では、プログラム電流 I wと E L素子 1 5に流れる電流 I eが同 —であり、ばらつきが発生しない。しかし、図 5 7 4の構成では、プログラム電流 I wの一部が E L素子 1 5に流す電流 I e となる。したがつて、ばらつきが発生する可能性がある。

この課題を防止するためには、プログラム用トランジスタ 1 1 a と駆動用トランジスタ 1 1 a とを近接させて形成または配置する（図 5 7 5 を参照のこと）。図 5 7 5では、駆動用トランジスタ 1 1 a とプログラム用トランジスタ 1 1 a とを同一の W Lに形成している。また、駆動用トランジスタ 1 1 aの左右をプログラム用トランジスタ 1 1 aで囲うように形成ま.たは配置している。以上のように構成することにより、トランジスタ 1 1 aのパラツキを少なくすることができ、精度のよい I w = n · I e の関係を維持できる。

図 5 7 4の実施例では、駆動用トランジスタ 1 1 aは 1個であるとしたが、本発明はこれに限定するものではない。図 5 7 6に図示するように、駆動用トランジスタは複数個形成してもよい（ 1 l a a、 l l a b )。また、図 5 7 7に図示するように、トランジスタ 1 1の形成方向を変化させてもよい。

トランジスタ 1 1 aの特性は形成方向によっても特性が異なる場合がある。したがって、図 5 7 5に図示するように 1つの駆動用トランジスタ 1 1 a aは横方向に形成し、他の駆動用トランジスタ 1 1 a bは縦方向に形成することにより、出力バラツキを低減することができる。また、図 5 7 5に図示するようにプログラム用トランジスタ 1 1 aも縦方向と横方向に配置することが好ましい。

E L表示パネルでは、 RGBの E L素子は異なる材料で構成する。したがって、各色で発光効率が異なる場合が多い。そのため、各 RGBのプログラム電流 I wも異なる。ソース信号線 1 8の寄生容量は、一般的に R G Bに対する変化はなく、同一である場合が多い。各 RGBのプログラム電流 I wが異なり、ソース信号線 1 8の寄生容量が R G Bで同一であれば、プログラム電流の書き込み時定数が異なることになる。

この課題に対して、本発明では、図 5 7 8に図示するように、各 RG Bのプログラム用トランジスタ 1 1 aの個数を変化させている。一例として、 R画素 1 6のプログラム用トランジスタ 1 1 aは 2個であり、 G 画素 1 6のプログラム用トランジスタ 1 1 aは 4個であり、 B画素 1 6 のプログラム用トランジスタ 1 1 _aは 1個である。

図 5 7 8の実施例において、各 RGBのプログラム用トランジスタ 1 1 aの個数を変化させるとしたが、これに限定するものではない。たとえば、各 RGBのプログラム用トランジスタ 1 1 a nのサイズ（WLなど）あるいは供給電流の大きさを変化させてもよいことはいうまでもない。また、各 RGBのプログラム電流 I wなどが同一あるいは近似の場合は、プログラム用トランジスタ 1 1 a nの個数は RGBで同一であつてもよいことは言うまでもない。図 5 7 8の実施例は、プログラム用トランジスタ 1 1 a nの個数などを R G Bで変化させた実施例であつたが、本発明はこれに限定されるものではない。たとえば、図 5 7 9に図示するように、駆動用トランジスタ 1 1 a の個数あるいはサイズを変化させてもよい。

図 5 7 9では、 B画素の駆動用トランジスタ 1 1 aサイズ > G画素の駆動用トランジスタ 1 1 aサイズ > R画素の駆動用トランジスタ 1 1 aサイズとなるように形成または構成している。

図 5 7 4の実施例などでは、電流プログラム時に、駆動用トランジスタ 1 1 aの電流 I eはトランジスタ 1 1 e とトランジスタ 1 1 cを経由してソース信号線 1 8に出力される。一方、プログラム用トランジスタ 1 1 aの出力電流 I w— I eは 1つのトランジスタ 1 1 cのみを経由してソース信号線 1 8に出力される。トランジスタ 1 1 e、 1 1 cでは才ン状態でもソース一ドレイン間の電位差が発生する。このため、プログラム用トランジスタ 1 1 aの 1つあたりの出力電流に比較して、駆動用トランジスタ 1 1 a の出力電流が小さくなる場合がある。

この課題に対しては、図 5 8 0のように構成あるいは形成することが好ましい。図 5 8 0の構成では、電流プログラム時に、駆動用トランジスタ 1 1 a 1の電流 I eはトランジスタ 1 1 c 1 を経由してソース信号線 1 8に出力される。一方、プログラム用トランジスタ 1 1 a nの出力電流 I w— I eはトランジスタ 1 1 c 2を経由してソース信号線 1 8に出力される _ς したがって、駆動用トランジスタ 1 1 a 1 とプログラム用トランジスタ 1 1 a nではソース信号線 1 8までに経由するトランジスタ数が等しくなる。したがって、トランジスタのソース一ドレイン間の電位差の影響は発生しないため、プログラム用トランジスタ 1 1 a nの 1つあたりの出力電流と、駆動用トランジスタ 1 1 a 1の出力電流が等しくなる。なお、図 5 8 0では駆動用トランジスタ 1 1 aには、ゲートードレイン間ショート用のトランジスタ 1 1 b 1を形成または配置している。同様に、プログラム用トランジスタ 1 1 a nには、ゲート一ドレイン間ショート用のトランジスタ 1 1 b 2を形成または配置している。

図 5 8 1はプログラム用トランジスタ 1 1 a 1のドレイン端子と、プログラム用トランジスタ 1 1 a nのドレイン端子とを接続するトランジスタ 1 1 eを形成した画素構成図である。しかし、図 5 8 1の画素構成では、画素 1 6を構成するトランジスタ数が 7個と多いため、画素開口率が低下する。

図 3 2 3は画素 1 6を構成するトランジスタ数を 6個し、プログラム用トランジスタ 1 1 a nはトランジスタ 1 1 b 2 とトランジスタ 1 1 cの 2個のトランジスタを経由してソース信号線 1 8に接続されるように構成し、駆動用トランジスタ 1 1 a 1はトランジスタ 1 1 b 1 とトランジスタ 1 1 cの 2個のトランジスタを経由してソース信号線 1 8に接続されるように構成した実施例である。

以上のように、駆動用トランジスタ 1 1 a 1 とプログラム用トランジスタ 1 1 a nが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。

図 3 5は、グート信号線 1 7 a 2でトランジスタ 1 1 cを制御し、ゲ一ト信号線 1 7 a 1でトランジスタ 1 1 dを制御する。電流プログラム状態から電镩プログラム状態以外に変化する時、トランジスタ 1 1 c とトランジスタ 1 1 dが同時にオフすることを抑制することができる。 '電流プログラム状態から電流プログラム状態以外に変化させる時（ゲ一ト信号線 1 7 a l、 1 7 a 2にオン電圧が印加されている状態から、ゲート信号線 1 7 a l、 1 7 a 2にオフ電圧を印加する状態に変化させる時）、まず、ゲート信号線 1 7 a 2の印加電圧をオン電圧からオフ電圧にする。したがって、トランジスタ 1 1 dがオフ状態になる。次に、グート信号線 1 7 a 1 をオン電圧印加状態からオフ電圧印加状態に変化させる。したがって、トランジスタ 1 1 cがオフ状態になる。

以上のように、トランジスタ 1 1 dをオフ状態にしてから、トランジスタ 1 1 cをオフ状態にすることにより、突き抜け電圧の影響が小さくなり、また、リーク電流量なども低減するため、コンデンサ 1 9に保持される電圧が規定値どおりとなる。なお、グート信号線 1 7 a 1 とグート信号線 1 7 a 2にオフ電圧を印加するタイミングのずれは、 0 . 1 μ s e c以上 5 s e c以下にすることが好ましい。

駆動用トランジスタ 1 1 aのゲート電位をシフトさせることにより、黒表示を良好にする方式も例示される。特に電流駆動では黒表示の実現が困難であるからである。図 3 7 5は駆動用トランジスタ 1 1 aのゲート端子に接続されたコンデンサ 1 9を介して電位シフトさせる構成である。

以下の実施例では駆動用トランジスタ 1 1 aは Pチャンネルトランジスタであるとして説明する。しかし、本発明はこれに限定するものではない。駆動用トランジスタ 1 1 a ( E L素子 1 5を駆動するトランジスタ）が Nチャンネルの場合あるいは駆動用トランジスタ 1 1 aを吐き出し電流で電流プログラムを実施する場合は、電位シフトの方向を逆にする必要があることは言うまでもない。つまり、正規の状態となるように明細書の文言を読み替える必要がある。この読み替えは当業者であれば容易であるので説明は省略する。なお、以上の事項は本発明の他の実施例にも適用される。

図 3 7 5において、コンデンサ 1 9の一端はコンデンサ信号線 3 7 5 1に接続されている。また、コンデンサ信号線 3 7 5 1はコンデンサドライノ 3 7 5 2によって駆動される。コンデンサドライバ 3 7 5 2はポリリシコン技術で形成され、動作としてはゲートドライバ回路 1 2と同様あるいは類似である。ただし、ゲートドライバ回路 1 2とは振幅が異なる。コンデンサドライバ 3 7 5 2は、駆動用トランジスタ 1 1 aのゲ一ト端子を 0 . 1 V〜 1 Vの範囲で電位シフトさせるものであるからである。

該当画素 1 6にプログラム電流が書き込まれているときは、コンデンサ信号線 3 7 5 1は電位固定されている。画素 1 6にプログラム電流の書き込みが終了すると（書き込み期間の 1 Hが終了すると）、コンデンサ信号線 3 7 5 1の電位はコンデンサドライバ 3 7 5 2によりアノード電圧 V d d側に電位シフトされる。この電位シフトにより駆動用トランジスタ 1 1 a のグート端子もァノード電位 V d d側に電位シフトされるつまり、駆動用トランジスタ 1 1 aのゲート端子は電流が流れない方向に電位シフトされる。

以上の動作により、' 本発明の表示装置 (表示パネル) では、低階調領域において駆動用トランジスタ 1 1 aが電流を流しにくい状態となる。したがって、良好な黒表示を実現できる。図 3 7 5 ( a ) は図 1の画素構成に本発明の駆動方式を適用した実施例である。図 3 7 5 ( b ) は主として図 1 2などのカレントミラーの画素構成に適用した実施例であるなお、図 2 0 7は、 2 トランジスタの画素構成に適用した実施例である。また、図 2 0 6も同様にコンデンサ 1 9の一方の電極電位を操作することにより良好な画像表示を実現できる。

図 3 7 5はコンデンサ信号線 3 7 5 1の電位をコンデンサドライバ 3 7 5 2によりシフトさせるとした。しかし、本発明はこれに限定するものではない。良好な黒表示を実現する時は、コンデンサ信号線 3 7 5 1 の電位をァノ一ド電位 V d d以上にしてもよい。コンデンサ信号線 3 7 5 1の電位が高いほど、グート信号線 1 7 aのオン電圧 V g 1 1 との電位差が大きくなり、トランジスタ 1 1 bの寄生容量とコンデンサ 1 9との突き抜け電圧により、トランジスタ 1 1 aのゲート端子の電位シフトが大きくなるからである。

たとえば、コンデンサ信号線 3 7 5 1の電位が 1 0 Vと、 6 Vでは、 1 0 Vの方が突き抜け電圧が大きくなり、トランジスタ 1 1 aのゲート端子の電位シフトが大きくなり、低階調領域においてトランジスタ 1 1 aは電流を流しにくくなる。したがって、良好な黒表示を実現できる。つまり、本発明は、電流駆動方式の画素構成において、駆動用トランジスタ 1 1 aのソース端子（ァソ一ド端子 V d d。ただし、駆動用トランジスタ 1 1 aが Pチヤンネルで、吸い込み電流により電流プログラムを実現する画素構成の場合である。駆動用トランジスタが Nチヤンネルの場合などは逆の関係にすることは言うまでもない）と、駆動用トランジスタ 1 1 aのグート端子電位を保持するコンデンサ 1 9の端子とに、個別に電圧を印加（異なる電圧を印加）できるように構成したものである。

この構成により、コンデンサ 1 9の一端子の電位を変化させることにより、黒表示状態を調整あるいは制御することができる。なお、調整あるいは制御は、コンデンサ 1 9の端子電圧と、駆動用トランジスタ 1 1 aのソースまたはドレイン端子の電圧との相対的な関係である。したがつて、コンデンサ 1 9の 1端子の電位を固定し、アノード電位を変化させてもよいことは言うまでもない。

なお、.以上の実施例は、コンデンサ信号線 3 7 5 1を操作することにより、黒表示を良好にする実施例であった。しかし、本発明はこれに限定するものではない。たとえば、駆動用トランジスタ 1 1 aが Nチャンネルの場合は、コンデンサ信号線 3 7 5 1などを操作することにより、高階調での電流を増加させることができる。したって、良好な白表示を実現できる。

図 3 6は、トランジスタ 1 1 c とトランジスタ l i dをゲート信号線 1 7 aに印加する電圧により制御できるようにした構成である。図 3 6 の構成では、画素 1 6を駆動するゲート信号線 1 7は 1本ですむため、配線信号線数が少なくてすむ。図 3 6の画素構成では、非表示領域 1 9 2を発生させることはできない。しかし、画素の制御は容易であり、画素の開口率も向上できる。

以上の実施例は、電流プログラムの画素構成であった。本発明はこれに限定するものではなく、電圧駆動と電流駆動の画素構成を組み合わせてもよい。図 2 1 1は電圧駆動と電流駆動の両方を実施できる画素構成である。

電流駆動では低下階調領域で電流書き込みが発生する。一方で電圧駆動では、低階調でも書き込み不足はない。しかし、電圧駆動では、表示画面に形成された駆動用トランジスタ 1 1 aの特性バラツキを吸収することができないため、レーザーァニール工程で発生するトランジスタの特性バラツキに起因するムラが表示されてしまう。電流駆動ではこのトランジスタの特性バラツキの問題がない。したがって、図 2 1 3は本発明の駆動方式の説明図である。図 2 1 3で図示するように、低階調領域では電圧駆動を実施する。高階調領域では電流駆動を実施する。中間の階調領域では、電圧駆動の後に、電流駆動を実施する。つまり、本発明の駆動方式では、階調に応じて、電流駆動と電圧駆動の双方あるいは一方を実施し、電圧駆動と電流駆動の課題を解決することができる。

図 2 1 1は電圧駆動と電流駆動の両方が実施することができる画素構成である。ただし、説明を容易にするため、図 1 と同様に 1画素のみを記載している。また、ドライバ回路 1 2なども概念的に記載している。図 2 1 1において、トランジスタ l i eを削除すると電圧オフセットキャンセル駆動の画素構成となる。図 2 1 1の画素構成は基本的には電圧オフセットキヤンセル構成において、コンデンサ 1 9 bをショートするトランジスタ l i eを形成または配置したものである。

図 2 1 2は、図 2 1 1の画素構成を説明する説明図である。図 2 1 2 ( a )は電流駆動方式でのプログラム時の画素状態である。図 2 1 2 ( b ) は電圧駆動方式でのプログラム時の状態である。 .

まず、図 2 1 2 ( a ) の電流プログラム状態について説明をする。図 2 1 2 ( a ) ではトランジスタ l i eがオン状態にされる。そのため、コンデンサ 1 9 の両端がショートされる。また、ゲートドライバ回路 1 2 d と 1 2 aは同一の動作が実施される。図 2 1 2 ( a ) では、ゲートドライバ回路 1 2 a + 1 2 dとして示している。

つまり、各画素行を選択される時は、ゲートドライバ回路 1 2 a + 1 2 dからオン電圧はグート信号線 1 7 b と 1 7 aに印加される。したがつて、トランジスタ l i e、 1 1 c、 1 1 bが同時にオン状態になる。つまり、図 2 1 2 ( a ) は図 1の画素構成と同一である。そのため、ソースドライバ回路 ( I C) 1 4から出力されたプログラム電流 I wが駆動用トランジスタ 1 1 aに書き込まれる。

以降の動作（ゲート信号線 1 7 bの選択状態、動作）は、図 1 と同様であるので説明を省略する。なお、図 2 1 2 ( a ) において、本発明で説明する図 1に対応した駆動方式はいずれも適用できることは言うまでもない。

次に図 2 1 2 ( b ) はゲート信号線 1 7 a とゲート信号線 1 7 cは別個に動作する。なお、この画素構成は電圧オフセットキャンセラとして知られているので動作については説明を省略する。

本発明は、図 2 1 3に図示するように、低階調領域では図 2 1 2 ( b ) の画素回路構成で動作させ、高階調領域では図 2 1 2 ( a ) の画素回路構成で動作させる。

高階調領域と低階調領域の中間階調の領域では、図 2 1 2 (b ) の回路構成で 1 Hの最初に行い、その後、図 2 1 2 ( a ) の回路構成で実施することが好ましい。図 2 1 2 ( a ) と図 2 1 2 ( b ) の切り換え範囲は評価によって決定する必要がある。検討の結果によれば、全階調範囲のうち、最も低階調（階調 0 ) から、全階調の 1 / 1 0以上 1 / 4の範囲以下のいずれかでは、図 2 1 2 ( b ) の電圧駆動のみを実施し、全階調の 1 Z 6以上 1 / 3以下のいずれかの範囲から最高階調までは、図 2 1 2 ( a ) の電流プログラムを実施することが好ましい。

この電流駆動のみあるいは電圧駆動のみを実施する階調範囲以外では図 2 1 2 ( b ) の電圧プログラムを実施した後、図 2 1 2 ( a ) の電流プログラムを実施する。高階調の領域においても図 2 1 2 ( b ) の電圧プログラムを実施した後、図 2 1 2 ( a ) の電流プログラムを実施してもよい。

低階調領域においても、図 2 1 2 ( b ) の電圧プログラムを実施した後、図 2 1 2 ( a ) の電流プログラムを実施してもよい。低階調領域では電圧プログラム状態が支配的であり、電圧プログラムの後に電流プログラムを実施しても電流プログラムの状態は画素 1 .6へのプログラム状態に影響を与えないからである。

以上のように本発明は、低階調領域では、まず、 1 Hの最初には電圧プログラムの画素構成を実現して少なくとも電圧プログラムを実施し、高階調領域では、 1 Hの最後には電流プログラムの画素構成を実施して少なくとも電流プログラムを実施するものである。

電流プログラムと電圧プログラムの組合せによる画素 1 6へのプログラムは、図 1 2 7から図 1 4 3で説明しているので説明を省略する。図 2 1 1および図 2 1 2と、図 1 2 7から図 1 4 3の駆動方式とを組み合わせてもよいことはいうまでもない。

図 1などは、電流プログラムの画素構成であるとして説明した。しかし、図 1のほか図 6、図 7、図 8、図 9、図 1 0、図 1 1、図 1 2、図 1 3、図 3 1、図 6 0 7 ( a ) ( b ) ( c ) などの画素構成においても、以下の方法は適用できることは言うまでもない。以上の事項は本発明の他の実施例でも同様に適用できることは言うまでもない。

図 2 1 4は電流駆動の画素構成で電圧プログラムを行う実施例である。図 2 1 4 ( a ) は電圧プログラムを実施している状態であり、図 2 1 4 ( b ) は E L素子 1 5にプログラム電流 I wを流して発光している状態である。

図 2 1 4 ( a ) では、ゲート信号線 1 7 aにオン電圧を印加し、トランジスタ 1 1 b とトランジスタ 1 1 c とをオン状態にする。この状態でソース信号線 1 8にプログラム電圧 Vを印加し、この電圧 Vを画素 1 6 のコンデンサ 1 9に保持させる。この時、ゲート信号線 1 7 bにはオフ電圧を印加してトランジスタ 1 7 dをオフ（オープン）状態にする。図 2 1 4 ( b ) は E L素子 1 5を発光させている時のトランジスタの状態を示している。ゲート信号線 1 7 aにはオフ電圧を印加し、トランジスタ l l b、トランジスタ 1 1 cはオープン状態にする。ゲート信号線 1 7 bにはオン電圧を印加し、トランジスタ l i dは短絡（オン状態）にする。

以上のように駆動することにより電圧プログラムを実施できる。つまり、低階調領域ではソース信号線に少なくも 1 Hの最初にはプログラム電圧 Vを印加し、高階調領域では、少なくとも 1 Hの最後にはプログラム電流 I wを印加する。

なお、電圧駆動と電流駆動の切り換えタイミングは図 2 1 2、図 1 2 7から図 1 4 3などで説明しているので説明を省略する。以上の事項は本発明の他の実施例でも同様である。

図 2 1 5は図 2 1 1 の変形例である。また、図 1 と図 2との組合せとも考えることができる。図 1にトランジスタ 1 1 eが追加された画素構成であるからである。トランジスタ 1 1 eを制御するゲート信号線 1 7 cが追加され、このゲート信号線 1 7 cに順次オンオフ電圧を走査状態で印加するゲートドライバ回路 1 2 cを具備する。

図 2 1 6 ( a ) ( b ) は図 2 1 5の動作の説明図である。図 2 1 6 ( a ) は電流プログラムの駆動状態である。図 2 1 6 ( b ) は電圧プログラムの駆動状態である。

図 2 1 6 ( a ) では、ゲート信号線 1 7 cにオフ電圧が印加され、トランジスタ l i eがオフ（オープン状態）になる。この状態は、図 1の画素構成と同一である。したがって、ゲート信号線 1 7 cに絶えずオフ電圧を印加した状態で駆動することにより、図 1で説明した駆動方法などを実現できることになり、電流プログラムを実施できる。

図 2 1 6 ( b ) では、ゲート信号線 1 7には常時オフ電圧が印加される。したがって、ゲート信号線 1 7 aに接続されたトランジスタ l i b とトランジスタ 1 1 cは常時オフ（オープン状態）にされる。この状態で、ゲート信号線 1 7 cにはゲートドライバ回路 1 .2 cにより順次走査状態でオン電圧が印加されていく。選択された画素行のトランジスタ 1 1 eがオン状態となり、ソース信号線 1 8に印加されたプログラム電圧 Vがコンデンサ 1 9に印加される。

なお、図 2 1 6 ( b ) での駆動方式では、電圧プログラム時にトランジスタ 1 1 dは必ずしもオフ（オープン）状態にすることはなく、図 2 1 6 ( ) に図示するようにオン状態でもオフ状態のいずれでもよい。ただし、 E'L素子 1 5に電流を流す時はトランジスタ 1 1 dをオン状態にする必要があることは言うまでもない。他の動作などに関しては先の実施例と動作と同様であるので説明を省略する。

図 2 1 7は図 2 1 2もしくは図 2 1 5の変形例である。図 2 1 7は駆動用トランジスタ 1 1 a とトランジスタ 1 1 d間にトランジスタ l i e が形成または配置されている。トランジスタ l i eはゲートドライバ回路 1 2 cに接続されたゲート信号線 1 7 cによって.オンオフ制御される図 2 1 8は図 2 1 7の動作の説明図である。図 2 1 8 ( a ) は電流プログラムの状態を示しており、図 2 1 8 ( b ) は電圧プログラムの状態を示している。

図 2 1 8 ( a ) では、ゲート信号線 1 7 cには常時オン電圧が印加され（図 2 1 2 と同様に、面素行が選択される時にトランジスタ 1 1 eをオン状態にしてもよいことは言うまでもない。このことは図 2 1 5についても同様である。）、選択された画素行のゲート信号線 1 7 aにはォン電圧が印加される。そのため、トランジスタ 1 1 b、トランジスタ 1 l cがオンとなる。この状態でソース信号線 1 8にプロダラム電流 I w が印加され、このプログラム電流 I wが選択された画素 1 6のコンデンサ 1 9に書き込まれる。

図 2 1 8 ( b ) は電圧プログラム時の画素書き込み状態を図示している。基本的には図 2の電圧プログラム状態となる。グート信号線 1 7 c にはオフ電圧が印加されトランジスタ 1 1 eがオフ（オープン状態）となる。また、図 2 8 ( a ) と同様にゲート信号線 1 7 bにはオフ電圧が印加され、トランジスタ 1 1 dがオフ状態となる。この状態でソース信号線 1 8に印加されたプログラム電圧 Vが選択された画素 1 6のコンデンサ 1 9に書き込まれる。他の動作などに関しては先の実施例と動作と同様であるので説明を省略する。

図 2の画素構成において特に問題となる事項に電源（パネルに供給する力ソード電圧、アノード電圧）をオンオフする際に、過渡電流が E L 素子 1 5に流れるということがある。つまり、トランジスタ l i bのォンオフ状態が確定せず、また、コンデンサ 1 9の電位状態が不定の状態で電源がオンされるからである。この課題は電源オフ時でも発生する。

この課題に対しては、図 2 1 9に図示するように、アノードとトランジスタ 1 1 a間にスィッチ用トランジスタ 2 1 9 a と配置または形成し、駆動用トランジスタ 1 1 aから E L素子 1 5あるいはカソード間にトランジスタ 2 1 9 bを形成または配置することにより解決することができる。 '

電源オフする際は、図 2 2 0に図示するように電源をオフする前に、コントローラによりトランジスタ 2 1 9 1 をオフにする。トランジスタ 2 1 9 1のオフは図 2 2 0 ( a ) に図示するように、図 2 1 9 1 aまたは図 2 1 9 1 bのいずれか一方をオフにしてもょレ、。また、図 2 2 0 ( b ) に図示するようにトランジスタ 2 1 9 1 a とトランジスタ 2 1 9 1 bの両方をオフにした後、電源回路をオフ状態にしてもよい。

電源オンする際は、コントローラによりトランジスタ 2 1 9 1 をオフにする。その後、電源回路をオンしてから、トランジスタ 2 1 9 1をォン状態にすることが好ましい。

図 2 1 9、図 2 2 0で説明した事項は、本発明の他の画素構成にも適用できることはいうまでもない。図 2 1 9のトランジスタ 2 1 9 a とトランジスタ 2 1 9 bのいずれか一方を配置または形成すれば効果が得られることは言うまでもない。

図 2 1 9は各画素 1 6にスィツチ用のトランジスタ 2 1 9 1を形成または配置するとしたがこれに限定するものではなく、アノード端子に 1 個のスィッチ 2 1 9 1 a を配置し、力ソード端子に 1個のスィッチ 2 1 9 1 bを配置してもよい。

また、図 2 1 9において 2 1 9 1はトランジスタであるとしたがこれに限定するものではなく、サイリスタのような他の素子、ホトダイォード、リレー素子などでもよいことは言うまでもない。

以上の実施例は、表示領域に形成あるいは配置された画素 1 6は電流駆動方式の画素または電圧駆動方式の画素構成か、もしくは、電圧駆動と電流駆動とを切り換えることができるものであった。しかし、本発明はこれに限定するものではない。たとえば、図 2 2 1にょうに構成してもよい。

図 2 2 1は 1本のソース信号線 1 8に電流駆動の画素（図 1など） 1 6 b と電圧駆動の画素（図 2など） 1 6 aが接続された構成である。電流駆動の画素 1 6 bはソース信号線 1 8の一端に配置または形成され、また、形成位置はソースドライバ回路（ I C) 1 4から遠い位置に配置または形成される。また、電流駆動の画素 1 6 bの駆動用トランジスタ 1 1 aの WLと電圧駆動の画素 1 6 aの駆動用トランジスタ 1 1 aの W Lとは一致させる。

電流駆動の画素 1 6 bは、プログラム電流（電圧）の大きさななど場合に応じてオン状態にされ、ソース信号線 1 8に電流を供給し、ソース信号線 1 8の充放電を実施して、画素 1 6へのプログラム書き込みを実施する。

図 2 2 2は、図 2 2 1の電圧画素 1 6 a と電流画素 1 6 bの関係を入れ替えた構成である。以上のように本発明は、表示領域に電圧画素 1 6 a と電流画素 1 6 bの両方を形成または配置するものである。

本発明の画素構成によれば、トランジスタ l i d (図 1の場合）などのスィツチング手段を制御することにより、 RGB画像を順次表示することができる（図 2 2の構成も参照のこと）。

図 3 7 ( a ) は 1 フレーム（ 1フィールド）期間に R表示領域 1 9 3 R、 G表示領域 1 9 3 G、 B表示領域 1 9 3 Bを画面の上から下方向（下方向から上方向でもよい）に走查する。 R G Bの表示領域以外の領域は非表示領域 5 2とする。つまり、間欠駆動を実施する。 R、 G、 Bの表示領域 1 9 3は個別に間欠表示が実施される。

図 3 7 ( b ) は 1フィールド（ 1フレーム）期間に R、 G、 B表示領域 1 9 3を複数発生するように実施した実施例である。この駆動方法は、図 2 3の駆動方法と類似である。したがって、説明を必要としないであろう。図 3 7 ( b ) に表示領域 1 9 3を複数に分割することにより、フリッ力の発生はより低フレームレートでもなくなる。

図 3 8 ( a ) は、 RGBの表示領域 1 9 3で表示領域 1 9 3の面積を異ならせたものである。なお、表示領域 1 9 3の面積は点灯期間に比例することは言うまでもない。図 3 8 ( a ) では、 R表示領域 1 9 3 と G表示領域 1 9 3 Gと面積を同一にしている。 G表示領域 1 9 3 Gより B表示領域 1 9 3 Bの面積を大きくしている。

有機 E L表示パネルでは、 Bの発光効率が悪い場合が多い。図 3 8 (a ) のように B表示領域 1 9 3 Bを他の色の表示領域 1 9 3よりも大きくすることにより、効率よくホワイトパランスをとることができるようになる。また、 R、 G、 B表示領域 1 9 3の面積を変化させることにより、ホワイトバランス調整、色温度調整を容易に実現できる。 · 図 3 8 ( b ) は、 1フィールド（フレーム）期間で、 B表示期間 1 9 3 Bが複数（ 1 9 3 B 1、 1 9 3 B 2) となるようにした実施例である。図 3 8 ( a ) は 1つの B表示領域 1 9 3 Bを変化させる方法であった。変化させることによりホワイトパランスを良好に調整できるようにする。図 3 8 ( b ) は、同一面積の B表示領域 1 9 3 Bを複数表示させることにより、ホワイトパランス調整（捕正）を良好にする。また、色温度捕正（調整）を良好にする。たとえば、屋外と屋内で色温度を変化させることは有効である。たとえば、屋内では、色温度を低下させ、屋外では色温度を高くする。

本発明の駆動方式は図 3 7、図 3 8のいずれに限定するものではない。 R、 G、 Bの表示領域 1 9 3を発生し、また、間欠表示する。結果として動画ボケを対策し、画素 1 6への書き込み不足を改善する。

l 2 3の駆動方法では、 R、 G、 Bが独立の表示領域 1 9 3は発生しない。 RGBが同時に表示される（W表示領域 1 9 3が表示されると表現すべきである）。

図 3 8 ( a ) と図 3 8 ( b ) とは組み合わせてもよいことはいうまでもない。たとえば、図 3 8 ( a ) の R G Bの表示面積 1 9 3を変化し、かつ図 3 8 (b ) の RGBの表示領域 1 9 3を複数発生させる駆動方法の実施である。

図 3 7から図 3 8の駆動方式は、図 2 2のように、 RGBごとに E L 素子 1 5 (E L素子 1 5 R、 E L素子 1 5 G、 E L素子 ί 5 Β) に流れる電流を制御できる構成あれば、図 3 7、図 3 8の駆動方式を容易に実施できることは言うでもないであろう。

図 2 2の表示パネルの構成において、ゲート信号線 1 7 b Rにオンォフ電圧を印加することにより、 R画素 1 6 Rをオンオフ制御することができる。グート信号線 1 7 b Gにオンオフ電圧を印加することにより、 G画素 1 6 Gをオンオフ制御することができる。ゲート信号線 1 7 b B にオンオフ電圧を印加することにより、 B画素 1 6 Bをオンオフ制御することができる。

また、以上の駆動を実現するためには、図 3 9に図示するように、ゲ一ト信号線 1 7 b Rを制御するゲートドライバ回路 1 2 b R、ゲート信号線 1 7 b Gを制御するグートドライバ回路 1 2 b G、ゲート信号線 1 7 b Bを制御するゲートドライバ回路 1 2 b Bを形成または配置すればよい。図 3 9のゲートドライバ回路 1 2 b R、 1 2 b G、 1 2 b Bを、図 1 9、図 2 0などで説明した方法で駆動することにより、図 3 7、図 3 8 の駆動方法を実現できる。もちろん、図 3 9の表示パネルの構成で、図 2 3の駆動方法なども実現できることは言うまでもない。

図 2 0、図 24、図 2 6、図 2 7などでは、ゲート信号線 1 7 b (E L側選択信号線）は 1水平走査期間（ 1 H) を単位として、オン電圧（V g 1 ) 、オフ電圧（V g h) を印加するとして説明をした。しかし、 E L素子 1 5の発光量は、流す電流が定電流の時、流す時間に比例する。したがって、流す時間は Η単位に限定する必要はない。なお、以下の事項はゲート信号線 1 7 a ( 1 7 a l、 1 7 a 2 ) にも適用される。

アウトプットィネーブル（OEV) の概念を説明する。 O EV制御を行うことにより、 1水平走査期間（ 1 H) 以内のグート信号線 1 7 a、 1 7 bにオンオフ電圧（ V g 1電圧、 V g h電圧）を画素 1 6に印加できるようになる。

説明を容易にするため、本発明の表示パネルでは、電流プログラムを行う画素行を選択するゲート信号線 1 7 a (図 1の場合）であるとして説明をする。また、ゲート信号線 1 7 aを制御するゲートドライバ回路 1 2 aの出力を WR側選択信号線と呼ぶ。 E L素子 1 5を選択するグート信号線 1 7 b (図 1の場合）であるとして説明をする。また、ゲート信号線 1 7 bを制御するゲートドライバ回路 1 2 bの出力を E L側選択信号線と呼ぶ。

ゲートドライバ回路 1 2は、スタートパルスが入力され、入力されたスタートパルスが保持データとして順次シフトレジスタ内をシフトする。ゲートドライバ回路 1 2 aのシフトレジスタ内の保持データにより、 W R側選択信号線に出力される電圧がオン電圧（V g 1 ) 力、オフ電圧（V g h) 力が決定される。さらに、ゲートドライバ回路 1 2 aの出力段には、強制的に出力をオフにする O E V 1回路（図示せず）が形成または配置されている。 O E V 1回路が Lレベルの時には、ゲートドライバ回路 1 2 aの出力である WR側選択信号をそのままゲート信号線 1 7 a に出力する。

以上の関係をロジック的に図示すれば、 OR回路の関係となる（図 4 0 ( b ) を参照のこと）。なお、 ^ン電圧をロジックレベルの L (0) とし、' オフ電圧をロジック電圧の H ( 1 ) としている。ゲートドライバ回路 1 2 aがオフ電圧を出力している場合は、ゲート信号線 1 7 aにォフ電圧が印加される。ゲートドライバ回路 1 2 aがオン電圧（ロジックでは Lレベル）を出力している場合は、 OR回路で OEV 1回路の出力と ORが取られてゲート信号線 1 7 aに出力される。 OEV 1回路は、 Hレベルの時、ゲートドライバ信号線 1 7 aに出力する電圧をオフ電圧 ( V g h ) にする（図 4 0 ( a ) のタイミングチャートの例を参照のこと）。

ゲートドライバ回路 1 2 bのシフトレジスタ内の保持データにより、ゲート信号線 1 7 b (E L側選択信号線）に出力される電圧がオン電圧 (V g 1 ) かオフ電圧（V g li) かが決定される。さらに、ゲートドラィバ回路 1 2 bの出力段には、強制的に出力をオフにする O EV 2回路 (図示せず）が形成または配置されている。

O E V 2回路が Lレベルの時には、ゲートドライバ回路 1 2 bの出力をそのままゲート信号線 1 7 bに出力する。以上の関係をロジック的に図示すれば、図 4 0 ( a ) の関係となる。なお、オン電圧をロジックレベルの L (0) とし、オフ電圧をロジック電圧の H ( 1 ) としている。ゲートドライバ回路 1 2 bがオフ電圧を出力している場合（E L側選択信号はオフ電圧）は、ゲート信号線 1 7 bにオフ電圧が印加される。ゲートドライバ回路 1 2 bがオン電圧（ロジックでは Lレベル）を出力している場合は、 OR回路で OEV 2回路の出力と ORが取られてゲート信号線 1 7 bに出力される。つまり、 OEV 2回路は、入力信号が H レベルの時、ゲートドライバ信号線 1 7 bに出力する電圧をオフ電圧（V g h) にする。したがって、 OE V 2回路のより E L側選択信号がオン電圧出力状態であっても、強制的にグート信号線 1 7 bに出力される信号はオフ電圧（V g h) になる。なお、 O E V 2回路の入力が Lであれば、 E L側選択信号がスルーでゲート信号線 1 7 bに出力される（図 4 0 ( a ) のタイミングチャートの例を参照のこと）。

ゲート信号線 1 7 b (E L側選択信号線）にオン電圧を印加する期間を調整することにより、表示画面 1 44の輝度をリユアに調整することができる。これは O E V 2回路を制御することにより容易に実現できる。たとえば、図 4 1では、図 4 1 ( a ) よりも図 4 1 ( b ) の方が表示輝度は低くなる。また、図 4 1 (b ) よりも図 4 1 ( c ) の方が表示輝度は低くなる。

また、図 4 2に図示するように、 1 H期間にオン電圧を印加する期間とオフ電圧を印加する期間の組を複数回設けてもよい。図 4 2 ( a ) は 6回設けた実施例である。図 4 2 (b ) は 3回設けた実施例である。図 4 2 ( c ) は 1回設けた実施例である。図 4 2では、図 4 2 (a ) よりも図.4 2 ( b ) の方が表示輝度は低くなる。また、図 4 2 ( b ) よりも図 4 2 ( c ) の方が表示輝度は低くなる。したがって、オン期間の回数を制御することにより表示輝度を容易に調整（制御）できる。

以後、本発明の電流駆動方式のソースドライバ回路（ I C) 1 4について説明をする。本発明のソースドライバ I Cは、以前に説明した本発明の駆動方法、駆動回路を実現するために用いる。また、本発明の駆動方法、駆動回路、表示装置と組み合わせて用いる。

なお、本発明の実施例では、ソースドライバ回路は、 I Cチップとして説明をするがこれに限定するものではなく、高温ポリシリコン技術、低温ポリシリコン技術、 C G S技術、アモルファスシリコン技術などを用いて、表示パネルの基板 3 0上に直接に作製してもよいことは言うまでもない。また、シリコンウェハなどに形成したソースドライバ回路（ I C) 1 4を基板 3 0に転写してもよい。 - 図 4 3はソースドライバ回路（ I C) l 4の 1出力段の構造図である。つまり、 1つのソース信号線 1 8に接続される出力部である。複数の同一サイズの単位トランジスタ 1 5 4 ( 1単位）で構成されており、その個数が画像データのビットに対応して、ビット重み付けされている。図 4 3は一例として 6 4階調表示の実施例である。 1出力段に相当するトランジスタ群 4 3 1 cには、単位トランジスタ 1 5 4は 6 3個で構成されている。

本発明のソースドライバ回路（ I C) 1 4を構成するトランジスタあるいはトランジスタ群は、 MO Sタイプに限定するものではなく、パイポーラタイプでもよい。また、シリコン半導体に限定するものではなく、ガリ砒素半導体でもよい。ゲルマニウム半導体でもよい。 .また、低温ポリシリコン技術、高温ポリシリコン技術、 C G S技術で形成または構成したものであってもよレ、。

図 4 3は本発明の 1実施例として、 6 ビットのデジタル入力の場合を図示している。つまり、 2の 6乗であるから、 6 4階調表示である。このソースドライバ I C 1 4をアレイ基板に積載することにより、赤（R)、緑（G) 、青（B) が各 6 4階調であるから、 6 4 X 6 4 X 6 4 =約 2 6万色を表示できることになる。

6 4階調の場合は、 D 0 ビットの単位トランジスタ 1 5 4は 1個、 D 1 ビットの単位トランジスタ 1 5 4は 2個、 D 2 ビットの単位トランジスタ 1 5 4は 4個、 D 3 ビットの単位トランジスタ 1 5 4は 8個、 D 4 ビットの単位トランジスタ 1 5 4は 1 6個、 D 5 ビットの単位トランジスタ 1 5 4は 3 2個であるから、計単位トランジスタ 1 5 4は 6 3個である。つまり、本発明は階調の表現数（この実施例の場合は、 6 4階調）一 1個の単位トランジスタ 1 5 4を 1出力と構成（形成）する。

単位トランジスタ 1個が複数のサブ単位トランジスタに分割されている場合であっても、単位トランジスタが、複数のサブ単位トランジスタに分割されているだけである。たとえば、 1つの単位トランジスタ 1 5 4が、 4つのサブ単位トランジスタで構成される場合が例示される。したがって、本発明が、階調の表現数— 1個の単位トランジスタで構成されていることには差異はない。

また、図 4 3において、 D 5 ビット目の単位トランジスタ 1 5 4の 3 2個は、密集させて配置（形成）しているように図示しているが、本発明はこれに限定するものではない。たとえば、 8個の単位トランジスタ 1 5 4の群（つまり、 8個のトランジスタの集まりが 4組）に分割し、分割されたトランジスタ群を分散させて配置（構成）してもよい。この方が、出力電流のバラツキが低減する。

図 4 3において、 D 0は L $ B入力を示しており、 D 5は M S B入力を示している。 D O入力端子に Hレベル（正論理時）の時、スィッチ 1 5 1 a (オンオフ手段である。もちろん、単体トランジスタで構成してもよいし、 Pチヤンネルトランジスタと Nチヤンネルトランジスタとを組み合わせたアナログスィッチなどでもよい）がオンする。すると、力レントミラーを構成する単位トランジスタ 1 5 4に向かって電流が流れる。この電流は I C 1 4内の内部配線 1 5 3に流れる。この内部配線 1 5 3は I C 1 4の端子電極を介してソース信号線 1 8に接続されているから、この内部配線 1 5 3に流れる電流が画素 1 6のプログラム電流となる。たとえば、 D l入力端子に Hレベル（正論理時）の時、スィッチ 1 5 1がオンする。すると、カレントミラーを構成する 2つの単位トランジスタ 1 5 4に向かって電流が流れる。この電流は I C 1 4内の内部配線 1 5 3に流れる。この内部配線 1 5 3は I C 1 4の端子電極を介してソース信号線 1 8に接続されているから、この内部配線 1 5 3に流れる電流が画素 1 6のプログラム電流となる。

他のスィッチ 1 5 1でも同様である。 D 2入力端子に Hレベル（正論理時）の時は、スィッチ 1 5 1 cがオンする。すると、カレントミラーを構成する 4つの単位トランジスタ 1 5 4に向かって電流が流れる。 D 5入力端子に Hレベル（正論理時）の時は、スィッチ 1 5 1 f がオンする。すると、カレントミラーを構成する 3 2つの単位トランジスタ 1 5 4に向かって電流が流れる。

以上のように、外部からのデータ ( D 0〜D 5 ) に応じて、それに対応する単位トランジスタに向かって電流が流れる。したがって、データに応じて、 0個から 6 3個に単位トランジスタに電流が流れるように構成されている。

なお、本発明は説明を容易にするため、電流源は 6 ビットの 6 3個としているが、これに限定するものではない。 8ビットの場合は、 2 5 5 個の単位トランジスタ 1 5 4を形成（配置）すればよい。また、 4ビットの時は、 1 5個の単位トランジスタ 1 5 4を形成（配置）すればよい。もちろん、 .8ビットの場合は、 2 5 5 X 2個の単位トランジスタ 1 5 4 を形成（配置）してもよい。 1つの単位トランジスタ 1 5 4が 2個で 1 単位電流を出力する。単位電流源を構成する単位トランジスタ 1 5 4は同一のチャンネノレ幅 W、チャンネ Λ /幅しとする。このように同一のトランジスタで構成することにより、ばらつきの少ない出力段を構成することができる。単位トランジスタ 1 5 4はすべてが、同一の電流を流すことに限定するものではない。たとえば、各単位トランジスタ 1 54を重み付けしてもよい。たとえば、 1単位の単位トランジスタ 1 5 4と、 2倍の単位トランジスタ 1 5 4と、 4倍の単位トランジスタ 1 5 4などを混在させて電流出力回路を構成してもよい。

しかし、単位トランジスタ 1 54を重み付けして構成すると、各重み付けした電流源が重み付けした割合にならず、バラツキが発生する可能性がある。したがって、重み付けする場合であっても、各電流源は、 1 単位の電流源となるトランジスタを複数個形成することにより構成することが好ましい。

6ビットの画像データ00、 01、 02、 · · · D 5で制御されるスィッチを介してプログラム電流 I wはソース信号線に出力される（電流を引き込む）。したがって、 6ビットの画像データ D 0、D 1、D 2、'.'、 05の0；^、 O F Fに応じて、出力線には、 1倍、 2倍、 4倍、 · · ·、 3 2倍の電流が加算されて出力される。すなわち、 6 ビットの画像データ D 0、 D l、 D 2、 · · · 、 D 5により、出力線 1 5 3よりプログラム電流が出力される（ソース信号線 1 8から電流を引き込む。）

E L表示パネルで、フルカラー表示を実現するためには、 RGBのそれぞれに基準電流を形成（作成）する必要がある。 RGBの基準電流の比率でホワイトパランスを調整できる。基準電流は、単位トランジスタ 1 54が流す電流値を決定する。したがって、基準電流の大きさを決定すれば、単位トランジスタ 1 54が流す電流を決定する'ことができる。そのため、 R、 G、 Bのそれぞれの基準電流を設定すれば、すべての階調におけるホワイトバランスが取れることになる。以上の事項は、ソースドライバ回路（ I C) 1 4が電流きざみ出力（電流駆動）であることから発揮される効果である。トランジスタ群 4 3 1 c内の単位トランジスタ 1 5 4のゲート端子 (G) は共通のゲート配線 1 5 3 と接続されている。また、単位トランジスタ 1 5 4のソース端子（S) は共通の内部配線 1 5 0に接続され、内部配線 1 5 0の一端に端子 1 5 5が構成されている。単位トランジスタ 1 5 4のドレイン端子（D) はグランド電位（GND) に接地されている。

1つのトランジスタ群 4 3 1 cは 1本のソース信号線 1 8に対応して構成（形成）されている。また、図 4 7に図示するように、単位トランジスタ 1 5 4は、トランジスタ 1 5 8 b lまたは 1 5 8 b 2 と、カレントミラー回路を構成している。トランジスタ 1 5 8 bには基準電流 I c が流れ、この基準電流 I cのより単位トランジスタ 1 5 4の出力電流が決定される。

図 4 7に図示するように、トランジスタ 1 5 8 bのゲート端子 (G) と単位トランジスタのゲート端子（G) とは共通のグート配線 1 5 3で接続されている。そのため、トランジスタ 1 5 8 b と各トランジスタ群 4 3 1 c とはカレントミラー回路を構成している。

図 4 7に図示するように、トランジスタ群 4 3 1 cの両側にトランジスタ 1 5 8 b l とトランジスタ 1 5 8 b 2を配置することにより、ゲート配線 1 5 3の電位勾配が小さくなる。したがって、左右のトランジスタ群（4 3 1 c l、 4 3 1 c n) の出力電流の大きさが等しくなる（ただし、同一階調の時とする）。また、基準電流 I c l と I c 2の大きさを調整することにより、ゲート配線 1 5 3の電位勾配を変化させることができる。基準電流 I c l、 I c 2の大きさを調整することにより、左右のトランジスタ群（4 3 1 c l、 4 3 1 c n) の出力電流の大きさを調整できる。

図 4 7ではトランジスタ群 4 3 1 c とトランジスタ 1 5 8 bがカレントミラー回路を構成するとした。しかし、実際には、トランジスタ 1 5 8 bは複数のトランジスタから構成されている。つまり、複数のトランジスタ 1 5 8 bによるトランジスタ群 4 3 1 b と、トランジスタ群 4 3 1 cがカレントミラー回路を構成している。つまり、複数のトランジスタ 1 5 8 bのゲート端子と複数の単位トランジスタ 1 5 4のゲート端子が共通のグート配線 1 5 3で結線されている。

図 4 8はトランジスタ群 4 3 1 bのトランジスタ 4 8 3 bの配置構成である。 1つのトランジスタ群 4 3 l bには、トランジスタ群 4 3 1 c の単位トランジスタ 1 5 4 と同一数の 6 3個のトランジスタ 1 5 8 bが形成されている。

もちろん、 1つのトランジスタ群 4 3 1 b内のトランジスタ 1 5 8 b の個数は 6 3個に限定するものではない。単位トランジスタ群 4 3 1 c の単位トランジスタ 1 5 4数が階調数一 1で構成される場合は、トランジスタ群 4 3 l b内のトランジスタ 1 5 8 bの個数も階調数一 1 あるいはこれと同様もしくは類似個数が形成される。また、図 4 8の構成に限定されるものではなく、図 4 9のようにマトリックス状に形成または配置してもよい。

以上の構成を、図 4 4に模式的に示す。単位トランジスタ群 4 3 1 c が出力端子数分、並列に配置される。単位トランジスタ群 4 3 1 cの両脇にトランジスタ群 4 3 1 bが複数プロック形成されている。トランジスタ群 4 3.1 bのトランジスタ 1 5 8 bのゲート端子と、単位トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4のゲート端子とはゲート配線 1 5 3で接続される。

以上の説明は、説明を容易にするため、単色のソースドライノ I C 1 4のように説明した。本来は、図 4 5のように構成される。つまり、トランジスタ群 4 3 1 bおよび単位トランジスタ群 4 3 1 cは赤（R) 、緑（G) 、青（B) のトランジスタ群が交互に配置される。図 4 5において、添え字 Rが付加されたトランジスタ群は赤（R)用を示しており、添え字 Gが付加されたトランジスタ群は緑（G) 用を示しており、添え. 字 Bが付加されたトランジスタ群は青（B) 用を示している。以上のように、 RGB用のトランジスタ群を交互に配置することにより RGB間の出力バラツキが低減する。この構成もソースドライバ回路（ I C) 1 4内のレイアウトとして重要な要件である。

図 4 7では、各トランジスタ群 4 3 1 c 1 と 4 3 1 c nの両側にトランジスタ 1 5 8 b ( 1 5 8 b l、 1 5 8 b 2 ) が形成または配置されている。本発明はこれに限定するものではない。図 4 6に図示するようにトランジスタ 1 5 8 bは片側であってもよレ、。

図 4 6では、基準電流を流すトランジスタ群 4 3 1 b (トランジスタ 1 5 8 b) は、 I Cチップの外側近傍に配置している。トランジスタ 1 5 8 bは 1つではなく、複数個が形成されトランジスタ群を構成する。ここでは説明を容易にするため、トランジスタ群 4 3 1 bはトランジスタ 1 5 8 b として説明をする。この事項は本発明の他の実施例においても同様である。

図 4 6はトランジスタ 1 5 8 bを I Cチップの外側（チップの端）に形成した。しかし、本発明はこれに限定するものではない。たとえば、図 5 5 4に図示するようにグート配線 1 5 3の中央部などにトランジスタ 1 5 8 b 3を形成または配置してもよい。グート配線 1 5 3の安定度が增加し、横クロストークなどの発生がない。したがって、ゲート配線 1 5 3には複数の基準電流を流すトランジスタ 1 5 8 bを形成することも好ましい。また、ゲート配線 1 5 3は低抵抗化することにより安定度が向上することは言うまでもない。

図 6 2で説明したように、コンデンサ 1 9をゲート配線 1 5 3に接続することにより、グート配線 1 5 3の電位が安定する。コンデンサ 1 9 はソースドライバ I Cチップ 1 4の端子に外付け接続すればよい。また、ソースドライバ回路（ I C) 1 4が低温ポリシリコン技術などで基板 3 0に直接に形成されたものであっても、コンデンサ 1 9を形成することのよりゲート配線 1 5 3の安定性がよくなることは言うまでもない。図 5 5 5において、ソースドライノ I C 1 4 aは基準電流を流すトランジスタ 1 5 8 b 2が右端に構成されており、左端はオープン状態となつている。したがって、基準電流 I c 2はトランジスタ 1 5 8 b 2に流れる（グート配線 1 5 3 aには単位トランジスタ 1 5 4のグート端子に流れ込む電流のみが流れる）。なお、基準電流 1 0； 1 と 1 じ 2は等しぃとして説明をする。出力端子 1 5 5 a lはカレントミラー回路を構成するトランジスタ 1 5 8 b 2 とカレントミラー精度がよい電流が出力される。

ソースドライノ I C 1 4 bは基準電流を流すトランジスタ 1 5 8 b 1 が左端に構成ざれており、右端はオープン状態となっている。したがつて、基準電流 I c lはトランジスタ 1 5 8 b lに流れる（グート配線 1 5 3 には単位トランジスタ 1 5 4のゲート端子に流れ込む電流のみが流れる）。出力端子 1 5 5 a 2はカレントミラー回路を構成するトランジスタ 1 5 8 b l とカレントミラー精度がよい電流が出力される。したがって、基準電流 I c 1 と I c 2が等しいとすると、ソースドライノ I C 1 4 aの出力端子 1 5 5 a 1から出力される階調電流と、ソースドラィバ I C 1 4 bの出力端子 1 5 5 a 2から出力される階調電流とは同一となる。以上の理由により 2つのソースドライノ I C 1 4 a とソースドライバ I C 1 4 b とは良好にスケード接続される。

図 5 5 5ではソー <スドライバ I C 1 4 aの右端の端子 1 5 5 a 3力ら出力される階調電流（プログラム電流）と、ソースドライバ I C 1 4 a の左端の端子 1 5 5 a 1から出力される階調電流（プログラム電流）とは一致するとはかぎらない。 I Cチップ 1 4 a内の単位トランジスタ 1 5 4の特性のより変化するからである。

また、ソースドライバ I C 1 4 bの右端の端子 1 5 5 a 2から出力される階調電流と、ソースドライノ I C 1 4 bの左端の端子 1 5 5 a 3から出力される階調電流とは一致するとはかぎら'ない。 I Cチップ 1 4 b 内の単位トランジスタ 1 5 4の特性のより変化するからである。しかし、カスケードするソースドライバ I C 1 4は 2チップであるから、ソースドライノ I C 1 4 aの出力端子 1 5 5 a 1からの階調電流と、ソースドライパ I C 1 4 bの出力端子 1 5 5 a 2からの階調電流とがー致していれば問題はない。したがって、ゲート配線 1 5 3は低抵抗の配線で形成してもよレ、。

図 5 5 5の構成を実現するためには、 I Cチップ 1 4 aのゲート配線 1 5 3の両端に位置するトランジスタ 1 5 8 bの一方をオープン状態 ( トランジスタ 1 5 8 bに電流が流れない状態）にする必要がある。つまり、図 5 5 6のように構成する必要がある。図 5 5 6において、ソースドライブ I C 1 4 aのトランジスタ 1 5 8 b lはゲート端子以外がォープンにされている。したがって、ゲート配線 1 5 3 aからトランジスタ 1 5 8 b 1に流れ込む電流はない。また、ソースドライブ I C 1 4 b のトランジスタ 1 5 8 b 2はゲート端子以外がオープンにされている。したがって、. ゲート配線 1 5 3 b力らトランジスタ 1 5 8 b 2に流れ込む電流はなレ、。

図 5 5 7は本発明の他の実施例である。ゲート配線 1 5 3に電流が流れるとトランジスタ 1 5 8 bに流れる電流が正規の値から変化し、階調出力電流に誤差が発生する。ゲート配線 1 5 3に電流が流れるのは、 I Cチップの左右で特性差が発生（特に V t ) し、トランジスタ 1 5 8 b 1 とトランジスタ 1 5 8 b 2のゲート端子電圧が異なるからである。ゲート端子電圧が異なることによる影響を抑制するために、本発明では、図 5 5 7に図示するように、トランジスタ 1 5 8 b lに基準電流 I c 1を流す状態（図 5 5 7 ( a ) を参照のこと。トランジスタ 1 5 8 b 2には電流を流さない）と、トランジスタ 1 5 8 b 2に基準電流 I c 2 を流す状態（図 5 5 7 ( b ) を参照のこと。トランジスタ 1 5 8 b 1には電流を流さない）を交互に行う。

図 5 5 6に図示するように、図 5 5 7 ( a ) では、トランジスタ 1 5 8 b 2のドレイン端子もオープンにすることが好ましい。また、図 5 5 7 ( b ) では、トランジスタ 1 5 8 b 1のドレイン端子もオープンにすることが好ましい。

1水平走査期間に図 5 5 7 ( a ) の状態と図 5 5 7 ( b ) の状態とを行う。図 5 5 7 ( a ) の状態と図 5 5 7 ( b ) の状態とは同一期間となるようにする。図 5 5 7 ( a ) では、スィッチ 5 5 7 1 a と 5 5 7 1 c をクローズさせ、基準電流 I c lをトランジスタ 1 5 8 b l に流す。この時、スィッチ 5 5 7 1 b と 5 5 7 1 dはオープン状態にする。したがつて、トランジスタ 1 5 8 b 2には電流が流れない。以上の状態により、トランジスタ群 4 3 1 cはトランジスタ 1 5 8 b 1 とカレントミラー回路 'を構成し、駆動される。

次の 1 / 2 H (水平走査期間の半分）期間（図 5 5 7 ( b ) ) では、スィッチ 5 5 7 1 b と 5 5 7 1 dをクローズさせ、基準電流 I c 2をトランジスタ 1 5 8 b 2に流す。この時、スィッチ 5 5 7 1 a と 5 5 7 1 cはオープン状態にする。したがって、トランジスタ 1 5 8 b 1 には電流が流れない。以上の状態により、トランジスタ群 4 3 1 cはトランジスタ 1 5 8 b 2 とカレントミラー回路を構成し、駆動される。

図 5 5 7 ( a ) と図 5 5 7 ( b ) とを交互に繰り返すことにより、トランジスタ群 4 3 1 c とトランジスタ 1 5 8 b 1 とカレントミラー回路を作る期間と、トランジスタ群 4 3 1 c とトランジスタ 1 5 8 b 2 と力レントミラー回路を作る期間とが交互に繰り返される。したがって、 I Cチップ 1 4の左右に特性ムラが発生していても抑制することができる。なお、以上の実施例では 1水平走査期間に図 5 5 7 ( a ) と図 5 5 7 (b ) の状態とを行うとしたがこれに限定するものではなく、 1水平走查期間以上あるいは以下であっても良い。

基準電流 I cは図 5 0に図示するように、電子ポリウム 5 0 1 とオペアンプ 5 0 2などで発生させることが好ましい。電子ボリウム 5 0 1 とオペアンプ 5 0 2などはソースドライノ I C 1 4に内蔵させる。電子ポリウム 5 0 1の内部にはラダー抵抗 Rが構成（形成）されており、ラダ一抵抗 Rは基準電圧 V s (もしくは I C電源電圧）を分割している。

ラダー抵抗で分圧された電圧は、スィッチ Sで選択され、オペアンプ 5 0 2の正極性端子に印加される。印加された電圧とソースドライバ I C 1 4の外付け抵抗 R 1により、基準電流 I cが発生する。抵抗 R 1を外付けすることにより R 1の値により、容易に基準電流の値を調整でき、また、 RGB回路の外付け抵抗を調整することにより容易にホワイトバランスを取ることができる。

なお、本発明の実施例において、オペアンプ 5 0 2は増幅回路などのアナ口グ処理回路として用いる場合もあるが、バッファとして使用する場合もある。. また、コンパレータとして説明する場合もある。

図 5 0の構成では電子ポリウム 5 0 1 a と電子ポリウム 5 0 1 bを独立に動作させることができる。したがって、トランジスタ 1 5 8 a 1 とトランジスタ 1 5 8 a 2 とが流す電流の値を変更することができる。したがって、チップの左右のトランジスタ 1 5 8 b ( 1 5 8 b l、 1 5 8 b 2) に流す電流を調整でき、ゲート配線 1 5 3の電位傾きを調整可能である。

単位トランジスタ 1 5 4を構成するトランジスタの大きさは一定以上の大きさが必要である。トランジスタサイズが小さいほど出力電流のバラツキが大きくなる。単位トランジスタ 1 5 4の大きさとは、チャンネル長 Lとチャンネル幅 Wをかけたサイズをいう。たとえば、チャンネル幅 W= 3 i m、チャンネル長 L = 4 μ mであれば、 1つの単位電流源を構成する単位トランジスタ 1 5 4のサイズは、 WX L = 1 2平方 μ mである。

トランジスタサイズが小さくなるほどバラツキが大きくなるのはシリコンウェハの結晶界面の状態が影響しているためと考えられる。したがつて、 1つのトランジスタが複数の結晶界面にまたがって形成されているとトランジスタの出力電流パラツキは小さくなる。

図 4 4、図 4 8において、トランジスタ群 4 3 1 bのトランジスタ 1 5 8 bの総面積（トランジスタ群 4 3 1 bの個数 X トランジスタ群 4 3 l b内のトランジスタ 1 5 8 bの W Lサイズ X トランジスタ 1 5 8 b 数）を S b とする。トランジスタ群 4 3 1 bが 1個のトランジスタ 1 5 8 bで構成される場合は、 S bは、トランジスタ群 4 3 1 bの個数 X小ランジスタ 1 5 8 bの WLサイズであることは言うまでもない。以上のように、トランジスタ 1 5 8 bの総面積を S b とする。

トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4の総面積（トランジスタ群 4 3 1 c内の単位トランジスタ 1 5 4の WLサイズ X単位トランジスタ 1 5 4数) を S c (平方 μ m) とする。トランジスタ群 4 3 1 cの個数を n ( nは整数）とする。 nは Q C I F +パネルの場合は 1 7 6である（R G Bごとに基準電流回路が形成されている場合）。したがつて、 n X S c (平方 μ m) は、トランジスタ群 4 3 1 bのトランジスタ 1 5 8 b とカレントミラー回路を形成する（トランジスタ 1 5 8 b とゲ一ト配線 1 5 3を共通にする）単位トランジスタ 1 5 4の総面積である。 S c X nZS bが大きくなるにしたがって、ゲート配線 1 5 3の摇れが大きくなる。 S c X ii/ S bが大きくなることは、出力端子数 nを一定とすると、トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4総面積が、トランジスタ群 4 3 1 bのトランジスタ 1 5 8 b総面積に対して大きくなることを示す。ゲート配線 1 5 3の揺れが大きくなる。大きくなるにつれ、ゲート配線 1 5 3の揺れが大きくなる。

S c X n/S bが小さくなることは、出力端子数 nを一定とすると、トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4総面積が、トランジスタ群 4 3 1 わのトランジスタ 1 5 8 b総面積に対して狭いことを示すこの場合はゲート配線 1 5 3の揺れが小さくなる。

ゲート配線 1 5 3の揺れの許容範囲は、 S c X nZS bが 5 0以下である。 S c X n/S bが 5 0以下であれば、変動比率は許容範囲内であり、ゲート配線 1 5 3の電位変動は極めて小さくなる。したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり良好な画像表示を実現できる。

図 6 7は I C耐圧を単位トランジスタ 1 5 4の出力バラツキの関係を図示してものである。縦軸のバラツキ比率とは、 1. 8 (V) 耐圧プロセスで作製して単位トランジスタ 1 5 4のパラツキを 1 としている。図 6 7は単位トランジスタ 1 5 4の形状 L/Wを 1 2 ( μ m) / 6 ( μ m) とし、务耐圧プロセスで製造した単位トランジスタ 1 5 4の出カバラツキを示している。また、各 I C耐圧プロセスで複数の単位トランジスタを形成し、出力電流バラツキを求めている。ただし、耐圧プロセスは、 1. 8 (V) 耐圧、 2. 5 (V) 耐圧、 3. 3 (V) 耐圧、 5 (V) 耐圧、 8 (V) 耐圧、 1 0 (V) 耐圧、 1 5 (V) 耐圧などとびとびである。しかし、説明を容易にするため、各耐圧で形成したトランジスタのバラツキをグラフに記入し、直線で結んでいる。

耐圧と出力パラツキに相関があるのは、トランジスタのゲ一ト絶縁膜と関係しているためと推定される。耐圧が高い場合は、ゲート絶縁膜が厚い。ゲート絶縁膜が厚いとモビリティも低くなり、膜厚に対するパラツキも大きくなる。

図 6 7から I C耐圧が 1 3 (V) 程度までは、 I Cプロセスに対するバラツキ比率（単位トランジスタ 1 5 4の出力電流パラツキ）の增加割合は小さい。しかし、 I C耐圧が 1 5 (V) 以上になると I C耐圧に対するパラツキ比率の傾きが大きくなる。

図 6 7におけるバラツキ比率は 3以内が、 6 4階調から 2 5 6階調表示でのパラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ 1 5 4の面積、 L/Wにより異なる。しかし、単位トランジスタ 1 5 4の形状などを変化させても、 I C耐圧に対するパラツキ比率の変化傾向はほとんど差がない。 1 〇耐圧 1 3〜1 5 (V) 以上でバラツキ比率が大きくなる傾向がある。

一方、ソースドライバ回路（ I C) 1 4の出力端子 1 5 5の電位は、画素 1 6の駆動用トランジスタ 1 1 aのプログラム電流により変化する。画素 1 6の駆動用トランジスタ 1 1 aが白ラスター（最大白表示）の電流を流す時のグート端子電位 Vwとする。画素 1 6の駆動用トランジスタ 1 1 aが黒ラスター（完全黒表示）の電流を流す時のゲート端子電位 V b とする。 Vw— V bの絶対値は 2 (V) 以上必要である。また、 V w電圧が出力端子 1 5 5に印加されている時、単位トランジスタ 1 5 4 のチャンネル間電圧は、 0. 5 (V) 必要である。

したがって、出力端子 1 5 5 (端子 1 5 5はソース信号線 1 8 と接続され、電流プログラム時、画素 1 6の駆動用トランジスタ 1 1 aのゲート端子電圧が印加される）には、 0. 5 (V) から（（Vw— V b ) + 0. 5 ) (V) の電圧が印加される。 Vw— V bは 2 (V) であるから、端子 1 5 5は最大 2 (V) + 0. 5 (V) = 2. 5 (V) 印加される。したがって、ソースドライノ I C 1 4の出力電圧（電流）が r a i 1 _ t o— r a i l 出力であっても、 I C耐圧としては 2. 5 (V) 必要である。出力端子 1 5 5の振幅必要範囲は、 2. 5 (V) 以上必要である。以上のことから、ソースドライノ I C 1 4の耐圧は、 2. 5 (V) 以上 1 5 (V) 以下のプロセスを使用することが好ましい。さらに好ましくは、ソースドライノ I C 1 4の耐圧は、 3 (V) 以上 1 2 (V) 以下のプロセスを使用することが好ましい。さらに好ましくは、駆動用トランジスタ 1 1 aの振幅値を比較的大きくし、プログラム電流に対するトランジスタ 1 1 aのグート端子電圧変化を大きくし、プログラム精度を向上させるという観点から、最低耐圧は 4. 5 (V) 以上にすることが好ましい。 I C耐圧とは、使用できる電源電圧の最大値と同等である。なお、使用できる電源電圧とは、常時使用できる電圧であり、瞬時耐圧ではない。

以上の説明は、ソースドライバ I C 1 2の使用耐圧プロセスは、 2. 5 (V) 以上 1 3 (V) 以下のプロセスを使用するとした。しかし、この耐圧は、ァレイ基板 3 0に直接にソースドライバ jH路（ I C) 1 4が形成された実施例（低温ポリシリコンプロセスなど）にも適用される。アレイ基板 3 0に形成されたソースドライバ回路（ I C) 1 4の使用耐圧は 1 5 (V) 以上と高い場合がある。この場合は、ソース'ドライバ回路（ I C) 1 4に使用する電源電圧を図 6 7に図示する I C耐圧に置き換えてもよい。また、ソースドライバ I C 1 4にあっても、 I C耐圧とせず、使用する電源電圧に置き換えても良い。

単位トランジスタ 1 5 4に一定のトランジスタサイズが必要な理由は、ウェハにモビリティの特性分布があるからである。単位トランジスタ 1 5 4のチヤンネル幅 Wは、出力電流のパラツキと相関がある。図 5 1は単位トランジスタ 1 5 4の面積を一定とし、単位トランジスタ 1 5 4のトランジスタ幅 Wを変化させた時のグラフである。図 5 1は単位トランジスタ 1 5 4のチャンネル幅 W== 2 ( μ m) のバラツキを 1 としている。

図 5 1で示すようにパラツキ比率は、単位トランジスタの Wが 2 ( μ m) から 9〜 1 0 ( /z m) まで緩やかに増加し、 1 0 ( // m) 以上でパラツキ比率の増加は大きくなる傾向がある。また、チャンネル幅 W= 2

( μ m) 以下でパラツキ比率が増加する傾向がある。

図 5 1 におけるバラツキ比率は 3以内が、 6 4階調から 2 5 6階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ 1 5 4の面積により異なる。しかし、単位トランジスタ 1 5 4の面積を変化させても、 I C耐圧に対するパラツキ比率の変化傾向はほとんど差がない。

以上のことから、単位トランジスタ 1 5 4のチヤンネル幅 Wは 2 ( m) 以上 1 0 ( μ ηι) 以下とすることが好ましい。さらに好ましくは、単位トランジスタ 1 5 4のチャンネル幅 Wは 2 (； m) 以上 9 ( μ m) 以下とすることが好ましい。また、単位トランジスタ 1 5 4のチャンネル幅 Wは図 5 2のゲート配線 1 5 3のリンキング抑制対策からも上記範囲で形成することが好ましい。

図 5 3は単位トランジスタ 1 5 4の LZWと目標値からのずれ（ばらつき）のグラフである。単位トランジスタ 1 5 4の L /W比が 2以下では、目標値からのずれが大きい（直線の傾きが大きい）。しかし、 L/ Wが大きくなるにつれて、目標値のずれが小さくなる傾向にある。単位トランジスタ 1 5 4の LZWが 2以上では目標値からのずれの変化は小さくなる。また、目標値からのずれ（ばらつき）は L /W= 2以上で、 0. 5 %以下となる。したがって、トランジスタの精度としてソースドライバ回路（ I C) 1 4に採用できる。

以上のことから、単位トランジスタ 1 5 4の L/Wは 2以上にすることが好ましい。しかし、 L/Wが大きいということは Lが長くなることを意味しているからトランジスタサイズが大きくなる。したがって、 L /Wは 40以下にすることが好ましい。さらに好ましくは、 L/Wは 3 以上 1 2以下にすることが好ましい。

L/Wが比較的大きな値の時に、出力バラツキが小さくなるのは、該当単位トランジスタ 1 5 4のグート電圧が高くなり、グート電圧の変動に対する出力電流変化が小さくなるためと思われる。

また、 L/Wの大きさは階調数にも依存する。階調数が少ない場合は、階調と階調との差が大きいため、キンクの影響により単位トランジスタ 1 5 4の出力電流がばらついても問題がない。しかし、階調数が多い表示パネルでは、階調と階調との差が小さいため、キンクの影響により単位トランジスタ 1 54の出力電流が少しでもばらつくと階調数が低減する。

以上のことを勘案し、本発明のドライバ回路 1 4は、階調数を Kとし、単位トランジスタ 1 のノ^" (Lは単位トランジスタ 1 54のチヤンネル長、 Wは単位トランジスタのチャンネル幅）とした時、

(V" (K/ 1 6 ) ) ≤ L/W ≤ (V~ (K/ 1 6 ) ) X

20

の関係を満足させるように構成（形成）している。

一例として 64階調を表現するためには、 6 3個の単位トランジスタ 1 5 4をトランジスタ群 4 3 1 cに配置するとしたが、本発明はこれに限定されるものではない。単位トランジスタ 1 54は、さらに複数のサブトランジスタで構成してもよい。図 5 4 7 ( a ) は、単位トランジスタ 1 5 4である。図 5 4 7 ( b ) は 4つのサブトランジスタ 5 4 7 1で、単位トランジスタ 1 5 4を構成している。複数のサブトランジスタ 5 4 7 1を加算した出力電流は、単位トランジスタ 1 5 4と同一となるようにする。つまり、単位トランジスタ 1 5 4を 4つのサブトランジスタ 5 4 7 1で構成している。

なお、本発明は単位トランジスタ 1 5 4を 4つのサブトランジスタ 5 4 7 1で構成することに限定するものではなく、単位トランジスタ 1 5 4を複数のサブトランジスタ 5 4 7 1で構成すればいずれの構成でもよい。ただし、サブトランジスタ 5 4 7 1は同一のサイズまたは同一の出力電流を出力するように構成する。

図 5 4 7において、 Sはトランジスタのソース端子、 Gはトランジスタのゲ一ト端子、 Dはトランジスタのドレイン端子を示している。図 5 4 7 ( b ) において、サブトランジスタ 5 4 7 1は同一方向に配置している。図 5 4 7 ( c ) はサブトランジスタ 5 4 7 1が行方向に異なる方向に配置している。また、図 5 4 7 ( d ) はサブトランジスタ 5 4 7 1 が列方向に異なる方向に配置し、かつ点対称となるように配置している。図 5 4 7 ( b )、図 5 4 7 ( c ), 図 5 4 7' ( d ) はいずれも規則性がある。 .

図 5 4 7 ( a ) ( b ) ( c ) ( d ) はレイアウトであるが、サブトランジスタ 5 4 7 1は図 5 4 7 ( e ) に図示するように直列に接続して単位トランジスタ 1 5 4 としてもよい。また、図 5 4 7 ( f ) に図示するように並列に接続して単位トランジスタ 1 5 4 としてもよい。

単位トランジスタ 1 5 4あるいはサブトランジスタ 5 4 7 1の形成方向を変化させると特性は異なることが多い。たとえば、図 5 4 7 ( c ) において、単位トランジスタ 1 5 4 a とサブトランジスタ 5 4 7 1 b とは、ゲート端子に印加された電圧が同一でも、出力電流は異なる。しかし、図 5 4 7 .( c ) では、異なる特性のサブトランジスタ 5 4 7 1が同数ずつ形成されている。したがって、トランジスタ（単位）としてはパラツキが少なくなる。また、形成方向が異なる単位トランジスタ 1 5 4 あるいはサブトランジスタ 5 4 7 1の方向を変化させることにより、特性差が補間しあって、トランジスタ（ 1単位）のバラツキは低減するという効果を発揮する。以上の事項は、図 5 4 7 ( d ) の配置にも該当することは言うまでもない。

したがって、図 5 4 8などに図示するように、単位トランジスタ 1 5 4の方向を変化させ、トランジスタ群 4 3 1 c として縦方向に形成した単位トランジスタ 1 5 4の特性と横方向に形成した単位トランジスタ 1 5 4の特性とを補間しあうことにより、トランジスタ群 4 3 1 c としてばらつきを少なくすることができる。

図 5 4 8はトランジスタ群 4 3 1 c内で列ごとに単位トランジスタ 1 5 4の形成方向を変化させた実施例である。図 5 4 9はトランジスタ群 4 3 1 c内で行ごとに単位トランジスタ 1 5 4の形成方向を変化させた実施例である。図 5 5 0はトランジスタ群 4 3 1 c内で行およぴ列ごとに単位トランジスタ 1 5 4の形成方向を変化させた実施例である。

図 5 5 1 ( a ) に図示するように、トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4を整然と配置するよりは、図 5 5 1 ( b ) のようにトランジスタ群を構成する単位トランジスタ 1 5 4を分散させて配置する方が端子 1 5 5間の特性ばらつきが少なくなる。なお、図 5 5 1において、同一ハツチングの単位トランジスタ 1 5 4が 1つのトランジスタ群 4 3 1 cを構成するとしている。

単位トランジスタ 1 5 4の特性パラツキは、トランジスタ群 4 3 1 G の出力電流によっても異なる。出力電流は、 E L素子 1 5の効率によつて決定される。たとえば、 G色の E L素子の発光効率が高ければ G色の出力端子 1 5 5から出力されるプログラム電流は小さくなる。逆に、 B 色の E L素子の発光効率が低ければ B色の出力端子 1 5 5から出力されるプログラム電流は大きくなる。

プログラム電流が小さくなることは、単位トランジスタ 1 5 4が出力する電流が小さくなることを意味する。電流が小さくなれば単位トランジスタ 1 5 4のパラツキも大きくなる。単位トランジスタ 1 5 4のバラツキを小さくするには、トランジスタサイズを大きくすればよい。

図 5 5 2はその実施例である。図 5 5 2では R画素の出力電流が最も小さいため、 R画素に対応する単位トランジスタ 1 5 4 Rのサイズを最も大きくしている。また、 G画素の出力電流が最も大きいため、単位トランジスタ 1 5 4のサイズは最も小さくしている。電流の大きさの中間は B画素である。 B画素は、 R画素と G画素に対応する単位トランジスタ 1 5 4の中間のトランジスタサイズにしている。以上のことから R G Bの E L素子の効率に応じて（プログラム電流の大きさに対応して）、単位トランジスタ 1 5 4のサイズを決定し構成することは大きな効果がある。

本発明は図 5 5 3 ( b ) に図示するように、各ビット（最下位ビットを除く）に複数の単位トランジスタ 1 5 4を形成または配置するとした。しかし、本発明はこれに限定するものではない。たとえば、図 5 5 3に図示するように、各ビットに、各ビットに応じた電流を出力する 1つのトランジスタ 1 5 4を形成または配置してもよいことは言うまでもなレ、。

6 4階調（ R G B各 6 ビット）の場合は、 6 3個の単位トランジスタ ' 1 5 4を形成するとした。したがって、 2 5 6階調（ R G B各 8 ビット）の場合、 2 5 5個の単位トランジスタ 1 5 4が必要になることになる。電流駆動方式では、電流の加算ができるという特徴ある効果がある。また、単位トランジスタ 1 5 4において、チャンネル長 Lを一定にし、チャンネル幅 Wを 1 / 2にすれば、単位トランジスタ 1 5 4が流す電流がおよそ 1 / 2になるという特徴ある効果がある。同様に、チャンネル長 Lを一定にし、チャンネル幅 Wを 1 Z 4にすれば、単位トランジスタ 1 5 4が流す電流がおよそ 1 /4になるという特徴ある効果がある。図 5 5 ( b ) は、各ビットに対して同一のサイズの単位トランジスタ 1 5 4を配置したトランジスタ群 4 3 1 cの構成である。説明を容易にするため、図 5 5 ( a )は 6 3個の単位トランジスタ 1 5 4が構成され、 6 ビットのトランジスタ群 4 3 1 cを構成（形成）しているとする。また、図 5 5 ( b ) は 8 ビットであるとする。

図 5 5 ( b ) では、下位 2 ビット（Aで示す）は、単位トランジスタ 1 5 4よりも小さいサイズのトランジスタで構成している。最小ビット目の第 0 ビット目は、単位トランジスタ 1 5 4のチャンネル幅 Wの 1 / 4で形成している（単位トランジスタ 1 5 4 bで示す）。また、第 1 ビット目は、単位トランジスタ 1 5 4のチャンネル幅 Wの 1 / 2で形成している（単位トランジスタ 1 5 4 aで示す）。

以上のように、下位 2 ビットは上位の単位トランジスタ 1 5 4よりも小さいサイズの単位トランジスタ（ 1 5 4 a、 1 5 4 b ) で形成している。また、正規の単位トランジスタ 1 5 4の個数は 6 3個で変化がない。レたがって、 6 ビットから 8 ビットに変更しても、トランジスタ群 4 3 l cの形成面積は図 5 5 ( a ) と図 5 5 (b ) で大差はない。

図 5 5 ( ) に図示するように、 6 ビットから 8 ビット仕様に変化させても出力段のトランジスタ群 4 3 1 cのサイズが大きくならないのは電流の加算ができるという点、単位トランジスタ 1 5 4において、チヤンネル長 Lを一定にし、チャンネル幅 Wを 1 /nにすれば、単位トランジスタ 1 5 4が流す電流がおよそ 1 / nになるという点をうまく利用しているからである。また、図 5 5 ( b ) に図示するように、単位トランジスタ 1 5 4 a、 1 5 4 bのようにトランジスタサイズが小さくなると、出力電流バラッキも大きくなる。しかし、いかにバラツキが大きくとも、単位トランジスタ 1 5 4 aま.たは 1 5 4 bの出力電流は加算される。したがって、図 5 5 ( a ) の 6 ビット仕様より、図 5 5 ( b ) の 8 ビット仕様のほうが高階調出力を実現できる。もちろん、単位トランジスタ 1 5 4 a、 1 5 4 bの出力パラツキが大きいから、正確な 8 ビット表示を実現することはできない可能性はある。でも、かならず、図 5 5 ( a ) よりは高精細表示を実現できる。

実際にはチャンネル幅 Wを 1 Z 2にしても出力電流は正確には 1 / 2 にはならない。多少の補正が必要である。検討の結果では、チャンネル幅 Wを 1 / 2にすると、トランジスタのゲ一ト端子電圧を同一とした場合、出力電流は、 1 Z 2以下となる。そのため、本発明は、下位ビットを構成するトランジスタと、上位ビットを構成するトランジスタのサイズと変化させる場合、以下のようにトランジスタサイズを設定している。まず、ソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4を 2種類のサイズのように、少ない形状で構成する。複数の単位トランジスタ 1 5 4のチヤンネル長 Lは同一にする。つまり、チヤンネル幅 Wのみを変化させる。第 1の単位トランジスタの第 1の単位出力電流と、第 2の単位トランジスタの第 2の単位出力電流の比を n (第 1の単位出力電流：第 2 単位出力電流 = 1 ： n、ただし、 nは 1 より小さい値）とするとき、第 1の単位トランジスタのチヤンネル幅 W 1 く第 2の単位トランジスタのチャンネル幅 W 2 X n X a ( a = 1 ) の関係となるように構成する。

W 1 X n X a =W 2 とした場合、 1. 0 5く a < 1. 3の関係が成り立つようにすることが好ましい。捕正 aは、テストトランジスタを形成し、測定することのより補正係数を容易に把握することができる。本発明は、下位のビットを作製（構成）するために、上位のビットの単位ドランジスタ 1 5 4に比較して小さい小単位トランジスタを形成または配置するのもである。この小さいという概念は、上位ビットを構成する単位トランジスタ 1 5 4の出力電流よりも小さいという意味である。したがって、単位トランジスタ 1 5 4に比較してチヤンネル幅 W"が小さいだけでなく、同時にチャンネル長 Lも小さい場合も含まれる。また、他の形状も含まれる。

図 5 5はトランジスタ群 4 3 1 cを構成する単位トランジスタ 1 5 4 のサイズを複数種類とするものであった。図 5 5では 2種類としている。この理由は、先に説明したように、単位トランジスタ 1 5 4のサイズが異なると出力電流の大きさが形状に比例しないため、設計が難しくなるからである。したがって、トランジスタ 4 3 1 cを構成する単位トランジスタ 1 5 4のサイズは低階調用と高階調用の 2種類とすることが好ましい。しかし、本発明はこれに限定するものではない。 3種類以上であつてもよいことは言うまでもない。

図 4 3でも図示しているように、トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 5 4のゲート端子は、 1つのゲート配線 1 5 3で接耩されている。ゲート配線 1 5 3に印加された電圧により単位トランジスタ 1 5 4の出力電流が決定される。したがって、トランジスタ群 4 3 1 c内の単位トランジスタ 1 5 4の形状が同一であれば、各単位トランジスタ 1 5 4は同一の単位電流を出力する。

本発明は、トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 5 4のゲート配線 1 5 3を共通にすることには限定されない。たとえば、図 5 6 ( a ) のように構成してもよい。図 5 6 ( a ) において、トランジスタ 1 5 8 b l とカレントミラー回路を構成する単位トランジスタ 1 5 4 と、トランジスタ 1 5 8 b 2 とカレントミラー回路を構成する単位トランジスタ 1 5 4 とが配置されている。

トランジスタ 1 5 8 b 1はゲート配線 1 5 3 aで接続されている。トランジスタ 1 5 8 b 2はゲート配線 1 5 3 bで接続されている。図 5 6 ( a ) の一番上の 1個の単位トランジスタ 1 5 4は L S B ( 0ビット目）であり、 2段目の 2個の単位トランジスタ 1 5 4は 1 ビット目、 3段目の 4個の単位トランジスタ 1 5 4は 2 ビット目である。また、 4段目の組の 8個の単位トランジスタ 1 5 4は 3 ビット目である。

図 5 6 ( a ) において、ゲート配線 1 5 3 a とゲート配線 1 5 3 b の印加電圧を変化させることにより、各単位トランジスタ 1 5 4のサイズ、形状が同一であっても、各単位トランジスタ 1 5 4の出力電流をグート配線 1 5 3の印加電圧により変化（変更）することができる。

図 5 6 ( a ) において、単位トランジスタ 1 5 4のサイズなどを同一にして、グート配線 1 5 3 a、 1 5 3 b の電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ 1 5 4のサイズなどを異ならせ、印加するゲート配線 1 5 3 a、 1 5 3 の電圧を調整することにより、異なる形状の単位トランジスタ 1 5 4の出力電流を同一となるようにしてもよレ、。

図 5 5では、低階調のビットを構成する単位トランジスタ 1 5 4サイズは、高階調を構成する単位トランジスタ 1 5 4よりも小さくした。単位トランジスタ 1 5 4のサイズが小さくなると、出力バラツキが大きくなる。この課題を解決するため、実際には、低階調の単位トランジスタ 1 5 4はチャンネル長 Lを高階調よりも大きくし、単位トランジスタ 1 5 4の面積を小さくならないようにしてバラツキを抑制している。

図 5 7に図示するように低階調領域 Aの範囲の単位トランジスタ 1 5 4のサイズと、高階調領域 Bの範囲の単位トランジスタ 1 5 4のサイズを異ならせると出力ばらつきは 2の曲線が組み合わさったものとなる。しかし、実用上は問題ない。逆に、低階調部の単位トランジスタ 1 5 4 のサイズを高階調部の単位トランジスタ 1 5 4のサイズよりも大きくすることにより、単位トランジスタ 1 5 4あたりの出力バラツキを小さくすることができて好ましい。

図 5 6のように構成すれば、低階調と高階調の単位トランジスタ 1 5 4のサイズに関わらず、ゲート配線 1 5 3への印加電圧調整により、単位トランジスタ 1 5 4の出力電流を同一にすることができる。

本発明において、ゲート配線 1 5 3は 1 5 3 a と 1 5 3 bの 2種類として説明しているがこれに限定するものではない。 3種類以上であってもよい。また、単位トランジスタ 1 5 4の形状なども 3種類以上であつてもよい。

図 5 6 ( b ) は単位トランジスタ 1 5 4サイズを同一にし、 2つのゲート配線 1 5 3で構成した実施例である。図 5 6 ( b ) の一番上の 2個の単位トランジスタ 1 5 4は L S B ( 0ビット目）であり、 2段目の 4 個の単位トランジスタ 1 5 4は 1 ビット目、 3段目の 8個の単位トランジスタ 1 5 4の組は 2ビット目である。また、ゲート配線 1 5 3 bに接続された 4組目の 8個の単位トランジスタ 1 5 4は 3ビット目である。図 5 6 ( b ) においても、ゲート配線 1 5 3 a とゲート配線 1 5 3 b の印加電圧を変化させることにより、各単位トランジスタ 1 5 4のサイズ、形状が同一であっても、各単位トランジスタ 1 5 4の出力電流をゲ一ト配線 1 5 3の印加電圧により変化（変更）することができる。

図 5 6 ( b ) では低階調部に該当するグート配線 1 5 3 aに接続された単位トランジスタ 1 5 4 aの 1つの出力電流は、高階調部に該当するゲート配線 1 5 3 bに接続された単位トランジスタ 1 5 4の出力電流の 1 Z2となるように構成している。単位トランジスタ 1 5 4 a と単位トランジスタ 1 5 4とは同一形状としている。

単位トランジスタ 1 5 4 aの出力電流を単位トランジスタ 1 5 4の 1 / 2とするためにゲート配線 1 5 3 aに印加する電圧をグート配線 1 5 3 bよりも低くしている。ゲート配線 1 5 3に印加する電圧を調整することにより単位トランジスタ 1 5 4 a と単位トランジスタ 1 54の形状が略同一であっても出力電流を変化あるいは調整することができる。なお、図 5 6の実施例において、ゲート配線 1 5 3の印加電圧を変化するとして説明をした。ゲート配線 1 5 3の印加電圧はソースドライバ回路（ I C) 1 4の外部から印加することもできることは言うまでもない。しかし、一般的には単位トランジスタ 1 5 4とカレントミラー対をなすトランジスタ 1 5 8 b (トランジスタ群 4 3 1 b ) の構成あるいはサイズを変化あるいは設計もしくは構成を行うことにより、グート配線 1 5 3の電圧を調整もしくは変更することができる。また、単位トランジスタ 1 5 4とカレントミラー対をなすトランジスタ 1 5 8 b ( 卜ランジスタ群 4 3 1 b ) に流す電流 I cを変更あるいは調整できることは言うまでもない。

図 5 8は、高階調側の単位トランジスタ 1 5 4 a (D 2、 D 3、 D

4 ) は 2の乗数個を配置している。一方、低階調側の単位トランジスタ 1 5 4 b (D l、 D 2 ) も 2の乗数個を配置している。なお、以上の 2の乗数個であるのは、単位トランジスタで構成されている場である。. 単位トランジスタがサプトランジスタで構成されている場合は、作製するサブトランジスタの個数は整数倍となる。

単位トランジスタ 1 5 4 a と単位トランジスタ 1 5 4 bの単位出力電流は異ならせている（ 1 5 4 bの単位電流のほうが、 1 54 aよりも小さい。たとえば、単位トランジスタの Wを低階調側のほうを狭くしている）。低階調側も高階調側の単位トランジスタ 1 5 4も共通のゲート配線 1 5 3で接続されており、カレントミラー回路を構成するトランジスタ 1 5 8 に流れる基準電流 I cで制御される。

図 5 9は、高階調側の単位トランジスタ 1 5 4 a (D 2、 D 3、 D

4 ) は 2の乗数個を配置している。一方、低階調側の単位トランジスタ 1 5 4 b (D l、 D 2 ) も 2の乗数個を配置している。高階調側の単位トランジスタ 1 54 aはトランジスタ 1 5 8 b hとカレントミラー回路を構成している。また、トランジスタ 1 5 8 b hに流れる基準電流は I c hである。一方、低階調側の単位トランジスタ 1 54 b はトランジスタ 1 5 8 b 1 とカレントミラー回路を構成している。また、トランジスタ 1 5 8 b 1 に流れる基準電流は I c 1である。

以上に構成することにより、単位トランジスタ 1 5 4 a と単位トランジスタ 1 54 bの単位出力電流は異ならせている（ 1 54 bの単位電流のほうが、 1 5 4 aよりも小さい）。低階調側と高階調側の単位トランジスタ 1 54は異なるゲート配線 1 5 3で接続されている。

以上のように、本発明では多数の変形実施例がある。たとえば、図 5 8 と図 5 9との組合せも例示される。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。また、一部の単位トランジスタ 1 5 4を大きくしてもよく、また小さくしてもよレヽ。

単位トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 5 4、トランジスタ群 4 3 1 bを構成するトランジスタ 1 5 8 bは、 Nチャンネルトランジスタで構成（形成）することが好ましい。これは、 Nチャンネルトランジスタは、 Pチャンネルトランジスタに比較して単位トランジスタ面積あたりに対する出力パラツキが小さいからである。したがつて、単位トランジスタ 1 54などを Nチャンネルで構成することにより、ソースドライバ I Cサイズを小さくすることができる。

なお、単位トランジスタ 1 54を Nチャンネルで形成することは、ソースドライノ I C I 4をシンクタイプ（吸い込み電流方式）にすることになる。したがって、画素 1 6の駆動用トランジスタ 1 1 aは Pチャンネルトランジスタで構成することが好ましい。

図 1 5 9のグラフは Pチヤンネルトランジスタと Nチヤンネルトランジスタのサイズ（WL) を同一にし、出力電流を同一にした場合の出力バラツキをしめしている。横軸は、 1出力を構成するトランジスタ群 4 3 1 cの総面積 S cの面積比である。面積 S cが大きくなるほど、出力バラツキは小さいなる。

縦軸は、出力バラツキの比を示している。図 1 5 9では、 Nチャンネルトランジスタの総面積 S cを 1の時の出力バラツキを 1 としている。図 1 5 9に図示するように、 Nチャンネルトランジスタの総面積 S c が 4倍になると出力バラツキは 0. 5になる。 Nチャンネルトランジスタの総面積 S cが 8倍になると出力パラツキは 0 · 2 5になる。つまり、本発明の結果から出力パラツキは 1 / S cに比例する。

Nチャンネルトランジスタの総面積 S c と Pチャンネルトランジスタの総面積 S cが同一の時、出力パラツキは 1. 4倍になる。 Pチャンネルトランジスタの総面積 S cが Nチヤンネルトランジスタの総面積 S c の 2倍の時、出力バラツキは同一になる。つまり、出カバラツキは、 N チャンネルトランジスタの総面積 S c /2 = Pチヤンネルトランジスタの総面積 S cの関係がある。

以上の結果から単位トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 54、トランジスタ群 4 3 1 bを構成するトランジスタ 1 5 8 b は、 Nチャンネルトランジスタで構成（形成）することが好ましい。出力段は単位トランジスタ 1 54などで形成し、トンジスタ群 4 3 1 c とトランジスタ 1 5 8 bもしくはトランジスタ 1 5 8 bから構成されるトランジスタ群とは、カレントミラー回路を構成する。トランジスタ 1 5 4 c とトランジスタ 1 5 8 b とを近接させることによりカレントミラー比は、ほぼ一定値となる。しかし、パラツキの範囲で変動する場合がある。この場合は、図 1 6 0に図示するように、トリミング（レーザ一トリミング、サンドプラストトリミングなど）により、トランジスタ 1 5 8 bなどを切り離し所定範囲内の力レントミラー比に調整することが有効である。

トリミングは図 1 6 0の A点に実施し、トランジスタ 1 5 8 b 2を切り離すことにより実施する。トランジスタ 1 5 8 bを多く形成し、この複数のトランジスタ 1 5 8 b のうち、 1つ以上をきり流すことにより力レントミラー比を高くすることできる。

なお、好ましくは、図 1 6 1に図示するように、配線 1 5 3の両側にトランジスタ 1 5 8 bを形成または配置する。トリミング点、 A 1または A 2をカットすることにより、 I Cチップの出力端子 1 5 5 a と 1 1 5 nからの出力電流の差を均一化させる。

各出力段のトランジスタ 4 3 1 cの出力パラツキを調整するためには、図 1 6 2のように構成することも有効である。図 1 6 2では各出力トランジスタ群 4 3 1 c ( トランジスタ群に限定するものではない。電流出力回路であればいずれの構成でもよい）とゲート配線 1 5 3 との間に、高抵抗 1 6 2 3を形成または配置している。高抵抗であるため、出力段からの出力電流が微小であっても、抵抗 1 6 2 3で電圧降下する。電圧降下により出力電流を変化させることができる。

抵抗 1 6 2 3のトリミングは、トリミング装置 1 6 2 1力、らのレーザ一光 1 6 2 2で行う。抵抗 1 6 2 3をトリミングして高抵抗値に調整する。

なお、本発明の実施例ではトランジスタ群 4 3 1 cは単位トランジスタ 1 5 4で構成するとしたがこれに限定するものはない。単体トランジスタで構成してもよいし、電流保持回路（後に説明する）で構成してもよい。また、電圧一電流変換（V— I変換）回路であってもよい。つまり、本明細書では出力段はトランジスタ群 4 3 1 cで構成するとして説明するが、これに限定するものではなく、電流出力回路であればいずれの構成であってもよレ、。

図 1 6 3は、トランジスタ 1 5 7 b と複数のトランジスタ 1 5 8 a とカレントミラー回路を構成し、トランジスタ 1 5 8 a とトランジスタ 1 5 8 b とをカレントミラー回路を構成している。また、トランジスタ 1 5 8 b とトランジスタ 4 3 1 c ともカレントミラー回路を構成している。以上の図 1 6 3 ような構成も本発明の範疇である。トリミングによる調整は、各出力段のトランジスタ 1 5 8 bまたはトランジスタ群 4 3 1 cに実施すればよい。

他の構成として、図 1 6 4の構成も例示される。図 1 6 4は本発明のソースドライバ I Cの出力段を概念的に図示したものである。基準電圧 (もしくは I C (回路） 1 4電源電圧） V s と外づけ抵抗 R a、 R bによりゲート配線 1 5 3 aの電位が決定される（調整される）。

各出力段は抵抗 R nと、トランジスタ 1 5 8 a、 1 5 8 bで電流回路が構成される。この電流回路に流れる電流は抵抗 R nにより決定される。トランジスタ 1 5 8 b とトランジスタ群 4 3 1 cはカレントミラー回路を構成する。トランジスタ群 4 3 1 cの出力端子 1 5 5から出力される電流は抵抗 R nをトリミングすることにより行われる。抵抗 R nをレーザ一トリミングすることにより、カレントミラー回路（トランジスタ 1 5 8 b とトランジスタ群 4 3 1 c ) に流れる電流を調整することができる。なお、もちろん、トランジスタ 1 5 8 a、 1 5 8 b部はトランジスタ群を構成してもよい。

I Cチップの左右の出力電流の傾きを調整する（出力端子 1 5 5 a〜 1 5 5 nを同一にする。つまり、出力パラツキがないようにする）ためには、図 1 6 5の構成も有効である。トランジスタ 1 5 8 b の電流 I c 1経路に抵抗 R a 、トランジスタ 1 5 8 b の電流 I c 2経路に抵抗 R b を配置している。抵抗 R a、 R bは内蔵、外づけのいずれでもよい。 R aまたは R b、もしくは R a と R bの両方をトリミングすることにより、ゲート配線 1 5 3に流れる電流 I dが変化する。したがって、ゲート配線 1 5 3 の電圧降下により、出力段 4 3 1 の単位トランジスタ 1 5 4のゲート信号線の電位が変化する。したがって、出力段 4 3 1 a〜 4 3 1 nの出力電流の傾斜分布を補正することができる。

トリミングの概念には、ボリゥムも含まれる。たとえば、図 1 6 5において、抵抗 R a と R bをポリゥムで形成し (配置し）、ボリゥムを調整することによって、電流 I dの大きさを調整できる。また、抵抗が拡散抵抗の場合は加熱により抵抗値を調整あるいは変化させることができる。たとえば、抵抗にレーザー光を照射し、加熱することにより抵抗値を変化させることができる。また、 I Cチップを全体的にあるいは部分的に加熱することにより I Cチップ内に形成または構成された抵抗値を全体的にあるいは一部の抵抗の抵抗値を調整あるいは変化させることができる。 .

以上の事項は、本発明の他の実施例にも適用できることはいうまでもない。また、トリミングとは、抵抗値を変化させる素子トリミングあるいは機能を変化させる機能トリミング、トランジスタなどの素子を配線から切り離す切断トリミング、 1つの抵抗素子を複数に分割する分割トリミング、非接続箇所にレーザー光を照射することにより短絡させ接続するトリミング、ポリゥムなどの抵抗値を調整する調整トリミングも含まれる。また、トランジスタであれば、 S値を変化させること、 μを変化させること、 W L比を変化させ出力電流の大きさを変化させること、立ち上がり電圧位置を変更することなどが例示される。その他、発振周波数を変化すること、カットオフ位置を変化させることも含まれる。つまり、トリミングとは加工、調整、変更の概念である。以上の事項は本発明の他の実施例でも同様である。

他の構成として、図 1 6 6の構成も例示される。図 1 6 6は本発明のソースドライノ I Cの出力段を概念的に図示したものである。電子ボリゥム回路 5 0 1 とオペアンプ 5 0 2によって、ゲート配線 1 5 2 aの電位が決定（調整）される。オペアンプ 5 0 2、抵抗 R 1、トランジスタ 1 5 8 aで定電流回路が構成されている。抵抗 R 1には基準電流 I cが流れる。 R 1に流れる電流値は、オペアンプ 5 0 2の正極端子印加電圧と、抵抗値 R 1の値によって決定される。

したがって、抵抗 R 1をトリミングすることによって、基準電流 I c の大きさを変化させることができる。変化により出力端子 1 5 5からの出力電流の大きさを変更あるいは調整できる。抵抗 R 1は外づけ抵抗にし、ポリゥムとしてもよい。また、電子ボリゥム回路としてもよい。また、アナログ的に入力してもよい。

オペアンプ 5 0 2からの出力電圧は複数のトランジスタ 1 5 8 aのゲート端子に印加され、抵抗 R 1に電流 I cが流れる。この電流 I cは分割され、トランジスタ 1 5 8 bに流れる。この電流によりゲート配線 1 5 3 bを所定の電位にする。ゲート配線 1 5 3 bを複数の箇所に配置されたトランジスタ 1 5 8 bにより電位が固定される。そのため、ゲート配線 1 5 3 bに電位傾きが発生しにくく、出力端子 1 5 5からの出カバラツキが減少する。

以上の実施例は、図 4 3に図示するように、階調ビットに対応して単位トランジスタ 1 5 4が形成され、オン（端子 1 5 5に電流を出力する）する単位トランジスタ 1 5 4の個数を変化させることにより出力電流を変化させるものである。たとえば、図 4 3では、 D 5ビットには 3 2個の単位トランジスタ 1 54が配置されており、 D 0ビットには 1個の単位トランジスタ 1 54が配置（形成）されており、 D 1 ビットには 2個の単位トランジスタ 1 54が配置（形成）されている。

しかし、本発明はこれに限定するものではない。たとえば、図 1 6 7 に図示するように、各ビットを大きさの異なるトランジスタで構成してもよい。図 1 6 7において、トランジスタ 1 5 4 bはトランジスタ 1 5

4 aの略 2倍の電流を出力し、トランジスタ 1 54 f はトランジスタ 1

54 eの略 2倍の電流を出力する。以上のように、本発明は出力段 4 3 1 cが単位トランジスタ 1 54で構成されていることに限定するものではない。

図 1 6 5はゲート配線 1 5 3の両端をトランジスタ 1 5 8 bで保持する構成であり、図 1 6 6はゲート配線 1 5 3の複数のトランジスタ 1 5 8 bで電位保持する構成である。本発明はこれに限定するものではない。たとえば、図 1 6 8に図示するように、ゲート配線 1 5 3の一端をトランジスタ 1 6 8 1で保持し、トランジスタ 1 6 8 1に流れる電流 I dでゲート配線 1 5 3の電位傾きを調整してもよい。トランジスタ 1 6 8 1 はグート端子に接続された抵抗 R a と R bの分圧電で流れる電流が調整される。抵抗 R bはボリゥムに構成するカトリミングにより抵抗値を調整する。基本的には、トランジスタ 1 6 8 1に流れる電流は微小である。

しかし、特殊な動作方法として、トランジスタ 1 6 8 1を完全にすることにより、グート配線 1 5 3の電位をグランド電圧近くに低下される方法が例示される。グート配線 1 5 3をグランド電圧近くに低下させることによりトランジスタ群 4 3 1 cの単位トランジスタ 1 54をオフ状態にできる。つまり、トランジスタ 1 6 8 1の動作により、出力端子 1 5 5の出力電流をオンオフ制御することができる。

以上の実施例では、トランジスタ（ 1 5 8、 1 5 4など）をトリミングあるいは調整することにより出力電流などを変化あるいは変更もしくは調整するとした。調整などするトランジスタは具体的には図 1 6 9に図示するように構成することが好ましい。図 1 6 9は調整などするトランジスタ 1 6 9 4の構成を概念的に図示したものである。トランジスタ 1 6 9 4はゲート端子 1 6 9 2、ソース端子 1 6 9 1 、ドレイン端子 1

6 9 3で構成される。ドレイン端子 1 6 9 3はトリミングしやすいように、複数に分割されている（ドレイン端子 1 6 9 3 a、 1 6 9 3 b、 1

6 9 3 c ；)。図 1 6 9 ( a ) の A線でカットすることにより、ドレイン端子 1 6 9 3 eはカットされ、トランジスタ 1 6 9 3の出力電流を減少させることができる。

図 1 6 9 ( b ) はドレイン端子 1 6 9 3のトリミングする間隔を変化させたものである。減少させる電流の大きさに応じて、 1箇所以上のドレイン端子 1 6 9 3をトリミングし、出力電流を調整する。図 1 6 9 ( b ) では B線の箇所とトリミングしている。

図 1 7 0は図 1 6 9の変形例である。図 1 7 0 ( a ) はゲート端子 1 6 9 2を 1 6 9 2 a と 1 6 9 2 bに分割した例である。また、図 1 7 0 ( b ) はドレイン端子 1 6 9 3 とソース端子 1 6 9 1にトリミング箇所 (C線、 D線）を設けた実施例である。

図 1 6 9、図 1 7 0などのトリミング方式は特に、カスケ一ド接続を担当する素子（トランジスタなど）に対して実施すると効果がある。力スケード接続で受け渡す電流の大きさをトリミングにより調整できるため、良好なカスケード接続を実現できるからである。以上の事項は本発明の他の実施例にも適用できる。

なお、以上の実施例では、ドレイン端子 1 6 9 3あるいはソース端子 1 6 9 1 を 1箇所あるいは複数箇所をトリミングするとしたが、本発明はこれに限定するものではない。たとえば、ゲート端子 1 6 9 2をトリミングしてもよい。また、トリミングだけに限定するものではなく、トランジスタ 1 6 9 4の半導体膜に、レーザー光あるいは熱的エネルギーを照射し、トランジスタ 1 6 9 4を劣化させることにより、出力電流などを調整してもよいことは言うまでもない。また、図 1 6 9、図 1 7 0 などの実施例はトランジスタだけに限定されるものではなく、ダイォード、水晶、サイリスタ、コンデンサ、抵抗などに適用してもよいことはいうまでもない。

また、図 1 6 7に図示するように、各ビットでトランジスタサイズが異なる場合（ビットの大きさに比例する場合など）は、トリミングする長さ（ドレインなどの長さ）もビットの大きさに比例するように構成することが好ましい。この実施例を図 1 7 5 ( a ) ( b ) ( c ) に図示している。

図 1 7 5 ( a ) ( b ) ( c ) では、図 1 7 5 ( a ) が下位ビットであり、図 1 7 5 ( c ) が上位ビットである。また、図 1 7 5 ( b ) が図 1 7 5 ( a ) と図 1 7 5 ( c ) の中間ビットの状態（構成）である。下位ビットのトリミング長さ Aは、上位ビットのトリミングさ Cよりも短くなるように構成している。トリミング長さは、トランジスタの電流変化量に比例する。したがって、上位ビットのトランジスタの方がトリミング変化量は大きくなるように構成している。以上のように、本発明はトランジスタの大きさ、ビット位置などに応じて変化させてもよいことはいうまでもない。つまり、各ビットで一様にすることに限定されるものではない。

図 4 3は、各ビットに必要数の単位トランジスタ 1 5 4を形成または配置した例である。しかし、単位トランジスタ 1 5 4は^成パラツキがある。そのため、出力端子 1 5 5からの出力はばらつく。このばらつきを低減するためには、各ビットの出力電流を調整する必要がある。出力電流の調整には、あらかじめ余分の単位トランジスタ 1 5 4を形成しておき、この余分の単位トランジスタ 1 5 4を出力端子 1 5 5から切断することにより調整すればよい。なお、余分の単位トランジスタ 1 5 4は他の単位トランジスタ 1 5 4 と同一サイズにする必要はない。余分の単位トランジスタ 1 5 4は小さめに形成（分担する出力電流を小さく）することが好ましい。

図 1 7 1 は上記説明の実施例である。 D 0ビットには 3つの単位トランジスタ 1 5 4が形成されている。 3つのうち、 1つが正規の単位トランジスタ 1 5 4であり、他の 2つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ 1 5 4 (単位トランジスタ 1 5 4 と呼ぶよりは調整用トランジスタである）である。

同様に、 D 1 ビットには 4つの単位トランジスタ 1 5 4が形成されている。 4つのうち、 2つが正規の単位トランジスタ 1 5 4であり、他の 2つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ 1 5 4 (単位トランジスタ 1 5 4 と呼ぶよりは調整用トランジスタである）である。また、同様に、 D 2ビットには 8つの単位トランジスタ 1 5 4が形成されている。 8つのうち、 4つが正規の単位トランジスタ 1 5 4であり、他の 4つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ 1 5 4 (単位トランジスタ 1 5 4 と呼ぶよりは調整用トランジスタである）である。

以上のように調整用トランジスタ 1 5 4 (図 1 7 1で Bで示す）は出力電流を調整するためにトリミングなどが施される。 Bで示すトランジスタは Aの矢印が示すライン上に配置されている。したがって、レーザ一光などでスキャンする際に、スキャン方向を一方向に移動させるだけで調整用トランジスタをトリミングすることができる。したがって、高速トリミングを実施することができる。

以上の実施例は、出力段が単位トランジスタ 1 5 4などで構成された実施例である。しかし、トリミングなどにより出力電流を調整する方法などは、本発明はこれに限定されるものではない。図 1 7 2に図示するように、各出力端子 1 5 5に接続される出力段をオペアンプ 5 0 2 とトランジスタ 1 5 8 bおよび抵抗 R 1で形成した実施例にも適用できる。図 1 7 2で図示する各出力段は、オペアンプ 5 0 2 とトランジスタ 1 5 8 bおよび抵抗 R 1で電流回路を構成している。電流の大きさは抵抗 R 1で調整され、階調は、回路 8 6 2から出力される階調電圧により表現される。

図 1 7 2で図示する各出力段は、レーザー装置 1 6 2 1などによりレ一ザ一光 1 6 2 2などが照射されトリミングされる。各出力段に対応する抵抗 R 1 を順次トリミングしていくことにより、出力電流のバラツキが発生しないようにすることができる。

なお、図 1 7 2では、回路 8 6 2から出力されるアナログ電圧で出力電流が決定される。ただし、本発明はこれに限定するものではなく、図 1 7 4に図示するように、デジタル 8 ビットのデジタルデータを D A回路 6 6 1でアナ口グ電圧に変換し、オペアンプ 5 0 2 aに印加してもよいことは言うまでもない。

また、図 .2 0 9に図示するように、出力段は、映像データに対応する電流 I cを流すトランジスタ 1 5 8 b と 1対 1で構成されるトランジスタ 1 5 4からなるカレントミラー回路で構成してもよい。各出力段には、 D A回路 5 0 1 とオペアンプ 5 0 2、内蔵抵抗 R l 、トランジスタ 1 5 8 aなどからなる電流回路が構成されている。抵抗 R 1にトリミングなどを施すことにより出力ばらつきは極めて小さくすることができる。図 2 1 0は図 2 0 9の類似の構成である。サンプリング回路 8 6 2力ら映像データに対応する電流 I cがトランジスタ 1 5 8 bに供給される。トランジスタ 1 5 8 b とトランジスタ 1 5 4とは N倍のカレントミラー回路を構成している。

図 1 7 2は抵抗 R 1を必要に応じて順次トリミングするとしたが、本発明はこれに限定するものではない。たとえば、図 1 7 3に図示するように出力段 4 3 1 cを必要に応じてトリミングしてもよいことはいうまでもない。トリミングの必要度の判断は、端子 1 5 5を検査用の端子 1 7 3 4などに接触させ、選択スィツチ 1 7 3 1、共通線 1 7 3 2を介して電流計（電流測定手段） 1 7 3 3に接続する。選択スィツチ 1 7 3 1 は順次オンし、出力段 4 3 1 cからの電流を電流計 1 7 3 3に印加する。トリミング手段 1 6 3 2は電流計 1 7 3 3の測定電流値に基づき、単位トランジスタ、抵抗などをトリミングして所定値に調整する。

以上の実施例は、電流の出力段などをトリミングして出力電流バラッキなどを変更あるいは調整するものであった。しかし、本発明はこれに限定するものではない。たとえば、図 1 7 6に図示するように基準電流を発生あるいは所定値にする抵抗 R a、 R bなどをトリミングすることにより、基準電流 I cを調整し、出力電流を変化あるいは調整してもよいことは言うまでもない。

図 6 0などの回路構成ではホワイトパランス調整が容易である。まず、 R G Bの電子ボリウム 5 0 1を同一の設定値に調整する。次に外付け抵抗 R l r、 R l g、 R 1 bを調整してホワイトパランスを調整する。

ソースドライバ回路（ I C ) 1 4では、いずれかの電子ボリゥムの設定値でホワイトパランスをとれば電子ポリゥム 5 0 1の値を同一にすればホワイトパランスを維持したまま、表示画面 1 4 4の輝度調整を行えるという特徴がある。なお、 6 0 1は基準電流回路である。図 6 0は、トランジスタ群 4 3 1 cの両側から給電する構成である力上記事項はこれに限定するものではない。図 6 1に図示するように、片側給電構成でも同様である。まず、 R、 G、 Bの電子ボリゥム 5 0 1が同一の設定値で、外付け抵抗 R 1 r、 R i g , R i bを調整してホワイトバランスをとる。一般的に R回路の I c r、 G回路の l e g、 B回路の I c bを各 RGBの E L素子の発光効率を考慮して所定の比率とすることによりホワイトバランスをとる。

ソースドライバ回路（ I C) 1 4では、どこかの電子ボリゥムの設定値でホワイトバランスをとれば電子ポリゥム 5 0 1の値を同一にすればホワイトパランスを維持したまま、表示画面 1 44の輝度調整を行えるという特徴がある。なお、 RGBの電子ボリゥムは、 R、 G、 B独立に形成または配置することが好ましいが、これに限定するものではない。たとえば、 R、 G、 Bで 1つの電子ボリゥム 5 0 1でもホワイトパランスを維持したまま画面輝度を調整することが可能である。

本発明では、ソースドライバ回路（ I C) 1 4の内部に電子ボリゥムを形成または配置することのより、ソースドライバ回路（ I C) 1 4の外部からのデジタルデータ制御により基準電流を可変あるいは変更することができる。この事項は、電流駆動ドライバにおいて萆要な事項である。電流駆動では、映像データが E L素子 1 5に流れる電流に比例する。したがって、映像データを口ジック処理することにより全 E L素子に流れる電流を制御できる。基準電流も E L素子 1 5に流れる電流に比例するから、基準電流をデジタル制御することにより、全 E L素子 1 5に流れる電流を制御できる。以上のことから、映像データに基づき、基準電流制御を実施することにより、表示輝度のダイナミックレンジの拡大などを容易に実現できる。

基準電流の変更あるいは変化させることにより、単位トランジスタ 1 5 4の出力電流を変化することができる。たとえば、基準電流 I c力 S 1 0 0 w Aの時に、 1つの単位トランジスタ 1 54がオン状態での出力電流が 1 μ Aとする。この状態で、基準電流 I cを 5 0 Aにすれば、 1 つの単位トランジスタ 1 5 4の出力電流は 0. 5 / Aとなる。同様に、基準電流 I cを 2 0 0 Aにすれば、 1つの単位トランジスタ 1 54の出力電流は 2. O ^ Aとなる。つまり、基準電流 I c と単位トランジスタ 1 54の出力電流 I dは比例関係を満足することが好ましい（図 6 2 の実線 a を参照のこと）。

基準電流 I cを設定する設定データと基準電流 I c とは比例関係となるように構成することが好ましい。たとえば、設定データが 1の時、基準電流 I cが Ι Ο Ο μ Αとし、これと基底とするならば、設定データが 1 0 0の時、基準電流 I cが 2 0 0 Ζ Αとなるようにする。つまり、設定データが 1増加すると、基準電流 ΐ cが 1 μ Α増加するように構成することが好ましい。

以上のように構成することにより、電子ボリウム 5 0 1の設定データにより、 R G Bの基準電流（ I c r、 l e g , I c b ) は線形関係を保持したまま変化することができる。したがって、線形関係を保持していることから、いずれかの設定データ時に、ホワイトパランスを調整すれば、どの設定データの時でもホワイトパランスが維持される。この構成において、先に説明した外付け抵抗 R l r、 R l g、 R i bを調整してホワイトパランスを構成は重要性がある（特徴ある構成である）。

以上の実施例では、外付け抵抗でホワイトパランスを調整するとしたが、抵抗 R 1は I Cチップに内蔵させてもよいことは言うまでもない。また、図 6 3に図示するように、抵抗値を調整あるいは制御するスィツチ Sを付加してもよい。たとえば、図 6 3 ( a ) はスィッチ S Iの選択により外付け抵抗は R 1 となる。また、スィッチ S 2の選択により、外付け抵抗は R 2 となる。また、スィッチ S 1 と S 2の両方野の選択により、外付け抵抗は R 1 と R 2 とを並列に接続した抵抗値になる。

図 6 3 ( b ) は直列に抵抗 R 1 と R 2を接続し、スィッチ Sの制御により外付け抵抗を R 1 + R 2 としたり、 R 1 としたりできるように構成したものである。

図 6 3のように構成することにより、基準電流 I c の変化範囲を拡大することができる。つまり、電子ボリウム 5 0 1の設定データだけでなく、スィッチ Sの制御により基準電流を調整できるからである。したがつて、本発明の E L表示パネルの輝度調整範囲 (ダイナミックレンジ) を拡大できる。

本発明において、電子ボリウム 5 0 1 の 1 ステップ変化による基準電流の変化は 3 %程度にしている。たとえば、基準電流が 1倍から 3倍まで変化し、電子ボリゥムのステップ数が 6 ビットの 6 4ステップであれば、（ 3 _ 1 ) / 6 4 = 0 . 0 3 となり、約 3 %である。

1ステップあたりの基準電流の変化が大きいと、電子ポリゥムを変化させた時の表示画面 1 4 4輝度変化が大きく、変化した時にフリツ力として認識されてしまう。逆に、 1ステップあたりの基準電流変化が小さいと、表示画面 1 4 4輝度変化が小さく輝度調整のダイナミック変化が乏しくなる。また、ステップ数を大きくすることは、電子ボリゥム 5 0 1サイズを大きくすることに直結し、ソースドライバ I C 1 4のサイズを大きくな.りコストが高くなる。

以上のことから、 1ステップあたりの基準電流の変化は、 1 %以上 8 % 以下のきざみにすることが好ましい（ただい、基底を基準としている）。さらには、 1 %以上 5 %以下のきざみにすることが好ましい。たとえば、電子ボリウム 5 0 1が 8 ビット ( 2 5 6 ステップ) とし、基準電流の変化が 1倍から 1 0倍までとすると、（ 1 0— 1 ) / 2 5 6 = 3 . 5 %きざみとなり、条件 1 %以上 5 %以下を満足している。

以上の実施例では 1ステップあたりの基準電流の変化として説明したが、基準電流の変化は、画面輝度の変化であるから、電子ボリゥム 5 0 1の 1ステップあたりの表示画面 1 4 4輝度変化あるいはァノード（もしくは力ソード）電流の変化としても言い換えることができることは言うまでもない。

以上の実施例において、図 6 2の実線 aに図示するように、基準電流 I c と単位トランジスタ 1 5 4の出力電流 I dは比例関係を満足することが好ましいとしたが、これに限定するものではない。たとえば、図 6 2の点線 bで示すように、非線形（ 1 . 8乗から 2 . 8乗の範囲が好ましい）としてもよい。非線形（ 1 . 8乗から 2 . 8乗の範囲が好ましレ、）とすることにより、電子ボリゥム 5 0 1の設計データに対する基準電流の'変化が人間の視覚特性の 2乗カーブに近づくため、階調特性が良好となる。

なお、以上の実施例では、電子ボリウム 5 0 1の設定データで基準電流を変化させるとしたが、これに限定するものではない。図 6 4、図 6 5に図示するように電圧入出力端子 6 4 3により基準電流を変化あるいは調整もしくは制御してもよいことは言うまでもない。

図 5 0、図 6 0、図 6 1などのの電子ポリウム 5 0 1の構成は、図 6 4のように構成してもよい。図 6 4において、ラダー抵抗 6 4 1 (抵抗アレイあるいはトランジスタアレイ）とスィッチ 6 4 2が電子ボリウム 5 0 1に対応する。なお、ラダー抵抗 6 4 1は一定間隔あるいは所定の間隔きざみの電圧を発生する手段であればいずれでもよい。たとえば、トランジスタをダイォード接続してもよいし、トランジスタのオン抵抗で構成あるいは形成してよいことはいうまでもない。

また、基準電流 I cを発生する電子ポリウム 5 0 1 もしくは基準電流 I cを発生する手段は、図 5 0 0のように構成することが好ましい。なお、図 5 0 0は図 6 5を例示して説明する構成であり、図 6 5の構成に限定されるものではない。本発明の他の構成にも適用できることは言うまでもない。また、以降に説明するプリチャージ電圧 V p c発生回路にも適用できることも言うまでもない。

図 5 0 0に図示するように、電子ボリウム 5 0 1内にはソースドライバ回路（ I C ) 1 4内蔵の抵抗 Rが直列に形成または配置されている。また、スィッチ S 1 と基準電圧 V s t d間は内蔵抵抗 R aで接続させている。スィッチ S nとグランド電圧 G N D間は内蔵抵抗 R bで接続されている。基準電圧 V s t dは、精密な固定電圧である。したがって、 E L表示パネルの V d d電圧が変動しても V s t d電圧は変動しない。 V s t dが変化すると基準電流 I cが変動するため、この変動を防止し、表示パネルの輝度を一定にするためである。

以上のように、抵抗 R a、抵抗 R、抵抗 R bをソースドライバ回路（ I C ) 1 4の内蔵抵抗（ポリシリ抵抗）で形成しているため、抵抗 R a、抵抗 R、抵抗 R bの相対値は個々のソースドライバ回路（ I C ) 1 4のポリシリ（ポリシリコン）抵抗のシート抵抗値が変動しても変動しない。したがって、ソースドライバ回路（ I C ) 1 4では基準電流 I cのバラツキが発生しない。

Rの基準電流 I c rは電子ボリウム 5 0 1の出力電圧と抵抗 R 1 rで決定される。 Gの基準電流 I c gは電子ポリウム 5 0 1の出力電圧と抵抗 R i gで決定される。 Bの基準電流 I c bは電子ポリウム 5 0 1の出力電圧と抵抗 R 1 で決定される。基準電圧 V s t dを R G Bで共通にし、抵抗 R 1 r、抵抗 R 1 g、抵抗 R 1 bでホワイトパランスが調整される。また、電子ボリゥム 5 0 1には、内蔵抵抗 R a、抵抗 R、抵抗 R bの相対値を一致させ、電子ボリウム 5 0 1の電圧も V s t dとしている。したがって、基準電流 I c r、 I c g、 I c bはソースドライバ回路（ I C ) 1 4間で精度よく一定に維持することができる。基準電流 I cを変化させる I D A T Aはコントローラ回路（ I C ) 7 6 0で制御する。

抵抗 R 1 r、抵抗 R 1 g、抵抗 R 1 bは外づけ抵抗あるいは外づけの可変抵抗である。また、基準電圧 V s t dを用いない場合、あるいは V s t dに該当する電圧を変化あるいは調整したい場合は、スィッチ S W 1で外部電圧 V s を印加できるように構成しておくことが好ましい。さらに、 S 1スィッチの電位を変化あるいは変更できるように、スィッチ S W 2で外部電圧 V aを印加できるように構成することが好ましい。また、図 5 0 0には図示していないが、スィッチ S nの出力電圧も変更できるように、電圧印加端子をソースドライバ回路（ I C ) 1 4外部に引き出しておくことが好ましい。

ここで、主として図 5 0 1 を参照しながら、赤色の画素に印加する基準電流 I c rの大きさを規定するトランジスタ 1 5 8 a r と、緑色の画素に印加する基準電流 I c gの大きさを規定するトランジスタ 1 5 8 a g と、青色の画素に印加する基準電流 I c bの大きさを規定するトランジスタ 1 5 8 a b と、トランジスタ 1 5 8 a r とトランジスタ 1 5 8 a g とトランジスタ 1 5 8 a b とを制御する制御手段 5 0 1 ( 5 0 1 a , 5 0 1 b ) とを具備し、制御手段 5 0 1 ( 5 0 1 a、 5 0 1 b ) は、基準電流 I c r と基準電流 I c g と基準電流 I c b の大きさを比例して変化させる、ソースドライバ回路（ I C) 1 4 とこのソースドライバ回路（ I C) 1 4を用いた E L表示装置（E L表示パネル）について説明する。基準電圧 V s t dも図 5 0 1に図示するように、 D A変換回路 5 0 1 bに印加するデータにより、変更あるいは可変できるように構成することが好ましい。また、図 5 0 2に図示するように、トランジスタ 1 5 8 とオペアンプからなる定電流回路で電流 I rを発生し、この電流 I rを電子ポリゥム 5 0 1の内蔵抵抗 Rに流して、 b端子から出力される電圧を変化できるように構成してもよい。

以上のラダー抵抗 6 4 1 とスィツチ回路 6 4 2などからなる構成、方式あるいは電圧入出力端子 6 4 3の構成、方式などは、図 7 5などのプリチャージ構成に適用できることはいうまでもない。また、図 1 4 6、図 1 4 7などのカラーマネージメント処理構成にも適用できる。また、図 1 4 0、図 1 4 1、図 1 4 3、図 6 0 7などの電圧プログラム構成にも適用できることはいうまでもない。

また、図 6 4、図 6 5の構成は、図 5 6、図 5 7の構成にも適用できる。また、図 5 0などのように、ソースドライバ回路（ I C) 1 4の両側から基準電流を印加する構成にも適用できる。また、図 4 6、図 6 1 などにも適用できることはいうまでもない。

図 6 4において、トランジスタ 1 5 8 a rが R回路の基準電流 I c r を発生させ、トランジスタ 1 5 8 a gが G回路の基準電流 I c gを発生させる。また、トランジスタ 1 5 8 a bが B回路の基準電流 I c bを発生させる。

図 6 4ではラダー抵抗 6 4 1を RGBの 3つのスィッチ回路（ 6 4 2 r、 6 4 2 g、 6 4 2 b ) で共用している。したがって、ソースドライパ回路（ I C) 1 4内のラダー抵抗 6 4 1の形成面積を小さくすることができる。

図 6 4、図 6 5においても、スィッチ回路 6 4 2の設定データにより、 RGBの基準電流（ I c r、 l e g , I c b ) は線形関係を保持したまま変化することができる。したがって、線形関係を保持していることから、いずれかの設定データ時に、ホワイトパランスを調整すれば、どの設定データの時でもホワイトパランスが維持される。この構成において、先に説明した外付け抵抗 R l r、 R l g、 R i bを調整してホワイトパランスをとることができる。

図 6 4において、電圧入出力端子 6 4 3はドライバ I C (回路） 1 4 の外部からのアナ口グ電圧を入力する端子である。アナログ電圧により基準電流 I cを変化あるいは調整することができる。したがって、スィツチ回路 6 4 2のよらず、ホワイトバランス調整、表示画面 1 44輝度調整を実施することができる。

図 3 4 6は図 6 5の変形例である。図 3 4 6では電子ポリウム 5 0 1 を赤色緑色青色用の基準電流発生回路（RGB回路）で共通にし、 RG Bの基準電流の大きさは内蔵あるいは外づけ抵抗 R (赤用 R l、緑用 R 2、青用 R 3) もしくはソースドライバ回路（ I C) 1 4の内蔵抵抗で調整してホワイトパランスを維持している。抵抗 Rが内蔵の場合は、トリミングなどによりホワイトパランスが取れるように調整する。もちろん、外づけ抵抗 Rをボリゥムとしてもよいことは言うまでもない。

また、抵抗 Rは基準電流を調整あるいは設定する手段であればいずれの構成でもよい。ツエナーダイオード、トランジスタ、サイリスタなどの非線形素子であってもよい。また、定電圧レギユレータ、スィッチング電源などの回路あるいは素子であってもよい。また、抵抗 Rの替わりにポジスタ、サーミスタなどの素子でもよい。基準電流の調整あるいは設定とともに、温度補償も同時に実施することができる。その他、基準電流を発生する定電流回路であってもよい。

図 3 4 6では、 I DATA (基準電流を設定するデータ）により電子ポリゥム 5 0 1の内蔵スィッチが指定され、 V x電圧（基準電流を設定する電圧）が電子ポリゥム 5 0 1から出力される。 V x電圧がオペアンプ 5 0 2 (赤用 5 0 2 R、緑用 5 0 2 R、青用 5 0 2 R) の正極端子に印加される。したがって、赤の基準電流 I c r =V x/R l、緑の基準電流 I c r = V x /R 2、青の基準電流 I c r = V x ZR 3 となる。これらの基準電流でホワイトバランスをとる。また、これらの基準電流が R G Bのプログラム電流の大きさが決定される（図 6 0、図 6 1などを参照のこと）。なお、基準電流の設定は、 1フレーム（ 1フィールド）ごとなど比較的長周期で設定するだけでよい。変化する画面（画像）に対応して設定すれば十分だからである。

I D A T Aにより R G Bの基準電流の大きさは変化するが、 I D A T Aの大きさと、 R G Bの基準電流 I c とは線形の関係で変化する。したがって、 I D A T Aが変化してもホワイトバランスは維持される。ま'た、 I D A T Aの大きさに比例して画面 1 4 4の輝度が変化する（ d u t y 比が固定の場合）。つまり、 I D A T Aにより画面輝度 1 4 4をリニアかっホワイトパランスを維持したまま制御することができる。リユアに変化するため、 d u 1; y比制御との組合せ制御も非常に容易になる（図 9 3〜図 1 1 6などを参照のこと）。この点は本発明の有効な特徴である。他の点は、図 6 4、図 6 5などと同様であるので説明を省略する。

図 3 4 6の構成では、電子ポリウム 5 0 1の可変により、 R、 G、 B の基準電流の比率は、同時に変化する（R G Bの基準電流の比率は変化しない）。図 5 2 6に図示するように構成すれば、 Rの基準電流 I c R、 Gの基準電流 I c G、 Bの基準電流 I c Bの大きさを可変することができる。

Rの基準電流 I c Rはスィツチ S r l〜 S 3 Rのクローズの個数で変化させることができる。スィッチ S r 1〜 S r 3のうち、どのスィッチをクローズまたはオープンさせるかはソースドライバ回路（ I C ) 1 4 の外部端子 S a (図示せず） 2 ビットで選択できる。 Rの S a端子に入力されるデータが 0の時は、すべてのスィツチ S r 1〜 S r 3がオーブン状態である。したがって、基準電流 I c Rは 0 となり、端子 4 3 1 c Rからプログラム電流 I wは出力されない。また、過電流 I dも出力されない。 Rの S a端子に入力されるデータが 1の時は、 1つのスィッチ S r 1がクローズ状態となり、スィッチ S r 1および S r 2がオープン状態である。したがって、 1倍の基準電流 I c Rが流れ、：端子 4 3 1 c Rから 1倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 1倍の過電流 I dが出力される。同様に、 Rの S a端子に入力されるデータが 2の時は、スィッチ S r 1 と S r 2がクローズ状態となり、スィッチ S r 3がオープン状態である。したがって、 2倍の基準電流 I c Rが流れ、端子 4 3 1 c Rから 2 倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 2倍の過電流 I dが出力される。 Rの S a 端子に入力されるデータが 3の時は、すべてのスィツチ S r l〜 S r 3 がクローズ状態となる。したがって、 3倍の基準電流 I c Rが流れ、端子 4 3 1 c Rから 3倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 3倍の過電流 I dが出力される。

同様に Gの基準電流 I c Gはスィッチ S g 1〜 S g 3のクローズの個数で変化させることができる。スィッチ S r i〜 S r 3のうち、どのスイッチをクローズまたはオープンさせるかはソースドライバ回路（ I C)

1 4の Gに対応する外部端子 S a (図示せず） 2 ビットで選択できる。 Gの S a端子に入力されるデータが 0の時は、すべてのスィツチ S g 1 〜 S g 3がオープン状態である。したがって、基準電流 I c Gは 0 となり、端子 4 3 1 c Gからプログラム電流 I wは出力されない。また、過電流 I dも出力されない。 Gに対応する S a端子に入力されるデータが

1の時は、 1つのスィッチ S g lがクローズ状態となり、スィッチ S g

1および S g 2がオープン状態である。したがって、 ' 1倍の基準電流 I c Gが流れ、端子 4 3 1 c Gから 1倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 1倍の過電流 I dが出力される。

Gに対応する S a端子に入力されるデータが 2の時は、スィッチ S g 1 と S g 2がクローズ状態となり、スィッチ S g 3がオープン状態である。したがって、 2倍の基準電流 I c Gが流れ、端子 4 3 1 c Gから 2 倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 2倍の過電流 I dが出力される。 Gに対応する. S a端子に入力されるデータが 3の時は、すべてのスィツチ S g 1 〜 S g 3がクローズ状態となる。したがって、 3倍の基準電流 I c Gが流れ、端子 4 3 I c Gから 3倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 3倍の過電流 I dが出力される。

Bについても同様であり、 Bの基準電流 I c Bはスィッチ S b 1〜 S b 3のクローズの個数で変化させることができる。スィッチ S g l〜 S g 3のうち、どのスィッチをクローズまたはオープンさせるかはソースドライバ回路（ I C) 1 4の Bに対応する外部端子 S a (図示せず） 2 ビットで選択できる。 Bに対応する S a端子に入力されるデータが 0の時は、すべてのスィツチ S b 1〜S b 3がオープン状態である。基準電流 I c Bは 0 となり、端子 4 3 1 c Bからプログラム電流 I wは出力されない。ま fこ、過電流 I dも出力されない。

Bに対応する S a端子に入力されるデータが 1の時は、 1つのスイツチ S b lがクローズ状態となり、スィッチ S b 1および S b 2がオーブン状態である。したがって、 1倍の基準電流 I c Bが流れ、端子 4 3 1 c Bから 1倍のプログラム電流 I wは出力される。また、ソースドライパ回路（ I C) 1 4の制御状態に応じて 1倍の過電流 I dが出力される。 Bに対応する S a端子に入力されるデータが 2の時は、スィッチ S b 1 と S b 2がクローズ状態となり、スィッチ S b 3がオープン状態である。したがって、 2倍の基準電流 I c Bが流れ、端子 4 3 1 c Bから 2 倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 2倍の過電流 I dが出力される。 Bに対応する S a端子に入力されるデータが 3の時は、すべてのスィツチ S b 1 〜 S b 3がクローズ状態となる。したがって、 3倍の基準電流 I c Gが流れ、端子 4 3 1 c Bから 3倍のプログラム電流 I wは出力される。また、ソースドライバ回路（ I C) 1 4の制御状態に応じて 3倍の過電流 I dが出力される。

なお、図 6 4、図 6 5などにおいて、スィッチ回路 6 4 2は設定データが 0の時、すべてのスィツチがオープン状態になるように構成されている。したがって、スィッチ回路 6 4 2の設定データが 0で電圧入出力端子 6 4 2の入力電圧が有効になるように制御される。逆に、スィッチ回路 6 4 2の設定データが 0以外の場合は、ラダー抵抗 6 4 1からの電圧がオペアンプ 5 0 2の正極端子に入力される。

電圧入出力端子 6 4 3はスィッチ回路 6 4 2からの出力電圧のモニタ一端子とも機熊する。つまり、ラダー抵抗 6 4 1の選択電圧がスィッチ回路 6 4 2で選択され、選択されたいずれの電圧がオペアンプ 5 0 2に入力されているかをモニターできる。

図 6 4は、ラダー抵抗 6 4 1 (きざみ電圧出力手段）と RGBのスィツチ回路 6 4 2間の配線が多いため、チップ面積を必要とする。図 6 5 は、 R G Bで 1つのスィッチ回路 6 4 2とした実施例である。以上の構成によっても、ホワイトパランス調整などは実用上問題なく実現できる。以上の実施例は、電子ボリウム 5 0 1、スィッチ回路 6 4 2をデジタルの設定データにより変化させるものであった。しかし、本発明はこれに限定するものではない。たとえば、図 6 6 ( a ) ( b ) に図示するように、デジタル一アナログ変換回路（D/A回路） 6 6 1により、ォペアンプ 5 0 2の入力電圧（ c点で示す）を変化（変更）して基準電流 I c を制御してもよいことは言うまでもない。

図 3 7 1は、基準電流を調整あるいは制御する構成あるいは方式の他の実施例である。 RGBの基準電流は抵抗 R 1 (R l r、 R l g、 R 1 b ) により決定される。また、抵抗 R l (R l r、 R l g、 R i b ) によりホワイトバランスが調整される。抵抗 R 1 (R l r、 R l g、 R l b ) は外づけ抵抗である。

抵抗 R s も外づけ抵抗である。抵抗 R sを変化させることにより、ソースドライバ I C 1 4の輝度がホワイトバランスを維持したまま調整することができる。したがって、複数のソースドライノく I C 1 4をカスケ一ド接続する時は、抵抗 R s を調整することにより容易に実現することができる。抵抗 R sはポリゥムで構成してもよい。また、トリミングで抵抗調整を実施してもよい。また、電子ポリゥムで調整あるいは可変してもよい。

図 3 7 8は抵抗 R 1の端子電圧を電子ボリウム 5 0 1 bで変更する構成である。電子ボリウム 5 0 1 bは DATAにより変化させる。抵抗 R 1 r の一端子には電子ボリウム 5 0 1 b Rの出力電圧が印加される。電子ポリゥム 5 0 1 b Rの出力電圧は 8 ビットの R D a t aにより変化させることができる。したがって、 RD a t aにより基準電流 I rが変化する。

同様に、抵抗 R 1 gの一端子には電子ポリウム 5 0 1 b Gの出力電圧が印加される。電子ボリゥム 5 0 1 b Gの出力電圧は 8ビットの GD a t aにより変化させることができる。したがって、 G D a t aにより基準電流 I gが変化する。また、同様に、抵抗 R 1 bの一端子には電子ボリウム 5 0 1 b Bの出力電圧が印加される。電子ポリウム 5 0 1 b Bの出力電圧は 8ビットの B D a t aにより変化させることができる。したがって、 BD a t aにより基準電流 I bが変化する。

以上の構成により、電子ポリウム 5 0 1 bを制御することにより、ホワイトバランスが調整され、また、基準電流を調整できる。

図 3 7 9は図 3 7 7の変形例である。抵抗 R sを電子ボリゥム構成にしている。また電子ボリゥム 5 0 1をソースドライバ回路（ I C) 1 4 に内蔵させている。電子ボリゥム 5 0 1の出力電圧は、 S ATAにより変化あるいは制御することができる。 S DAT Aにより抵抗 R l (R 1 r、 R l g、 R i b) の端子電圧を制御することができる。 RGBの基準電流は抵抗 R 1 (R l r、 R l g、 R l b ) により決定される。また、抵抗 R l (R l r、 R l g、 R i b ) によりホワイトパランスが調整される。抵抗 R 1 (R l r、 R l g、 R i b) は外づけ抵抗である。他の事項は図 3 7 7と同様あるいは類似であるので説明を省略する。

なお、以上の実施例は相互に組み合わせて実施できることはいうまでもない。また、本発明の他の実施例と組み合わせることができることも言うまでもない。

図 44に図示するようなソースドライバ回路（ I C) 1 4では、特に表示パネルに画像を表示するとソース信号線 1 8に印加された電流によりソース信号線 1 8電位が変動する。この電位変動によいソースドライバ I C 1 4のゲート配線 1 5 3がゆれる課題がある（図 5 2を参照のこと）。図 5 2に図示するように、ソース信号線 1 8に印加される映像信号が変化するボイントでゲ一ト配線 1 5 3にリンキングが発生する。リンキングによりゲート配線 1 5 3の電位が変化するから、単位トランジスタ 1 54のゲート電位が変化し、出力電流が変動する。特に、ゲート配線 1 5 3の電位変動は、ゲート信号線 1 4に沿ったクロストーク（横クロストーク）となる。

この揺れ（ゲート配線 1 5 3のリンキング（図 5 2を参照のこと））は、ソースドライバ I C 1 4の電源電圧が影響する。電源電圧が高いほどリンキングする波高値が大きくなるからでる。最悪、電源電圧も振幅する。ゲート配線 1 5 3の電圧は、定常値が 0. 5 5〜 0. 6 5 (V) である。したがって、わずかなリンキングの発生でも出力電流の大きさの変動値は大きい。

図 6 7はソースドライノ I C 1 4の電源電圧が 1. 8 (V) の時を基準にしたゲート配線の電位変動比率である。変動比率はソースドライバ I C 1 4の電源電圧が高くなるにつれて変動比率も大きくなる。変動比率の許容範囲は 3程度である。これ以上変動比率が大きいと、横クロストークが発生する。また、変動比率は I C電源電圧が 1 '3〜 1 5 (V) 以上で電源電圧に対する変化割合が大きくなる傾向がある。したがって、ソースドライバ I C 1 4の電源電圧は 1 3 (V)以下にする必要がある。一方、駆動用トランジスタ 1 1 aが白表示から黒表示の電流を流すために、ソース信号線 1 8の電位は一定の振幅変化させる必要がある。この振幅必要範囲は、 2. 5 (V) 以上必要である。振幅必要範囲は電源電圧以下である。ソース信号線 1 8の出力電圧が I Cの電源電圧を越えることはできないからである。

以上のことから、ソースドライバ I C 1 4の電源電圧は、 2. 5 (V) 以上 1 3 (V) 以下にする必要がある。さらに好ましくは I C 1 4の電源電圧（使用する電圧）は、 6 (V) 以上 1 0 (V) 以下にすることが好ましい。この範囲とすることによりゲート配線 1 5 3の変動が規定範囲に抑制され、横クロストークが発生せず、良好な画像表示を実現できる。

グート配線 1 5 3の配線抵抗も課題となる。グート配線 1 5 3の配線抵抗 R ( Ω ) とは、図 4 7では、トランジスタ 1 5 8 b lからトランジスタ 1 5 8 b 2までの配線全長の抵抗値である。または、ゲート配線全長の抵抗である。また、図 4 6ではトランジスタ 1 5 8 b (トランジスタ群 4 3 1 b ) からトランジスタ群 4 3 1 c nまでの配線全長の抵抗値である。

ゲート配線 1 5 3の過渡現象の大きさは、 1水平走査期間（ 1 H) にも依存する。 1 H期間が短ければ、過渡現象の影響も大きいからである。配線抵抗 R (Ω)が高いほど過渡現象は発生しやすい。この現象は特に、図 44から図 4 7の 1段カレントミラー接続の構成のソースドライバ回路（ I C) 1 4で課題となる。ゲート配線 1 5 3が長く、 1つのゲート配線 1 5 3に接続された単位トランジスタ 1 5 4の数が多いためである。図 6 8は、グート配線 1 5 3の配線抵抗 R (Ω) と 1水平走査期間（ 1 H期間） T ( s e c ) との掛算（R · T) を横軸にとり、縦軸に変動比率をとつたグラフである。変動比率の 1は、 R ' T= 1 0 0を基準にしている。図 6 8でわかるように、 R · Tが 5以下で変動比率が大きくなる傾向がある。また、 R · Tが 1 0 0 0以上で変動比率が大きくなる傾向がある。したがって、 R · Tは 5以上 1 0 0 0以下にすることが好ましい。さらに好ましくは、 R · Tは 1 0以上 5 0 0以下の条件を満足することが好ましい。

d u t y比も課題となる。 d u t y比によりソース信号線 1 8の変動も大きくなるからである。なお、 d u t y比に関しては後ほど説明をする。ここでは、 d u t y比とは間欠駆動の割合であるとする。トランジスタ群 4 3 1 cの単位トランジスタ 1 5 4の総面積（トランジスタ群 4 3 1 c内の単位トランジスタ 1 54のWLサィズ X単位トランジスタ 1 54数）を S c (平方 μ ηι) とする。

図 6 9は横軸を S c X d u t y比とし、縦軸を変動比率としている。図 6 9でわかるように S c X d u t y比が 5 0 0以上で変動比率が大きくなる傾向がある。また、変動比率が 3以下の時が変動許容範囲である。したがって、 S c X d u t y比は 5 0 0以下で駆動できるように制御することが好ましい。

変動許容範囲は、 S c X d u t y比が 5 0 0以下である。 S c X d u t y比が 5 0 0以下であれば、変動比率は許容範囲内であり、ゲート配線 1 5 3の電位変動は極めて小さくなる。したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり良好な画像表示を実現できる。 S c X d u t' y比が 5 0 0以下であれば許容範囲であるが、 S c X d u t y比を 5 0以下としてもほとんど効果がない。逆に、ソースドライバ I C 1 4のチップ面積が増加する。したがって、 S c X d u t y比は 5 0以上 5 0 0以下にすることが好ましい。

本発明のソースドライバ回路（ I C) 1 4において、単位トランジスタ群 4 3 1 c とカレントミラー回路をなすトランジスタ 1 5 8 bあるいはトランジスタ 1 5 8 bを構成するトランジスタ群 4 3 1 b (図 4 8、図 4 9を参照のこと）には図 7 0の関係を満足させることが好ましい _p トランジスタ 1 5 8 bあるいはトランジスタ 1 5 8 bを構成するトランジスタ群 4 3 l b (図 4 8、図 4 9を参照のこと）に供給する電流を I c とし、 1つの単位トランジスタ群 4 3 1 cから出力される電流を I d とする。 I dはソース信号線 1 8に出力されるプログラム電流（吸い込みあるいは吐き出し電流）であり、トランジスタ群 4 3 1 cを構成する単位トランジスタ 1 5 4のすべてが選択状態の時の電流である。したがって、 I dは画素 1 6に印加する最大階調での電流である。

なお、図 4 6のように 1 5 8 b力つの場合は、そのまま I c として用いてよいが、図 4 7のように、トランジスタ 1 5 8が複数個ある（複数群ある）場合は、加算したものを I c として用いる。つまり、図 4 7 では I c = I c l + I c 2である。以上のように電流 I cはトランジスタ群 4 3 1 c とカレントミラー回路を構成するトランジスタ群 4 3 1 b に流れる電流 I cの総和である。

この電流 I dと I cの比（ I c / I d) は 5以上にする必要がある。図 7 0において、縦軸はクロストーク比である。クロストークは、画像表示によるソース信号線 1 8の電位変化がソースドライバ回路（ I C) 1 4のゲート配線 1 5 3を伝播し、表示画面 1 44に横お引き（クロストーク）が発生する現象である。クロストークは、画像が白表示から黒表示になるポイント、黒表示から白表示になるポイント（たとえば、白ウィンドウ表示の上エッジ部、下エッジ部など）に発生しやすい。 I c / I dが 5以下では急激にク口ストークの発生は強くなる（クロストーク比が大きくなる）が、 5以上では曲線の傾きが小さくなる。

図 7 0から理解できるように、 I c Z I dは 5以上にする必要がある。しかし、 1 0 0以上にすると、トランジスタ 1 5 8 bを構成するトランジスタ群 4 3 1 bのサイズが大きく実用的でない。したがって、 I c / I dは 5以上 1 0 0以下にする必要がある。さらに好ましくは、 8以上 5 0以下にすることが好ましい。

I c / I dは水平走査時間も考慮する必要がある _p 1水平走査期間 H が短いほどゲート配線 1 5 3の時定数が小さくする必要があるからである。なお、 1水平走査期間とは、画素行にプログラム電流 (プログラム電圧）を書き込む期間と考えても良い。つまり、各画素が選択され、各画素 1 6に電流（電圧）が書き込まれている期間である。したがって、 2画素行を同時に選択する駆動方法では、 2水平走査期間が該当する。水平走査期間 Hを H (ミリ秒）としたとき（ 1画素行を選択する時間）、以下の関係を満足させることが好ましい。なお、 I cおよび I dの単位は μ Aである。 0. 3≤ ( I c · H) / I d ≤ 6. 0

さらに好ましくは,、以下の関係を満足させることが好ましい。

0. 5≤ ( I c · H) / I d ≤ 5. 0

また、さらに好ましくは、以下の関係を満足させることが好ましい。 0. 6≤ ( I c - H) / I d ≤ 3. 0 · 以上の関係を満足させるように、 I c、 I d電流を設定し、また、トランジスタ群 4 3 1あるいは単位トランジスタ 1 5 4、 1 5 8を設計することにより、クロストークの発生は極めて少な.くなる。

たとえば、 Q VGAパネルの場合は、およそ H= 1 0 0 0 (ミリ秒） / ( 6 0 (H z ) · 24 0画素行） = 0. 0 7 (ミリ秒）である。 I c = 1 8 A)、最大プログラム電流 I d = 1 { μ Α) とすれば、（ I c · H) / I d = ( 1 8 · 0. 0 7 ) / 1 = 1. 3 となり、上式を満足する。また、 XG Aパネルの場合は、およそ H= 0. 0 2 5 (ミリ秒）である。 I c = l 8 ( A)、最大プログラム電流 I d = 1 ( μ Α) とすれば、

( I c - H) / I d = ( 6 0 - 0. 0 2 5 ) / 1 = 1. 5となり、上式を満足する。

Hはパネルの画素行数で固定値であり、 I dはプログラム電流の最大値であるので、該当表示パネルの E L素子の効率おょぴ表示輝度が決定されれば固定値である。したがって、上式を満足するように、 I cを決定すればよい。たとえば、 H = 0. 0 7 (ミリ秒）、 I d = 1 ( A ) であれば、 0. 3≤ ( I c · H) / I d ≤ 6. 0を満足する I cは、 4 ( μ Α) 以上 8 6 ( μ Α) 以下となる。また、 H= 0. 0 2 5 (ミリ秒）、 I d = 1 ( μ A)であれば、 0. 3≤ ( I c · Η) / I d ≤ 8. 0を満足する I cは、 1 2 (μ Α) 以上 24 0 ( ί Α) 以下となる。以上の実施例は、出力段が単位トランジスタ 1 5 4で構成されるトランジスタ群 4 3 1 c として説明をしているが、本発明はこれに限定するものではない。後に図 1 6 0から図 1 7 6などの構成においても適用できることは言うまでもない。以上の事項は以下の本発明においても同様に適用できる。

トランジスタ群 4 3 1 cの出力電流の大きさと出力パラツキとは、相関がある。出力電流が大きいほど、出力パラツキが小さいなる。 · 以上の関係を図 1 8 2に示す。出力電流が 1 0倍になれば、出力パラツキは約 1 / 2 (= 0. 5 ) になり、出力電流が 1 0 0倍になれば約 1 Z 4 (= 0. 2 5) となる。

また、出力電流のパラツキは、 1つの'出力段のトランジスタ面積 S c

(単位トランジスタ 1 5 4で構成される場合は、トランジスタ群 4 3 1 c ) の面積（WLあるいは 1出力電流を発生する全トランジスタの総面積 S c ) と相関がある。この関係を図 1 8 3に図示する。図 1 8 3は出カバラツキを一定とした場合に、この出力パラツキを得るためのトランジスタ面積 S c と出力電流との関係を示したものである。出力電流が大きいほど、ある出力パラツキを得るためのトランジスタ面積 S cは小さくすむ。出力電流が 1 0倍になれば、トランジスタ面積 S cは約 1 / 2

(= 0. 5 ) でよい。出力電流が 1 0 0倍になれば、所定の出力パラッキを得るためのトランジスタ面積 S cは約 1 /4 (= 0. 2 5)でよい。本発明の検討の結果によれば、 1端子の出力電流の最高出力電流の大きさは、 0. 2 μ A以上 2 0 μ A以下にすることが好ましい。 0. 2 a A以下では、出力パラツキが大きく実用的でない。 2 0 A以上では出力段のトランジスタのゲート端子電圧が高くなり、またソース端子電圧も低下することになり、 I Cの耐圧などを高くする必要がある。そのため、出力バラツキが大きくなり好ましくない。なお、最高出力電流とは、最大階調での出力電流である。たとえば、 2 5 6階調あれば、 2 5 5階調目であり、 6 4階調であれば 6 3階調目である。また、本発明の検討の結果である図 1 8 2および図 1 8 3の関係から、 1出力の最高出力電流を I d ( μ Α) とし、出力段を構成するトランジスタ（単位トランジスタ 1 5 4で構成される場合は、トランジスタ群 4 3 1 c ) の面積（WLあるいは 1出力電流を発生する全トランジスタの総面積）を S c (平方 μ πι) としたとき、以下の条件を満足させることが好ましい。

5 0 0 ≤ S c X I d ≤ 1 0 0 0 0

さらに好ましくは、以下の条件を満足させることが好ましい。

8 0 0 ≤ S c X I d ≤ 8 0 0 0

1 0 0 0 ≤ S c X I d ≤ 5 0 0 0

以上の条件を満足することにより、出力端子 1 5 5から出力される電流の隣接間パラツキは 1 %以下にすることができ、実用上十分な性能を得ることができる。

なお、以上の実施例は、出力段が単位トランジスタ 1 5 4で構成されるトランジスタ群 4 3 1 c として説明をしているが、本発明はこれに限定するものではない。図 1 6 0から図 1 7 6などの構成においても適用できることは言うまでもない。以上の事墳は以下の本発明においても同様に適用できる。

以上のように本発明の記載事項は、他の実施例に相互に適用あるいは組み合わせて使用できるものである。複数の組み合わせはすべてを記載することが不可能であるので、記載していないだけである。

図 4 7でトランジスタ 1 5 8 b lに流す基準電流 I c 1 と、トランジスタ 1 5 8 b 2に流す基準電流 I c 2 とを調整することにより、図 2 1 2に図示するように、ソースドライバ I C 1 4 a と 1 4 b とのカスケ一ド接続を良好に行えることを説明した。カスケードは図 2 0 8に図示するように、ソースドライノ I C 1 4間をカスケ一ド配線 2 0 8 1で結線する。カスケ一ド配線 2 0 8 1はァレィ 3 0上で行う。

基準電流を印加あるいは出力するカスケ一ド配線 2 0 8 1は、図 2 4 9 ( a ) に図示するように、ソースドライバ回路（ I C) 1 4に個別に入力してもよい。また、図 2 4 9 ( b ) に図示するようにソースドライバ回路（ I C) 1 4 a とソースドライバ回路（ I C) 1 4 b間で受け渡すように構成してもよい。図 2 4 9 ( b ) のようにカスケード配線 2 0 8 1 を介して、各ビットに対応する基準電流（図 1 9 9、図 2 3 0、図 2 4 6などを参照のこと）を受け渡す場合は、各カスケード配線 2 0 8 1が交差しないように端子（ I 0〜 1 5で図示している）を配置する。図 2 4 9では、ソースドライバ回路（ I C) 1 4 aからソースドライバ回路（ I C) 1 4 bにカスケード接続を行う電流を受け渡している。以上のように、隣接したソースドライバ回路（ I C) 1 4に順次カスケ一ド接続を行う電流を受け渡してもよいし（図 4 0 0を参照のこと）、 1 つのマスターのソースドライバ回路 ( I C ) 1 4から、他のスレーブのソースドライバ回路（ I C) 1 4にカスケード接続を行う電流を受け渡してもよいことは言うまでもない。この方式の場合は、 1フレームあるいは複数フレーム期間を分割し、時分割でカスケ一ド接続を行う電流を受け渡せばよい。

カスケ一.ド配線 2 6 8 3を良好に配置するためには、図 5 8 2に図示するようにソースドライバ I Cを構成するとよい。図 5 8 2ではソースドライバ I Cの端の一方に基準電流源を配置又は形成し、他方の端に力スケード用の電流源を配置している。

カスケ一ド配線 2 0 8 1はァレイ基板 7 1上で形成することに限定するものではない。たとえば、図 5 8 3に図示するように、フレキ基板 1 8 0 2あるいはプリント基板でカスケ一ド配線パターン 2 0 8 1 を形成し、フレキ基板 1 8 0 2などを介してカスケ一ド接続を行っても良い。また、ソースドライバ I C 1 4が C O F実装される場合は、図 5 8 4に図示するように、 C O F用のフィルム 1 8 0 2にカスケ一ド配線 2 0 8 1を形成し、ソースドライバ I C 1 4間をカスケ一ド接続してもよい。また、基準電流を調整する必要がある場合は、図 2 5 0に図示するように、カスケード配線 2 0 8 1 a と 2 0 8 1 b間にトランジスタなどからなるトリミング調整部 2 5 0 1を形成または配置する。このトリミング調整部 2 5 0 1はレーザー 1 6 2 1などを用いてレーザー光 1 6 2 2 で調整することにより、基準電流の大きさの調整を実施する。トリミング調整部 2 5 0 1 はソースドライバ回路（ I C ) 1 4内に形成してもよいし、基板 3 0にポリシリコン技術などで形成してもよい。

カスケードで受け渡す基準電流は精度が求められる。そのため、本発明では、カスケード部において基準電流を出力する電流源部は、トリミングを行い、所定の基準電流を出力されるように調整している。トリミングはレーザートリミングにより実施している。

カスケ一ド接続を良好に行うためには、製造された —スドライバ I

C 1 4の特性を測定することが必要になる場合がある。特性が測定できれば、トリミングなどにより調整あるいは加工を実施することが可能になる。以下に本発明のソースドライバ回路（ I C ) 1 4の特性測定方式について説明をする。また、隣接ソース信号線 1 8間の出力電流パラッキを測定することができる（把握することができる）。

図 2 9 9 ( a ) に図示するように、カスケ一ド接続のための端子 1 5 5を有している。端子 1 5 5 aにはカスケ一ド接続のための基準電流 I c R (赤色用）が出力される。端子 1 5 5 bにはカスケ一ド接続のための基準電流 I c G (緑色用）が出力される。端子 1 5 5 cにはカスケ一ド接続のための基準電流 I c B (青色用）が出力される。基準電流 I c はソースドライバ I Cの特性を示している。基準電流 I cが小さければプログラム電流 I _wの大きさが小さい。一方、基準電流 I cが大きければプログラム電流 I wの大きさが大きい。

以上のことから、図 2 9 9 ( b ) に図示するように端子 1 5 ·5に既知の抵抗値の抵抗 Rを接続し、各端子 1 5 5の電圧を測定することのよりソースドライバ I C 1 4の特定を把握することができる。なお、端子 1 5 5に電流計を直接に接続して基準電流 I cを測定してもよい。

以上の実施例は、カスケ一ド電流の出力端子でソースドライバ回路（ I C) 1 4の特性などを測定するものであった。しかし、本発明はこれに限定するものはなく、図 3 0 0に図示するように特性測定用の専用端子 1 5 5を形成または構成もしくは配置してもよい。

図 3 0 0では、ソース信号線 1 8にプログラム電流 I wを出力するトランジスタ群 4 3 1 cに隣接して特性測定用のトランジスタ群 4 3 1 c ( 4 3 1 c R (赤）、 4 3 1 c G (緑） 4 3 1 c B (青））を有している。トランジスタ群 4 3 1 c R、トランジスタ群 4 3 1 c G、トランジスタ群 4 3 1 c Bとトランジスタ群 4 3 1 c とは隣接して形成させているため特性がほぼ一致する。したがって、図 3 0 1 ( a ) に図示するように、端子 1 5 5にに既知の抵抗値の抵抗 Rを接続し、各端子 1 5 5 ( a、 b、 c ) の電圧を測定することのよりソースドライバ I C 1 4の特定を把握することが.できる。なお、端子 1 5 5に電流計を直接に接続して基準電流 I cを測定してもよい。

また、図 3 0 1 ( b ) に図示するように抵抗 Rを I Cチップ 1 4に内蔵させてもよいことは言うまでもない。ただし、抵抗 Rを内蔵させる場合は、既知の抵抗値とするため、トリミングを実施することが好ましい。図 3 0 1 ( b ) のように構成することにより、端子 1 5 5 dを所定電位 (図 3 0 1ではグランド電位）にすることにより、端子 1 5 5 a、端子 1 5 5 b、端子 1 5 5 cで電圧を測定することができる。したがって、ソースドライノ I C 1 4の各端子 1 5 5に接続されたトランジスタ群 4 3 1 cの特性を測定あるいは予測することができる。また、カスケード接続した特性を想定あるいは予測もしくは測定することができる。

図 3 0 1の実施例は、端子 1 5 5に接続されたトランジスタ群 4 3 1 cなどの測定を実施するものであった。同様の構成でカスケ一ド接続の性能あるいは特性もしくは評価を実現することができる。図 3 0 2はその実施例である。図 3 0 2において抵抗 Rはチップ 1 4内に内蔵されている。 Rはトリミングされ所定の抵抗値にされている。スィッチ S ( S a、 S b、 S c )を閉じることにより基準電流 I cが抵抗 Rに流れ込む。したがって、端子 1 5 5の出力電圧から基準電流 I cの値を測定することができる。測定後、トリミングなどを実施して、基準電流 I c ( I c R、 I c G、 I c B) が所定値になるように調整などする。

本発明のソースドライバ回路（ I C) 1 4は基準電流 I cを所定値にすることにより、 RGBのホワイトパランスを規定でき、所定値にすることができる。また、プログラム電流 I wも所定値にすることができるため、画像の表示輝度も所低値にすることができる _q したがって、基準電流 I cを所低値にする重要度は大きい。

この課題に対して本発明は、図 3 0 3に図示するように、 RGBごとに基準電流を調整する電子ポリゥム回路 5 0 1を具備している。また、電子ポリウム 5 0 1の値を調整して固定することにより基準電流 I cを所定値にするためフラシュメモリ 3 0 3 1を有している。フラシュメモリ 3 0 3 1を FDATA (FDATAR、 F DATAG、 FDATAB) で書き換えることにより電子ボリゥム 5 0 1 ( 5 0 1 R、 5 0 1 G、 5 0 1 B)の値を固定あるいは一時保持させることができる。したがって、基準電流 I c ( I c R、 I c G、 I c B ) を所定値に容易に調整することができる。この調整は I c電流を直接測定（図 2 9 9、図 3 0 2など）して目標の調整値をだしてもよいが、図 3 0 6に図示するようにパネルの画面 1 4 4の表示輝度を測定して実施してもよい。

図 3 0 3ではブラシュメモリ 3 0 3 1によって電子ボリゥム 5 0 1の値を所低値にし、目標の基準電流 I cを得るとしたが、本発明はこれに限定するものではない。たとえば、図 3 0 4に図示するように、外部のポリゥム V R (赤用 V R 1、緑用 V R 2、青用 V R 3 ) で基準電流 I c を調整してもよいことは言うまでもない。また、図 3 0 5に図示するように、トランジスタ 1 5 8 b (図 5 8、図 5 9、図 6 0などを参照のこと）に流れる基準電流 I c ( I c R、 I c G、 I c B ) を電流源 I ( I a、 I b、 I c ) で調整してもよいことは言うまでもない。

図 4 7では、基準電流 I c 1 と I c 2 とを調整するとした。しかし、ゲート配線 1 5 3が所定値以上の抵抗値を有していると、トランジスタ 1 5 8 b 1 に流す基準電流 I c l と、トランジスタ 1 5 8 b 2に流す基準電流 I c 2 とを同一にしても、図 4 7のように出力電流の傾斜が補正される。

理解を容易にするため、具体的な数値で説明する。 I c 1 = I c 2 = 1 0 ( μ Α) とし、この時、トランジスタ 1 5 8 b 1のゲート端子電圧 V 1 = 0 . 6 0 (V)、トランジスタ 1 5 8 b 2のゲート端子電圧 V 2 = 0 . 6 1 (V) とする。トランジスタ 1 5 8 b 2に流れる基準電流とトランジスタ 1 5 8 b 1に流れる基準電流との差を 1 %以内にする必要があるから、基準電流 = 1 0 ( μ Α) の 1 %は 0 . 1 A) である。したがって、（V 2 _ V l ) / 0 . 1 ( /i A) = ( 0 . 6 1 - 0 . 6 0 ) (V) / 0 . 1 ( μ A) = 1 0 0 (Κ Ω ) となる。したがって、ゲート配線 1 5 3の抵抗値を 1 0 0 (Κ Ω ) とすることにより、出力電流の傾きは調整され、隣接して配置された I C 1 4の出力電流の差は 1 %以内の差におさまる。

ゲート配線 1 5 3が高抵抗であるほど、補正電流 I dの大きさは小さくてよい。しかし、ゲート配線 1 5 3の抵抗値をあまりに高くすると、図 5 2のリンキングの波高値も大きくなり、横クロストークの発生が顕著となる。したがって、ゲート配線 1 5 3の抵抗値には適切な範囲が存在する。

本発明は、ゲート配線 1 5 3のうちすベてを、または、少なくともゲ一ト配線 1 5 3の一部はポリシリコンからなる配線で形成したことを特徴としている。好ましくは、単位トランジスタ 1 54のグート端子とのコンタクト部あるいは近傍以外をポリシリコンで形成する。ゲート配線 1 5 3は配線幅を調整することにより、あるいは、蛇行させることにより目標の抵抗値に形成あるいは構成する。

ゲート配線のリンキング発生を抑制するには、ゲート配線 1 5 3を所定値以下の抵抗値にすることで達成できる。また、トランジスタ 1 5 8 bの総面積 S b (トランジスタ群 4 3 1 bの総面積 S b ) を大きくすることにより、達成できる。また、基準電流 I cを大きくすることにより達成できる。

1出力の単位トランジスタ 1 54の面積（ 1つのトランジスタ群 4 3 1 c内の単位トランジスタ 1 54の総面積）を S Oとし、トランジスタ群 4 3 1 bのトランジスタ 1 5 8 bの総面積 S b (図 44のようにトランジスタ群 4 3 1 bが複数ある時は、複数のトランジスタ群 4 3 1 bのトランジスタ 1 5 8 bの総面積）とする。

図 7 1は S b ZS Oを横軸とし、許容できるゲート配線抵抗（ΚΩ) を縦軸とした時の関係を示している。図 7 1の実線の下側の範囲が許容範囲である（リンキングの発生の影響を受けない範囲である）。言い換えれば、横クロストークが実用上、許容できる範囲である。

図 7 1の横軸は、総トランジスタ群 4 3 1 bの大きさ S bに対する 1 出力あたりの単位トランジスタ 1 5 4の大きさ S Oである（ 6 4階調の場合は、単位トランジスタ 1 5 4が 6 3個分）。 S 0を固定値であるとすると、 S bが大きいほど、グート配線 1 5 3が許容できる抵抗値も大きくなる。これは、 S bが大きくなるほどゲート配線 1 5 3に対するインピーダンスが低くなり、安定度が増加するためである。

S Oは出力電流（プログラム電流）を発生させるものであり、また、出力パラツキを一定値以下にする必要から、 S 0の大きさは設計上の変更範囲は狭い。一方でグート配線 1 5 3の抵抗値を所定値とするためには設計制約がある。

ゲート配線 1 5 3を高抵抗にするには、配線が細くなり断線が発生する課題、安定度の課題がある。また、 S bを大きくするとチップ面積が大きくなり、コストが高くなる。したがって、 I C 1 4のチップサイズの課題から、 S b S 0は 5 0以下にすることが好ましい、また、ゲート配線 1 5 3の安定した設計、リンキングの課題などの制約から、 S b / S 0は 5以上にすることが好ましい。したがって、 5≤ S b /S O ≤ 5 0の条件を満足させる必要がある。

図 7 1のグラフ（実線）から、 S b /S 0が小さくなるほど実線カーブの傾きは緩やかになる。また、 S b / S 0が 1 5以上では傾きが一定になる傾向がある。したがって、 S b / S 0が 5以上 1 5以下では、ゲ一ト配線 1 5 3の抵抗値は 4 0 0 (Κ Ω)以下にする必要がある。また、 S b /S O力 S 1 5以上 5 0以下では、 S b /S 0 X 2 4 (Κ Ω) 以下にする必要がある。たとえば、 S b/S 0 = 5 0の時は、 5 0 X 2 4 = 1 2 0 0 (Κ Ω) 以下にする必要がある。

トランジスタ 1 5 8 bに流れる基準電流 I c と、許容ゲート配線抵抗には相関がある。基準電流 I cが大きいほどトランジスタ 1 5 8 bからゲート配線 1 5 3をみたときのインピーダンスが低くなるからである。図 7 2にその関係を示す。図 7 2は横軸をトランジスタ 1 5 8 b (もしくはトランジスタ群 4 3 1 b ) に流れる基準電流 I c ( μ Α) である。縦軸が許容できるゲート配線抵抗（Κ Ω) を示している。図 7 2の実線の下側の範囲が許容範囲である（リンキングの発生の影響を受けない範囲である）。言い換えれば、横クロストークが実用上、許容できる範囲である。

基準電流 I cを大きくすれば、グート配線 1 5 3の安定度は向上する。しかし、ソースドライバ I C 1 4で消費する無効電流が增加し、また、グート配線 1 5 3の電位も高くなる。このことから、基準電流 I cは 5 0 ( μ Α) 以下にする必要がある。

基準電流 I cを小さくすれば、グート配線 1 5 3の安定度は低下するため、ゲート配線 1 5 3の抵抗値を下げる必要がある。しかし、一定値以下に基準電流を下げると単位トランジスタ 4 3 1 cからの出力電流のバラツキが大きくなる。つまり出力電流の安定度がなくなる。このことから、基準電流 I cは 2 ( μ Α) 以上にする必要がある。以上のことから、トランジスタ 1 5 8 bに流す基準電流 I cは 2 ( i A) 以上 5 0 ( μ Α) 以下にする必要がある。

図 7 2のグラフ（実線）は、 2つの直線に近似できる。 I cが 2 ( μ Α) 以上 1 5 ( Α) 以下では、グート配線 1 5 3の抵抗値（ΜΩ) は、 0. 0 4 X I c (ΜΩ) 以下にする必要がある。たとえば、 I c = 1 5 ( μ Α) であれば、ゲート配線 1 5 3の抵抗値は、 0. 0 4 X 1 5 = 0. 6 (ΜΩ) 以下の条件を満足させる必要がある。

I c力 1 5 ( μ Α) 以上 5 0 ( μ Α) 以下では、ゲート配線 1 5 3の抵抗値（ΜΩ) は、 0. 0 2 5 X 1 c (ΜΩ) 以下にする必要がある。たとえば、 I c = 5 0 ( μ Α) であれば、ゲート配線 1 5 3の抵抗値は、 0. 0 2 5 X 5 0 = 1. 2 5 (ΜΩ) 以下の条件を満足させる必要がある。

1画素行が選択される期間（ 1水平走査期間（ 1 H)) と、ゲート配線 1 5 3の抵抗1 (ΚΩ) Xゲート配線 1 5 3の長さ D (m) にも相関がある。 1 H期間が短いほど、ゲート配線 1 5 3の電位が正常値に戻るのに要する期間を短くする必要があるからである。また、図 4 7のようにゲート配線 1 5 3長13 ( - ドライバ I Cのチップ長さ）が長くなると、トランジスタ 1 5 8 bから最も遠い単位トランジスタ群 4 3 1 cの電位変動が許容範囲を越えるからである。

この現象が発生するのは、単位トランジスタ 1 54とソース信号線 1 8間の寄生容量が影響を与えているためと推定される。つまり、ドライパ I C 1 4のチップ長 Dが長くなると単純なゲート配線 1 5 3の抵抗値だけでなく、寄生容量によるゲート配線 1 5 3の電位変動も考慮する必要があることを示している。

図 7 3は横軸を 1水平走査期間（μ秒）としている。縦軸がゲート配線抵抗（Κ Ω) とチップ長 D (m) の掛算値である。図 7 3の実線の下側の範囲が許容範囲である。 R ' Dは 9 (Κ Ω · m) がソースドライバ I Cの作製限界である。これ以上は、コストが高くなり実用的でない。一方、 R · Dが 0. 0 5以下では、電流 I dが大きくなりすぎ、隣接出力電流の偏差が大きくなりすぎる。したがって、 R · D (Κ Ω · m) は 0. 0 5以上 9以下にする必要がある。

画素 1 6を構成するトランジスタ 1 1を Pチャンネルで構成すると、プログラム電流は画素 1 6からソース信号線 1 8に流れ出す方向になる。そのため、ソースドライバ回路の単位トランジスタ 1 5 4 (図 1 5、図 5 7、図 5 8、図 5 9などを参照のこと）は、 Nチャンネルのトランジスタで構成する必要がある。つまり、ソースドライバ回路（ I C) 1 4 はプログラム電流 I wを引き込むように回路構成する必要がある。

画素 1 6の駆動用トランジスタ 1 1 a (図 1の場合）が Pチャンネルトランジスタの場合は、必ず、ソースドライバ回路（ I C) 1 4はプログラム電流 I wを引き込むように、単位トランジスタ 1 5 4を Nチャンネルトランジスタで構成する。

ソースドライバ回路（ I C) 1 4をアレイ基板 3 0に形成するには、 Nチャンネル用マスク（プロセス）と Pチャンネル用マスク（プロセス）の両方を用いる必要がある。概念的に述べれば、画素 1 6 とゲートドラィバ回路 1 2を Pチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタは Nチャンネルで構成するのが本発明の表示パネル（表示装置）である。

本発明の 1実施形態は、画素 1 6のトランジスタ 1 1を Pチャンネルトランジスタで形成し、グートドライバ回路 1 2を Pチャンネルトランジスタで形成する。このように画素 1 6のトランジスタ 1, 1 とゲートドライパ回路 1 2の両方を Pチャンネノレトランジスタで形成することにより、基板 3 0を低コスト化できる。

ソースドライバ回路（ I C) 1 4は、単位トランジスタ 1 54を Nチヤンネルトランジスタで形成することが必要になる。しかし、 Pチャンネルのみのプロセスでは、ソースドライバ回路（ I C) 1 4は基板 3 0 に直接形成することができない。そこで別途、シリコンチップなどでソースドライバ回路（ I C) 1 4を作製し、基板 3 0に積載する。つまり、本発明は、ソースドライバ I C 1 4 (映像信号としてのプログラム電流を出力する手段）を外付けする構成である。

また、単位トランジスタ 1 5 4の面積を同一とした場合、 Nチャンネルで形成した単位トランジスタ 1 5 4のばらつきは、 Pチヤンネルで形成した単位トランジスタのばらつきに比較して、 7 0 %になる。つまり、 Nチヤンネルで単位トランジスタ 1 5 4を形成する方が、同一トランジスタ形成面積でバラツキを小さくすることができる。検討の結果によれば、 Pチヤンネルの単位トランジスタのパラツキを Nチヤンネルの単位トランジスタと同一にするためには、 2倍の形成面積が必要であった（図 1 5 9参照のこと）。

ソースドライバ回路（ I C ) 1 4はシリコンチップで構成するとしたがこれに限定するものではない。たとえば、低温ポリシリコン技術などでガラス基板に多数個を同時に形成し、チップ状に切断して、基板 3 0 に積載してもよい。 ' また、基板 3 0にソースドライバ回路を積載するとして説明しているが、積載に限定するものではない。ソースドライバ回路（ I C ) 1 4の出力端子 4 3 1 を基板 3 0のソース信号線 1 8に接続するのであればいずれの形態でもよい。たとえば、 T A B技術でソースドライバ回路（ I C ) 1 4をソース信号線 1 8に接続する方式が例示される。シリコンチップなどに別途ソースドライバ回路（ I C ) 1 4を形成することにより、出力電流のバラツキが低減し、良好な画像表示を実現できる。また、低コスト化が可能である。

また、画素 1 6の選択トランジスタを Pチャンネルで構成し、ゲートドライバ回路を Pチャンネルトランジスタで構成するという構成は、有機 E Lなどの自己発光デバイス（表示パネルあるいは表示装置）に限定されるものではない。たとえば、液晶表示デバイス、 F E D (フィールドエミッションディスプレイ）にも適用することができる。

画素 1 6のスイッチング用トランジスタ 1 1 b、 1 1 cが Pチャンネルトランジスタで形成されていると、 V g hで画素 1 6が選択状態となる。 V g 1 で画素 1 6が非選択状態となる。以前にも説明したが、グート信号線 1 7 aがオン（V g 1 ) からオフ（V g li) になる時に電圧が突き抜ける（突き抜け電圧）。画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルトランジスタで形成されていると、黒表示状態の時、この突き抜け電圧によりトランジスタ 1 1 aがより電流が流れないようになる。したがって、良好な黒表示を実現できる。黒表示を実現することが困難であるという点が、電流駆動方式の課題である。

本発明では、ゲートドライバ回路 1 2を Pチャンネルトランジスタで構成することにより、オン電圧は V g h となる。したがって、 Pチャンネルトランジスタで形成された画素 1 6 とマッチングがよい。また、黒表示を良好にする効果を発揮させるためには、図 1、図 2、図 6、図 7、図 8の画素 1 6の構成のように、ァノード電圧 V d dから駆動用トランジスタ l l a、ソース信号線 1 8を介してソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4にプログラム電流 I wが流入するように構成することが重要である。

したがって、ゲートドライバ回路 1 2および画素 1 6を Pチヤンネルトランジスタで構成し、ソースドライバ回路（ I C) 1 4を基板に積載し、かつソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4を Nチャンネルトランジスタで構成することは、すぐれた相乗効果を揮する。

また、 Nチャンネルで形成した単位トランジスタ 1 5 4は Pチャンネルで形成した単位トランジスタ 1 5 4に比較して出力電流のバラツキが小さい。同一面積（W · L) の単位トランジスタ 1 5 4で比較した場合、 Nチヤンネルの単位トランジスタ 1 5 4は Pチヤンネルの単位トランジスタ 1 5 4に比較して、出力電流のばらつきは、 1 / 1. 5から 1 Z2 になる。この理由からもソースドライノ I C 1 4の単位トランジスタ 1 5 4は Nチャンネルで形成することが好ましい。なお、図 4 2 ( b ) においても同様である。図 4 2 ( b ) は駆動用トランジスタ 1 1 bを介してソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4に電流が流入するのではない。しかし、アノード電圧 V d dからプログラム用トランジスタ 1 1 _a、ソース信号線 1 8を介してソースドライバ回路（ I C) 1 4の単位トランジスタ 1 54にプロダラム電流 I wが流入するように構成である。

したがって、図 1 と同様に、ゲートドライバ回路 1 2および画素 1 6 を Pチャンネルトランジスタで構成し、ソースドライバ回路（ I C) 1 4を基板に積載し、 'かつソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4を Nチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。

本発明では、画素 1 6の駆動用トランジスタ 1 1 aを Pチャンネルで構成し、スイッチングトランジスタ 1 1 b、 1 1 。を？チャンネルで構成する。また、ソースドライバ I C 1 4の出力段の単位トランジスタ 1 5 4を Nチャンネルで構成するとした。また、好ましくは、ゲートドラィバ回路 1 2は Pチャンネルトランジスタで構成するとした。

前述の逆の構成でも効果を発揮することは言うまでもない。画素 1 6 の駆動用トランジスタ 1 1 aを Nチヤンネルで構成し、スイッチングトランジスタ l i b、 1 1 < を1^チャンネルで構成する。また、ソースドライバ I C 1 4の出力段の単位トランジスタ 1 54を Pチャンネルとする構成である。なお、好ましくは、ゲートドライバ回路 1 2は Nチャンネルトランジスタで構成する。この構成も本発明の構成である。

次に、プリチャージ回路について説明をする。先にも説昀しているが、電流駆動方式では、黒表示時で、画素に書き込む電流が小さい。そのため、ソース信号線 1 8などに寄生容量があると、 1水平走査期間（ 1 H) に画素 1 6に十分な電流を書き込むことができないという問題点があつた。一般に、電流駆動型発光素子では、黒レベルの電流値は数 n A程度と微弱であるため、その信号値で数 1 0 p F程度あると思われる寄生容量（配線負荷容量）を駆動することは困難である。

この課題を解決するためには、ソース信号線 1 8に画像データを書き込む前に、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、ソース信号線 1 8の電位レベルを画素のトランジスタ 1 1 aの黒表示電流（基本的にはトランジスタ 1 1 aはオフ状態）にすることが有効である。このプリチャージ電圧（プログラム電圧と同義あるいは類似）の形成（作成）には、画像データの上位ビットをデコードすることにより、黒レベルの定電圧出力を行うことが有効である。

プリチャージとは、ソース信号線 1 8に 1 Hの始めなどに、強制的に電圧を印加する方法である。電圧は、駆動用トランジスタ 1 1 a (図 1 の場合を例示するが、これに限定されない。電圧駆動の画素構成でもよい）をオフ状態にするものである。駆動用トランジスタ 1 1 aが Pチヤンネルの場合は、アノード電圧に近い電圧を印加する。つまり、オフ状態にする電圧を印加する。 Nチャンネルの場合は、力ソード電圧に近い電圧を印加する。

プリチャージとは駆動用トランジスタ 1 1 aをオフ状態（立ち上がり電流以下の状態）またはその近傍の電圧を印加するものである。もしくは、図 1 3 5〜 1 3 9などのように複数のプリチャージ電圧（プロダラム電圧と同義あるいは類似）を用いる（低階調プリチャージ駆動）場合は、駆動用トランジスタ 1 1 a のグート端子（G ) に電圧を印加し、印加した電圧に応じて駆動用トランジスタ 1 1 a の出力電流を変化（制御）させるものである。また、プリチヤ一ジ駆動は、画素トランジスタ 1 1 aに黒電圧を書き込むものである。また、画素トランジスタ 1 1 aを力ットオフ状態にする駆動方法である。また、コンデンサ 1 1 aの端子電圧をトランジスタ 1 1 aがオフする電圧を書き込むものである。

以上のようにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加するとは、駆動用トランジスタ 1 1 aを強制的にオフ状態にする電圧を印加する方式である。また、ソース信号線 1 8に電圧を印加し、強制的に充放電させることをいう。

プリチャージ電圧（プログラム電圧と同義あるいは類似） 'を印加するとしたが、ソース信号線 1 8の電位を変化させるには、電圧の印加だけでなく、電流を印加（充電又は放電）してもソース信号線 1 8の電位を変化させることができる。したがって、プ.リチャージ電圧（プログラム電圧と同義あるいは類似）を印加する技術的思想は、プリチャージ電流を印加することも含まれる。 '

プリチャージ電圧（プログラム電圧と同義あるいは類似），（電流）は 1水平走査期間に 1度印加することに限定するものではなく、 1水平走查期間に複数回分割して印加してもよい。また、複数水平走査期間に 1 度印加するように制御してもよい。また、 1 フレームまたは 1 フィールド期間に 1度以上印加してもよく、複数フィールドまたは 1フレームに複数回あるいは 1回印加してもよいことは言うまでもない。

また、 1水平走査期間または 1 フレームなどに複攀回印加する場合は、. 複数回内でプリチャージ電圧（プログラム電圧と同義あるいは類似）の大きさを変化してもよく、複数回内で印加期間を変化させてもよいことは言うまで.もない。また、印加位置（ソース信号線 1 8 の両端と中央部など）を変化させてもよい。印加位置はフレームまたは水平走查期間で変化させてもよい。

本発明は、駆動用トランジスタが Pチャンネルにし、プリチャージ電圧（プログラム電圧と同義あるいは類似）をァノード電圧 V d d以下（ァノード電圧 V d d _ l . 5 ( V ) とすることを特徴としている。また、 R、 G、 Bで少なくとも 1つは他のプリチヤ一ジ電圧（プログラム電圧と同義あるいは類似）を異ならせることができるように構成していることを特徴としている。たとえば、 R、 G、 Bごとに図 7 5の構成をソースドライバ I C 1 4内に構成あるいは形成する。

本発明は、 1つのソースドライバ回路（ I C) 1 4内に R、 G、 Bの出力回路（プログラム電流（電圧）出力回路など）を具備するとして説明しているが、これに限定するものではない。たとえば、 R、 G、 Bそれぞれ個別の出力をだす 3つのソースドライバ回路（ I C) 1 4を設け、 1つのアレイ基板 3 0などに実装してもよい。また、図 7 5などで説明するプリチャージ回路構成は、各 R、 G、 Bの I Cチップ（回路） 1 4 内にそれぞれ配置する。また、本発明は、 1つのソースドライバ回路（ I C) 1 4内に R、 G、 Bの 3つのプリチャージ回路などを配置することに限定されない。 R、 G、 Bのうち、 1つ以上のプリチャージ回路を配置または形成すればよい。 RGBすべてにプリチャージしなくとも黒表示が良好に実施できる色の E L素子 1 5があるからである。

プリチャージの電圧は、図 5 5 8に図示するように、一定電圧を分圧させて、複数のプリチャージ電圧を発生させてもよい _P 図 5 5 8では、 V p電圧を抵抗 Rで分圧し、分圧した電圧はオペアンプ 5 0 2を介してィンピーダンスを低下させ、プリチャージ電圧 V 1および V p 2電圧を発生させている。プリチャージ電圧（V p 1、 V p 2 ) は、画像データに応じていずれかを選択し、端子 1 5 5より出力する。出力電圧の選択は、スィッチ 1 5 1 a、 1 5 1 bで行う。

図 1 8 6はプリチヤ一ジ駆動の説明図である。図 1 8 6 ( a ) は駆動用トランジスタ 1 1 aが Pチャンネルの場合である。画素構成は図 1を例示して説明しているが、これに限定するものではない。図 2、図 7、図 1 1、図 1 2、図 1 3、図 2 8、図 3 1などの他の画素構成の E L表示パネルあるいは E L表示装置にも適用できることは言うまでもない。プリチャージ電圧（プログラム電圧と同義あるいは類似）はソースドライバ回路（ I C) 1 4が発生する。この点も本発明の特徴である。また、ソースドライバ回路（ I C) 1 4はシリコンチップの I Cである。また、プリチャージ電圧（プログラム電圧と同義あるいは類似）は、駆動用トランジスタ 1 1 aが Pチヤンネルの場合、 V d d電圧以下で V d d - 5. 0 (V) 以上の電圧である。プリチャージ電圧（プログラム電圧と同義あるいは類似） V pは、画素選択トランジスタ 1 1 cがオンし、駆動用トランジスタ 1 1 aのグート端子とドレイン端子に印加される。もしくはグート端子に印加される。

プリチャージ電圧（プログラム電圧と同義あるいは類似）は駆動用トランジスタ 1 1 aをオフ状態（電流が流れないようにする電圧）にする電圧である。プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加された画素のトランジスタ l i dはオフ状態にされ、 E L素子 1 5にはプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されないように制御されている。そのため、プリチャージ電圧（プログラム電圧と同義あるいは類似）により E L素子 1 5が不要な発光を行うことはない。

図 1 8 6 ( b ) は駆動用トランジスタ 1 1 aが Nチヤンネルの場合である。プリチャージ電圧（プログラム電圧と同義あるいは類似）はソースドライバ回路（ I C) 1 4が発生する。プリチャージ電圧（プログラム電圧と同義あるいは類似）は、駆動用トランジスタ 1 1 aが Nチャンネルの場合、 V s s電圧以上 V s s + 5. 0 (V) 以下の電圧である。プリチャージ電圧（プログラム電圧と同義あるいは類似） V pは、画素選択トランジスタ 1 1 cがオンし、駆動用トランジスタ 1 1 aのゲート端子とドレイン端子に印加される。もしくはゲート端子に印加される。プリチャージ電圧（プログラム電圧と同義あるいは類似）は駆動用トランジスタ 1 1 aをオフ状態（電流が流れないようにする電圧）'にする電圧である。プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加された画素のトランジスタ 1 1 dはオフ状態にされ、 E L素子 1 5 にはプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されないように制御されている。そのため、プリチャージ電圧（プロダラム電圧と同義あるいは類似）により E L素子 1 5が不要な発光を行うことはない。

図 1 8 7 ( a ) は、図 1 3のように画素構成が力レントミラー構成の場合である。駆動用トランジスタ 1 1 bが Pチャンネルの場合である。プリチャージ電圧（プログラム電圧と同義あるいは類似）はソースドラィパ回路（ I C ) 1 4が発生する。プリチャージ電圧（プログラム電圧と同義あるいは類似）は、駆動用トランジスタ 1 1 aが Pチャンネルの場合、 V d d電圧以下で V d d— 5 . 0 ( V ) 以上の電圧である。プリチャージ電圧（プログラム電圧と同義あるいは類似） V pは、画素選択トランジスタ 1 1 cがオンし、駆動用トランジスタ 1 1 aのゲート端子とドレイン端子に印加される。もしくはゲート端子に印加される。

プリチャージ電圧（プログラム電圧と同義あるいは類似）は駆動用トランジスタ 1 1 aをオフ状態（電流が流れないようにする電圧）にする電圧である。プリチャージ電圧を印加された画素のトランジスタ 1 1 d はオフ状態にされ、 E L素子 1 5にはプリチャージ電圧が印加されないように制御されている。そのため、プリチャージ電圧により E L素子 1 5が不要な発光を行うことはない。

図 1 8 7 ( b ) に図示するように、トランジスタ 1 1 dは必ずしも必要ではない。特に、図 1 3のようにカレントミラー回路構成では不要である。また、図 1 8 6 ( b ) で図示するように、図 1 8 7においても駆動用トランジスタ 1 1 bを Nチャンネルで構成できることも言うまでもない。

以上のプリチャージ駆動の一例を図示すれば、図 5 6 5から図 5 6 8 になる。なお、プリチャージ電圧は、電子ボリゥムなどで自由に設定できるように構成することが好ましい。

図 5 6 5から図 5 6 9において、上段の図面は、プリチャージを印加していない状態のソース信号線 1 8電位を示している。画素 1 6の駆動用トランジスタは Pチャンネルとしている。また、画素データは理解を容易にするために 64階調として表示している。したがって、プリチヤージ電圧（P R V) は、ァノード電圧（V d d) に近い電圧を印加する。プリチャージ電圧（P RV) を印加することのより、駆動用トランジスタに電流を流れないようにする。あるいは電流が流れにくいようにする。つまり、画素 1 6を黒表示にする。駆動用トランジスタが Nチャンネルの場合は、プリチャージ電圧はグランド（GND) 電位または力ソード電圧（V s s ) に近い電圧を印加し、駆動用トランジスタに電流が流れないようにする。

以上は、プリチャージ電圧の印加により画素を黒表示あるいは黒表示に近い状態にする方法の場合である。しかし、プリチャージ電圧を印加することにより、白表示にする場合もある。したがって、プリチャージ電圧の印加とは、黒表示電圧だけではない。ソース信号線 1 8に電圧印加により、ソース信号線 1 8に一定電位にする方法である。

図 1など、画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルの場合は、スイッチング用トランジスタ l i bも Pチャンネルで形成することが重要である。スィツチング素子 1 1 bがオン状態からオフ状態になる時の突き抜け電圧により黒表示が容易になるからである。したがって、画素 1 6の駆動用トランジスタ 1 1 aが Nチヤンネルの場合は、スイツチング用トランジスタ l i bも Nチャンネルで形成することが重要である。スィツチング素子 l i bがオン状態からオフ状態になる時の突き抜け電圧により黒表示が容易になるからである。

下段は、ソース信号線 1 8にプリチャージ電圧（P RV) を印加した時にソース信号線電位を図示している。矢印の箇所がプリチヤジ電圧

( P R V) の印加位置を示している。なお、プリチャージ電圧の印加位置は、 1 Hの最初に限定するものではない。 1ノ 2 Hまでの期間にプリチャージ電圧を印加すればよい。なお、ソース信号線 1 8にプリチヤ一ジ電圧を印加するときは、選択側のゲートドライバ 1 2 aの OE V端子を操作し、いずれのゲート信号線 1 7 aも選択されていない状態にすることが好ましい。

図 5 6 5は A l 1プリチャージモードである。 1 Hの最初にプリチヤージ電圧（P RV) をソース信号線に印加している。ソース信号稗 1 8 にプリチャージ電圧（P RV) を印加することのより、一端ソース信号線 1 8は黒表示電圧が印加される。

図 5 6 6は選択プリチャージモードであり、 0階調（完全黒表示）にのみプリチャージ電圧を印加した時のソース信号線電位を示している。図 5 6 7は選択プリチャージモードであり、 8階調以下の場合はプリチャージ電圧を印加した時のソース信号線電位をしめしている。

また、図 5 6 8は適応プリチャージモードであり、 0階調にのみプリチャージを行い、かつ 0階調が連続する場合は、 1度プリチャージを行つたのちは、連続する 0階調目にはプリチャージを行わないものである。図 5 6 8の適応プリチャージモードにおいて、 8階調以下に選択プリチヤージを行う場合は、 8階調以下が連続する場合は、 1度プリチャージを行ったのちは、連続する 8階調目以下にはプリチャージを行わないものである。電流駆動（電流プログラム）方式の場合は、ソース信号線 1 8に流れる電流の大きさが小さい。したがって、ソース信号線 1 8がフローティング状態になり、電位が不確定になる場合がある。この対策として、プリチャージ電圧をソース信号線 1 8に印加し、ソース信号線 1 8 の電位を安定化させる方法が例示される。 - 図 5 6 9は、プリチャージ電圧をソース信号線 1 8に印加することのより安定化させた実施例である。 1ブイールドあるいは 1 フレームの最後もしくは最初にソース信号線 1 8にプリチャージ電圧を一斉に印加している。図 5 7 0はその変形例である。第 1フィールドでは奇数番目のソース信号線 1 8にプリチャージ電圧を印加し、第 2 フィールドでは、偶数番目のソース信号線 1 8にプリチャージ電圧を印加している。

プリチャージ電圧は、図 5 7 1に図示するように、表示期間よりも 1 H以上前に印加することが好ましい。図 5 7 1では、 B = 2 H ( 2水平走査期間）前にプリチャージを行っている。表示期間の直前にプリチヤ一ジを行うと、プリチャージによりソース信号線 1 8の電位が大きく変動し、画像表示の最初の画素行の輝度が低下し悪影響が出る場合があるからである。

図 7 5に、本発明のプリチャージ機能を有した電流出力方式のソースドライバ回路（ I C ) 1 4の一例を示す。図 7 5では、 6 ビットの定電流出力回路 1 6 4の出力段にプリチャージ機能を搭載した場合を示している。 .

図 7 5では、プリチャージ電圧を印加すると、内部配線 1 5 0 の B点にプリチャージ電圧が印加される。したがって、プリチャージ電圧は電流出力段 1 6 4にも印加されることになる。しかし、電流出力段 1 6 4 は定電流回路であるから、高インピーダンスである。そのため、定電流回路 1 6 4にプリチャージ電圧が印加されても回路の動作上問題は発生しない。

プリチャージは全階調範囲で実施してもよいが、好ましくは、プリチヤージを行う階調は、黒表示領域に限定すべきである。つまり、書き込み画像データを判定し、黒領域階調（低輝度、つまり、電流駆動方式では、書き込み電流が小さい（微小））を選択しプリチャージする（選択プリチャージと呼ぶ）。全階調データに対し、プリチャージすると、今度は、白表示領域で、輝度の低下（目標輝度に到達しない）が発生する。また、画像に縦筋が表示されるという課題が発生する場合がある。

好ましくは、階調データの階調 0から全階調の 1 / 8の領域の階調領域で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。さらに、好ましくは、階調データの階調 0から 1 Z 1 6の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む）。

特に黒表示で、コントラストを高くするためには、階調 0のみを検出してプリチャージする方式も有効である。極めて黒表示が良好になる。階調 0のみをプリチャージする方法は、画像表示に与える弊害の発生が少ない。したがって、最もプリチャージ技術として採用することが好ましい。

プリチャージの電圧、階調範囲は、 R、 G、 Bで異ならせることも有効である。 E L表示素子 1 5は、 R、 G、 Bで発光開始電圧、発光輝度が異なっているからである。たとえば、 Rは、階調データの階調 0から 1 / 8の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。他の色（G、 B ) は、階調データの階調 0から 1 / 1 6の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む）などの制御を行う。また、プリチャージ電圧も、 Rは 7 ( V ) であれば、他の色（G、 B ) は、 7 . 5 ( V ) の電圧をソース信号線 1 8に書き込むようにする。最適なプリチャージ電圧は、 E L表示パネルの製造口ットで異なることが多い。したがって、プリチャージ電圧は、外部ポリゥムなどで調整できるように構成しておくことが好ましい。この調整回路も電子ボリゥム回路を用いることにより容易に実現できる。

なお、プリチャージ電圧は、図 1のアノード電圧 V d d— 0 . 5 ( V ) 以下、アノード電圧 V d d— 2 . 5 ( V ) 以上にすることが好ましい。階調 0のみをプリチャージする方法にあっても、 R、 G、 Bの一色あるいは 2色を選択してプリチャージする方法も有効である。画像表示に与える弊害の発生が少ない。また、画面輝度が所定輝度以下あるいは所定輝度以上の時に、プリチャージすることも有効である。特に表示画面 1 4 4の輝度が低輝度の時は、黒表示が困難である。低輝度の時に、 0 階調プリチャージなどのプリチャージ駆動を実施することにより画像のコントラスト感が良好になる。

また、全くプリチャージしない第 0モード、階調 0のみをプリチヤ一ジする第 1モード、階調 0から階調 3の範囲でプリチャージする第 2モード、階調.0から階調 7 の範囲でプリチャージする第 3モード、全階調の範囲でプリチャージする第 4モードなどを設定し、これらをコマンドで切り替えるように構成することが好ましい。これらは、ソースドライパ回路（ I C ) 1 4内においてロジック回路を構成（設計）することにより容易に実現できる。

以上の信号の印加状態により、スィッチ 1 5 1 aがオンオフ制御され、スィッチ 1 5 l aオンの時、プリチヤ一ジ電圧 P Vがソース信号線 1 8 に印加される。なお、プリチャージ電圧 P Vを印加する時間は、別途形成したカウンタ（図示せず）により設定される。このカウンタはコマンドにより設定できるように構成されている。また、プリチャージ電圧の印加時間は 1水平走査期間（ 1 H) の 1 / 1 0 0以上 1 / 5以下の時間に設定することが好ましい。たとえば、 1 Hが 1 0 0 μ s e c とすれば、 1 μ s e c以上 2 0 μ s e c ( l Hの l / l 0 0以上 1 Hの 1 / 5以下) とする。さらに好ましくは、 2 s e c以上 1 0 // s e c ( 1 Hの 2Z 1 0 0以上 1 Hの 1 1 0以下) とする。

一致回路 1 6 1の出力と、カウンタ回路 1 6 2の出力とが、 AND回路 1 6 3で ANDされ、一定期間、黒レベル電圧 V pを出力するように構成されている。

図 7 5は、プリチャージ電圧を階調に応じて変化できるように構成した実施例である。図 7 5では印加する画像データに応じてプリチャージ電圧を変化させることが容易に実現できる。プリチャージ電圧は画像データ（D 3〜D 0) によって、電子ボリゥム 5 0 1により変化させることができる。図 7 5では、 D 3〜D 0ビットは電子ポリゥムに接続されていることから、低階調のプリチャージ電圧が変更できるようにしていることがわかる。これは、黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。

したがって、低階調領域になるにしたがって、プリチャージ電圧を高くする。画素 1 6の駆動用トランジスタ 1 1 aを Pチャンネルとしているため、アノード電圧（V d d) がもっと黒表示電圧である。高階調領域になるにしたがって、プリチャージ電圧を低く（画素トランジスタ.1 l aが Pチャンネルの時）する。つまり、低階調表示では、電圧プログラム方式が実施され、高階調表示（白表示）では、電流プログラム方式が実施されていることになる。

もちろん、図 7 5は階調に応じてプリチャージ電圧を変化するだけでなく、温度あるいは点灯率、基準電流比、 d u t y比に応じてプリチヤージ電圧を変化あるいは制御してもよい。また、温度あるいは点灯率、基準電流比、 d u t y比に応じてプリチャージ電圧の印加時間を変化あるいは制御してもよい

図 7 5のプリチャージ回路では、階調 0のみをプリチャージすると、階調 0から階調 7の範囲でプリチャージするとかを選択できる。また、各階調に対するプリチャージ電圧も電子ポリゥム 5 0 1で変更できる。ソース信号線 1 8に印加する画像データにより、プリチャージ電圧 P V印加時間を可変することによっても良好な結果が得られる。たとえば、完全黒表示の階調 0では印加時間を長くし、階調 4ではそれよりも短くするなどである。また、 1 H前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。

たとえば、 1 H前にソース信号線に画素を白表示にする電流と書き込み、次の 1 Hに、画素に黒表示にする電流を書き込む時は、プリチヤ一ジ時間を長くする。黒表示の電流は微小であるからである。逆に、 1 H 前にソース信号線に画素を黒表示にする電流と書き込み、次の 1 Hに、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くするか、もしくはプリチャージを停止する（行わない）。白表示の書き込み電流は大きいからである。もちろん、点灯率によりプリチャージ時間を制御（可変）してもよい。

印加する画像データに応じてプリチャージ電圧を変化かえることも有効である。黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高く（ V d dに対して。なお、画素トランジスタ 1 1 aが Pチャンネルの時）し、高階調領域になるにしたがって、プリチヤージ電圧を低く（画素トランジスタ 1 1 aが Pチャンネルの時）するという制御方法も有効である。

画面に白表示領域（一定の輝度を有する領域）の面積（白面積）と、黒表示領域（所定以下の輝度の領域）の面積（黒面積）が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である（適正プリチャージ）。この一定の範囲で、画像に縦筋が発生するからである。もちろん、逆に一定の範囲で、プリチャージするという場合もある。また、画像が動いた時、画像がノィズ的になるからである。適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント（演算）することにより、容易に実現することができる。

プリチャージ制御は、 R、 G、 Bで異ならせることも有効である。 E L表示素子 1 5は、 R、 G、 Bで発光開始電圧、発光輝度が異なっているからである。たとえば、 Rは、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 2 0以上でプリチャージを停止または開始し、 Gと Bは、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 1 6以上でプリチャージを停止または開始するという方法が例示される。

なお、実験おょぴ検討結果によれば、有機 E L表示パネルの場合、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 1 0 0以上（つまり、黒面積が白面積の 1 0 0倍以上）でプリチャージを停止することが好ましい。さらには、所定輝度の白面積：所定輝度の黒面積の比が 1 : 2 0 0 以上（つまり、黒面積が白面積の 2 0 0倍以上）でプリチャージを停止することが好ましい。

以前にも説明をしたが、図 7 6に図示するように、 R G Bの画像データ（RDATA、 GDATA、 B D AT A) は各 8ビットである。 RG B各 8ビットの画像データは、ガンマ回路 7 6 4でガンマ変換されて、 1 0ビット信号となる。ガンマ変換された信号は、フレームレートコントロール（F R C) 回路 7 6 5で F RC処理されて、 6ビットの画像データに変換される。プリチャージ制御回路（P C) 7 6 1は、変換された 6ビットの画像データからプリチャージ制御信号（プリチャージする時は Hレベルとし、プリチャージしない時は Lレベルとする）を発生させる。このプリチャージを発生させる方式については後に説明をする。なお、 F R Cは 1 0ビット信号を 8ビットもしくは 6 ビット処理することが、画像の破綻もなく好ましい。

図 7 7は、ソースドライバ回路（ I C) 1 4のプリ.チャージ回路 7 7 3を中心とするブロック図である。プリチャージ回路 7 7 3 とは、プリチャージ制御回路 7 6 1によりプリチャージ制御信号 P C信号（赤（R P C) 、緑（G P C) 、青（B P C) ) が出力される。この P C信号は図 7 6に図示するコントロール I C 8 1のプリチャージ制御回路 7 6 1 により発生し、 P C信号は、図 7 7に図示するソースドライノ I C 1 4 のセレクタ回路 7 7 2に入力される。

セレクタ回路 7 7 2は、メインクロックに同期して出力段に対応するラツチ回路 7 7 1に順次ラツチしていく。ラッチ回路 7 7 1はラッチ回路 7 7 1 a とラッチ回路 7 7 1 bの 2段構成である。ラッチ回路 7 7 1 bは水平走査クロック（ 1 H) に同期してプリチャージ回路 7 7 3にデータを送出する。つまり、セレクタは、 1画素行分の画像データおよび P Cデータを順次ラッチしていき、水平走査クロック（ 1 H) に同期して、ラッチ回路 7 7 1 bでデータをストアする。

なお、図 7 7では、ラッチ回路 7 7 1の R、 G、 Bは RGBの画像データ 6ビットのラツチ回路であり、 Pはプリチャージ信号（R P C、 G P C、 B P C) の 3ビットをラッチするラッチ回路である。

プリチャージ回路 7 7 3は、ラッチ回路 7 7 1 bの出力が Hレベルの時、スィッチ 1 5 1 aをオンさせ、ソース信号線 1 8にプリチャージ電圧を出力する。電流出力回路 1 6 4は画像データに応じて、プログラム電流をソース信号線 1 8に出力する。

図 7 6、図 7 7の構成を概略的に図示すれば、図 7 8の構成となる。なお、図 7 8、図 7 9は 1つの表示パネルに複数のソースドライバ回路

( I C) 1 4を積載した構成（ソースドライバ I Cの力ソード接続）である。また、図 7 8、図 7 9の C S E L 1、 C S E L 2は I Cチップのセレクト信号である。 C S E L信号によりどちらに I Cチップを選択し、画像データおよび P C信号を入力するかを決定する。

図 7 7、図 7 8の構成では、各 R G B画像データに対応して、プリチヤージコントロール (P C) 信号を発生させている。プリチャージの印加は、以上のように R G Bごとに行うことが好ましい。しかし、動画表示、自然画表示では、 RGBごとにプリチャージするかしないかを判断する必要がない場合が多い。つまり、 RGBを輝度信号に変換し（換算し）、輝度によりプリチャージをするかしないかを判断してもよい。このようにしたのが、図 7 9の構成である。

図 7 8の構成では、 P C信号は 3ビット必要である（R P C、 G P C、 B P C) が、図 7 9の構成では、 P C信号は R G B P Cの 1 ビットでよい。したがて、図 7 7のラッチ回路 7 7 1においても、 Pは 1 ビットのラッチでよい。なお、以降の説明では、説明を容易にする点、作図を容易にする観点から、 RGBを考慮せずに説明を行う。

以上の本発明の構成は、コントローラ回路（ I C) 7 6 0が画像データに基づいて P C信号（プリチャージ制御信号）を発生する点、ソースドライノ I C 1 4が P C信号をラツチし 1 Hの同期信号に同期してソース信号線 1 8に印加する点に特徴がある。また、コントローラ 8 1は図 7 6に図示するように、プリチャージモード（P M O D E )信号により、プリチャージ信号の発生を容易に変更することができる。

たとえば、 P M O D Eとは、階調 0のみをプリチャージするモード、階調 0— 7など一定の階調範囲をプリチャージするモード、画像データが明るい画像データから暗い画像データに変化する時にプリチャージするモード、一定のフレームで連続して低階調表示となる時に、プリチヤージするモードなどが例示される。

1画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上事項は、画像データに基づき、コントローラがプリチャージ信号を発生することにより、良好な汎用性が発揮される点が重要である。以降、このプリチャージ判断とプリチャージモードを中心に説明をする。

プリチャージをするかしないかの判定は、 1画素行前の画像データ（あるいは、直前にソース信号線に印加された画像データ）にもとづいて行つても良い。たとえば、あるソース信号線 1 8に印加される画像データが白→黒→黒であれば、白から黒になる時は、プリチャージ電圧を印加する。黒階調は書込みにくいからである。黒から黒の場合は、プリチヤージ電圧を印加しない。先に黒表示でソース信号線 1 8の電位が次に書き込む黒表示の電位となっているからである。以上の動作は、コント口ーラ 8 1に 1画素行分（F I F Oのため 2ラインのメモリが必要）のラインメモリを形成（配置）することにより容易に実現できる。また、本発明において、プリチャージ駆動では、プリチャージ電圧を出力するとして説明をするが、これに限定するものではない。 1水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線 1 8に書き込む方式でもよい。つまり、プリチャージ電流をソース信号線 1 8に書込み、その後にプログラム電流をソース信号線 1 8に書き込む方式でもよい。プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。プリチャージをプリチャージ電流で行う方式も本発明のプリチャージ駆動の技術的範疇である（本発明の範囲内である）。

たとえば、図 7 5では電子ポリウム 5 0 1を切り換えることによりプリチャージ電圧が変化する。この電子ボリウム 5 0 1を電流出力の電子ポリゥムに変更すればよい。変更は複数の力レントミラー回路を組み合わせることにより容易に実現できる。本発明では説明を容易にするため、プリチャージ駆動はプリチャージ電圧で行うとして説明をする。

プリチャージ電圧（電流）の印加は、一定のプリチャージ電圧（電流）を印加することに限定するものではない。たとえば、複数のプリチヤ一ジ電圧をソース信号線に印加してもよい。たとえば、第 1のプリチヤ一 .ジ電圧 5 ( V ) を 5 ( μ s e c ) 印加した後、第 2のプリチャージ電圧 4 . 5 ( V ) を 5 ( μ s e c )· 印加する方法である。その後に、プログラム電流 I wをソース信号線 1 8に印加する。

プリチャージ電圧駆動は、印加する電圧波形を鋸波状に変化させたものでもよい。また、矩形波を印加してもよい。また、正規のプログラム電流（電圧）にプリチャージ電圧（電流）を重畳させてもよい。また、プリチャージ電圧（電流）の大きさ、プリチャージ電圧（電流）の印加期間は、画像データに対応させて変化させてもよい。また、画像データの値などに応じて、印加波形の種類、プリチャージ電圧の値などを変化させてもよレ、。

本発明は電流駆動方式において、プリチャージ電圧（電流）を印加するとして説明をするが、プリチャージ駆動は、電圧駆動方式でも効果を発揮する。電圧駆動方式では、 E L素子 1 5を駆動する駆動用トランジスタサイズが大きいため、ゲート容量が大きい。そのため、正規のプログラム電圧が書き込みにくいという課題がある。この課題に対して、プログラム電圧を印加する前に、プリチャージを実施することにより、駆動用トランジスタをリセット状態にすることができ、良好な書込みを実現できる。

したがって、本発明のプリチャージ駆動方式は、電流プログラム駆動に限定されるものではない。本発明の実施例では、説明を容易にするために、電流プログラム駆動の画素構成（図 1などを参照のこと）を例示して説明をする。

本発明の実施例において、プリチャージ駆動方式は、駆動用トランジスタ 1 1 aのみに作用するものではない。たとえば、図 1 1、図 1 2、図 1 3の画素構成において、カレントミラー回路を構成するトランジスタ 1 1 aにも作用して効果を発揮する。本発明のプリチャージ駆動方式は、ソースドライバ回路（ I C ) 1 4からみたソース信号線 1 8の寄生容量を充放電することを 1つの目的としているが、当然のことながらソースドライバ回路（ I C ) 1 4内の寄生容量も充放電されることも目的としている。.

プリチャージ電圧（電流）は、黒表示を良好にすること.を 1つの目的としているが、これに限定されるものではない。白表示を書込み易くする白書込みプリチャージ電圧（電流）を印加すれば、良好な白表示も実現できる。つまり、本発明のプリチャージ駆動とは、プログラム電流（プログラム電圧）を書き込む前に、前記プログラム電流（プログラム電圧）を書込み易くするための、所定の電圧（電流）を印加し、予備充電するものである。

本発明は、黒表示でプリチャージするとして説明をするが、これは、基本的には駆動用トランジスタ 1 1 aからソースドライバ回路（ I C ) 1 4に吸い込み電流で実施する場合である。駆動用トランジスタ 1 1 a などが Nチャンネルトランジスタの場合は、ソースドライバ回路（ I C ) 1 4からは吐き出し電流でプログラムすることになる。この場合は、白表示で書込みにくい画素構成の場合も発生する。したがって、本発明のプリチャージ駆動方法は、ソース信号線 1 8などを所定電位に変化させるものであって、白表示でプリチャージするとか、黒表示でプリチヤ一ジするとかは実施形態にすぎない。したがって、これらに限定されるものではない。

プリチャージ電圧（電流）の印加タイミングは、プログラム電圧（電流）を書き込む画素行を選択した状態でプリチャージ電圧（電流）を書き込むことが好ましいが、これに限定するものではなく、画素行が非選択の状態で、ソース信号線 1 8にプリチャージ電圧（電流）を印加して予備充電を行ない、その後、プログラム電流（電圧）を書き込む画素行を選択してもよい。

プリチャージ電圧は、ソース信号線 1 8に印加するとしているが、他の方式も例示される。たとえば、アノード端子への印加電圧（V d d ) または力ソード端子への印加電圧（V s s ) を変化させてもよい（プリチャージ電圧を印加）。アノード電圧または力ソード電圧を変化させることにより、駆動用トランジスタ 1 1 aの書込み能力が拡大される。したがって、プリチャージ効果が発揮される。特に、アノード電圧（V d d ) をパルス的に変化させる方式を実施する効果が高い。

図 2 3 6に図示するように点灯率に対して、ァノード電圧とプリチヤージ電圧とを変化させてもよい。また、図 2 3 8に図示するように基準電流比に対してプリチャージ基準電圧（V b v ) の大きさを変化させてもよい。プリチャージ基準電圧（V b v ) は図 2 3 9に図示するように

(図 1 2 7から図 1 4 3およびその説明を参照のこと）、基準電流 I c を用いた I 一 V変換回路 2 3 9 1で発生することができる。

点灯率、基準電流、アノード（力ソード）端子のアノード（力ソード）電流に対して、ゲートドライバ回路 1 2のオン電圧（V g l ) 、オフ電圧（V g h ) も変化させてもよい。特にアノード電圧 V d dが上昇させるときは連動して V g h電圧も上昇させることが好ましい。

本発明の実施例では、点灯率あるいはアノード（力ソード）端子のァノード（力ソード）電流により d u t y比、基準電流比などを可変あるいは制御するとして説明するが、点灯率あるいはァノード端子などの電流は電流駆動方式ではプログラム電流 I wに比例する。したがって、プ口グラム電流 I wあるいはプログラム電流の総和あるいは所定期間の和により、基準電流比（プリチャージ制御など以前あるいは以降に説明することも含む。たとえば、図 1 2 7などの電圧プログラムと電流プログラムの切り換えタイミングなども含む）などを制御などすることも本発明の技術的範疇であることは明らかである。

図 7 5などにおいて、プリチャージ電圧（もしくはプリチャージ電流）は、 1 水平走査期間（ 1 H ) ごとに変化させることも有効である（図 2 5 7 ( a ) に図示する）。また、図 2 5 7 ( b ) に図示するように、複数水平走査期間で変化させてもよい。また、ランダムにプリチャージ電圧を印加し、平均の実効電圧が目標のプリチャージ電圧となるようにしてもよい。また、プリチャージ電圧を印加する画素行の画像データを演算（加算など）し、特に低階調の画像（映像）データの割合が多い時に、プリチャージ電圧（電流）を印加するように制御または構成してもよい。また、このプリチャージ電圧（電流）は、演算結果により変化さえる。これは、比較的階調が高い場合は、 E L表示パネル内でハレーションが発生し、一定の低階調の画素は輝度が浮いて高くなるからである。したがって、一定の低階調以下の画素 1 6にはプリチャージ電圧を印加することにより、より完全な黒表示を実現し、画像のコントラスト感を高くすることができる。

印加するプリチャージ電圧は一定の低階調の画素には一定の電圧を印加（一定の低階調の画素は黒つぶれ表示になる）してもよいし、また、図 7 5のプリチャージ電圧の変更データ Dの値を制御してプリチャージ電圧を画素に印加する画像データに応じて変化させてもよい。

このように場合に応じて、プリチャージ電圧（電流）を変化できるのは、図 7 5に図示するように、ソースドライバ回路（ I C ) 1 4内に電子ポリゥム 5 0 1を内蔵していることに起因する効果が大きい。つまり、ソースドライバ回路（ I C ) 1 4の外部からデジタル的にプリチャージ電圧などを変化させることができるからである。この変化を実現するデジタルデータ Dはコントローラ I C (回路） 7 6 0で発生させる。したがって、ソースドライバ回路（ I C ) 1 4とコントローラ I C (回路） 7 6 とは機能分離され、設計あるいは変更が容易となる。

以上は 1 H期間内にプリチャージ電圧などを変化させるとしたが、本発明はこれに限定するものではない。複数画素行（たとえば、 1 0画素行）内の画像（映像）データを演算し、変更データ Dを設定してプリチヤージ電圧（電流）を印加してもよい（図 2 5 7 ( b ) を参照のこと）。また、 1 フレーム（フィールド）あるいは複数フレーム（フィールド）内の画像（映像）データを演算し、プリチャージ電圧（電流）を印加してもよい。

なお、プリチャージ電圧（電流）は画像（映像）データを演算することにより、変更あるいは所定の電圧として、画素 1 6あるいは画素行に印加するとしたが、これに限定するものではない。たとえば、あらかじめ、印加するプリチャージ電圧（電流）を固定しておき、このプリチヤージ電圧などを印加してもよく、また、複数のプリチャージ電圧などをあらかじめ選択しておき、このプリチャージ電圧などを順次あるいはランダムに画素あるいは画素行あるいは画面全体に印加できるように制御してもよいことは言うまでもない。また、演算結果などにより、プリチヤージ電圧などを印加しない場合もあることはいうまでもない。

また、プリチャージ電圧（電流）などは、フレームレートコントロール（F R C ) の技術を用いて実施してもよい。つまり、プリチャージ電圧などを印加する画素あるいは画素行に対して、複数のフレーム（フィ一ルド）で、プリチャージ電圧などを印加したり、印加しなかったりすることにより、複数フレーム（フィールド）で階調表示できる（この場合は、プリチャージ電圧などの印加により階調表示されることになる）。以上のように F R Cを実施することにより、少ないプリチャージ電圧（電流）の種類で適切な黒表示あるいは階調表示を実現することができる。プリチャージ電圧 V p cは、図 2 5 8などで図示するように、電子ポリウム 5 0 1の出力をオペアンプ回路 5 0 2に印加し、オペアンプ回路 5 0 2を介して発生させる。この電子ポリゥム 5 0 1の電源電圧（基準電圧） V s と駆動用トランジスタ 1 1 aのソース端子電位（アノード端子電圧） V d dとは共通にすることが好ましい。プリチャージ電圧 V p cは、駆動用トランジスタ 1 1 aのァノード電位を基準としているからである。

以上の実施例では、プリチャージ電圧などを演算などし、画素 1 6などに印加するとした。印加は演算後すぐに行うのではなく、遅延時間をもたせて実施してもよい。また、プリチャージ電圧などを順次あるいはランダムに変化などさせる時は、徐々にあるいは変化をゆっくりと、もしくは、ヒステリシスをもたせて行うことが好ましい。急激なプリチヤージ電圧の変化は画像にスジ状の表示が発現すること、画像表示にフリッ力が発生することがあるからである遅延時間などの技術的思想は図 9 8あるいは他の実施例で説明しているので、この思想を直接にあるいは類似に適用すればよいので説明を省略する。

F R Cの動作も点灯率に応じて変化などしてもよいことは言うまでもない。変化とは、 F R Cをするかしないかの制御、 F R Cをどの階調に実施するかの制御、 F R Cの変換ビット数の制御などである。

たとえば、点灯率が高いときは、白ラスターに近い表示である。したがって、画面全体が白っぽく、 F R Cをする必要がない場合が多い。一方で点灯率が低い場合は、画面全体的に黒表示部が多い。この場合は、 F R Cを実施し、階調の再現性を高める必要がある。

以上は、点灯率により F R Cを変化させるとして説明したが、本発明はこれに限定するものではない。たとえば、基準電流を上昇させると、面全体が白っぽく、 F R Cをする必要がない場合が多い。一方で基準電流が低い場合は、画面全体的に黒表示部が多い。この場合は、 F R Cを実施し、階調の再現性を高める必要がある。以上の亊項は d u t y比制御にも適用できる。また、アノード（力ソード）電流に変化に対応して F R C変化を実施してもよいことは言うまでもない。

また、図 2 5 9に図示するように点灯率に応じて、 F R Cを変化させることも有効である。図 2 5 9において、点灯率 0 ~ 2 5 %では、 8 F R C ( 8フレームまたは 8フィールドを用いて階調表示する F R C) を実施している。したがって、階調表示数が向上する。点灯率 2 5〜 5 0 % では、 4 F R C ( 4フレームまたは 4フィールドを用いて階調表示する F R C) を実施している。同様に、点灯率 5 0〜 7 5 %では、 2 F R C ( 2 フレームまたは 2フィールドを用いて階調表示する F R C ) を実施し、点灯率 7 5〜 1 0 0 %では、 F R Cしない。つまり、点灯率に応じて最適な F R C制御を実施する。一般的に低点灯率では、暗い画像が多いため、ガンマ係数を小さくするとともに、 F R Cのフレーム数を多くして階調表現を向上させることが必要である。

本明細書において、点灯率に応じて d u t y比制御などを変化させるとして説明する。しかし、点灯率とは、一定の意味ではない。たとえば、低点灯率とは、画面 1 4 4に流れる電流が小さいことを意味している力 S、画像を構成する低階調表示の画素が多いことも意味する。つまり、画面 1 4 4を構成する映像は、暗い画素（低階調の画素）が多い。

したがって、低点灯率とは、画面を構成する映像データのヒストグラム処理をした時、低階調の映像データが多い状態と言い換えることができる。高点灯率とは、画面 1 4 4に流れる電流が大きいことを意味しているが、画像を構成する高階調表示の画素が多いことも意味する。つまり、画面 1 4 4を構成する映像は、明るい画素（高階調の画素）が多い。高点灯率とは、画面を構成する映像データのヒストグラム処理をした時、高階調の映像データが多い状態と言い換えることができる。つまり、点灯率に対応して制御するとは、画素の階調分布状態あるいはヒストグラム分布に対応して制御することと同義あるいは類似の状態を意味することがある。

以上のことから、点灯率にもとづいて制御するとは、場合に応じて画像の階調分布状態（低点灯率 =低階調画素が多い。高点灯率 =高階調画素が多い。）にもとづいて制御すると言い換えることができる。たとえば、低点灯率になるにしたがって基準電流比を增加させ、高点灯率になるにしたがって d u t y比を小さくするとは、低階調の画素数が多くなるにしたがって、基準電流比を増加させ、高階調の画素数が多くなるにしたがって d u t y比を小さくすると言い換えることができる。または、低点灯率になるにしたがって基準電流比を增加させ、高点灯率になるにしたがって d u t y比を小さくするとは、低階調の画素数が多くなるにしたがって基準電流比を増加させ、高階調の画素数が多くなるにしたがつて d u t y比を小さくするのと同一あるいは類似の意味あるいは動作もしくは制御である。

また、たとえば、所定の低点灯率以下で基準電流比を N倍し、かつ選択信号線数を N本にする（図 2 7 7〜図 2 7 9などを参照のこと）とは、低階調の画素数が一定以上の時に、基準電流比を N倍し、かつ選択信号線数を N本にすることと同一あるいは類似の意味あるいは動作もしくは制御である。

また、たとえば、通常は、 d u t y比 1 / 1で駆動し、所定の高点灯率以上で段階的にあるいはスムーズに d u t y比を低下させるとは、低階調あるいは高階調の画素数が一定の範囲以内の時に、 d u t y比 1 / 1で駆動し、高階調の画素数が一定の以上数となった時に、段階的にあるいはスムーズに d u t y比を低下させることと同一あるいは類似の意味あるいは動作もしくは制御である。

また、図 4 4 2に図示する駆動方法も本発明の範疇である。図 4 4 2 は、横軸を階調 b以下（図 4 4 2では一例として b = 1 6 としている）の画素の割合としている。階調 1 6以下の画素の割合が 2 5 %とは、たとえば、表示パネルが 1 0万画素を有しており、 2 5 6階調の場合において、 2 . 5万画素が 1 6階調以下の画像表示であることを示している。したがって、結果的には横軸は、点灯率あるいはそれに類似した値あるいは指標を示すことになる。

図 4 4 2の実施例では、階調 1 6以下の画素の割合が、 7 5 %以上で基準電流比を増大させ、輝度を一定にするため d u t y比が低減している。また、階調 1 6以下の画素の割合が、 2 5 %以下でパネルの消費電流を低減するため、 d u t y比を低下させている。

以上のように、点灯率に基づいてとは、所定の階調を定め、定めた階調以下あるいは以上の画素の割合によりもとづいてと置き換えることができる。以上の事項は本発明の他の実施例でも同様に適用できることは言うまでもない。

以上の点灯率あるいは階調 b以下（以上）の画素の割合などに関する事項は、他の制御（たとえば、プリチャージ電圧、 F R C、温度など）についても適用できることは言うまでもない。また、本発明の他の実施例に組み合わせてあるいは適用できることも言うまでもない。

以上の実施例は、画像（映像）データなどにより、プリチャージ電圧、 F R Cなどを変化あるいは制御するとしたが、本発明はこれに限定するものではない。例えば、点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度もしくはこれらの組合せにより、プリチャージ電圧（電流）の大きさを変化させてもよい。また、プリチャージ電圧の印加時間を変化させてもよい。たとえば、基準電流の大きさに応じてプログラム電流の大きさが変化し、駆動用トランジスタ 1 1 aを流れる電流が変化するからプリチヤ一ジ電圧の大きさも変化させることが好ましい。また、点灯率が高い時は、画面に白表示に近く、画面全体にハレーションが発生しているから黒浮きが発生している。そのため、画素 1 6にプリチャージ電圧などを印加しても効果がない。この場合は、プリチャージ電圧などの印加をやめた方が低消費電力化を実現できる。一方で低点灯率の場合は、画面に黒表示部が多く、ハレーションの発生も少ないため、画素 1 6に十分なプリチャージを行い、コントラスト感を向上させる必要がある。

同様に、アノード（力ソード）電流が大きい時は、画面に白表示部分が多いため、ハレーションが発生しやすい。この場合は、.プリチャージ電圧などの印加が必要でない場合が多い。逆にアノード（力ソード）電流が小さい時は、プリチャージ電圧などの印加が必須となる場合が多い。上記実施例では、画像（映像）データ、点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度もしくはこれらの組合せにより、 F R Cあるいはプリチヤージ電圧（電流）の大きさを変化させるとしたが、これに限定するものではない。画像（映像）データ、点灯率、アノード（力ソード）端子に流れる電流、アノード（力ソード）端子電圧（図 1 2 2など）、ァノード端子電圧とカソード端子電圧の電位差（図 2 8 0など）、 d u t y比、パネル温度などの変化の割合あるいは変化を予測して、 F R C、プリチヤージ電圧などの制御を実施してもよいことはいうまでのない。

以上のように、本発明は、画素（映像）データなどにより、 F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せにより、その結果などに対応してプリチャージ電圧（電流）の大きさ、プリチャージ電圧などの印加の有無、プリチャージ電圧などの F R C制御、プリチャージ電圧などの変化状態、プリチャージ印加期間などを制御する駆動方法である。なお、変化あるいは変更は図 9 8で説明するようにゆつくりとあるいは遅延させて実施することが好ましい。以上のように、本発明は第 1の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 1の F R Cあるいは点灯率あるいはァノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。また、第 2の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 2の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。もしくは、点灯率（ァノ一ド端子のァノード電流などでもよい）もしくは点灯率範囲（ァノード端子のアノード電流範囲などでもよい）に応じて（適応して）、 F R C あるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させるものである。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。

以上のように、本発明は第 1の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 1 の F R Cあるいは点灯率あるいはァノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。また、第 2の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 2の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させるとしたが、本発明はこれに限定するものではない。たとえば、点灯率によりゲートドライバ回路 1 2のオン電圧またはオフ電圧もしくは両方の電圧を変化させてもよい。

以上の記載で点灯率とは、画像の表示状態を示している。点灯率が低いとは黒表示が多い画像（低階調が多い画素または画像）を示しており、点灯率が高いとは、白表示が多い画像（高階調が多い画素または画像）を示している。また、点灯率とは、アノード端子に流れ込む電流（カソード端子から流れ出す電流）の大きさを示している。点灯率が低いとは黒表示が多い画像のため、アノード端子に流れ込む電流（力ソード端子から流れ出す電流）は小さい。点灯率が高いとは白表示が多い画像のため、アノード端子に流れ込む電流（力ソード端子から流れ出す電流）が大きい。本発明は、以上の事項を利用して、 d u t y比、パネル温度、 F R C、基準電流などを変化させる。

点灯率が低いとは黒表示が多い画像（低階調が多い画素または画像）を示している。黒表示が多い画像は、トランジスタ 1 1のリークにより輝点が発生したり、黒浮きが発生したりする。この対策のために、グートドライバ回路 1 2のオンオフ電圧を操作することは有効である。以下、その実施例について説明をする。

有機 E L素子 1 5は自己発光素子である。この発光による光がスイツチング素子としてのトランジスタに入射するとホトコンダクタ現象（ホトコン）が発生する。ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク（オフリーク）が增える現象を言

5。

この課題に対処するため、本発明ではゲートドライバ回路 1 2 (場合によってはソースドライバ回路（ I C) 1 4) の下層、画素トランジスタ 1 1の下層の遮光膜を形成している。特に駆動用トランジスタ 1 1 a のゲート端子の電位位置（ cで示す）とドレイン端子の電位位置（ aで示す）間に配置されたトランジスタ l i bを遮光することが好ましい。この構成を図 3 1 4 ( a ) (b ) に示している。特に表示パネルが黒表示の場合は、図 3 1 4 ( a ) ( ) における E L素子 1 5のァノード端子の電位位置 bの電位が力ソード電位に近い。そのため、 TF T 1 7 bがォン状態であると、電位 a も低くなる。そのため、トランジスタ l i bのソース端子とドレイン端子間の電位（ c電位と a電位間）が大きくなり、トランジスタ 1 1 bがリークしゃすくなる。

この課題に対しては、図 3 1 4 ( a ) ( b ) に図示するように遮光膜 3 1 4 1 を形成することが有効である。なお、遮光膜 3 1 4 1はクロムなどの金属薄膜で形成し、その膜厚は 5 O n m以上 1 5 0 n m以下にする。膜厚 3 1 4 1が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ 1 1 のパターエングが困難になる。

トランジスタ 1 1 bのソース端子とドレイン端子間の電位（ c電位と a電位間）が大きくなり、トランジスタ 1 1 bがリークしゃすくなるのであるから、 c電位と a電位間の電圧を低下させればリークの発生は小さくなる。低下させるには、トランジスタ l i dのオン電圧（V g 1 2 ) を高くすることが有効である。なお、 V g 1 2はゲートドライバ回路 1 2 bのオン電圧である。

黒表示でリークが目立つのであれば、点灯率が低い時に、オン電圧 V g 1 2を高くすればよい。オン電圧 V g 1 2を高くするとトランジスタ l i dが完全にオンしない。トランジスタ l i dのオン抵抗が高いためである。そのため、 a点の電圧は低くならない。したがって、トランジスタ 1 1 b のリークは発生しなくなる。一方で点灯率が高い場合、 E L 素子 1 5の端子電圧を高くなる。そのため、トランジスタ 1 1 dはオン抵抗を低くする必要がある。

以上の実施例を図 3 1 5に図示している。図 3 1 5の点線に図示するように点灯率が高い場合は、オン電圧 V g 1 2を低下（一方向）にし、点灯率が低くなるにつれて、オン電圧 V g 1 2を上昇させてトランジスタ 1 1 dのオン抵抗を高くする。なお、点灯率はァノード（力ソード）端子の電流の大きさに置き換えできることは言うまでもない。また、図 3 1 5に点線のように図示場合だけでなく、実線のように点灯率制御してもよいことは言うまでもない。

図 3 1 5では、 V g l 2電圧を点灯率に対応して変化させるとした。トランジスタ 1 1 bのリーク電流を減少させる方法として、図 3 0 7に図示するように力ソード電圧 V s s を変化させてもよい。黒表示でリークが目立つのであれば、点灯率が低い時に、力ソード電圧 V s s を高くすればよい。カソード電圧 V s s を高くするとトランジスタ 1 1 dが完全にオンしない。トランジスタ 1 1 dのオン抵抗が高いためである。したがって、トランジスタ 1 1 bのリークは発生しなくなる。一方で点灯率が高い場合、 E L素子 1 5の端子電圧を高くなる。そのため、トランジスタ 1 1 dはオン抵抗を低くする必要があるため、オン抵抗を低くする必要がある。したがって、力ソード電圧 V s s を低くする。なお、点灯率はアノード（力ソード）端子の電流の大きさに置き換えできることは言うまでもない。また、図 3 1 5に点線のように図示場合だけでなく、実線のように点灯率制御しても'よいことは言うまでもない。

V g l 2は、 d u t y比制御において変化させることも好ましい。 d u t y比は基準電流の変更と同時に実施することが多い。たとえば、図 1 1 6において、点灯率が 2 0 %以下の範囲において、 d u t y比を小さくする（画面 1 4 4に占める非点灯領域 1 9 2の割合を多くする）と伴に、基準電流比を大きくしている（ 1階調あたりのプログラム電流 I wを大きくする）。 d u t y比（図 1 1 6 ( a ) ) と基準電流比（図 1 1 6 ( b を同時に制御することにより（ d U t y比 X基準電流比 = 一定）、表示輝度（図 1 1 6 ( c ) ) を変化させず、電流駆動方式のク口ストークあるいは黒浮きの課題を解決することができる。

図 1 1 6の駆動方法では、 d u t y比 X基準電流比 =一定の駆動方法であるため、 d u t y比の低下に伴い、アノード端子を流れる電流が増加します。したがって、アノードおよぴカソード電圧が一定の固定制御であるならは、トランジスタ l i dはオン抵抗を低くする必要があるため、 V g 1 2を低くしてオン抵抗を低くする必要がある。

以上のことから、図 3 1 8に図示するように、 d u t y比の変化に対応して V g 1 2電圧を変化させることが好ましい。図 3 1 8では d u t y比が 1 / 1〜 1 / 2の範囲では、 V g 1 2 = 0 Vとしている。. したがつて、トランジスタ 1 1 dのオン抵抗が比較的高く、トランジスタ 1 1 bのリークなどが発生しにくい。そのため、黒浮きの発生を抑制できる。 d u t y比が 1 /4以下の範囲では、 V g l 2 =— 8 Vとしている。したがって、トランジスタ 1 1 dのオン抵抗が低く、駆動用トランジスタ 1 1 aに十分なプログラム電流を流すことができ、 E L素子 1 5も飽和領域で良好に点灯させるができる。 d u t y比が 1 / 4〜 1 / 2の範囲では、 V g 1 2を一 8〜 0 Vの範囲で d u t y比あるいは基準電流比に応じて変化させる。

以上の事項は、本発明の他の実施例でも同様に適用することができることは言うまでもない。また、他の実施例と組み合わせることができることは言うまでもない。

図 7 8などでは、画素データは R、 G、 Bデータおよびプリチャージデータ（P R C、 P GC、 P B C) をパラレルにソースドライバ回路（ I C) 1 4に印加するとしたが、本発明はこれに限定するものではない。以上のようにパラレルに印加するように構成するとコントローラ 8 1 とソースドライバ I C 1 4とを結ぶ配線数が多くなる。そのため、コントローラ 8 1のピン数が増加しコントローラサイズが大きくなるという課題がある。

この課題に対して、本発明は、図 8 0に図示するよう.に、画像データ (DAT) 6ビットと、コントロールデータ（D CT L) 4ビットで構成し、 1 0ビットで画像データおよびプリチヤ一ジデータなどをコントローラ 8 1からソースドライバ回路（ I C) 1 4に印加する。

具体的には、従来（パラレルで R G Bデータを転送する場合）の 1クロックの 4倍クロックを用いてシリアルで画像転送を行う。つまり、図 8 0に図示（DATを参照のこと）するように、従来の 1クロック期間に Rデータ 6 ビット、 Gデータ 6ビット、 Bデータ 6ビット、制御データ 6ビットを転送する。画像データ、制御データは設定データをして取り扱う。

R、 G、 B、データ識別データ（D) の識別は、 D C T Lの 4ビットで行う。以上のように画像データ、コントロールデータをシリアル転送

(4相）で行うことによりコントローラとソースドライバ回路（ I C) 1 4を結線する配線数が減少し、コント口ール I Cを小型化できる。図 8 0は画像データ（DAT) 6 ビットと、コントロールデータ（D C T L) 4ビットで構成し、 1 0ビットで画像データおよびプリチヤ一ジデータなどをコントローラ 8 1からソースドライバ回路（ I C) 1 4 に印加する方式である。また、 4倍クロックを用いてシリアルで画像転送を行っている実施例である。しかし、本発明はこれに限定されるものではない。たとえば、画像データである R G Bデータと、コントロールデータ Dとをシリアルで伝送し、画像データとコントロールデータの識別は、 I D信号で行っても良い。 I Dデータが Hレベルの時、画像データであることを意味し、 Lレベルの時、コントロールデータであることを意味する。

また、画像データを R G Bのシリアルで転送し、各画像データがプリチャージするか否かをプリチャージ識別信号 P RCで行っても良い。 P R C信号が Hレベルの時、該当画像データはプリチャージしてからソース信号線 1 8に印加されるように制御され、 Lレベルの時は、プリチヤージしないように制御される。なお、図示するように、画像データと制御データをそれぞれシリアル伝送してもよいことは言うまでもない。もちろん、画像データをシリアル伝送し、制御データをパラレル伝送してもよい。

以上の実施例は、ソースドライバ回路（ I C) 1 4への入力データをシリアル伝送するものであった。本発明は、これに限定するものではない。たとえば、図 8 1に例示するように、差動信号にして伝送してもよい。差動信号にする手段として、 LVD S、 CMAD S、 R SD S、 m i n i — LVD S、自己転送方式などが例示される。

図 8 2は、シリアル映像データなどが、さらに高い周波数の差動信号に変換されて伝送され、また、差動信号がシリアル映像データなどに戻され、ソースドライバ回路（ I C) 1 4に入力され、あるいは、さらにパラレルデータに変換されてソースドライバ回路（ I C) 1 4に入力されている実施例である。つまり、映像データはシリアルデータおよび差動信号に変換されて伝送されている。なお、伝送にあたり、一部の区間あるいは、すべての区間、もしくは一部のデータ信号などがパラレル伝送されてもよいことは言うまでもない。

図 8 1に図示するように、本体回路（たとえば、図 1 5 6の 1 5 6 1 など）の映像信号処理回路からのシリアルデータは、差動回路としてのトランスシーバ（トランスミッタ）（T) 8 1 1 aで差動信号に変換される。差動信号に変換することにより、信号の振幅が減少し、ノイズの影響を受けにくくなり、また不要輻射も減少する。したがって、トランスシーパ（T) 8 1 1 a とレシーバ（R) 8 1 1 b間の距離を長くすることができる。また、信号線の本数も削減することができる。

差動信号は、差動回路としてのレシーバ（R) 8 1 1 bによりシリアルデータに変換される。もちろん、一気に図 8 2のコントローラ I C 8 2 1の機能を取り込みパラレルデータに変換してもよいことは言うまでもない。レシーバ（R) 8 1 1 bにより、トランシーパ 8 1 1 aで差動信号変換前のシリアルデータに復元される。

図 8 2は、レシーバ（R) 8 1 1 bの次段にシリアル一パラレル変換回路 8 2 1が配置または形成された構成例である。シリアル一パラレル変換回路 8 2 1 (具体的には AS I Cからなるコントローラ I C (回路）

(制御手段）が該当する。シリアル一パラレル変換回路 8 2 1によりシリアルデータはパラレルデータに変換され、変換されたパラレルデータがソースドライバ回路（ I C) 1 4に入力される。

図 1 9 0に図示するように、ソースドライバ I C 1 6に差動回路およぴデコーダ回路を形成（構成）レ、パネルモジュール 1 2 6 4の外部からコネクタ 1 8 0 1を介して、差動信号 1 9 0 1を直接にソースドライパ I C 1 6に入力できるように構成してもよいことは言うまでもない。制御データとは、たとえば、図 1 6、図 7 5などのプリチヤ一ジ制御データ、図 5 0、図 6 0、図 64、図 6 5などの電子ボリゥムデータなど多種多様な制御データが例示される。

また、図 3 1 9に図示するように、映像データ（RGB) に加えて、 O S D (オンスクリーンディスプレイ）信号、 SZD信号（動画と静止画との判断信号）もコントローラ回路（ I C) 7 6 0で差動信号としてソースドライバ回路（ I C) 1 4に印加してもよい。 O S D信号は、ビデォカメラなどにおいて、メニュー画面表示などを行うものである。また、 S D信号が Hの時、伝送さえている RGB映像信号が動画であると判断し、図 5 4 ( a 1 ) ( a 2 ) ( a 3 ) ( a 4 ) の駆動などを実施して動画表示対応の駆動方法を行う。 S ZD信号が Lの時、伝送さえている RGB映像信号が静止画であると判断し、図 54 ( c 1 ) ( c 2 ) ( c 3) ( c 4 ) または図 54 ( 1 ) ( b 2 ) ( b 3 ) ( b 4 ) の分割駆動などを実施して静止表示対応の駆動方法を行う。図 2 5 1では、本発明の表示装置（表示パネル）にスピー力 2 5 1 2 を配置あるいは形成した実施例について説明した。このスピー力 2 5 1 2の音声信号（AD) も図 3 2 0に図示するように、コントローラ回路

( I C) 7 6 0で差動信号としてソースドライバ回路（ I C) 1 4に印加してもよい。

図 8 3はコントロール I C 8 1 とソースドライバ回路（ I C) 1 4、ゲートドライバ回路 1 2 との接続構成を示す。画像データ、電子ボリゥムデータ、プリチャージデータを D C T L、 DATとしてシリアル転送することにより接続配線を省略することができる。

なお、ソースドライバ回路（ I C) 1 4の入力段でシリアルーパラレル変換を行うことにより、プリチャージデータ、画像データのラッチあるいは保持回路は図 7 7 と同様になる。 G CT Lの 4ビットは、クロック、スタートパルス、アップダウン切り換え、イネ一プル信号である。図 1 8 0は、本発明の表示パネルの外観図である。パネル 1 2 6 4にはソースドライノ I C 1 4が C O G実装され、ゲートドライバ回路 1 2 はポリシリコンで形成されている。パネル 1 2 6 4の端子からフレキ基板 1 8 0 2が接続されている。フレキ基板 1 8 0 2にはコントローラ回路（ I C) 7 6 0が実装されている。コントローラ回路（ I C) 7 6 0 の信号は端子 1 8 0 1から入力され、同様にゲートドライバ回路 1 2の信号も端子 1 8 0 1から入力される。

図 1 8 1はさらに詳細な本発明の表示パネルである。カソード配線 1 8 1 1にはカソード電圧が印加され、カソード配線 1 8 1 1は力ソード接続位置 1 8 1 2でカソード電極と接続されている。ゲートドライバ回路 1 2にはコントローラ回路（ I C) 7 6 0からのゲートドライバ信号 1 8 1 3が印加される。また、ソースドライノ I C 1 4にもコントローラ回路（ I C) 7 6 0からソースドライバ信号 1 8 1 4が印加される。ァノード配線 1 8 1 5はソースドライノ I Cの裏面（のアレイ面）に形成されている。また、アノード配線 1 8 1 5は表示パネルの表示領域近傍に形成されている。

図 1 8 1は、 I C 1 4下にァノ一ドまたは力ソード配線を形成または配置した構成である。本発明はこれに限定するものではない。たとえば、図 5 8 7の構成が例示される。図 5 8 7は I C 1 4下に、カソード配線 1 8 1 1 とァノード配線 1 8 1 5を形成または配置した構成である。 I C 1 4 a と I C 1 4 b間に複数のァノ一ド配線 1 8 1 5、カリード配線 1 8 1 1 (図 5 8 7では各 2本）を配置している。少なくとも 1本の力ソード配線 1 8 1 1は画面 1 44の中央部と端部のカソード膜に接続されている。また、そのうち、 1つのカソード配線 1 8 1 1は I C 1 4 a の下に配置されている。複数のァノ一ド配線 1 8 1 5のうち少なくとも 1本のァノード配線 1 8 1 5は画面 1 44の中央部と端部に接続されている。また、そのうち、 1つのァノード配線 1 8 1 5は I C 1 4 bの下に配置されている。また、複数のァノード配線 1 8 1 5は画面 1 44の近傍で短絡されている。

特に図 5 8 7の特徴は、 I Cチップ 1 4の下側に位置するアレイ基板 7 1上に、複数の電源配線（アノード配線、力ソード配線）を配置または形成した点である。また、前記 I Cチップ 1の下側に配.置した配線も用い、力ソード電極 3 6 (図 3、図 4を参照のこと）と複数箇所でカソ一ド配線 1 8 1 1 とコンタクト（接続）をとつた点である。また、画素 1 6の画素アノード配線 5 8 7 1 (図 1などの V d dを参照のこと）と分岐するァノード配線 1 8 1 5 (画面 1 44の上辺に配置又は形成されている）の両端に給電点を有する点である。両側に給電点を有することにより、画素 1 6の V d dに流れ込む電流が増加しても電圧降下の発生が少ない。 W 200

259 ァノード配線 1 8 1 5およびカソード配線 1 8 1 1の配線抵抗が高いと電圧降下が発生し、 E L素子 1 5、駆動用トランジスタ 1 1 aに十分な電圧が印加されないようになる。この課題を解決する方式が図 5 8 8 の実施例である。図 5 8 8では、カソード配線 1 8 1 1 とァノード配線 1 8 1 5の薄膜配線上に力ソード電極 3 6の金属材料からなる金属薄膜 5 8 8 1を積層させている。金属材料の積層により配線の低抵抗値化を実現できる。力ソード電極 3 6の金属薄膜 5 8 8 1は、 E L素子 1 5にカソード電極 3 6を積層する工程で同時に作製する。 E L素子 1 5をパターニングする工程であるマスク蒸着時のマスクを加工することにより容易に実現できる。加工とは、金属薄膜 5 8 8 1を形成する箇所のマスクに穴あけ加工を行い、この穴を介して金属薄膜 5 8 8 1を形成する。なお、図 5 8 8では、力ソード配線 1 8 1 1 とアノード配線 1 8 1 5 の薄膜配線上にカソート電極 3 6の金属材料を積層させたとしたがこれに限定するものではなく、ァノード電極の材料を積層させてもよいことは言うまでもない。また、力ノ、ード配線 1 8 1 1 とァノード配線 1 8 1 5の両方の薄膜配線上に金属材料を積層させているとしたがこれに限定するものではなく、一方の配線に積層したものでもよい。特にアノード配線 1 8 1 5は電圧降下による影響が大きいため、積層による低抵抗値化を実現することが好ましい。

なお、積層させる材料は金属材料に限定するものではなく、低抵抗値化を実現できるものであれば何でもよい。たとえば、 I TO，カーボンなどが例示される。また、積層は単層に限定されるものではなく、複数膜の積層構造であってもよい。また、合金などでもよい。たとえば、画素電極となる I TOと L i、 A 1 などを積層してもよい。

E L表示装置は、液晶表示装置にはない力ソード配線、アノード配線を有し、図 8 3 1に図示するようにゲートドライバ回路もゲートドライパ回路 1 2 a、 1 2 b と 2つが必要である。したがって、配線数が多く結線が複雑である。そのため、配線の引き回しのためにパネル 1 2 6 4 の額縁が大きくなる。信号線をパネル 1 2 6 4に入力するためのフレキ基板 1 8 0 2のサイズが大きくなり高コスト化に直結する。

図 2 8 2はこの課題を解決する構成の説明図である。なお、説明を容易にするため、図 2 8 2などでは、ゲートドライバ回路 1 2の制御信号線は S T (スタートパルスを印加あるいは伝送する信号線）、 C L K (クロック（シフト）パルスを印加あるいは伝送する信号線）、 E N B L (ィネーブルパルスを印加あるいは伝送する信号線）しか図示していない。実際には、 U D (アップダウン方向の信号を印加あるいは伝送する信号線）、 V g h電圧あるいは V g 1電圧を伝送あるいは供給する信号線などがあることは言うまでもない。

なお、説明を容易にするため、 S T (スタートパルスを印加あるいは伝送する信号線）、 C L K (クロック（シフト）パルスを印加あるいは伝送する信号線）、 E N B L (イネ一プルパルスを印加あるいは伝送する信号線）、 U D (アップダウン方向の信号を印加あるいは伝送する信号線）などの制御信号を伝送などする信号線を制御信号線と呼び、 V _g h電圧あるいは V g 1電圧を伝送あるいは供給する信号線などを電圧信号線と呼ぶ。

図 2 8 2は、ソースドライノく I C 1 4は、シリコンチップで形成または構成され、アレイ基板 3 0に C O G (チップオンガラス) 技術で実装されている。一方、ゲートドライバ回路 1 2は、低温ポリシリコン、高温ポリシリコンあるいは C G Sなどのポリシリコン技術でァレイ基板 3 0に直接に形成されている。

図 2 8 2では、制御信号線（もしくは電力信号線も）は、ソースドライノ I C 1 4の裏面あるいはソースドライノ I C 1 4の配線パターンを介してゲートドライバ回路 1 2などに接続される。以上のように制御信号線、電力信号線はソースドライバ I C 1 4を介して供給することにより前記信号線などを接続するフレキ基板 2 9 1 1 ( 1 8 0 2 ) の幅をソースドライバ I C 1 4のチップ幅士程度にすることができる。したがつて、低コスト化が可能である（図 2 9 1を参照のこと）。

図 2 8 2の構成を実現するために、本発明のソースドライバ I C 1 4 は図 2 8 8のように構成（形成）している。図 2 8 8は、本発明のソースドライバ I C 1 4を裏面からみた図である。チップ 1 4の両端に配線 2 8 8 5などが形成されている。図 2 8 8にあって、配線は通常のアルミ配線であり、 I C製造工程で形成させる。しかし、配線 2 8 8 5などの形成方法はこれに限定するものではなく、 I C 1 4完成後、スクリーン印刷技術などで形成してもよい。なお、配線 2 8 8 5などはチップ 1 4の一方のみに形成してもよいことは言うまでもない。

I C 1 4は制御信号線などの入力端子 2 8 8 3 と、ソース信号線 1 8 と接続する端子 2 8 8 4が形成されている。チップ 1 4の端に制御信号線を接続する端子 2 8 8 1 aが形成または配置される。また、端子 2 8 8 1 aには配線 2 8 8 5が接続され、配線 2 8 8 5の他端は端子 2 8 8 l bに接続されている。したがって、 G 1 a の範囲に接続された制御信号線はチップの側辺の端子 2 8 8 1 b と接続されている。また、端子 2 8 8 2 aに接続された電力信号線は配線 2 8 8 5を介して端子 2 8 8 2 bに接続される。端子 2 8 8 2はアノードあるいはカソード配線が接続されることを想定している。したがって、電力信号線は I Cチップをブリッジし、 I C 1 4の出力側（ソース信号線 1 8 との接続側）に出力される。

このように I C 1 4を配線 2 8 8 5でブリッジするのは、図 2 0 8などの図示するようにァノード配線 1 8 1 5などが I C 1 4の遮光膜として、 I C 1 4の裏面に形成されていることが多いから'である（図 2 9 0 も参照のこと）。ァノード配線 1 8 1 5を遮光膜として I C裏面に形成することにより、 I Cがホトコンダクタ現象により以上動作することがない。配線 2 8 8 5で制御信号線あるいは電力信号線を接続することにより、アレイ基板 3 0上で配線を交差する必要がなく、交差部での短絡などが減少し、製造歩留まりを向上させることができる。

なお、図 2 8 8の実施例では、 I Cチップ 1 4の裏面（実装時にァレィ基板 3 0 と対面する面）に配線 2 8 8 5などを形成するとしたがこれに限定するものではない。配線 2 8 8 5などを I Cチップ 1 4に表面に形成または配置してもよい。また、 I Cチップ 1 4 とアレイ基板 3 0 との隙間に、配線 2 8 8 5などを形成したフレキ 2 9 1 1 ( 1 8 0 2 ) を配置してもよいことは言うまでもない。

また、以上の実施例ではソースドライバ I C 1 4に配線 2 8 8 5などを形成し、信号線をブリッジするとした。しかし、本発明はこれに限定するものではなく、ゲートドライバ回路 1 2をシリコンチップ（ゲートドライノ I C 1 2 ) などで形成し、ゲートドライバ I C 1 2の裏面などに配線 2 8 8 5などを形成してもよいことは言うまでもない。

また、配線 2 8 8 5上には無機材料あるいは有機材料からなる薄膜（厚膜）を形成することが好ましい。薄膜（厚膜）の厚みは少なくとも 0. Ι μ πι以上必要である。しかし、 3 μ m以下にすることが好ましい。薄膜（厚膜）の形成により配線 2 8 8 5が保護され、腐食などの課題が発生しなくなる。薄膜（厚膜）の比誘電率は、 3. 5以上 6. 0以下のものを使用することが好ましい。

図 2 8 9は本発明のソースドライバ I C 1 4をァレイ基板 3 0に実装した状態である。電力信号線（実施例ではアノード配線）は配線 2 8 8 5を介して端子 2 8 8 2 bに出力され、表示領域 1 4 4の画素 1 6部に分岐される。カソード配線の I Cチップの右端の端子 2 8 8 2 bから出力されカソード接続点でカソード電極 3 6 と接続される。制御信号線も I C 1 4の配線 2 8 8 5を介して端子 2 8 8 1 bから出力されゲートドライバ回路 1 2に入力される。

図 2 9 0は I C 1 4をアレイ基板 3 0に実装した場合の断面図である。 I Cチップ 1 4の裏面には配線 2 8 8 5が形成され、端子 2 8 8 2 a と端子 2 8 8 2 b間を接続している。端子 2 8 8 2には金バンプ 2 9 0 4 が形成されている。金バンプ 2 9 0 4はァレイ基板 3 0の端子 2 9 0 2 と I C 1 4の端子 2 8 8 2とを接続している。したがって、信号線 2 9 0 1に印加された信号は I C 1 4の配線 2 8 8 5を介して信号線 2 8 5 2と電気的に接続されるため、ァノード配線 2 9 0 3などの導体線がァレイ基板 3 0上に形成されていても交差することがない。

図 3 4 7に図示するように、ソースドライバ回路（ I C) 1 4力、らゲートドライバ回路（ I C) 1 2に引き渡される配線 2 8 5 2が交差することがないように、出力端子位置を設定する。なお、他の内容は図 2 8 2などで説明しているので省略する。

また、図 3 5 8に図示するように、グートドライバ 1 2の電源配線（たとえば、 V g h電圧、 V g 1電圧などの供給配線） 2 8 5 2 bはアレイ基板 3 0面に形成するとともに、チップで構成したソースドライノ I C 1 4の下面に配設（配置または形成）する。アノード配線も I Cチップ 1 4の裏面部でァレイ 3 0の表面に形成または配置する。ゲートドライバ回路 1 2の制御信号線は、ソースドライバ I C 1 4に形成または配置された配線 2 8 8 5を介して接続をする。

以上のように構成することにより、 I Cチップ 1 4の裏面部を有効に利用することができ、 'また、パネルを狭額縁化することができる。

以上のように、 I C 1 4の配線 2 8 8 5を介して電力信号線あるいは制御信号線をブリッジすることのより、基板 3 0に形成された配線と交差することがなくなるという効果が発揮される。他の大きな効果として、図 2 9 1に図示するように、信号線などをパネルに印加するフレキシブル基板 2 9 1 1の大きさを小さくできるという効果も発揮される。一般的にフレキシブル基板 2 9 1 1は高価であるのでサイズが小さいほどコストメリットは大きレヽ。

図 2 9 1に図示するように、 I C 1 4への入力信号線 2 9 0 1、 2 8 5 2にはフレキシプル基板 2 9 1 1からストレートに信号などが入力される。 I C 1 4の配線 2 8 8 5がなければ制御信号線は基板 3 0の入力面で I C 1 4を避けて折り曲げる必要がある。折り曲げればパネルの額縁が大きくなる。本発明のように I Cチップ 1 4の配線 2 8 8 5を介して接続することにより、額縁を小さくすることができる。

図 2 8 8などで説明した実施例は、端子 2 8 8 1 a と端子 2 8 8 1 b 間などを配線 2 8 8 5などで結線した実施例である。つまり、端子 2 8 8 1 aから入力された信号はそのまま端子 2 8 8 1 bに出力される。しかし、本発明はこれに限定するものではない。たとえば、入力された信号を分岐したり、遅延したり、変化させる回路あるいは配線を端子 2 8 8 1間に形成または配置してもよいことは言うまでもない。

図 2 8 3は一例として端子 2 8 8 1 a と端子 2 8 8 1 b間に変換回路 2 8 3 1を形成または配置した構成である。図 2 8 3の実施例における変換回路 2 8 3 1は反転出力発生回路である。反転出力発生回路 2 8 3 1は入力された信号の反転信号を発生させる。たとえば、 S T信号であれば、ネガティブの S T信号を発生させる。このネガティブの S T信号を N S Tと記載する。より具体的には、 S Tが 1フレームの期間の 1 H の期間、 3 Vとなり、他の期間は 0 Vであれば、 N S T信号は 1フレームの期間の 1 Hの期間、 O Vとなり、他の期間は 3 Vとなる。以上の事項は、 C LK、 ENB L信号にも適用される。

つまり、図 2 8 3では端子 2 8 8 1 aに入力された信号は、反転出力回路 2 8 3 1でポジティブ信号とネガティブ信号に変換されて端子 2 8 3 l bから出力ざれる。したがって、ソースドライノ I C 1 4には入力信号を少なくできる。

図 2 8 3は反転出力を発生する回路であつたが、本発明はこれに限定するものではない。図 2 84はフリップフロップ回路（F F回路）からなる遅延回路 2 8 4 1をソースドラィノ 1 〇 1 4内に形成してものである。

図 2 8 4では一例として、 F F回路 2 8 4 1は端子 2 8 8 1 a と端子 2 8 8 1 b間に配置されている。 F F回路 2 8 4 1により S T信号などは遅延される。ゲートドライバ回路 1 2の制御信号（ S T、 C L Κなど）は、ソースドライバ回路（ I C) 1 4のラッチ回路 8 6 2などと同期をとり、ソース信号線 1 8に印加するプログラム電流のタイミングと、ゲ一ト信号線 1 7 aにオン電圧を印加するタイミングとを調整する必要がある。このタイミング調整を F F回路 2 8 4 1などで行う。以上のように構成することによりコントローラ回路（ I C) 7 6 0から出力する制御信号のタイミング調整が容易になる。

以上の実施例のほかに、図 2 8 5に図示するように、 HD (水平走査信号）、 VD (垂直走査信号）から制御信号（S T、 C LK、 ENB L など）を発生させてもよい。つまり、ソースドライバ回路（ I C) 1 4 内に信号発生回路 2 8 5 1を形成または配置する。 HD (水平走查信号）、 VD (垂直走査信号）などから信号発生回路 2 8 5 1で制御信号（S T、 C L K、 E N B Lなど）を発生する。以上のように構成することにより、さらにソースドライバ I C 1 4への信号線本数を削減することができる, 図 1 4、 2 4 8などではゲートドライバ回路 1 2を画面の片側に配置し、図 3 0、図 8 3、図 8 5、図 1 8 0、図 1 8 1、図 2 0 2、図 2 1 1、図 2 1 2、図 2 1 5、図 2 1 7、図 2 1 9、図 2 2 3、図 2 2 5、図 2 6 0、図 2 6 5、図 2 8 1、図 2 8 2、図 2 8 9、図 3 1 6、図 3 1 9、図 3 2 0、図 3 2 7、図 3 4 7、図 3 5 8などでは、ゲートドラィバ回路（ I C) 1 2 a とゲートドライバ回路（ I C) 1 2 bを画面 1 4 4の左右に配置した。しかし、本発明の表示パネル（表示装置）はこの構成に限定するものではない。図 3 7 3に図示するように、ゲートドライパ回路（ I C) 1 2 a とゲートドライバ回路（ I C) 1 2 bを画面 1 4 4の左右位置のそれぞれに配置してもよい。

図 3 7 3は、ゲート信号線 1 7 aを駆動するゲートドライバ回路 1 2 a 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4の右端にゲート信号線 1 7 aを駆動するゲートドライバ回路 1 2 a 2を配置または形成している。また、ゲート信号線 1 7 bを駆動するゲートドライバ回路 1 2 b 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4 の右端にグート信号線 1 7 bを駆動するゲートドライバ回路 1 2 b 2を配置または形成している。

グート信号線 1 7 aを駆動するゲートドライバ回路 1 2 a 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4の右端にゲート信号線 1 7 aを駆動するグートドライバ回路 1 2 a 2を配置または形成する構成では、画面 1 4 4の左右で輝度傾斜が発生する場合がある。たとえば、ゲートドライバ回路 1 2 bを画面 1 4 4の右端のみに形成すると、画面 1 4 4の左端ではゲート信号線 1 7 bに印加した信号波形がなまり、画面 1 4 4の左端で画像が暗くなる。

図 3 7 3に図示するように、ゲート信号線 1 7 aを駆動するゲートドライパ回路 1 2 a 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4の右端にグート信号線 1 7 aを駆動するグートドライバ回路 1 2 a 2を配置または形成し、かつ、ゲート信号線 1 7 bを駆動するゲートドライバ回路 1 2 b 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4の右端にゲート信号線 1 7 bを駆動するグートドライバ回路 1 2 b 2を配置または形成すれば、画面 1 4 4に輝度傾斜が発生するという課題はなくなる。

図 3 7 3では、グート信号線 1 7 aを駆動するゲートドライバ回路 1 2 a 1を画面 1 4 4の左端に配置または形成している。また、画面 1 4 4の右端にグート信号線 1 7 aを駆動するゲートドライバ回路 1 2 a 2 を配置または形成している。また、ゲート信号線 1 7 bを駆動するゲートドライバ回路 1 2 b 1を画面 1 4 4の左端に配置または形成し、かつ画面 1 4 4の右端にゲート信号線 1 7 bを駆動するゲートドライバ回路 1 2 b 2を配置または形成している。しかし、本発明はこれに限定するものではない。たとえば、ゲートドライバ回路 1 2 aまたは 1 2 bはいずれか一方を画面 1 4 4の左右に配置または形成した構成であってもよい。また、ゲートドライバ回路 1 2 aを画面 1 4 4の一方に形成または配置し、ゲートドライバ 1 2 bを画面 1 4 4の左右に配置または形成した構成であってもよい。

ゲートドライバ回路 1 2 a 1はポリシリコン技術を用いてアレイ 3 0 に直接形成し、グートドライバ回路 1 2 a 2をシリコンチップで構成して、 C O G技術でァレイ 3 0に実装するハイプリッド構成であってもよい。また、ゲートドライバ回路 1 2 b 1はポリシリコン技術を用いてァレイ 3 0に直接形成し、ゲートドライバ回路 1 2 b 2をシリコンチップで構成して、 C O G技術でァレイ 3 0に実装するハイプリッド構成であつてもよい。また、これらを組み合わせてもよい。

図 3 7 3の構成に対しても、図 2 8 8〜図 2 9 1などで説明した事項は有効である。図 3 7 4は図 2 8 8〜図 2 9 1などで説明した実施例を適用した例である。

図 3 7 4において、端子 2 8 8 3から入力されたグートドライバ回路

( I C) 1 2の制御信号は、ソースドライバ回路（ I C) 1 4の内部配線 2 8 8 5で 2つに分岐されて、画面 1 4 4の左右に配置されたゲートドライバ回路（ I C) 1 2に伝達される。内部配線 2 8 8 5は 2つの端子 2 8 8 1 b l間、 2つの端子 2 8 8 1 b 2間に接続されている。端子

2 8 8 2 b 1からはゲートドライバ回路 1 2 bを制御する信号が出力され、端子 2 8 8 2 b 2からはグートドライバ回路 1 2 aを制御する信号が出力される。

図 3 7 4では、ソースドライバ回路（ I C) 1 4の内部配線 2 8 8 5 でグートドライバ回路 1 2を制御する信号を分岐するとしたが、これに限定するものではない。図 2 9 1などに説明するように I C 1 4下かつアレイ 3 0面に形成した配線で分岐してもよいことはいうまでもない。図 1 9 0では、ソースドライバ I C 1 4への信号を差動信号として入力する実施例を説明した。同様に図 8 1、図 8 2でも信号などを差動信号にして供給した実施例について説明をした。同様に図 2 9 2に図示するようにゲ一ト信号（グートドライバ回路 1 2の制御信号（S T、 EN B Lなど））も差動信号として、ソースドライバ I C 1 4に印加してもよい。差動信号は差動一パラレル信号変換回路 2 9 2 1でパラレル信号に変換される。

図 2 9 2の実施例では、電力信号としてのァノード電圧、力ソード電圧は端子 2 8 8 2 aに入力され、グートドライバ回路 1 2を制御するゲ一ト信号（差動）は端子 2 8 8 1 aに入力される。映像信号（差動）および制御信号（差動）は端子 2 8 8 3に入力される。なお、グート信号、映像信号および制御信号は、ッイストペア一の差動信号としてもよいことは言うまでもない。また、ゲート信号などは細線同軸ケーブルで伝送してもよい。

以上の実施例は他の端子（ 2 8 8 3、 2 8 8 4、 2 8 8 2など）についても適用できることは言うまでもない。

図 2 9 2などに差動信号として印加することにより信号線数の削減できる。図 2 8 8、図 2 9 0などのように I C 1 4に配線 2 8 8.5を形成することにより信号線などが交差することをなくすことができる。以上の構成は、アレイ基板 3 0にポリシリコン技術によりゲートドライバ回路 1 2などを形成し、ソースドライノ I C 1 4をシリコンチップなどで形成してアレイ基板 3 0に C O G技術を用いて実装することにより発揮できる効果である。

以上の実施例は、 1つの I C 1 4をパネル 1 2 6 4に用いた実施例であった。しかし、本発明はこれに限定するものではない。たとえば、図 3 1 6に図示するように、また、 2つ（複数）の I Cチップ 1 4をァレィ基板 3 0に実装し、表示パネル 1 2 6 4を構成してもよい。 I C 1 4 の両方の端には、電力信号線または制御信号線もしくは両方の信号線が出力されるように形成あるいは配置され、 I C 1 4の両方の端には、差動一パラレル信号変換回路 2 9 2 1が形成あるいは配置されている。どちらの差動一パラレル信号変換回路 2 9 2 1が動作させるかは、セレクタ信号 G S E Lに印加するロジック信号（電圧レベル）で切り換えられる。図 3 1 6では、 I Cチップ 1 4 aは差動一パラレル信号変換回路 2 9 2 1 a 1が動作し、差動—パラレル信号変換回路 2 9 2 1 a 1からゲートドライバ回路 1 2 aの制御信号などが出力される。また、 I C チップ 1 4 bは差動—パラレル信号変換回路 2 9 2 1 b 2が動作し、差動一パラレル信号変換回路 2 9 2 1 b 2からゲートドライバ回路 1 2 b の制御信号などが出力される。

本発明では、図 5 2 8に図示するように、一例としてコントローラ回路（ I C) 7 6 0から差動信号を出力し、ソースドライバ回路（ I C) 1 4で受信するとして説明する。コントローラ回路（ I C) 7 6 0に定電流回路 I c o nが構成され、トランジスタ M 1、 M 2が制御されることにより、 T x V十、 T X V—信号が端子 2 8 8 3 cから出力される。端子 2 8 8 3 cから出力された信号は、フレキ基板の配線、プリント基板の配線、ケーブル線、同軸配線などで伝達され、ソースドライバ回路 ( I C) 1 4の入力端子 2 8 8 3 aに印加される。

端子 2 8 8 3 aに印加された信号は、差動信号（R x V十、 R x V— ) としてコンパレータ 5 2 8 1に印加され、論理信号 T DAT Aに復元される。抵抗 R T 1、 RT 2はソースドライバ回路（ I C) 1 4の外づけ抵抗である。 I c o n電流の経路を終端する。

抵抗 R T 1、 R T 2はソースドライバ回路（ I C) 1 4に内蔵させてもよい。また、ソースドライバ回路（ I C) 1 4は、ポリシリコン技術

(低温ポリシリコン技術、高温ポリシリコン技術、 C G S技術）な^で基板 3 0に直接形成したものでもよいことは言うまでもない。

抵抗 RT 1などの値は、伝送路のィンピーダンスなどに適合させて選択する。本発明の構成では、抵抗 RTの値は、 1 0 0 Ω以上 3 0 0 Ω以下に構成している。

ソースドライバ回路（ I C) 1 4に内蔵されたスィツチ（ S T 1、 S T 2 ) はアナログスィッチなどが例示される。スィッチ S Tがオン状態にするかオフ状態にするかは、ソースドライバ回路（ I C) 1 4の入力端子（図示せず）に印加するロジックレベルにより操作する。

スィッチ S Tは、スィッチに限定するものではない。 I Cプロセスェ程で、表示パネルに入力される信号仕様に応じて、アルミ配線で選択して短絡するものであってもよい。図 5 2 9で説明する差動入力構成か、図 5 3 0で説明する CMO S レベル入力構成かは、表示パネルに印加する信号仕様であらかじめ決定されるからである。つまり、スィッチ S T を用いて CMO Sレベル信号か、差動信号かを適時切り換える必要がある構成は稀であるからである。

もちろん、図 5 2 9に図示するように、スィッチ S Tを設けず、コンパレータ 5 2 8 1の入力端子あるいは、コントローラ回路（ I C) 7 6 0の出力端子の経路に終端抵抗 RTを接続してもよいことは言うまでもない。終端抵抗 RTは、ソースドライバ回路（ I C) 1 4が複数であつても 1つの配線に 1つの終端抵抗 R Tを配置あるいは設置もしくは構成すればよい。

終端抵抗 RTはポリゥムで構成して、抵抗値を可変あるいは変更できるように構成してもよい。また、図 3 6 8、図 3 6 9、図 3 7 2などのように構成してもよいことは言うまでもない。また、抵抗 RTをトリミングすることにより抵抗値を目標値に調整してもよい。

図 5 2 8の構成では、スィッチ S T (S T 1、 S T 2 ) がオン（閉じる）することにより、ソースドライバ回路（ I C) 1 4への入力は差動信号入力となる。スィッチ S Tがオフ（開く）と、 CMO Sあるいは T T L口ジック信号入力となる。 CMO Sレベルあるいは T T Lレベル入力とする場合は、図 5 3 ひに図示するようにコンパレータ 5 2 8 1の一端子にロジックレベルを判定する一定の D C電圧を印加し、 +端子に口ジック信号を印加する。 +端子に印加された信号レベルが一端子に印加された D C電圧以上の時、 Hレベルロジックと判断され、 +端子に印加された信号レベルが一端子に印加された D C電圧以下の時、 Lレベル口ジックと判断される。ただし、ロジックの判断はヒステリシス特性をもつようにコンパレータ 5 2 8 1を構成することが好ましい。なお、本発明では説明を容易にするため、 CMO Sレベルの信号であるとして説明をする。図 5 2 8の構成では、コントローラ回路（ I C) 7 6 0からの出力信号は 1つのソースドライバ回路（ I C) 1 4に印加されるように図示した。しかし、実用上は、図 5 2 9、図 5 3 0などに図示するように、コントローラ回路（ I C) 7 6 0からの出力信号は複数のソースドライバ回路（ I C) 1 4に印加される。

図 5 2 9は、差動信号入力の場合である。コントローラ回路（ I C) 7 6 0からの出力配線（一例として、差動信号 D 0 +ZD 0—、 D 1 + /D 1—〜 D 7 +/D 7—の 8ビットとしている。）には、終端抵抗 R Tが配置されている。コントローラ回路（ I C) 7 6 0は、複数のソースドライバ回路（ I C) 14を駆動する。ソースドライバ回路（ I C) 1 4內のコンパレータ 5 2 8 1は各ビットの差動信号から各ビットのロジック信号（TDATA) に変換する。 TD AT Aは駆動回路 5 2 9 1 に入力される。駆動回路 5 2 9 1は図 7 7、図 4 3、図 4 5、図 4 8、図 4 6、図 5 0、図 5 6、図 6 0、図 3 9 3、図 3 94、図 4 9 5、図 5 0 8などで説明した構成が例示される。駆動回路 5 2 9 1で処理あるいは制御された信号は、端子' 1 5 5から出力され、表示パネルのソース信号線 1 8に印加される。

図 5 2 8、図 5 2 9、図 5 3 0は映像データ（D 0〜D 7) の入力を例示しているが、これに限定するものではなく、図 3 6 1で説明しているプリチャージ信号、図 4 2 5で説明している制御信号、図 50 5で説明しているグートドライバ制御信号などでもよいことは言うまでもなレ、。図 5 3 0は CMO Sレベル信号（口ジック信号）の場合である。コン ' パレータ 5 2 8 1の一端子（+端子でもよい）には、直流電圧（D C電圧） V 0が印加されている。ロジック信号 D 0〜D 7の信号レベルが V 0電圧以上の時、 Hレベルと判断される。ロジック信号 D 0〜D 7の信号レベルが V 0電圧以下の時、 Lレベルとして判断される。したがって、図 5 3 0の構成ではコンパレータ 5 2 8 1は、バッファとして機能する。以上の図 5 2 8、図 5 2 9の構成のソースドライバ回路（ I C) 1 4 は、図 5 3 1に図示するように差動インターフヱース（差動 I F) 2 9 2 1 a と CMO S (TT L) インターフェース（CMO S I F) 2 9 2 1 bの両方を具備している。したがって、使用状態に応じて、. I F仕様を選択することができる。図 5 3 1 ( a ) は、コントローラ回路（ I C) 7 6 0は CMO S レベルの信号を出力する。ソースドライバ回路（ I C ) 1 4は、図 5 3 0の構成である CMO S— I Fを使用している。図 5 3 1 ( b ) でも、コントローラ回路（ I C) 7 6 0は、 CMO S レベルの信号を出力する。図 5 3 1 ( b ) の構成では、モード変換回路 ( I C) 5 3 1 1を具備している。モード変換回路（ I C) 5 3 1 1は、 CMO S信号を差動信号に変換する機能を有する。コントローラ回路（ I C) 7 6 0は CMO S— I F 2 9 2 1 bより CMO S信号を出力し、モ一ド変換回路 5 3 1 1は CMO S— I F 2 9 2 1 bで受信した信号を、差動信号に変換して差動 I F 2 9 2 1 &から出力する。差動 I F 2 9 2 1 aから出力した差動信号は、ソースドライバ回路（ I C) 1 4の差動 I F 2 9 2 1 aに入力される。

以上のように、ソースドライバ回路（ I C) 1 4は、図 5 2 9の回路構成を具備することにより、差動信号と CMO S (TT L) レベル信号の両方を受信することができる。

なお、図 3 1 6では I Cチップ 1 4の両端に差動—パラレル信号変換回路 2 9 2 1を配置するように図示したが、これに限定するものではない。差動一パラレル信号変換回路 2 9 2 1は 1つで、配線 2 8 5 1で制御信号線などをチップ 1 4の両端に分岐できるように構成してもよい。重要なのは、 I Cチップ 1 4の両端に電力信号線または制御信号線が出力できることであり、また、図 3 1 6のようにアレイ基板 3 0に複数の I Cチップ 1 4を実装した場合、 I Cチップ 1 4の両端め電力信号線または制御信号線の出力が出力されるか否かを切り換えることができることである（もしくは両方から信号などが出力されていても画像表示に影響がないようにすることができることである）。切り換えは G E S L信号によって行う。

図 6 0 1に図示するように、 G c n t 1信号でソースドライバ回路（ I C) 1 4ごとにゲートドライバ 1 2への出力信号 2 8 5 2を制御してもよい。図 6 0 1において、ソースドライバ回路（ I C) 1 4 aの G e n t 1 1 a信号を Hレベルにすることにより、ソースドライバ回路（ I C) 1 4 aの出力端子 2 8 8 1 b l よりゲートドライバ回路 1 2 aへの制御信号が出力される。

ソースドライバ回路（ I C) 1 4 aの G e n t 1 1 a信号を Lレベルにすることにより、ソースドライバ回路（ I C) 1 4 aの出力端子 2 8 8 1 b 1はハイインピーダンスとなる。また、ソースドライバ回路（ I C) 1 4 aの G e n t l i b信号を Lレベルにすることにより、ソースドライバ回路（ I C) 1 4 aの出力端子 2 8 8 1· b 2はハイインビーダンス状態となる。図 6 0 1では、ソースドライバ回路（ I C) 1 4 aの出力端子 2 8 8 1 b 2には出力する信号はないため、 G e n t 1 l b信号は Lレベルに固定される。

ソースドライバ回路（ I C) 1 4 bは、ソースドライバ回路（ I C) 1 4 bの G e n t 1 2 b信号を Hレベルにすることにより、ソースドラィバ回路（ I C) 1 4 の出力端子 2 8 8 1 b 2よりゲートドライバ回路 1 2 bへの制御信号が出力される。なお、ソースドライバ回路（ I C) 1 4 bの G e n t 1 2 a信号を Lレベルにすることにより、ソースドラィバ回路（ I C) 1 4 bの出力端子 2 8 8 1 b 1はハイインピーダンスとなる。図 6 0 1では、ソースドライバ回路（ I C) 1 4 bの出力端子 2 8 8 1 b 1には出力する信号はないため、 G c n t 1 2 a信号は Lレベルに固定される。

以上の実施例は、 1つの表示パネルに 2個のソースドライバ回路（ I C) 1 4を使用する構成である。しかし、本発明はこれに限定するものではない。使用するソースドライバ回路（ I C) 1 4は 3個以上であつてもよい。 3個以上の場合は、少なくも 1つのソース，ドライバ回路（ I C) 1 4の 2箇所の出力端子 2 8 8 1 bはハイインピーダンス状態となる。ハイインピーダンス状態は、 G S E L信号、 G c n t 1信号を操作することにより実現できることは言うまでもない。

したがって、本発明のソースドライノ I C 1 4は、アレイ 3 0に 1個実装する場合でも、複数実装する場合でも同一のソースドライバ I C 1 4を用いることができる。また、 1個用いた場合で、ゲートドライバ回路 1 2が画面 1 4 4の一方の端に形成または配置されている場合でも適用することができる。

場合によっては入力方向であってもよい。たとえば、ゲートドライバ回路 1 2からのスタートパルス（S T) の出力パルスが端子 2 8 2 1 b に入力され、端子 2 8 2 1 aから出力されるように構成あるいは形成してもよい。この出力パルスはコントロール I C 7 6 0に入力される。この出力パルスによりコントロール I C 7 6 0は、ゲートドライバ回路 1 2の動作を監視あるいは正常性を判断できる。

本発明は、. ソースドライノ I C 1 4をシリコンなどで形成し、 C OG 技術などを用いて基板 3 0に実装するとしたが、これに限定するものではない。 T ABあるいは C O F技術を用いて実装してもよい。また、ソースドライノ I Cの回路 1 4はポリシリコン技術を用いてァレイ基板 3 0に直接形成してもよい。特に図 3 1 6などの構成に有効である。また、 I Cチップ 1 4はアレイ基板 3 0 (画素電極などが形成された基板）に実装するとしたが、これに限定するものではなく、対向基板側に形成し、アレイ基板 3 0などに形成されたソース信号線 1 8などと接続してもよい。以上の事項は、本発明の他の実施例においても適用できることは言うまでもない。

図 1 9 1はフレキ基板 1 8 0 2部の断面図である。フレキ基板 1 8 0 2には電源モジュール 1 9 1 2が端子 1 9 1 4を介して、フレキ基板 1 8 0 2 と接続されている。電源モジュール 1 9 1 2にはコイル（トランス） 1 9 1 3が実装されており、このコイル 1 9 1 3はフレキ基板 1 8 0 2にあけられた穴に挿入されている。以上のように構成することにより全体として薄いパネルモジュールを得ることができる。 ·

コント口ール回路（ I C) 7 6 0、電源回路（ I C) などを積載した基板 1 8 0 2は、図 5 8 5に図示するように、封止基板 4 0 (封止フタ）に形成した凹部に、部品などが挿入されるように配置してもよい。図 5 8 5のように構成することにより、パネルモジュールをコンパクトにでさる。

図 1 のように画素 1 6の駆動用トランジスタ 1 1 a、選択トランジスタ（ l l b、 1 1 c ) が Pチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線 1 7 aの電位変動が、選択トランジスタ（ l l b、 1 1 c ) の G— S容量（寄生容量）を介して、コンデンサ 1 9の端子に突き抜けるためである。 Pチャンネルトランジスタ 1 1 bがオフするときには V g h電圧となる。そのため、コンデンサ 1 9の端子電圧が V d d側に少しシフトする。そのため、トランジスタ 1 1 aのゲート（G)端子電圧は上昇し、より黒表示となる。したがって、良好な黒表示を実現できる。

以上の実施例は、トランジスタ 1 1 bの G— S容量（寄生容量）を介して、コンデンサ 1 9の電位を変動させ、コンデンサ 1 9の電位変動により、黒表示を良好にする構成である。しかし、本発明はこれに限定するものではない。たとえば、図 5 9 5に図示するように、突き抜け電圧を発生させるコンデンサ 1 9 bを形成したものである。図 5 9 5 ( a ) は、図 1の画素構成に、コンデンサ 1 9 bを形成した構成である。コンデンサ 1 9 bはトランジスタ 1 1のゲート信号線 1 7を構成する電極層と、ソース信号線 1 8を構成（形成）する電極層を 2つの電極として形成することが好ましい。コンデンサ 1 9 bの容量はコンデンサ 1 9 aの容量の 1 / 4以上 1 / 1以下とすることが好ましい。

図 5 9 5 ( b ) は、画素が力レントミラー構成において、突き抜け電圧を発生するコンデンサ 1 9 bを形成した構成である。なお、本実施例では説明を容易にするため、トランジスタ 1 1は Pチヤンネルトランジスタであるとして説明をする。

図 5 9 5の画素構成において、ゲートドライバ 1 7 aの駆動波形を図 5 9 6に示す。トランジスタ 1 1 b、 1 1 cは Pチャンネルトランジスタであるから、 V g 1電圧（L電圧）でトランジスタ 1 1 b、 1 1 cカオンする。また、 V g h電圧（H電圧）でトランジスタ l i b、 1 1 c がオフする。図 5 9 6に図示するように、各画素行が選択される期間は、 1水平走査期間（ 1 H ) である。

図 5 9 6において、 A点では、ゲート信号線 1 7 aに印加される電圧が V g hから V g 1 に変化する。 A点では、コンデンサ 1 9 bにより電圧がコンデンサ 1 9 aに突き抜ける。したがって、駆動用トランジスタ 1 1 aのゲート端子電位が低電圧方向にシフトする。そのため、短期間 ' の間、駆動用トランジスタ 1 1 aに少し大きな電流が流れるようになる。しかし、 A点から B点の 1 H期間では、駆動用トランジスタ 1 1 aからソース信号線 1 8にプログラム電流が流れるため、 A点以降の短期間に大きな電流が流れてもすぐに正規のプログラム電流が流れるようになる。 B点では、ゲート信号線 1 7 aに印加される電圧が V g 1 から V g h に変化する。 B点では、コンデンサ 1 9 bにより電圧がコンデンサ 1 9 aに突き抜ける。したがって、駆動用トランジスタ 1 1 aのゲート端子電位が高電圧方向にシフトする。そのため、駆動用トランジスタ 1 1 a に流れる電流がプログラム電流よりも小さくなる。 .

B点以降はトランジスタ 1 1 b、 1 1 cがオフとなるため、駆動用トランジスタ 1 1 aはプログラム電流よりも小さな電流が流れるように制御され、その電流は 1 フレーム期間に保持される。突き抜け電圧による電圧シフトを概念的に示したのが、図 5 9 7である。コンデンサ 1 9 b によりトランジスタ 1 1 aの V— Iカーブは、実線から点線にシフトする。点線の V _ Iカーブにシフトすることにより、駆動用トランジスタ 1 1 aが E L素子 1 5に印加する電流は低減する。電圧シフト量は一定であるため、特に低階調範囲で黒表示を良好にすることができる。

コンデンサ 1 9 bなどによる突き抜け電'圧のシフト量は一定であり、また、 V g h電圧、 V g 1電圧が一定値であるからである。電流駆動方式（電流プログラム方式）では、低階調ではプログラム電流が小さくなり、ソース信号線 1 8の寄生容量の充放電が困難である。しかし、図 5 9 5に図示する本発明では、ソース信号線 1 8に印加するプログラム電流を比較的大きくでき、駆動用トランジスタ 1 1 aが E L素子 1 5に流す電流はプログラム電流よりも小さくすることができる。つまり、微小なプログラム電流を画素 1 6に書き込むことができる。

逆に、突き抜け電圧を可変するには、 V g h電圧または V g 1電圧もしくは V g h電圧と V g 1電圧の電位差を変化すればよい。たとえば、点灯率（後に説明する）に応じて、 V g h電圧、 V g 1電圧を変化あるいは操作する駆動方法が例示される。また、コンデンサ 1 9 bの容量を変化すればよい。また、アノード電圧 V d dを変化させればよい。たとえば、点灯率（後に説明する）に応じて、アノード電圧（V d d ) を変化あるいは操作する駆動方法が例示される。これらを変化あるいは変更することにより突き抜け電圧の大きさを制御でき、駆動用トランジスタ 1 1 aが流す電流量を制御でき、良好な黒表示を実現できる。

突き抜け電圧の大きさは階調番号によらず、一定値であるため、低階調領域では、相対的に減少するプログラム電流量の割合が大きくなる。したがって、低階調領域になるほど、良好な黒表示を実現できる。

図 5 9 5、図 5 9 6の実施例では、駆動用トランジスタ 1 1 a、トランジスタ 1 1 bなどが Pチヤンネルトランジスタであることが構成として重要である。また、ゲート信号線 1 7 aに印加する信号が、アノード電圧 V d dに近い電圧（V g h ) でトランジスタ 1 1がオフし、カソード電圧に近い電圧（V g 1 ) でトランジスタ 1 1がオンするように構成することが重要な構成である。また、画素行が選択され、非選択状態になると、次のフレーム（フィールド）で選択されるまで、各画素が書き込まれた電流値を保持することが重要な動作である。

以上の実施例（図 5 9 5など）は、トランジスタ 1 1 aが Pチャンネルトランジスタである構成である。しかし、本発明はこれに限定するものではない。たとえば、図 5 9 8に図示するように、駆動用トランジスタ 1 1 aが Nチャンネルトランジスタの場合であっても本発明の技術思想を適用することができる。図 5 9 8は、突き抜け電圧を発生するコンデンサはコンデンサ 1 9 bである。基本的には、図 5 9 5 ( a ) の構成を Nチヤンネルの構成に変換した構成例である。

図 5 9 8の画素構成において、ゲートドライバ 1 7 aの駆動波形を図 5 9 9に示す。トランジスタ 1 1 b、 1 1 cは Nチャンネルトランジスタであるから、 V g 1電圧（L電圧）でトランジスタ 1 1 b、 1 1 cがオフする。また、 V g h電圧（H電圧）でトランジスタ l i b、 1 1 c がオンする。図 5 9 9に図示するように、各画素行が選択される期間は、 1水平走査期間（ 1 H ) である。

図 5 9 9において、 A点では、ゲート信号線 1 7 aに印加される電圧が V g 1 から V g hに変化する。 A点では、コンデンサ 1 9 bにより電圧がコンデンサ 1 9 aに突き抜ける。したがって、駆動用トランジスタ 1 1 aのゲート端子電位が高電圧方向にシフトする。そのため、短期間の間、駆動用トランジスタ 1 1 aに少し大きな電流が流れるようになる。しかし、 A点から B点の 1 H期間では、駆動用トランジスタ 1 1 aからソース信号線 1 8にプログラム電流が流れるため、 A点以降の短期間に大きな電流が流れてもすぐに正規のプログラム電流が流れるようになる

B点では、ゲート信号線 1 7 aに印加される電圧が V g hから V g 1 に変化する。 B点では、コンデンサ 1 9 bにより、駆動用トランジスタ 1 1 aのゲート端子電位が低電圧方向にシフトする。そのため、 E L素子 1 5から駆動用トランジスタ 1 1 aに流れる電流は、ソース信号線 1 8に印加したプロダラム電流よりも小さくなる。

B点以降はトランジスタ 1 1 b、 1 1 cがオフとなるため、駆動用トランジスタ 1 1 aはプログラム電流よりも小さな電流が流れるように制御され、その電流は 1 フレーム期間に保持される。突き抜け電圧による電圧シフトを概念的に示したのが、図 6 0 0である。主としてコンデンサ 1 9 bによりトランジスタ 1 1 aの V— I カーブは、実線から点線にシフトする。. 点線の V— Iカーブにシフトすることにより、駆動用トランジスタ 1 1 aが E L素子 1 5に印加する電流は低減する。電圧シフト量は一定であるため、特に低階調範囲で黒表示を良好にすることができる。

図 5 9 8、図 5 9 9の実施例では、駆動用トランジスタ 1 1 a、トランジスタ 1 1 bなどが Nチヤンネルトランジスタであることが構成とし W

281 て重要である。また、ゲート信号線 1 7 aに印加する信号が、アノード電圧 V d dに近い電圧（V g h) でトランジスタ 1 1がオンし、カソード電圧に近い電圧（V g 1 ) でトランジスタ 1 1がオフするように構成することが重要な構成である。

ゲート信号線 1 7 aに印加された電圧の一定割合が、コンデンサ 1 9 などにより突き抜け電圧として、駆動用トランジスタ 1 1 aのゲート端子に印加される。突き抜け電圧により駆動用トランジスタ 1 1 aが流す

(流れ出る）電流がソース信号線 1 8に書き込まれたプログラム電流よりも小さくなり、良好な黒表示を実現できる。

しかし、第 0階調目の完全黒表示は実現できるが、第 1階調などは表示しにくい場合が発生する。もしくは、第 0階調から第 1階調まで大きく階調飛びが発生したり、特定の階調範囲で黒つぶれが発生したりする場合も考えられる。

この課題を解決する構成が、図 8 4の構成である。出力電流値を嵩上げする機能を有することを特徴としている。嵩上げ回路 8 4 1の主たる目的は、突き抜け電圧の補償である。また、画像データが黒レベル 0であっても、ある程度（数 Ι Ο η Α) 電流が流れるようにし、黒レベルの調整にも用いることができる。

基本的には、図 8 4は、図 1 5の出力段に嵩上げ回路 8 4 1 (図 8 4 の点線で囲まれた部分）を追加したものである。図 8 4は、電流値嵩上げ制御信号として 3ビット（K 0、 K 1、 K 2) を仮定したものであり、この 3ビットの制御信号により、孫電流源の電流値の 0〜 7倍の電流値を出力電流に加算することが可能である。なお、電流嵩上げ制御信号は 3ビットとしているが、これに限定するものではなく、 4ビット以上であってもよいことはいうまでもない。また、電流嵩上げ制御信号は、 2 ビット以下でもよい。以上が本発明のソースドライバ回路（ I C) 1 4の基本的な概要である。以後、さらに詳細に本発明のソースドライバ回路（ I C) 1 4についてさらに詳しく説明をする。

E L素子 1 5に流す電流 I (A) と発光輝度 B (n t ) とは線形の関係がある。つまり、 E L素子 1 5に流す電流 I (A) と発光輝度: B (n t ) とは比例する。電流駆動方式では、 1ステップ（階調刻み）は、電流（単位トランジスタ 1 54 ( 1単位））である。

人間の輝度に対する視覚は 2乗特性をもっている。つまり、 2乗の曲線で変化する時、明るさは直線的に変化しているように認識される。しかし、図 6 2の実線 aで示すように直線の関係であると、低輝度領域でも高輝度領域でも、 E L素子 1 5に流す電流 I (A) と発光輝度 B (n t ) とは比例する。

したがって、 1ステップ（ 1階調）きざみづっ変化させると、低階調部（黒領域）では、 1ステップに対する輝度変化が大きい（黒飛びが発生する）。高階調部（白領域）は、ほぼ 2乗カーブの直線領域と一致するので、 1ステップに対する輝度変化は等間隔で変化しているように認識される。以上のことから、電流駆動方式（ 1ステップが電流きざみの場合）において（電流駆動方式のソースドライバ回路 ( I C) 1 4において）、黒表示領域の表示が特に課題となる。

この課題に対して、低階調領域（階調 0 (完全黒表示）から階調（R 1 ) ) の電流出力の傾きを小さくし、高階調領域（階調（R 1 ) から最大階調（R) ) の電流出力の傾きを大きくする。つまり、低階調領域では、 1階調あたりに（ 1ステップ）増加する電流量と小さくする。高階調領域では、 1階調あたりに（ 1ステップ）増加する電流量と大きくする。高階調領域と低階調領域で 1ステップあたりに変化する電流量を異ならせることにより、階調特性が 2乗カープに近くなり、低階調領域での黒飛びの発生はない。

以上の実施例では、低階調領域と高階調領域の 2段階の電流傾きとしたが、これに限定するものではない。 3段階以上であっても良いことは言うまでもない。しかし、 2段階の場合は回路構成が簡単になるので好ましいことは言うまでもない。好ましくは、 5段階以上の傾きを発生できるようにガンマ回路は構成することが望ましい。

本発明の技術的思想は、電流駆動方式のソースドライバ回路（ I C ) などにおいて（基本的には電流出力で階調表示を行う回路である。したがって、表示パネルがアクティブマトリックス型に限定されるものではなく、単純マトリックス型も含まれる。）、 1階調ステップあたりの電流増加量が複数存在させることである。

E Lなどの電流駆動型の表示パネルは、印加される電流量に比例して表示輝度が変化する。したがって、本発明のソースドライバ回路（ I C ) 1 4では、 1つの電流源（ 1単位トランジスタ） 1 5 4に流れるもととなる基準電流を調整することにより、容易に表示パネルの輝度を調整することができる。

E L表示パネルでは、 R、 G、 Bで発光効率が異なり、また、 N T S C基準に対する色純度がずれている。したが'つて、ホワイトバランスを最適にするためには R G Bの比率を適正に調整する必要がある。調整は、 R G Bのそれぞれの基準電流を調整することにより行う。たとえば、 R の基準電流を 2 Aにし、 Gの基準電流を 1 . 5 Αにし、 Βの基準電流を 3 . 5 μ Αにする。以上のように少なくとも複数の表示色の基準電流のうち、少なくとも 1色の基準電流は変更あるいは調整あるいは制御できるように構成することが好ましい。

ホワイトパランスは、図 1 8 4に図示するように基準電流 I c (赤色の基準電流は I c r、緑色の基準電流は I c g、青色の基準電流は I c b ) の調整により実現する。しかし、トランジスタ 1 5 8の特性パラッキなどがあり、ホワイトパランスずれが発生する。これは I Cチップごとに異なることがある。この課題に対しては、図 1 8 4の基準電流回路 6 0 1 r (赤用）、基準電流回路 6 0 1 g (緑用）、基準電流回路 6 0 1 b (青用）の内部を、図 1 6 4などで説明するトリミング技術を用いて調整し、ホワイトバランスを実現すればよい。特に電流駆動方式は、 E Lに流す電流 I と輝度の関係は直線の関係があるがあるため、この調整はいたって容易である。

電流駆動方式は、 E Lに流す電流 I と輝度の関係は直線の関係がある。したがって、 RGBの混合によるホワイトパランスの調整は、所定の輝度の一点で RGBの基準電流を調整するだけでよい。つまり、所定の輝度の一点で R G Bの基準電流を調整し、ホワイトバランスを調整すれば、基本的には全階調にわたりホワイトパランスがとれている。したがって、本発明は RGBの基準電流を調整できる調整手段を具備する点、 1点折れまたは多点折れガンマカーブ発生回路（発生手段）を具備する点に特徴がある。以上の事項は電流制御の E L表示パネルに特有の回路方式である。

基準電流の発生は、図 6 0から図 6 6 ( a ) (b ) などの構成に限定されるものではない。たとえば、図 1 9 8の構成が例示される。図 1 9 8では、 8ビットデータを D A (デジタルアナログ）変換回路 6 6 1で電圧に変換する。この電圧を電子ポリゥム 5 0 1の電源電圧（図 6 0では V s ) となる。電子ボリウム 5 0 1は電圧データ（VD AT A) で制御されて、 V t電圧が出力される。出力された V tデータがオペアンプ 5 0 2に入力され、抵抗 R 1 とトランジスタ 1 5 8 aからなる電流回路で所定の基準電流 I cが出力される。以上のように構成すれば、 8ビットの DAT Aおよび 8ビッ卜の VD AT Aにより V t電圧の可変範囲が広く制御することができる。

図 1 9 7は、複数の電流回路（オペアンプ 5 0 2、抵抗 R * (*は該当抵抗の番号）、トランジスタ 1 5 8 aで構成）を具備する構成である。各電流回路が出力する基準電流の大きさ I cは抵抗の大きさにより異なつている。オペアンプ 5 0 2 aからなる定電流回路は R 1 == 1 Μ Ωであり、基準電流 I. c 1の電流を流す。オペアンプ 5 0 2 bからなる定電流回路は R 2 = 5 0 0 Κ Ωであり、基準電流 I c 2の電流を流す。ォペアンプ 5 0 2 cからなる定電流回路は R 3 = 2 5 Ο Κ Ωであり、基準電流 I c 3の電流を流す。

どの電流回路の基準電流 I cを採用するかは、選択スィッチ Sにより決定する。スィッチ Sの選択は外部からの入力信号により実施する。スイッチ S 1がオンし、スィッチ S 2、 S 3をオフすることにより、トランジスタ群 4 3 1 bに基準電流 I c 1が印加される。スィッチ S 2がォンし、スィッチ S l、 S 3をオフすることにより、トランジスタ群 4 3 1 bに基準電流 I c 2が印加される。同様に、スィッチ S 3がオンし、スィッチ S 2、 S Iをオフすることにより、トランジスタ群 4 3 1 bに基準電流 I cが印加される。

基準電流 I c 1、 I c 2、 I c 3がそれぞれ異なるように構成されているため、選択するスィツチ Sを切り換えることにより出力端子 1 5 5 からの出力電流を一斉に変更することができる。また、選択スィッチ S を 1 フィールドまたは 1 フレームなどの定周期で変化させることにより、フレームなどごとにパネルに印加するプログラム電流の大きさを変化させることができ、画像輝度などが複数フレームまたはフィールドで平均化され均一性のよい画像表示を得ることができる。

上記の実施例では、 1 フィールドまたは 1フレームごとに選択するスイッチ Sを変化させ、プログラム電流の大きさを変化させるとしたがこれに限定するものではない。たとえば、数フィールドあるいはフレームごとに変化させてもよく、 1 H ( 1水平走査期間）あるいは複数 H (走查期間）ごとにスィッチ Sを切り換えてもよい。また、ランダムに変化させ、全体として所定の基準電流 I cがトランジスタ群 4 3 1 bに印加するように動作させてもよい。

基準電流の大きさを周期的に変化させるあるいはランダムに変化させ一定の周期で平均として所定の基準電流にするという駆動方法は、図 1 9 7に限定するものではない。たとえば、図 6 0力ら図 6 6 ( a ) ( b ) などの基準電流の発生回路などにも適用することができる。各回路の基準電流は電子ポリウム 5 0 1、電源電圧 V s などを変化あるいは変更することにより変更できる。

上記実施例では、 I c 1から I c 3のいずれかの基準電流 I cを選択し、トランジスタ 4 3 1 bに印加するとしたが、これに限定するものはなく、複数の電流回路の電流を加算してトランジスタ群 4 3 1 bに印加してもよい。この場合は、複数のスィツチ Sがオンさせればよい。また、すべてのスィツチ Sをオフ状態にすることによりトランジスタ群 4 3 1 bに印加される基準電流 = O Aとすることができる。 0 Aにすれば各端子 1 5 5から出力され.るプログラム電流は O Aとなる。したがって、ソースドライバ I C 1 4は出力オープンの状態にすることができる。つまり、ソース信号線 1 8からソースドライバ I C 1 4を切り離すことがで含る。

図 1 9 8は複数の基準電流発生回路からの基準電流を加算してトランジスタ 4 3 1 bに印加する構成である。オペアンプ 5 0 2 aからなる電流回路は D A T A 1からなる 8 ビットデータで出力電流 I c 1が変化する。オペアンプ 5 0 2 からなる電流回路は D A T A 2からなる 8 ビットデータで出力電流 I c 2が変化する。トランジスタ群 4 3 1 bには基準電流 I c lあるいは I c 2もしくは両方の基準電流が印加される。

図 1 9 9は基準電流発生回路の他の実施例である。ゲート配線 1 5 3 の両側にトランジスタ 1 5 8 b 1およびトランジスタ 1 5 8 b 2が配置されている。トランジスタ 1 5 8 b 1には、 D 1データにより I、 2 I、 4 1 , 8 1のいずれかの電流もしくは組み合わせた電流が印加される。つまり、 D 1データによりスィッチ S * a (*は該当スィッチの番号）が選択される。なお、 2 I とは Iの 2倍の電流を意味し、 4 I とは Iの 4倍の電流を意味する。以下、同様である。トランジスタ 1 5 8 b 2には、 D 2データにより I、 2 1、 4 1、 8 1のいずれかの電流もしくは組み合わせた電流が印加される。つまり、 D 2データによりスィッチ S * b (*は該当スィッチの番号）が選択される。以上のように構成しても基準電流をダイナミックに可変できる。

図 2 00はトランジスタ群 4 3 1 cを複数のブロック（4 3 1 c 1、 4 3 1 c 2、 4 3 1 c 3 ) に分割した実施例である。出力端子 1 5 5からは複数のプロックのトランジスタ群 4 3 1 cからの伝習が出力される。単位トランジスタ 1 5 4の大きさがトランジスタ群 4 3 1 cで同一であっても、各単位トランジスタ 1 54に流れる電流が異なれば出力端子 1 5 5から出力されるプログラム電流の大きさは異なる。図 20 1に図示するように、基準電流が小さい時は、階調に対するプログラム電流の增加割合は小さい（図 2 0 1の 0から K aを参照のこと）。基準電流が大きい時は、階調に対するプログラム電流の增加割合は大きい（図 20 1の K b以上の範囲を参照のこと）。つまり、トランジスタ群 4 3 1 c を複数のブロックに分割し、各プロック内の単位トランジスタ 1 54に供給する基準電流の大きさを変化させる。なお、この構成は、図 5 6でも説明している。

図 2 0 0では、 1つのトランジスタ群 4 3 1 cを 3つのプロックに分割している。トランジスタ 4 3 1 cのトランジスタ 4 3 1 c lには、トランジスタ 1 5 8 b 1に印加される基準電流 I 1によりグート配線 1 5 3 a電位が設定される。このゲート配線 1 5 3 aの電位によりトランジスタ群 4 3 1 c 1の単位トランジスタ 1 5 4の出力電流が決定される。また、 I 1は I 2よりも小さいとし、図 2 0 1の低階調範囲（ひ〜 K a ) が該当するとする。

トランジスタ 4 3 1 cのトランジスタ 4 3 1 c 2には、トランジスタ 1 5 8 b 2に印加される基準電流 I 2によりゲート配線 1 5 3 b電位が設定される。このゲート配線 1 5 3 bの電位によりトランジスタ群 4 3 1 c 2の単位トランジスタ 1 5 4の出力電流が決定される。また、 1 2 は 1 3 よりも小'さレヽとし、図 2 0 1の中階調範囲 (K a〜K b ) が該当するとする。同様に、トランジスタ 4 3 1 cのトランジスタ 4 3 1 c 3 には、トランジスタ 1 5 8 b 3に印加される基準電流 I 3によりゲート配線 1 5 3 c電位が設定される。このゲート配線 1 5 3 cの電位によりトランジスタ群 4 3 1 c 3の単位トランジスタ 1 5 4の出力電流が決定される。また、 I 3は最も大きいとし、図 2 0 1の高階調範囲（K b以上）が該当するとする。

以上のように複数のトランジスタ群 4 3 1 c を複数のプロックに分割し、分割されたプロックごとに基準電流の大きさを異ならせることにより図 2 0 1のように折れ線ガンマカーブを容易に発生させることができる。また、基準電流数を多くすることによりされに多線折れのガンマ力ープを得ることができる。

以上の実施例では、トランジスタ群 4 3 1 cを複数のプロックに分割し、分割されたプロック内の単位トランジスタ 1 5 4は同一であるとして説明したがこれに限定するものではない。図 5 5などに図示するように、単位トランジスタ 1 5 4のサイズが異なっていてもよい。また、図 1 6 7のように単位トランジスタ 1 5 4でなくてもよい。また、基準電流の発生は図 1 6 1から図 1 6 8などいずれの構成であってもよい。以上の実施例では、図 4 3で説明したように、基本的には出力段はトランジスタ群 4 3 1 cで構成される。トランジスタ群 4 3 1 cにおいて、 D 0 ビット目は単位トランジスタ 1 5 4が 1個、 D 1 ビット目は単位トランジスタ 1 5 4が 2個、 D 2ビット目は単位トランジスタ 1 5 4が 4 個、 D nビット目は単位トランジスタ 1 5 4が 2の n乗個が配置または形成される。この構成を概念的に図 2 4 0で図示している。図 2 4 0では t r b (トランジスタプロック） 3 2は、単位トランジスタ 1 5 4を 3 2個有していることを示している。同様に、 t r b (トランジスタブロック） 1は、単位トランジスタ 1 5 4を 1個有していることを示し、 t r b (トランジスタブロック） 2は、単位トランジスタ 1 5 4を 2個有していることを示している。また、 t r b (トランジスタブロック） 4は、単位トランジスタ 1 5 4を 4個有していることを示している。以下同様である。，

しかし、単位トランジスタ 1 5 4は I Cウェハ内において形成位置で特性が異なる。特に拡散構成およびその前後において周期的な特性分布が発生する。一例として、 3 ~ 4 mm周期で単位トランジスタ 1 5 4の特性の強弱が発生する。このため、図 2 4 0のように端子 1 5 5のピッチでトランジスタ群 4 3 1 cを形成すると、端子 1 5 5から出力される電流の強弱周期（出力階調が全端子 1 5 5で同一とした場合）が発生してしまうことがある。

この課題に対して、本発明では図 2 4 1 に図示するように、多くの単位トランジスタ 1 5 4を保有する t r b (トランジスタブロック）をさらに細分化する。図 2 4 1では一例として、 t r b 3 2を 4つのプロック（ t r b 3 2 a、 t r b 3 2 b、 t r b 3 2 c、 t r b 3 2 d ) に分割している。基本的には分割される単位トランジスタ 1 5 4数は同一である。もちろん分割する単位トランジスタ 1 5 4数は異ならせてもよいことはいうまでもない。

図 2 4 1では t r b 3 2 a、 t r b 3 2 b、 t r b 3 2 c _Λ t r b 3

2 dは各 8個の単位トランジスタ 1 5 4で構成されている。また、 t r b l 6に対しても、 t r b l 6 a、 t r b 1 6 bの各 8個の単位トランジスタ 1 5 4から構成される小プロックに分割してもよいことは言うまでもない。ここでは説明を容易にするため、 t r b 3 2のみが分割されているとして説明をする。

出力端子 1 5 5からの出力電流の周期をなくすためには、 I C (回路）チップ内からより広い位置に形成された単位トランジスタ 1 5 4で 1つの出力段 4 3 1 cを構成することが有効である。この実施例が、図 2 4 2の構成である。ただし、図 2 4 2は概念的に図示している。実際は、横方向の配線により遠い位置にある t r bが結線されて 1端子 1 5 5の出力段 4 3 1 cを構成する。

図 2 4 2では、端子 1 5 5 aの D 5ビット目は、 t r b 3 2 a l、 t r b 3 2 a 2 t r b 3 2 c l、 t r b 3 2 c 2 1力ら構成される。つまり本来は隣接した出力端子 1 5 5 bの単位トランジスタ群を用いて端子 1 5 5 aの出力段が構成されている。同様に、端子 1 5 5 bの D 5 ビット目は、 t r b 3 2 b 2、 t r b 3 2 b 3 t r b 3 2 d 2、 t r b

3 2 d 3から構成される。つまり本来は隣接した出力端子 1 5 5 cの単位トランジスタ群を用いて端子 1 5 5 bの出力段が構成されている。さらに、端子 1 5 5 cの D 5ビット目は、 t r b 3 2 a 3、 t r b 3 2 a 4、 t r b 3 2 c 3、 t r b 3 2 c 4から構成される。つまり本来は隣接した出力端子 1 5 5 dの単位トランジスタ群を用いて端子 1 5 5 cの出力段が構成されている。以下同様である。具体的には、図 2 4 3のように小トランジスタ群 t r bは結線される。図 2 4 3は端子 1 5 5 a の t r b 3 2のみの結線状態を図示している (他のビット、他の端子 1 5 5も同様の結線が施される）。図 2 4 3において、 t r b 3 2は t r b 3 2 a l と、 6端子隣の t r b 3 2 b 6、 1 1端子隣の t r b 3 2 c l l、 1 6端子隣の t r b 3 2 d 1.6で構成されている。つまり、 t r b 3 2は、上下位置、左右位置がことなる t r b 3 2が接続（結線）されて構成される（形成される）。以上のように単位トランジスタ群 4 3 1の各ビットを構成する単位トランジスタ 1 5 4を離れた位置の単位トランジスタ 1 5 4で構成することにより出力バラツキの周期性を解消することができる。

しかし、図 2 4 3のように結線を実施すると、端子 1 5 5 η (最も最後の端子）は結線する t r bが存在しない。この課題に対しては、トランジスタ群 4 3 1 c とカレントミラー対を構成する基準電流を流すトランジスタ群 4 3 1 bの単位トランジスタ 1 5 8 b (図 4 8、図 4 9を参照のこと）を使用することにより解決できる。単位トランジスタ 1 5 8 b と単位トランジスタ 1 5 4とは同一サイズ、同一形状で構成しておく。トランジスタ群 4 3 1 bは I C (回路） 1 4の片方端あるいは両側に配置されている。なお、断っておくが、端子 1 5 5 nにおいても接続できる t r bを形成する場合は、以下に説明する構成を採用する必要がないことは明らかである。

トランジスタ群 4 3 1 を構成する単位トランジスタ 1 5 8 bから構成される t r b ( 3 2) と同様の機能を有するトランジスタ群を t b とする（図 2 4 4を参照のこと）。したがって、 1: 1> と ^ ]： 1)は同ーのゲ一ト配線 1 5 3に接続されている。したがって、端子 1 5 5 nの t r b 3 2は t r b 3 2 n l と、 6端子隣の t b 3 2 b 6、 1 1端子憐の t b 3 2 c 1 1、 1 6端子隣の t b 3 2 d 1 6で構成すればよい。なお、図 2 4 5に図示するように、 t b と t r bを分散して I C (回路） 1 4内に構成または配置しておけば、図 2 4 4のように複雑な結線は不要となることは言うまでもない。

検討の結果によれば、単位トランジスタ 1 5 4は少なくとも 0 . 0 5 平方 m m以上の範囲にある単位トランジスタ 1 5 4から構成することが好ましい。さらに好ましくは 0 . 1平方 m m以上の範囲にある単位トランジスタ 1 5 4から構成することが好ましい。さらに好ましくは 0 . 2 平方 m m以上の範囲にある単位トランジスタ 1 5 4から構成することが好ましい。この面積（平方 m m ) の算出は最も遠方の位置にある 4個の単位トランジスタ 1 5 4を結ぶ直線から求める。

ソース信号線 1 8に出力するプログラム電流の偏差は、図 2 8 6に図示するように周期性を有する場合が多い。図 2 8 6は横軸が 1チップの出力端子位置を示している。つまり、端子 1から n端子位置である。縦軸は、 3 2階調目の出力プログラム電流の平均値からのずれを％で示している。図 2 8 6に図示しているように、出力プログラム電流の偏差は周期性がある場合が多い。これは、 I Cの製造工程の拡散プロセスによる。

実線のように出力プログラム電流の偏差がある場合は、点線のように逆補正をかけることにより補正（捕償）を行うことができる。補正（補償）は容易である。プログラム電流が吸い込み（シンク）電流である場合は、 0〜 5 %の範囲で吐き出し電流を加算すればよい。つまり、ソースドライバ回路（ I C ) 1 4内に Pチャンネルの単位トランジスタ 1 5 4 (図 4 3などの構成および説明などを参照のこと）からなる吐き出し電流回路を形成し、この回路の吐き出し電流を各端子 1 5 5の出力プログラム電流を加算（補償）すれはよい。また、図 1 6 2から図 1 7 6などで説明したトリミング技術などを用いて調整あるいは構成もしくは形成してもよい。

補正（補償）する電流の大きさを決定するためには、図 28 7に図示するように、端子 1 5 5からの出力プログラム電流を測定する。映像データ（RDATA、 GDATA、 B DATA) を所定値（一般的には、単位トランジスタ群 4 3 1 cの各ビット）にして端子 1 5 5からプログラム電流 I wを出力させる。この出力電流 I wを端子 1 5 5に接続したプローブ 2 8 7 3で電流測定回路 2 8 7 2に接続し、測定する。なお、ソースドライバ回路（ I C) 1 4内部に形成したスィツチで端子ごとの電流を切り換え電流測定回路 2 8 7 2に接続してもよいことは言うまでもない。

電流測定回路 2 8 7 2は測定した電流を補正データ演算回路 2 8 7 2 に出力し、補正データ演算回路 2 8 7 2は補正データを算出（演算あるいは変換）して捕正回路（データ変換回路） 2 8 74に出力する。補正回路（データ変換回路） 2 8 74はブラシュメモリなどで形成されており、 0〜 5 %の範囲で吐き出し電流を端子 1 5 5に加算する。

ただし、図 2 8 6に図示するように出力プログラム電流に周期性を有する場合は、全端子を測定することなく、一部の端子（ 1周期以上）の出力プログラム電流を測定することにより、全端子を出力プログラム電流のずれを予測することができる。したがって、一部の端子（ 1周期以上）の出力プログラム電流を測定すればよい。

出力電流のパラツキは画素ピッチ P (mm) と周期（ 1周期間の端子数 N) と画面 1 44の輝度変化割合 b (%) により許容範囲が定まる。たとえば、ある端子間で輝度変化が 5 %であっても、端子間の端子数が 1 0端子と 1 0 0端子では、当然のことながら、端子間が 1 0端子のほうが許容限度は低くなる（5 %では許容できない）。

以上の関係を検討した結果が図 2 9 8である。横軸は、 b/ (P · N) である。 Pは画素ピッチ（mm) であり、 Nはソースドライノ I C 1 4 の端子間の端子数であるから、 P · Nで該当する周期の長さ（距離）を示す。したがって、 bZ (Ρ · Ν) は、（Ρ · Ν) あたりの輝度変化割合を示すことになる。縦軸は、 b / (Ρ · Ν) が 0. 5の時を 1 とした時の相対的な画面 1 44の輝度変化の認識割合（輝度と、プログラム電流とは比例関係にあるため、出力電流偏差割合となる）である。出力電流偏差割合が大きいほど、許容できないことを示している。

図 2 9 8でもわかるように、 b / (Ρ · Ν) 力 S O . 5以上の範囲での急にカーブの傾きが大きくなる。したがって、 b / (P - N) は 0. 5 以下にすることが好ましい。

輝度の変化割合は、図 3 0 6に図示するように輝度計 3 0 5 1で測定する。ソースドライバ I C 1 4の階調を制御する制御回路 3 0 5 3で制御する。輝度計 3 0 5 1で測定された輝度は演算器 3 0 5 2で補償量が演算される。演算されたデータは図 2 8 7に図示するように補正回路 2 8 7 4に書き込まれる。

以上の実施例では、ソースドライバ回路（ I C) 1 4め出力バラツキについて記述したが、この技術的思想は、ゲートドライバ回路（ I C) 1 2についても適用できることは明らかである。ゲートドライバ回路（ I C) 1 2についてもオン電圧またはオフ電圧のバラツキが発生する。したがって、本発明のソースドライバ回路（ I C) 1 4で説明した事項をゲートドライバ回路（ I C) 1 2に適用することにより良好なゲートドライバ回路（ I C) 1 4を構成あるいは形成することができる。なお、いかに説明する事項に関してもゲートドライバ回路（ I C) 1 2に適用できることは言うまでもない。

本発明のドライバ回路（ I C) で説明する事項は、ゲートドライバ回路（ I C) 1 2、ソースドライバ回路（ I C) 1 4に適用することができ、また、有機（無機） E L表示パネル（表示装置）だけでなく、液晶表示パネル（表示装置）にも適用することができる。また、アクティブマトリックス表示パネルだけでなく、単純マトリックス表示パネルに本発明の技術的思想を用いてもよい。

以下、本発明のソースドライバ回路（ I C) 1 4の他の実施例について説明をする。なお、以下に説明する事項以外は、以前に説明したあるいは本明細書に記載した事項が適用できることはいうまでもない。また、適時組み合わせることができることは言うまでもない。逆に、以下の実施例で説明する事項が本発明の他の実施例適用あるいは適時採用できることも言うまでない。また、以下に説明するソースドライバ回路（ I C) 1 4を用いて表示パネルあるいは表示装置（図 1 2 6、図 1 54から図 1 5 7など）を構成できることは言うまでもない。

図 1 8 8は、本発明のソースドライバ回路（ I C) 1 4の実施例である。ただし、説明に必要な部分のみ図示している。図 1 8 8の構成においても、本発明の他の実施例とどうように、シリコンからなる CMO S トランジスタで回路構成されている（なお、回路 1 4をアレイ基板 3 0 に直接形成してもよいことは言うまでもない）。

図 1 8 8において、電子ボリウム 5 0 1を制御するデータ（ I RD、 I GD、 I B D) は、クロック（C LK) 信号に同期して、値が確定し、この値により電子ポリウム 5 0 1のスィツチが制御され、所定の電圧がオペアンプ 5 0 2の +端子に印加される。

オペアンプ 5 0 2と抵抗 R 1、トランジスタ 1 5 8 aにより定電流回路が構成され、基準電流 I cが発生する。基準電流 I cの大きさに比例して端子 1 5 5から出力されるプログラム電流の大きさが変化する。プ口グラム電流発生回路 1 8 8 4は内部に力レントミラー回路と DAT A のデコーダ部を有している。より具体的にはプログラム電流発生回路 1 8 84は、図 6 0のトランジスタ 1 5 8 b とトランジスタ群 4 3 1 cの関係、図 2 0 9、図 2 1 0のトランジスタ 1 5 8 b とトランジスタ 1 5 4の関係あるいはその類似構成が例示される。

プログラム電流発生回路は、基準電流 I cの大きさを基準として、映像（画像）データである DAT A (DATAR、 DATAG、 DATA B) の大きさに対応してプログラム電流 I pを発生させる。

発生したプログラム電流 I pは電流保持回路 1 8 8 1に保持される。電流保持回路 1 8 8 1はトランジスタ 1 1 a、 l i b , 1 1 c、 l i d とコンデンサ 1 9から構成される。構成としては図 1の画素構成において、 Pチャンネルトランジスタを Nチャンネルトランジスタに変更した構成である。階調電流配線 1 8 8 2に印加されたプログラム電流 I pはコンデンサ 1 9に電圧として保持される。

電流 I pの保持動作は、サンプリング回路 8 6 2の点順次動作により行われる。つまり、サンプリング回路 8 6 2は、 1 0ビット（ 1 0 24 端子まで選択が可能）のアドレス信号（ADR S) により、プログラム電流 I pを保持させる階調保持回路 1 8 8 1が選択される。選択は選択信号線 1 8 8 5に選択電圧（トランジスタ 1 1 b、 1 1 cをオン状態にする電圧）を出力することにより実施される。したがって、プログラム電流 I pは階調保持回路 1 8 8 1にランダムに格納させることができる。しかし、一般的には、ァドレス信号 AD R Sは順次力ゥントアップされ、電流保持回獰 1 8 8 1 aから 1 8 8 1 ηが順次選択される。

プログラム電流 I ρはコンデンサ 1 9に保持され、この保持された電圧により、駆動用トランジスタ 1 1 aはプログラム電流 I pを端子 1 5 5から出力する。電流保持回路 1 8 8 1において、駆動用トランジスタ 1 1 aの機能としては、図 1のトランジスタ 1 1 aを動作とは同一である。また、図 1 8 8のトランジスタ 1 1 c、 l i bも図 1のトランジスタ 1 1 b、 1 1 c と機能あるいは動作は同一である。つまり、選択信号線 1 8 8 5に選択電圧が順次印加され、電流保持回路 1 8 8 1のトランジスタ l i b、 1 1 cがオンされて、プログラム電流 I p力 Sトランジスタ 1 1 a (トランジスタ 1 1 aのゲート端子に接続されたコンデンサ 1 9 ) に保持される。

すべての電流保持回路 1 8 8 1にプログラム電流 I pの書き込みが完了すると、出力制御端子 1 8 8 3にオン電圧が印加され、端子 1 5 5 a から 1 5 5 nに各電流保持回路 1 8 8 1に保持されたプログラム電流 I pが出力される（ソース信号線 1 8から端子 1 5 5にプログラム電流 I が入力される）。出力制御端子 1 8 8 3の印加されるオン電圧のタイミングは、 1水平走査クロックに同期される。つまり、 1画素行選択（あるいは 1画素行シフト）クロックに同期される。

図 1 8 9は図 1 8 8を模式的に図示したものである。階調電流配線 1 8 8 2を流れるプログラム電流 I pはサンプリング回路 8 6 2によりスイッチ l i b、 1 1 c (トランジスタ l i b、 1 1 c ) が制御され、電流保持回路 1 8 8 1にプログラム電流 I pが入力される。また、スイツチ l i b (トランジスタ l i b ) が出力制御端子 1 8 8 3により制御され、一斉にオンされ、プログラム電流 I pが出力される。

図 1 8 8、図 1 8 9では、電流保持回路 1 8 8 1は 1画素行分としているが、実際には、 2画素行分が必要である。 1画素行分（第 1保持回路）は、ソース信号線 1 8にプログラム電流 I pを出力するのに用い、他の 1画素行分（第 2保持回路）は、サンプリング回路 8 6 2でサンプリングされた電流を電圧保持回路 1 8 8 1に保持するのに用いる。第 1 保持回路と第 2保持回路とは交互に切り換えて動作させる。

図 2 2 8は第 1保持回路 2 2 8 0 a と第 2保持回路 2 2 8 0 bを具備した出力段構成である。図 1 8 8 と図 2 2 8 との関係は、電流保持回路 1 8 8 1は出力回路 2 2 8 0、階調電流配線 1 8 8 2は電流信号線 2 2 8 3、出力制御端子.1 8 8 3はゲート信号線 2 2 8 2、選択信号線 1 8 8 5はゲート信号線 2 2 8 4、トランジスタ 1 1 aはトランジスタ 2 2 8 1 a、トランジスタ l i bはトランジスタ 2 2 8 1 b、トランジスタ 1 1 cはトランジスタ 2 2 8 1 c、トランジスタ 1 1 dはトランジスタ 2 2 8 1 d、コンデンサ 1 9はコンデンサ 2 2 8 9が該当する。

出力回路 2 2 8 0 aにプログラム電流 I pがサンプリングされ入力されている時は、出力回路 2 2 8 0 bはソース信号線 1 8に保持されたプ口グラム電流 I pを出力している。逆に出力回路 2 2 8 0 aがソース信号線 1 8に保持されたプログラム電流 I pを出力している時は、出力回路 2 2 8 0 bはサンプリングされたプログラム電流 I pを順次保持していっている。出力回路 2 2 8 0 a と出力回路 2 2 8 0 b とが、ソース信号線 1 8 bにプログラム電流 I pを出力（入力）している期間は 1 Hごとに切り換えられる。この出力の切り換えは c l、 c 2端子で行われる。なお、電流信号線 2 2 8 3には、リセット電圧 V c pを印加するスィツチ S cが形成または内地している。スィッチ S cをオンさせることにより、リセット電圧 V c pが電流信号線 2 2 8 3に印加される。リセット電圧 V c pは、 GND電圧に近い電圧である。リセット電圧を印加する際は、ゲート信号線 2 2 8 4にオン電圧を印加し、トランジスタ 2 2 8 1 b、 2 2 8 1 cをオンさせる。トランジスタ 2 2 8 1 b、 2 2 8 1 cをオンさせることにより、コンデンサ 2 2 8 9の電荷を放電することができ、トランジスタ 2 2 8 l aが電流を出力しない状態にできる。つまり、リセット電圧 V c pはトランジスタ 2 2 8 1 a をオフあるいはオフ状態に近い状態にする電圧である。なお、リセット電圧 V c は、トランジスタ 2 2 8 1 aが中間レベルの電圧と出力するように構成などしてもよいことは言うまでもない。図 2 2 9は図 2 2 8の回路の動作タイミングチャート図である。図 2 2 9において、 S i gには、プログラム電流発生回路 1 8 8 4からの信号である。映像信号に対応した電流が連続的に印加される。 S cはリセットスィッチの動作を示している。 Hレベルの時スィツチ S c はオン状態であり、電流配線 2 2 8 3にリセット電圧 V c pが印加される。図 2 2 9でもわかるようにリセット電圧 V c pは 1 Hの最初に印加されていることがわかる。

まず、電流保持回路（出力回路） 2 2 8 0 aまたは 2 2 8 0 bにリセット電圧 V c pが印加された後、プログラム電流 I pが出力回路 2 2 8 0にサンプリングされて保持される。なお、リセット電圧 V c pは 1 H に 1回に限定するものではなく、 1出力回路 2 2 8 0のサンプリングごとに印加してもよく、また、複数出力回路 2 2 8 0のサンプリングごとにリセット電圧 V c pを印加してもよい。また、 1 フレームまたは複数フレームごとにリセット電圧を印加してもよい。

c 1および c 2は切り換え信号である。 c 1 のロジック電圧が Hレべルの時には、出力回路 2 2 8 0 aが選択され、 c 2のロジック電圧が H レベルの時には、出力回路 2 2 8 0 bが選択されてソース信号線 1 8にプログラム電流 I pが出力される。

以上のように出力回路 2 2 8 0 aまたは 2 2 8 0 bを選択し、順次プログラム電流 I pを印加（保持）させるためには、図 2 3 0に図示するようにサンプリング回路 8 6 2を 2つ設けるとよい。サンプリング回路 8 6 2 aは出力回路 2 2 8 0 aを順次選択して、出力回路 2 2 8 0 aにプログラム電流 I pを保持させる。サンプリング回路 8 6 2 bは出力回路 2 2 8 0 bを順次選択して、出力回路 2 2 8 0 bにプログラム電流 I を保持させる。

リセット電圧 V c pは図 7 5に図示するように、プリチャージ電圧を変化させる構成を採用してもよい。なお、プリチャージ電圧に関する事項で説明した事項は、リセット電圧 V c にも適用することができる。図 7 5のようなプリチャージ回路を、図 2 3 0のリセット回路 2 3 0 1 に置き換えればよい。同様に基準電流回路 1 8 8 4も以前に説明した構成を採用すればよい。

出力回路 2 2 8 0で課題になるのは、グート信号線 2 2 8 4に印加した信号により、保持用のトランジスタ 2 2 8 1 aのゲート端子電位が変化し、保持されたプログラム電流 I pから変化してしまうことがある。これは、ゲート信号線 2 2 8 4に印加された電圧波形が、寄生容量により突き抜けてグート端子電位を変化させることにより発生する。この突き抜け電圧により保持用トランジスタ 2 2 8 1 aが Nチャンネルトランジスタの場合は、保持されたプログラム電流 I pが小さくなる。保持用トランジスタ 2 2 8 1 aが Pチヤンネルの場合は、図 2 2 8の構成では、保持されたプログラム電流が大きくなる。

この課題を解決する構成を図 2 3 1に図示している。図 2 3 1の出力回路 2 2 8 0では、スィツチ用トランジスタ 2 2 8 1 b とコンデンサ 2 2 8 9間にトランジスタ 2 3 1 1を形成または配置している。トランジスタ 2 3 1 1は配線をオープンする機能を有する。

トランジスタ 2 3 1 1は、出力回路 2 2 8 0にサンプリングされたプ口グラム電流 I pが保持され、ゲート信号線 2 2 8 4にオフ電圧が印加される（出力回路 2 2 8 0が電流信号線 2 2 8 3から切り離される）前に動作する（オフする）。つまり、まず、ゲート信号線 2 2 8 4にオフ電圧が印加されたのち、遅れてグート信号線 2 2 8 4にオフ電圧が印加される。したがって、トランジスタ 2 3 1 1がオフした後、出力回路 2 2 8 0が電流信号線 2 2 8 3から切り離される。

図 2 3 2はゲート信号線 2 2 8 4と 2 2 8 5のなどのタイミングチヤート図である。図 2 3 2でわかるように、ゲート信号線 2 2 8 5にオフ電圧が印加された後、グート信号線 2 2 8 4にオフ電圧が印加される。以上のように、まず、トランジスタ 2 3 1 1 をオフさせる。トランジスタ 2 3 1 1をオフすることによりグート信号線 2 2 8 4の突き抜け電圧の軽減することができる。なお、図 2 3 2における時間 t は 0 . 5 μ s e c以上にすることが好ましい。また、さらに好ましくは 1 s e c 以上にすることが好ましい。

保持用トランジスタ 2 2 8 1 aはキンク（アーリー効果）の影響を防止あるいは抑制するため、一定の W L比とすることが好ましい。図 2 3 3はこのアーリ一効果の発生比をグラフ化したものである。図 2 3 3で図示するように、 L/W比が 2以下ではアーリ一効果の影響が大きくなる。逆に L (トランジスタ 2 2 8 1 aチヤンネル長（ μ ) /W (トランジスタ 2 2 8 1 a のチャンネル幅 m) ) は 2以上では、急激にァ一リ一効果の影響は小さくなる。以上のことから、保持用トランジスタ 2 2 8 1 aは L/W比が 2以上にすることが好ましい。さらに好ましくは 4以上にする。

また、保持用トランジスタ 2 2 8 1 aのチヤンネル間電圧（ I C内ソースードレイン電圧 V s d ) とアーリー効果とも関連がある。この関連を図 2 3 4に図示している。なお、 V s d電圧とは、保持用トランジスタ 2 2 8 1 aに印加される最大電圧であり、図 2 3 1などでは、端子 1 5 5に印加される電圧である。

図 2 3 4のグラフでも図示するように、 V s d電圧が 9 V以上でァーリー降下の影響が顕著になる傾向にある。したがって、端子 1 5 5に印加される電圧つまりソース信号線 1 8に印加される電圧は 9 V以下 0 V 以内（G N D) にすることが好ましい。さらに好ましくは、ソース信号線 1 8に印加される電圧は 8 V以下 0 V以上にする必要がある。以上の実施例は出力回路 2 2 8 0を 2段設ける構成であった。しかし、本発明はこれに限定するものではなく、図 2 3 7に図示するように複数形成してもよい。図 2 3 7では出力回路 2 2 8 0 aを出力回路 2 2 8 0 a hと 2 2 8 0 a 1の 2つで構成し、同様に出力回路 2 2 8 0 bを出力回路 2 2 8 0 b hと 2 2 8 0 b 1 の 2つで構成している。出力回路 2 2 8 0 a hおよび 2 2 8 0 b hは、比較的大きなプログラム電流 I p hを出力する回路であり、出力回路 2 2 8 0 a 1および 2 2 8 0 b 1 は、比較的小さなプログラム電流 I p 1 を出力するものである。

以上にように、出力回路 2 2 8 0 a、 2 2 8 0 bを複数に分割することにより各出力回路 2 2 8 1が分担する階調を分離あるいは加算して出力することができる。そのため、精度のよいプログラム電流 I pを出力することができる。

本発明のソースドライバ回路（ I c ) 1 4の出力段は、図 2 4 6のように構成してもよい。図 2 4 6では、 1出力段は、 1の大きさの電流を出力する出力段回路 2 2 8 0 a、 2の大きさの電流を出力する出力段回路 2 2 8 0 b、 4の大きさの電流を出力する出力段回路 2 2 8 0 c、 8 の大きさの電流を出力する出力段回路 2 2 8 0 d、 1 6の大きさの電流を出力する出力段回路 2 2 8 0 e、 3 2の大きさの電流を出力する出力段回路 2 2 8 0 f から構成される。出力段回路 2 2 8 0 a〜 2 2 8 0 f は映像データの各ビットに対応して動作する。対応して動作した出力段回路 2 2 8 0 a〜 2 2 8 0 f は加算されて、端子 1 5 5力ら出力される。図 2 4 6にょうに構成することにより精度のよい電流出力を実現できる。以上の実施例は、主としてシリコンチップからなる I Cでソースドラィパ回路（ I C) 1 4を構成するものであった。しかし、本発明はこれに限定するものではなく、アレイ基板 3 0に直接にポリシリコン技術（C G S技術、低温ポリシリコン技術、高温ポリシリコン技術など）を用いて出力段回路 2 2 8 0など（ポリリシコン電流保持回路 24 7 1 ) を形成または構成してもよい。

図 24 7はその実施例である。 R、 G、 Bの出力段回路 2 2 8 0 (R 用は 2 2 8 0 R、 G用は 2 2 8 0 G、 B用は 2 2 8 0 B) と、 RGBの出力段回路 2 2 8 0を選択するスィツチ Sがポリシリコン技術で形成 (構成）されている。スィッチ Sは 1 H期間を時分割して動作する。基本的には、スィッチは、 1 Hの 1ノ 3期間が Rの出力段回路 2 2 8 0 Rに接続され、 1 Hの 1 Z 3期間が Gの出力段回路 2 2 8 0 Gに接続され、残りの 1 Hの 1 / 3期間が Bの出力段回路 2 2 8 0 Bに接続される。表示あるいは駆動方法は、図 3 7、図 3 8で説明しているので説明を省略する。

図 24 7に図示するように、シフトレジスタ回路、サンプリング回路などを有するソースドライバ（回路） 1 4は、端子 1 5 5でソース信号線 1 8 と接続される。ポリシリコンからなるスィッチ Sが時分割で切り換えられ、出力段回路 2 2 8 0 R G Bに接続される。出力段回路 2 2 8 0 RGBは RGBの映像データからなる電流が保持され、図 2 2 8から図 2 3 4などで説明した構成あるいは制御方法でソース信号線 1 8 RG Bにプログラム電流 I wを出力する。なお、図 24 7ではポリリシコン電流保持回路 24 7 1は 1段分しか図示していないが、実際には 2段構成されていることは言うまでもない（図 2 2 8から図 2 34の説 ^を参照のこと）。

図 2 4 7では、スィッチ Sは、 1 Hの 1 / 3期間が Rの出力段回路 2 2 8 0 Rに接続され、 1 Hの 1ノ 3期間が Gの出力段回路 2 2 8 0 Gに接続され、残りの 1 Hの 1 Z 3期間が Bの出力段回路 2 2 8 0 Bに接続されると説明したが本発明はこれに限定するものではない。たとえば、図 2 5 5に図示するように、 R、 G、 Bを選択する期間は異なっていてもよい。これは、 R、 G、 Bのプログラム電流 I wの大きさが異なっているためである。 R、 G、 Bで E L素子 1 5 効率が異なるため、 R、 G、 Bでプログラム電流の大きさが異なる。プログラム電流の大きさが小さいと、ソース信号線 1 8の寄生容量の影饗を受けやすいため、プログラム電流の印加期間を長くし、十分にソース信号線 1 8の寄生容量の充放電期間を確保する必要がある。一方で、ソース信号線 1 8の寄生容量の大きさは、 R、 G、 Bで同一であることが多い。

図 2 5 5は、赤（R ) の E L素子 1 5の効率が良好で、プログラム電流が最も小さいことを想定している。また、緑（G ) の E L素子 1 5の効率が悪く、プログラム電流が最も大きいことを想定している。青（B ) は、 Rと Gとの中間レベルの効率である。したがって、図 2 5 5では、 1 H期間において、 Rデータの選択期間（図 2 4 7の 2 2 8 0 Rが選択されている期間）を最も長くし、 Gデータの選択期間（図 2 4 7の 2 2 8 0 Gが選択されている期間）を最も短くし、 Bデータの選択期間（図 2 4 7の 2 2 8 0 Bが選択されている期間）を、その中間の期間としている。なお、保持用トランジスタ 2 2 8 1 aのモビリティは 4 0 0以下 1 0 0以上にすることが好ましい。さらに好ましくは、モビリティは 3 0 0 以下 1 5 0以上にすることがこのましい。この条件を満足させるために、トランジスタ 2 2 8 l a を構成するゲート絶縁膜を厚くする。厚くする方法としては、ゲート絶縁膜を 2層蒸着などの多層構成にする例が例示される。

以下、本発明の表示パネルの検查方法について説明をする。図 2 0 2 は、本発明の表示パネルの完成前の状態である。ソース信号線 1 8の一端がショート配線 2 0 2 1でショート状態にされている。検査後、ショートしている箇所は A A，線で切断して完成する。ショート配線 2 0 2 1にプローピ、ィングし検査電圧を印加することより全ソース信号線 1 8 に検査電圧を印加することができる。

ショート配線 2 0 2 1 を形成しない場合（分離した状態）は、ソース信号線 1 8の C O G端子から電圧もしくは電流を印加する。図 2 0 3は C O G端子（ソース信号線端子） 2 0 3 4に、検查用のショートチップ 2 0 3 2を実装した例である。ショートチップ 2 0 3 2は金属あるいは導電体から構成される。なお、ショートチップはガラス基板などの絶縁物にアルミが蒸着されたものでもよい。ショートチップは端子 2 0 3 4 を電気的短絡できるものであればいずれのものでもよい。もしくは、少なくともショートチップは、ソース信号線端子 2 0 3 4に電圧などの電気信号を印加できるように構成する。

ショートチップ 2 0 3 2とァノード端子配線 2 0 3 1に図 2 0 3に図示するように直流あるいは交流電圧（電流）を印加する。ショートチップ 2 0 3 2は端子 2 0 3 3を介してソース信号線 1 8 と接続されている。したがって、画素 1 6のソース信号線 1 8 とァノードに電圧を印加することができる。たとえば、図 1 の V d d端子とソース信号線 1 8に電圧を印加できる。この状態でゲートドライバ 1 2に電源電圧を印加し、クロックなどを印加して（図 1 4などを参照のこと）動作させる。画素 1 6は画素行ごとに順次選択され、ソース信号線 1 8に印加された電圧が駆動用トランジスタ 1 1 aのグート端子に印加される。ゲート端子への電圧印加により駆動用トランジスタ 1 1 aからソース信号線 1 8に電流流れる。もしくは、 E L素子 1 5に電流が流れ、 E L素子 1 5が発光する。

以上の動作は、ゲートドライバ回路 1 2を走査して動作させることにより E L素子 1 5が順次発光し、発光の点滅状態あるいは点灯状態を光学的に検出することにより E L表示パネルの検查を行うことができる。検査は光学的に実施する。光学的とは、人間の視覚で判断すること、 W

306

C C D メラで撮影し画像認識で検出すること、ホトセンサで電気的な信号の大きさで判断することなどが例示される。検出は、画素が常時輝点となること、常時黒点となること、線欠陥、点滅欠陥などである。また、表示スジ、濃淡ムラなどを検出する。また、フリッ力の発生状態を検出する。

図 2 0 3はショ一トチップ 2 0 3を用いるものであるが、導電性の液体などをソース信号線 2 0 3 4に滴下してもよい。滴下した液体などとアノード端子配線 2 0 3 1間に直流あるいは交流の電圧（電流）を印加する。電流プログラム方式では、印加する電流が μ A程度と微小電流である。したがって、導電性の液などが高抵抗であっても検査には十分である。導電性のある液体あるいはゲルとしては水酸化ナトリゥム、塩酸、硝酸、塩化ナトリゥム溶液、銀ペースト、銅ペーストなどが.例示される。以上の実施例では、ゲートドライバ回路 1 2を動作させ、ゲートドラィバ回路 1 2を走査状態にして、画素行ごとに E L素子 1 5を点灯状態にして、パネルあるいはアレイの検査を実施するとした。しかし、本発明はこれに限定するものではない。たとえば、表示画面を一括して点灯させて検査をしてもよい。

図 2 0 5は画面の一括検査の説明図である。

なお、説明を容易にするため、画面を一括検查するとして説明するが、これに限定されない。画面をプロックに分割して検査を行ってもよいし、複数画素行ずつ順次点灯して検査をおこなってもよい。つまり、多数画素を同時に点灯して検査を実施してもよい。 1画素ずつ点灯させて検査を実施してもよいことは言うまでもない。

説明を容易にするため、アノード電圧 V d dを 6 ( V ) とし、駆動用トランジスタ 1 1 aは 5 ( V ) 以下にすることにより、 E L素子 1 5を十分に点灯させる電流を供給できるものとする。また、全ソース信号線 1 7には外部から電圧が印加されているものとする。以上のように、本発明の検査方法では、画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルの時、駆動用トランジスタ 1 1 aの立も上がり電圧以下の電圧をソース信号線 1 8に印加できるように構成する。この立ち上がり電圧は説明を容易にするために 5 (V) としている。また、ソース信号線に印加する電圧は、アノード電圧 V d dからアノード電圧 V d d _ 8 (V) であり、好ましくは、アノード電圧 V d dからアノード一 6 (V) の範囲であるとして説明をする。

図 2 0 5では、ソース信号線 1 8には、 0〜 5 (V) の検査電圧が印加されているものとする。したがって、この電圧が駆動用トランジスタ 1 1 aのグート端子に印加されることにより、駆動用トランジスタ 1 1 aが電流を流せるようになる。

検査方法は、まず、すべてのゲート信号線 1 7 bにオフ電圧 V g h電圧を印加した状態で、ゲート信号線 1 7 aをオフ電圧（V g h) からォン電圧（V g 1 ) に変化させることによりソース信号線 1 8の電位が画素 1 6に書き込まれる。ソース信号線 1 8の電位が駆動用トランジスタ 1 1 aの立ち上がり電圧以下（ 5 (V) 以下）であれば、駆動用トランジスタ 1 1 aに電圧が流れるようにプログラムが行われる。

次に、すべてのゲート信号線 1 7 bにオン電圧 V g 1電圧を印加し、同時にまたはそれよりも早く、ゲ— ト信号線 1 7 aをオン電圧（V g h ) からオフ電氐 (V g 1 ) に変化させる。すると、駆動用トランジスタ 1 1 aなどが正常であれば、駆動用トランジスタ 1 1 aから E L素子 1 5 に電流が供給され、 E L素子 1 5が点灯する。

また、 E L素子 1 5が点灯状態で、ゲート信号線 1 7 bにオン電圧とオフ電圧を交互に印加すれば E L素子 1 5が点滅する。したがって、スイッチ用トランジスタ 1 1 dの良否を判定できる。なお、図 2 0 5において、ゲート信号線 1 7 a とゲート信号線 1 7 b の両方にオン電圧を印加した状態で、ソース信号線 1 8に印加する電圧を駆動用トランジスタ 1 1 aの立ち上がり電圧以上と以下の間を周期的に変化させてもよい。周期的に変化させることによりこの周期的な変化に対応して E L素子 1 5が発光する。なお、この場合の E L素子 1 5の発光電流 I tは、ソース信号線 1 8から供給される。また、場合によつては駆動用トランジスタ 1 1 aから供給される。

以上のように動作させることにより、駆動用トランジスタ 1 1 a、スイッチ用トランジスタ 1 1 c、 l i b , l i dの性能、欠陥を検出できる。また、駆動用トランジスタ 1 1 a、 E L素子 1 5の性能、、特性を評価できる。

以上の実施例は、ソース信号線 1 8の電位を変化させることにより、 E L素子をソース信号線 1 8の電位に応じて発光制御するものである。しかし、本発明はこれに限定するものではない。たとえば、図 2 0 6に図示するように、ァノード電圧 V d dを変化させてもよい。

次に、すべてのゲート信号線 1 7 bにオン電圧 V g 1電圧を印加し、同時にまたはそれよりも早く、ゲ一ト信号線 1 7 &をォン電圧（¥ 11) からオフ電圧（V g 1 ) に変化させる。すると、駆動用トランジスタ 1 1 aなどが正常であれば、駆動用トランジスタ 1 1 aから E L素子 1 5 に電流 I tが供給され、 E L素子 1 5が点灯する。また、 E L素子 1 5 が点灯状態で、ゲート信号線 1 7 bにオン電圧とオフ電圧を交互に印加すれば E L素子 1 5が点滅する。したがって、スィッチ用トランジスタ 1 1 dの良否を判定できる。

ゲート信号線 1 7 aにオフ電圧を印加し、ゲート信号線 1 7 bのオン電圧を印加した状態で、アノード端子（V d d電圧）に V d d電圧を、駆動用トランジスタ 1 1 aの立ち上がり電圧以下の電圧を周期的に変化させる。周期的に変化させることによりこの周期的な変化に対応して E L素子 1 5が発光する。なお、この場合の E L素子 1 5の発光電流は、駆動用トランジスタ 1 1 aから供給される。以上のように動作させることにより、駆動用トランジスタ 1 1 a、スィツチ用トランジスタ 1 1 c、 l i b , 1 1 dの性能、欠陥を検出できる。また、駆動用トランジスタ 1 1 a , E L素子 1 5の性能、特性を評価できる。

以上の実施例は、画素構成が図 1 として説明したが、これに限定されるものではなく、図 2、図 7、図 1 1、図 1 2、図 1 3、図 28、図 3 1、図 6 0 7などの他の画素構成の E L表示パネルあるいは E L表示装置にも適用できることは言うまでもない。

以上の実施例は、画素構成が電流プログラム方式の場合を例示した。しかし、本発明はこれに限定するものではなく、図 2のように電圧プログラム方式であっても検査できることはいうまでもない。

図 2 0 7は電圧プログラム方式の画素構成における検査方法の説明図である。検査方法は、まず、すべてのゲート信号線 1 7 aをオフ電圧（V g h) からオン電圧（V g 1 ) に変化させることによりソース信号線 1 8の電位が画素 1 6に書き込まれる。ソース信号線 1 8の電位が駆動用トランジスタ 1 1 aの立ち上がり電圧以下（ 5 (V) 以下）であれば、駆動用トランジスタ 1 1 aに電圧が流れるようにプログラムが行われる。次に、ゲート信号線 1 7 aをオン電圧（V g h ) からオフ電圧（V g 1 ) に変化させる。すると、駆動用トランジスタ 1 1 aなどが正常であれば、駆動用トランジスタ 1 1 aから E L素子 1 5に電流 I tが供給され、 E L素子 1 5が点灯する。

また、ゲート信号線 1 7 a にオフ電圧を印加し、アノード端子（V d d電圧）に V d d電圧を、駆動用トランジスタ 1 1 aの立ち上がり電圧以下の電圧を周期的に変化させる。周期的に変化させることによりこの周期的な変化に対応して E L素子 1 5が発光する。なお、この場合の E L素子 1 5の発光電流は、駆動用トランジスタ 1 1 aから供給される。以上のように動作させることにより、駆動用トランジスタ 1 1 a、スィツチ用トランジスタ 1 1 cの性能、欠陥を検出できる。また、駆動用トランジスタ 1 1 a、 E L素子 1 5の性能、特性を評価できる。

以下、図面を参照しなから本発明の他の実施例における検査方法について説明をする。図 2 0 2はショート配線 2 0 2 1 を検査後に切断する方式であった。図 2 2 3は、ソース信号線 1 8の一端に検査スィッチとしてのトランジスタ 2 2 3 2を形成または配置した構成である。トランジスタ 2 2 3 2のゲート端子に電圧を印加することにより、トランジスタ 2 2 3 2はオンし、テスト電圧（ V t e s t ) がソース信号線 1 8に印加される。トランジスタ 2 2 3 2のオンオフ制御はオンオフ制御手段 2 2 3 1により行われる。

オンオフ制御手段 2 2 3 1は、トランジスタ 2 2 3 2をオンオフ制御するが、その制御はゲートドライバ回路 1 2 と同期をとつて実施される。具体的には、図 2 0 3から図 2 0 7で説明した検查方法が実施される。たとえば、図 2 2 4に図示するようにして検査は実施される。トランジスタ 2 2 3 2がオンすることにより、図 2 2 4 ( a ) に図示するように、 V t e s t電圧はトランジスタ 2 2 3 2を介してソース信号線 1 8 に印加される。また、この時、ゲート信号線 1 7 bにはオフ電圧が印加されており、トランジスタ l i dはオープン状態である。検査する画素 1 6のグート信号線 1 7 aにオン電圧が印加されていれば、図 2 24に図示するように、 V t e s t電圧が駆動用トランジスタ 1 1 aのグート端子に印加される。この電圧は駆動用トランジスタ 1 1 aの立ち上がり電圧以上である。 ■

次に、図 2 24 ( b ) に図示するように、ゲート信号線 1 7 aにはォフ電圧が印加され、ゲート信号線 1 7 bにオン電圧が印加される。したがって、駆動用トランジスタ 1 1 aから E L素子 1 5に電流 I tが流れ、 E L素子 1 5が発光する。

また、図 2 2 3の構成において、オンオフ制御手段 2 2 3 1を制御し、トランジスタ 2 2 3 2をオンオフ制御すれば、すべての画素 1 6のゲート信号線 1 7 aにオン電圧が印加されていても、 E L素子 1 5を点滅表示させることができる。つまり、トランジスタ 2 2 3 2により E L素子 1 5などの特性などを評価あるいは検査することができる。

図 2 2 3はトランジスタ 2 2 3 2を制御することによりソース信号線 1 8に電流あるいは電圧を印加し、 E L表示パネルあるいは E L表示パネル用アレイを検査もしくは評価を実施するものであった。

図 2 2 5はソース信号線 1 8に形成された保護ダイォード 2 2 5 1を利用してソース信号線 1 8に検査に必要な電圧または電流を印加するものである。保護ダイオード 2 2 5 1は静電気保護のため、各ソース信号線 1 8にポリシリコン技術を用いて形成される。なお、ダイオード 2 2 5 1はトランジスタをダイォード接続して形成する（図 4 3 6も参照のこと）。

図 2 2 5に図示するように、各ソース信号線 1 8には保護ダイォード 2 2 5 1 a , 2 2 5 1 bが接続されている。通常の電圧（V L、 VH) 設定状態では、保護ダイオードはオフ状態になるようにされている。つ W

312 まり、各保護ダイォード 2 2 5 1には V Lあるいは VHにより逆電圧が印加されオフ状態である。

検査時は、保護ダイオード 2 2 5 1をオン状態になるように V L電圧または VH電圧もしくは両方の電圧を設定する（操作する）。たとえば、 V L電圧を高電圧にすることにより、電圧配線 2 2 5 2 aから保護ダイォード 2 2 5 1 bを介して、検査電圧（前記高電圧： V d d〜V d d— 6 (V) ) はソース信号線 1 8に印加することができる。また、 VH電圧を低電圧にすることにより、電圧配線 2 2 5 2 bから保護ダイォード 2 2 5 l aを介して、検査電圧 V k (前記低電圧）をソース信号線 1 8 に印加することができる。

図 4 3 6に図示するように、保護ダイォード 2 2 5 1を介して各ソース信号線 1 8に検査電圧 V kを印加する。検査電圧 V kは、駆動用トランジスタ 1 1 aが飽和電圧になる電圧である。駆動用トランジスタ 1 1 aが Pチャンネルトランジスタであり、アノード電圧 V d dが 6 (V) であれば、検査電圧 V kは 0以上 2 (V) 以下になるように設定することが好ましい。もしくは、 V d d— 6以上 V d d— 4 (V) 以下となるように設定することが好ましい。なお、 0 (V) とは映像信号の最低電圧である。つまり、ソースドライバ I C 1 4が出力する最も低い電圧である。したがって、 0 (V) に限定されるものではない。駆動用トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、最大輝度の白ラスターを表示する時にソースドライバ I C 1 4がソース信号線 1 8に出力する電圧である。

また、駆動用トランジスタ 1 1 aのチヤンネル幅を W ( μ m) 、チヤンネル長を L ( μ m) ( 1画素 1 6が複数の駆動用トランジスタ 1 1 a で構成されている場合であって、駆動用トランジスタ 1 1 aが並列に n 接続配置されている場合は、 WX nとする。駆動用トランジスタ 1 1 a が直列に n接続配置されている場合は、 L X nとする。）とした場合、 V d d -V d d/ ( 1. 5 X L/W) 以下、 0 (V) (駆動用トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、最大輝度の白ラスタ一を表示する時にソースドライバ I C 1 4がソース信号線 1 8に出力する電圧）以上にすることが好ましい。さらに、 V d d— V d dダ（ 2 X L/W) 以下、 0 (V) (駆動用トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、最大輝度の白ラスターを表示する時にソースドラィバ I C 1 4がソース信号線 1 8に出力する電圧）以上にすることが好ましい。

なお、駆動用トランジスタ 1 1 aが Nチャンネルの場合は、 Nチャンネルトランジスタに飽和電圧を印加するようにする。つまり、 Pチャンネルトランジスタの場合を読み替えればよいので説明を省略する。また、図 4 3 6などに実施例では、保護ダイオード 2 2 5 1を介してソース信号線 1 8に電圧を印加するとしたが、これに限定するものではなく、他の方法で電圧を印加してもよいことは言うまでもない。たとえば、トランジスタを介してあるいはプローバをソース信号線 1 8端に圧接して電流あるいは電圧を印加してもよいことは言うまでもない。

図 4 3 6などに図示するように、ソース信号線 1 8に電圧を印加し、駆動用トランジスタ 1 1 aに電流を流すことにより画面 1 44の画素 1 4の E L素子 1 5を点灯させることができる。したがって、 E Lパネルの点灯評価.を容易に実現できる。また、一定以上の大きな電流を E L素子 1 5に流すことにより、駆動用トランジスタ 1 1 aは飽和動作するから、レーザーシヨットムラによる駆動用トランジスタ 1 1 aの特性ムラもほとんど発生しない。したがって、良好な表示検査を実現できる。しかし、駆動用トランジスタ 1 1 aが飽和状態で点灯させると、 E L 素子 1 5に大きな電流が流れる。そのため、 E L表示パネルで発熱が発生し、検査工程において E L表示パネルの劣化が発生することがある。この課題に関しては、図 4 2 9などに図示する本発明の d u t y比制御を実施する（図 1 9〜図 2 7、図 5 4なども参照のこと）。

図 4 3 9 ( a ) に図示するように、点灯領域 1 9 3の割合を多くすると、検査時に画面 1 4 4が明るくなり、点欠陥検査などをやりやすくなる。しかし、点灯領域 1 9 3の割合を多くすると、パネルの発熱量も大きくなる。図 4 3 9 (b ) に図示するように、点灯領域 1 9 3の割合を少なくすると、検査時に画面 1 4 4が暗くなり、点欠陥検査などは多少やりにくくなる。パネルの発熱量は少なくできる。 d u t y比制御は、図 1 9〜図 2 7、図 5 4などで説明したように、ゲートドライバ回路 1 2 bなどを制御することにより容易に実現できる。以上のように、本発明の検査方法は、ゲートドライバ回路 1 2を制御し、 d u t y比制御を実施することを特徴としている。

図 2 2 6は検査状態の説明図である。保護ダイオード 2 2 5 1はリーク状態の時は抵抗としてみなせる。本発明のように、保護ダイオードをリーク状態にすることによりソース信号線に検査電圧（電流）を印加し、 E L表示パネルまたはアレイを検査できるのは、画 1 6が電流プログラム方式であることに起因することが大きい。電流プログラム方式では、プログラムする電流は _μ A程度と微小である。したがって、保護ダイォード 2 2 5 1がリーク状態のように高抵抗の場合であっても、微小電流の印加あるいは吐き出しには影響を与えない。

検査は表示領域 1 4 4の全画素 1 6を同時に点灯などさせて検査を実施してもよいが、図 2 2 7 ( a ) ( b ) に図示するように画素行を順次選択して走査させて検査を実施してもよい。図 2 2 7 ( a ) (b ) で 1 9 1 が検査電流を書き込んでいる画素行である。また、 1 9 3は£ 1^素子 1 5を点灯などして光学的に検査を実施している領域である。 1 9 2は非点灯領域である。

以上のように、表示領域 1 4 4に点灯領域 1 9 3 と非点灯領域とを同時に行うことにより光学的検査が容易になる。黒表示と白表示の欠陥状態が同時にあるいは走査状態（順次）で検査が実現できるからである。以上の制御は図 1 4などで説明したように、ゲートドライバ回路 1 2を制御することにより容易に実現できる。走査あるいは選択方法が以前に説明しているので説明を省略する。

電圧配線 2 2 5 2の電位を保護ダイォード 2 2 5 1がオンまたはリ一ク状態になるようにして、電圧配線 2 2 5 2からソース信号線 1 8に電流または電圧を印加することにより検査を実現できる。なお、検查方法は以前に説明したものを同様であるので説明を省略する。

本発明は、電流プログラム方式などの画素構成を有するァレイあるいは表示パネルの検査方法である。ソース信号線 1 8には保護ダイオード 2 2 5 1をリークさせ、このリーク電流を画素に書き込み、この書き込んだ電流で E L素子を発光させるものである。この発光状態あるいは点灯状態もしくは点滅状態で E L素子 1 5の特性、欠陥を検出する。同時にゲートドライバ回路 1 2に信号を印加し、走査させて、選択するグート信号線 1 7を移動あるいは常時選択して検査などを実施する。以上の走査あるいは制御により画素 1 6 のトランジスタ 1 1 の欠陥検出などを実現する。

電流プログラム駆動方式では、ソース信号線 1 8に印加する.プログラム電流が Aオーダーである。そのため、ダイオード 2 2 5 1を介して印加する電流で画素 1 6の電流プログラムを十分実現することができる。したがって、検査が実現する。一方で電圧プログラム方式ではソース信号線 1 8には電圧データを書き込む必要がある。そのため、検査は実現しにくい。図 2 2 5では、保護ダイォード 2 2 5 1を形成などするとしたがこれに限定するものではなく、図 2 2 3 と同様にスィッチ素子、リレー回路などを形成または配置してもよいことは言うまでもない。

図 2 2 5、図 2 2 3の検査方法では、外部から電圧あるいは電流を印加することにより検査を実現する方法（方式）であった。しかし、本発明はこれに限定するものではなレ、。たとえば、図 1などの画素構成では、スィッチ用トランジスタ l i b、 1 1 cをオンさせることにより（トランジスタ 1 1 dはオフ（オープン）状態）、アノード V d dから駆動用トランジスタ 1 1 aを流れる電流はソース信号線 1 8を介して、アレイ

(表示パネル）外部に取り出すことができる。この電流の大きさ、流れる方向を測定あるいは評価することにより、アレイなどの検査あるいは評価を実現できる。同様に力ソード V s s、 E L素子 1 5を介して流れる電流をソース信号線 1 8から外部に取り出すことができる。したがつて、同様に E L素子 1 5などの検査を実現できる。

図 2 2 3、図 2 2 5などにおいて、すべてのソース信号線 1 8に一度に所定の電圧を印加するとしたがこれに限定するものではない。電圧の代りに電流でもよい。たとえば、図 2 2 5において、電圧配線 2 2 5 2 に低電流あるいは定電流を印加する。この電流をプログラム電流として活用し、ゲートドライバ回路 1 2を走査することにおり、画素 1 6に電流プログラムを実施することができる。

また、オンオフ制御手段を複数設けて、 1 つのオンオフ制御手段は奇数番目のソース信号線 1 8に電圧または電流を印加し、他のオンオフ制御手段は偶数番目のソース信号線 1 8に電圧または電流を印加するように構成してもよい。また、トランジスタ 2 2 3 2はリレーなどの外づけ素子であってもよい。また、ホトダイオードなど光照射によりオンオフ制御できるものであってもよい。以上の実施例では、検査に必要な電圧または電流をパネルの外部からソース信号線 1 8などに印加するとしたが、本発明はこれに限定するものではなく、検査電圧などの発生手段をアレイ基板 3 0などにポリシリコン技術などを用いて内蔵させてもよい。また、電流を印加するだけでなく、電流を吸収する（ s i n k方式）方式であってよい。また、 E L 素子 1 5あるいは駆動用トランジスタ 1 1 aが流す電流はソース信号線 1 8を介して検出あるいは測定する方式であってもよい。

図 4 3 7はアレイ状態などにおいて、画素 1 6の欠陥検査の方法の説明図である。図 4 3 7 ( a ) に図示するように、ソース信号線 1 8に電圧 V cを印加する（図 2 2 6なども参照のこと）。また、グート信号線 1 7 a 1およぴゲート信号線 1 7 a 2にオン電圧を印加する。前記オン電圧の印加により、スイッチング用トランジスタ 1 1 b、 1 1 cがオンする。スイッチング用トランジスタ 1 1 b、 1 1 cによりソース信号線 1 8に印加された検査用電圧 V cを駆動用トランジスタ 1 1 aのグート端子に印加する。印加した電圧 V cはコンデンサ 1 9に保持される。次に、図 4 3 7 ( b ) に図示するように、検査電圧 V cを除去し、ソース信号線 1 8に電流計（電流検出手段あるいは電流測定手段） 4 3 7 1を接続する（検査電圧 V c の印加時に電流計 4 3 7 1は接続したままでもよい）。

ゲート信号線 1 7 a 2にオフ電圧を印加し、ゲート信号線 1 7 a 1はオン電圧を印加する（オン電圧を印加したままにする）。したがって、駆動用トランジスタ 1 1 a のドレイン端子とゲート端子間はオープン状態となるから、コンデンサ 1 9に保持された電圧が検査時に保存される。そのため、駆動用トランジスタ 1 1 aは、印加された電圧（電流）による出力電流を流すことができる。 .

ゲート信号線 1 7 a 1にはオン電圧が印加されているため、駆動用トランジスタ 1 1 a のドレイン端子とソース信号線 1 8 とを接続する電流経路が保持される。図 4 3 7の検査方法では、駆動用トランジスタ 1 1 aの 1端子にアノード電圧 V d dが印加されている。したがって、電流はアノード V d d→駆動用トランジスタ 1 1 a のソース端子→駆動用トランジスタ 1 1 a のドレイン端子→スィツチング用トランジスタ 1 1 c →ソース信号線 1 8 の経路で電流が流れる。

ソース信号線 1 8に電流計（電流検出手段あるいは電流測定手段） 4 3 7 1を接続（検査電圧 V c の印加時に電流計 4 3 7 1は接続したままでもよい）しているため、この電流計 4 3 7 1で、駆動用トランジスタ 1 1 aなどから流れる電流を検出する。電流計 4 7 3 1で検出する電流が予測された電流の大きさであれば画素 1 6は正常である。予測以外の電流（電圧の場合もある）の場合は、画素 1 6に欠陥などが発生している可能性がある。以上のようにして、画素の検査を実施することができる。

順次、以上の動作を表示画面 1 4 4の上辺から下辺の画素行に対して実施する。もちろん、順次でなくてもよい。ランダムに画素行などを選択し、検査あるいは評価を実施してもよい。また、 1 フィールド目は奇数画素行を順次選択して検査し、 1フィールド目の次の 2フィールド目は偶数画素行を順次選択して検査してもよい。

以上のように、本発明の検査方式は、トランジスタ 1 1 c とトランジスタ 1 1 bを独立にオンオフ制御できるように、画素 1 6を構成し、ソース信号線 1 8から印加した電圧または電流を画素 1 6の駆動用トランジスタ 1 1 aが動作するように（逆に動作しないようにする検査方法もある）制御する。その後、駆動用トランジスタ 1 1 aが一定期間、動作するようにトランジスタ 1 1 bをオープンにする。また、トランジスタ 1 1 cをオンさせて電流パスを形成するものである。図 4 3 7は画素 1 6電圧を印加するソース信号線 1 8 と、出力電流を検出するソース信号線 1 8とが同一の実施例である。図 4 3 8は分離した構成である。図 4 3 8において、トランジスタ l i dと E L素子 1 5 間にトランジスタ 1 1 eを配置または形成している。トランジスタ 1 1 eの 1端子はソース信号線 1 8 bに接続されている。

ソース信号線 1 8 bに検査電圧 V c 2または検査電流を印加する。前記検査電圧などは、トランジスタ l i e、トランジスタ l i d、トランジスタ 1 1 cを介してソース信号線 1 8 aに出力される。したがって、図 4 3 8の画素構成では、トランジスタ l i dの欠陥検査も実施することができる。

本発明の実施例において、検査時に、画素（行）の選択時間を変化させてもよい。選択時間を長くすることにより検査精度を向上できる。また、 E L表示パネルの概略検査の時は、検査対象の画素選択時間を短くし、詳細検査のモードで選択時間を長くしてもよい。

1画素行あるいは 1画素単位で本発明の検査方法を実施することに限定するものではない。たとえば、複数の画素行あるいは画素を同時に検査してもよい。また、複数のソース信号線 1 8を短絡し、短絡された部分ごとに電流系 4 7 3 1を配置または接続してもよい。この場合は、電流計 4 3 7 1は複数の画素 1 6からの電流が検出される。この検出された電流の大きさあるいは電流の有無から画素 1 6などの欠陥を検出してもよい。また、複数の画素行を選択し、概略検査を実施した後、異常あるいは正常以外の場合に、前記選択した複数の画素行を 1画素行ずつ選択して、詳細検査を実施してもよい。

図 4 4 1はアレイ 3 0基板に検査用トランジスタ 2 2 3 2を形成した構成の実施例である。検査用トランジスタ 2 2 3 2は、ポリシリコン技術で形成する。検査用トランジスタ 2 2 3 2は検査ドライバ回路 4 4 1 1 でオンオフ制御される。検查ドライバ回路 4 4 1 1 は、シリコンチップで形成または構成してもよいが、検査用トランジスタ 2 2 3 2は、ポリシリコン技術（ C G S、高温ポリシリコン、低温ポリシリコン技術など）で形成するほうが好ましい。

検査用ドライバ回路 4 4 1 1は各トランジスタ 2 2 3 2のゲト端子にオンオフ電圧を印加し、オン電圧に印加により、ソース信号線 1 8に印加されている検查あるいは検出電流を電流測定手段 4 3 7 1に導く。検出電流により画素 1 6などの欠陥を検出する。奇数番目のソース信号線 1 8は電流計 4 3 1 7 aに接続され、偶数番目のソース信号線 1 8は電流計 4 3 1 7 bに接続される。複数の電流計 4 3 7 1を用いることにより検査速度を向上でき、また、検査精度を改善できる。

検査後、 A点をレーザーなどによってカツトあるいはガラスカッターなどでカットすることにより、検査ドライバ 4 4 1 1をソース信号線 1 8から切り離す。また、トランジスタ 2 2 3 2を常時オフ状態にすることにより見かけ上、検査ドライバ回路 4 4 1 1 とソース信号線 1 8とを切り離してもよい。

検査用ドライバ回路 4 4 1 1 の構成あるいは機能をソースドライバ回路（ I C ) 1 4内に内蔵させてもよいことは言うまでもない。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

本発明の実施例において、画素 1 6から出力（駆動用トランジスタ 1 1 aが Nチャンネルトランジスタの場合は、入力の場合もある。本発明は、検出電流の方向に限定されるものではない）される電流を検出などするとしたがこれに限定するものではない。検出が電圧であってもよい。たとえば、ソース信号線 1 8端にピックアップ抵抗を接続し、このピックァップ抵抗に流れる電流を、抵抗端で測定することにより電圧として検出あるいは測定できる。また、電圧、電流に限定するものではなく、周波数の変化、電磁波、電気力線、放出電子の変化あるいは大きさを検出してもよい。

図 4 3 7などの本発明の検査方法において、検査電圧 V cを印加するとしたが、検查電流であってもよい。たとえば、本発明の電流プロダラムのように、所定の電流 I wを画素 1 6に書き込み、書き込んだ電流はゲート信号線 1 7 aを制御することにより、読み出して、電流計 4 3 7 1で検出あるいは測定する方式が例示される。

図 4 3 7などで説明した本発明の検查方式では、ゲート信号線 1 7 a

( 1 7 a l、 1 7 a 2 ) を制御するとしたが、グート信号線 1 7 bにォンオフ電圧を印加することにより、トランジスタ 1 1 dなどの欠陥なども検出あるいは検査することができることは言うまでもない。また、ゲート信号線 1 7のオン電圧/オフ電圧、アノード電圧、力ソード電圧を変化あるいは変更もしくは制御し、この変更などによるソース信号線 1 8の出力変化を検出あるいは測定することにより、画素 1 6などの欠陥を検出あるいは評価できることはいうまでもない。

図 4 3 7において、画素構成は図 1または図 6の画素構成で説明した。しかし、本発明はこれに限定するものではない。たとえば、図 1 0の画素構成においても適用できることは言うまでもない。また、図 1 2、図 1 3のカレントミラーの画素構成においても適用できる。同様に、図 6 0 7の画素構成にも適用することができる。ゲート信号線 1 7 ( 1 7 a 1、 1 7 a 2) にオン電圧を印加することにより、コンデンサ 1 9に電圧を保持させることができ、グート信号線 1 7 a 1にオフ電圧を印加することにより、トランジスタ 1 1 dがオフ状態となり、トランジスタ 1 1 aのゲート端子とドレイン端子間をオープンにすることができる。また、ゲート信号線 1 7 a 2にオン電圧を印加することにより、トランジスタ 1 1 aのドレイン端子とソース信号線 1 8間の電流経路を形成することができるからである。図 3 5、図 3 4などの画素構成においても同様である。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。

以上の事項は、図 2 8などの画素構成においても適用することができる。ゲート信号線 1 7 ( 1 7 a 1 , 1 7 a 2 ) にオン電圧を印加することにより、コンデンサ 1 9に電圧を保持させることができ、また、グート信号線 1 7 a 2、 1 7 a 1にオン電圧を印加することにより、トランジスタ 1 1 aのドレイン端子とソース信号線 1 8間の電流経路を形成することができるからである。

本発明は、画素 1 6に電流あるいは電圧を書き込み、ゲート信号線 1 7を操作あるいは制御することにより、ソース信号線 1 8に電流あるいは電圧などを読み出し、この電流あるいは電圧などから画素などの欠陥などを検出あるいは評価するものである。以上の事項は、本発明の他の実施例にも適用されることは言うまでもない。

図 4 8 5、図 4 8 6も表示パネルを一括点灯させ、点灯検査する方法である。表示パネルには、ァノード電圧 V d dとカソード電圧 V s sを印加しておく。また、ソース信号線 1 8には、図 2 2 3〜図 2 2 7、図 4 3 6〜図 4 4 0などの方法により、好ましくは駆動用トランジスタ 1 1 aにグート端子に飽和電流を流す電圧を印加する。

本発明は、ゲートドライバ回路 1 2 aを操作し、画素を選択するグート信号線 1 7 aにオン電圧（ V g 1 ) を印加する。すべてのゲート信号線 1 7 aに一括してオン電圧が印加するように構成するのは容易である

(図 4 8 5 ( a ) ) 。イネ一プル信号線に E N B L 1信号を印加することにより、すべてのゲート信号線 1 7 aにオン電圧を印加できるように構成することは容易であるからである。もちろん、図 1 4で説明したように、 S T 1信号を連続して印加することによりすべてのゲート信号線 1 7 aにオン電圧を印加することもできる。

グート信号線 1 7 aにオン電圧を印加するときは、ゲートドライバ回路 1 2 bを操作し、 E L素子 1 5に電流を流す経路を制御するゲート信号線 1 7 bにオフ電圧（V g h) を印加する。すべてのゲート信号線 1 7 bに一括してオン電圧が印加するように構成するのは容易である。ィネーブル信号線に E N B L 2信号を印加することにより、すべてのゲート信号線 1 7 bにオフ電圧あるいはン電圧を印加できるように構成することは容易であるからである。もちろん、図 1 4で説明したように、 S T 2信号を操作することによりすべてのゲート信号線 1 7 bにオフ電圧を印加することもできる。

検査方法は、まず、すべてのゲート信号線 1 7 bにオフ電圧 V g h電圧を印加した状態で、すべてのグート信号線 1 7 aにオン電圧（V g 1 ) を印加する。スィツチ用トランジスタ 1 1 b、 1 1 cはクローズ状態である（図 1およびその説明を参照のこと）。また、スィッチ用トランジスタ 1 1 dはオープン状態である。したがって、ソース信号線 1 8に印加した電位 Vが画素 1 6に書き込まれる（図 4 8 5 ( b ) ) 。電圧は、駆動用トランジスタ 1 1 aの飽和電流を流す電圧であることが好ましレ、。点灯時に表示画像が均一表示できるからである。電圧 Vは、アノード電圧 V d dより 3 V以上低い電圧にする。好ましくは、ァノード電圧 V d d— 4 (V) 以上 V d d— 6 (V) 以上にする。以上の動作（操作）により、駆動用トランジスタ 1 1 aに電圧プログラムが実現される。

次に点灯動作させるときは、図 4 8 6に図示するように、ゲート信号線 1 7 aにオフ電圧（V g h) を印加し、スィッチ用トランジスタ 1 1 b、 1 1 cをオフさせる。したがって、ソース信号線 1 8 と駆動用トランジスタ 1 1 aのゲート端子とは切り離される。この状態で、ゲート信号線 1 7 bにオン電圧を印加し、スィツチ用トランジスタ l i dをオンさせる（スィッチ用トランジスタ l i dをクローズさせる）。すると、駆動用トランジスタ 1 1 aから E L素子 1 5に電圧 Vに対応する電流 I e g a流れ、 E L素子 1 5が点灯する。この点灯状態を光学的（C CD あるいは視覚的などで）、欠陥状態あるいは不良状態、表示均一性を検查あるいは評価する。

しかし、 Vが駆動用トランジスタ 1 1 aの飽和電圧の場合は、電流 I eが大きい。そのため、表示パネルからの発熱が大きくなり過熱状態になる。この過熱状態の対策には、図 4 8 6 ( a ) に図示するように、ゲ一ト信号線 1 7 に周期的にオン電圧とオフ電圧を印加する（図 4 8 6

( a ) において V g hがオフ電圧、 V g 1 がオン電圧、周期 T) 。オンオフ電圧の操作は、図 4 8 5 ( a ) に図示するように ENB L 2信号を操作することにより容易に実現できる。

図 4 8 6 ( a ) に図示するように、周期 Tでオン電圧 t 1の時間を短くすることにより、表示画像が暗くなるが、消費電流も小さくなる。したがって、表示均一性は低下することなく、消費電流の低減により表示パネルが過熱されることはない。

以上のように、 E L素子 1 5に流れる電流を制御し、検查することのよりパネルを劣化することなく、良好な検査を実施することができる。すべてのゲート信号線 1 7 bにオン電圧 V g 1電圧を印加し、駆動用トランジスタ 1 1 aなどが正常であれば、駆動用トランジスタ 1 1 aから E L素子 1 5に電流 I eが供給され、 E L素子 1 5が点灯する。また、 E L素子 1 5が点灯状態で、ゲート信号線 1 7 bにオン電圧とオフ電圧を交互に印加すれば E L素子 1 5が点滅する。したがって、スィッチ用トランジスタ l i dの良否を判定できる。

ゲート信号線 1 7 aにオフ電圧を印加し、グート信号線 1 7 bのオン電圧を印加した状態で、アノード端子（V d d電圧）に V d d電圧を、駆動用トランジスタ 1 1 aの立ち上がり電圧以下の電圧を周期的に変化させる。周期的に変化させることによりこの周期的な変化に対応して E L素子 1 5が発光する。

なお、この場合の E L素子 1 5の発光電流は、駆動用トランジスタ 1 1 aから供給される。以上のように動作させることにより、駆動用トランジスタ 1 1 a、スィッチ用トランジスタ 1 1 c、 l l b、 l i dの性能、欠陥を検出できる。また、駆動用トランジスタ 1 1 a、 E L素子 1 5の性能、特性を評価できる。

図 4 8 5において、すべてのゲート信号線 1 7 aにオン電圧を印加する、あるいはすべてのグート信号線 1 7 bにオン電圧またはオフ電圧を印加するとしたが、本発明はこれに限定するものではない。偶数画素行あるいは奇数画素行を選択して点灯あるいは検査してもよいことは言うまでもない。つまり、本発明は、複数画素行を選択して点灯させ、光学的に検査するものであればいずれの方法であってもよい。また、図 4 8 5の実施例では、図 1の画素構成を例示して説明したが本発明はこれに限定するものではない。 E L素子 1 5を点灯制御できる構成であればいずれでもよい。たとえば、図 6、図 7〜図 1 3、図 3 1〜図 3 6、図 1 9 3〜図 1 9 4、図 20 5〜図 20 7、図 2 1 1〜図 2 1 2、図 2 1 5 〜図 2 2 2、図 4 3 7、図 4 3 8、図 4 6 7などの画素構成においても適用できることは言うまでもない。

以上の実施例では、ソース信号線 1 8に流れる電流などを検出して検查を実施するとしたが、これに限定するものではない。たとえば、図 4 9 0 ( a ) に図示するように、アノード端子に電流計 4 3 7 1などを接続または配置し、検査を行ってもよいことは言うまでもない。また、図 4 9 0 ( b ) に図示するように、カソード端子に電流計 4 3 7 1などを接続または配置し、検查を行ってもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

以上の実施例は、個片に分割された表示パネル（表示装置又はアレイ基板 3 0) で実施するように記載したが、本発明はこれに限定するものではない。図 4 8 8に図示するように、ガラス基板 4 8 8 1 (複数のァレイ 3 0またはパネルが形成または構成されている）で実施してもよい。ガラス基板 4 8 8 1に、ァノード電圧（V d d) 、 V g h電圧、 V g 1 電圧、 ENB L 1、 ENB L 2 (図 4 8 5を参照のこと）、ソース信号線 1 8に印加する電圧（V s：) 、必要に応じてカソード電圧（V s s ) などを印加する（接続する）。

ガラス基板 4 8 8 1には、図 4 8 9に示すように信号配線 4 8 9 1が形成または配置されている。検查時にはソースドライバ回路（ I C) 1 4は実装されない。信号線配線 4 8 9 1は、各アレイ基板 3 0に共通に電圧あるいは信号が印加されるように構成または形成されている。検査後に、 B B ' 線、 AA' 線で割段され、基板 3 0などは個片に分割される。

図 2 2 3〜図 2 2 7、図 4 3 6〜図 44 0、図 4 8 5、図 4 8 6の駆動方法は相互に組み合わせることができる。図 440に本発明の検査方法のフローチャートを図示する。本発明では、まず、アレイ状態で図 4 3 7、図 4 3 8などで説明した画素の欠陥を検査する。この段階で駆動用トランジスタなどの画素の T F T欠陥、線欠陥などを検出する。次に、パネル状態に完成させ、図 44 0に図示するように図 4 3 6などの方式を用いて画面 1 4 4の全体を点灯させて検查する（一括点灯検查）。一括点灯検査で問題なければ（Y判定）、ソースドライバ I C 1 4を C O G実装する工程に送られる。一括点灯検査で、 NG判定であれば、該当パネルは廃棄される。もし、判定がつかない場合（N判定）であれば、 1画素ずつ点灯評価する。電流点灯検査が実施される。この点灯検査で問題なければ（Y判定）、ソースドライバ I C 1 4を C OG実装するェ程に送られる。 COG実装工程後、最終点灯検査が実施される。

以下、図面を参照しながら、電流駆動方式（電流プログラム方式）による高画質表示方法について説明をする。電流プログラム方式は、画素 1 6に電流信号を印加して、画素 1 6に電流信号を保持させる。そして、 E L素子 1 5に保持させた電流を印加するものである。

E L素子 1 5は印加した電流の大きさに比例して発光する。つまり、 E L素子 1 5の発光輝度はプログラムする電流の値とリニァの関係（比例）がある。一方、電圧プログラム方式では、印加した電圧を画素 1 6 で電流に変換する。この電圧一電流変換は非線形である。非線形の変換は制御方法が複雑になる。

電流駆動方式は、映像データの値をそのままプログラム電流に線形に変換する。簡単な例で例示すれば、 6 4階調表示であれば、映像データの 0はプログラム電流 I w = 0 μ Aとし、映像データ 6 3はプログラム電流 I w= 6. 3 Aとする（比例の関係となる）。同様に、映像データ 3 2はプログラム電流 I w= 3. 2 μ Αとし、映像データ 1 0はプログラム電流 I w= l . Ο Αとする。つまり、映像データはそのまま、比例の関係でプログラム電流 I wに変換される。

理解を容易にするため、映像データとプログラム電流は比例の関係で変換されるとして説明する。実際はさらに容易に、映像データとプログラム電流とを変換できる。図 1 5に図示するように本発明は単位トランジスタ 1 5 4の単位電流が、映像データの 1に該当するからである。さらに、単位電流は基準電流回路を調整することにより、容易に任意の値に調整できるからである。また、基準電流は R、 G、 B回路ごとに設けられており、 RGB回路に基準電流回路を調整することにより全階調範囲にわたりホワイトバランスをとることができるからである。このことは電流プログラム方式で、かつ本発明のソースドライバ回路（ I C ) 1 4、表示パネル構成の相乗効果である。

E L表示パネルでは、プログラム電流と E L素子 1 5の発光輝度が線形の関係にあるという特徴がある。このことは電流プログラム方式の大きな特徴である。つまり、プログラム電流の大きさを制御すれば、リニァに E L素子 1 5の発光輝度を調整できる。

駆動用トランジスタ 1 1 aはグート端子に印加した電圧と、駆動用トランジスタ 1 1 aが流す電流とは非線形である（ 2乗カープになることが多い）。したがって、電圧プログラム方式では、プログラム電圧と発光輝度とは非線形の関係にあり、きわめて発光制御が困難である。電圧プログラムに比較して電流プログラム方式では極めて発光制御が容易である。

特に、図 1 の画素構成では、プログラム電流と E L素子 1 5に流れる電流が理論上は等しい。したがって、発光制御は極めて容易である。本発明の N倍パルス駆動の場合も、プログラム電流を 1 / N,にして計算することにより発光輝度を把握できるから、発光制御の容易という点で優れている。

図 1 1、図 1 2、図 1 3などの画素構成が力レントミラー構成の場合は、駆動用トランジスタ 1 1 b とプログラム用トランジスタ 1 1 a とが異なり、カレントミラー倍率のずれが発生するため、発光輝度の誤差要因がある。しかし、図 1 の画素構成では、駆動用トランジスタとプログラム用トランジスタが同一であるから、この課題もない。

E L素子 1 5は、投入電流量により発光輝度が比例して変化する。 E L素子 1 5に印加する電圧（アノード電圧）は固定値である。したがつて、 E L表示パネルの発光輝度は消費電力と比例の関係にある。

以上のことから、映像データとプログラム電流は比例し、プログラム電流と E L素子 1 5の発光輝度は比例し、 E L素子 1 5の発光輝度と消費電力は比例する。したがって、映像データをロジック処理すれば、 E L表示パネルの消費電流（電力）、 E L表示パネルの発光輝度、 E L表示パネルの消費電力を制御できることになる。つまり、映像データを口ジック処理（加算など）することにより、 E L表示パネルの輝度、消費電力を把握することができる。したがって、ピーク電流が設定値を越えないようにすることなどの処理が極めて容易である。

本発明は、映像データを加算してパネルで消費される電流（電力）などを把握し、点灯率制御、 d u t y比制御、基準電流制御などを実施する。しかし、本発明の駆動方法は、映像データを加算することに限定されない。映像データから画素 1 6のガンマカープにしたがって、 E L素子 1 5に流れる電流を求め、求められた電流を加算する。加算などの演算は、表示パネルの全画素に対して行う方が精度は高い。しかし、所定間隔で加算する画素を選択して選択した画素に対して加算などを実施してもよいことは言うまでもない。加算の結果、パネルで消費される電流 (電力）を求めてもよい。つまり、映像データを用いて、パネル消費電流などを求めるようにロジック処理（ソフト処理、ハード処理のどちらでもよい）するものは、すべて本発明の技術的範疇である。なお、加算とは、ソフト処理、ハード処理のどちらでもよい。また、ビットシフトによる演算や、減算処理、除算処理、パイプライン処理などを用いてもよい。演算に、コントローラ回路（ I C ) 7 6 0または D S Pなどを用いてもよい。つまり、加算に限定されるものではなく、映像信号に何らかのロジック的な処理を加えるのが、本発明の技術的範疇である。

たとえば、映像データ（映像データに類するデータの含む）からガンマ 2 . 2乗の演算を実施してパネルで消費される電流（電力）を求めてもよい。つまり、 2 . 2乗演算した結果を加算し、表示パネルに流れるリアルタイムあるいは間欠的に総電流を求める。もちろん、一定期間を平均した電流を求めてもよい。場合によっては、逆ガンマ 2 . 2乗の演算を実施してパネルで消費される電流（電力）を求めてもよい。ソース信号線 1 8に印加した電圧（電流）信号に対する画素 1 6の E L素子 1 5に流れる電流との関係を導き出し（演算式など）、この演算式からパネルの消費電流（電力）を求める。

電流駆動の場合は、ソース信号線 1 8に印加した電流信号と E L素子 1 5に流れる電流が比例の関係にあり、加算によりパネルの消費電流（電力）を容易に求めることができる。電圧駆動の場合は、非線形であるので、一定の乗数を用いれば、パネルの消費電流（電力）を容易に求めることができる（出力電流の立ち上がり位置も考慮することが好ましい）。なお、動的ガンマ処理を実施している場合は、これらのガンマ変換特性も考慮して、パネルの消費電流（電力）を求めることが好ましい。

画素 1 6 の特性あるいはソースドライバ回路（ I C ) 1 4の特性を組み合わせたときの信号変化と、画素 1 6の E L素子 1 5に流れる電流の換算式からパネルで消費される電流（電力）を求めてもよい。ガンマ特性が折れ線で近似されている場合は、折れ線ごとに構成された基準電流回路の基準電流の大きさなどを考慮して、各基準電流回路により出力する電流を加算して、パネルで消費される電流（電力）を求めてもよい。なお、以上の実施例では、パネルで消費される（使用される）電流（電力）をロジック的に求めるとしたが、アノード（力ソード）信号線などに流れる電流を A D変換してデジタル的に求めて、点灯率制御、 d u t y比制御、基準電流制御などを実施してもよい。また、アノード（カソード）信号線などに流れる電流をアナログ的に求めて、点灯率制御、 d u t y比制御、基準電流制御などを実施してもよい。また、表示パネルに流れる電流などは、ホトセンサなどを用いて光学一電気変換し、電気変換された信号からも把握することができる。パネルから放射される電気力線を捕捉する方式も例示される。したがって、この電気変換された信号を用いて点灯率制御、 d u t y比制御、基準電流制御などを実施してもよい。

本発明の点灯率制御、 d u t y比制御、基準電流制御などは、単独で重要な発明を構成している。映像データを用いて、パネル消費電流などを求めるようにロジック処理（ソフト処理、ハード処理のどちらでもよい）することも、単独で重要な発明を構成している。

特に d u t y比制御などで、 E L素子 1 5に流れる電流を必要に応じて遮断でき、パネル消費電流などを自由に制御できるのは、画素 1 6のトランジスタ l i d (図 1では E L素子 1 5と駆動用トランジスタ 1 1 a間に配置され、 E L素子 1 5に流れる電流を制御するトランジスタである。他の画素 1 6でも同様に、 E L素子 1 5に流れる電流を制御するトランジスタが該当する）の機能によることが大きい。点灯率などに基づいて、グートドライバ回路 1 7 bを制御し、容易にゲート信号線 1 7 bに接続されたトランジスタ 1 1 dをオンオフ制御できるからである。トランジスタ 1 1 dのオフする個数を增加させれば、パネルで消費する電流が比例して低下する。トランジスタ 1 1 dがオンする個数を増加させれば、パネルから放射される光量が増加し、表示輝度が明るくなる。以上のように、本発明の特徴ある構成（画素、ゲートドライバ回路 1 2、グート信号線 1 7 b、トランジスタ 1 1 dなど）を利用することにより、点灯率制御、 d u t y比制御、基準電流制御を良好に実現できる。これらの制御方式を実現することにより、パネルの発熱を長寿命化でき、電源モジュールのサイズなども小型化できる。

以上の事項は、電圧駆動（電圧プログラム）方式、電流駆動（電流プログラム）方式の両方に適用できることはいうまでもない。本発明の駆動方式は、説明を容易にするため、図 1の画素構成を中心に説明する。しかし、本発明はこれに限定するものではない。たとえば、図 2、図 6 〜図 1 3、図 2 8、図 3 1、図 3 3〜図 3 6、図 1 5 8、図 1 9 3〜図 1 9 4、図 5 7 4、図 5 7 6、図 5 7 8〜図 5 8 1、図 5 9 5、図 5 9 8、図 6 0 2〜図 6 0 4、図 6 0 7 ( a ) ( b ) ( c ) の画素構成であつても適用できることは言うまでもない。

特に本発明の E L表示パネルは電流駆動方式である。かつ特徴ある構成のより画像表示制御が容易である。特徴ある画像表示制御方法は 2つある。 1つは、基準電流の制御である。もう 1つは d u t y比制御である。この基準電流制御と比制御を単独であるいは組み合わせることにより、ダイナミックレンジが広く、かつ高画質表示、高コントラストを実現できる。

基準電流制御は図 6 0、図 6 1、図 6 4、図 6 5、図 6 6 ( a ) ( b ) に図示するように、ソースドライバ回路（ I C) 1 4は、各 RG Bの基. 準電流を調整する回路を具備している。また、ソースドライバ回路（ I C) 1 4からのプログラム電流 I wは、単位トランジスタ 1 5 4の個数で決定される。

1つの単位トランジスタ 1 5 4が出力する電流は、基準電流の大きさに比例する。したがって、基準電流を調整することにより、 1つの単位トランジスタ 1 5 4が出力する電流が決定され、プログラム電流の大きさが決定される。基準電流と単位トランジスタ 1 5 4の出力電流がリニァの関係にあり、かつ、プログラム電流と輝度がリニアの関係にあることから、白ラスター表示で各 RGBの基準電流を調整してワイトバランスを調整すれば、すべての階調でホワイトパランスが維持される。図 5 4は d u t y比制御方法である。図 5 4 ( a l ) ( a 2 ) ( a 3 ) ( a 4) は非表示領域 1 9 2を連続して揷入する方法である。動画表示に適する。また、図 5 4 ( a 1 ) が最も画像が暗く、図 5 4 ( a 4 ) が最も明るい。ゲート信号線 1 7 bの制御で自由に d u t y比を変更できる。図 5 4 ( c l ) ( c 2 ) ( c 3 ) ( c 4 ) は非表示領域 1 9 2を多数に分割して揷入する方法である。特に静止画表示に適する。また、図 5 4 ( c 1 ) が最も画像が暗く、図 5 4 ( c 4) が最も明るい _d ゲート信号線 1 7 bの制御で自由に d u t y比を変更できる。また、図 5 4 ( b 1 ) ( b 2 ) ( b 3 ) (b 4 ) は、図 5 4 ( a l ) 〜（ a 4 ) と図 5 4

( c 1 ) 〜（ c 4 ) との中間状態である。図 5 4 (b l ) ( b 2 ) ( b 3 ) ( b 4 ) も同様にゲート信号線 1 7 bの制御で自由に d u t y比を変更できる。つまり、ゲート信号線 1 7 bなどの制御によりトランジスタ l i dをオンオフさせ、 E L素子 1 5に流れる電流を制御する。

図 1 1、図 1 2の画素構成では、トランジスタ l i eをオンオフ制御させ、図 7では、切り換えスィッチ 7 1をオンオフ制御する。また、図 2 8の画素構成では、トランジスタ 1 1 dを制御して、 E L素子 1 5に流れる電流を制御する。

以上のように、 d u t y比制御とは、ソース信号線 1 8に印加するプ口グラム電流 I wは変化させずに、 E L素子 1 5に流れる電流を制御することにより、画面 1 4 4の明るさ制御を実現する方式である。つまり、基準電流を一定にした状態（変化させずに）で、画面 1 4 4の明るさ制御を実現する方式である。

駆動用トランジスタ 1 1 aが流す電流を変更することなく、画面 1 4 4の明るさ制御を実現する方式である。また、駆動用トランジスタ 1 1 aのゲート端子（G) 電圧を変更することなく、画面 1 4 4の明るさ制御を実現する方式である。また、ゲートドライバ 1 2 bの走査状態を変化させることにより、ゲート信号線 1 7 bなどを制御し、画面 1 4 4の明るさ制御を実現する方式である。表示領域 1 9 3の分散は、表示パネルの画素行数が 2 2 0本で、 1 / 4 d u t y比であれば、 2 2 0Z4 = 5 5 となる力、ら、 1力、ら 5 5 ( 1 の明るさからその 5 5倍の明るさまで調整できる）。また、表示パネルの画素行が 2 2 0本で、 1 / 2 d u t y比であれば、 2 2 0/ 2 = 1 1 0 となるから、 1から 1 1 0 ( 1の明るさからその 1 1 0倍の明るさまで調整できる）。したがって、画面輝度 1 4 4の明るさの調整レンジは非常に広い（画像表示のダイナミックレンジが広い）。また、いずれに明るさであっても、表現できる階調数を維持できると特徴がある。たとえば、 6 4階調表示であれば、白ラスターでの表示画面 1 4 4輝度が 3 0 0 η tであっても、 3 n tであっても 6 4階調表示を実現できる。

以前にも説明したが、 d u t y比は、ゲートドライバ回路 1 2 わへのスタートパルスを制御することにより容易に変更できる。したがって、 l / 2 d u t y比、 1 / 4 d u t y比、 3ノ 4 d u t y比、 3 / 8 d u t y比と多種多様な d u t y比を容易に変更できる。

1水平走查期間（ 1 H) 単位の d u t y比駆動は、水平同期信号に同期させてゲート信号線 1 7 bのオンオフ信号を印加すればよい。さらに、 1 H単位以下でも d u t y比制御することができる。図 4 0、図 4 1、図 4 2の駆動方法である。 1 H期間以内において、 OEV 2制御を行うことにより、微小ステップの明るさ制御（ d u t y比制御）が可能である。

1 H以内の d u t y比制御を行うのは、 d u t y比が 1 Z4 d u t y 比以下の場合に実施する。画素行数が 2 2 0画素行であれば、 5 5/2 2 0 d u t y比以下である。つまり、 1 / 2 2 0力ら 5 5 / 2 2 0 d u t y比の範囲で行う。 1ステップの変化が変化前から変化後で 1 / 2 0 ( 5 %)以上変化する時に実施する。さらに好ましくは、 1 / 5 0 ( 2 %) 以下の変化でも OEV 2制御を行い微小な d u t y比駆動制御を行うことが望ましレ、。つまり、グート信号線 1 7 bによる d u t y比制御では、変化前から変化後の明るさ変化が 5 %以上になる時は、 OEV 2 (図 4 0などを参照のこと）による制御を行うことにより変化量が 5 %以下になるように少しずつ変化させる。この変化には、図 9 8で説明十る W a i t機能を導入することが好ましい。

d u t y比が 1 / 4 d u t y比以下で 1 H以内の d u t y比制御を実施するのは、 1ステップあたりの変化量が大きいためもあるが、画像が中間調であるため、微小な変化でも視覚的に認識されやすいためでもある。人間の視覚は、一定以上の暗い画面では、明るさ変化に対する検出能力が低い。また、一定以上の明るい画面でも、明るさ変化に対する検出能力が低い。これは、人間の視覚が 2乗特性に依存しているためと思われる。

パネルの画素行が 2 00本であれば、 5 0Z 2 0 0 d u t y比以下（ 1

/ 2 0 0以上 5 0 / 20 0以下）で O E V 2制御を行って、 1 H以下の期間の d u t y比制御を行う。 l / 2 0 0 d u t y比力ら 2/2 0 0 d u t y比に変化すると l / 2 0 0 d u t y比と 2/ 2 0 0 d u t y比の差は、 1 / 2 0 0であり、 1 0 0 %の変化となる。この変化はフリツ力として完全に視覚的に認識されてしまう。したがって、 OEV 2制御（図 4 0などを参照のこと）を行い、 1 H ( 1水平走査期間）以下の期間で E L素子 1 5への電流供給を制御する。なお、 1 H期間以下（ 1 H期間以内）で d u t y比制御するとしたが、これに限定するものではない。図 1 9でもわかるように非表示領域 1 9 2は連続している。つまり、 1 0. 5 H期間というような制御も本発明の範疇である。つまり、本発明は 1 H期間に限定されず（小数点以下が発生する）、 d u t y比駆動を行うものである。

4 0 Z 2 0 0 d u t y比から 4 l Z 2 0 0 d u t y比に変化すると、 4 0/ 2 0 0 d u t y比と 4 1 / 2 0 0 d u t y比の差は、 1 / 2 00 であり、（ l Z2 0 0) / (4 0/ 2 0 0) で 2. 5 %の変化となる。この変化はフリツ力として視覚的に認識されるか否かは、画面輝度 1 44 に依存する可能性が高い。ただし、 4 0 / 2 0 0 d u t y比は中間調表示であるので、視覚的に敏感である。したがって、 OEV 2制御（図 4 0などを参照のこと）を行い、 1 H ( 1水平走査期間）以下の期間で E L素子 1 5への電流供給を制御することが望ましい。

以上のように、本発明の駆動方法おょぴ表示装置は、画素 1 6に E L - 素子 1 5に流す電流値を記憶できる構成（図 1ではコンデンサ 1 9が該当する）と、駆動用トランジスタ 1 1 a と発光素子（E L素子 1 5が例示される）との電流経路をオンオフできる構成（図 1、図 6、図 7、図 8、図 9、図 1 0、図 1 1、図 1 2、図 2 8、図 3 1〜図 3 6などの画素構成が該当する）の表示パネルにあって、少なくとも表示画像の表示状態において図 1 9の表示状態が発生させる（画像の輝度によっては、表示画面 1 44が表示領域 1 9 3 ( d u t y比 1 / 1になってもよい）駆動方法である。かつ、 d u t y比駆動（少なくとも表示画面 1 44の一部が非表示領域 1 9 3 となる駆動方法または駆動状態）が所定の d u t y比以下では、 1水平走査期間（ 1 H期間）以内あるいは 1 H期間単位に限定される E L素子 1 5に流す電流を制御して、表示画面 1 44の輝度制御を行うものである。

1 H単位以内の d u t y比制御を行う所定 d u t y比は、 d u t y比が 1 Z4 d u t y比以下の場合に実施する。逆に所定 d u t y比以上では、 1 H単位で d u t y比制御を行う。もしくは〇 E V 2制御は実施しない。また、 1 H期間以外の d u t y比制御は、 1ステップの変化が変化前から変化後で 1 /2 0 ( 5 %) 以上変化する時に実施する。さらに好ましくは、 1 Z 5 0 ( 2 % ) 以下の変化でも O E V 2制御を行い微小な d u t y比駆動制御を行うことが望ましい。もしくは、白ラスターの最大輝度の 1 /4以下の輝度で実施する。

本発明の d u t y比制御駆動によれば、図 7 4に図示するように、 E L表示パネルの階調表現数が 6 4階調であれば、表示画面 1 44の表示輝度（n t ) がいずれの輝度（輝度が低いあるいは高いに関わらず）であっても、 64階調表示が維持される。たとえば、画素行数が 2 20本で、 1画素行のみが表示領域 1 '9 3 (表示状態）の時（ 1 セ ₇比 1 / 2 2 0 ) であっても、 6 4階調表示を実現できる。各画素行がソースドライバ回路（ I C) 1 4のプログラム電流 I wにより順次画像が書き込まれ、ゲート信号線 1 7 bにより、この 1画素行分が順次画像表示されるからである。全画素行が表示領域 1 9 3 (表示状態）の時（d u t y 比 1 / 1 ) であっても、 6 4階調表示を実現できる。

もちろん、 2 0画素行が表示領域 1 9 3 (表示状態）の時（ d u t y 比 2 0/ 2 2 0 = d u t y比 l Z l l ) であっても、 6 4階調表示を実現できる。画素行にソースドライバ回路（ I C) 1 4のプログラム電流 I wにより順次画像が書き込まれ、ゲート信号線 1 7 bによりすべての画素行が同時に画像表示されるからである。また、 2 0画素行のみが表示領域 1 9 3 (表示状態）の時（d u t y比 2 0Z 2 2 0 = d u t y比 1ノ 1 1 ) であっても、 64階調表示を実現できる。各画素行がソースドライバ回路（ I C) 1 4のプログラム電流 I wにより順次画像が書き込まれ、ゲート信号線 1 7 bにより、この 20画素行分が順次走査されて画像表示されるからである。

なお、本発明の基準電流制御（図 5 0などの回路構成を参照のこと）においても同様であり、基準電流が小さくとも大きくとも、 64階調表示を実現できる。

本発明の d u t y比制御駆動は、 E L素子 1 5の点灯時間の制御であるから、 d u t y比に対する表示画面 1 4 4の明るさは、リニアの関係にある。したがって、画像の明るさ制御がきわめて容易であり、その信号処理回路もシンプルとなり、低コスト化を実現できる。図 6 0のように R G Bの基準電流を調整し、ホワイトバランスをとる。 d u t y比制御では、 R、 G、 Bを同時に明るさ制御するためにいずれの階調、表示画面 1 4 4の明るさにおいてもホワイトバランスは維持される。

d u t y比制御は、表示画面 1 4 4に対する表示領域 1 9 3の面積を変化させることにより、表示画面 1 4 4の輝度を変化するものであった。当然、表示面積 1 9 3に比例して E L表示パネルに流れる電流はほぼ比例して変化する。したがって、映像データの総和を求めることにより、表示画面 1 4 4の E L素子 1 5に流れる全消費電流を算出することができる。 E L素子 1 5のァノード電圧 V d dは直流電圧で固定値のため、全消費電流が算出できれば、画像データに応じて全消費電力をリアルタィムで算出することができる。算出された全消費電力が規定された最大電力を越えると予測される場合は、図 6 0の基準電流 I cを電子ボリゥムなどの調整回路で調整し、 RGBの基準電流を抑制制御すればよい。また、白ラスター表示での所定輝度を設定し、この時を d u t y比最小になるように設定する。たとえば、 d u t y比 1 / 8にする。自然画像は d u t y比を大きくする。最大の d u t y比は 1 / 1である。たとえば、表示画面 1 4 4の 1 / 1 0 0 しか画像が表示されない自然画像を d u t y比 1ノ 1 とする。 d u t y比 1 / 1力ら d u t y比 1 / 8は表示画面 1 4 4の自然画像の表示状態で滑らかに変化させる。

以上のように一実施例として、白ラスター表示で（自然画像ではすべての画素が 1 0 0 %点灯している状態）で d u t y比 1 Z 8 とし、表示画面 1 4 4の 1 Z 1 0 0の画素が点灯している状態を d u t y比 1 Z 1 とする。概略の消費電力は、画素数 X点灯画素数の割合 X d u t y比で算出できる。

説明を容易にするため、画素数を 1 0 0 とすると、白ラスター表示での消費電力は、 1 0 0 X 1 ( 1 0 0 %) X d u t y比 1 Z 8 = 8 0 となる。一方、 1 / 1 0 0が点灯している自然画像の消費電力は、 1 0 0 X

( 1 / 1 0 0 ) ( 1 % ) X d u t y比 1 1 = 1 となる。 d u t y比 1ダ；!〜 d u t y比 1 / 8は画像の点灯画素数（実際には、点灯画素の総電流 = 1 フレームのプログラム電流の総和）に応じてフリッ力が発生しないようになめらかに d u t y比制御が実施される。

以上のように白ラスターで消費電力割合は 8 0であり、 1 / 1 0 0が点灯している自然画像の消費電力割合は、 1になる。したがって、白ラスター表示での所定輝度を設定し、この時を d u t y比最小になるように設定すれば、最大電流を抑制することができる。

本発明は、 1画面のプログラム電流の総和を S とし、！！セ比を！^ とし、 S XDで駆動制御を実施するものである。また、白ラスター表示でのプログラム電流の総和を S wとし、最大の d u t y比を Dm a x (通常は、 d u t y比 1 / 1が最大である）とし、最小の d u t y比を Dm i nとし、また、任意の自然画像でのプログラム電流の総和を S s とした時、 S wXDm i n ≥ S s X D m a xの関係が維持されるようにする駆動方法およびそれを実現する表示装置である。

なお、 d u t y比の最大は 1 / 1 とする。最小は d u t y比 1 / 1 6 以上（ 1 / 8など）にすることが好ましい。つまり、 d u t y比は 1 Z 1 6以上 1 / 1以下にする。なお、 1 Z 1 を必ず使用することには制約されないことは言うまでもない。好ましくは、最小の d u t y比は 1 / 1 0以上にする。 d u t y比が小さすぎると、フリツ力の発生が目立ちやすく、また、画像内容による画面の輝度変化が大きくなりすぎ、画像が見づらくなるからである。先にも説明したがプログラム電流は映像データと比例の関係にある。したがって、プログラム電流の総和とは映像データの総和と同義である。なお、 1 フレーム（ 1 フィールド）期間のプログラム電流の総和を求めるとしたが、これに限定するものではない。 1 フレーム（ 1 フィールド）において、所定間隔あるいは、所定周期などでプログラム電流を加算する画素をサンプリングしてプログラム電流（映像データ）の総和としてもよい。また、制御を行うフレーム（フィールド）の前後の総和データを用いてもよいし、推定あるいは予測による総和データをもちいて、 d u t y比制御を行っても良い。

図 8 5は本発明の駆動回路のブロック図である。以下、本発明の駆動回路について説明をする。図 8 5では、外部から Y / U V映像信号と、コンポジット（C O M P )映像信号が入力できるように構成されている。どちらに映像信号を入力するかは、スィツチ回路 8 5 1により選択される。

スィツチ回路 8 5 1 で選択された映像信号は、デコーダおよび A / D 回路によりデコードおよび A D変換され、デジタルの R G B画像データに変換される。 R G B画像データは各 8 ビットである。また、 R G B画像データはガンマ回路 8 5 4でガンマ処理される。同時に輝度（Y ) 信号が求められる。ガンマ処理により、 R G B画像データは各 1 0 ビットの画像データに変換される。

ガンマ処理後、画像データは F R C処理または誤差拡散処理が処理回路 8 5 5で行われる。 F R C処理または誤差拡散処理により R G B画像データは 6 ビットに変換される。この画像データは A I処理回路 8 5 6 で A I処理あるいはピーク電流処理が実施される。また、動画検出回路 8 5 7で動画検出が行われる。同時に、カラーマネージメント回路 8 5 8でカラーマネージメント処理が行われる。 A I処理回路 8 5 6、動画検出回路 8 5 7、カラーマネージメント回路 8 5 8の処理結果は演算回路 8 5 9に送られ、演算処理回路 8 5 9で制御演算、 d u t y比制御、基準電流制御データに変換され、変換された結果が、ソースドライバ回路（ I C) 1 4およびゲートドライバ回路 1 2に制御データとして送出される。

d u t y比制御、基準電流比制御、ピーク電流制御などは、 O S D (ォンスクリーンディスプレイ）には適用しないことが好ましい。 O S Dでは、ビデオカメラなどにおいて、メニュー画面表示などを行うものである。 O S Dにおいても、ピーク電流制御などを行うと、メニューの表示状態によって画面が暗くなったり明るくなったりし、視覚的に不具合が発生する。

この課題に対しては、図 1 8 5に図示するように、 O S Dのデータ（O S DDATA) と映像データ（動画データ）とを別のコントロール回路 8 5 6で処理をする。基本的には、 O S Dデータは輝度変調を実施しない。

なお、コントローラ回路（ I C) 7 6 0に関しても、 1チップ化することに限定するものではない。たとえば、図 2 4 8に.図示するように、ゲートドライバ回路 1 2を制御するコントローラ回路 ( I C) 7 6 0 G と、ソースドライバ回路（ I C) 1 4を制御するコントローラ回路（ I C) 7 6 0 Sに分離してもよい。分離により処理内容が明確になり、コントローラ I Cを小サイズ化することが可能である。

d u t y比制御データはグートドライバ回路 1 2 bに送られ、 d u t y比制御が実施される。一方、基準電流制御データはソースドライバ回路（ I C) 1 4に送られ、基準電流制御が実施される。ガンマ捕正され、 F R Cまたは誤差拡散処理された画像データもソースドライバ回路（ I C) 1 4に送られる。図 6 2の画像データ変換は、ガンマ回路 8 5 4のガンマ処理により行う必要がある。ガンマ回路 8 54は、多点折れガンマカーブにより階調変換を行う。 2 5 6階調の画像データは、多点折れガンマカーブにより 1 0 24階調に変換される。ガンマ回路 8 54により多点折れガンマ力ーブでガンマ変換するとしたが、これに限定するものではない。

以上の説明では d u t y比 Dで制御するとして説明したが、 d u t y 比は、所定期間（通常は 1フィールドまたは 1フレームである。つまり、一般的には任意の画素の画像データが書き換えられる周期もしくは時間である）における E L素子 1 5の点灯期間である。つまり、 d u t y比 1 /8 とは、 1フレームの 1ノ8の期間（ 1 F/8 ) の間、 E L素子 1 5が点灯していることを意味する。したがって、（1 11 セ 7比は、画素 1 6が書き変えられる周期時間を T f とし、画素の点灯期間 T a とした時、 d u t y比 =T a /T f と読み替えることができる。

なお、画素 1 6が書き変えられる周期時間を T f とし、 T f を基準とするとしたがこれに限定されるものではない。本発明の d u t y比制御駆動は、 1フレームあるいは 1フィールドで動作を完結させる必要はない。つまり、数フィールドあるいは数フレーム期間を 1周期として d u t y比制御を実施してもよい。したがって、 T f は画素を書き換える周期だけに限定されるものではなく、 1フレームあるいは 1フィールド以上であってもよい。たとえば、 1フィールドあるいは 1フレームごとに点灯期間 T .aがことなる場合は、繰り返し周期（期間）を T f とし、この期間の総点灯期間 T aを採用すればよい。つまり、数フィールドあるいは数フレーム期間の平均点灯時間を T a としてもよい。 d u t y比についても同様である。 d u t y比がフレーム（フィールド）ごとに異なる場合は、複数フレーム（ブイールド）の平均 d u t y比を算出して用いればよい。したがって、白ラスター表示でのプログラム電流の総和を S wとし、任意の自然画像でのプログラム電流の総和を S s とし、最小の点灯期間を T a s、最大の点灯期間を T a m (通常は T a m=T f であるから T a m/T f = 1 ) とした時、 S w X (T a s /T f ) ≥ S s X (T a m/T f ) の関係が維持されるようにする駆動方法おょぴそれを実現する表示装置である。

図 6 0、図 6 1、図 6 4、図 6 5に図示あるいは説明したように基準電流の制御により、プログラム電流をリエアに調整することができる。 1つあたりの単位トランジスタ 1 5 4の出力電流が変化するからである。単位トランジスタ 1 5 4の出力電流を変化させるとプログラム電流 I w も変化する。画素のコンデンサ 1 9にプログラムされる電流（実際はプログラム電流に相当する電圧である）が大きいほど、 E L素子 1 5に流れる電流も大きくなる。 E L素子 1 5に流れる電流と発光輝度はリニアに比例する。したがって、基準電流を変化することにより E L素子 1 5 の発光輝度をリユアに変化させることができる。

本発明のソースドライバ回路（ I C) 1 4は、端子 1 5 5に接続される単位トランジスタ 1 5 4の個数を制御することによりプログラム電流 I wを変化させるものであった。また、プログラム電流 I wは図 6 0、図 6 2などで説明したように、基準電流 I cを変化させることにより実現した。

しかし、本発明の基準電流制御などは限定するものではない、一定の基準となるもの（電圧、電流、設定データなど）を変化し、この変化により端子 1 5 5から出力される電流 I wを変更できるものであればいずれでもよい。ただし、基準となるものの変化により、各出力端子 1 5 5 のプログラム電流 I wが同一割合で変化させることが重要である。なお、プログラム電流 I wの変化に限定するものではない。プログラム電圧であってもよい。各端子 1 5 5のプログラム電圧が同一割合で変化させることにより、表示画面 1 4 4の輝度を調整することができるからである。また、 RG B端子で変化させることによりホワイトバランスを調整することができるからである。

図 8 6は基準電流 I cの調整回路を具備しない本発明の実施例である。端子 1 5 5には、オペアンプ 5 0 2をトランジスタ 1 5 6により、プログラム電流 I wが供給される。プログラム電流 I wはサンプリング回路 8 6 2によりオペアンプ 5 2 2に印加された電圧により決定される。

8 ビットの映像データは D/A回路 6 6 1でアナ口グデータに変換され、アナログデータは可変増幅回路 8 6 1で利得調整される。利得調整されたアナ口グデータはサンプリング回路 8 6 2において、水平走查クロックでサンプリングされ、各コンデンサ Cに保持される。なお、可変増幅回路 8 6 1の利得は 8 ビットのデータにより設定される。

可変増幅回路 8 6 1の一例としては、図 8 7の構成が例示される。図 8 7において、 V i n端子に DA回路 6 6 1のアナ口グデータが印加される。ま'た、利得は、抵抗 R Xに直列に接続されたスィッチ S Xにより設定される。スィッチ S Xは 8 ビットに利得設定データにより制御される。なお、利得設定データは 1 フレームあるいは 1フィールド単位で変化させることが可能である。

以上の構成から、図 8 7の利得データの制御により、制御データの大きさに比例（相関）して端子 1 5 5からの出力電流を変化させることができる。 .

つまり、いずれかのスィツチ S Xが閉じることにより利得が設定される。このスィッチ S Xの制御が、図 6 4のスィッチ回路 6 4 2、図 5 0 の電子ボリゥム 5 0 1に該当する。つまり、スィッチ S xの制御によりプログラム電流 I wを変化あるいは調整することができる。したがって、図 8 6において、アナログデータが Cにサンプルホールドされ、サンプルホールドされた電圧により、プログラム電流 I wがソース信号線 1 8に印加される。このプログラム電流 I wは、可変増幅器 8 6 1 の利得データにより変化（制御）される。

図 8 6の構成のおいても、利得設定データにより、表示画面 1 4 4の輝度を一斉に調整（可変）することができる。したがって、本発明の n 倍パルス駆動、 d u t y比駆動などを実現することができる。なお、図 8 6などの構成では、単位トランジスタ 1 5 4は形成されていない構成である。つまり、本発明は、電子ボリゥムなどにより基準電流を調整することができ、この基準電流の調整のより I C 1 4の全出力端子 1 5 5 から出力される電流が比例的に変化させることができる構成に特徴がある。また、後に説明するが基準電流は映像データから求める。つまり、映像データなどからフィードパックをかけ、出力端子 1 5 5からの電流の大きさを変化させる構成あるいは方法である。

なお、実施例では端子から出力される信号は電流としているが、電圧であってもよい。電圧信号により E L素子 1 5に流れる電流を制御することができるからである（結局、映像データから力ソード（アノード）端子に流れる電流を制御できる）。つまり、映像データにより基準電流の大きさあるいは変化量を求め、この基準電流の調整のより I C 1 4の全出力端子 1 5 5から出力される電圧が比例的に変化させることができる構成に特徴がある。

可変増幅器 8 6 1 を各 R G Bで設けることにより、ホワイトバランス調整、カラーマネージメント制御を実現できる（図 1 4 5から図 1 5 3 を参照のこと）。つまり、本発明の表示パネルあるいは装置において、図 8 6の構成のソースドライバ回路（ I C ) 1 4を用いても、本発明の駆動方式、構成を実現することができる。本発明は、図 6 0などで説明した基準電流制御方式と、図 5 4 ( a )

( b ) ( c ) などで説明した d u t y比制御方式のうち、少なくとも一方の方式を用いて画面の明るさなどの制御を行うものである。好ましくは、基準電流制御方式と d u t y比制御方式を組み合わせて実施することが好ましい。 - さらに、本発明の駆動方式について説明をする。本発明の駆動方法は、 E L表示パネルに消費される消費電流の上限にリミットすることが 1つの目的である。 E L表示パネルは E L素子 1 5に流れる電流を輝度が比例関係にある。したがって、 E L素子 1 5に流れる電流を増大させれば、 E L表示パネルの輝度もどんどん明るくすることができる。輝度に比例して消費される電流（=消費電力）も増大する。

携帯装置などのモパイル機器に用いる場合は、電池などの容量に制限がある。また、電源回路も消費される電流が大きくなると規模が大きくなる。したがって、消費する電流にはリミットを設ける必要がある。このリミットを設けること（ピーク電流抑制）が本発明の 1つの目的である。

画像がコントラストを大きくすることにより、表示が良好になる。めりはりのあるように画像（ダイナックレンジが広い、コントラスト比が高い、階調表現力が大きいなど）変換して画像を表示することにより表示が良好になる。以上のように画像表示を良好にするこが本発明の 2 つめの目的である。以上の目的を実現する本発明を A I駆動と呼ぶことにする。

説明を容易にするために、本発明の I Cチップ 1 4は 6 4階調表示であるとする。 A I駆動を実現するためには、階調表現範囲を拡大することが望ましい。説明を容易にするために、本発明のソースドライバ回路

( I C ) 1 4は 6 4階調表示とし、画像データは 2 5 6階調とする。この画像データを E L表示装置のガンマ特性に適合するように、ガンマ変換を行う。ガンマ変換は入力 2 5 6階調を 1 0 2 4階調に拡大することによって実施する。ガンマ変換された画像データは、ソースドライバ I C 1 4の 6 4階調に適合するように、誤差拡散処理あるいはフレームレートコントロール（F R C ) 処理が行われ、ソースドライバ I C 1 4に印加される。

1画面の画像データが全体的に大きいときは画像データの総和は大きくなる。たとえば、白ラスターは 6 4階調表示の場合は画像データとしては 6 3であるから、表示画面 1 4 4の画素数 X 6 3が画像データの総和である。 1 / 1 0 0の白ウィンドウ表示で、白表示部が最大輝度の白表示では、表示画面 1 4 4の画素数 X ( 1 / 1 0 0 ) X 6 3が画像データの総和である。

本発明では画像データの総和あるいは画面の消費電流量を予測できる値を求め、この総和あるいは値により、 d u t y比制御あるいは基準電流制御を行う。

なお、画像データの総和を求めるとしたが、これに限定するものではない。たとえば、画像データの 1 フレームの平均レベルを求めてこれを用いてもよい。アナログ信号であれば、アナログ画像信号をコンデンサによりフィルタリングすることにより平均レベルを得ることができる。アナログの映像信号に対しフィルタを介して直流レベルを抽出し、この直流レベルを A D変換して画像データの総和としてもよい。この場合は、画像データは A P L レべノレとも言うことができる。

3 0フレームから 3 0 0フレーム期間の画像データの総和あるいは総和を推定できるデータを求め、このデータの大きさに基づいて、 d u t y比制御を行うこと好ましい。総和データは画像変化に応じてゆつくりと変化する。総和データを求めるフレーム期間が長いほど画像の明るさ変化はゆつくりとなる。

表示画面 1 44を構成する画像のすべてのデータを加算する必要はなく、表示画面 1 44の 1 ZW (Wは 1 より大きい値）をピックアップして抽出し、ピックアップしたデータの総和を求めてもよい。たとえば、 1画素とばしで映像データをサンプリングし、サンプリングされた映像データから総和を求めるなどの方法が例示される。また、 1画素行ごとに 1または複数の画素の映像データをサンプリングし、サンプリングされた映像データから総和を求める方法が例示される。

説明を容易にするため、以上の場合も画像データの総和を求めるとして説明をする。画像データの総和は、画像の A P Lレベルをもとめる事に一致する場合が多い。また、画像データの総和とは、デジタル的に加算する手段もあるが、以上のデジタルおよびアナ口グによる画像データの総和を求める方法を、以後、説明を容易にするため AP Lレベルと呼ぶ。

白ラスターの時に AP Lレベルは画像が R G B各 6ビットであるから 6 3 ( 6 3階調目であるからデータの表現としては 6 3で示されている） X画素数（Q C I Fパネルの場合は 1 7 6 XRGB X 2 2 0 ) となる。したがって、 AP Lレベルは最大となる。ただし、 RGBの E L素子 1 5で消費する電流は異なるから、 RGBで分離して画像データを算出することが好ましい。

この課題に対して、図 8 8に図示する演算回路を使用する。図 8 8において、 8 8 1、 8 8 2乗算器である。 8 8 1は発光輝度を重み付けする乗算器である。 R、 G、 Bでは視感度が異なる。 NT S Cでの視感度は、 R : G : B = 3 ： 6 ： 1である。したがって、 Rの乗算器 8 8 1 R では、 R画像データ（R d a t a ) に対して 3倍の乗算を行う。また、 Gの乗算器 8 8 1 Gでは、 G画像データ（G d a t a ) に対して 6倍の乗算を行う。また、 Bの乗算器 8 8 1 Bでは、 B画像データ（B d a t a ) に対して 1倍の乗算を行う。ただし、この記述は概念的である。 E L素子は R G Bで効率が異なつているからである。

E L素子 1 5は RGBで発光効率が異なる。通常、 Bの発光効率が最も悪い。次に Gが悪い。 Rが最も発光効率が良好である。そこで、乗算器 8 8 2で発光効率の重み付けを行う。 Rの乗算器 8 8 2 Rでは、 R画像データ（R d a t a ) に対して Rの発光効率の乗算を行う。また、 G の乗算器 8 8 2 Gでは、 G画像データ（G d a t a ) に対して Gの発光効率の乗算を行う。また、 Bの乗算器 8 8 2 Bでは、 B画像データ（B d a t a ) に対して Bの発光効率の乗算を行う。

乗算器 8 8 1および 8 8 2の結果は、加算器 8 8 3で加算され、総和回路 8 8 4に蓄積される。この総和回路 8 8 4の結果にもとづき、 d u t y比制御、基準電流制御を実施する。

以上の実施例では、映像データに、 E L素子 1 5などの効率を考慮し、所定値を乗算することによりデータを求める。本発明は、映像データから表示パネルのァノードまたはカソード端子に流れる電流を求めるものである。

通常、 RGBの E L素子 1 5は、 E L材料ごとに発光効率が既知であり、電流と輝度の関係がわかっている。また、 E L表示パネルは生産する時の目標色温度が決定されている。したがって、 E L表示パネルの表示サイズと目標輝度が決定されれば、目標色温度にするための、 E L表示パネルに流す R G B電流の比率と大きさがわかる。このことから、 E L表示パネルのァノード端子あるいは力ソード端子に流す電流を所定値にすることにより、目標とする輝度と色温度を得ることができる。

ァノード端子あるいはカソード端子に流れる電流は映像データの総和に比例する。以上のことから、映像データの総和からアノード電流（力ソード電流）を求めることができる。アノード電流とは表示領域に接続されたァノード端子に流れ込む電流である。カソード電流とは表示領域に接続された力ソード端子から流れ出す電流である。ァノード電圧または力ソード電圧は固定値であるから、映像データから E L表示パネルの消費電力を制御することができる。

つまり、映像データ（の総和）の大きさあるいは大きさの変化をリアルタイムでモニタ（演算）することにより、 E L表示パネルが必要とする力ソード（アノード）電流を得ることができる。この電流の大きさをどの大きさに抑制すべきであるかがわかっていれば、基準電流制御、 d u t y比制御により電流の大きさを制御することができる。

もちろん、アノード電流あるいは力ソード電流の大きさを A D (アナログデジタル）変換することにより、変換されたデジタルデータから基準電流制御、 d u t y比制御により電流の大きさを制御することができる。また、アナログデータを直接用いてオペアンプなどにより増幅率のフィードバック制御を実施することにより、基準電流制御、 d u t y比制御により電流の大きさを制御することができる。つまり、制御方式としてはデジタル、アナログ方式を問わない。

以上のように、本発明は、映像データ（もしくはこれに比例するデータ）の大きさ（もしくは推定できるデータ）から、 E L表示パネルで消費する電力（電流）を算出あるいは制御し、 d u t y比制御、基準電流制御を実施するものである。

映像データ（もしくはこれに比例するデータ）の大きさ（もしくは推定できるデータ）から、 E L表示パネルで消費する電力（電流）の算出は、 1 フレーム（ 1フィールド）ごとに実施することに限定されるものではなく、複数フレーム（フィールド）ごとに行ってもよく、また、 1 フレーム（ 1 フィールド）で複数回行っても良いことは言うまでもない。また、基準電流制御、 d u t y比制御はリアルタイムで実施することに限定されるものではなく、遅延させたり、ヒステリシスで実施したり、飛ばし飛ばしで実施してもよいことは言うまでもない。

基準電流制御、 d u t y比制御により E L表示パネルのァノ一ド電流または力ソード電流の大きさを制御するとしたが、これに限定するものではなく、ァノード電圧またはカソード電圧を制御することによっても、 E L表示パネルの消費電力を制御することとができることは言うまでもない。

図 8 8のように制御すると、輝度信号（Y信号）に対する d u t y比制御、基準電流制御を実施することができる。しかし、輝度信号（Y信号）を求めて、 d u t y比制御などを行うと課題が発生する場合がある。たとえば、ブルーバック表示である。ブルーパック表示では E L表示パネルで消費する電流は比較的大きい。しかし、表示輝度は低い。ブルー

( B ) の視感度が低いためである。そのため、輝度信号（Y信号）の総和（A P L レベル）は小さく算出されるため、 d u t y比制御が高 d u t y比になる。したがって、フリツ力の発生などが生じる。

この課題に対しては、乗算器 8 8 1をスルーにして用いるとよい。消費電流に対する総和（A P L レベル）が求められるからである。輝度信号（Y信号）による総和（A P L レベル）と消費電流による総和（A P L レベル）は、両方を求めて加味して総合 A P L レベルを求めることが望ましい。総合 A P L レベルにより d u t y比制御、基準電流制御またプリチャージ制御などを実施する。

黒ラスターは 6 4階調表示の場合は 0階調目であるから、 A P L レべルは 0で最小値となる。電流駆動方式では、消費電力（消費電流）は画像データに比例する。なお、画像データは、表示画面 1 4 4を構成するデータの全ビットをカウントする必要はなく、たとえば、画像が 6ビットで表現される場合、上位ビット（MS B)のみをカウントしてもよい。この場合は、階調数が 3 2以上で、 1カウントされる。したがって、表示画面 1 4 4を構成する画像データにより AP Lレベルは変化する。つまり、映像データの総和とは、完全な総和ではなく、総和を推定できる方式であればいずれでもよい。

アナログ的な概念から映像データの総和あるいは総和に類似する指標として A P Lレベルという語を用いる。しかし、後半では、点灯率という語を用いて本発明の駆動方式の説明を行う。なお、点灯率は後に説明をする。 '

理解を容易にするため、具体的に数値を例示して説明する。ただし、これは仮想的であり、実際には実験、画像評価により制御データ、制御方法を決定する必要がある。

E L表示パネルで最大に流せる電流を 1 0 0 (mA) とする。白ラスター表示ととき、総和（A P Lレベル）は 2 0 0 (単位なし）になるとする。この A P Lレベルが 2 0 0の時、そのままパネルに印加すると E L表示パネルに 2 0 0 (mA) が流れるとする。なお、 AP Lレベルが 0の時、 E L表示パネルに流れる電流は 0 (mA) である。また、 AP Lレベル力 S 1 0 0の時、 d u t y比は 1 Z 2で駆動するものとする。したがって、 AP Lが 1 0 0以上の場合は、制限である 1 0 0 (mA) 以下となるようにする必要がある。最も簡単には、 AP Lレベルが 2 0 0の時、 d u t y比を（ 1 / 2 ) X ( 1 / 2 ) = 1 / 4にし、 AP Lレベルが 1 0 0の時、 d u t y比を 1 / 2とする。 AP Lレベルが 1 0 0 以上 2 0 0以下の時は、 d u t y比が 1 /4〜 1 / 2の間をとるように制御する。 d u t y比 1 /4〜 1 / 2は、 E L選択側のゲートドライバ回路 1 2 bが、同時に選択するグート信号線 1 Ί bの本数を制御することにより実現できる。ただし、 A P Lレベルのみを考慮し、 d u t y比制御を実施すれば、画像に応じて表示画面 1 44の平均輝度（AP L) に応じで表示画面 1 44の輝度が変化し、フリツ力が発生する。この課題に対して、もとめる A P Lレベルは、少なくとも 2フレーム、このましくは、 1 0フレームさらに好ましくは 6 0フレーム以上の期間保持し、この期間で演算して、 AP Lレベルにより d u t y比制御による d u t y比を算出する。また、表示画面 1 44の最大輝度（MAX)、最小輝度（M I N：)、輝度の分布状態（S GM) などの画像の特徴抽出を行って d u t y比制御を行うことが好ましい。以上の事項は、基準電流制御にも適用されることは言うまでもない。

画像の特徴抽出により、黒伸張、白伸張を実施することも重要である。これは、最大輝度（MAX)、最小輝度（M I N)、輝度の分布状態（S GM) シーンの変化状態を考慮して行うとよい。つまり、総和（A P L レベルあるいは点灯率) は、映像データの加算だけでなく、画像表示の分布状態などを考慮して補正などを行うことが好ましい。回路構成としては、図 8 8の加算器 8 8 3 cの補正回路（図示せず）の補正量を加算する構成などが例示される。

ガンマ回路 8 5 4により多点折れガンマカープでガンマ変換するとしたが、これに限定するものではない。図 8 9に図示するように、一点折れガンマカープでガンマ変換してもよい。一点折れガンマカープを構成するハード規模が小さいため、コントロール I Cを低コスト化できる。図 8 9において、 aは 3 2階調目での折れ線ガンマ変換である。 bは 6 4階調目での折れ線ガンマ変換である。 cは 9 6階調目での折れ線ガンマ変換である。 dは 1 2 8階調目での折れ線ガンマ変換である。画像データが高階調に集中している場合は、高階調での階調数を多くするため、図 8 9の dのガンマカープを選択する。画像データが低階調に集中している場合は、低階調での階調数を多くするため、図 8 9の aのガンマカーブを選択する。画像データの分布が分散している場合は、図 8 9 の b、 cなどのガンマカープを選択する。なお、以上の実施例では、ガンマカープを選択するとしたが、実際には、ガンマカープは演算により発生させるので選択するのではない。 .

ガンマカープの選択は、 AP Lレベル、最大輝度（MAX)、最小輝度 (M I N)、輝度の分布状態（ S GM) を加味して行う。また、 d u t y 比制御、基準電流制御も加味して行う。

図 9 0は多点折れガンマカーブの実施例である。画像データが高階調に集中している場合は、高階調での階調数を多くするため、図 8 9の nのガンマカーブを選択する。画像データが低階調に集中している場合は、低階調での階調数を多くするため、図 8 9の aのガンマカーブを選択する。画像データの分布が分散している場合は、図 8 9の bから n— 1のガンマカーブを選択する。ガンマカーブの選択は、 AP Lレべノレ、最大輝度（MAX)、最小輝度（M I N)、輝度の分布状態（ S GM)、シーン変化割合、シーン変化量、シーン内容を加味して行う。また、 d u t y比制御、基準電流制御も加味して行う。

表示パネル（表示装置）が使用する環境に合わせて選択するガンマ力ープを変化することも有効である。特に E L表示パネルでは、屋内では良好な画像表示を実現できるが、屋外では低階調部は見えない。 E L表示パネルは自発光のためである。そこで、図 9 1に図示するように、ガンマカーブを変化させてもよい。ガンマカープ aは屋内用のガンマカーブである。ガンマカープ bは屋外用のガンマカーブである。ガンマカーブ a と b との切り替えは、ユーザーがスィツチを操作することにより切り替えるようにする。また、外光の明るさをホトセンサで検出し、自動的に切り替えるようにしてもよい。なお、ガンマカーブを切り替えるとしたが、これに限定するものではない。計算によりガンマカーブを発生させてもよいことは言うまでもない。屋外の場合は、外光が明るいため、低階調表示部は見えない。したがって、低階調部をつぶすガンマカーブ bを選択することが有効である。屋外では、図 9 2のようにガンマカープを発生させることも有効である。ガンマカーブ aは 1 2 8階調目までは出力階調は 0にする。 1 2 8 階調からガンマ変換を行う。以上のように、低階調部は全く表示しないようにガンマ変換することにより消費電力を削減できる。また、図 9 2 のガンマカープ bのようにガンマ変換を行っても良い。図 9 2のガンマカーブは 1 2 8階調目までは出力階調を 0にする。 1 2 8以上は出力階調を 5 1 2以上とする。図 9 2のガンマカーブ bでは高階調部を表示し、出力階調数も少なくすることにより屋外でも画像表示を見えやすくする効果がある。

本発明の駆動方式では、 d u t y比制御と基準電流制御により画像輝度を制御し、また、ダイナミックレンジを拡大する。また、高コントラスト表示を実現する。

液晶表示パネルでは、白表示おょぴ黒表示はパックライトからの透過率で決定される。本発明の d u t y比駆動のように表示画面 1 4 4に非表示領域 1 9 2を発生させても、黒表示における透過率は一定である。逆に非表示領域 1 9 2を発生させることにより、 1フレーム期間における白表示輝度が低下するから表示コントラストは低下する。

E L表示パネルは、黒表示において E L素子 1 5に流れる電流が 0の状態（電流が流れないあるいは微小）である。したがつで、本発明の d u t y比駆動のように表示画面 1 4 4に非表示領域 1 9 2を発生させても、黒表示の輝度は 0である。非表示領域 1 9 2の面積を大きくすると白表示輝度は低下する。しかし、黒表示の輝度が 0であるから、コントラストは無限大である。したがって、 d u t y比駆動は、 E L表示パネルに最適な駆動方法である。以上のことは、基準電流制御においても同様である。基準電流の大きさを変化させても、黒表示の輝度は 0である。基準電流を大きくすると白表示輝度は増加する。したがって、基準電流制御においても良好な画像表示を実現できる。

d u t y比制御は、全階調範囲で階調数が保持され、また、全階調範囲でホワイトパランスが維持される。また、 d u t y比制御により表示画面 1 44の輝度変化は 1 0倍近く変化させることができる。また、変化は d u t y比に線形の関係になるから制御も容易である。しかし、 d u t y比制御は、 N倍パルス駆動であるから、 E L素子 1 5に流れる電流の大きさが大きく、また、表示画面 1 44の輝度にかかわらず、常時 E L素子に流れる電流の大きさが大きくなり、 E L素子 1 5が劣化しやすいという課題がある。

基準電流制御は、画面輝度 1 44を高くするときに、基準電流量を大きくするものである。したがって、表示画面 1 44が高いときにしか、 E L素子 1 5に流れる電流は大きくならない。そのため、 E L素子 1 5 が劣化しにくい。課題は、基準電流を変化させた時のホワイトバランス維持が困難である傾向が強い。

本発明では、基準電流制御と d u t y比制御の両方を用いる。ただし、一方を固定し、他方を可変する制御もあることは言うまでもない。表示画面 1 44が白ラスター表示に近い時には、基準電流は一定値に固定し、 d u t y比のみを制御して表示輝度などを変化させる。表示画面 1 44 に黒ラスター表示に近い時は、 d u t y比は一定値に固定し、基準電流のみを制御させて表示輝度などを変化させる。もちろん、 d u t y比を小さくするとともに、基準電流を増大させ、表示輝度を一定に維持したまま、プログラム電流 I wを増加させてもよい。一例として、 d u t y比制御は、点灯率が 1 / 1 0以上 1 1の範囲で実施する。 d u t y比 1 / 1で、白ラスター表示であれば、点灯率 1 0 0 %である（最大の白ラスター表示時）。黒ラスターであれば、点灯率 0 %である（完全黒ラスター表示時）。

点灯率とは、パネルのァノ一ドまたは力ソードに流れる最大電流に対する割合でもある（ただし、 d u t y比は 1 / 1 とする）。たとえば、力ソードに流れる最大電流を 1 0 0 m Aとすれば、 d u t y比 1 / 1において、 3 0 m Aの電流が流れていれば z s x d dは 3 0 / 1 0 0 = 3 0 % (0. 3 ) である。図 1などの画素構成の場合は、アノードにはプ口グラム電流が加算されているので、点灯率の計算には考慮する必要がある。力ソードは E L素子で消費される電流のみである。したがって、 E L表示パネルの全 E L素子 1 5で消費される電流は、力ソード端子を流れる電流を測定する方が好ましい。

また、力ソードに流れる最大電流を 1 0 0 m Aとし、この時、映像データの総和の最大値とすれば、点灯率とは S UM制御もしくは A P L制御とは同義である。点灯率 5 0 %と表現すれば、力ソード（アノード）に流れる電流が最大の 5 0 %と意味し、点灯率 2 0 %と表現すれば、力ソードに流れる電流が最大の 2 0 %と意味するとい.うように大きさが理解しやすいので今後は主として点灯率の用語を用いる。ただし、カソード（アノード）端子に流れる電流の最大値は、設計上、端子に流れる最大電流であ .り、相対的な大きさである。たとえば、設計値が小さければ最大値は小さい。

点灯率は、パネルのァノードまたはカソードに流れる最大電流に対する割合であるとしたが、パネルの全 E L素子に流れる最大電流の割合とも言い換えることができることは言うまでもない。

本明細書では、点灯率と断り無く記載する時は、 d u t y比 1ノ 1 としている。もし、 d u t y比 1 / 3で、 20 m Aの電流が流れていれば、点灯率は（ 2 0 mAX 3) / 1 0 0 mA= 6 0 % (0. 6) である。つまり、点灯率が 1 0 0 %でも、 d u t y比が 1 / 2であれば、アノード

(カソ一ド）端子に流れる電流は最大値の 1 Z 2である。点灯率 5 0 %、アノード電流が 2 0 m A、 d u t y比 1 / 1であれば、（111 セ比 1 / 2になれば、ァノード電流は 1 0 mAとなる。ァノード電流が 1 0 0 m A、点灯率 4 0 %、 d u t y比 1 / 1であれば、ァノード電流が 2 0 0 mAに変化したとすると、点灯率は 8 0 %に変化したこを意味する。以上のように、点灯率は、 1画面を構成する映像データの大きさに対する割合、 E L表示パネルの消費電流（電力）あるいはその割合を示している。

以上の事項は、図 1の画素構成の E L表示パネルあるいは E L表示装置だけではなく、図 2、図 7、図 1 1、図 1 2、図 1 3、図 2 8、図 3 1などの他の画素構成の E L表示パネルあるいは E L表示装置にも適用できることは言うまでもない。

点灯率のよる基準電流制御、 d u t y比制御は E L表示パネルだけに適用されるものではなく、自己発光表示パネルであれば適用できることは言うまでもない。たとえば、 F ED表示パネルが例示される。

一例として点灯率（点灯率）は、映像データの和から求める。つまり、映像データから算出する。入力映像信号が Y、 U、 Vの場合は、 Y (輝度）信号から求めても良い。しかし、 E L表示パネルの場合は、 R、 G、 Bで発光効率が異なるため、 Y信号から求めた値が消費電力にならなレ、。したがって、 Y、 U、 V信号の場合も、一度 R、 G、 B信号に変換し、 R、 G、 Bに応じて電流に換算する係数をかけて、消費電流（消費電力）を求めることが好ましい。しかし、簡易的に Y信号から消費電流を求めることは回路処理が容易になることも考慮してもよい。点灯率は、パネルに流れる電流で換算されているものであるとする。なぜなら、 E L表示パネルでは Bの発光効率が悪いため、海の表示などが表示されると、消費電力が一気に増加するからである。したがって、最大値は、電源容量の最大値である。また、データ和とは単純な映像データの加算値ではなく、映像データを消費電流に換算したものとしている。したがって、点灯率も最大電流に対する各画像の使用電流から求められたものである。

ここでは説明を容易にするため、 d u t y比の最大は d u t y比 1 / 1 とする。基準電流は、 1倍から 3倍に変化させるとする。また、データ和は表示画面 1 4 4のデータの総和を意味し、（データ和の）最大値は、最大輝度での白ラスター表示での画像データの総和であるとする。なお、 d u t y比 1 / 1まで使用する必要がないことは言うまでもない。 d u t y比 1ノ 1は最大値として記載している。本発明の駆動方法では、最大の d u t y比を 2 1 0 / 2 2 0などと設定してもよいことは言うまでもない。

d u t y比 = 1 / 1の場合、点灯率 0 %にする意味は、 N倍パルス駆動を実施していないことになる。なぜなら、 1 / 1が最大輝度表示であり、 N倍パルス駆動により、プログラム電流の書込み改善を実施していないからである。点灯率 1 0 0 %になるつれ、 d u t y比を 1 /nとし、 nを大きくすることは、プログラム電流の書込み改善に何ら寄与しない。ただ、パネルの消費電力を低減するために実施しているだけである。このことは、 N倍パルス駆動には d u t y比 1ノ 1を実施することが含まれないから容易に理解できる。本発明は、点灯率が低い（ d u t y比が 1 Z 1に近づく）時に、基準電流を 1以上にし、画面を高輝度化する。この動作からも N倍パルス駆動の実施には該当しない。

d u t y比の最大は d u t y比 l Z l とし、最小は d u t y比 1 / 1 6以内にすることが好ましい。さらに好ましくは、 d u t y比 1 / 1 0 以内にするとよい。フリツ力の発生を抑制できるからである。基準電流の変化範囲は、 4倍以内にすることが好ましい。さらに好ましくは 2. 5倍以内にする。基準電流の倍数を大きくしすぎると、基準電流発生回路の線形性がなくなり、ホワイトバランスずれが発生するからである。点灯率 1 %とは、一例として lZl 0 0の白ウィンドウ表示である（d u t y 1 / 1 )。自然画像では、画像表示する画素のデータ和が、白ラスター表示の 1 Z 1 0 0に換算できる状態を意味する。したがって、 1 0 0画素あたりの 1点の白輝点表示も点灯率が 1 %である。

以下の説明では最大値とは白ラスターの画像データの加算値としたが、これは説明を容易にするためである。最大値は画像データの加算処理あるいは AP L処理などで発生する最大値である。したがって、点灯率とは、処理を行う画面の画像データの最大値に対する割合である。

データ和は消費電流で算定するか、輝度で算定するかはどちらでもよい。ここでは説明を容易にするため、輝度（画像データ）の加算であるとして説明をする。一般的に輝度（画像データ）の加算の方式が処理は容易であり、コントローラ I Cのハード規模も小さくできる。また、 d u t y比制御によるフリッ力の発生もなく、ダイナミックレンジを広く取れることから好ましい。

ここで、主として図 9 3 ~ 1 1 6を参照しながら、画素がマトリクス状に形成された E L表示装置の駆動方法であって、 E L表示装置に印加される映像信号の大きさなどから点灯率などを求め、点灯率などに対応して流れる電流を制御する、 E L表示装置の駆動方法について説明する。図 9 3は本発明の基準電流制御と d u t y比制御を実施した例である。図 9 3では点灯率が 1 / 1 0 0以下では基準電流の倍率を 3倍まで変化させている。点灯率 1 %以上で d u t y比を 1ノ 1から 1ノ 8まで変化させている。また、点灯率 1 %以下で基準電流を 1から 3倍まで変化させている。したがって、点灯率の値により、 d u t y比制御で 8倍、基準電流制御で 3倍であるから、 8 X 3 = 2 4倍の変化が実施されている。基準電流制御および d u t y比制御はともに画面輝度を変化させるから、 2 4倍のダイナミックレンジが実現されていることになる。 .

図 9 3において、点灯率が 1 0 0 °/₀では d u t y比が 1 / 8である。したがって、表示輝度は最大値の 1 / 8になっている。点灯率が 1 0 0 % であるから、白ラスター表示である。つまり、白ラスター表示では表示輝度が最大の 1 / 8に低下している。表示画面 1 4 4の 1 / 8が表示（点灯）領域 1 9 3であり、非表示領域 1 9 2が 7 / 8を占めている。点灯率が 1 0 0 %に近い画像は、ほとんどの画素 1 6が高階調表示である。ヒストグラムで表現すれば、ヒストグラムの高階調領域に大多数のデータが分布している。この画像表示では、画像が白つぶれ状態でありメリハリ感がない。そのため、図 9 0などのガンマカーブの nまたは nに近いものが選択される。つまり、点灯率の値によりガンマカーブをダイナミックに変化させる。

点灯率が 1 %では、 d u t y比は 1 / 1である。表示画面 1 4 4の全体が表示領域 1 9 3である。したがって、 d u t y比制御による画面輝度制御は実施されていない。 E L素子 1 5の発光輝度がそのまま表示画面 1 4 4の表示輝度となる。画像表示はほとんどが黒表示であり、一部に画像が表されている状態である。イメージで表現すれば、点灯率が 1 %画像表示とは、真っ暗な夜空に星がでている画像である。この画像で d u t y比を 1 / 1にするということは、星の部分は、点灯率 1 0 0 % の白ラスターの輝度の 8倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは 1 Z 1 0 0の領域であるから、 1 Z 1 0 0の領域の輝度を 8倍にしたとしても消費電力の増加はわずかである。点灯率が 1 %以下で ίま基準電流を增加させる。たとえば、点灯率 0. 1 %では基準電流比は 2である。したがって、点灯率 1 %の時に比較して 2倍の輝度で表示される。つまり、星の部分は、点灯率 1 0 0 %の白ラスターの輝度の 8 X 2倍の輝度で表示されることになる。 .

以上のように、低点灯率で基準電流を増加させることにより、表示画素の輝度を増大できる。この処理により画像につや感がでて、奥行きに深い画像表示を実現できる。

点灯率が 1 %に近い画像で、ほとんどの画素 1 6が低階調表示の場合は、ヒストグラムで表現すれば、ヒストグラムの低階調領域に大多数のデータが分布している。この画像表示では、画像が黒つぶれ状態でありメリハリ感がない。そのため、図 9 0などのガンマカーブの bまたは b に近いものが選択される。

以上のように本発明の駆動方法は、 d u t y比が大きくなるにしたがつて、ガンマの X乗数を大きくする駆動方法である。 d u t y比が小さくなるにしたがって、ガンマの X乗数を小さくする駆動方法である。図 9 3では点灯率が 1 %以下では基準電流の倍率を 3倍まで変化させている。点灯率が 1 %以下では d u t y比が 1 Z 1 として、 d u t y比により画面輝度を高くしている。点灯率が 1 %よりも小さくなるにしたがって、基準電流の倍率を大きくしている。したがって、発光している画素 1 6はより高輝度で発光する。たとえば、点灯率が 0. 1 %とは、イメージで表現すれば、真っ暗な夜空に星がでている画像である。この画像で d u t y比を 1ノ 1にするということは、星の部分は、白ラスタ一の輝度の 8 X 2 = 1 6倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは 0. 1 %の領域であるから、 0. 1 %の領域の輝度を 1 6倍にしたとしても消費電力の増加はわずかである。

基準電流の制御はホワイトバランスを維持することが難しいという点である。しかし、真っ暗な夜空に'星がでている画像ではホワイトパランスがずれていても視覚的にはホワイトバランスずれは認識されない。以上のことから、点灯率が非常に小さい範囲で、基準電流制御を行う本発明は適切な駆動方法である。

図 9 3では、基準電流の変化おょぴ d u t y比制御の変化は直線的に図示している。しかし、本発明はこれに限定されるものではない。基準電流の倍率制御、 d u t y比制御を曲線的にしてもよい。図 9 4では、横軸の点灯率が対数であるから、基準電流制御および d u t y比制御の線が曲線になるのは自然である。点灯率と基準電流倍率の関係、点灯率と d u t y比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。

図 9 3、図 9 4は、 R G Bの d u t y比制御、基準電流制御を同一にした実施例である。本発明は、これに限定するものではない。図 9 5に図示するように、 R G Bで基準電流倍率の傾きを変化させてもよい。図 9 5では、青（B ) の基準電流倍率の変化の傾きを最も大きくし、緑（G ) の基準電流倍率の変化の傾きを次に大きくし、赤（R ) の基準電流倍率の変化の傾きを最も小さくしている。基準電流を大きくすると、 E L素子 1 5に流れる電流も大きくなる。 E L素子は R G Bで発光効率が異なる。また、 E L素子 1 5に流れる電流が大きくなると印加電流に対する発光効率が悪くなる。特に、 Bではその傾向が顕著である。そのため、 R G Bで基準電流量を調整しないとホワイトパランスが取れなくなる。したがって、図 9 5のように、基準電流倍率を大きくした時（各 R G B の Έ L素子 1 5に流す電流が大きい領域）では、ホワイトパランスを維持できるように R G Bの基準電流倍率を異ならせることが有効である。点灯率と基準電流倍率の関係、点灯率と d u t y比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。

図 9 5は基準電流倍率を R G Bで異ならせた実施例であった。図 9 6 は d u t y比制御も異ならせている。点灯率を 1 %以上で B と Gの傾きを同一にし、 Rの傾きを小さくしている。また、 Gと Rは 1 %以下で d u t y比 1 / 1であるが、 Bは 1 %以下で d u t y比 1ノ 2 としている。また、図 9 6は基準電流も異ならせている。点灯率を 1 %以下で Bの傾きを最も大きくし、 Rの傾きを最も小さくしている。以上のように駆動

(制御）すれば、 R G Bのホワイトバランス調整を最適にすることができる。点灯率と基準電流倍率の関係、点灯率と d u t y比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。

図 9 3から図 9 6は、一例として点灯率 1 %を境に基準電流倍率と d u t y比を変化させる方法であった。点灯率を一定の値を境として、基準電流倍率と d u t y比を変化させ、基準電流倍率が変化させる領域と d u t y比を変化させる領域を重ならないようにしている。このように構成することによりホワイトバランスの維持が容易である。つまり、点灯率が 1 %以上で d u t y比を変化させ、点灯率が 1 %以下で基準電流を変化させている。基準電流倍率が変化させる領域と d u t y比を変化させる領域を重ならないようにしている。この方法は、本発明の特徴ある方法である。

点灯率が 1 %以上で d u t y比を変化させ、点灯率が 1 %以下で基準電流を変化させたとしたが、逆の関係でもよい。たとえば、点灯率が 1 % 以下で d u t y比を変化させ、点灯率が 1 %以上で基準電流を変化させてもよい。また、点灯率が 1 %以上で d u t y比を変化させ、点灯率が 1 %以下で基準電流を変化させ、点灯率が 1 %以上 1 0 %以下では、基準電流倍率および d u t y比を一定値としてもよい。

場合によっては、本発明は以上の方法に限定されない。図 9 7に図示するように点灯率が 1 %以上で d u t y比を変化させ、点灯率が 1 0 % 以下で Bの基準電流を変化させてもよい。 Bの基準電流変化と R G Bの d u t y比とを変化をオーバーラップさせている。

早いスピードで明るい画面と暗い画面とは交互に繰り返す時、変化に応じて d u t y比を変化させるとのフリッ力が発生する。したがって、ある d u t y比から他の d u t y比に変化する時は、ヒステリシス（時間遅延）を設けて変化させることが好ましい。たとえば、ヒステリシス期間を 1 s e c とすると、 1 s e c期間内に、画面輝度が明るい喑いが複数回繰り返しても、以前の d u t y比が維持される。つまり、 d u t y比は変化しない。このヒステリシス（時間遅延）時間を W a i t時間と呼ぶ。また、変化前の d u t y比を変化前 d u t y比と呼び、変化後の d u t y比を変化後 d u t y比と呼ぶ。

変化前 d u t y比が小さい状態から、他の d u t y比に変化する時は、変化によるフリッ力の発生が起こりやすい。変化前 d u t y比が小さい状態は、表示画面 1 4 4のデータ和が小さい状態あるいは表示画面 1 4 4に黒表示部が多い状態である。したがって、表示画面 1 4 4が中間調の表示で視獰度が高いためと思われる。また、 d u t y比が小さい領域では、変化 d u t y比との差が大きくなる傾向があるからである。もちろん、 d u t y比の差が大きくなる時は、 O E V 2端子を用いて制御する。しかし、 O E V 2制御にも限界がある。以上のことから、変化前 d u t y比が小さい時は、 w a i t時間を長くする必要がある。

変化前 d u t y比が大きい状態から、他の d u t y比に変化する時は、変化によるフリッ力の発生が起こりにくい。変化前 d u t y比が大きい状態は、表示画面 1 4 4のデータ和が大きい状態あるいは表示画面 1 4 4に白表示部が多い状態である。したがって、表示画面 1 4 4全体が白表示で視感度が低いためと思われる。以上のことから、変化前 d u t y 比が大きい時は、 w a i t時間は短くてよい。

以上の関係を図 9 4に図示する。横軸は変化前 d u t y比である。縦軸は W a i t時間（秒）である。 d u t y比が 1 / 1 6以下では、 W a i t時間を 3秒（ s e c ) と長くしている。 d u t y比が 1 Z 1 6以上 d u t y比 8 / 1 6 (= 1 / 2 ) では、 d u t y比に応じて W a i t時間を 3秒から 2秒に変化させる。（1 11 セ 7比 8 / 1 6以上（1 11 1 7比 1 6 / 1 6 = 1 / 1では、 d u t y比に応じて 2秒から 0秒に変化させる。以上のように、本発明の d u t y比制御は d u t y比に応じて W a i t時間を変化させる。 d u t y比が小さい時は W a i t時間を長くし、 d u t y比が大きい時は W a i t時間を短くする。つまり、少なくとも d u t y比を可変する駆動方法にあって、第 1の変化前の d u t y比が第 2の変化前の d u t y比よりも小さく、第 1の変化前 d u t y比の W a i t時間が、第 2の変化前 d u t y比の W a i t時間よりも長く設定することを特徴とするものである。

以上の実施例では、変化前 d u t y比を基準にして W a i t時間を制御あるいは規定するとした。しかし、変化前 d u t y比と変化後 d u t y比との差はわずかである。したがって、前述の実施例において変化前 d u t y比を変化後 d u t y比と読み替えても良い。

以上の実施例において、変化前 d u t y比と変化後 d u t y比を基準にして説明した。変化前 d u t y比と変化後 d u t y比との差が大きい時は W a i t時間を長くとる必要があることはいうまでもない。また、 d u t y比の差が大きい時は、中間状態の d u t y比を経由して変化後 d u t y比に変化させることが良好であることは言うまでもない。

本発明の d u t y比制御方法は、変化前 d u t y比と変化後 d u t y 比との差が大きい時は Wa i t時間を長くとる駆動方法である。つまり、 d u t y比の差に応じて W a i t時間を変化させる駆動方法である。また、 d u t y比の差が大きい時に W a i t時間を長くとる駆動方法である。

本発明の d u t y比の方法は、 d u t y比の差が大きい時は、中間状態の d u t y比を経由して変化後 d u t y比に変化ざせることを特徴とする駆動方法である。

図 9 3、図 94などの実施例では、 d u t y比に対する W a i t時間を、 R (赤） G (緑） B (青）で同一にするとして説明した。しかし、本発明は、図 9 8に図示するように RGBで W a i t時間を変化させてもよいことは言うまでもない。 RGBで視感度が異なるからである。視感度にあわせて W a i t時間を設定することにより、より良好な画像表示を実現できる。

以下の説明では、最大値とは白ラスターの画像データの加算値とした。これは説明を容易にするためである。最大値は画像データの加算処理あるいは A P L処理などで発生する最大値である。したがって、点灯率とは、処理を行う画面の画像データの最大値に対する割合である。

ただし、データ和とは、 1画面のデータを正確に加算することを必要としない。 1画面をサンプリングした画素のデータの加算値から 1画面の加算値を推定（予測）したものでもよい。また、最大値も同様である。また、複数フィールドあるいは複数フレームからの予測値あるいは推定, 値でもよい。また、画像データの加算だけでなく、映像データをローパスフイノレタ回路により AP Lレベルを求めて、この AP Lレベルをデータ和としてもよい。この時の最大値は、最大振幅の映像データが入力された時の A P Lレベルの最大値である。

データ和は表示パネルの消費電流で算定するか、輝度で算定するかはどちらでもよい。ここでは説明を容易にするため、輝度（画像データ）の加算であるとして説明をする。一般的に輝度（画像データ）の加算の方式が処理は容易である。

図 9 9は横軸を点灯率としている。最大値は 1 0 0 %である。縦軸は d u t y比である。点灯率 = 1 0 0 °/₀は、全画素行が最大の白表示状態である。点灯率が小さい時は、喑ぃ画面あるいは表示（点灯）領域が少ない画面である。この時は、 d u t y比を大きくしている。したがって、画像を表示している画素の輝度は高い。そのため、画像のダイナミックレンジが拡大されて高画質表示される。点灯率が大きい時（最大値は 1 0 0 % ) は、明るい画面あるいは表示（点灯）領域が広い画面である。この時は、 d u t y比を小さくしている。したがって、画像を表示している画素の輝度は低い。そのため、低消費電力化が可能である。画面から放射される光量は大きいため、画像が暗く感じることはない。

図 9 9では、点灯率が 1 0 0 %の時に、到達する d u t y比値を変化させている。たとえば、 d u t y比 = 1 / 2は画面の 1ノ 2が画像表示状態になる。したがって、画像は明るい。 d u t y比 = 1ノ 8は画面の 1 / 8が画像表示状態になる。したがって、（！！！セ比：！ノ？に比較して 1 / 4の明るさである。

本発明の駆動方式では、点灯率、 d u t y比、基準電流、データ和などにより画像輝度を制御し、また、ダイナミックレンジを拡大する。また、高コントラスト表示を実現する。

液晶表示パネルでは、白表示および黒表示はパックライトからの透過率で決定される。本発明の駆動方法のように画面に非表示領域を発生させても、黒表示における透過率は一定である。逆に非表示領域を発生させることにより、 1フレーム期間における白表示輝度が低下するから表示コントラストは低下する。

E L表示パネルは、黒表示は、 E L素子に流れる電流が 0の状態である。したがって、本発明の駆動方法のように画面に非表示領域を発生させても、黒表示の輝度は 0である。非表示領域の面積を大きくすると白表示輝度は低下する。しかし、黒表示の輝度が 0であるから、コントラストは無限大である。したがって、良好な画像表示を実現できる。

本発明の駆動方法では、全階調範囲で階調数が保持され、また、全階調範囲でホワイトパランスが維持される。また、 d u t y比制御により画面の輝度変化は 1 0倍近く変化させることができる。また、変化は d u t y比に線形の関係になるから制御も容易である。また、 R、 G、 B を同一比率で変化させることできる。したがって、どの d u t y比においてもホワイトバランスは維持される。

点灯率と d u t y比の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。

,以上の切り替え動作は、携帯電話、モニターなどの電源をオンしたときに、表示画面を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。表示輝度を低下させるため、 d u t y比を小さくし、または基準電流を小さくする。もしくは、 d u t y比をまたは基準電流のいずれか一方を小さくする。基準電流または d u t y比を小さくすることにより E L表示パネルの消費電力を低下させることができる。 - 以上の制御はユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。つまり、屋外では、図 9 9の aのカープを選択する。しかし、高い輝度で表示し続けると E L素子は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。たとえば、通常では、 cのカーブを選択する。さらに、高輝度で表示させる場合は、ユーザーがボタンと押すことにより表示輝度を高くできるようの構成しておく。 '

したがって、ユーザーがボタンで切り替えできるようにしておく力、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を 5 0 %、 6 0 %、 8 0 %とユーザーなどが設定できるように構成しておくことが好ましい。また、外部のマイコンなどにより、 d u t y比カープ、傾きなどを書き換えるように構成することが好ましい。また、メモリされた複数の d u t y比カーブから 1つを選択できるように構成することが好ましい。

なお、 d u t y比カープなどの選択は、 AP Lレベル、最大輝度（M AX)、最小輝度（M I N)、輝度の分布状態（S GM) の 1つあるいは複数を加味して行うことが好ましいことは言うまでもない。

以上のように、たとえば、 aは屋外用のカーブである。 cは屋内用のカープである。 bは屋内と屋外との中間状態用のカープである。カーブ a、 b、 c との切り替えは、ユーザーがスィッチを操作することにより切り替えるようにする。また、外光の明るさをホトセンサで検出し、自動的に切り替えるようにしてもよい。なお、ガンマカーブを切り替えるとしたが、これに限定するものではない。計算によりガンマカーブを発生させてもよいことは言うまでもない。

図 9 9の d u t y比は直線であったが、これに限定するものではない。図 1 0 0に図示するように、一点折れカープとしてもよい。つまり、点灯率に応じて d u t y比の傾きを変化させる。もちろん、 d u t y比力ーブは曲線としてもよいし、多点折れカーブとしてもよい。また、外光あるいは画像の種類によりリアルタイムで d u t y比カープを変化させてもよい。以上の事項は、基準電流の変化制御においても同様である。表示パネルの消費電力低減が必要な場合は、図 1 0 0の c力一ブを選択する。消費電力が低減する効果が発揮される。表示輝度は低下するが、階調数などの画像表示の低下はない。高い表示輝度が必要な場合は、図 1 0 0の aカープを選択する。画像の表示が明るくなり、また、フリツ力の発生が少なくなる。消費電力は増大するが、階調数など画像表示の低下はない。

本発明の他の実施例において、 d u t y比の変化は、点灯率が 1ダ 1 0以上の範囲で実施する（図 1 0 1を参照のこと）。点灯率が 1に近い画像の発生は少なく、図 9 9のように点灯率が 1 0 0まで、 d u t y比が変化するように駆動すると、画像表示が暗く感じられるからである。さらに好ましくは、 d u t y比の変化は点灯率が 8 Z 1 0以上の範囲で実施する。

自然画では、点灯率が 2 0 %から 4 0 °/₀の画像が多い。したがって、この範囲では d u t y比が大きい方が好ましい。一方で点灯率が高い（ 6 0 %以上）では消費電力が大きく E L表示パネルが発熱し劣化する傾向になる。したがって、点灯率が 2 0 %から 4 0 %の範囲あるいは近傍では d u t y 1 / 1あるいはその近傍とし、点灯率が 6 0 %あるいはその近傍以上では、 d u t y比を 1 / 1 よりも小さくするように制御することが好ましい。

図 1 0 1では点灯率が 0 . 9以下では d u t y比を 1 / 1力ら 1 / 5 まで変化させている。したがって、 5倍のダイナミックレンジが実現されていることになる。図 1 0 1において、点灯率が 0 . 9以上では d u t y比が 1ノ 5である。したがって、表示輝度は最大値輝度の 1 Z 5になっている。点灯率 1 0 0 %は白ラスター表示である。つまり、白ラスター表示では表示輝度が最大輝度の 1 / 5に低下している。

点灯率が 1 0 %以下では、 d u t y比は 1 / 1である。画面の 1 / 1 0が表示領域（白ウィンドウなどの場合）である。もちろん、自然画では、喑ぃ部分が多い画像である。 d u t y比が l Z lでは、非点灯領域 1 9 2がないため、 E L素子の発光輝度がそのまま画素の表示輝度となる。

点灯率 1 0 %とはィメージ的には画像表示はほとんどが黒表示であり、一部に画像が表示されている状態である。たとえば、点灯率が 1 0 %以下の画像表示とは、真っ暗な夜空に月がでている画像である（説明のための参考イメージ画像例である。白ウィンドウでは、 1 / 1 0白ウィンドウ表示である）。この画像で d u t y比を l Z lにするということは、月の部分は、白ラスターの輝度（図 1 0 1で点灯率 1 0 0 %での輝度）の 5倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは 1 1 0の領域であるから、 1 / 1 0の領域の輝度を 5倍にしたとしても消費電力の増加はわずかである。

以上のように、本発明では点灯率が低い画像では、（1 11 セ 7比を 1 ' 1あるいは比較的大きくしている。 d u t y比 1 / 1では発光している画素は常時 β流が流れている。したがって、 1つの画素からみれば消費電流が大きい。しかし、 E L表示パネルにおいて、発光している画素が少ないため、 E L表示パネル全体からみれば、消費電力の増加はほとんどない。 E L表示パネルでは黒部分は完全黒（非発光）である。したがつて、 d u t y比 1 Z 1で最高輝度が表示できればダイナミックレンジを拡大でき、メリハリのある良好な画像表示を実現できる。一方、本発明では点灯率が高い画像では、 d u t y比を 1 / 5など比較的小さくしている。また、点灯率に応じて、 d u t y比が小さくなるように制御を行う。 d u t y比が小さい時は発光している画素は間欠電流が流れている。したがって、 1つの画素の消費電流は小さい。 E L表示パネルにおいて、発光している画素は多いが、 1画素あたりの消費電流が少ないため、 E L表示パネル全体からみれば、消費電力の増加は少なレ、。

以上のように点灯率に対して d u t y比を制御する本発明の駆動方法は E L表示パネルなどの自己発光表示パネルに最適な駆動方法である。 d u t y比が小さくなれば画像輝度は小さくなるが、画面全体として発生光束が多いため、暗くなつたという印象は感じられない。

以上のように、 d u t y比制御と、基準電流制御の一方または両方を実施することにより、画像のコントラスト比を拡大でき、ダイナミックレンジを拡大され、低消費電力化を実現できる。

以上の制御は点灯率を用いて行う。点灯率は先にも説明したが、通常の駆動（ d u t y比 1 / 1 ) では、ァノードまたは力ソードに流れ込む

(流れ出す）電流の大きさである。点灯率が增加すると比例してァノードまたはカソード端子の電流は增加する。前記電流は基準電流の大きさに比例して增減し、また、 d u t y比に比例して増減する。なお、本発明は d u t y比、基準電流は点灯率により、変化させることに特徴ある。つまり、 d u t y比、基準電流は固定ではない。画像の表示状態に応じて少なくとも複数の状態に変化させる。

点灯率が 0に近い画像は、ほとんどの画素が低階調表示である。ヒストグラムで表現すれば、ヒストグラムの低階調領域に大多数のデータが分布している。この画像表示では、画像が黒つぶれ状態でありメリハリ感がない。そのため、ガンマカーブを制御して黒表示部のダイナミックレンジを広くする。

以上の実施例では、点灯率が 0では、 d u t y比を 1 / 1にするとしたが、本発明はこれに限定するものではない。図 1 0 2に図示するように、 d u t y比を 1 より小さい値となるようにしてもよいことは言うまでもない。図 1 0 2では、実線は点灯率 0で、（1 11 セ 7比= 0 _; 8、点線は点灯率 0で、 d u t y比 = 0. 6である。

d u t y比のカーブは図 1 0 3に図示するように曲線となるようにしてもよい。なお、曲線とは、サインカーブ状、円弧状、三角形状が例示される。

d u t y比に最大値を設ける場合は、少なくとも点灯率 2 0 %以上 5 0 %以下の範囲でいずれかの位置で最大値となるようにすることが好ましい。この範囲は、画像表示でよく出現する。したがって、 d u t y比を 1 / 1など、他の点灯率の範囲よりも大きくすることにより、画像が高輝度表示しているように認識されるからである。たとえば、点灯率 3 5 %で d u t y比を 1 1 とし、点灯率 2 0 %、 6 0 %では d u t y比を 1 / 2とする制御方式が例示される。

点灯率に応じて階段状に制御してもよい。階段状とは、たとえば、点灯率 0 %以上 2 0 %以下の場合は、 d u t y比を ΐ Ζ ΐ έし、点灯率 2 0 %より大きく 6 0 %以下の場合は、 d u t y比を 1 Z2とし、点灯率 6 0 %より大きく 1 0 0 %以下の場合は、 d u t y比を 1 / 4とする制御方法を言う。

図 1 0 4に図示するように、赤（R)、緑（G)、青（B) の画素で、 d u t y比カーブを変化させてもよい。図 1 0 4では、青（B) の d u t y比の変化の傾きを最も大きくし、緑（G) の d u t y比の変化の傾きを次に大きくし、赤（R) の d u t y比の変化の傾きを最も小さくしている。以上のように駆動すれば、 R G Bのホワイトバランス調整を最適にすることができる。もちろん、 1色を一定（点灯率が変化しても変化させない）とし、他の 2·色を点灯率に応じて変化するように制御してもよい。

点灯率と d u t y比の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。また、ホトセンサあるいは温度センサから出力により自動で、 d u t y比、基準電流比などを調整できるように構成することが好ましい。たとえば、周囲温度

(パネル温度）が高い場合は、 d u t y比を低下（ 1 / 4など）させることにより、パネルに流れ込む消費電流を抑制することができ、パネルの自己発熱が低下し、結果としてパネル温度を低下させることができる。したがって、パネルが熱劣化することを防止できる。

図 4 4 4は、本発明の表示装置において、温度検出部などの説明図である。図 4 4 4において、 4 4 4 1はシート状の温度センサである。温度センサ 4 4 4 1はパネルの裏面基板（図 4 4 4では封止基板 4 0 ) と筐体（シャーシ） 1 2 5 3間に配置されている。

シャーシ 1 2 6 3は熱伝導率がよい金属で形成されており、温度センサ 4 4 4 1 とシャーシ 4 4 4 1間および封止基板 4 0 と温度センサ 4 4 4 1間には熱伝導率のよいシリコンダリスが塗布されている。シリコングリスによりァレイ基板 3 0から発熱した熱はシャーシに伝導され効率よく放熱される。温度センサ 4 4 4 1は、白金膜をシートに薄く蒸着したもの、薄型のポジスタ、カーボン抵抗膜などが例示される。

温度センサ 4 4 4 1は、封止フタ 4 0あるいはアレイ 3 0に凹部を形成し、この凹部に温度センサ 4 4 4 1 を挿入することで良好に温度変化を追随することができる。なお、凹部とは図 3の封止フタ 4 0 とアレイ 3 0間の空間でもよい。特に、有機 E Lは透過型ではないため、裏面に光遮光物を配置してもよい。したがって、温度センサ 4 4 4 1も表示パネルの中央部に配置することができる。温度センサ 4 4 4 1は、表示パネルの表示領域の裏面の複数箇所に配置してもよいことはいうまでもなレ、。

温度センサ 4 4 4 1には一定の定電流 Iが供給されている。温度センサ 44 4 1が加熱されると抵抗値が増大し、端子 a、 b間の抵抗値が増大する。この抵抗値変化を検出器 4 4 4 3で検出し、検出結果はコントローラ回路（ I C) 7 6 0に伝送される。コントローラ回路（ I C) 7 6 0は検出器 4 4 4 3の結果に基づき、 d u t y比制御、基準電流比制御などを実施し、アレイ 3 0などが一定以上に加熱されることを抑制する。また、温度センサをァノード線あるいは力ソード線に直列に揷入し、温度センサ 4 4 4 1の抵抗変化によりァノード'線などから供給する電圧 V d dを低減させてもよい。

図 2 5 2 ( a ) は周囲温度により基準電流比を変化させた実施例である。周囲温度が高くなるにしたがって、基準電流を抑制し（小さくし）、パネルの消費電流を低減して自己発熱を抑制している。図 2 5 2 (b ) は周囲温度により d u t y比を変化させた実施例である。周囲温度が高くなるにしたがって、 d u t y比を小さくし、パネルの消費電流を低減して自己発熱を抑制している。なお、図 2 5 2 ( a ) の基準電流比制御と、図 2 5 2 ( b ) の d u t y比制御などの消費電流を減少させる手段などとを組み合わせてもよいことは言うまでもない。

上記の実施例では温度センサ 4 4 4 1は温度により抵抗が変化するものとして例示したが本発明はこれに限定するものではない。赤外線の検出によりコントローラ回路（ I C) 7 6 0に指示を発するものでもよい。また、温度変化により電磁波を発生するものでもよい。つまり、パネルの温度変化を検出できるものであればいずれでもよい。温度変化は温度変化を積分し、その積分値が所定値を超えた時、 d u t y比制御などの電流抑制手段を動作させるように制御してもよい。なお、積分時には、パネルからの放熱によるパネル温度の低下を考慮することが好ましい。したがって、単純に積分値で制御するのではなく、放熱量分を減算して制御する。放熱量は実験などにより容易に導出できる。本発明は温度センサで温度あるいはそれに類するもの（たとえば、赤外線の放出量など）を検出し、 d u t y比制御などを実施し、パネルが過熱され劣化することを防止するものであった。しかし、本発明はこれに限定するものではない。図 4 6 8は本発明の他の実施例である。

図 4 6 8は、アノードあるいはカソードに流れる電流もしくはパネルの E L素子 1 5に流れる電流よりパネルの消費電流を計算し、パネルの温度を予測あるいは推定して、パネルの過熱状態を把握し、 d u t y比制御、基準電流比制御などのパネル消費電流を抑制あるいは減少させる手段あるいは方法などを実施するものである。

電流駆動方式は、電流と輝度が直線（比例）の関係にある。そのため、図 8 8などでも説明したように、映像データの総和などを算出することにより、パネルの消費電力を求めることができる。 1画面の映像データの総和を時間軸で積分すれば電力量あるいは電力量を示す指標になる。また、電力と発熱の関係、発熱と放熱に冷却の関係は実験により導出することができる。

以上のことから、映像データの総和を求め、総和を積分し、また、積分値から放熱量を減算することにより、パネル温度を推定あるいは予測することができる。予測の結果、パネル温度が規定以上の上昇する場合あるいは可能性があるとき、 d u t y比制御、基準電流比制御などを実施して、パネルの消費電力を抑制する。また、抑制によりパネルが規定温度以下に低下したと予測される時は、通常の d u t y比制御、基準電流比制御などを実施する。

図 4 6 8は上記に説明した本発明の駆動方式の実施例である。映像データ（赤は RDATA (R)、緑は GDATA (G)、青は BDATA (B)) は、重みづけされる。重みづけは、 E L素子 1 5は RGBで発光効率が異なるため、単純な映像データの加算では、消費電力を予測あるいは推定することができないからである。

以下説明を容易にするため、 R、 G、 Bの映像データは重みづけされて加算されるとして説明する。加算は一例として、 R ' A 1 +G ' A 2 + B · A 3 とする。この計算は各画素データで実施し、一例としてフレーム（フィールド）ごとに総和を求める。また、 A 1 +A 2 +A 3 =K とし、 Kは 4以上の 2の乗数（4、 8、 1 6、 3 2 · · · · ) とすることが好ましい。 K= 4は 2ビットで表現することができる。 Κ= 8は 3 ビットで表現することができる。また、 Κ = 1 6は 4ビットで表現することができる。また、 R、 G、 Bは映像データであるから、通常 6ビットあるいは 8ビットである。以上のように設定すれば、 R · A l + G · A 2 + B . A 3で演算された値が、一定のビット長で表現することができ、メモリの使用効率がよい。当然のことながら、各画素で R · A 1 + G · A 2 + B · A 3の演算を行い求めた総和を格納するメモリにおいても、使用効率がよい。また、演算途中のレジスタあるいはアキュムレータのビット長の使用効率もよいし、演算もやり易い。

A l +A 2 +A 3 = 1 6 とすると、例えば Rの重みづけが 5、 Gの重みづけが 5、 Bの重みづけが 6と表現することができる。また、例えば Rの重みづけが 6、 Gの重みづけが 2、 Bの重みづけが 8と表現することができる。つまり、各 RGBの E L素子の発光効率にあわせて多種多様な表現を実施する。 A l、 A 2、 A 3の値は、 RGBでホワイトバランスをとつた時に消費する電流割合を示すように設定することが好ましい。

A l、 A 2 s A 3の値は、画像の種類によって変更してもよい。例えば、海など青表示が多い時あるいは連続する場合は、 A 3の値を大きくする。夕焼けなどの赤表示が多い時あるいは連続する場合は、 A 1の値を大きくする。

なお、以上の実施例では、 R、 G、 Bは映像データであるとして説明したがこれに限定するものではない。（逆）ガンマ変換などされた映像データなどに相当するものであってもよい。また、映像データに演算処理などが施されたものであってもよい。

以上の事項は、図 8 8などの実施例においても説明をしたので説明を省略する。なお、説明を容易にするため、入力データは RGBデータ（赤は RDATA、緑は GDATA、青は B DATA) としているがこれに限定するものではない。 YUV (輝度データと色度データ）であってもよい。 YUVの場合は、 Y (輝度）データあるいは Yデータと UV (色度）データに直接にあるいは、色度に対する発光効率を考慮して輝度データなどに変換して重みづけ処理を行う。また、 Yデータのみを用いて演算処理を行ってもよい。また、 Yデータに所定の重みづけ処理を行つてもよい。

なお、この動作を実施する場合も現動作状態の d u t y比を考慮することは言うまでもない。 d u t y比が小さければ、重みづけを行ったデータが大きくともパネルに流れ込む電流は小さく、パネルが過熱状態とはならないからである。

RDATA (R) には、定数 A 1が乗算される。 GDATA (G) には、定数 A 2が乗算される。 BDATA (B) には、定数 A 3が乗算される。乗算されたデータは総和回路（S UM) 8 84で 1画面分の電流データ（もしくは類似するデータ）が求められる。総和回路 8 8 4は比較回路 4 6 8 1に送る。比較回路 4 6 8 1はあらかじめ設定された比較データ（所定の電流データ以上では過熱状態であることを示すために設定された値またはデータ）と比較し、電流データが比較データ以上の場合、カウンタ回路 4 6 8 2を制御し、カウンタ回路 4 6 8 2のカウンタ値を 1つアップする。また、電流データが比較データよりも小さい時、カウンタ回路 4 6 8 2のカウンタ値を 1つダウンする。

以上の動作を継続し、カウンタ回路 4 6 8 2のカウンタ値が所定以上に到達した場合、コントローラ回路（ I C ) 7 6 0は、ゲートドライバ 1 2 bを制御して、 d u t y比を小さくし、パネルに流れる電流を抑制する。したがって、パネルが過熱状態になり劣化することがなくなる。定数 A 1、 A 2、 A 3は、コントローラ回路（ I C ) 7 6 0によりコマンドで書き換えできるように構成することが好ましいことは言うまでもない。もちろん、ユーザーが手動で書き変えできるように構成してもよいことは言うまでもない。比較回路 4 6 8 1の比較データも書き換えできるように構成することが好ましいことは言うまでもない。

また、 E L素子 1 5は温度依存性があるため、パネルの温度により定数を書き換えるように構成することが好ましい。また.、点灯率によっても（E L素子 1 5に流れる電流の大きさによっても）発光効率が変化する。したがって、点灯率によっても定数を書き換えるように構成することが好ましい。また、図 8 8などにおいても説明をしているので他の説明が類似あるいは同様であるので説明を省略する。

早いスピードで明るい画面と暗い画面とは交互に繰り返す時、変化に応じて d u t y比、基準電流などを変化させるとのフリッ力が発生する。したがって、ある d u t y比から他の d u t y比などに変化する時は、図 9 8に図示するように、ヒステリシス（時間遅延）を設けて変化させることが好ましい。たとえば、ヒステリシス期間を 1 s e c とすると、 1 s e c期間内に、画面輝度が明るい暗いが複数回繰り返しても、以前の d u t y比が維持される。つまり、 d u t y比は変化しない。以上の事項は、基準電流制御などにも適用できることは言うまでもない。なお、図 9 8に図示するように変化は、 R、 G、 Bで異ならせても良い。

このヒステリシス（時間遅延）時間を W a i t時間と呼ぶ。また、変化前の d u t y比を変化前 d u t y比と呼ぴ、変化後の d u t y比を変化後 d u t y比と呼ぶ。なお、ヒステリシス（時間遅延）と呼ぶが、ヒステリシスには、変化をゆつくりと行う意味も含まれる。たとえば、 d u t y比 1 / 1から 1 / 2に変化させる時、 2秒の時間をかけてゆつくりと変化させる例が例示される（ほとんど、制御はこの方式である）。この実施例を図 2 5 3に示している。図 2 5 3 ( a ) のパネル温度の変化に対して、図 2 5 3 ( b ) に図示するように d u t y比がゆっくりと変化させるようにコントローラ回路（ I C) 7 6 0が制御される。

同様のことは、基準電流比制御にも適用される。この実施例を図 2 5 4に示している。図 2 5 4 ( a ) のパネル温度の変化に対して、図 2 5 4 (b ) に図示するように、基準電流比がゆつくりと変化させるようにコントローラ回路（ I C) 7 6 0が制御される。

変化前 d u t y比が小さい状態から、他の d u t y比に変化する時は、変化によるフリッ力の発生が起こりやすい。変化前 d u t y比が小さい状態は、画面のデータ和が小さい状態あるいは画面に黒表示部が多い状態である。

特に中間調あるいは点灯率が中央値付近では変化はゆつくりと行う。画面が中間調の表示で視感度が高いためと思われる。また、 d u t y比が小さい領域では、変化 d u t y比との差が大きくなる傾向がある。もちろん、 d u t y比の差が大きくなる時は、 OEVを用いて制御する。しかし、 O EV制御にも限界がある。以上のことから、変化前 d u t y 比が小さい時は、 w a i t時間を長くする必要がある。

変化前 d u t y比が大きい状態から、他の d u t y比に変化する時は、変化によるフリッ力の発生が起こりにくい。変化前 d u t y比が大きい状態は、画面のデータ和が大きい状態あるいは画面に白表示部が多い状態である。したがって、画面全体が白表示で視感度が低いためと思われる。以上のことから、変化前 d u t y比が大きい時は、 w a i t時間は短くてよい。

以上の関係を図 9 8に図示する。横軸は変化前 d u t y比である。縦軸は W a i t時間（秒）である。 d u t y比が 1ノ 1 6以下では、 W a i t時間を 3秒（ s e c ) と長くしている。たとえば、 B (青）では d u t y比が 1ノ 1 6以上 d u t y比 8 / 1 6 (= 1 / 2) では、 d u t y比に応じて W a i t時間を 3秒から 2秒に変化させる。 d u t y比 8 / 1 6以上 d u t y比 1 6 / 1 6 = 1 / 1では、 d u t y比に応じて 2 秒から 0秒近傍に変化させる。

以上のように、本発明の d u t y比制御は d u t y比に応じて W a i t時間を変化させる。 d u t y比が小さい時は Wa i t時間を長くし、 d u t y比が大きい時は W a i t時間を短くする。つまり、少なくとも d u t y比を可変する駆動方法にあって、第 1の変化前の d u t y比が第 2の変化前の d u t y比よりも小さく、第 1の変化前 d u t y比の W a i t時間が、第 2の変化前 d u t y比の Wa i t時間よりも長く設定することを特徴とするものである。

以上の実施例において、変化前 d u t y比と変化後 d u t y比を基準にして説明した。変化前 d u t y比と変化後 d u t y比との差が大きい時は Wa i t時間を長くとる必要があることはいうまでもない。また、 d u t y比の差が大きい時は、中間状態の d u t y比を経由して変化後 d u t y比に変化させることが良好であることは言うまでもない。

本発明の d u t y比制御方法は、変化前 d u t y比と変化後 d u t y 比との差が大きい時は W a i t時間を長くとる駆動方法である。つまり、 d u t y比の差に応じて Wa i t時間を変化させる駆動方法である。また、 d u t y比の差が大きい時に W a i t時間を長くとる駆動方法である。なお、先にも説明したように Wa i t 時間あるいはヒステリシスとは、ゆっくりと変化させる意味である。もちろん、広義には、変化を開始するのを遅延させるという意味もあることは言うまでもない。

本発明の d u t y比の方法は、 d u t y比の差が大きい時は、中間状態の d u t y比を経由して変化後 d u t y比に変化させることを特徴とする駆動方法である。

以上の実施例では、 d u t y比に対する W a i t時間を、 R (赤） G

(緑） B (青）で異ならせるとして説明した。しかし、本発明は、 R、 G、 Bで W a i t時間を変化させてもよいことは言うまでもない。 RG Bで視感度が異なるからである。視感度にあわせて W a i t時間を設定することにより、より良好な画像表示を実現できる。

以上の実施例は、 d u t y比制御に関する実施例であった。基準電流制御についても W a i t時間を設定することが好ましい。

以上のように、本発明の駆動方法では、 d u t y比、基準電流は急激に変化させない。急激に変化させると変化状態がフリツ力として認識されてしまうからである。通常、 0. 2秒以上 1 0秒以下の遅延時間で変化させる。以上の事項は、後に説明するアノード電圧の変化制御、プリチャージ電圧の変化制御、周囲温度による変化制御（パネル温度により、 d u t y比、基準電流を変化させる）などにも適用できることは言うまでもない。

基準電流が小さい時は表示画面 1 4 4が暗く、基準電流が大きい時は表示画面 1 4 4が明るい。つまり、基準電流倍率が小さい時は、中間調表示状態と言い換えることができる。基準電流倍率が高いときは、高輝度の画像表示状態である。したがって、基準電流倍率が低い時は、変化に対する視感度が高いため、 W a i t時間を長くする必要がある。一方、基準電流倍率が高いときは、変化に対する視感度が低いため、 W a i t 時間が短くても良い。 '

以上のような、 d u t y比制御は、 1 フレームあるいは 1 フィールドで完結する必要はない。数フィールド（数フレーム）の期間で d u t y 比制御を行っても良い。この場合の d u t y比は数フィールド（数フレーム）の平均値を d u t y比とする。なお、数フィールド（数フレーム）で d u t y比制御を行う場合であっても、数フィールド（数フレーム）期間は、 6フィールド（ 6フレーム）以下にすることが好ましい。これ以上であるとフリツ力が発生する場合があるからである。また、数フィ一ルド（数フレーム）とは整数ではなく、 2. 5フレーム（ 2. 5フィ一ルド）などでもよい。つまり、フィールド（フレーム）単位には限定されない。

以上の事項は、図 1の画素構成の E L表示パネルあるいは E L表示装置だけではなく、図 2、図 7、図 8、図 9、図 1 1、図 1 2、図 1 3、図 2 8、図 3 1、図 3 6などの他の画素構成の E L表示パネルあるいは E L表示装置にも適用できることは言うまでもない。

動画と静止画とでは、 d u t y比パターンを変化させる。 d u t y比パターンを急激に変化させると画像変化が認識されてしまうことがある。また、フリツ力が発生する場合がある。この課題は動画の d u t y比と静止画の d u t y比との差異によって発生する。動画では非表示領域 1 9 2を一括して挿入する d u t y比パターンを用いる。静止画では非表示領域 1 9 2を分散して挿入する d u t y比パターンを用いる。非表示領域 1 9 2の面積/画面面積 1 4 4の比率が d u t y比となる。しかし、同一 d u t y比であっても、非表示領域 1 9 2の分散状態で人間の視感度は異なる。これは人間の動画応答性に依存するためと考えられる。中間動画は、非表示領域 1 9 2の分散状態が、動画の分散状態と静止画の分散状態との中間の分散状態である。なお、中間動画は複数の状態を準備し、変化前の動画状態あるいは静止画状態に対応させて複数の中間動画から選択してもよい。複数の中間動画状態とは、非表示領域の分散状態が動画表示に近く、たとえば、非表示領域 1 9 2が 3分割された構成が一例として例示される。また、逆に非表示領域が静止画のように多数に分散された状態が例示される。

静止画でも明るい画像もあれば暗い画像もある。動画も同様である。したがって、変化前の状態に応じてどの中間動画の状態に移行するかを決定すればよい。また、場合によっては、中間動画を経由せずに動画から静止画に移行してもよい。中間動画を経由せずに静止画から動画に移行してもよい。たとえば、表示画面 1 4 4が低輝度の画像は動画表示と静止画表示とが直接移動しても違和感はない。また、複数の中間動画表示を経由して表示状態を移行させてもよい。たとえば、動画表示の d u t y比状態から、中間動画表示 1の d u t y比状態に移行し、さらに中間動画表示 2の d u t y比状態に移行してから静止画表示の d u t y比状態に移行させてもよい。

動画表示から静止画表示に移動する時に、中間動画状態を経由させる。また、静止画表示から中間動画表示を経由して動画表示に移行させる。各状態の移行時間は W a i t時間をおくことが好ましい。また、静止画から動画あるいは中間動画に移行する時は、非表示領域 1 9 2の変化がゆっくりとなるようにする。

F R C (フレームレートコントロール）と動画表示とほ関係する。 F R Cで用いるフレーム数（たとえば、 4 F RCでは、 4フレームを用いて、 2ビット分の階調表示（階調数を 4倍）にする。 1 6 F RCでは、 1 6フレームを用いて、 4ビット分の階調表示（階調数を 1 6倍）にする。しかし、 n F R C (nは 2以上の整数）の n (フレーム数）が増加すると、静止画では間題がないが、動画では、動画性能が低下する。したがって、動画表示では、 n F R Cの nは小さい方が望ましい。また、動画表示では、一定以上の階調数は必要でない。ほとんどの場合が、 2 5 6階調以下で十分である。一方、静止画では、多くの階調数が必要である。

本発明では、この課題を解決するため、図 44 3に図示するように、動画画素の割合にもとづいて、 n.F R Cの n数（F RC数と呼ぶ）を変化させている。動画画素の割合とは、フレーム演算により、動画の画素として判断された画素の割合である。

たとえば、第 1フレームと次の第 2フレーム間で、同一位置の画素データの差分を求め、差分の値が一定以上ある場合に ¾画画素と判定する。 1パネルの画素数が 1 0万画素とすれば、前記差分演算により動画画素と判定された画素の割合が 2. 5万画素であれば、動画画素の割合は 2 5 %である。

図 4 4 3の実施例では、動画画素の割合が 0 %〜 2 5 %以下で、完全静止画あるいはそれに近いと判断し、 1 6 F R C ( n = 1 6 ) としている。また、動画画素の割合が 2 5 %〜 5 0 %以下で、動画に近い中間画像と判断し、 1 2 F RC (n = 1 2). としている。また、動画画素の割合が 5 0 %〜 7 5 %以下で、静止画に近い中間画像と判断し、 8 F R C ( n = 8 ) としている。動画画素の割合が 7 5 %以上で、完全動画あるいはそれに近いと判断し、 1 F R C ( n = 1つまり F R C制御しない）としている。

以上のように、表示画像の内容にもとづいて、 F R Cを変化させることのより最適な画像表示を実現できる。 F R Cの変更はコントローラ回路（ I C ) 7 6 0のより行う。

F R Cの変更は、画像のシーンが急変する時に実施することが好ましい。画像シーンが急変する状態とは、画面がコマーシャルに変化したとき、チャンネルを切り換えた時、ドラマのシーンが変化したときなどが例示される。なお、シーンの急変時は、本発明のピーク電流抑制、 d u t y比制御でも説明をしている。

したがって、動画画像の割合が変化した場合にリアルタイムで n F R Cの F R C数を変化させると画面がフリッカ的な表示状態になる。したがって、シーンの急変時に F R C数を変化させることが好ましい。

図 1 6、図 7 5などでプリチャージ駆動について説明をした。プリチヤージ電圧の印加は点灯率あるいは d u t y比と連動させることが好ましい。プリチャージ電圧の印加は必要がない箇所には印加しないことが好ましい。白表示の輝度低下などが発生する場合があるからである。したがって、プリチャージ電圧の印加は限定されることが好ましい。

プリチャージ駆動は、特に電流駆動方式において、白表示部の下にクロストークする現象を解消するために実施する。したがって、このクロストークが目立つのは、画面に黒表示部が多く、一部に白表示がある画像である。点灯率で示せば、点灯率が小さい領域でプリチャージが必要である。表示画面 1 4 4全体が白表示であればクロストークが発生しても視覚的に認識されることはないからである。したがって、プリチヤ一ジ駆動は実施する必要がない。本発明は点灯率が高い（表示画面 1 4 4において全体的に白表示部分が多い）時に、 d u t y比を小さくする。つまり、（！！！セ比：！！！の nを大きくする。点灯率が低い（表示画面 1 4 4の全体的に黒表示部分が多い）時に、 d u t y比を大きくする。つまり、（！！^ セ比丄ノェに近づく。したがって、 d u t y比と点灯率とは相関関係がある _ό 映像データから点灯率（点灯率）を求め、点灯率から d u t y比制御を行うのであるから当然である。また、点灯率をプリチャージ制御とも関係がある。

図 1 0 5 ( a ) に図示するように、 d u t y比と点灯率（％) の関係があるとする。図 1 0 5 ( b ) はプリチャージのオンオフ状態を示している。図 1 0 5 ( b ) では、 d u t y比が 2 0 %以下でプリチャージ駆動するように設定している。ただし、プリチャージ駆動するとしても、本発明のプリチャージ駆動には、 a 1 1プリチャージモード、適応型プリチャージモード、 0階調プリチャージモード、選択階調プリチャージモードがある。したがって、図 1 0 5 ( ) ではプリチャージ駆動が実施されるように設定するというポイントであり、どのプリチャージが行われるかにより駆動状態は異なる。重要なのは、 d u t y比あるいは点灯率により、プリチャージ駆動をするかしないかを変化させることである。

d u 1; y比あるいは点灯率（％) とガンマ制御も相関がある。図 1 0 6はその説明図である。点灯率が高い画像では、全体的に輝度が高い画像が多い。そのため、画像が白っぽくなる。そのため、ガンマ定数の係数（通常、係数は 2 . 2とされている）を大きくして、黒階調領域の面積を多くすることが好ましい。黒階調領域の面積を多くすることにより画像のメリノヽリ感がっく。

点灯率に対する d u t V比を図 1 0 7であるとする。図 1 0 7 の制御では、表示画像の点灯率が 1 0 0 %に近いと d u t y比はほぼ 1 / 4にする。階調は輝度と比例する。点灯率が高い画像では、画像の階調表示がつぶれて解像度のない画像になっていまうので、ガンマカープを変化させる必要がある。つまり、ガンマカーブの乗数である係数を大きくし、ガンマカープを急峻にする必要がある。

以上のことから、本発明では、点灯率あるいは d u t y比に応じて、ガンマカーブの係数を変化させている。図 1 0 6はその説明図である。本発明は点灯率が高い（表示画面 1 4 4の全体的に白表示部分が多い）時に、 d u t y比を小さくする。つまり、（！！！セ比丄ダ！！の！！を大きくする。点灯率が低い（表示画面 1 4 4の全体的に黒表示部分が多い）時に、 d u t y比を大きくする。つまり、 d u t y比 1 / 1に近づく。したがって、 d u t y比と点灯率とは相関関係がある。映像データから点灯率（点灯率）を求め、点灯率から d u t y比制御を行うのであるから当然である。

図 1 0 6 ( a ) に図示するように、 d u t y比と点灯率（％) の関係があるとする。図 1 0 6 ( b ) のグラフは縦軸をガンマカーブの係数を示している。図 1 0 6 ( b ) では、 d u t y比が 7 0 %以上でガンマ力ーブの係数が大きくなるように設定している。つまり、ガンマカーブが急峻になるように、高階調領域で階調表現が大きくなるようにしている。したがって、白つぶれ画像が改善される。

図 1 0 8 ( a ) ( b ) に図示するように、 d u t y比が一定以上の小さい領域でガンマ係数を大きくすることも画像表示を改善できる場合がある。以上のように、点灯率（画像のデータ和）に対応して、ガンマカーブを変化させることにより、メリハリのある画像表示を実現できる。図 2 5 6では点灯率に対してカンマ係数を変化させた実施例である。

d u t y比制御と電源容量には密接な関係がある。電源サイズは最大の電源容量が大きくなるにつれ、大きくなる。特に、表示装置がモパイルの場合、電源サイズが大きいと重大課題となる。また、 E Lは電流と輝度が比例の関係である。黒表示では電流が流れない。白ラスター表示では最大電流が流れる。したがって、画像による電流の変化が大きい。電流の変化が大きいと電源サイズも大きくなり、消費電力も增加する。本発明では、点灯率が高いときに、 d u t y比制御の 1 Z nの nを大きくし、消費電流（消費電力）を低減させている。逆に点灯率が低い時は、 d u t y比を 1 / 1 = 1または 1 Z 1に近くし、最大輝度が表示されるようにしている。以下にこの制御方法について説明をする。

まず、点灯率（点灯率）と d u t y比の関係を図 1 0 7に図示する。なお、点灯率は、以前にも説明したようにパネルに流れる電流で換算されているものであるとする。なぜなら、 E L表示パネルでは Bの発光効率が悪いため、海の表示などが表示されると、消費電力が一気に増加するからである。したがって、最大値は、電源容量の最大値である。また、データ和とは単純な映像データの加算値ではなく、映像データを消費電流に換算したものとしている。したがって、点灯率も最大電流に対する各画像の使用電流から求められたものである。

図 1 0 7は点灯率 0 %の時に、 d u t y比を 1 / 1 とし、点灯率 1 0 0 %の時に最低 d u t y比を 1 Z 4とした例である。図 1 0 9は、電力と点灯率との掛算をした結果である。図 1 0 7で点灯率が 0から 1 0 0 %まで、絶えず d u t y比 1 Z 1であれば、図 1 0 9の aで示すカーブとなる。図 1 0 9の縦軸は、電源容量に対する使用電力の比（電力比）である。つまり、カーブ aでは、点灯率と消費電力は比例関係にある。したがって、点灯率 0 %で消費電力は 0 (電力比 0 ) であり、点灯率 1 0 0 %では、消費電力 1 0 0 (電力比 1 0 0 % ) となる。

図 1 0 9のカーブ bは、図 1 0 7の d u t y比カープで電力制限を実施した実施例である。点灯率 1 0 0 %の時の d u t y比は 1 Z 4であるから、カーブ aに比較して、電力比は 1 / 4の 2 5 %になる。カーブ b は電力 1 3よりも小さい範囲で動作している。したがって、図 1 0 7 のように d u t y比制御を実施すると、電源容量は、従来（カーブ a ) に比較して 1 / 3で十分であることになる。つまり、本発明では、電源サイズを従来に比較して小さくすることができる。

従来（カーブ a ) で点灯率が高い状態がつづくとパネルに流れる電流が大きく、発熱によるパネルの劣化が発生する。しかし、 d u t y比制御を実施した本発明ではカープ bでわかるように、点灯率に関わらず、平均した電流がパネルに流れる。したがって、発熱の発生が少なくパネルの劣化も発生しない。

図 1 0 7の d u t y比カープにおいて、最低 d u t y比を 1 / 2にした実施例がカーブ cである。また、最低 d u t y比を 1 / 3にして実施例がカーブ dである。同様に最低 d u t y比を 1 / 8にして実施例が力ーブ eである。

図 1 0 7は d u t y比カーブを直線にしたものあった。しかし、 d u t y比カープは、多種多様な直線あるいは曲線で発生させることができる。たとえば、図 1 1 0 ( a 1 ) は、電力比が 3 0 %以下となるようにする（図 1 1 0 ( a 2) を参照のこと） d u t y比制御カープである。図 1 1 0 (b 1 ) は電力比が 2 0 %以下となるようにする（図 1 1 0 (b 2 ) を参照のこと） d u t y比制御カーブである。以上のように d u t y比カープあるいは基準電流比カープは、マイコンなどのプログラミングあるいは外部制御により、可変できるように構成することが好ましい。 d u t y比制御カーブは、ユーザーが外部環境に応じてボタンで自由に図 1 1 0 ( a ) 、 ( b ) を切り換えるようにする。明るい外部環境では、図 1 1 0 ( a l ) の d u t y比カーブを選択し、外部環境が暗いときは、図 1 1 0 (b l ) の d u t y比カーブを選択するようにする。また、 d u t y比制御カープは自由に変更できるように構成しておくことが好ましい。

以上の実施例では、基準電流が 1の時を基準にして説明し、また、 d u t y比の最大は 1ノ 1であるとして説明をした。しかし、本発明はこれに限定するものではない。たとえば、図 1 1 1に図示するように、基準電流は、 1 2を中心として 1あるいは 1 / 3などに変化させてもよい。また、最大を 0. 5 としてもよレヽ。 d u t y比も 0. 2 5を中心として 0. 5やそれ以下に変化させてもよい。また、最大は 0. 5をしてよい。

図 1 1 2に図示するように、基準電流の最小値を 1 とし、最大値を 3 として、複数の値に変化させて用いても良い。また、（1 1 セ ₇比も図 1 1 3に図示するように、点灯率の 8 0 %で最低とし、 1 0 0 %あるいは 6 0 %で大きくするように制御してもよいことはいうまでもない。

図 1 1 4 ( a ) ( b ) に図示するように、基準電流は、 2を中心として 3あるいは 1などに変化させてもよい。また、最大を 3 としてもよい。 (1 ^1 1: ₇比も 0. 5を最大として、 0. 2 5などに変化させてもよいことは言うまでもない。図 1 1 5 ( a ) ( b ) においても同様である。図 1 1 6に図示するように、低点灯率領域（図 1 1 6では点灯率 2 0 % 以下）で d u t y比を低下させ（図 1 1 6 ( a ))、 d u t y比の低下にあわせて、基準電流比を上昇させ（図 1 1 6 (b )) てもよい。以上のように d u t y比制御と基準電流比制御を同時に行うことにより、図 1 1 6 ( c ) で図示するように輝度の変化はなくなる。低点灯率では低階調領域でのプログラム電流の書き込み不足が顕著に目立つ。しかし、図 1 1 6に実施するように低点灯率領域で基準電流を增加させることによりプログラム電流を基準電流に比例して増加させることができるので電流の書き込み不足がなくなる。かつ輝度も一定であるから良好な画像表示を実現できる。

図 1 1 6において、点灯率が高い領域（図 1 1 6では 4 0 %以上）では、 d u t y比は低下させるが、基準電流比は 1のまま一定とする。したがって、輝度は d u t y比の低下にともなつて低下するから、. パネルの消費電力を制御（基本的には少なく）することができる。なお、 d u t y比の最大を 1 / 1 とする駆動方法では、非表示領域 1 9 2は一括して揷入することが好ましい。

f f 基準電流比、 d u t y比と点灯率との関係は以下に説明するように一定の関係を保つことが好ましい。フリッ力の発生の増加またはパネルの自己発熱による劣化が加速されるからである。図 2 6 7はその一例である。図 2 6 7 ( c ) において縦軸の Aは d u t y比 X基準電流比を示している。基本的に点灯率が低い領域では、 Aは 1近傍になるように制御することが好ましい。また、点灯率が高い領域では、 Aは 1 よりも小さくなるように制御することが好ましい。

検討の結果によれば、点灯率が 3 0 %以下の領域では、（1 11 セ 7比基準電流比（A) が 0. 7以上 1. 4以下にすることが好ましい。さらに好ましくは 0. 8以上 1. 2以下にすることが好ましい。また、点灯率が 8 0 %以下の領域では、（1 11 セ 7比基準電流比（A) が 0. 1以上 0. 8以下になるように制御あるいは設定することが好ましい。また、さらに好ましくは 0. 2以上 0. 6以下なるように制御あるいは設定することが好ましい。

あるいは、点灯率 5 0 %の時の d u t y比 X基準電流比を Aとした時、点灯率が 3 0 %以下の領域では、 d u t y比 X基準電流比 X Aが 0. 7 以上 1. 4以下に設定あるいは制御することが好ましい。さらに好ましくは 0. 8以上 1. 2以下に設定あるいは制御することが好ましい。また、点灯率が 8 0 %以下の領域では、 d u t y比 X基準電流比 X Aが 0 . 1以上 0 . 8以下に設定あるいは制御することが好ましい。さらに好ましくは 0 . 2以上 0 . 6以下に設定あるいは制御することが好ましい。図 2 6 7の実施例では、低点灯率領域（図 2 6 7では点灯率 2 5 %以下）で d u t y比を低下させ、逆比例して基準電流比を上昇させている。したがって、 d u t y比 X基準電流比である Aは略 1 の関係が保持される。そのため、画面 1 4 4の輝度の変化はなく、プログラム電流の大きさが大きくなり電流プログラムの書き込み不足が改善される。

高点灯率領域（図 2 6 7では点灯率 7 5 %以上）で d u t y比を低下させ、一方、基準電流比も低下させている。したがって、！！比基準電流比である Aは、点灯率が大きくなるにしたがって 0 . 2 5に近づくように制御される。そのため、点灯率が高くなるにしたがって、画面 1 4 4の輝度が低下し、消費電流も低下する。したがって、パネルの自己発熱量が A X点灯率に比例して低下する。

一般的に、 E L表示パネルが 1 5インチ以下の中小型の場合は、図 2 6 9の点線に示す関係で駆動を実施することが好ましい（点灯率が高いときに d u t y比 X.基準電流比を低下させる）。 E L表示パネルが 1 5ィンチ以上の大型の場合は、図 2 6 9の実線に示す関係で駆動を実施することが好ましい（点灯率が高いときに d u t y比 X基準電流比を低下させ、点灯率が低いときに d u t y比 X基準電流比を上昇させる）。

本発明の電源回路の効率グラフを図 2 6 8 ( a ) に図示している。出力電流が中間より高いときに効率がよい。したがって、出力電流は一定以上の出力を平均的に使用することが好ましい。

図 2 6 9の点線のように制御を実施すると、電力の相対! ^変化割合（電力比）は図 2 6 8 ( b ) の点線のようになる。図 2 6 9の実線のように制御を実施すると、電力の相対的変化割合（電力比）は図 2 6 8 ( a ) の実線のようになる。実線では、低点灯率では電力が増加する。しかし、点灯率が低いため消費電力はほとんど増加しない。書き込み不足が改善する効果の利点のほうが大きレ、。

d u t y比が 1 Z 6以上もしくは好ましくは 1 Z 4以上では、非表示領域 1 9 2は一括して揷入（図 5 4 ( a 1 ) 〜（ a 4 ) など）することが好ましい。また、 d u t y比が 1 / 6以下もしくは好ましくは 1 Z 4 より小さい時では、非表示領域 1 9 2は分割して挿入（図 5 4 ( b 1 ) 〜（ b 4 )、図 5 4 ( c 1 ) 〜（ c 4 ) など）することが好ましい。本発明は第 1の点灯率（アノード端子のアノード電流、データの総和に対する比率などでもよいことは以前に説明をした）もしくは点灯率範囲（アノード端子のアノード電流範囲、データの総和に対する比率の範囲などでもよいことは以前に説明をした）において、第 1の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度、基準電流比と d u t y 比との積などもしくはこれらの組合せとして変化させる。

また、第 2の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 2の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度、基準電流比と d u t y比との積などもしくはこれらの組合せとして変化させる。もしくは、点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）に応じて（適応して）、 F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度、基準電流比と d u t y比との積など、もしくはこれらの組合せとして変化させるものである。また、変化させる時は、ヒステリシスをもたせて、あるいは遅延させて、あるいはゆつくりと変化させる。本発明において、プリチャージ駆動方法について説明した。また、点灯率の概念に関しても説明を行った。プリチャージ電圧は、点灯率によつて変化させることも有効である。なお、点灯率とは、 d u t y比制御を行っていない場合は、消費電流と同義である。つまり、点灯率は、画像データの加算により導出される。電流駆動の場合は、画像データと消費電力は比例し、画像データから点灯率が導出されるからである。

プリチャージ駆動は、電圧駆動と類似する。ソース信号線 1 8に電圧を印加し、駆動用トランジスタォ 1 1 aのゲート電圧にプリチャージ電圧を印加することにより、駆動用トランジスタ 1 1 aが E L素子 1 5に電流を流さないようにするものだからである。したがって、プリチヤ一ジ電圧の基準原点は、アノード電位（V d d ) である。もちろん、駆動用トランジスタが Nチヤンネルの場合は、プリチャージ電圧の原点は力ソードである。本明細書では、説明を容易にするため、図 1に図示するように駆動用トランジスタ 1 1 aは Pチャンネルとして説明する。

ァノード電位が変化するとプリチャージ電圧の変化させる必要がある。ァノード電位（V d d ) は変化しないように、アノード配線 2 1 5 5を低抵抗値化する。しかし、点灯率が高い場合は、アノード配線（端子）に流れる電流量が多いため、電圧降下が発生する。電圧降下は消費電流に比例する。したがって、ァノード電圧の電圧降下は点灯率に比例する。以上のことからプリチャージ電圧は点灯率に相関して ¾化させることが好ましい。または、.アノード（力ソード）端子に流れる電流（もしくは、 E L表示パネルに流れる電流）に対応して、プリチャージ電圧変化させることが好ましい。

本発明のソースドライバ回路は、図 7 5に図示するように、電子ポリゥム 5 0 1を具備している。したがって、電子ポリウム 5 0 1を制御することにより、容易にプリチャージ電圧を変化させることができる。なお、電子ボリゥム 5 0 1による制御だけでなく、ソースドライバ回路（ I C ) 1 4の外部の D A回路などでプリチャージ電圧を発生.させて印加してもよいことはいうまでもない。

ァノード端子で発生する降下電圧は、以下の処理により把握できる。まず、ァノード電圧の発生源から各画素までの抵抗値は設計した段階でわかっている。抵抗値はアノード配線（アノード端子から画素 1 6の駆動用トランジスタ 1 1 aまでの抵抗）の金属薄膜のシート抵抗値から決定されるからである。ァノード端子に流れる消費電流は映像データの処理によりわかる。電流駆動方式では映像データの総和を求めればよい。以上のことは、図 8 5、図 8 8、図 9 8、図 1 0 3、図 2 0 5、図 1 0 7、図 1 0 9などで d u t y比の導出、データ和、点灯率（=点灯率）などとして説明した。ァノードに流れる電流が容易に導出できるのは電流プログラム方式の大きな特徴である。

したがって、ァノード配線の抵抗値と、ァノード配線に流れる電流（パネルの消費電流）がわかれば、アノード端子に発生する電圧降下がわかることになる。消費電流は 1フレームの画像データ処理によりリアルタィムで導出される。したがって、画素 1 6でのァノード端子の電圧降下もリアルタイムで決定される。

以上のことから、リアルタイムで画素 1 6でのァノ一ド電圧（電圧降下を考慮して）を導出し、この電圧降下分を考慮してプリチャージ電圧を決定する。なお、プリチャージ電圧の決定はリアルタイムで行うことに限定されるものではない。間欠的に行っても良いことはいうまでもない。なお、 d u t y比制御を行う場合は、 d u t y比によりアノードに流れる電流が変化する。したがって、 d u t y比制御による消費電流を加味する必要がある。 d u t y比が 1 / 1の場合は、点灯率は消費電流 (電力）と同一である。

本発明では、基準電流比（あるいは基準電流の大きさ）を小さくする

(たとえば、基準電流比 4から 1 に変化させること）ように制御することは、カソード端子に流れる電流もしくはァノード端子に流れる電流あるいは画素 1 6 の E L素子 1 5に流れる電流を少なくなるように制御することと同義あるいは類似である。同様に、 d u t y比（あるいは d u t yの大きさ）を小さくする（たとえば、 d u t y比 1 1から 1 / 4 に変化させること）ように制御することは、力ソード端子に流れる電流もしくはァノード端子に流れる電流あるいは画素 1 6 の E L素子 1 5に流れる電流を少なくなるように制御することと同義あるいは類似である。したがって、カソード端子に流れる電流もしくはァノード端子に流れる電流あるいは画素 1 6 の E L素子 1 5に流れる電流が減少するように制御するあるいは増加するように制御することは、ゲートドライバ回路

( I C ) 1 2を制御すること（たとえば、図 1 4のスタート信号（ S T ) を制御すること）により実現できる。あるいはゲートドライバ回路 1 2 がグート信号線 1 7 b ( E L素子 1 5に流れる電流を制御する信号線あるいは制御手段）の制御状態（選択するゲート信号線 1 7の本数）を変更あるいは調整あるいは動作させることにより容易に実現できる。また、カソード端子に流れる電流もしくはァノード端子に流れる電流あるいは画素 1 6 の E L素子 1 5に流れる電流が減少するように制御するあるいは増加するように制御することは、ソースドライバ回路（ I C ) 1 4を制御すること（たとえば、図 4 6、図 5 0、図 6 0などの基準電流 I c を制御すること）により実現できる。あるいはアノード電圧 V d dを変化あるいは制御しても実現できる。

本明細書では説明を容易にするため、基本的には図 1 1 7などにおいては d u t y比を 1ノ1であるとして説明をする。つまり、点灯率とァノ一ドに流れる電流は比例しているとする。

なお、説明でァノード電流と点灯率は比例するとして説明をしている。しかし、図 1などの画素構成ではアノード端子（駆動用トランジスタ 1 l aのソース端子）には、ソースドライバ I Cに流れ込むプログラム電流も加算されている。したがって、現実には多少異なる。また、. ァノード配線に流れる電流を中心に説明しているが、力ソード配線に流れる電流と置き換えてもよいことは言うまでもない。

図 1 1 7 ( a ) は点灯率に応じて画素 1 6のァノード電圧が V d d (点灯率 0 %) から V r (点灯率 1 0 0 %) の電圧降下が発生することを図示している。図 1 1 7 ( b ) は点灯率に対する端子 1 5 5に出力するプリチャージ電圧を示している。（1 (1から]3 (V) 降下した位置に駆動用トランジスタ 1 1 aの立ち上がり位置がある。したがって、 V dから D (V) 降下した電圧が点灯率 0 %でのプリチャージ電圧となる。図 1 1 7 (b) の実線は、図 1 1 7 ( a ) のァノード端子の電圧降下 V r (V) をそのまま用いたものである。したがって、点灯率 1 0 0 %のプリチヤ一ジ電圧は V d d—D— V rである。

図 1 1 7 ( b ) の点線は、点灯率 4 0 %以上と以下でプリチャージ電圧を変化させたものである。点灯率 4 0 %まではプリチヤ一ジ電圧は V d d -D (V) とし、 4 0 %以上ではプリチャージ電圧は V d d— D— V r (V) としている。点線のように制御することにより、プリチヤ一ジ電圧の導出回路が簡単になる。

ァノード電圧 V d dは、プログラム電流 I wの大きさで左右される。図 1の画素構成を例示して説明する。図 1 1 8 ( a )に図示するように、電流プログラム時は、プログラム電流 I wは駆動用トランジスタ 1 1 a からソース信号線 1 8に流れ込む。プログラム電流 I wが大きい時は、駆動用トランジスタ 1 1 aのチャンネル間電圧が大きくなる。図 1 1 8 ( b ) は図 1 1 8 ( a ) をグラフ化したものである。チャンネル間電圧 V I (実際には横軸の 0が V d d電圧である）の時には、プログラム電流 I Iが流れる。チャンネル間電圧 V 2 (実際には横軸の 0が V d d電圧である）の時には、プログラム電流 I 2が流れる。大きなプログラム電流 I wを流すためには、ァノード電圧 V d dを高くする必要がある。以上の実施例は、プログラム電流 I wが大きくなるとァノード電圧 V d dを大きくする必要があるとしたが、逆には、プログラム電流 I wが小さい時は、ァノード電圧 V d dは低くてよいということを意味する。ァノード電圧 V d dが低くなればパネルの消費電力を減少させることができ、駆動用トランジスタ 1 1 aで消費される電力も減少させることができるので発熱を減少でき、 E L素子 1 5の寿命も長くすることができる。

プログラム電流 I wは、基準電流の変化によっても変化する。基準電流 I cが増加すれば、相対的にプログラム電流 I wも大きくなる（画面の階調データが一定の場合、つまりラスター画面で論じている）。基準電流 I cが減少すれば、相対的にプログラム電流 I wも小さくなる。ここでは説明を容易にするため、プログラム電流 I wの増大または減少は、基準電流 I cの增大または減少と同義であるとして説明をする。

図 1 1 9は、本発明の電源回路の構成図である。 V i nは本体の電池 (図示せず）からのアンレギユレータ電圧である。 D CD Cコンバータ 1 1 9 1 aは GND電圧を基準とし、 V i n電圧から昇圧してァノード電圧 V d dを発生する。なお、説明を容易にするため、ソースドライバ I Cの電源電圧 V s とァノード電圧 V d dとは同一であるとし説明をする。 V d d =V s とすることにより、電源数が減少し、回路構成が容易となる。また、ソースドライバ I Cに過電圧が印加されることがなくなる。 D CD Cコンバータ 1 1 9 1 bは GND電圧を基準とし、 V i n電圧から昇圧して基底電圧 V d wを発生する。

レギユレータ 1 1 9 3は、 V d d電圧を接地電圧として、 V d w電圧と V d d電圧からカソード電圧 V s sを発生させる。以上の構成により、もし、 V d d電圧が上昇すれば、 V s s電圧も比例して上昇する。

図 1でも理解できるが、駆動用トランジスタ 1 1 aで定電流 I wが発生させられ、 E L素子 1 5にプログラム電流 I wが流れる。したがって、消費電力は、 V d dと V s sの電位差である。図 1 1 9の構成では、 V d d電圧のシフトにより、 V s s電圧も同一方向にシフトする。したがつて、アノード電圧が変化しても、 E L素子 1 5 +駆動用トランジスタ 1 1 a間に印加される電圧は一定である。

図 1 1 8で説明したようにアノード電圧は、プログラム電流 I w (基準電流 I c ) が大きくなると高くする必要がある。 GND電位が固定のためである。なお、アノード電圧の変化と同時に I C電圧の V s も変化させる（V d d =V s )。 V d d— V s sが一定電圧で、 V d dが高くなれば、 E L素子 1 5に印加される電圧が小さくなる。したがって、 E L 素子 1 5は飽和領域で動作しなくなる。しかし、 I w ( I c ) が大きくし'なければならない領域は、低点灯率の領域で、画素は高輝度制御が行われている。したがって、低点灯率で、かつ、高輝度表示の画素 1 6の輝度が低下しても画像表示に影響はほとんどない。利点とする消費電力の方が大きい。

V d d = V sでない場合は、図 1 2 0に図示するように、アノード電圧 V d dと GND間に抵抗（R 1、 R 2)分割により発生さえればよい。 V s電圧は、 I C内部でプリチャージ電圧の発生用として使用するためである。プリチャージ電圧は V d dを基準とするため、 V s と V d dは連動している必要がある。なお、図 1 2 0に図示するように、 .電解コンデンサ Cを揷入する。図 1 2 1はゲートオフ電圧（V g h)、ゲートオン電圧（V g 1 ) との関係を図示したものである（図 1 8 0 とその説明も参照のこと）。図 1 2 1 ( a ) は、アノード電圧 V d dよりも V g h電圧を大きくしている。 V g 1電圧は、 V s s電圧よりも高くしている。

図 1 2 1 ( b ) は、ァノード電圧 V d dをシフトさせ、基準の電圧 V d dよりも高くした状態である（電圧 V d d 1で示している）。図 1 2 1

( b ) では、 V g h電圧は V d dの変化と連動して高くしている。 V g 1電圧は、図 1 2 1 ( a ) から変化させていない。

( ) では、 V g h電圧は、 V d dの変化と連動させていない。 V g 1 電圧は、図 1 2 1 ( a ) から変化させていない。以上のように、ゲート信号線電圧 V g h、 V g 1電圧はいずれでも良い。

アノード電圧 V d dと I C (回路） 1 4の電源電圧 V s (もしくは基準電圧）は同一にすることが好ましい。また、図 7 5に図示するようにプリチャージ電圧を発生させる電子ボリゥム 5 0 1の基準電圧 V s もァノード電圧 V d dにすることが好ましい。つまり、プリチャージを発生する回路電源電圧と I C (回路） 1 4の電源電圧（基準電圧） V s とァノード電圧 V d dは略一致させる。なお、略一致とは、 ± 0. 2 (V) 以内の範囲を意味する。もちろん、完全に一致させるこ ίが好ましいことは言うまでもない。

プリチャージ電圧を発生させる電子ポリウム 5 0 1の基準電圧 V s、アノード電圧 V d d、回路（ I C) 1 4の電源電圧 V sは連動させる。たとえば、アノード電圧 V d dが上昇すれば、プリチャージ電圧を発生させる電子ポリウム 5 0 1の基準電圧 V s も上昇させる。また、回路（ I C) 1 4の電源電圧も上昇させる。逆に、アノード電圧 V d dが降下すれば、プリチャージ電圧を発生させる電子ボリゥム 5 0 1の基準電圧 V sも降下させる。また、回路（ I C) 1 4の電源電圧も降下させる。以上のように連動させるのは、プリチャージ電圧は、駆動用トランジスタ 1 1 aの V d d (つまり、駆動用トランジスタ 1 1 aのソース端子電位）を基準にして発生させることが好ましいからである。つまり、ァノ一ド電圧 V d dが上昇すれば、プリチャージ電圧も連動して上昇させることが好ましい。したがって、電子ボリウム 5 0 1の基準電圧（ I C

(回路） 1 4の電源電圧） V s も上昇させる。一方で、電子ポリゥム 5 0 1はソースドライバ回路（ I C) 1 4内に内蔵させているため、当然のことながら電子ボリウム 5 0 1は I Cの電源電圧（耐圧）を超えることができない。

実際には、ソースドライバ回路（ I C) 1 4から出力できるプリチヤージ電圧は、 I C (回路） 1 4の電源電圧一 0. 2 (V) 程度となる。したがって、プリチャージ電圧が上昇すれば、 I C (回路） 1 4の電源電圧も上昇させなければ I C (回路） 1 4から目標のプリチャージ電圧を出力することができない。

プリチャージ電圧は図 7 5に図示するように電子ポリウム 5 0 1などのデジタル可変（ I C外部からの可変）構成にしているため、アノード電圧 V d dの変化（たとえば、図 1 2 3、図 1 2 5、図 1 2 4などを参照のこと）を検出し、電子ポリゥム 5 0 1のスィッチ Sを変更することにより、プリチャージ電圧を変更することができる。したがって、図 7 5の構成は本発明の I C (回路） 1 4として特長ある構成である。なお、プリチャージ電圧は、 I C (回路） 1 4の外部で発生させて、 I C (回路） 1 4を介してソース信号線 1 8などに印加してもよい。なお、この場合も、プリチャージ電圧の最大値よりも I C (回路） 1 4の電源電圧

8は0. 2 (V) 高くしておく必要がある。以上の実施例では、プリチャージ電圧について説明したが、プリチヤ一ジ電圧に限定するものではなく、図 2 2 8などで説明するリセット電圧についても適用できることは言うまでもない。

アノード電圧 V d dとドライバ I C (回路） 1 4の電源電圧などを連動させるとしたが、図 1 0、図 9などに図示するように駆動用トランジスタ 1 1 aが Nチャンネルの場合は、力ソード電圧 V s sが基準となる。したがって、プリチャージ電圧を発生させる電子ポリウム 5 0 1の基準電圧 V s、カソ一ド電圧 V s s、回路（ I C ) 1 4の電源電圧 V s (もしくは G N Dレベル）は連動させる必要があることは言うまでもない。したがって、以上に説明した内容を置き換えればよい。

以上の事項は本発明の他の実施例である表示パネル、表示装置、駆動方式などにも適用できることは言うまでもない。

図 1 2 2は、一例としての点灯率とァノード電圧の関係を示したものである。なお、 V d d + 2、 V d d + 4は、絶対的な電圧を示しているものではなく、説明を容易にするため相対的に図示したものである。図 1 2 2において、点灯率が 2 5 %以下で基準電流（プログラム電流）を增大させている。この状態ではァノード電圧を高くする必要があるので、基準電流の増大に伴って、アノード電圧も高くしている。なお、点灯率 7 5 %以上で基準電流を大きくしている。また、基準電流の増大に伴い、アノード電圧も高くしている。

図 1 2 2は、一例としての点灯率とァノード電圧の関係を示したものである。本発明はこれに限定するものではない。たとえば、図 2 8 0に図示するように、点灯率などに応じて、アノード端子電圧と力ソード端子電圧との電位差を変化させてもよいことはいうまでもない。たとえば、アノード端子電圧が 6 ( V )、力ソード端子電圧が一 9 ( V ) であれば、電位差は 6 — （一 9 ) = 1 5 ( V ) である。つまり、ァノード電圧を力ソード電圧との絶対値を点灯率あるいは基準電流もしくはァノード端子に流れる電流などに応じて変化させる。

図 2 8 0の実線 Aでは、第 1の点灯率もしくは点灯率範囲において第 1のァノード端子電圧と力ソード端子電圧との電位差とし、第 2の点灯率もしくは点灯率範囲において第 2のァノード端子電圧とカソード端子電圧との電位差としており、また、第 1の点灯率もしくは点灯率範囲から第 2の点灯率もしくは点灯率範囲では、点灯率に応じてァノード端子電圧と力ソード端子電圧を変化させている。当然ながら、アノード端子電圧またはカソード端子電圧の一方のみを変化させてもよいことは言うまでもない。

図 2 8 0の点線 Bでは、第 1 の点灯率もしくは点灯率範囲において第 1のァノード端子電圧とカソード端子電圧との電位差とし、第 2の点灯率もしく'は点灯率範囲において第 2のァノード端子電圧とカソード端子電圧との電位差というようにステップ状に変化させている。

一例として、図 6 2 0〜図 6 0 4のように構成することにより、ァノ一ド電圧を制御信号 D A T Aによりプログラム的に変化あるいは制御することができる。 D A T Aは点灯率により変化するデジタルデータである。つまり、 D A T Aの変数は点灯率である。

図 6 0 2において各画素 1 6の駆動用トランジスタ 1 1 aのアノード端子はオペアンプ 5 0 2の出力端子 bに接続されている。電子ボリゥム 5 0 1の a端子出力電圧は、 D A T Aにより変化する。 a端子電圧はォぺアンプ 5 0 2に印加され、ァノード電圧を制御する（変化させる）。以上の構成はカソード電圧を変化させる場合であっても適用できることは言うまでもない。

図 6 0 3は、画素 1 6がカレントミラーの画素構成である。カレントミラーの画素構成においても、図 6 0 2などの方式を適用できることは言うまでもない。また、図 6 0 4は、画素 1 6内にインパータ回路を有する構成である。図 6 0 4の画素構成においても、図 6 0 2などの方式を適用できることは言うまでもない。

なお、点灯率制御など本明細書に記載する本発明の構成あるいは方式に関しては、図 1の画素構成を中心にして説明する。しかし、本発明はこれに限定するものではなく、図 6 0 2、図 6 0 3、図 6 0 4などの他の画素構成についても適用できることは言うまでもない。

本発明の実施例では、点灯率などに対応させて d u t y比を変化させることに 1つの特徴がある。 d u t y比は、表示パネルの走査線数（画像表示画素行数）を変化に対応させて変化させてもよい。図 5 1 5がその実施例である。表示画素数が変化するということは、表示面積が変化することになる。表示面積が小さいほど、表示パネルで消費される電力が変化する。つまり、走査線数が増大すれば、表示面積が広くなり、表示パネルで消費される電力は多くなる。逆に、走査線数が低減すれば、表示面積が狭くなり、表示パネルで消費される電力は少なくなる。

本発明で d u t y比制御を実施する 1つの目的は、一定以上の消費電力になる時を抑制し、消費電力を平均化することである。したがって、走査線数が増加する差異は、 d u t y比を小さくする。走査線数が低下する時は、 d u t y比が大きくともかまわない。走査線数の增減に関わらず、点灯率の応じても d u t y比を変化させる。

図 5 1 5において、実線は、走査線数が 2 0 0ラインの時の場合である。点灯率 4 0 %以下で、 d u t y比を l Z l とし、 4 0 %以上で（1 11 t y比を低下させている。点線は、実線と同一表示パネルにおいて、走査線数が 2 2 0ライン表示させた時の場合である。点灯率 4 0 %以下で、 d u t y比を 7ノ 8とし、 4 0 %以上で d u t y比を低下させている。 1点鎖線は、実線と同一表示パネルにおいて、走査線数が 2 4 0ライン表示させた時の場合である。点灯率 4 0 %以下で、 1 1 1 比を 3 /^/4 とし、 4 0 %以上で d u t y比を低下させている。

以上の実施例は、走査線数に対応させて d u t y比を可変するとした。しかし、本発明はこれに限定するものではない。たとえば、走査線数に対応させて基準電流比を変化させてもよい。走査線数が少ない時は、基準電流比を大きくし、走査線数が相対的あるいは絶対的に大きい時は基準電流比を小さくする。

以上の実施例では、走査線数に対応させて、 d u t y比などを変化させる実施例であった。パネルあるいはパネルの周囲温度に応じて、 d u t y比などを変化させてもよい。図 5 1 6はその実施例である。図 5 1 6において実線は、パネル温度が 4 0 °C以下の場合である。実線では、点灯率 4 0 %以下で、 d u t y比を 1 / 1 とし、 4 0 %以上で d u t y 比を低下させている。点線では点灯率 2 0 %以下で d u t y比を 1 Z 2 とし、点灯率 2 0 %以上で d u t y比を低下させる。 4 0 °Cから 6 0 °C の間では、点線と実線の間のカーブを描く。

同様に、図 5 1 7に図示するように、基準電流比を温度に応じて変化させてもよい。もちろん、 d u t y比と基準電流比の両方を変化させてもよい。図 5 1 7において実線は、パネル温度が 4 0 °C以下の場合である。実線では、点灯率 4 0 %以下で、基準電流比を l Z l とし、 4 0 % 以上で基準電流比を低下させている。点線は 6 0 °Cの場合であり、点灯率 2 0 %以下で基準電流比を 3 とし、点灯率 2 0 %以上で基準電流比を低下させる。 4 0 °Cから 6 0 °Cの間では、点線と実線の間のカープを描く。もちろん、点線に示すように、点灯率に応じて基準電流比などを複数の値に変化させるように形成または構成してもよい。また、図 5 1 8 のように点灯率に応じて、 d u t y比 X基準電流比を変化させてもよい。図 1 2 3において、点灯率に応じて基準電流（プログラム電流）を段階的に変化させている。基準電流の変化に伴って、アノード電圧も変化させている。

なお、図 1 1 9から図 1 2 3、図 2 8 0などでは、基準電流（プログラム電流）の変化によりアノード電圧を変化させるとした。しかし、これは、駆動用トランジスタ 1 1 aが Pチヤンネルの場合であって、 Nチャンネルの場合は、カソード電圧を変化させることは言うまでもない。プログラム電流の大きさ（基準電流の大きさ）に対するアノード電圧は、図 1 2 4に図示するように変化させてもよい。図 1 2 4の実線 aは、プログラム電流（基準電流）に比例させてアノード電圧を変化させた例である。図 1 2 4の点線 bは、所定のプログラム電流（基準電流）以上の時に、アノード電圧を変化させた実施例である。点線 bでは、基準電流に対するァノード電圧の変化点は 1点であるので回路構成が容易となる。

図 1 1 9、図 1 2 0において、 D C D Cコンバータあるいはレギユレータの代りに、トランス（単卷きトランス、複卷きトランス）あるいはコイルを用いて昇圧回路などを形成あるいは構成してもよいことは言うまでもない。

以上の実施例では、基準電流あるいはプログラム電流の大きさによつてアノード電圧を変化させる実施例であった。しかし、基準電流あるいはプログラム電流の大きさの変化は、ソース信号線 1 8の電位を変化させることと同義である。図 1などの駆動用トランジスタ 1 1 aが Pチヤンネルの場合は、プログラム電流 I wあるいは基準電流を増加させることは、ソース信号線 1 8の電位を低くすることである（G N D電位に近くなる）。逆に、プログラム電流 I wあるいは基準電流を小さくすることは、ソース信号線 1 8の電位を高くすることである（アノード V d に近くなる）。以上のことから、図 1 2 5に図示するように、制御を行っても良い。つまり、ソース信号線 1 8の電位が 0 (GND) 電位の時に、アノード電圧を最も高くする（基準電流およびプログラム電流が梟大値）。ソース信号線 1 8の電位が V d d電位の時に、ァノード電圧を最も低くする（基準電流およびプログラム電流が最小値）。以上のように構成あるいは制御することにより、 E L素子 1 5に高電圧が印加される期間を短くすることができ、 E L素子 1 5を長寿命化できる。

以下、本発明の E L表示パネル（E L表示装置）の電源回路（電圧発生回路）についてさらに説明をする。

本発明の有機 E L表示装置の電源回路について説明をする。図 5 3 9 は本発明の電源回路の構成図である。 5 3 9 2は制御回路である。制御回路 5 3 9 2は抵抗 5 3 9 5 a と 5 3 9 5 bの中点電位を制御し、トランジスタ 5 3 9 6のゲート端子を制御する信号を出力する。トランス 5 3 9 1の 1次側には電源 V p cが印加され、 1次側の電流がトランジスタ 5 3 9 6のオンオフ制御により 2次側に伝達される。 5 3 9 3は整流ダイォードであり、 5 3 9 4は平滑化コンデンサである。

電流駆動方式の有機 E L表示パネルは、電位的な観点から以下の特徴がある。本発明の画素構成は、図 1などで説明したように、駆動用トランジスタ 1 1 aは Pチャンネルのトランジスタである。また、プログラム電流を発生するソースドライバ回路（ I C) 1 4の単位トランジスタ 1 54は Nチャンネルのトランジスタである。この構成により、プログラム電流は、画素 1 6からソースドライバ回路（ I C) 1 4に向かって流れる吸い込み電流（シンク電流）となっている。したがって、電位的な動作は、アノード（V d d) を原点として動作している。つまり、画素 1 6へのプログラムは電流であるから、駆動の電圧マージンが確保されていれば、ソースドライバ回路（ I C) 1 4の電位はいずれでも良い。制御回路 5 3 9 2の制御はコントローラ 7 6 0のロジック回路からのロジック信号（GND— V C C電圧）で制御する。したがって、制御回路 5 3 9 2 とロジック回路のグランド（GND) は一致させる必要がある。しかし、トランス 5 3 9 1は入力側と出力側は切り離されている。電流プログラム方式のソースドライバ回路（ I C) 1 4は出力側に作用し、アノード電位（V d d ) を基準に動作する。したがって、ソースドライバ回路（ I C) 1 4のダランド（GND) は、制御回路 5 3 9 2、ロジック回路のグランドと一致させる必要はない。この点で、ソースドライノ I C 1 4が電流プログラム方式であること、トランス 5 3 9 2を用いてァノ一ド電圧（V s s ) を発生させること（さらに加えるならば、アノード電圧（V d d ) を基準としてカソード電圧（V s s ) を発生させること）、画素 1 6の駆動用トランジスタ 1 1 aが Pチヤンネルであることの組み合わせは相乗効果を発揮する。

有機 E L表示パネルは、アノード（V d d ) と力ソー (V s s ) との絶対値で動作する。たとえば、 V d d = 6 (V) で、 V s s = - 6 ( V) であれば、 6 — (— 6 ) = 1 2 (V) で動作する。図 5 3 9の本発明のトランス 5 3 9 1を用いた電源回路では、アノード（V d d ) を基準にしてカソード電圧（V s s ) が変化する。また、ァノード電圧（V d d ) が、本発明の電流駆動のソースドライバ回路（ I C) 1 4のプログラム電流の基準位置である。つまり、アノード電圧（V d d ) を原点として動作している。

逆に、力ソード電圧（V s s ) の電位あるいは制御はラフでよい。この理由によっても、図 5 3 9のトランスを用いた本発明の電源回路、電流駆動の画素 1 6構成を有する有機 E Lパネル、電流プログラム方式のソースドライバ回路（ I C) 1 4 とは組み合わせによる相乗効果を発揮する。また、アノード電圧の変化により力ソード電圧がシフトする点も重要である。

理論的には、有機 E Lパネルは、アノード V d dから駆動用トランジスタ 1 1 aに流れ込む電流 I d dと、 E L素子 1 5力らカソード V s s に流れ出す電流 I s sが略一致する。つまり、 I d d = I s sの関係がある。実際は、 I d d > I s s となるが、この差は、ソースドライバ回路（ I C) 1 4のプログラム電流であるため、わずかであり無視できる。図 5 3 9、図 54 0のトランス 5 3 9 1は、構成上、アノード V d dから出力される電流と、力ソード V s sから吸い込む電流が一致する。この点においても、有機 E Lパネルと本発明のトランス 5 3 9 1を用いた電源回路の組み合わせの相乗効果は大きい。

画素 1 6の駆動用トランジスタ 1 1 aを Nチヤンネルトランジスタとする場合は、ソースドライバ回路（ I C) 1 4の単位トランジスタ 1 5 4は、 Pチャンネルトランジスタにするとにより同様の効果を発揮できることは言うまでもない。

ゲートドライバ回路 1 2の V g h電圧、 V g 1電圧、ソースドライバ回路の電源電圧などは、力ソード電圧（V s s ) または（および）ァノード電圧（V d d) から発生させると効率がよい。また、トランス 5 3 9 1は入力 2端子、出力 2端子の 4端子構成でもよいが、図 5 3 9に図示するように、入力 2端子、出力は中点といれて 3端子とすることが望ましい。なお、トランス 5 3 9 1は単卷きトランス（コイル）でもよい。

トランス 5 3 9 1の 1次側には電源 V p cが印加され、 1次側の電流がトランジスタ 5 3 9 6のオンオフ制御により 2次側に伝達される。 5 3 9 3は整流ダイォードであり、 5 3 94は平滑化コンデンサである。ァノード電圧 V d dの大きさは、抵抗 5 3 9 5 bの大きさにより調整される。 V s sは力ソード電圧である。力ソード電圧 V s sは、図 54 1 に図示するように 2つの電圧を選択して出力できるように構成されている。 2つの電圧の選択はスィッチ 5 4 1 1で行う。力ソード電圧としての 2つの電圧（図 54 1では、一 9 (V) と一 6 (V) ) の発生は、トランス 5 3 9 1の出力側に中間タップを設けることにより容易に発生でさる。

また、トランス 5 3 9 1の出力側に一 9 (V) 用と、一 6 (V) 用の 2つの卷線を構成し、この卷線のいずれかを選択することのより容易に発生できる。この点も本発明のすぐれた点である。また、図 54 1などでは力ソード電圧（V s s ) を切り換える点も本発明の特徴である。ァノ一ドは電位の原点として変化させると回路構成が複雑となり、コストが高くなる。

一方、カソード電圧（V s s )は 1 0 %程度の電位誤差が発生しても、画像表示に影響を与えない（鈍感である）。したがって、アノード電圧を基準としてカソード電圧を設定する点、パネルの温度特性にあわせて、力ソード電圧（V s s ) を変化させる点は本発明の優れた特徴である。また、トランス 5 3 9 1は、入力卷線数と出力卷線数との比を変化させることにより容易に力ソード電圧おょぴァノード電圧を変化させることも利点が多い。また、トランジスタ 5 3 9 6のスイッチング状態を変化することにより、アノード電圧（V d d) を変化できることも利点が多い。図 54 1では、スィッチ 1 7 8 1により一 9 (V) が選択されている。

図 54 1では、カソード電圧 V s sを 2つの電圧から選択するとしたが、これに限定するものではなく、 2つ以上にしてもよい。また、カソ一ド電圧は可変レギュレータ回路を用いて、連続的に変化させてもよレ、。スィッチ 54 1 l a と 54 1 l b との選択は温度センサ 444 1力らの出力結果による。パネル温度が低いときは、 V s s電圧として、 _ 9 (V) を選択する。一定以上のパネル温度の時は、一 6 (V) を選択する。これは、 E L素子 1 5に温特があり、低温側で E L素子 1 5の端子電圧が高くなるためである。なお、図 5 4 1では、 2つの電圧から 1つの電圧を選択し、 V s s (力ソード電圧）とするとしたが、これに限定するものではなく、 3つ以上の電圧から V s s電圧を選択できるように構成してもよい。以上の事項は、 V d dについても同様に適用される。なお、本発明は一定以下の低温では、力ソード電圧（V s s ) を低くする点（低温になれば、 V d d と V s s との差電圧を大きくする）も本発明の特徴ある構成である。

図 5 4 1では、温度センサ 4 4 4 1で力ソード電圧を切り換える（変化させる）としたが、これに限定するものではない。たとえば、図 5 4 0に図示するように、出力電圧を決定する抵抗 5 3 9 5に並列にあるいは直列に可変抵抗（ポジスタ、サーミスタなど） 5 4 0 1を形成または配置し、温度により抵抗値 5 4 0 1を変化できるように構成してもよい。この構成により制御回路 5 3 9 2の I N端子への入力電圧が変化し、 V d d電圧あるいは V s s電圧を適正な値に調整できる。

図 5 4 1のように、パネル温度を検出し、検出結果により複数の電圧を選択できるように構成することで、パネルの消費電力を低減することができる。一定温度以下の時に、 V s s電圧を低下させればよいからである。一般的に低温になると E L素子 1 5の端子間電圧は大きくなる。通常の温度の時

は、電圧が低い V s s = - 6 ( V ) を使用することができる。

なお、スィッチ 5 4 1 1は図 5 4 1に図示するように構成してもよレヽ。なお、複数のカソード電圧 V s sを発生させるのは、図 5 4 1のトランス 5 3 9 1から中間タップをとりだすことにより容易に実現できる。ァノード電圧 V d dの場合も同様である。実施例として、図 5 4 2の構成を例示する。図 5 4 2では、トランス 5 3 9 1の中間タップを用いて複数のカソード電圧を発生させている。

図 5 4 3は電位設定の説明図である。この例では説明を容易にするため、ソースドライバ I C 1 4は GNDを基準にするとして説明をする。ソースドライバ I C 1 4の電源は V c cである。 V c cはァノード電圧 (V d d ) と一致させてもよい。本発明では消費電力の観点から、 V c c <V d dにしている。好ましくは、ソースドライバ回路（ I C) の V c c電圧は V d d— 1. 5 (V) ≤ V c c ≤ V d dの関係を満足させることが好ましい。たとえば、 V d d == 7 (V) であれば、 V c cは、 V d d— l . 5 = 5. 5 (V) 以上 7 (V) 以下の条件を満足させることが好ましい。 '

ゲートドライバ回路 1 2のオフ電圧 V g hは、 V d d電圧以上にする。好ましくは、 V d d + 0. 2 (V) ≤V g h≤V d d + 2. 5 (V) の関係を満足させる。たとえば、 V d d = 7 (V) であれば、 V g hは、 7 + 0. 2 = 7. 2 (V) 以上 7 + 2. 5 = 9. 5 (V) 以下の条件を満足させるようにする。以上の条件は、画素選択側（図 1の画素構成ではトランジスタ l l b、 1 1 c ) と、 E L選択側（図 1の画素構成ではトランジスタ l i d) の両方に適用される。

駆動用トランジスタ 1 1 a とのプログラム電流の経路を発生させるスイッチング用トランジスタ（図 1の画素構成にあっては、トランジスタ l l b、 1 1 cが該当する）のオン電圧 V g l は、 V d d— V d d以下 V d d— V d d— 4 (V) の条件を満足させるか、もしくは、力ソード電圧 V s s と略一致させることが好ましい。同様に、 E L選択側（図 1 の画素構成にあっては、トランジスタ l i dが該当する）のオン電圧も同様である。つまり、ァノード電圧が 7 (V) 、カソ一ド電圧が一 6 (V) であれば、オン電圧 V g 1 は、 7— 7 (V) = 0 (V) 以下 7— 7— 4 = - 4 (V) の範囲にすることが好ましい。もしくは、オン電圧 V g 1 は力ソード電圧と略一致させ、一 6 (V) あるいはその近傍とすることが好ましい。

画素 1 6の ,駆動用トランジスタ 1 1 aが Nチャンネノレのトランジスタの場合は、 V g hはオン電圧となる。この場合は、オフ電圧をオン電圧に置き換えればよいことは言うまでもない。

本発明の電源回路の課題に、アノード電圧 V d dおよび（または）力ソード電圧 V s sから V g h、 V g 1電圧などを発生させている点がある。アノード電圧などはトランス 5 3 9 1で発生させ、この電圧から、 D CD Cコンバータ V g h、 V g 1電圧などが印加されることになる。

しかし、 V g h、 V g 1 はゲートドライバ回路 1 2の制御電圧であり、この電圧が印加されていないと、画素のトランジスタ 1 1はフローティング状態となってしまう。また、 V c c電圧がないと、ソースドライバ回路（ I C) 1 4もフローティング状態となり、誤動作と引き起こす。したがって、図 5 44に図示するように、 V g h、 V g l、 V c c電圧をパネルに印加した後、 T 1時間経過後、あるいは同時に V d d、 V s s電圧を印加する必要がある。

この課題に対して、本発明は図 54 5に図示する構成で解決している。図 54 5において、 5 4 1 3 aはトランス 5 3 9 1などから構成される電源回路である。 5 4 1 3 bは、電源回路 54 1 3 aからの電圧を入力し、 V g h、 V g l、 V c c電圧などを発生させる電源回路であり、 D CD Cコンバータ回路、レギユレータ回路などで構成される。 54 5 1 はスィッチである。サイリスタ、メカニカルリレー、電子リレー、トランジスタ、アナログスィッチなどが該当する。

図 54 5 ( a ) では、電源回路 5 4 1 3 aがまず、ァノード電圧（V d d ) およびカソード電圧（V s s ) を発生する。この発生時には、スイッチ 5 4 5 1 aがオープン状態となっている。したがって、表示パネルにはアノード電圧（V d d') は印加されない。電源回路 5 4 1 3 aで発生したァノード電圧（V d d) および力ソード電圧（V s s ) は電源回路 54 1 3 bに印加され、電源回路 54 1 3 bで V g h、 V g 1、 V c c電圧が発生させられ、表示パネルに印加される。 V g h、 V g 1、 V c c電圧を表示パネルに印加した後、スィッチ 54 5 l aがオン（クローズ）し、表示パネルにアノード電圧（V d d) が印加される。

図 54 5 ( a ) では、アノード電圧（V d d) のみをスィッチ 54 5 l aで遮断している。これは、アノード電圧（V d d) が印加されていなければ、 E L素子 1 5に電流を印加する経路が発生せず、また、ソースドライバ回路（ I C) 1 4に流れる経路も発生しないからである。したがって、表示パネルが誤動作あるいはフローティング動作することがない。

もちろん、図 5 4 5 ( b ) に図示するように、スィッチ 5 4 5 1 a、 54 5 1 bの両方をオンオフ制御することにより、表示パネルに印加する電圧を制御してもよい。ただし、スィッチ 54 5 1 a と 5 4 5 1 bは同時にクローズ状態にする力もしくは、スィッチ 5 4 5 l aがクローズした後、スィッチ 54 5 1 bがクローズ状態となるように制御する必要がある。

以上は、電源回路 54 1 3 aの V d d端子にスィツチ 5 4 5 1を形成または配置する構成であった。図 5 4 6はスィッチ 54 5 1を形成または配置しない構成である。アノード電圧（V d d) と V g h電圧が近似し、また、ァノード電圧（V d d) と V c c電圧が近似じている点、 V g h電圧が印加されていればゲートドライバ 1 2によりグート信号線 1 7 a、 1 7 bにオフ電圧 V g hが印加され、トランジスタ 1 1 (図 1の構成ではトランジスタ 1 1 b、トランジスタ 1 1 c、トランジスタ 1 1 d ) がオフ状態になることを利用している。トランジスタ 1 1がオフ状態であれば、駆動用トランジスタ 1 1 aから E L素子 1 5に流れる電流経路は発生せず、また、駆動用トランジスタ 1 1 aからソースドライバ回路（ I C) 1 4に流れるプログラム電流の経路も発生しないから、表示パネルが誤動作あるいは異状動作することがない。

アノード電圧（V d d) と V g h電圧が近似していると、抵抗 5 4 6 1 aでショ一トされていても抵抗にはほとんどで電流が流れない。したがって、電力ロスはほとんど発生しない。たとえば、アノード電圧（V d d ) = 7 (V) で、 V g h = 8 (V) とし、抵抗 5 4 6 1 aが 1 0 (K Ω ) とすれば、（ 8— 7) / 1 0 = 0. 1 となるから、抵抗 54 6 1 a に流れる電流は、 0. 1 (mA) である。

V g hはオフ電圧である。また、ゲートドライバ回路 1 2から出力される電圧であるので、使用する電流は小さい。本発明はこの性質を利用している。つまり、アノード電圧（V d d) 端子と V g h端子とを短絡した抵抗 54 6 1 aによって、グート信号線 1 7をオフ電圧（V g h) あるいはその近傍の電位に保持することができる。

したがって、ァノード電圧（V d d) から E L素子 1 5に流れる電流経路が発生することがなく、表示パネルに異状動作が発生しない。なお、ゲートドライバ回路 1 2のシフトレジスタ 1 4 1 (図 1 4を参照のこと）を動作させ、すべてのゲート信号線 Γ 7からオフ電圧（V g h) が出力されるように、制御することは言うまでもない。

その後、電源回路 54 1 3 bが完全動作し、電源回路 54 1 3 bから規定の V g h電圧、 V g 1電圧、 V c c電圧が出力される。

同様に、ァノード電圧（V d d) と V c c電圧が近似していると、柢抗 54 6 1 bでショートされていても抵抗にはほとんどで電流が流れない。したがって、電力ロスはほとんど発生しない。たとえば、アノード電圧（V d d) = 7 (V) で、 V c c = 6 (V) とし、抵抗 54 6 1 a が 1 0 (K Ω) とすれば、（ 7— 6 ) / 1 0 = 0. 1 となるから、抵抗 5 46 1 bに流れる電流は、 0. 1 (mA) である。また、 V c cはソースドライバ回路（ I C) 1 4で使用する電圧であるが、 V c cから消費される電流はソースドライバ回路（ I C) 1 4のシフトレジスタ回路などに使用される程度であり、わずかである。

本発明はこの性質を利用している。つまり、アノード電圧（V d d) 端子と V c c端子とを短絡した抵抗 54 6 l bによって、ソースドライパ回路（ I C) 1 4のスィッチ 48 1をオフ（オープン）状態にすることにより、単位トランジスタ 1 54には電流が流れ込まなくすることができる。したがって、アノード電圧（V d d) からソース信号線 1 8への電流経路は発生しないから、表示パネルに異状動作が発生しない。なお、ソースドライバ回路（ I C) 1 4のシフトレジスタを動作させ、すベてのソース信号線 1 7から単位トランジスタ 1 54の電流経路を切り離すように制御することは言うまでもない。

図 5 4 6において、カソード電圧（V s s ) 端子と V g 1端子間を抵抗（図示せず）で短絡しておいてもよい。この抵抗の短絡により、カソ一ド電圧（V s s ) の発生時にカソード電圧（ V s s ) が V g 1端子に印加される。したがって、ゲートドライバ回路 1 2が正常動作する。図 5 4 6ではァノ一ド電圧（V d d) で V g h端子を抵抗 54 6 1でショートするとしたが、駆動用トランジスタ 1 1 aが Nチヤンネルのトランジスタの場合は、ァノード電圧（V d d) と V g 1端子もしくは、カソード電圧（V s s ) と V g 1端子とをショートさせることは言うまでもない。

アノード電圧（V d d) と V g h電圧間、アノード電圧（V d d) と V c c電圧間などは比較的に高い抵抗でショート（接続）するとしたが、これに限定するものではない。抵抗 54 6 1をリレーあるいはアナログスィッチなどのスィッチに置き換えても良い。つまり、ァノード電圧（V d d) が発生した時点で、リレーがクローズ状態にしておく。したがつて、ァノード電圧（V d d) を V g h端子および V c c端子に印加される。次に、電源回路 54 1 3 bで V g h電圧、 V g 1電圧、 V c c電圧などが発生した時点で、リレーをオープン状態にし、アノード電圧（V d d ) と V g h端子、およぴァノード電圧（V d d) と V c c端子とを切り離す。

つぎに、図 2 6 0を用いて、本発明の E L表示パネルで使用する電源

(電圧）について説明をする。図 1 4でも説明をしたが、ゲートドライパ回路 1 2は、バッファ回路 1 4 2 とシフトレジスタ回路 1 4 1で構成される。ノッファ回路 1 4 2はオフ電圧（V g h ) とオン電圧（ V g 1 ) を電源電圧として使用する。一方、シフトレジスタ回路 1 4 1はシフトレジスタの電源 V GD Dとグラント（GND) 電圧を使用し、また、入力信号（C LK、 UD、 S T) の反転信号を発生させるための VRE F 電圧を使用する。また、ソースドライバ回路（ I C) 1 4は、電源電圧 V s とグランド（GND) 電圧を使用する。

ここで理解を容易にするため、電圧値を規定する。まず、アノード電圧 V d dを 6 (V) とし、カソード電圧 V s s を一 9 (V) とする（図 1などを参照のこと）。 GND電圧は 0 (V) とし、ソースドライバ回路の V s電圧は V d d電圧と同一の 6 (V) とする。 V g h l と V g h 2 電圧は V d dより 0. 5 (V) 以上 3. 0 (V) 以下とすることが好ましい。ここでは、 V g h l =V g h 2 = 8 (V) とする。

ゲートドライバ回路 1 2の V g h 1は、図 1のトランジスタ 1 1 cのオン抵抗を十分に小さくするため、低くする必要がある。ここでは、図 2 6 1の回路構成を容易にするため、 V g h 1 と絶対値が逆である V g 1 1 =_ 8 (V) にする。 VGDD電圧は、 V g hよりも低く、 GND 電圧よりも高くする必要がある。ここでは、図 2 6 1のように発生電圧回路を容易にし、回路コストを低減するため、 V g h電圧の 1 Z 2の 4

(V) にする。一方で、 V g 1 2電圧は、余り低くすると、トランジスタ l i bのリークを発生する危険性があるため、したがって、 VGDD 電圧と V G L 1電圧の中間電圧にすることが好ましい。ここでは、図 2 6 1のように発生電圧回路を容易にし、回路コストを低減するため、 V GDD電圧と絶対値が等しく、また反対極性である一 4 (V) にする。以上のように設定した電圧を発生する本発明の回路構成を図 2 6 1に図示している。以下、図 2 6 1について説明を行う。

バッテリーからの電圧 V 1〜V 2は、チャージポンプ回路を有するレギユレータ回路 2 6 1 1に入力される。具体的には V 1 = 3. 6 (V)、

V 2 = 4. 2 (V) である。レギユレータ回路 2 6 1 1は、入力された電圧をチャージポンプ回路 2 6 1 2 aで 4 (V) の定電圧 V aに変換する。この電圧が VGDD電圧となる。もちろん、図 2 6 1に図示するように、正電圧おょぴ負電圧を発生するチャージポンプ回路（レギユレ一タ機能なし） 2 6 1 2 aで +Vである 4 (V) と一 Vである一 4 (V) とを発生させてもよい。このー 4 (V) が V g 1 2電圧となる。チヤ一ジポンプ回路 2 6 1 2 aは V aの正方向と負方向電圧を発生するだけであるので構成が非常に容易である。したがって、低コスト化を実現できる。

レギユレータ回路 2 6 1 1からの出力電圧 V aはチャージポンプ回路 2 6 1 2 bに入力される。図 2 6 1に図示するように、正電圧および負電圧を発生するチャージポンプ回路（レギユレータ機能なし） 2 6 1 2 bで + 2 Vである 8 (V) と一 2 Vである一 8 (V) とを発生させてもよい。この一 8 (V) が V g h 1 と V g h 2電圧となる。一 2 V電圧が

V g 1 1電圧となる。チャージポンプ回路 2 6 1 2 bは V aの 2倍の正方向と 2倍の負方向電圧を発生するだけであるので構成が非常に容易である。したがって、低コスト化を実現できる。

以上のように、本発明は、基準となる電圧 V aを定倍（ 2倍、 3倍など）することにより V g h電圧などを発生することに特徴を有する。

V d dおよび V s s電圧の発生回路を図 2 6 2に図示する。 V d d電圧および V s s電圧の発生回路は、図 1 1 9でも説明した。図 2 6 2はトランス回路を用いる構成である。バッテリ一からの電圧 V 1〜V 2は、チャージポンプ回路を有するレギユレータ回路 2 6 1 1に入力される。レギユレータ回路 2 6 1 1は、入力された電圧をチャージポンプ回路 2 6 1 2 aで 4 (V) の定電圧 V aに変換する。 V a電圧（図 2 6 1 と共通）は、スイッチング回路 2 6 2 1でスイッチンされ交流化される。この交流信号はトランス 2 6 2 2からなる回路で電位変換され、電位変換された電圧は平滑化回路 2 6 2 3で直流電圧に変換される。変換された電圧が V d dと V s s となる（トランスで電位シフトが行えるため）。図 2 6 3は本発明の表示パネルの電源回路の出力電圧を図示したものである。プリチャージ電圧 V p cは V s電圧と GND電圧間で動作する電子ポリゥム 5 0 1で発生する。また、 VRE F電圧は、 VGDD電圧と GND間に配置された抵抗（R l、 R 2 ) によって発生する。なお、 VR E F電圧にはコンデンサ Cを配置し、安定化させる。

この電圧が VGDD電圧となる。もちろん、図 2 6 1に図示するように、正電圧おょぴ負電圧を発生するチャージポンプ回路（レギユレータ機能なし） 2 6 1 2 aで + Vである 4 (V) と一 Vである一 4 (V) とを発生させてもよい。この一 4 (V) が V g 1 2電圧となる。チャージポンプ回路 2 6 1 2 aは V aの正方向と負方向電圧を発生するだけであるので構成が非常に容易である。したがって、低コスト化を実現できる。以下では、主として図 1 2 7〜 1 4 2を参照しながら、マトリックス状に配置された E L素子 1 5および駆動用トランジスタ 1 1 a と、プログラム電圧信号を発生する電圧階調回路 1 2 7 1、プログラム電流信号を発生する電流階調回路 1 6 4、およびプログラム電圧信号とプログラム電流信号との切り換えを行うスィッチ 1 5 1 a、 1 5 1 bを有する、駆動用トランジスタ 1 1 aに信号を印加するドライブ回路手段とを具備した、 E L表示装置について説明する。

なお、主として図 1 2 7〜1 4 2を参照しながら、マトリックス状に配置された E L素子 1 5および駆動用トランジスタ 1 1 aが形成され、駆動用トランジスタ 1 1 aに信号を印するソース信号線 1 8を有する E L表示装置の駆動方法であって、 1水平走査期間は、電圧信号をソース信号線 1 8に印加する A期間と、電流信号をソース信号線 1 8に印加する B期間とを有し、 B期間は、 A期間の終了後あるいは同時に開始される、 E L表示装置の駆動方法についても説明する。

本発明のプリチャージ駆動では所定電圧をソース信号線 1 8に印加する。また、ソースドライバ I Cはプログラム電流を出力するとした。しかし、本発明は、プリチャージ駆動を階調に応じて出力電圧を変化させてもよい。つまり、ソース信号線 1 8に出力するプリチャージ電圧はプログラム電圧となる。ソースドライバ I C内にこのプリチヤ一ジ電圧のプログラム電圧回路 1 2 7 1を導入した回路構成が図 1 2 7である。図 1 2 7は 1つのソース信号線 1 8に対応する 1出力回路プロック図である。階調.に.応じてプログラム電流を出力する電流階調回路 1 6 4と、階調に応じたプリチャージ電圧を出力する電圧階調回路 1 2 7 1で構成される。電流階調回路 1 6 4と電圧階調回路 1 2 7 1には映像データが印加される。電圧階調回路 1 2 7 1 の出力はスィッチ 1 5 1 a、 1 5 1 bがオンすることによりソース信号線 1 8に印加される。スィッチ 1 5 1 aはプリチャージィネーブル（プリチャージ E N B L ) 信号と、プリチャージ信号（プリチャージ S I G) で制御される。

電圧階調回路 1 2 7 1は、サンプルホールド回路、 D A回路などで構成される（図 3 0 8を参照のこと）。デジタルの映像データに基づいて、 DA回路によりプリチャージ電圧に変換される。この変換されたプリチヤージ電圧は、サンプルホールド回路によりサンプルホールドされ、ォぺアンプを介してスィッチ 1 5 1 aの一端子に印加される。なお、 DA 回路は電圧階調回路 1 2 7 1ごとに構成または形成する必要がなく、ソースドライバ回路（ I C) 1 4の外部に D A回路を構成し、この DA回路の出力を電圧階調回路 1 2 7 1内でサンプルホールドしてもよい。また、ポリシリコン技術で形成してもよい。

電圧階調回路 1 2 7 1の出力は、図 1 2 8に図示するように、 1 Hの最初に印加される（記号 Aで示す）。その後、電流出力回路 1 6 4によりソース信号線にプログラム電流が供給される（記号 Bで示す）。つまり、プリチャージ電圧により概略のソース信号線電位まで電圧設定される。したがって、駆動用トランジスタ 1 1 aは目的電流に近い値まで、高速に設定される。その後、電流階調回路 1 6 4が出力するプログラム電流により駆動用トランジスタ 1 1 aの特性バラツキを補償する目的電流（=プログラム電流）まで設定される。

プリチャージ電圧信号が印加される A期間は、 1 Hの 1 Z 1 0 0以上

1 Z 5以下の期間が好ましい。または、 0. 2 ^ 3 6 0以上 1 0 ^ 3 6 c以下の期間に設定することが好ましい。したがって、 A期間以外が B 期間のプログラム電流の印加期間である。 A期間が短いとソース信号線 1 8の電荷の充放電が十分に行われないため、書き込み不足が発生する。一方、長すぎると電流印加期間（B) が短くなり十分にプログラム電流を印加することができない。したがって、駆動用トランジスタ 1 1 aの電流捕正不足となる。電圧印加期間（A期間）は、 1 Hの最初から実施することが好ましいが、これに限定されない。たとえば、 1 Hの終わりのブランキング期間から開始してもよい。また、 1 Hの途中に A期間を実施してもよい。つまり、 1 Hのいずれかの期間に電圧印加期間を実施すれはよい。しかし、好ましくは、電圧印加期間は、 1 Hの最初から 1 /4 H (0. 2 5 H) の期間内に実施することが好ましい。

図 1 2 8の実施例では、電圧プリチャージ（A) の期間後、電流を印加（B期間）するとしたがこれに限定するものではない。たとえば、図 1 2 9 ( a ) に図示するように、 1 Hの期間のすべてを（あるいは大半を、あるいは過半数を）電圧プリチャージ（*A) 期間としてもよい。図 1 2 9 ( a ) の * Aの期間は、 1 Hの期間が電圧プログラムを実施している。 *Aの期間は、低階調の領域である。低階調の領域で電流プ口グラムを実施してもプログラムされる電流が微小のため、ソース信号線 1 8の寄生容量の影響により、ソース信号線 1 8の電位変更を実施することができない。つまり、 T F T 1 1 a (駆動用トランジスタ）の特性補償を行うことができない。また、電流プログラム方式では、プログラム電流 I と輝度 Bとが線形の関係にある。そのため、低階調領域で 1 階調に対する輝度変化が大きすぎる。したがって、低階調領域で階調飛びが発生しやすい。

この課題に対して本発明では、図 1 2 9 ( a ) に図示するように、低階調領域で 1 Hの期間にわたり電圧プログラムを実施している（ * Aで図示している）。低階調領域における領域で電圧プログラムの電圧ステップきざみを小さくしている。画素 1 6の TF T 1 1 aに印加する電圧を一定ステップにすると、 T F T 1 1 aの E L素子 1 5への出力電流は概略 2乗特性となる。したがって、印加電圧に対する輝度 B (輝度 Bは E L素子 1 5への出力電流に比例する）は、人間の視感度は直線的となる（人間の視感度は、 2乗特性の時に低ステップで変化していると認識するためである）。

電圧プログラム方式では、 T F T 1 1 aの特性補償を良好に実施することができない。しかし、低階調領域では、表示画面 1 44の表示輝度が低いため、特性捕償不足による表示ムラが発生しても視覚的に認識されることはない。一方で、電圧プログラム方式では、ソース信号線 1 8 の充放電を良好に実施することができる。そのため、低階調領域でも十分にソース信号線 1 8の充放電を実施でき、適正な階調表示を実現できる。

図 1 2 9 ( a ) でも理解できるように、ソース信号線 1 8の電位がァノード電位（V d d) に近い場合に、 1 Hの期間のすべてに（大半に）電圧が印加される。ソース信号線 1 8の電位が 0 (V) に近くなると、電圧プログラム（A期間）と電流プログラム（B) が 1 Hの期間内に実施される。なお、ソース信号線 1 8の電位が 0 (V) に近い場合（高階調領域）では、 1 Hの期間中のすべての期間にわたり、電流プログラムを実施してもよい。

図 1 2 9 ( a ) の * A以外の期間は、 1 Hの一定期間（Aで示す）に電圧プログラムによる電圧をソース信号線 1 8に印加し、その後、 Bの期間に電流プログラムによる電流を印加している。以上のように A期間の電圧の印加により画素 1 6の TF T l l aのグート電位に所定電圧を印加し、おおよそ E L素子 1 5に流す電流が所望値になるようにしている。その後、 B期間のプログラム電流により、 E L素子 1 5に流れる電流が所定値となるようにしている。 *A期間は、 1 H期間の全般にわたり電圧プログラムが実施されている（電圧が印加されている）。

図 1 2 9 ( a ) は、画素 1 6の T F T l l a (駆動用トランジスタ）が Pチャンネルの場合のソース信号線 1 8への印加信号波形である。しかし、本発明はこれに限定するものではない。画素 1 6の T F T l l a が Nチャンネルであってもよい（たとえば、図 1を参照のこと）。この場合は、図 1 2 9 ( b ) に図示するように、ソース信号線 1 8の電位が 0 ( V ) に近い場合に、 1 Hの期間のすべてに（大半に）電圧が印加される。ソース信号線 1 8の電位がァノード電圧（V d d )に近くなると、電圧プログラム（A期間）と電流プログラム（B ) が 1 Hの期間に実施される。

なお、ソース信号線 1 8の電位が V d dに近い場合（高階調領域）では、 1 Hの期間中のすべての期間にわたり、電流プログラムを実施してもよい。

本発明では、駆動用トランジスタ 1 1 aは Pチャンネルとして説明するがこれに限定するものではなく、駆動用トランジスタ 1 1 aは Nチヤンネルであってもよいことはいうまでもない。説明を容易にするために、駆動用トランジスタ 1 1 aが Pチヤンネルトランジスタであるとして説明を行うだけである。

図 1 2 8、図 1 2 9などの本発明の実施例では、主として低階調領域は電圧プログラムが主で画素に書き込みがされる。中高階調領域は、電流プログラムが主で書き込みが行われる。つまり、電流と電圧駆動の両方のよいところの融合を実現できる。なぜなら、低階調領域は、電圧により所定階調表示される。これは、電流駆動では書き込み電流が微小のため、 1 H最初に印加した電圧（電圧駆動あるいはプリチャージ駆動による。プリチャージ駆動と電圧駆動は概念的には同一である。大きく差別化するならば、プリチヤ一ジ駆動は印加する電圧に種類が比較的少なく、電圧駆動は印加する電圧の種類が多いと言うべきである）が支配的となるからである。

中階調領域は、電圧により書き込んだ後、電圧のずれ量を、プロダラム電流で捕償する。つまり、プログラム電流が支配的となる（電流駆動が支配的である）。高階調領域は、プログラム電流で書き込む。プログラム電圧印加は不要である。印加した電圧がプログラム電流で書き換えられるからである。つまり、電流駆動が圧倒的に支配的である（図 1 3 0 ( b ) 、図 1 3 1などを参照のこと）。もちろん、電圧を印加してもよいことは言うまでもない。 '

図 1 2 7で電圧階調回路の出力と電流階調回路（プリチャージ回路も含む）の出力とを端子 1 5 5でショートして構成することができるのは、電流階調回路は高インピーダンスであることによる。つまり、電流階調回路は高インピーダンスのため、電圧階調回路からの電圧が電流階調回路に印加されても、回路に問題点（短絡で過電流が流れるなど）が発生することがない。

したがって、本発明で電圧出力と電流出力状態とを切り換えるとしたがこれに限定するものではない。電流階調回路 1 6 4からプログラム電流の出力した状態で、スィッチ 1 5 1 (図 1 2 7を参照）をオンして、電圧階調回路 1 2 7 1の電圧を端子 1 5 5に印加してもよいことは言うまでもない。

スィッチ 1 5 1を閉じて端子 1 5 5に電圧と印加した状態で、電流階調回路 1 6 4からプログラム電流を出力してもよい。電流階調回路 1 6 4は高ィンピーダンスであるので回路的には問題がない。以上の状態も本発明は電圧駆動状態と電流駆動状態とを切り換えているという動作の範疇である。本発明は電流回路と電圧回路の性質をうまく利用している。このことは、他のドライバ回路にない特徴ある構成である。

図 1 3 0に図示するように、 1 H期間に印加するプログラムを電圧または電流の一方にしてもよいことは言うまでもない。図 1 3 0において、 * Aの期間は電圧プログラムが実施された 1 H期間であり、 Bの期間は電流プログラムが実施されている 1 H期間である。主として低階調領域では電圧プログラムが実施され（* Aで示す）、中間調以上の領域では電流プログラムが実施される（Bで示す）。以上のように、階調あるいはプログラム電流の大きさに応じて、電圧駆動を選択するか電流駆動を選択するかを切り換えても良い。

図 1 2 7の本発明の実施例では、電圧階調回路 1 2 7 1 と電流階調回路 1 6 4には、同一の映像 D a t aが入力されている。したがって、映像 D a t aのラッチ回路は電圧階調回路 1 2 7 1 と電流階調回路 1 64 と共通でよい。つまり、映像 D a t aのラツチ回路は電圧階調回路 1 2 7 1 と電流階調回路 1 6 4とに独立に設ける必要はない。共通の映像 D a t aラツチ回路からのデータに基づき、電流階調回路 1 64または（および）電圧階調回路 1 2 7 1がデータを端子 1 5 5に出力する。

図 1 3 2は本発明の駆動方法のタイミングチャートである。図 1 3 2 において、（a ) の D A T Aは画像データである。（b) の C LKは回路クロックである。（ c ) の P e n t 1 は、プリチャージのコントロール信号である。 P e n t 1信号が Hレベルの時は、電圧駆動のみモード状態になり、 Lレベルの時、電圧 +電流駆動モードになる。（d) の P t cはプリチャージ電圧あるいは電圧階調回路 1 2 7 1からの出力の切り換え信号である。 P t c信号が Hレベルの時は、プリチャージ電圧などの電圧出力がソース信号線 1 8に印加される。 P t c信号が Lレベルの時は、電^階調回路 1 6 4からのプログラム電流がソース信号線に出力される。

たとえば、データ D ( 2 ) 、 D ( 3 ) 、 D ( 8 ) の時は、 P e n t 1 信号が Hレベルであるから、ソース信号線 1 8に電圧階調回路 1 2 7 1 から電圧が出力される（A期間）。 P c n t 1が Lレベルの時は、ソース信号線 1 8にはまず、電圧が出力され、その後、プログラム電流が出力される。電圧が出力される期間を Aで示し、電流が出力される期間を Bで示す。電圧を出力する期間 Aは、 P t c信号で制御される。 P t c 信号は、図 1 2 7のスィッチ 1 5 1 のオンオフを制御する信号である。

P e n t 1信号が Hレベルの時は、電圧駆動のみモード状態になり、 L レベルの時、電圧 +電流駆動モードになると説明した。' 電圧を印加する期間は、点灯率あるいは階調に応じて変化させることが好ましい。低階調の時は、電流駆動では画素にプログラム電流を完全に書き込むことができない。したがって、電圧駆動を実施することが好ましい。電圧を印加する期間を長くすることによって、電圧 +電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。低点灯率の場合は、低階調状態の画素が多い。したがつて、低階調状態（低点灯率）の場合も、電圧を印加する期間を長くすることによって、電圧 +電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。

以上のように、電圧 +電流駆動モードであっても、点灯率あるいは画素に書き込む階調データ（映像データ）に応じて、電圧駆動状態の期間を変化させることが好ましい。つまり、 E L素子 1 5に流す電流を小さくするときは（本発明では低点灯率範囲）、電圧駆動モード期間を長くし、 E L素子 1 5に流す電流を大きくするときは（本発明では高点灯率範囲）、電圧駆動モード期間を短くするか、もしくは' なし' にするように制御あるいは調整もしくは装置を構成する。なお、点灯率の意味あるいは点灯率状態に関しては、本明細書内で詳細に説明しているので省略する。また、電圧 +電流駆動モードにおいて電圧駆動モードに印加（動作）期間を、 d u t y比、基準電流比などを制御あるいは調整もしくは装置を構成してもよいことは言うまでもない。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。図 1 2 7などの電圧出力と電流出力を有する実施例において、電圧階調回路 1 2 7 1の出力階調数と電流階調回路 1 6 4の出力階調数とは、一致している必要はない。たとえば、電圧階調回路 1 2 7 1の出力階調数が 1 2 8階調で、電流階調回路 1 6 4の出力階調数が 2 5 6階調であつてもよい。 'この場合は、電流階調回路 1 6 4の一部の階調に、. 電圧階調回路 1 2 7 1の階調が対応する。たとえば、電流階調回路 1 6 4の 0 階調目から 1 2 7階調目に、電圧階調回路 1 2 7 1の 0階調目から 1 2 7階調目が対応する実施例が例示される。この実施例では、電流出力回路 1 6 4の 1 2 8階調目から 2 5 5階調目には、電圧階調回路 1 2 7 1 の出力はない。また、電流階調回路 1 6 4の奇数番目の階調に、電圧階調回路 1 2 7 1の階調が対応する実施例が例示される。

なお、図 1 2 7は、 1出力端子のブロック図であるとして説明しているが、これは説明を容易にするためである。たとえば、 1つの電圧出力回路 1 2 7 1 と 1つの電流出力回路 1 6 4をソースドライバ回路（ I C) 1 4内に形成し、これらの回路の出力電流または出力電圧を、アナログスィッチなどを用いて、複数の出力端子 1 5 5から 1つの出力端子 1 5 5を選択して、あるいは複数の出力端子 1 5 5を同時に選択して出力できるように構成することは容易である。

本発明は、電圧階調回路 1 2 7 1から出力する電圧信号の出力期間を、階調に対応して変化させてもよいことは言うまでもない。たとえば、 0 階調目から 1 2 7階調目までは、電圧階調回路 1 2 7 1から出力する電圧信号の出力期間を 1 /z s e c とし、 1 2 8階調目から 2 5 5階調目までは、電圧階調回路 1 2 7 1から出力する電圧信号の出力期間を 0. 5 s e c とする実施例が例示される。もちろん、 0階調目から 2 5 5階調目を、電圧階調回路 1 2 7 1から出力する電圧信号の出力期間を比例的にあるいは非線形的に変化させてもよいことは言うまでもない。以上の事項は、電流階調回路； L 6 4にも適用することができる。たとえば、 0階調目から 1 2 7階調目までは、電流階調回路 1 6 4から出力する電流信号の出力期間を S O s 'e c とし、 1 2 8階調目から 2 5 5 階調目までは、電流出力回路 1 6 4から出力する電流信号の出力期間を 2 0 μ s e c とする実施例が例示される。もちろん、 0階調目から 2 5 5階調目を、電流階調回路 1 6 4から出力する電流信号の出力期間を比例的にあるいは非線形的に変化させてもよいことは言うまでもない。以上の実施例では、階調に対応して、電流階調回路 1 6 4と電圧階調回路 1 2 7 1の一方の出力信号期間あるいは両方の出力信号期間を変化させるとした。しかし、本発明はこれに限定するものではない。たとえば、点灯率、 d u t y比、基準電流比あるいは基準電流の大きさ、ゲート信号線 1 7の出力電圧の大きさ、ァノード電圧あるいはカソード電圧の大きさなどに対応して、電流階調回路 1 6 4と電圧階調回路 1 2 7 1 の一方の出力信号期間を変化あるいは制御してもよいことは言うまでもない。

また、本発明の実施例において、電流階調回路 1 6 4と電圧階調回路 1 2 7 1の一方の出力信号期間を固定にして、他方を回路（ 1 6 4、 1 2 7 1 )の出力信号期間などを変化させてもよいことは言うまでもなレ、。以上の事項は、本発明の他の実施例にも適用することができることは言うまでもない。

図 1 3 2.において、電圧出力期間 Aと電流出力期間 Bとを切り換えるとしたが、これに限定するものではない。プログラム電流の出力した状態で、スィッチ 1 5 1 (図 1 2 7を参照）をオンして、電圧階調回路 1 2 7 1の電圧を端子 1 5 5に印加してもよいことは言うまでもない。また、スィッチ 1 5 1を閉じて端子 1 5 5に電圧と印加した状態で、電流階調回路 1 6 4からプログラム電流を出力してもよい。 A期間後にスィツチ 1 5 1をオープンにする。以上のように電流階調回路 1 6 4は高ィンピーダンスであるので電圧回路と短絡状態にしても回路的には問題がない。

図 1 3 3は P t c信号の H期間を変化させることにより、ソース信号線 1 8に電圧を出力する期間を可変するものである。 H期間は、階調番号などにより変化させる。たとえば、 D ( 7) では、 1； 0；信号は 111 の期間 Lレベルである。したがって、図 1 2 7のスィッチ 1 5 1は 1 H の期間オープン状態である。したがって、 1 H期間には電圧は印加されず、常時電流プログラム状態である。また、 D ( 5) では P t c期間は他の 1 H期間よりも長くなつている。したがって、電圧を印加する A期間は長く設定されている。

以上の実施例では、電流駆動状態と電圧駆動状態とを切り換えるものである。しかし、本発明はこれに限定されない。図 1 3 4の実施例では、 P t c信号はない。したがって、 P e n t 1信号で制御される。そのため、 H期間は電圧駆動が実施され、 L期間は電流駆動が実施される。電圧プログラムは、 RGBの E L素子 1 5の発光効率により、ソース信号線 1 8に出力する電圧値を変更する必要がある。図 1の画素構成を例示すれば駆動用トランジスタ 1 1 aのグート端子に印加する電圧（プ口グラム電圧）は駆動用トランジスタ 1 1 aが出力する電流により異なるからである。駆動用トランジスタ 1 1 aの出力電流は E L素子 1 5の発光効率で異ならせる必要がある。本発明のソースドライバ I C 1 4を汎用性があるものとするためには、 E L表示パネルの画素サイズが異なつていても、あるいは E L素子 1 5の発光効率が異なっていても、設定あるいは調整により対応する必要がある。

電圧階調回路 1 2 7 1は、ァノード電圧（V d d ) を原点として電圧を出力する。この状態を図 1 3 5に示す。ァノード電圧（V d d) は駆動用トランジスタ 1 1 aの動作原点である。なお、説明を容易にするため、図 1に図示するような駆動用トランジスタ 1 1 aが Pチヤンネルの構成であるとして説明をする。駆動用トランジスタ 1 1 aが Nチャンネルの場合も、原点位置が変化するだけであるので説明を省略する。したがって、説明を容易にするため、駆動用トランジスタ 1 1 aは Pチャンネルの場合を例にあげて説明をする。

図 1 3 5において、横軸は階調である。本発明では電圧階調回路 1 2 7 1の出力階調は 2 5 6 ( 8ビット）階調であるとして説明をする。縦軸はソース信号線 1 8への出力電圧である。図 1 3 5では、階調番号に比例してソース信号線 1 8の電位は低くなる。

ソース信号線 1 8の電圧は、駆動用トランジスタ 1 1 aのゲート端子電圧である。駆動用トランジスタ 1 1 a の出力電流は、ゲート端子電圧に非線形で変化する。一般的に図 1 3 5のようにソース信号線 1 8に電圧を印加すると、駆動用トランジスタ 1 1 a の出力電流は、印加電圧に対して 2乗特性で変化する。つまり、図 1 3 5では階調に対するソース信号線 1 8の電位は比例しているが、駆動用トランジスタ 1 1 aの出力電流（E L素子 1 5に流れる電流）は、ほぼ 2乗特性となる。

図 1 3 5の回路構成は、回路構成などが容易である。しかし、 E L素子 1 5に流れる電流は階調番号に比例しない。駆動用トランジスタ 1 1 aに線形に変化する電圧を印加（図 1 3 5の実施例の場合など）すると、トランジスタ 1 1 aの 2乗特性により、出力電流は印加電圧の 2乗に比例して出力されるからである。し-たがって、階調番号が小さい時はトランジスタ 1 1 aの出力電流の変化が小さく、階調番号が大きくなるにつれて、急激に大きくなる。したがって、階調番号に対する出力電流の精度が変化する。

この課題を解決する構成が図 1 3 6である。図 1 3 6では、階調番号が小さい時には、ソース信号線 1 8への出力電圧の変化が大きい。また、階調番号が小さくなるほどソース信号線 1 8への電圧変化割合は大きくなる。一方、階調番号が大きく（ 2 5 6番目に近づく）なると、ソース信号線 1 8への出力電圧の変化が小さくなるように構成している。したがって、階調番号に対するソース信号線出力電流の関係は非線形となる。この非線形特性は、駆動用トランジスタ 1 1 aのゲート端子電圧に対する E L素子 1 5への出力電流特性と組合せることにより、 '線形になるようにしている。つまり、階調番号の変化に対する駆動用トランジスタ 1 1 aの E L素子 1 5への出力電流は線形となるように調整している。電流プログラム方式は、階調番号に対する E L素子 1 5に流れる電流は線形の関係にある。図 1 3 6の構成（方式）は電圧プログラム方式である。図 1 3 6では電圧プログラム方式であるが、階調番号に対する E L素子 1 5に流れる電流は線形の関係である。したがって、図 1 2 7、図 1 2 8のように電流プログラム方式と電圧プログラム方式とを組み合わせた構成（方式）において、マッチングがよい。

図 1 3 6は階調番号に対する駆動用トランジスタ 1 1 aの出力電流 I eがほぼリニアに変化するようにしている。したがって、階調番号に対するソース信号線出力電圧の関係は、階調番号が小さい時はあらく、大きくなるにつれて細かく変化するようにしている。階調番号を Kとし、ソース信号線 V s とした時、変化カーブ式は、図 1 3 6に図示するようにソース信号線電圧 V s = A/ (K · K) となるようにする。なお、 A は比例定数である。もしくは、ソース信号線電圧 V s = AZ (B · K · K+ C . K + D) もしくは V s =A/ (B ' K ' K+ C) となるようにする。なお、 D、 B、 C、 Aは定数である。

以上のように、変化カーブ式を構成することにより、変化カープ式とソース信号線電圧 V sに対する駆動用トランジスタの出力電流 I eを掛け合わせた時に、 V sに対する I eが線形の関係とすることができる。図 1 3 6では、変化カーブ式が曲線となる。そのため、変化カーブを作成することが比較的困難である。この課題に対しては、図 1 3 7に図示するように複数の直線で変化カープ式を構成することが適切である。つまり、 2つ以上の傾きの直線で変化カープを構成する。

図 1 3 6では、階調番号が小さい範囲では、ソース信号線 1 8の出力電圧のきざみは大きくし（Aで示す）、階調番号が大きい範囲では、ソース信号線 1 8の出力電圧のきざみは小さくする（Bで示す）。図 1 3 6の変化カープでは、階調番号 Kに対する駆動用トランジスタ 1 1 aの出力電流 I eは非線形の関係となり、また、複数の非線形の出力を組み合わせたものとなる。しかし、階調番号 Kに対する出力電流 I eの関係は線形に近い範囲が多くなる。したがって、電流プログラム駆動との組み合わせも容易である。

図 1 3 6において、電圧階調回路 1 2 7 1 と電流階調回路 1 6 4を 1 つのソースドライバ回路（ I C ) 1 4内に形成するように図示しているがこれに限定するものではない。本発明は、電圧階調回路 1 2 7 1 と電流階調回路 1 6 4とを有することを特徴としている。したがって、 1本のソース信号 1 8に一端に電圧階調回路（用 I C ) 1 2 7 1を配置または形成もしくは実装し、前記ソース信号線の他端に電流階調回路（用 I C ) 1 6 4を配置または形成もしくは実装してもよい。つまり、本発明は、任意の i素に電流プログラムと電圧プログラムを実施できる構成もしくは方法であればいずれの構成でもよい。

電圧プログラムを実施するドライバ回路（ I C ) 1 4は逆 1 . 5乗から 3 . 0乗のガンマ特性とする。つまり、駆動用トランジスタ 1 1 aのゲート電圧の変化ステップに対応して等間隔の電流増加を実現できるようにする。駆動用トランジスタ 1 1 aの V— I特性は略 2乗特性であるからである（電圧 V変化に対して、出力電流 I は略 2乗特性で変化するからである）。さらに、電圧プログラムを実施するドライバ回路（ I C) のガンマ特性は逆 1. 8乗から 2. 4乗のガンマ特性とすることが好ましい。

電圧プログラムを実施するドライバ回路（ I C) のガンマ特性はプログラムブルに構成しておくことが好ましい。また、駆動用トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、ガンマ特性カープの原点はァノード電圧 V d dあるいは V d d近傍とする。駆動用トランジスタ 1 1 aが Nチャンネルトランジスタの場合は、ガンマ特性カーブの原点は力.ソード電圧 V s sまたは回路 1 4のグランドもしくはこれらの近傍電位とする。

以上の事項は、図 1 2 7〜図 1 4 3、図 2 9 3、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 44などについても適用できることは言うまでもない。つまり、プリチャージ回路にあっても、プリチャージ回路（用 I C) をソース信号線 1 8の一端に形成または配置し、電流プログラム方式のソースドライバ回路（ I C) 1 4を前記ソース信号線 1 8の他端に配置または形成してもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

また、電圧階調回路 1 2 7 1 (プリチャージ回路）の変化と電流階調回路 1 6 4とは同期させる。つまり、電圧階調回路 1 2 7 1 (プリチヤージ回路）の変化が電流階調回路 1 6 4の変化に対応するように変ィ匕させる。電圧階調回路 1 2 7 1による画素 1 6の駆動用トランジスタ 1 1 aの出力電流の目標値（期待値）が 1 μ Αであれば、電流階調回路 1 6 4による画素 1 6の駆動用トランジスタ 1 1 aの目標値（期待値）が 1 Aとなるように階調制御する。したがって、電流階調回路 1 6 4の階調データの値と電圧階調回路（プリチャージ回路） 1 2 7 1の階調データとがー致するように構成することが好ましい。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。また、同期をさせることが好ましい。

本発明はすべてのソース信号線 1 8に電圧プログラム（プリチャージ）と電流プログラムの两方を実施することに限定するものではない。いずれか一方を実施できるものでもよい。たとえば、奇数画素列に電圧プログラム（プリチャージ）を実施し、偶数画素列に電流プログラムを実施できるものでもよい。このような構成であっても画質の低下はほとんどない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

図 1 3 5の実施例では、階調番号が 0の時は、ソース信号線 1 8の電位がァノード電位（V d d ) となっていない。駆動用トランジスタ 1 1 aは立ち上がり電圧までは出力電流が 0またはほぼ 0である。この立ち上がり電圧までの範囲が Cの領域である。したがって、 Cの領域はブランクとなるので、階調番号数が一定の場合、図 1 3 5などに比較して相対的にソース信号線の出力電圧きざみを細かくすることができる。

図 1 3 8 の関係（階調番号 0の時、ソース信号線 1 8の電位は原点（ァノ一ド電位）でない関係）と、図 1 3 6の非直線の関係、図 1 3 7の複数の関係式を組合せる関'係、図 1 3 5の直線の関係などは、相互に組合せても良いことは言うまでもない。

電圧プログラムは、 R、 G、 Bの E L素子 1 5の発光効率により、ソース信号線 1 8に出力する電圧値を変更する必要がある。図 1 の画素構成を例示すれば駆動用トランジスタ 1 1 aのグート端子に印加する電圧 (プログラム電圧）は駆動用トランジスタ 1 1 aが出力する電流により異なるからである。駆動用トランジスタ 1 1 aの出力電流は E L素子 1 5の発光効率で異ならせる必要がある。本発明のソースドライバ I C 1 4を汎用性があるものとするためには、 E L表示パネルの画素サイズが異なっていても、あるいは E L素子 1 5の発光効率が異なっていても、設定あるいは調整により対応する必要がある。

図 1 3 1は、電圧駆動において、電圧の基準は V d dであるという点を利用した回路構成である。図 1 3 5から図 1 3 8の縦軸である電圧の大きさ V d dを固定して変化させる。したがって、階調番号の範囲（2 5 6階調 = 2 5 6きざみ）を一定とした場合でも、縦軸の電圧の大きさを調整することができ、ソースドライバ回路（ I C) 1 4を汎用的にすることができる。

図 1 3 1は電子ボリウム 5 0 1の電圧範囲は、 V d dから V b vである。したがって、オペアンプ 5 0 2 aの出力電圧 V a dは V d dから V b vの値が出力される。 V b Vはソースドライバ回路（ I C) 1 4の外部より入力される。また、 I C (回路） 1 4内部で発生させてもよい。電子ポリウム 5 0 1のスィッチ Sは 8ビットの制御データ（階調番号）をデコーダ回路 5 3 2でデコードされ該当のスィツチ Sが閉じ、電圧 V d dから V b V間の電圧が V a dから出力される。電圧 V a dが図 1 3 5から図 1 3 8の縦軸である電圧となる。

したがって、 V b Vを変化させるとにより容易に V a dを変化あるいは調整できる。つまり、図 1 3 9に図示するように、縦軸は、 V d d 電圧を V b v電圧の範囲となる。以上の図 1 3 1の回路構成は、図 1 4 0に図示するように R G Bごとに設けられる。なお、 RGBの E L素子 1 5の発光効率のパランスがとれ、 RGB電流 I c力 I c r ： l e g : I c b = 1 ： 1 ： 1の時、ホワイトパランスが取れる場合は、 R G Bで共通で 1つの回路構成（図 1 3 1 ) でもよいことは言うまでもない。また、 Rと G、 Gと B、 Bと Rというように複数の I c電流発生回路を共通にしてよい。なお、 V b vなどは点灯率、基準電流比、 d u t y比に応じて変化させてもよいことは言うまでもない。

図 7 7、図 7 8などは電流プログラム回路用に 2段のラツチ回路 7 7 1を有している。本発明のソースドライバ回路（ I C ) 1 4は電流プログラム回路と、電圧プログラム回路の両方を具備している。

図 1 3 1などはァノード電圧 V d dを原点とするものであった。図 1 4 1はァノード電位に該当する電圧も調整できるようにするものである。電子ボリゥム 5 0 1の端子 V d dにオペアンプ 5 0 2 cからの電圧を印加している。印加する電圧は V b V hである。電子ボリゥム 5 0 1の下限電圧は、 V b v lである。したがって、ソース信号線 1 8に印加される電圧範囲は、図 1 4 2に図示するように V b v h以下 V b v 1以上となる。他の事項は他の実施例と同一あるいは類似であるので説明を省略する。

図 1 3 8でも説明したが、駆動用トランジスタ 1 1 aなどには Cで示す立ち上がり電圧がある。立ち上がり電圧以下は黒表示（駆動用トランジスタ 1 1 aが E L素子 1 5に電流を供給しない）である。図 1 4 3は、図 1 3 8の。ブランクを発生させる回路である。 Cプランクの電圧範囲は、 P kデータで調整する。 P kデータは 8ビットである。この P kデータと階調番号データ D a t a とが加算回路 3 7 3 1で加算される。加算されたデータは 9ビットとなり、デコーダ回路 5 3 2に入力され、出コードされて電子ポリウム 5 0 1 の該当スィツチ Sを閉じさせる。

図 2 9 3はプリチャージ電圧（プログラム電圧と同義あるいは類似）を発生する回路の他の実施例である。抵抗は拡散抵抗あるいはポリシリ抵抗で構成する。ただし、抵抗値もばらつきが発生する場合は、所定抵抗値が得られるようにトリミングなどを実施する。トリミングに関しては図 1 6 2から図 1 7 3で説明をしたので説明を省略する。

実施例では抵抗ァレイ 2 9 3 1の内蔵抵抗は R 1〜R 6の 6個としているがこれに限定するものではなく、 6個以上でも 6個以下でもよい。ただし、抵抗などにより発生するプリチャージ電圧（プログラム電圧と同義あるいは類似） V p c の個数は、 2の乗数一 1あるいは 2の乗数一 2とすることが好ましい。この一 1 とは図 2 9 3に図示するように、ォープン状態（プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加しないモード）を指定するためである。

たとえば、図 2 9 6においてプリチャージ電圧（プログラム電圧と同義あるいは類似）を指定する V S E Lデータが 0の時は、 V p c O (ォ一プン：プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加しない）とする。 V p c 0が指定されることにより、図 1 2 8の Bの期間（ Aに示す電圧が印加されない期間がない）のみの駆動を実現できる。つまり、該当画素 1 6 (該当ソース信号線 1 8 ) にはプリチャージ電圧（プログラム電圧と同義あるいは類似）（プログラム電圧と同義）が印加されず（電圧プログラムは実施されない）、電流プログラムのみが実施される）。

2の 2乗一 2のうち、 — 1は先に説明した V p c 0 (オープンモード）である。もう 1通りは、ソースドライバ回路（ I C ) 1 4の外部で発生したプリチャージ電圧（プログラム電圧と同義あるいは類似）をソースドライバ回路（ I C ) 1 4の端子から取り込んで使用するモードである。なお、外部入力のプリチャージ電圧（プログラム電圧と同義あるいは類似）は固定に限定するものでない。パネルの回路のドットクロックに同期して（各画素 1 6に対応して）変化するものでもよいことは言うまでもない。また、内部のプリチャージ電圧（プログラム電圧と同義あるいは類似）においても同様である。たとえば、プリチャージ電圧（プログラム電圧と同義あるいは類似） V p c 1が、パネルの回路のドットクロックに同期して（各画素 1 6に対応して）変化するものでもよいことは言うまでもない

たとえば、 V S E Lが 4ビットであれば、指定できる数は 8通りである。したがって、 2の乗数 _ 1構成であれば、プリチャージ電圧（プログラム電圧と同義あるいは類似）は 7通りを指定でき、残りの 1通りはオープンモードである。 2の乗数一 2構成であれば、プリチャージ電圧 (プログラム電圧と同義あるいは類似）は 6通りを指定でき、残りの 1 通りはオープンモードであり、他の 1通りは外部入力のプリチャージ電圧（プログラム電圧と同義あるいは類似）を指定できる。また、プリチヤージ電圧指定（電圧プログラム駆動）する V S E Lが 8 ビットであれば、指定できる数は 2 5 6通りである。

したがって、 2の乗数— 1構成であれば、プリチャージ電圧（プログラム電圧と同義あるいは類似）は 2 5 5通りを指定でき、残りの 1通りはオープンモードである。 2の乗数一 2構成であれば、プリチャージ電圧（プログラム電圧と同義あるいは類似）は 2 5 4通りを指定でき、残りの 1通りはオープンモードであり、他の 1通りは外部入力のプリチヤージ電圧（プログラム電圧と同義あるいは類似）を指定できる。

以上の実施例において、 2の乗数 _ 1構成であれば、 _ 1はオープンモードであるとしたがこれに限定するものではなく > 一 1を外部入力のプリチャージ電圧（プログラム電圧と同義あるいは類似）を指定モードとしてもよい。また、外部入力のプリチャージ電圧（プログラム電圧と同義あるいは類似）は 1種類に限定するものではなく、複数であってもよい。その場合は、内部で発生するプリチャージ電圧（プログラム電圧と同義あるいは類似）は減少する。また、一 1あるいは一 2以外のすべての指定に対して異なるプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが指定されることに限定するものでない。

複数の指定データで同一のプリチャージ電圧（プログラム電圧と同義あるいは類似）が出力されるように構成あるいは形成もしくは作製してもよいことは言うまでもない。また、複数の指定データでオープンモードあるいは外部入力モードのプリチャージ電圧（プログラム電圧と同義あるいは類似）が出力されるように構成あるいは形成もしくは作製してもよいことは言うまでもない。以上の実施例は図 1 2 7から図 1 4 3の実施例にも適用できることは言うまでもない。また、本明細書の他の実施例にも適用できることは言うまでもない。

以上の実施例において、 2の乗数一 3構成としてもよい。 1つはォープンモードであり、他の 1つは外部入力のプリチャージ電圧（プロダラム電圧と同義あるいは類似）を指定モードとし、残りの 1つをアノード電圧としてもよい。ァノード電圧 V d dの印加により良好な黒表示を実現できる。

図 2 9 3においてプリチャージ電圧（プログラム電圧と同義あるいは類似）の印加期間を長く（最大 1 H期間）することにより、図 1 2 9、図 1 3 0に図示するように電圧プログラムを実現できる（電圧データのみをソース信号線 1 8あるいは画素 1 6に印加し、電流データを印加しない状態）。つまり、 V S E L (図 2 9 6を参照のこと）の選択期間あるいは選択タイミングを制御することのより、電圧プログラム方法と電流プログラム方法とのいずれか一方を選択したり、両方のプログラム方法を所定の比率期間で組み合わせたりすることができる。

また、画素 1 6に印加する映像データ（階調データ）の大きさに応じて、両方のプログラム方法を組み合わせる比率を変化することも容易である。また、画素 1 6列方法に連続する映像データ（階調データ）の大きさあるいは変化状態に応じて、両方のプログラム方法を組み合わせる比率を変化することも容易である。また、いずれか一方のプログラム方法のみを実施することもできる。なお、両方のプログラム方法を組み合わせる時は、電圧プログラム方法を先に実施する。

階調データの大きさに応じてプリチャージ期間（電圧階調回路 1 2 7 1の電圧印加期間）を変化させてもよい。低階調の時はプリチヤ"ジ期間（電圧階調回路 1 2 7 1の電圧印加期間）を長くし、中間階調になるにしたがって、プリチャージ期間（電圧階調回路 1 2 7 1の電圧印加期間）を短くする。

以上のように本発明は、デジタル信号によりプリチャージ電圧（プログラム電圧と同義あるいは類似）を設定でき、かつ少なくとも 1つ指定は、プリチャージ電圧（プログラム電圧と同義あるいは類似）は外部から入力できるか、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加しないモードを選択できることを特徴としている。

プリチャージ回路（電子ポリゥム 5 0 1などから構成される。あるは図 1 3 6の電圧階調回路 1 2 7 1 ) の変化と電流階調回路 4 3 1 cの変化とは同期させる。つまり、プリチャージ回路の変化が電流階調回路 4 3 1 cの変化に対応するように変化させる。プリチャージ回路による画素 1 6の駆動用トランジスタ 1 1 aの出力電流の目標値（期待値）が 1 μ Αであれば、プリチャージ回路による画素 1 6の駆動用トランジスタ 1 1 aの目標値（期待値）が Ι μ Αとなるように階調制御する。

したがって、プリチャージ回路の階調データの値と電流階調回路 4 3 1 cの階調データとがー致するように構成することが好ましい。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。また、プリチャージ回路と電流階調回路 4 3 1 c とは同期をさせることが好ましい。

プログラム電圧を印加するかしないかの判定は、 1画素行前の画像データ（あるいは、直前にソース信号線に印加された画像データ）にもとづいて行っても良い。たとえば、 6 4階調で、 6 3階調目が最大白表示、 0階調目を完全黒表示とした場合、あるソース信号線 1 8に印加される画像データが 6 3階調目→ 1 0階調目→ 1 0階調目であれば、 6 3階調目から 1 0階調目になる時は、プログラム電圧を印加する。低階調目は書込みにくいからである。

基本動作としては、プログラム電圧を印加した後、プログラム電流を印加し電流補正を行う。同一階調から同一階調目（たとえば、 1 0階調目から 1 0階調目）あるいはある階調目から近傍の階調目. （たとえば、 1 0階調目から 9階調目）に変化する時は、プログラム電圧を印加せずに、プログラム電流のみを印加する。プログラム電圧を印加すると、駆動用トランジスタ 1 1 aの特性パラツキにより、レーザーシヨットムラが発生するからである。プログラム電流のみの駆動であれば、階調変化が少ないため、微小なプログラム電流であっても、駆動用トランジスタ 1 1 aの特性パラツキに追随できるからである。

本発明の駆動方法または表示パネル（表示装置）において、エキシマレーザーによるァニール（E L A ) のショットの長辺方向は、ソース信号線 1 8の形成方向に一致させてァレイ 3 0を形成または構成する（レ一ザ一のスキャン方向をソース信号線 1 8の形成方向に直交させる）ことが好ましいことは言うまでもない。画素 1 6 の駆動用トランジスタ 1 l a の特性変化が、レーザーァニール（E L A ) の 1 ショット内において特性が一致しているからである（つまり、ソース信号線 1 8の形成方向の画素列内では、駆動用トランジスタ 1 1 aの特性（モピリティ（）、 S値など）がー致している）。

本発明の実施例ではプログラム電圧を印加するとして説明するが、プログラム電圧をプリチャージ電圧に置き換えてもよい。つまり、プリチヤージ電圧が複数種類の電圧を有する場合は、プログラム電圧を同義の動作となるからである。つぎの画素行（画素）に印加する画像（映像）データは、先の画素行

(画素）に印加した画像（映像）データと同一あるいは変化量が小さいときは、プログラム電圧を印加せず、プログラム電流のみを印加する。先の画素行に印加したプログラム電流でソース信号線 1 8の電位が次に書き込むプログラム電流の電位となっているからである（ずれ量は駆動用トランジスタ 1 1 aの特性パラツキのみである）。したがって、ラスター表示の場合は、プログラム電圧は印加されない（印加してもよいが）。以上の動作は、コントローラ回路（ I C) 7 6 0に 1画素行分（F I F Oのため 2ラインのメモリが必要）のラインメモリを形成（配置）することのより容易に実現できる。ただし、 1画素行目は、垂直プランキング期間の問題もあるので、プログラム電圧を印加することが好ましい。本発明において、プログラム電圧 +プログラム電流駆動では、プログラム電圧を印加するとして説明をするが、これに限定するものではなレ、。 1水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線 1 8に書き込む方式でもよい。つまり、プリチャージ電流をソース信号線 1 8に書込み、その後にプログラム電流をソース信号線 1 8に書き込む方式でもよい。プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。

以上のように、プログラム電圧印加という動作をプリチャージ電流あるいはプリチャージ電圧で行う方式も本発明のプログラム電圧 +プログラム電流駆動の範疇である。たとえば、図 1 3 1、図 1 4 0、図 1 4 1、図 1 4 3、図 2 9 3、図 2 9 7、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 44では電子ポリウム 5 0 1を切り換えることによりプログラム電圧が変化する。この電子ボリウム 5 0 1を電流出力の電子ボリゥムに変更すればよい。変更は複数の力レントミラー回路を組み合わせることにより容易に実現できる。本発明では説明を容易にするため、プログラム電圧 +プログラム電流駆動のプログラム電圧印加は電圧で行うとして説明をする。

プログラム電圧印加は、一定のプロダラム電圧を印加することに限定するものではない。たとえば、複数のプログラム電圧をソース信号線に印加してもよい。たとえば、第 1のプログラム電圧 5 ( V ) を 5 ( μ s e c ) 印加した後、第 2のプログラム電圧 4 . 5 ( V ) を 5 ( μ s e c ) 印加する方法である。その後に、プログラム電流 I wをソース信号線 1 8に印加する。また、プログラム電圧を鋸波状に変化させたものでもよい。また、矩形波状、三角波状、サインカーブ状の電圧などを印加してもよい。また、正規のプログラム電流（電圧）にプロダラ.ム電圧（電流）を重畳させてもよい。また、プログラム電圧（電流）の大きさ、プログラム電圧（電流）の印加期間は、画像データに対応させて変化させてもよい。また、画像データの値などに応じて、印加波形の種類、プロダラム電圧の値などを変化させてもよい。

プログラム電圧はソース信号線 1 8の上辺の一端から印加し、プログラム電流を前記ソース信号線 1 8の下辺の一端から印加してもよい。また、このように表示パネルのドライバ回路 1 4を配置あるいは構成してもよい。

プログラム電流とプログラム電圧は同時に印加してもよい。プログラム電流を発生する定電流（可変電流）回路は高インピーダンス回路であるので、プログラム電圧を発生する電圧回路とショート（短絡）しても動作に問題が発生しないからである。ただし、プログラム電圧とプログラム電流の両方をソース信号線 1 8に印加する場合は、プログラム電圧の印加を終了したのちに、プログラム電流の印加を終了させる。つまり、 1 H (水平走査期間）もしくは複数 Hあるいは所定の期間での最後はプログラム電流の印加状態で終了させる。また、図 3 9 0などに図示する過電流駆動（プリチャージ電流駆動）と組み合わせてもよいことは言うまでもない。

本発明は電流駆動方式において、所定の電圧のプログラム電圧を印加. した後、プログラム電流を印加するとして説明をする。しかし、本発明の技術的思想は、電圧駆動方式でも効果を発揮する。電圧駆動方式では、 E L素子 1 5を駆動する駆動用トランジスタサイズが大きいため、ゲート容量が大きい。そのため、正規のプログラム電圧が書き込みにくいという課題がある。

この課題に対して、正規のプログラム電圧を印加する前に、所定電圧の電圧を印加するという動作を実施することにより、駆動用トランジスタをリセット状態にすることができ、良好な書込みを実現できる（印加する電圧はトランジスタ 1 1 aがオフ状態あるいはその近傍となる電圧にすることが好ましい）。したがって、本発明のプログラム電圧 +プログラム電流駆動方式は、電流プログラム駆動に限定されるものではない。本発明の実施例では、説明を容易にするために、電流プログラム駆動の画素構成（図 1などを参照のこと）を例示して説明をする。

本発明の実施例において、プログラム電圧 +プログラム電流駆動方式 (図 1 2 7〜図 1 4 3なども参照のこと）は、駆動用トランジスタ 1 1 aのみに作用するものではない。たとえば、図 1 1、図 1 2、図 1 3などの画素構成において、カレントミラー回路を構成するトランジスタ 1

1 aにも作用して効果を発揮する。本発明のプログラム電圧 +プロダラム電流駆動方式は、ソースドライバ回路（ I C ) 1 4からみたソース信号線 1 8の寄生容量を充放電することを 1つの目的としているが、当然のことながらソースドライバ回路（ I C ) 1 4内の寄生容量も充放電さ .れることも目的としている。

プログラム電圧を印加するという動作は、黒表示を良好にすることを 1つの目的としているが、これに限定されるものではない。白表示を書込み易くする白書込みプログラム電圧（電流）を印加すれば、良好な白表示も実現できる。つまり、本発明のプログラム電圧 +プログラム電流駆動とは、プログラム電流（プログラム電圧）を書き込む前に、前記プログラム電流（プログラム電圧）を書込み易くするための、（画素 1 6 に書き込む階調データに応じた）所定の電圧を印加し、ソース信号線 1 8などを予備充電するものである。また、階調に応じたプログラム電流を書き込みやすくするために、プログラム電圧を事前に印加するものである。したがって、ソース信号線 1 8などの電位が所定電位あるいは所定範囲内に維持されていれば、プログラム電圧を印加する必要はない。ただし、画素 1 6の駆動用トランジスタ 1 1 aは白表示状態（高階調表示状態）から黒表示状態（低階調表示状態）に変化する動作は比較的高速である。しかし、駆動用トランジスタ 1 1 aは黒表示状態から白表示状態に変化する動作は比較的遅い。したがって、プログラム電圧は、映像（画像）データの値よりも大きくし（高階調表示方向）で印加し、プログラム電流で黒表示方向に補正するように動作させることが好ましい。したがって、プログラム電圧を指定する映像データ >プログラム電流を指定する映像データの関係を満足させることが好ましい。

画素 1 6の駆動用トランジスタ 1 1 aが Pチヤンネルトランジスタでかつ吸い込み電流（ソースドライバ回路（ I C ) 1 4に吸い込む電流）で電流プログラムを実施する場合である。画素 1 6の駆動用トランジスタ 1 1 aが Nチャンネルトランジスタの場合あるいは駆動用トランジスタ 1 1 aを吐き出し電流（ソースドライノ I C 1 4から吐き出す電流）で電流プログラムを実施する場合は逆の関係にする。つまり、画素 1 6 の駆動用トランジスタ 1 1 aが Nチャンネルの場合は黒表示状態（低階調表示状態）から白表示状態（高階調表示状態）に変化する動作は比較的高速である。

しかし、駆動用トランジスタ 1 1 aは白表示状態から黒表示状態に変化する動作は比較的遅い。したがって、プログラム電圧は、映像（画像）データの値よりも小さくし（低階調表示方向）で印加し、プログラム電流で白表示方向に補正するように動作させることが好ましい。したがつて、プログラム電圧を指定する映像データ <プログラム電流を指定する映像データの関係を満足させることが好ましい。以上の事項は本発明の他の実施例においても適用（読み替え）できることは言うまでもない。本発明は説明を容易にするため、駆動用トランジスタ（E L素子 1 5 に電流を供給するトランジスタ）が Pチャンネルであり、ソースドライパ回路（ I C ) 1 4が吸い込み（シンク）電流で動作している表示パネル（表示装置）を例示して説明をする。

プログラム電圧印加タイミングは、プログラム電流を書き込む画素行を選択した状態でプログラム電圧を書き込むことが好ましいが、これに限定するものではなく、画素行が非選択の状態で、ソース信号線 1 8にプログラム電圧を印加して予備充電を行ない、その後、プログラム電流を書き込む画素行を選択してもよい。 .

プログラム電圧は、ソース信号線 1 8に印加するとしているが、他の方式も例示される。たとえば、アノード端子への印加電圧（V d d ) または力ソード端子への印加電圧（V s s ) を変化させてもよい（プログラム電圧を印加）。アノード電圧または力ソード電圧を変化させることにより、駆動用トランジスタ 1 1 aの書込み能力が拡大される。したがつて、プログラム電圧印加（デイスチャージ）効果が発揮される。特に、アノード電圧（V d d ) をパルス的に変化させる方式を実施する効果が高い。つまり、プログラム電圧の印加は、駆動用トランジスタ 1 1 aをオフ状態にする動作あるいは構成であればいずれの信号線あるいは端子 (アノード端子、力ソード端子、ソース信号線など）に作用させてもよいことは言うまでもない。

図 3 3 2 ( a ) は階調 0のみでプログラム電圧を印加した時の説明図である。階調 0のみのプログラム電圧印加は階調飛びがなく、良好な黒表示を実現できるので好ましい方法である。図 3 3 2において、. 行番号は、画素行の番号を示している。画素行は、第 1画素行から n画素行まで順次画像データが書き換えられ、最終画素行 nまで電流プログラムがされると、また、第 1画素行から電流プログラムが開始される。

一例として画像データは、 6 4階調の画像データとする。画像データは 0から 6 3の値をとる。当然ながら、 2 5 6階調の時は、 0カら 2 5 5までの値をとる。 P S Lはプログラム電圧印加セレクト信号であり、 Hレベル（記号 H) のとき、プログラム電圧の出力が許可させる。 Lレベルの時は、プログラム電圧は出力されない。 P ENはプログラム電圧印加イネ一プル信号である。この P ENはコントローラ 8 1の判断により出力される信号である。つまり、コントローラは画像データに基づいて、 P EN信号を Hまたは Lレベルにする。 P ENが Hレベルの時は、プログラム電圧印加をするという判断信号であり、 Lレベルの時は、プ口グラム電圧印加しないという判断信号である。プログラム電圧も好ましくは映像データにより変化させることは言うまでもない。なお、具体的な構成方法は、図 1 2 7から図 1 4 3、図 2 9 3から図 2 9 7などで説明をする。

図 3 3 2では、階調 0の時にのみ、 P E N信号は Hレベルとなっている。 P出力は、スィッチ 1 5 1 aのオンオフ状態である（図 1 6、図 7 5、図 3 0 8の S iなどを参照のこと）。表では、〇はスィッチ 1 5 1 aがオン状態（ソース信号線 1 8にプログラム電圧 V pが印加された状態）である。 Xはスィッチ 1 5 1 aがオフ状態（ソース信号線 1 8にプログラム電圧が印加されていない状態）である。

図 3 3 2 ( a ) では、画素行番号 3 と画素行番号 8に該当する箇所で、 P E N信号が Hとなっている。同時に画素行番号 3 と画素行番号 8では、 P S L信号も Hレベルであるので、 P出力は〇（プログラム電圧 V pが出力された状態となっている。図 3 3 2 ( b ) では、 P EN信号は図 3 3 2 ( a ) と同一であるが、 P S L信号が Lレベルである。したがって、 P出力はたえず、 X (プログラム電圧 V pが出力されていない）の状態となっている。基本的には P EN信号もコントローラ 8 1から出力される。しかし、 P E N信号はユーザーが調整で'きるようにすることが好ましい。

プログラム電圧 V pが出力されている期間は、図 1 6のカウンタ 1 6 2で設定することができる。このカウンタはプログラマブル力ゥンタであり、コントローラからの設定値、あるいはユーザーの設定値に基づき動作する。カウンタ 6 5 1はメインクロック（C LK) に同期して動作するように構成されている。

図 3 3 3 ( a ) は階調 0から階調 7のみをプログラム電圧印加した時の説明図である。低階調領域のみにプログラム電圧印加する方法は、電流駆動が黒表示領域を書込みにくいという課題を解決する方策として有効である。なお、いずれの範囲までプログラム電圧印加するかはコントローラ 8 1により設定できる。

図 3 3 3では、階調 0— 7の時にのみ、 P E N信号は Hレベルとなつている。 P出力は、スィッチ 1 5 1 aのオンオフ状態である。図 3 3 3

( a ) では、画素行番号 3、 5、 6、 7、 1 1、 1 2、 1 3に該当する箇所で、画像データは 7以下であるので、 P EN信号が Hとなっている。同時に以上の箇所で、 P S L信号も Hレベルであるので、 P出力は〇（プログラム電圧 V pが出力された状態）となっている。図 3 3 3 ( b ) では、 P S L信号が Lレベルであるので、 P出力はすべて X (プログラム電圧が印加されていない状態）となっている。

図 3 3 4は画素 1 6の輝度が低くなる時にプログラム電圧印加を実施する駆動方式の説明図である。電流プログラム方式では、画素 1 6の輝度を高くするとき（白表示）のプログラム電流 I wが大きい。したがつて、ソース信号線 1 8に寄生容量があっても十分寄生容量を充放電することができる。しかし、画素 1 6を黒表示となるようにプログラム電圧を印加するときは、プログラム電流は小さくソース信号線 1 8の寄生容量などを十分に充放電することができない。したがって、画素 1 6に書き込むプログラム電流が大きくなる時は、プログラム電圧印加をする必要がない場合が多い。逆に画素 1 6に書き込む電流が小さくなる時（黒表示となる時）はプログラム電圧印加する必要が発生する。

図 3 3 4は画素 1 6の輝度が低くなる時にプログラム電圧印加を実施する駆動方式の説明図である。第 1画素行目の画像データが 3 9である。したがって、ソース信号線 1 8には、画素 1 6を画像データ 3 9に電流プログラムする電位が保持されている。第 2画素行目の画像データは 1 2である。したがって、ソース信号線 1 8は画像データ 1 2に対応する電位になるようにする必要がある。しかし、プログラム電流は階調 3 9 から階調 1 2と小さくなる。そのため、ソース信号線 1 8を十分に充放電できない状態が発生する場合がある。この課題に対応するため、プログラム電圧印加する（P E N信号は Hレベルとなる）。画素行 3、 5、 6、 8、 1 1 、 1 2、 1 3、 1 5においても同様の判定結果となる。第 3画素行目の画像データは 0である。したがって、ソース信号線 1 8には、画素 1 6を画像データ 0に電流プログラムする電位が保持されている。第 4画素行目の画像データは 2 1である。したがって、ソース信号線 1 8は画像データ 2 1に対応する電位になるようにする必要がある。プログラム電流は階調 0から階調 2 1 と大きくなる。そのため、ソース信号線 1 8を十分に充放電可能である。したがって、第 4画素行ではプログラム電圧印加する必要はない。

以上の判断を、コントロ^ラ 8 1で実施する。実施の結果、図 3 3 4 ( a ) に図示するように、 P EN信号は、画素行 2、 3、 5、 6、 8、 1 1、 1 2、 1 3、 1 5で Hレベルとなる。つまり、前記画素行ではプログラム電圧印加するという結果となる。図 3 34 ( a ) では、 P S L 信号も Hレベルであるから、 P出力の欄でわかるように、 P出力は、画素行 2、 3、 5、 6、 8、 1 1、 1 2、 1 3、 1 5で〇（プログラム電圧印加する）ことになる。なお、他の画素行ではプログラム電圧印加は行われない。

図 3 3 4 ( b ) では、 P EN信号は図 3 3 4 ( a ) と同一であるが、 P S L信号が Lレベルである。したがって、 P出力はたえず、 X (プログラム電圧 V pが出力されていない）の状態となっている。基本的には P E N信号もコントローラ 8 1から出力される。しかし、 P EN信号はユーザーが調整できるようにすることが好ましい。

図 3 3 5は、図 3 3 3 と図 3 3 4のプログラム電圧印加方法を組み合わせた方式である。画素 1 6の輝度が低くなる時にプログラム電圧印加を実施し、かつ、画素 1 6のプログラム電流が 0— 7階調の低輝度となる場合にプログラム電圧印加する方法である。どの階調以下でプログラム電圧印加するか否かは、コントローラ I C 8 1の設定値で変更可能である。また、ユーザーが変更することも可能である。変更は、コント口ーラ内部のテーブルにマイコンからシリアルインターフェースを介して行う。

画像データは図 3 34の実施例と同一である。しかし、図 3 3 5では、第 2画素行では画像データが 1 2であり、第 1 5画素行では、画像データが 1 2であるため、 P EN信号は Lレベルの判定結果となっている。先にも説明したように、一定以上のプログラム電流 I wの大きさがあれば、ソース信号線 1 8の寄生容量を充放電できる。したがって、プログラム電圧印加する必要はない。逆にプログラム電圧印加するとソース信号線 1 8の電位が黒表示電位まで変化し、中間調表示の電位に復帰するのに時間を要する。

以上の判断を、コントローラ 8 1で実施する。実施の結果、図 3 3 5

( a ) に図示するように、 P E N信号は、画素行 3、 5、 6、 8、 1 1、 1 2 , 1 3で Hレベルとなる。つまり、前記画素行ではプログラム電圧印加するという結果となる。，図 3 3 5 ( a ) では、 P S L信号も Hレべルであるから、 P出力の欄でわかるように、 P出力は、画素行 3、 5、 6、 8、 1 1、 1 2、 1 3で〇（プログラム電圧印加する）ことになる。なお、他の画素行ではプログラム電圧印加は行われない。図 3 3 5 ( b ) では、 P EN信号は図 3 3 5 ( a ) と同一であるが、？ 3 信号がしレベルである。したがって、 P出力はたえず、 X (プログラム電圧 V pが出力されていない）の状態となっている。

以上の実施例は、各 R G Bのプログラム電圧印加について説明をしていないが、図 3 3 6のように各 R G Bでプログラム電圧印加判定を行うことが好ましいことは言うまでもない。各 R G Bで画像データがことなつているからである。

図 3 3 6は、図 3 3 3 と同様に階調 0— 7の範囲でプログラム電圧印加を実施する駆動方法である。各 R G Bでのプログラム電圧印加の判断をコントローラ 8 1で実施する。実施の結果、図 3 3 6に図示するように、 R画像データでは、 P EN信号は、画素行 3、 5、 6、 7、 8、 1 1、 1 2、 1 3で Hレベルとなる。つまり、前記画素行ではプログラム電圧印加するという結果となる。 G画像データでは、 P EN信号は、画素行 3、 7、 9、 1 1、 1 2、 1 3、 1 4で Hレベルとなる。つまり、前記画素行ではプログラム電圧印加するという結果となる。 B画像データでは、？ £1^信号は、画素行 1、 2、 3、 6、 7、 8、 9、 1 5で11 レベルとなる。つまり、前記画素行ではプログラム電圧印加するという結果となる。

以上の実施例では、画素行に対応してプログラム電圧印加をするか否かを判断した。しかし、本発明はこれに限定するものではない。フレーム（フィールド）単位で各画素に印加される画像データの大きさ、変化などを判定し、プログラム電圧印加するか否かを判断してもよいことは言うまでもない。図 3 3 7はその実施例である。

図 3 3 7はある画素 1 6に着目した画像データの変化を示している。図 3 3 7の表の第 1行目はフレーム番号を示している。表の 2行目はある画素 1 6にプログラムされる画像データの変化を示している。また、図 3 3 7は、図 3 3 2と同様に階調 0でプログラム電圧印加する駆動方式の変形例である。図 3 3 2では、階調 0で必ずプログラム電圧印加する方法であった。図 3 3 7では、階調 0が一定フレーム連続する時にプログラム電圧印加する方法である。連続は、カウンタで示す。

図 3 3 7 ( a ) では、フレーム 3、 4、 5、 6、 1 1、 1 2で階調 0 である。そのため、カウント値は、第 3フレームから第 6フレームまで順次力ゥントされる。また、フレーム 1 1、 1 2でカウントされる。図 3 3 7 ( a ) では、階調 0が 3フレーム連続する時に、プログラム電圧印加を実施するように制御されている。したがって、フレーム 5、 6で P出力が〇（プログラム電圧が出力される）となる。フレーム 1 1、 1 2では 2フレームしか階調 0が連続しないため、プログラム電圧印加はされない。

図 3 3 7 ( b ) では、 P S L信号によりカウント制御を実施している。 P S L信号が Hレベルの時に、力ゥント値はアップされる。図 3 3 7 ( b ) では、フレーム 5、 1 2で P S L信号が Lレベルため、カウントアップされない。そのため、プログラム電圧は、フレーム 6でしか出力されない。

図 3 3 7.では階調 0が一定フレーム連続する時にプログラム電圧印加するとしたが、本発明はこれに限定するものではなく、図 3 3 3で説明したように、一定の階調範囲（たとえば、階調 0— 7 ) が連続する時にプログラム電圧印加するように制御してもよい。また、連続したフレームに限定するものではなく、離散的であってもよい。また、連続した画素行で一定の階調範囲（たとえば、階調 0のみ、階調 0— 7など）が連続する時にプログラム電圧印加するように制御してもよい。

以上のように本発明のプログラム電圧 +プログラム電流駆動方式では、画像データの値あるいは画像データの変化状態あるいはプログラム電圧印加する画素の近傍の画像データ値とその変化などにより、プログラム電圧印加するか否かを判定し、プログラム電圧（電流）を印加する。また、プログラム電圧印加を印加するか否かの情報は、ソースドライバ回路（ I C ) に保持される。したがって、ソースドライバ回路（ I C ) 1 4はプログラム電圧印加信号をラッチするラッチ回路 2 3 6 1 (保持回路あるいは記憶手段（メモリ））を具備するだけであるから構成は容易である。また、いずれのプログラム電圧印加方式でもコントローラ回路

( I C ) 7 6 0 (図 8 3、図 8 5、図 1 8 1、図 3 1 9、図 3 2 0、図 3 2 7などを参照のこと）のプログラムを変更あるいは設定値を変更するだけで対応できるため汎用性がある。

以上は、プログラム電圧印加により画素を黒表示あるいは黒表示に近い状態にする方法の場合である。しかし、プログラム電圧を印加することにより、白表示にする場合もある。したがって、プログラム電圧印加とは、黒表示電圧だけではない。ソース信号線 1 8に電圧印加により、ソース信号線 1 8に一定電位にする方法である。

なお、図 1など、画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルの場合は、スィツチング用トランジスタ 1 1 bも Pチャンネルで形成することが重要である。スィツチング素子 l i bがオン状態からオフ状態になる時の突き抜け電圧により黒表示,が容易になるからである。したがって、画素 1 6の駆動用トランジスタ 1 1 aが Nチヤンネルの場合は、スィツチング用トランジスタ l i b も Nチャンネルで形成することが重要である。スイッチング素子 l i bがオン状態からオフ状態になる時の突き抜け電圧により黒表示が容易になるからである。

下段は、ソース信号線 1 8にプログラム電圧（P R V ) を印加した時にソース信号線電位を図示している。矢印の箇所がプログラム電圧（P R V ) の印加位置を示している。なお、プログラム電圧印加位置は、 1 Hの最初に限定するものではない。 1 / 2 Hまでの期間にプログラム電圧を印加すればよい。なお、ソース信号線 1 8にプログラム電圧を印加するときは、選択側のゲートドライバ 1 2 aの O E V端子を操作し、いずれのゲート信号線 1 7 aも選択されていない状態にすることが好ましレ、。

なお、プログラム電圧を印加するかしないかの判定は、 1画素行前の画像データ（あるいは、直前にソース信号線に印加された画像データ）にもとづいて行っても良い。あるソース信号線 1 8に印加される画像データにおいて、第 1画素行目の直前の画素行（画素）（最終画素行）の印加データが 6 3階調目で、第 1画素行（画素）目が 1 0階調目であり、以降の画像データの変化がない場合（ 1 0階調目が連続する）、第 1画素行（画素）に 1 0階調目あるいはその近傍に該当するプログラム電圧が印加さえる。しかし、第 2画素行目から最終画素行目にはプログラム電圧は印加されない。

図 3 3 8はプログラム電流データ（赤用 I R、緑用 I G、青用 I B) とプログラム電圧データ（赤用 VR、緑用 VG、青用 VB) との関係を示している。プログラム電流データ、プログラム電圧データは映像（画像）データにもとづき、コントローラ I C (回路） 7 6 0により発生させられる（図 1 2 7から図 1 4 3などを参照のこと）。

図 3 3 8 ( a ) はプログラム電流データ（赤用 I R、緑用 I G、青用 I B) とプログラム電圧データ（赤用 VR、緑用 VG、青用 VB) が同一数を有する例である。つまり、任意のプログラム電流データ（赤用 I R、緑用 I G、青用 I B) に対応するプログラム電圧データ（赤用 VR、緑用 VG、青用 VB) を有する場合である。したがって、プログラム電圧を印加すれば、それに対応するプログラム電流を印加することができる。

図 3 3 8 ( b ) はプログラム電流データ（赤用 I R、緑用 I G、青用 I B) よりもプログラム電圧データ（赤用 VR、緑用 VG、青用 VB) が少ない実施例である。プログラム電圧データ（赤用 VR、緑用 VG、青用 VB) の下位 2ビットがない。一般的に低階調では階調表示がラフでよい。図 3 3 8 (b ) の実施例では、たとえば、階調 0〜 3のプログラム電流データを印加する前に、階調 0のプログラム電圧データを印加する。階調 4〜 7のプログラム電流データを印加する前に、階調 1 (実際は下位 2ビットがないので階調 4) のプログラム電圧データを印加する。

図 3 3 8 ( c ) もプログラム電流データ（赤用 I R、緑用 I G、青用 I B) よりもプログラム電圧データ（赤用 VR、緑用 VG、青用 VB) が少ない実施例である。プログラム電圧データ（赤用 VR、緑用 VG、青用 VB) の上位および下位 2ビットがない。一般的に低階調では階調表示がラフでよい。図 3 3 8 ( c ) の実施例では、たとえば、階調 0〜 3のプログラム電流データを印加する前に、階調 0のプログラム電圧デ一タを印加する。階調 4〜 7のプログラム電流データを印加する前に、階調 1 (実際は下位 2ビットがないので階調 4 ) のプログラム電圧データを印加する。また、高階調領域では、プログラム電流が優勢のため、プログラム電圧を印加する必要がない。したがって、高階調領域でプログラム電圧を印加するときは、プログラム電圧データ（赤用 V R、緑用 V G、青用 V B ) の最大値をソース信号線 1 8などに印加する。

図 2 9 3において、抵抗ァレイ 2 9 3 1 の c電位は電子ポリウム 5 0 1 a の出力により決定される。抵抗ァレイ 2 9 3 1 の d電位は電子ポリゥム 5 0 1 bの出力により決定される。抵抗ァレイ 2 9 3 1は抵抗値が

1、 3、 5、 7、 ( 2 n - 1 ) の比率で形成されている。 c 点から加算すると、 1、 4、 9、 1 6、 2 5、（η · η ) となる。つまり、 2乗特性となっている。したがって、プリチャージ電圧 (プログラム電圧と同義あるいは類似） V p cは抵抗ァレイ 2 9 3 1の c点と d点との電位差が略 2乗特性きざみとなる。

なお、 2乗きざみに限定するものではなく、 1 . 5乗から 3乗の範囲であればよい。また、この範囲は変更できるように構成することが好ましい。変更は、抵抗ァレイ 2 9 3 1の抵抗 R * ( *は該当抵抗の番号）を複数抵抗値で形成し、目的に応じて切り換えるように構成すればよレ、。なお、 1 . 5乗から 3乗の範囲で変化させるのは、ガンマ特性を画像により変化させることにより良好な画像表示を実現できるからである。また、ガンマの変化によりプリチャージ電圧（プログラム電圧と同義あるいは類似）も変化する必要があるからである。以上のことは、図 1 0 6、図 1 0 8 ( a ) ( b ) などで説明をしたので省略する。

図 2 9 3のように構成することにより、プリチャージ電圧（プログラム電圧と同義あるいは類似）の原点（ c点 ==V c p 1 ) と、プリチヤ一ジ電圧（プログラム電圧と同義あるいは類似）の最終点（d点 = V p c 7 ) を変化させることができる。また、 0 1 と ¥ (： 1) 7の電圧を略 2乗きざみで出力することにより、階調に応じて最適なプリチャージ電圧（プログラム電圧と同義あるいは類似）を出力することができる（図 1 3 5から図 1 4 2の説明も参照のこと）。なお、階調の出力方式がリユアの場合は、抵抗ァレイ 2 9 3の抵抗も等抵抗間隔にしてもよいことは言うまでもない。特に電流プログラム方式と組み合わせる場合は、図 2 9 3のプリチャージ駆動（電圧プログラム方式）も等 ¾隔にすることが好ましい。

図 2 9 3の V p c 0はオープンしている。つまり、 V p c Oが選択された時は、電圧無印加状態となる。したがって、プリチャージ電圧（プログラム電圧と同義あるいは類似）はソース信号線 1 8には印加されなレ、。

図 2 9 3は c点、 d点の両方の電圧を変化させる構成であつたが、図 2 9 7に図示するように d点のみを変化させるように構成してもよい。また、プリチャージ電圧（プログラム電圧と同義あるいは類似）は図 2 9 3に図示するように 8つに限定するものではなく、複数であればいずれでもよい。また、図 2 9 7は D A回路 5 0 3を用いた構成であるが、図 3 1 1に図示するように d電圧はポリゥム（VR) などを用いてアナルグ的に変 Mあるいは可変してよい。

図 2 9 7などのプリチャージ電圧（プログラム電圧と同義あるいは類似）の原点とする V s電圧は、ソースドライバ回路（ I C) 14の外部で発生させて電圧であってもよい。図 3 24では、ボリゥム VRで V O 電圧を発生し、各ソースドライバ回路（ I C) 1 4に共通の電圧として電子ポリウム 5 0 1に印加している。つまり、 V 0電圧を図 1 3 1、図 1 4 3、図 3 0 8、図 3 1 1、図 3 1 2などの V s電圧 ίして用いている。 V s電圧は、アノード電圧 V d dと同一にすることにより電源数を減少させることができる。

以上の実施例では、プリチャージ電圧（プログラム電圧と同義あるいは類似）はアノード電圧に近い電圧であるとして説明をした、しかし、画素構成によっては、プリチャージ電圧（プログラム電圧と同義あるいは類似）が力ソード電圧に近い場合がある。たとえば、駆動用トランジスタ 1 1 aが Nチャンネルトランジスタで形成している場合、駆動用トランジスタ 1 1 aが、 Pチャンネルトランジスタで吐き出し電流（図 1 の画素構成は吸い込み（シンク）電流）で電流プログラムが実施される場合である。

この場合は、プリチャージ電圧（プログラム電圧と同義あるいは類似）は力ソード電圧に近い電圧とする必要がある。たとえば、図 2 9 7では d点を基準位置とする必要がある。図 2 9 3ではオペアンプ 5 0 2 bの出力電圧を基準とする必要がある。また、図 1 3 1の V b V電圧を基準とする必要があり、図 1 4 1、図 1 4 3では V b v l を基準とする必要がある。以上のように画素構成などが変化すると基準位置を変更する必要があることは言うまでもない。

図 3 1 2に図示するように電圧セレクタ回路 2 9 5 1を用いて構成してもよい。電圧セレクタ回路の a端子には電子ボリゥム 5 0 1によりプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが変化（変更）されたものが印加され、 b端子には固定のプリチャージ電圧（プログラム電圧と同義あるいは類似） V cが印加される。

図 3 3 9は本発明の他の実施例である。電子ポリウムの 0階調目に該当するプリチャージ電圧（プログラム電圧） V 0は図 3 2 4に図示するように R G Bで固定電圧を印加する。もちろん、 RGBで変化させてもよい。 C CM方式では一般的に RGBで共通でよい。また、抵抗 Rは図に示すように電子ポリゥム 5 0 1の外づけとしてもよい。抵抗 Rを変化あるいは取り替えることにより自由に各 V p c電圧を変化できる。

なお、抵抗値 R 1 > R 2 > > R nの関係を維持するように構成する。また、少なくとも R 1 > R nの関係を維持させる ·（R nは最後のスィツチから出力される V p c電圧を決定する抵抗である。また、 R 1は低階調側であり R nは高階調側である。また、 R 1は駆動用トランジスタ 1 1 aの立ち上がり電圧近傍の電圧発生用であり、 R nは白表示電圧を発生するものである）。特に、 R 1 >R 2 (R 1の端子間電圧 >R 2の端子間電圧）の関係は維持することが好ましい。駆動用トランジスタ 1 1 aの特性から、 V 0電圧の次の 1階調目の電圧との差が、 1 階調目と 2階調目の電圧との差が大きいからである。

スィッチ Sは VDATAをデコードすることにより指定される。なお、選択できる V p cの電圧の個数は、表示装置が 6ィンチ以上の場合は、表示装置の階調数の 1 / 8以上にすることが好ましい（ 2 5 6階調の場合は、 3 2階調以上）。特に、 1 /4以上とすることが好ましい（ 2 5 6階調の場合は、 6 4階調以上）。比較的高階調領域までプログラム電流の書き込み不足が発生するからである。 6ィンチ以下の比較的小型の表示パネル（表示装置）では、選択できる V p cの電圧の個数は、 2以上にすることが好ましい。 V p cが V 0の 1つであっても良好な黒表示を実現できるが、低階調領域で階調表示することが困難な場合があるからである。 V p cが 2以上であれば、 F R C制御により複数の階調を発生することができ、良好な画像表示を実現できる。

b点の電位を決定する S D AT Aは基準電流 I cに相関する。好ましくは I cの 1 / 1. 5乗以上 1 / 3乗に比例するように制御される。基準電流 I cが大きい時は、 b点電位が降下するように制御され、基準電流 I cが小さい時は b点電位が高くなる。したがって、基準電流 I cが大きい時は、各抵抗 R間の電位差が大きくなり、各 V P cの差が大きくなる（プログラム電圧のステップ変化が大きくなる）。逆に、基準電流 I cが小さい時は、各抵抗 R間の電位差が小さくなり、各 V p cの差が小さくなる。たとえば、図 3 4 4に図示するように基準電流 I _Gにより b端子の電位を変化させ、電圧 V 0 との電位差により電子ポリウム 5 0 1の各抵抗端子間の電位差と比例的に変化させる。

図 3 4 4は基準電流 I cにより直接 b端子の電位を変化させるとしたがこれに限定するものではない。図 1 8 8の基準電流 I c ( I c r、 I c g、 I c b ) を電流分流回路あるいは変換回路で変換などした電流を用いてもよい。変換などにより得られる電流は基準電流の 1 Z 2乗近傍になるように構成する。また、各 R G Bの電子ボリウム 5 0 1における基準電流 I cは、 R G Bごとに異ならすことができるように構成することが好ましいことは言うまでもない。

たとえば、図 3 4 3は、基準電流 I c (あるいは基準電流に比例または相関する電流）をトランジスタ 1 5 8 b、 1 5 8 cからなるカレントミラー回路に導入し、抵抗 R 0の一端に発生する電圧 V 1をオペアンプ 5 0 2 aを介して、 b端子に印加する構成である。このように構成することにより、基準電流（本発明の点灯率制御では、基準電流を変化させることにより表示輝度あるいは消費電流制御などを実施する）の変化に応じてあるいは相関してプリチャージ電圧（プログラム電圧）を変化させることができる。なお、 b端子の電圧変化は緩やかにしないと画像にフリツ力が発生する。この対策のために、図 3 4 3の実施例では b端子にコンデンサ Cを配置または形成している。

本発明の実施例において、オペアンプ 5 0 2は増幅回路などのアナ口グ処理回路として用いる場合もあるが、バッファとして使用する場合もある。

以上のように、基準電流変化（点灯率制御による変化）における b端子の電圧変化（プリチャージ電圧（プログラム電圧） V p cの変化は緩やかになるように実施する。以上のことは本発明の他の実施例においての同様に適用されることは言うまでもない（図 34 3、図 3 3 .9なども参照のこと）。

基準電流 I cに応じてあるいは相関してプリチャージ電圧（プログラム電圧）を変化あるいは変更する構成として、図 34 5にあげる実施例も例示される。図 34 5の実施例では、基準電流 I c (あるいは基準電流 I cに比例または相関する電流）がカレントミラー回路（トランジスタ 1 5 8 b、トランジスタ 1 5 8 cなどで構成）が構成されている。抵抗 R 0はソースドライバ回路（ I C) 1 4の外部に取り付け（配置あるいは形成）されたものである。抵抗 R 0を取り替えるあるいはは変更することにより電子ボリウム 5 0 1 a、 5 0 1 bの端子 bの電圧を変更あるいは可変することができる。

抵抗 R 0は固定抵抗、ボリゥムなどに限定するものでない。ツエナーダイオード、トランジスタ、サイリスタなどの非線形素子であってもよい。また、定電圧レギユレータ、スイッチング電源などの回路あるいは素子であってもよい。また、抵抗 R 0の替わりにポジスタ、サーミスタなどの素子でもよい。端子 bの電位調整とともに、温度補償も同時に実施することができる。ソースドライバ回路（ I C) 1 4の抵抗に関しても同様に置き換えることができる。

以上の事項は本発明の他の実施例にも適用できることはいうまでもない。たとえば、図 1 8 8、図 2 0 9の抵抗 R 1、図 1 9 7、図 3 4 6の抵抗 R 1〜R 3、図 3 1 1の VR、図 3 2 4の VR、図 3 3 9の R l〜 1 8、図 3 4 1の1 1、 1 2、図 34 3の1 0、図 3 5 1の1 &、 1 1)、 R c、図 3 5 4の R a、 R bなどが例示される。図 3 5 1、図 3 5 2、図 3 5 3などの内蔵抵抗などにも適用できることはいうまでもない。図 3 4 5の構成は、電子ボリゥム 5 0 1 aは VDATA 1の値により第 1のプリチャージ電圧（プログラム電圧） V aが選択され、電子ポリゥム 5 0 1 bは VDATA 2の値により第 2のプリチャージ電圧（プログラム電圧） V bが選択される。表示パネル（表示装置）に印加される V p cは V a電圧と V b電圧をオペアンプなどから構成される加算回路 3 4 5 1で加算されたものとなる。以上のように複数の電子ボリゥム 5 0 1 (操作手段）を用いることにより柔軟にかつ目的に対応した V p c 電圧を発生させることができる。

図 3 4 5の実施例は、 V a電圧と V b電圧を加算して V p c電圧を発生させるとしたがこれに限定するものではない。 V a電圧と V b電圧を減算してもよい。また、掛算してもよい。また、 V a電圧と V b電圧の 2電圧に限定するものではなく、 3つ以上の電圧で V p c電圧を発生させてもよい。また、電圧に限定するものではなく、 I a電流と I b電流のように発生する対象が電流などであってもよい。この電流などを最終的に電圧である V p cに変更するものであればいずれでもよい。

以上のようにプリチャージ電圧（プログラム電圧）は複数の電圧を変換あるいは合成もしくは操作することにより発生させてもよい。以上の事項は本発明の他の実施例（たとえば、図 1 2 7から図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 34 5、図 3 4 9〜図 3 5 4が例示される）にも適用できることは言うまでもない。

図 3 4 2は電子ボリウム 5 0 1の抵抗 R aあるいは R bの大きさを変化させている。 R a l >R a 2、 1 & >1 13 としてぃる。図 34 2のょうに構成することにより、プリチャージ電圧の最初のステップは電圧差が大きく、高階調になるにしたがって（高階調側では）、プリチャージ電圧のステップが小さくなるようにしている。高階調側は、駆動用トランジスタ 1 1 aのゲート端子電圧を少し変化させるだけで大きな出力電流（=プログラム電流）を得ることができるからである。

中間部以上の抵抗 R bは同一抵抗（R b l =R b 2)値としてもよい。また、 R a >R b とし、 R a l =R a 2 = 、 R b 1 = R b 2

= と構成してもよい。つまり、 VD AT Aに対するプリチヤージ電圧 V p cの変化は 1点折れ線カープになる。もちろん、図 3 3 9などに図示するように、すべての抵抗 Rは同一の抵抗値でもよい。この場合は、 VD AT Aに対するプリチャージ電圧 V p cの変化はリニアになる。なお、リニアの場合であっても、 R a 1 >R a 2なる関係を保持しておくことが好ましい。立ち上がり電圧 V 0と次のプリチャージ電圧 V p c = V 1電圧とのステップが大きいためである。

ソースドライバ回路（ I C) 1 4に内蔵する抵抗の抵抗値はトリミングにより、あるいは加熱により抵抗値を所定値となるように調整あるいは加工してもよいことは言うまでもない。

S DATAの値は、 D A回路 5 0 3により電圧に変換され、電子ポリゥム 5 0 1の端子 bに印加される。なお、 S AD T Aの発生の替わりに図 3 1 1に図示するようにアナログ的に変化させてもよいことは言うまでもない。また、図 3 3 9などでは、基準電流の大きさなどにより b端子電圧を変化させるとしたが、これに限定するものではなく、固定電圧でもよレヽ。 .

V p cの電圧の発生は電子ボリゥム 5 0 1により発生することに限定するものではない。たとえば、オペアンプからなる加算回路でも発生させることができる。また、複数の電圧をスィッチで選択するスィッチ回路でも構成できる。

図 3 4 8は、 b d端子の電位をソースドライバ回路（ I C) 1 4の外部で発生した電圧（V l c、 V c 2、 V c 3 ) をスィツチ Sの操作により選択できるように構成した実施例である。

本発明において、 V 0端子（0階調目の電圧を印加する端子あるいはトランジスタ 1 1 aの立ち上がり電圧以下の電圧を印加する端子）は、 R G Bのプリチャージ回路（プログラム電圧発生回路）で共通でもよい。しかし、 b端子の電圧は、 R G Bで独立に設定できるように構成することが好ましい。この実施例を図 3 4 9に示す。

図 3 4 9では、 Rのプリチャージ回路（プログラム電圧発生回路） 5 0 1 R、 Gのプリチャージ回路（プログラム電圧発生回路） 5 0 1 G、 Bのプリチャージ回路（プログラム電圧発生回路） 5 0 1 Bで、 a端子の V 0電圧を共通に印加している。しかし、 b端子では、 Rのプリチヤージ回路（プログラム電圧発生回路） 5 0 1 Rには V 1 R電圧を印加できるように構成している。同様に、 Gのプリチャージ回路（プログラム電圧発生回路） 5 0 1 Gには V 1 G電圧を印加できるように構成している。また、 Bのプリチャージ回路（プログラム電圧発生回路） 5 0 1 B には V 1 B電圧を印加できるように構成している。

図 3 4 0の実施例は、電子ボリウム 5 0 1内に少なくとも 1つ以上の D A回路 5 0 3を形成または構成もしくは配置した実施例である。各 D A回路 5 0 3は 2つの電圧（たとえば、 DA回路 5 0 3 &は電圧¥ 0と V I、 D A回路 5 0 3 bは電圧 V 1 と V 2、 DA回路 5 0 3 cは電圧 V 2と V 3、 D A回路 5 0 3 dは電圧 V 3 と V 4 ) と、 DAデータを設定する VDATA ( 5 ： 0) およびどの D A回路 5 0 3を動作させるかを選択する選択ビット Sにより制御される。各 DA回路 5 0 3は VD ATA ( 5 : 0) と S端子により制御され、それぞれ 2つの電圧間の電圧を出力する。たとえば、 DA回路 5 0 3 a は、 S 1端子が選択されることにより、 V p c電圧を発生する。なお S 1端子を選択する信号はスィッチ S 1のオンを制御する。また、 DA 回路 5 0 3 aは VDATA ( 5 ： 0) の値により、 V 0電圧と V 1電圧間において、 VDATA ( 5 ： 0) の値に対応した電圧を出力する。図 3 4 0の実施例では、 VDATAは 6ビットであるから、 . V 0—V 1電圧を 6 4分割し、この分割された単位電圧 X VDATA ( 5 : 0) の値 + V 1電圧が出力されることになる。

同様に、 DA回路 5 0 3 bは、 S 2端子が選択されることにより、 V p G電圧を発生する。 S 2端子を選択する信号はスィツチ S 2のオンを制御する。また、 D A回路 5 0 3 bは VDATA ( 5 : 0) の値により、 V 1電圧と V 2電圧間において、 VDATA ( 5 ： 0) の値に対応した電圧を出力する。図 3 4 0の実施例では、 V 1— V 2電圧を 6 4分割し、この分割された単位電圧 X VDATA ( 5 : 0) の値 +V 2電圧が出力されることになる。以上の事項は、 DA回路 5 0 3 c、 5 0 3 dについても同様である。

図 340のように構成すれば、 V 0、 V I V 4電圧を変更するだけで発生する V p cのカープを変更することを容易に実現できる。つまり、図 3 4 0の V I、 V 2、 V 3電圧は、階調データ（VDA TA ( 5 : 0) 、 S 1、 S 2、 S 3、 S 4) に対する V p cの折れ曲がり位置を制御している（図 3 40の構成では、 3点折れガンマカープである）。 V I、 V 2、 V 3電圧を変化させることにより、階調データに対するプリチャージ電圧（プログラム電圧）の大きさあるいは傾きを変更することが容易に実現できる。また、 V 0電圧を変更することにより、 0階調目で印加するプリチャージ電圧（プログラム電圧）位置を変化できる。また、 V 4電圧を変更することによりプリチャージ電圧（プログラム電圧）を印加する最大値を変化させることができる。また、 DA回路 5 0 3の個数を増加させること、入力電圧（V 0〜V 4) 数を増加させることにより、より柔軟なプリチャージ電圧（プログラム電圧）またはガンマカープを設定することが可能になる。

図 3 40の実施例では、電圧 V 1〜V 4はソースドライバ回路（ I C) 1 4の外部から供給するとしたがこれに限定するものではない。ソースドライバ回路（ I C) 1 4の内部で発生させてもよい。また、図 3 4 1 に図示するように、 2つの電圧（V 0電圧、 V 2電圧）を抵抗（R l、 R 2) で分圧して V 1電圧を発生させてもよい。

D A回路 5 0 3 bは、 S 1端子が選択されることにより、 V p c電圧を発生する。 S 1端子を選択する信号はスィツチ S 1のオンを制御する。また、 DA回路 5 0 3 1^ VDATA ( 2 ： 0) の値により、 V 0電圧と V I電圧間において、 VDATA ( 2 ： 0) の値に対応した電圧を出力する。図 34 1の実施例では、 V 0— V 1電圧を 8分割し、この分割された単位電圧 XVD AT A ( 2 ： 0) の値 +V 1電圧が出力されることになる。

DA回路 50 3 cは、 S 2端子が選択されることにより、 V p c電圧を発生する。 S 2端子を選択する信号はスィツチ S 2のオンを制御する。また、 D A回路 5 0 3 cは VDATA (4 ： 0) の値により、 V 1電圧と V 2電圧閬において、 VDATA ( 4 ： 0) の値に対応した電圧を出力する。図 34 1の実施例では、 V 1— V 2電圧を 3 2分割し、この分割された単位電圧 X VDATA (4 : 0) の値 +V 2電圧が出力されることになる。

抵抗 R 1あるいは抵抗 R 2もしくは両方の抵抗 Rは、ソースドライバ回路（ I C) 1 4に内蔵させてもよい。また、一方もしくは両方の抵抗を可変抵抗としてもよい。また、抵抗 R l、 R 2に対してトリミング加ェなどを実施することにより調整などをしてもよいことは言うまでもない。以上の事項は本発明の他の実施例においても適用されることは言うまでもない。

図 3 5 1は、ソースドライバ回路（ I C) 1 4の外部に 3つの.抵抗（R a、 R b、 R c ) を用いて、 V 0電圧および V 1電圧を発生させた実施例である。抵抗はソースドライバ回路（ I C) 1 4の端子 2 8 8 3に接続する。アノード電圧とグランド（GND) 間に抵抗 R a、 R b、 R c を直列接続している。抵抗 R aの両端には V a電圧（V d d _V a =V 0 ) 、抵抗 R b間に V b電圧、抵抗 R c間に V c電圧（V c =V l ) が発生する。

以上のように構成することにより、抵抗 R a、 R b、 R cを調整することにより電圧 V O、 V 1を自由に設定することができる。また、図 3 5 1の構成ではァノ一ド端子電圧 V d dを基準で V 0電圧、 V 1電圧などを発生させる構成である。したがって、アノード電圧 V d dが変動した場合、あるいは電源モジュールで発生する V d d電圧の電圧バラツキが発生した場合でも、 V 0電圧、 V 1電圧は連動して変化する。この変化は画素 1 6の駆動用トランジスタ 1 1 aの動作原点（ァノード端子）と一致しているため、良好な動作を実現できる。

図 4 8 7に図示するように構成することも好ましい。図 4 8 7は図 3 4 0の変形例（簡略化した実施例でもある）である。図 4 8 7は 4点折れガンマの実施例であるが、これは説明を容易にするためであって、 4 点折れガンマ以下であっても、 4点折れガンマ以下以上であってもよい。図 4 8 7の特徴は、 V 0〜V 1、 V 1〜V 2、 V 2〜V 4間のプリチヤージ電圧 V p c数が一定でないことである。一例として V 0〜V 1は V p c 0 と V p c 1の 2個、 V 1〜V 2は 3 2— 1 = 3 1個のプリチヤージ電圧 V p c、 V 2〜V 3は 1 2 8— 3 2 = 9 6個のプリチャージ電圧 V p c、 V 3〜V 4は 2 5 5— 3 2 = 2 2 3個のプリチャージ電圧 V p c としている。つまり、高階調になるにしたがって、プリチャージ電圧数を多くしている。

図 3 5 6に図示するように、階調 0対応するプリチャージ電圧 V 0は RGBで共通であり（図 34 9などを参照のこと）、アノード電圧 V d dに近い。また、階調 1対応するプリチャージ電圧 V 1は R G Bで異なり、 V 1 と V 0電圧の電位差は大きい（図 3 5 6を参照のこと）。また、 V 1電圧は低階調であるため、電流プログラム方法において書き込み不足が発生しやすく、 E L素子の発光効率も低いため、電圧駆動を支配的にする必要がある。この理由から、図 4 8 7では、 V O電圧と V I電圧とをソースドライバ回路（. I C) 1 4の外部より入力している。

一方、 V 3電圧から V 4電圧の範囲は、グランド（GND) 電圧に近い。また、プログラム電流も大きいため、電流駆動が支配的となるため、基本的には、プリチャージ電圧 V p cの印加は必要でない。また、図 3 5 6で図示するため、高階調側では、ソース信号線電位（駆動用トランジスタ 1 1 aのグート電位）に対する出力電流は直線的な関係になり、少しの電位変化で出力電流は大きくなる。また、電流値も大きい。したがって、プリチャージ電圧 V p cの精度は必要ない。この理由から、 V 3電圧と V 4電圧の間に対応する階調数を多くしても問題ない。

好ましくは、 V 0〜V 1の電位差、 V 1〜V 2の電位差、 V 2〜V 3 の電位差、 V 3〜 V 4の電位差は同一あるいは近傍の電圧差にすることが好ましい。近傍の電位差とは、 I V以内である。このように近傍の電位差にすることにより、電圧 V 0〜V 4の発生回路が容易になり、電子ボリゥム 50 1の構成も簡略化することができる。

以上のように、本発明は、外部から（内部で発生してもよいことは言うまでもない）印加する電圧 V 0〜V 4のそれぞれ間に対応するプリチヤージ電圧数が異なっていることに特徴がある。

V 0電圧は、基準電流比が変化しても固定でよい。しかし、 V 1電圧位置は、基準電流比の変化に大きく依存する。画素 1 6の駆動用トランジスタ 1 1 aの立ち上がり電流が小さいため、基準電流比に対応して駆動用トランジスタ 1 1 aのグート端子電位（プログラム時のソース信号線 1 8電位）を大きく変化させる必要があるからである。駆動用トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、基準電流比が大きくするにしたがって、ソース信号線 1 8電位を低下させる必要がある。また、基準電流比による電圧の変化は、 V 2電圧よりも V 4電圧の方を大きくする必要がある。

以上のように本発明は、基準電流比を変化させる駆動を実施す'る場合は、 V 0電圧を固定または、所定電圧近傍の電位を維持したまま、 V I 電圧以降あるいは V 2電圧以降の電位を変化させることに特徴がある。なお、駆動用トランジスタ 1 1 aが Nチヤンネルトランジスタの場合は、 G N D電位側に V 0電圧（立ち上がり電圧）が位置する。

したがって、図 4 8 7の電位関係を Nチャンネル用に変更すればよい。変更は当業者であれば容易であるので説明を省略する。以上のように、本発明は、駆動用トランジスタ 1 1 aが Pチヤンネルトランジスタであるとして説明をするがこれに限定するものではない。 Nチャンネルトランジスタであってもよいことは言うまでもない。

図 4 8 7は V O と V I電圧間にソースドライバ回路（ I C ) 1 4の内蔵抵抗を形成または配置した構成である。もちろん、抵抗 Rは外づけ抵抗であってもよい。また、抵抗 Rの抵抗値はトリミングにより調整してもよい。

V 0電圧は固定であり、 V Iあるいは V 2電圧と連動しないのであれば、図 4 9 1に図示するように、抵抗 Rを形成する必要がない。また、 V 0電圧と V 1電圧とは比較的電位差が大きいため、 V 0電圧と V 1電圧間には大きな抵抗を形成する必要がある。大きな抵抗は、抵抗のパーッ数が増大し、ソースドライバ回路（ I C) 1 4チップのサイズ拡大に直結する。 ' · 図 4 9 1はこの課題を解決するため、 V 0電圧と V 1電圧とを独立させている。つまり、 V 0電圧端子と V 1電圧端子間に抵抗を形成していない。また、 V 1電圧端子と V 2電圧端子間にも抵抗を形成していない。一方、 V 2電圧端子と V 8電圧端子間には抵抗 Rを配置し、 V p c 2と V p c 3間、 V p c 3と V p c 4間、 V p c 4と V p c 5間など 1つのプリチャージ電圧端子間には、抵抗 Rの 8倍の抵抗（8 R) を形成している。これは、 V 2電圧端子と V 3電圧端子間は比較的電位差が大きく、抵抗 Rの形成数が少ないと貫通電流が多く流れ消費電力が大きくなるからである。

V 8電圧端子と V 3 2電圧端子間には抵抗 Rを配置し、 V p c 8と V p c 9間、 V p c 9と V p c l O間、 V p c l Oと V p c l l間など 1 つのプリチャージ電圧端子間には、抵抗 Rの 4倍の抵抗（ 8 R) を形成している。これは、 V 8電圧端子と V 3 2電圧端子間も比較的電位差が大きく、抵抗 Rの形成数が少ないと貫通電流が多く流れ消費電力が大きくなるからである。 V 3 2電圧端子と V 1 2 8電圧端子間の V p c端子間には抵抗 Rを配置している。 1パーツの抵抗で構成できるのは、 V 3 2電圧端子と V 1 2 8電圧端子間に形成されるプリチャージ電圧端子数が多いため、抵抗 Rの構成数も多く、貫通電流が流れないからである。以上の事項は、 V 1 2 8電圧端子と V 2 5 5電圧端子間も同様である。図 4 9 1の実施例のように、 V 2電圧、 V 8電圧、 V 3 2電圧、 V I 2 8電圧と、 4倍の階調に対応するように電圧端子を構成すると、図 4 9 2に図示するように、折れ線ガンマのプリチャージ電圧回路を構成することができる。 V 2電圧と V 8電圧との電位差、 V 8電圧と V 3 2電圧との電位差、 V 3 2電圧と V 1 2 8電圧との電位差、 V 1 2 8電圧と

V 2 5 5電圧との電位差はほぼ等しくなる。また、図 4 9 2の折れ線ガンマは駆動用トランジスタ 1 1 aの V— I特性と一致する。

以上のことから、図 4 9 1、図 4 9 2の実施例のように、構成することにより良好なプリチャージ駆動（プリチャージ電圧 +プログラム電流駆動など）を実現することができる。図 4 9 1の回路構成から出力されるプリチャージ電圧により、目標のソース信号線 1 8電位近傍に変化し、わずかなずれ量をプログラム電流により補正できるから、均一性が非常に良好な画像表示を実現できる（図 1 2 7〜図 1 4 2などを参照のこと）。図 4 9 1の構成は、電圧端子は V 0、 V I、 V 2、 V 8、 V 3 2、 V 1 2 8、 V 2 5 5の 7端子の実施例である。しかし、本発明はこれに限定されるものではない。たとえば、図 4 9 3は 5 1 2階調の実施例であり、電圧端子位置を示している。図 4 9 3 ( a ) は、端子位置を 0、 1、 2、 4、 8、 3 2、 1 2 8、 5 1 2と記載している。つまり、 V 0電圧端子、 V I電圧端子、 V 2電圧端子、 V 8電圧端子、 V 3 2電圧端子、 V I 2 8電圧端子、 V 5 1 2電圧端子を形成した実施例である。

図 4 9 3 ( b ) は、端子位置を 0、 1、 8、 3 2、 1 2 8、 5 1 2と記載している。つまり、 V 0電圧端子、 V 8電圧端子、 V 3 2電圧端子、 V I 2 8電圧端子、 V 5 1 2電圧端子を形成した実施例である。図 4 9 3 ( c ) は、端子位置を 0、 1、 2、 8、 3 2、 1 2 8 と記載している。つまり、 V 0電圧端子、 V I電圧端子、 V 2電圧端子、 V 8電圧端子、

V 3 2電圧端子、 V 1 2 8電圧端子を形成した実施例である。もちろん、近傍であればよく、たとえば、 V 0電圧端子、 V I電圧端子、 V 3電圧端子、 V 7電圧端子、 V 3 1電圧端子、 V 1 2 7電圧端子などであってもよい。

以上のように、本発明は、少なくとも電圧端子の 1組が 4の倍数あるいはその近傍にしたものが本発明である。なお、 4倍といっても、 0階調から開始される力 1階調から開始されるかにより異なる。たとえば、図 4 9 3は、 V 0、 V I、 V 2、 V 8、 V 3 2、 V I 2 8 としているが、 V I、 V 2、 V 7、 V 3 1、 V 1 2 7などであってもよい。つまり、 V nノ V n _ lが 4近傍になればよい。たとえば、 V 1 2 7ダ V 3 1も 4 近傍であるので本発明の技術的範疇である。 V I、 V 3、 V 1 2、 V 3 1、 V 2 5 5などであっても 1つの組み合わせである V 1 2と V 3の関係、つまり V I 2 /V 3が 4であるから本発明の技術的範疇である。各電圧端子間の電位差は、基準電流比などにより変化できるように構成することが好ましい。図 4 94は各電圧端子間をポリゥム VRで可変できるように構成した実施例である。もちろん、 VRの替わりに DAコンパータ 5 0 1で可変してもよい。電圧 V d dと GND間に抵抗 R 0〜 R 6が配置されている。基準電流比の変化に伴い、抵抗 R 6の端子電圧は、ボリゥム VRで変化させる。ボリゥム VRにより R 0〜！ 6の各抵抗端子の電圧は変化し、この変化は、電圧端子 V 1〜V 2 5 6の電圧を変化させる。 V 0電圧は階調 0の電圧であるため、所定電圧 V aに固定している。電圧端子 V 1〜 V 2 5 6の電位は、複数のソースドライバ回路（ I C) 1 4に共通に印加される。

以上の実施例は、電圧端子 V 1〜V 2 5 6基準電流比に対応して変化させるとしたが、点灯率など他の変動により変化させてもよいことは言うまでもない。

図 4 94の実施例は、ソースドライバ回路（ I C) 1 4の外づけ抵抗 Rにより電圧端子に印加する電圧を変化させる構成である。しかし、本発明はこれに限定するものではない。たとえば；図 4 9 5に図示するように、ソースドライバ回路（ I C ) 1 4の内蔵抵抗 R aにより、電圧端子間（V 2電圧と V 8電圧間、 V 8電圧と V 3 2電圧間、 V 3 2電圧と V 1 2 8電圧間）に所定電圧が印加されるように構成してもよい。

図 4 9 5などでは、 V 1電圧と V 2電圧とを分離しているが、図 4 9 6に図示するように、 V 1電圧をプリチャージ電圧 V p c 1 とし、また、オペアンプ 5 0 2 cを介してプリチャージ電圧 V p c 2以降を発生するように構成してもうよいことは言うまでもない。

図 4 8 7などでは、電子ポリゥム 5 0 1の抵抗 Rは同一として説明している。抵抗 Rの抵抗値を同一にすることにより I Cチップを小サイズ化できる。しかし、本発明はこれに限定するものではない。抵抗 Rは変化させてもよい。たとえば、低階調側の抵抗値を大きくし（図 3 5 6に図示するように、 V 0〜低階調領域では、階調に対応する電位の電位差が大きいからである）、高階調側の抵抗値を相対的にあるいは絶対値的に小さくしてもよい。また、抵抗の抵抗値は、低階調側と高階調側の 2 種類あるいは複数種類で構成してもよい。以上の事項は、図 1 3 6、図 1 3 7、図 3 4 1、図 3 4 2などでも説明を行っているので説明を省略する。

たとえば、図 4 9 2に図示するガンマカーブを発生するためには、プリチャージ電圧 V p c端子間に配置する抵抗値を 2乗特性にする。この実施例を図 4 9 7に図示する。プリチャージ電圧 V p c端子間電圧は、 1、 3、 5、 7、 9 と抵抗値を変化させている。

図 4 9 7などにおいて、 V I電圧、 V 2電圧などを変化させることにより、適切なプリチャージ電圧を発生することができる。電圧の変化は、図 4 9 8に図示するように D A回路 5 0 1 aを用いてもよい。 D A回路 5 0 1 aは、コントローラ回路（ I C ) 7 6 0が出力する 8ビットデータ I Dで制御する。図 5 0 3に図示するように、トランジスタ 1 5 8、オペアンプ 5 0 2 からなる定電流回路で定電流 I rを発生し、この I rを電子ボリゥムの抵抗 Rに流すことによりプリチャージ電圧 V p cを可変することができる。抵抗 I rはボリゥム V Rなどで変化させる。

以上の実施例は、プリチャージ駆動方式の実施例として説明したが、本発明はこれに限定されるものではない。電圧駆動方式（たとえば、図 2などの画素構成を有する E L表示パネルの駆動方法）にも適用できることは言うまでもない。電圧駆動では、 R G Bの E L素子のガンマカーブが異なるため、 R G B独立のガンマ回路が必要である。

図 4 9 1の構成と、図 4 9 7の構成とを組み合わせ、図 5 2 7のように構成してもよい。図 5 2 7は、たとえば、 V I電圧と V 2電圧間のタップ間の抵抗値を一定の抵抗ではなく、 4 R、 2 R、 Rなど変化させている。変化させることにより、図 4 9 2のカーブが、曲線状となり、よりトランジスタ 1 1 aの V I特性と一致するようになる。なお、図 1 3 1から図 1 4 2などの実施例と組み合わせても良いことは言うまでもなレ、。

図 5 2 5は、電圧入力端子（電圧入力タップ）に、デジタルデータを入力し、 D A変換器 5 0 1 aで電圧を発生させた構成である。図 5 2 5 は一例として、 V 2電圧を入力する端子に、 8ビットの V 2 D A T Aからなるデジタルデータを印加した構成である。また、 V 3電圧を入力する端子に、 8ビットの V 3 D A T Aからなるデジタルデータを印加した構成である。端子に印加するデータをデジタルデータとし、可変できるように構成することにより、図 4 9 2のカーブを自由に設定あるいは可変することができる。また、点灯率などに対応して、あるいは温度など、または動画と静止画の比率に応じて、図 4 9 2のカープを可変あるいは設定することができる。以上のように、本焭明のソースドライバ回路（ I C ) 1 4において、プリチャージ電圧を発生する回路構成は、多種多様な構成が含まれる。また、以上の事項は、プリチャージ電流あるいは過電圧 I dを発生する回路構成にも適用できることは言うまでもない。

図 4 9 9は、以前に説明した本発明のプリチャージ電圧回路を電圧駆動方式に適用した実施例である。 R G Bの V 0電圧は共通である。電子ポリゥム 5 0 1 Rは Rの電圧発生回路である。また、電子ボリゥム 5 0 1 Gは Gの電圧発生回路である。電子ポリウム 5 0 1 Bは Bの電圧発生回路である。図 4 9 9に構成することにより R G B独立ガンマカープを発生することができ、良好なホワイトパランスを実現することができる。以上のように、プリチャージ電圧を発生する本発明の回路構成、駆動方式は電圧駆動方式にも適用できることは言うまでもない。つまり、電圧 +電流駆動に限定されるものではない。

図 4 8 7では、全階調範囲において、プリチャージ電圧 V p cを対応させるとしているが、本発明はこれに限定するものではない。書き込み電流あるいは書き込み電圧が不足する領域に限定してプリチャージ電圧 V p c発生回路を構成または配置してもよい。たとえば、図 4 8 7では、電流駆動であり、低階調領域で書き込み不足が発生する（と想定する）。したがって、低階調の該当する V 0 ~ V 1 2 8までプリチャージ電圧発生回路を構成し、それ以上は、省略してもよいことは言うまでもない。また、 0階調目と偶数階調目のみにプリチャージ発生回路を構成したりするように、対応する階調を間欠にしてもよいことは言うまでもない。また、階調 1 2 8以上のプリチャージ電圧は V p c 2 5 5のみであってもよい。プログラム電流が支配的に動作するからである。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。

図 3 3 9、図 3 4 1では b点電位は可変することができる構成である。 b点電位を可変する必要があるの本発明の駆動方法では基準電流を可変するからである（基準電流を変化あるいは制御する方式として図 6 1、図 6 3、図 64、図 9 3〜図 9 7、図 1 1 1〜図 1 1 6、図 1 2 2、図 1 4 5〜図 1 5 3、図 1 8 8、図 2 5 2、図 2 54、図 2 6 7、図 2 6 9、図 2 7 7、図 2 7 8、図 2 7 9などとその説明を参照のこと）。図 3 5 0は駆動用トランジスタ 1 1 aのゲート端子電圧（横軸）と出力電流（縦軸）の関係を図示している。縦軸はプログラム電流 I wを示す。プログラム電流 I wは基準電流と比例する。また、横軸のゲート端子電圧はソース信号線 1 8の電位を示す。また、ソース信号線 1 8の電位はプリチャージ電圧（プログラム電圧）と同一である。

以上のことから、図 3 5 0は、基準電流 I cが I 1で、ソース信号線 1 8から最大プログラム電流（最高階調時）の時は、ソース信号線 1 8 の電位が V 1 となるようにプリチャージ電圧（プログラム電圧）を印加する必要があることを示している。同様に、基準電流 I cが I 2で、ソース信号線 1 8から最大プログラム電流（最高階調時）の時は、ソース信号線 1 8の電位が V 2となるようにプリチャージ電圧（プログラム電圧）を印加する必要があることを示している。また、基準電流 I cが I 3で、ソース信号線 1 8から最大プログラム電流（最高階調時）の時は、ソース信号線 1 8の電位が V 3 となるようにプリチャージ電圧（プログラム電圧）を印加する必要があることを示している。

ここで、基準電流 I cが I 1から I 3まで 3倍変化するとする。つまり、 1 3 ： 1 2 : 1 1 = 3 ： 2 ： 1 とする。この時、 V 3、 V 2、 V I は、検討の結果によれば最適値は、 V 3 : V 2 : V 1 = 1 1. 5 : 1 1 : 1 0である。つまり、基準電流の変化が 3倍あっても、プリチャージ電圧 V p cの変化はわずかである。以上のことから、 V p cの変化は小さくてよい。プリチャージ電圧の変化 K V (図 3 5 0では¥ 3/¥ 1 )は、基準電流の変化 K i (図 3 5 0では I 3/ 1 1 ) の関係は、 2 < K i /K v く 3. 5の関係を維持させることが好ましい。

図 3 5 0から、基準電流 Iの値が大きく変化させる場合であっても、プリチャージ電圧の変化は小さい。したがって、図 3 3 9、図 3 4 1などにおける V 1電圧は、基準電流が大きく変化しても変化量は小さくてすむ。そのため、 D A回路 5 0 3の出力変化は小さくて十分である。図 3 3 9、図 34 1では V I電圧を基準電流に合わせて変化させるとしたが、図 3 5 1の実施例のように端子 2 8 8 3 cの電圧は固定でも実用上は問題が発生しない。逆に、最大プリチャージ電圧（プログラム電圧）の可変範囲が少なくて済み回路構成を簡略化できる。また、高精度の出力が可能になる。

電流駆動方式において、電流書き込み不足が発生するのは、低階調領域である。また、書き込み不足が発生する領域は、図 3 5 0の V 0電圧 (0階調目：駆動用トランジスタ 1 1 aの立ち上がり電圧）から、 V X までの A区間である。この範囲は点線に記載しているように直線的な変化を示す。図 3 5 0では Aで示す区間は傾きを小さく表現している。実用上はこのような傾きが実線の曲線よりも小さくて十分である。図 1 2 7〜図 1 4 3などで説明した電圧印加（プリチャージ電圧（プログラム電圧）印加）を実施した後、プログラム電流を印加する方法では、完全な捕正がされたソース信号線 1 8電位とプリチャージ電圧印加によるソース信号線の電位との差（図 3 5 0では実線と点線との電流差として現れる）があっても、プログラム電流により完全な補正が実現できるからである。

重要なのはプリチャージ電圧（プログラム電圧）をソース信号線 1 8 に印加し、理想的はソース信号線 1 8の電位（駆動用トランジスタ 1 1 aがプログラム電流により実現されるゲート端子電位）の近傍まで短時間（ 1 Hの 1ノ 2 0 0以上 1 Z 20以下の時間）で設定または調整することである。この動作により理想（補償された）ソース信号線 1 8電位からプログラム電流により実現するソース信号線 1 8までに変化させる電位差が小さくなつている。したがって、比較的小さなプログラム電流

(低階調領域でのプログラム電流）でも理想状態を実現できる（駆動用トランジスタ 1 1 aの特性を補償した電流プログラムを実現できる）。髙階調領域ではプログラム電流の大きさが大きいためプリチャージ電圧

(プログラム電圧）を印加せずとも、プログラム電流のみで理想状態を達成（実現）できる。

以上のことから、書き込み不足が発生する範囲は低階調領域に限定される。また、高階調領域でプリチャージ電圧（プログラム電圧）は必要ない（もちろん、プリチャージ電圧を印加してもよい）。プリチャージ電圧（プログラム電圧）を印加すべき領域は全階調範囲に必要ではなく、中間調以下の領域で十分である。プリチャージ電圧を印加する領域を中間階調以下と範囲を限定することにより、図 1 3 1、図 1 3 5〜図 1 4 2、図 3 3 9〜図 3 4 1、図 3 5 1、図 3 5 3などの電子ポリゥムのタップ数を削減できる。したがって、回路の簡略化が可能であり、低コスト化を実現できる。

図 3 5 0に図示する点線に対応してプリチャージ電圧（プログラム電圧）を発生する（出力する）ように構成すると、電子ボリゥム 5 0 1の各抵抗は同一の抵抗値のものを配置して構成することができる。したがつて、電子ポリウム 5 0 1の回路構成がシンプルになり好ましい。

しかし、図 3 5 9に図示するように、理想的には、プリチャージ電圧 (プログラム電圧）の印加による出力電流 Iは等間隔 (等ステップ) となるようにすることが好ましい。電圧 0から電圧 V O、電圧 V Oから電圧 V Iの差は大きい。電圧 V 4と電圧 V 5の差は小さい。このようなステツプ（きざみ）を実現するには、電子ボリウム 5 0 1の抵抗の大きさを変化させればよい。 '

プリチャージ電圧（プログラム電圧）を設定（指定）する電圧階調データと、プログラム電流を設定（指定）する電流階調データとは一致させることが好ましい。映像データが階調 1 2 8であれば、電圧階調データも 1 2 8 とし、電流階調データも 1 2 8 とする。つまり、ガンマ変換などを行った後の映像データの番号 =電圧階調データの番号 =電流階調データとする（映像データの番号で図 1 3 1、図 3 3 9、図 3 5 1などの電子ポリゥム 5 0 1のスィッチ Sを決定して動作させてプリチャージ電圧（プログラム電圧） V p cをソース信号線 1 8に印加する。また、映像データの番号で図 1 5などのスィッチ 1 5 1のオンオフ状態を決定し、電流回路 1 6 4あるいは単位トランジスタ群 4 3 1 cを操作させる。各映像データに対して、プリチャージ電圧（プログラム電圧）を印加するか否かは、コントロール I C 7 6 0で制御し、プリチャージビットにより制御する（図 7 5〜図 7 9およびその説明を参照のこと）。ソース信号線 1 8の電位状態（各画素に書き込む 1つ前のプリチャージ電圧 (プログラム電圧）の印加状態）により、あるいは映像データの大きさ (低階調領域ではプリチャージ電圧（プログラム電圧）を印加する）により、プリチャージ電圧（プログラム電圧）を印加するか否かが判断される。したがって、低階調領域の映像データであっても、プリチャージ電圧（プログラム電圧）を印加しないこともある。

また、高階調領域の映像データであっても、プリチャージ電圧（プログラム電圧）が印加されることもある。本発明は、プリチャージ電圧（プログラム電圧）を判定するビットをソースドライバに内蔵する点、プリチャージ電圧（プログラム電圧）を印加するか否かを判定あるいはプリチャージ電圧（プログラム電圧）を映像データ（階調）に対応して制御方法あるいは技術的思想を有する点に特徴がある。

以上のように構成あるいは制御することにより、ソースドライバ回路 ( I C) 1 4の構成が容易になり、また、コントローラ I C (回路） 7 6 0からソースドライバ回路（ I C) 1 4に伝送するデータが少なくなる（電圧階調データの番号、電流階調データが必要でなく、映像データのみでよい）ため、伝送データの周波数を低減できる。

選択できる V p cの電圧の個数は、表示装置が 6ィンチ以上の場合は、表示装置の階調数の 1 / 8以上にすることが好ましい（ 2 5 6階調の場合は、 3 2階調以上）。特に、 1 Z 4以上とすることが好ましい（2 5 6階調の場合は、 6 4階調以上）。比較的高階調領域までプログラム電流の書き込み不足が発生するからである。しかし、先に説明したように全階調範囲でプリチャージ電圧（プログラム電圧）を印加できるように構成あるいは形成することは必要ではない。

6インチ以下の比較的小型の表示パネル（表示装置）では、選択できる V p cの電圧の個数は、 2以上にすることが好ましい。 V p cが V O の 1つであっても良好な黒表示を実現できるが、低階調領域で階調表示することが困難な場合があるからである。 V p cが 2以上であれば、 F R C制御により複数の階調を発生することができ、良好な画像表示を実現できる。

プリチャージ電圧（プログラム電圧）はゲート信号線 1 7 aを制御する電圧（V g h l、 V g l l ) により変化させることが好ましい。特に V g 1 1電圧によりプリチャージ電圧（プログラム電圧）を変化させる。駆動用トランジスタ 1 1 aのグート端子の寄生容量と V g 1 1電圧の振幅により駆動用トランジスタ 1 1 aのゲート端子電位が変化してしまうからである。

図 3 5 5に図示するように、 V g 1 1電圧が低くなるほど駆動用トランジスタ 1 1 aの立ち上がり電圧が変化する。たとえば、 V g 1 1 = 0 Vの時は、立ち上がり電圧（0階調目として印加するプリチャージ電圧 (プログラム電圧））は V 2であるが、 V g 1 1 =一の時は、立ち上がり電圧（0階調目として印加するプリチャージ電圧（プログラム電圧））は V 1、 V g 1 1 =_ 9 Vの時は、立ち上がり電圧（ 0階調目として印加するプリチャージ電圧（プログラム電圧））は V 0 とアノード電位（図 3 5 5では V d d ) に近づく。したがって、図 3 3 9などの V 0電圧を V g 1 1電圧と連動させて変化させることが好ましい。また、 V 1電圧も変化きせることが好ましい。

以上の事項は、本発明の他の実施例に適用できることは言うまでもない。また、以上の技術的思想を本発明の表示装置、表示パネル、表示方法などに適用できることも言うまでもない。

図 3 5 2は図 3 5 1の変形例である。図 3 5 2では、抵抗 R a、抵抗 R bをソースドライバ回路（ I C) 1 4に内蔵している。端子 2 8 8 3 bに V d d電圧を印加し、端子 2 8 8 3 c とグランド間に抵抗 R cを接続する。図 3 5 2のように構成することにより外づけ抵抗が 1つになる。ただし、抵抗 R cの値は RG Bごとに個別に設定できるように構成することが好ましい。なお、端子 2 8 8 3 cには電圧を直接入力してもよいことは言うまでもない。また、抵抗 R cもソースドライバ回路（ I C) 1 4に内蔵させてもよい。

抵抗 R aはトリミングなどにより調整してもよい。また、抵抗が拡散抵抗で形成されている場合は加熱により抵抗値調整をすることも可能である。また、電子ボリゥムあるいは抵抗スィッチ回路に構成することにより所定の抵抗値に設定あるいは調擎してもよい。以上の事項は図 3 5 2、図 3 5 3などの他の実施例にも適用できることは言うまでも無い。図 3 5 2では抵抗 R aを調整することを実施例として記載している。図 3 5 3は抵抗 R bを調整することを実施例として記載している。

図 3 5 3は、端子 2 8 8 3 bに V d d電圧を印加し、端子 2 8 8 3 c に外づけ抵抗 R cを接続している。 a点の電位と b点の電位との電位差は抵抗 R bを調整することにより設定する。また、抵抗 R cの値を調整することにより b端子の電位を調整する。

基準電流 I cにより V 1電圧を調整する実施例として、図 3 5 4の構成が例示される。図 3 5 4では基準電流 I c (もしくは基準電流 I cに相関あるいは比例する電流 I c ) が外づけ抵抗 R bに流れ込むように構成されている。したがって、端子 2 8 8 3 bの電圧 V bは、抵抗 R b X I c となる。この電圧がトランジスタ 1 5 8 bのゲート端子電圧となる。トランジスタ 1 5 8 bは電圧 Vわによりチャンネル間電圧（ S D電圧）が発生し、 I b電流が外づけ抵抗 R aに流れる。端子 2 8 8 3 aの電圧 V Iは V d d— R a X I b となる。したがって、基準電流 I cの大きさの変化が V 1電圧の変化となる。電子ポリウム 5 0 1の動作は以前に説明したので省略する。

以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。たとえば、図 1 2 7力ら図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 3 4 9〜図 3 5 4が例示される。また、各実施例で説明した内容は、それぞれの実施例と選択してあるいは複合してもしくは組み合わせて実施例を構成することができることは言うまでもない。

ソースドライバ回路（ I C) 1 4に内蔵する抵抗の抵抗値はトリミングにより、あるいは加熱により抵抗値を所定値となるように調整あるいは加工してもよいことは言うまでもない。また、外づけ抵抗についても同様である。

図 2 9 3など（他の実施例でもよい）において、抵抗ァレイ 2 9 3 1 (抵抗 R ) などは I Cチップ 1 4またはソースドライバ回路（ I C ) 1 4内に内蔵するとしたが、これに限定するものではない。. I C (回路） 1 4にディスクリート部品で外づけしてもよいことは言うまでもない。また、プリチャージ電圧（プログラム電圧と同義あるいは類似） V p c は抵抗 Rなどを用い発生することに限定するものではなく、オペアンプあるいはトランジスタなど他の部品で構成してもよいことは言うまでもない。また、プリチャージ電圧（プログラム電圧と同義あるいは類似） V cは一定の電圧を PWM変調などによりパルス状に発生し、コンデンサなどにより平滑化して所定のプログラム電圧を得るように構成あるいは形成もしくは作製してもよいことは言うまでもない。また、プリチヤージ電圧（プログラム電圧と同義あるいは類似） V p cは I C (回路） 1 4内で発生することに限定するものではない。 I C (回路） 1 4の外部で発生し、 I C (回路） 1 4の端子から入力して、 I C (回路） 1 4 ではスィツチなどで適応するプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cを選択するように構成してもよい。

また、コントローラ回路（ I C) 7 6 0の制御データにより、プリチヤージ電圧（プログラム電圧と同義あるいは類似） V p cは I C (回路） 1 4の外部で発生し、 I C (回路） 1 4の内部に取り込んでソース信号線 1 8などに印加するように構成してもよいことは言うまでもない。以上に記載した事項は、図 1 2 7力、ら図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 34 9〜図 3 5 4などの本発明の他の実施例にも適用できることは言うまでもない。

図 1 2 7力ら図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 34 9〜図 3 54などで説明したように、本発明では、プリチャージ電圧（プログラム電圧と同義あるいは類似）（電圧データ）を印加し、その後、プログラム電流を印加する。プログラム電流 I wはより階調性を增加させるために F R C技術を用いる。一般的に 1 0 ビットのデータを 4 F R Cの 8 ビットで表現する。

本発明では、図 3 1 3で図示するようにプリチヤ一ジ電圧も F R C化している。たとえば、図 3 1 3 ( b ) は 4 F R Cの駆動方法である。図 3 1 3 ( b ) において、白〇（白丸）はプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加（出力）されたことを示しており、黒〇（黒丸）はプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されていないことを示している。つまり、図 3 1 3 ( b ) ( 1 ) では、 4フレーム（フィールド）で 1回しかプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されないことを示している。

同様に図 3 1 3 ( b ) ( 2 ) では、 4 フレーム（フィールド）で 2回しかプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されないことを示しており、図 3 1 3 ( b ) ( 3 ) では、 4フレーム（フィールド）で 3回プリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されることを示している。図 3 1 3 ( b ) ( 4 ) では、 4フレーム（フィールド）ともプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されることを示している。

以上の動作（方法）を実施することによりプリチャージ電圧（プログラム電圧と同義あるいは類似）で階調表示を増大することができる。したがって、階調数が增加しょり良好な画像表示を実現できる。つまり、低階調領域では主としてプリチャージ電圧（プログラム電圧と同義あるいは類似）で階調表示を実現し、高階調領域ではプログラム電流により階調表示を実現する。

以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。たとえば、図 1 2 7から図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 3 4 9〜図 3 5 4が例示される。なお、プリチャージ電圧（プログラム電圧と同義あるいは類似）の印加はフリツ力の発生を防止するため、図 3 1 3 ( c ) に図示（4 F RC で 2回プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する実施例）するように、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加するタイミングを変化させることが好ましい。

低階調領域においては、プリチャージ電圧（プログラム電圧と同義あるいは類似）などの電圧データ（VDATA) は短時間でソース信号線 1 8を充放電することができる。一方、プログラム電流 I wなどの電流データ（ I DATA) は、目的の電圧（電流）までソース信号線 1 8を充放電するのに時間を必要とする。したがって、同一の目標である E L 素子 1 5の電流にするための動作は、電流プログラムの方が強くする必要がある。

そこで、図 3 1 3 ( a ) に図示するように、階調 1では電流データ（ I DATA) は階調を高めのデータとする（たとえば、階調 1では I DA T A= 1 とするのが本来であるが、 4とし、 4倍の電流を流す）。プリチャージ電圧（プログラム電圧と同義あるいは類似）（VDATA) は 1 としている（本来の値である）。同様に階調 2では電流データ（ I D ATA) は階調を高めのデータとする（たとえば、階調 2では I D AT A= 2 とするのが本来であるが、 6 とし、 3倍の電流を流す）。プリチヤージ電圧（プログラム電圧と同義あるいは類似）（VDATA) は 2 としている（本来の値である）。

以上のように電流データを大きな値とすることにより精度のよりプログラムを実現できる。なお、中間調以上では、電流データと電圧データは同一（階調 kでは、 I DATA = VDATA= k) にする力もしくは電圧データの印加をしない。

なお、 c電位あるいは d電位は、点灯率、アノード電流、 d u t y比などによつて変化させてもよいことは言うまでもない。また、図 3 1 3 に図示する F R Cの技術思想'に対しても同様に適用できることは言うまでもない。また、以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。たとえば、図 1 2 7から図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 3 4 9 図 3 5 4が例示される。

図 2 9 4はプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cを選択する回路部を中心とした説明図である。抵抗ァレイ 2 9 3 1の出力は電圧セレクタ回路 2 9 4 1に入力される。電圧セレクタ回路 2 9 4 1はアナ口グスィツチとデコーダ回路から構成され、選択信号 V S E Lの 3ビット信号により 1つのプリチヤ一ジ電圧（プログラム電圧と同義あるいは類似）が印加される（図 2 9 6を参照のこと）。選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似）は配線 1 5 0を介して端子 1 5 5から出力される。

端子 1 5 5から出力されたプリチャージ電圧（プログラム電圧と同義あるいは類似）は、ソース信号線 1 8の寄生容量である C sに保持される。したがって、プリチャージ電圧（プログラム電圧と同義あるいは類似）の出力は点順次動作を行ってもよい。しかし、点順次動作では端子 1 と端子 n (最終端子）ではプリチャージ電圧（プログラム電圧と同義あるいは類似）の印加時間が異なる。

この課題に対しては、図 2 9 5に図示するように電圧セレクタ回路 2 9 4 1を 2つ形成または構成する。第 1 H期間では、電圧セレクタ回路 2 9 4 1 aが出力し、 C 1に保持されたプリチャージ電圧（プログラム電圧と同義あるいは類似）が、セレクタ回路 2 9 5 1のスィッチ S 1が選択されることにより、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが端子 1 5 5から出力される。この期間（第 1 H期間）は、電圧セレクタ回路 2 9 4 1 a 2が順次動作し、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが C 2に保持されていく。また、セレクタ回路 2 9 5 1のスィッチ S 2はォープンである。

第 1 H期間の次の第 2 H期間では電圧セレクタ回路 2 9 4 1 bが出力し、 C 2に保持されたプリチャージ電圧（プログラム電圧と同義あるいは類似）がセレクタ回路 2 9 5 1 のスィッチ S 1を介して端子 1 5 5から出力される。この期間（第 2 H期間）は、電圧セレクタ回路 2 9 4 1 a 1が順次動作し、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが C 1に保持されていく。また、セレクタ回路 2 9 5 1 のスィツチ S 1はオープンである。

図 3 5 1などで、電子ボリウム 5 0 1にオープン端子を設けている。しかし、これは説明を容易にするためであって、必ずしも電子ポリゥム 5 0 1内に構成あるいは形成することに限定するものではない。たとえば、図 3 8 7に図示するように、プログラム電圧（プリチャージ電圧）の電圧出力回路 1 2 7 1 の出力側にスィッチ 1 5 l b (セレクタ回路）を配置または形成し、プリチャージ電圧などを端子 1 5 5から出力するモード（駆動方式）の場合は、スィッチ 1 5 1 bを a端子側にし、他のモードではスィツチ 1 5 1 bを b端子側に設定（ a端子を選択しない）するように構成してもよい。

同様に、第 2 H期間の次の第 3 H期間では電圧セレクタ回路 2 9 4 1 aが出力し、 C 1に保持されたプリチャージ電圧（プログラム電圧と同義あるいは類似）力 S、セレクタ回路 2 9 5 1 のスィッチ S 1が選択されることにより、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが端子 1 5 5から出力される。この期間（第 3 H期間）は、電圧セレクタ回路 2 9 4 1 a 2が順次動作し、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） ¥ 。が。 2に保持されていく。また、セレクタ回路 2 9 5 1のスィッチ S 2はオープンである。第 3 H期間の次の第 4 H期間では電圧セレクタ回路 2 9 4 1 b が出力し、 C 2に保持されたプリチャージ電圧（プログラム電圧と同義あるいは類似）がセレクタ回路 2 9 5 1のスィッチ S 1を介して端子 1 5 5から出力される。この期間（第 4 H期間）は、電圧セレクタ回路 2 9 4 1 a 1が順次動作し、選択されたプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが C 1に保持されていく。また、セレクタ回路 2 9 5 1のスィッチ S 1はオープンである。以上の動作を順次繰り返す。

図 3 0 8はプリチャージ電圧（プログラム電圧と同義あるいは類似）を出力する本発明の他の実施例である。プリチャージ電圧（プログラム電圧と同義あるいは類似）を選択あるいは決定する VD AT Aにより電子ボリゥム 5 0 1のスィツチが動作し、該当するプリチャージ電圧（プ口グラム電圧と同義あるいは類似） V p cがコンデンサ C cに保持される。保持されたプリチャージ電圧（プログラム電圧と同義あるいは類似）

V p cはサンプリング回路 8 6 2により保持され、出力するソース信号線 1 8のアドレスデータ PADR Sにより選択された出力の C a〜C n に保持される。なお、 P AD R Sの指定データはドットクロック C L K に同期して変化する。また、 VDATAは、映像データに対応して変化させる（図 1 2 7から図 1 4 3などの説明を参照のこと）。

したがって、プリチャージ電圧（プログラム電圧と同義あるいは類似）

V p cは 1 Hの期間で各出力端子に対応する保持用コンデンサ C a〜C nに保持される。ソース信号線 1 8にプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加するときは、スィッチ S pが一斉に一定期間クローズする。この時、スィッチ S iはオープン状態にされ、プリチャージ電圧（プログラム電圧と同義あるいは類似） V p cが電流回路

4 3 1 cに逆流することを抑制する。図 2 9 5の電圧セレクタ回路 2 9 4 1でプリチャージ電圧（プログラム電圧と同義あるいは類似） V p c を選択する。選択データはラッチ回路 7 7 1で行ってもよい。このことは図 3 0 8の実施例においても同様である。なお、図 3 0 8においても図 2 9 5に図示するように 2段構成にすることが好ましいことは言うまでもない。

図 3 0 8はプリチャージ電圧（プログラム電圧と同義あるいは類似）をサンプルホールドする回路構成であつたが、本発明はこれに限定するものではない。図 3 0 9に図示するように複数のプリチャージ電圧（プログラム電圧と同義あるいは類似）を発生しておき、選択してもよい。図 3 0 9ではプリチャージ電圧（プログラム電圧と同義あるいは類似）として固定の V p a、 V p b と、ポリゥム（VR) などで任意に変化できる V p cが選択できる。プリチャージ電圧（プログラム電圧と同義あるいは類似）は 2ビットのセレクタ信号（S E L) により選択される。

5 E L信号によりプリチャージ電圧（プログラム電圧と同義あるいは類似）を選択するスィツチ S pが選択される。図 3 0 9の表に示すように、 S E Lが 0の時、いずれのプリチャージ電圧（プログラム電圧と同義あるいは類似）も選択されない。つまり、ソース信号線 1 8にはプリチヤージ電圧（プログラム電圧と同義あるいは類似）は印加されない。 S E Lが 1の時は、スィッチ S p 1が選択されプリチャージ電圧（プログラム電圧と同義あるいは類似） V p aがソース信号線 1 8に印加される。 S E Lが 2の時は、スィッチ S p 2が選択されプリチャージ電圧（プログラム電圧と同義あるいは類似） V p bがソース信号線 1 8に印加される。また、 S E Lが 3の時は、スィッチ S p 3が選択されプリチャージ電圧（プログラム電圧と同義あるいは類似） V p cがソース信号線 1 8 に印加される。

図 3 0 9において、電流出力回路の電流プログラムデータ（DATA a、 DATAb) は、ラッチ回路 7 7 1で保持され、 1 Hごとに切り換えられる。つまり、第 1 Hではラッチ回路 7 7 l aが選択され、この期間はラツチ回路 7 7 1 bにはドットクロックに同期して順次デタが保持される。第 2 Hではラッチ回路 7 7 1 bが選択され、この期間はラッチ回路 7 7 1 aにはドットク口ックに同期して順次データが保持される保持されたデータは水平同期信号に同期してスィッチ S a. (S a a、 S a b ) で切り換えられトランジスタ群 4 3 1 cの出力電流（プログラム電流など）が確定される。

図 3 1 0は主として図 3 0 9の構成をより具体的に図示したものである。プリチャージ電圧（プログラム電圧と同義あるいは類似） V p (V p a、 V p b V p c、 o e n) を伝達するプリチャージ電圧（プログラム電圧と同義あるいは類似）配線 P S (P S a、 P S b、 P S c、 P S d) がソース信号線 1 8に直交するように配線される。プリチヤ一ジ電圧（プログラム電圧と同義あるいは類似）配線 P Sと内部配線 1 5 0とは直交し、各交点にスィッチ S pが配置されている。スィッチ S p は図 3 0 9に図示するように S E L信号で切り換えられる。なお、プリチャージ電圧（プログラム電圧と同義あるいは類似）は 1 Hの最初の期間に全ソース信号線 1 8—斉に印加される。したがって、 S E L信号もラツチして ί舉持しておく必要がある。

以上の実施例は、ソースドライバ I C 1 4を介して、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加するものであつたが、本発明はこれに限定するものではない。たとえば、アレイ 3 0基板に形成したプリチャージ電圧（プログラム電圧と同義あるいは類似）用トランジスタ素子を形成し、このトランジスタ素子をオンオフ制御することにより、プリチャージ電圧（プログラム電圧と同義あるいは類似）線に印加されたプリチャージ電圧（プログラム電圧と同義あるいは類似）をソース信号線 1 8に印加するように構成してもよいことは言うまでもない。

以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。たとえば、図 1 2 7から図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 3 4 9〜図 3 5 4が例示される。図 7 7、図 7 8はソースドライバ回路（ I C) 1 4 (プログラム電流を出力する回路あるいは I C) などにプリチャージビットをラッチするラツチ回路 7 7 1を構成あるいは形成したものであつたが、本発明はこれに限定するものではない。たとえば、プログラム電圧を出力するソースドライバ回路あるいは I Cにも適用できる。

前記ソースドライバ回路（ I C) 1 4にプリチャージ機能あるいはプリチャージ信号をラツチするラッチ回路あるいはプリチャージの選択信号線を配置または構成することにより、プログラム電圧をソース信号線 1 8に書き込む前に、ソース信号線の電位を所定値にすることができ、書込み安定度を向上できる。

図 7 7、図 7 8などでは、プリチャージ信号線（R P C、 G P C、 B P C) は 1本とし、また、それに対応するラッチ回路は 2段で各 1 ビットとして説明したが、本発明はこれに限定するものではない。たとえば、図 7 5に図示するようにプリチャージ信号が 4ビットから構成される場合は、プリチャージ信号線は 4本が必要である。したがって、プリチヤージ信号のラツチ回路も 2段で 4ビット分が必要となることは言うまでもない。また、ラッチ回路 7 7 1は図 7 7に図示するように 2段に限定するものではない。 3段以上で構成してもよいことは言うまでもない。たとえば、 4段に構成すれば、ソース信号線 1 8に書き込む電流信号は 2倍の時間確保できるようになり好ましい。また、プリチャージ信号線は R、 G、 Bで個別に設ける必要はないことは言うまでもない。 R G B で共通の信号線としてもよい。

以上のように、本発明のソースドライバ回路（ I C ) 1 4などは、ソースドライバ回路に、ソース信号線 1 8にプログラム電流あるいはプログラム電圧を書き込む時に、プリチャージ信号を印加するかしないかを選択する判定ビットを保持する回路を有すること、また、判定ビットに保持する信号あるいは想定される信号を伝達する信号入力端子を有するものである。

点灯率に応じて、ソース信号線に印加するプリチャージ電圧（プログラム電圧と同義あるいは類似）を変化あるいは変更してもよい。たとえば、点灯率に対して図 7 5における選択信号 Dの値を変化し、電子ポリゥム 5 0 1を制御して端子 1 5 5から出力されるプリチャージ信号を変化させる。点灯率に応じて駆動用トランジスタ 1 1 aに流れる電流が変化するため、最適なプリチャージ電圧（プログラム電圧と同義あるいは類似）の大きさ（とくに電圧駆動で階調表示をする場合）が変化する。点灯率により、最適な階調表示になるように電子ボリゥム 5 0 1を制御することにより階調表示などが実現できる。

以上の実施例では、点灯率に応じて、プリチャージ電圧（プログラム電圧と同義あるいは類似）を変化させるとしたが、本発明はこれに限定するものではない。基準電流比に応じてプリチャージ電圧（プログラム電圧と同義あるいは類似）を変化させてもよい。基準電流の大きさによつても、駆動用トランジスタ 1 1 aに流れる電流が変化し、最適なプリチャージ電圧（プログラム電圧と同義あるいは類似）（駆動用トランジスタ 1 1 aのゲート端子に印加する電圧）が変化するからである。また、アノード（力ソード）端子の電流の大きさによってもプリチャージ電圧 (プログラム電圧と同義あるいは類似）を変化させてもよい。図 1 2 7〜図 1 4 3、図 2 9 3、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 44などでは、画素行ごとに順次プリチャージ電圧（プログラム電圧）を印加するか否かを判断するように説明したが、本発明はこれに限定されるものでなない。例えば、インターレース駆動の場合は、第 1フィールドで奇数画素行にプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、第 2フィールドで偶数画素行にプリチャージ電圧（プログラム電圧と同義あるいは類似）するように駆動してもよい。

また、任意のフレームで、プリチャージ電圧（プログラム電圧と同義あるいは類似）を各画素行に印加し、次のフレームでは、プリチャージ電圧（プログラム電圧と同義あるいは類似）を全く印加しない駆動方法も例示される。また、各画素行にランダムにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、複数フレームで平均的に各画素にプリチャージ電圧（プログラム電圧と同義あるいは類似）が印加されるように駆動してもよレ、。

また、特定の低階調の画素のみにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する駆動方式が例示される。また、特定の高階調の画素のみにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する駆動方式が例示される。また、特定の中間階調の画素のみにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する構成も例示される。また、 1 Hまたは複数 H前のソース信号線電位 (画像データ）から、特定階調範囲の画素にプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する構成も例示される。

以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。たとえば、図 1 2 7力ら図 1 4 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 4 5、図 34 9〜図 3 54が例示される。以下、本発明の E L表示パネルあるいは E L表示装置もしくは駆動方法を採用した実施の形態について、図面を参照しながら説明する。 E L 表示パネルは特に Bの色度が悪いという課題があり、一方で Rの色度が非常によいという事実がある。そのため、画像を表示した場合、表示色が本来の画像と異なってしまう場合がある。図 1 4 4の色度の X Y座標において、実線が N T S Cの色範囲である。点線が有機 E Lの色範囲である。 N T S Cの色再現範囲と有機 E Lの色再現範囲とがずれているために、特に樹木の緑が多い画像表示において葉が枯葉色になるという課題が発生する。

この課題を解決する方策が、カラーマネージメント処理である。これは、信号処理により画像の色補正を行うものである。また、色フィルタ 5 8 6 1により画像の色度を改善する方策も例示される（図 5 8 6を参照のこと）。

色フィルタ 5 8 6 1により E L表示パネルの色純度を改善するためには、図 5 8 6に図示するように、表示パネル 7 1 の光出射側に色フィルタ 5 8 6 1を配置または構成あるいは形成すればよい。色フィルタ 5 8 6 1は図 3 6 0 ( a ) に図示するように、偏光フィルム 1 0 9とパネル 7 1間に配置または形成してもよい。色フィルタ 5 8 6 1は、シアン色をカツトするものを用いることにより Bの色度を改善することができる色フィルタ 5 8 6 1は、樹脂からなるフィルタの他、光学的干渉多層膜からなる干渉フィルタを用いても良い。なお、色フィルタ 5 8 6 1は、図 5 8 6 ( b ) に図示するように偏光フィルム（円偏光フィルムを含む） 1 0 9上または下に形成または配置してもよい。また、色フィルタ 5 8 6 1または偏光フィルム 1 0 9に光拡散剤あるいは光を拡散させる構成を付加することにより、視野角が良好になり、色ビートを低減させることができる。回路的にカラーマネージメント（色補正処理）を実現するためには、各トランジスタ群 4 3 1から出力される RGBの単位トランジスタ 1 5 4出力割合を変化させるとよい。有機 E Lで Bの色度が悪く（一方で R の色度がよい）、樹木の葉が枯葉になる現象を抑制するためには、 Bの電流を大きくするカ Rの電流を小さくすればよい。また、 Gの電流を大きくする方策の有効である。つまり、表示画像の R、 G、 B電流の比率から表示画像の色度位置を判断し、 R、 G、 Bのうち少なくとも 1つの出力電流の大きさを変化させる（本発明のカラーマネージメント処理方法）。

トランジスタ群 4 3 1 cの出力電流を調整するためには、図 4 6などにおける電流 I cを調整すればよい（RGBで）。なお、本発明の実施例 · において本明細書で説明した事項、構成、方法、装置は適用できることは言うまでもない。

電流 I cを調整する構成は、図 1 4 5に例示している。図 1 4 5 ( a ) は 8ビットのデータを D A回路 6 6 1でアナ口グ信号に変換し、ォペアンプ 5 0 2 aに入力し、電流 I cを変化（調整）する構成である。基本的な電流の大きさは外付けあるいは内蔵抵抗 R 1で行う。

図 1 4 5 ( b ) は 8ビットのデータを DA回路 6 6 1でアナ口グ信号に変換し、電流 I cを変化（調整）する構成である。基本的な電流の大きさは外付けあるいは内蔵抵抗 R 1で行う。ただし、図 1 4 5 ( b ) の構成は D A回路 6 6 1の出力電圧に対する電流 I c変化は非線形となる。

図 1 4 5 ( c ) は 8ビットのデータを D A回路 6 6 1でアナログ信号に変換し、トランジスタ 1 5 7 bを介して、電流 I cを変化（調整）する構成である。基本的な電流の大きさは外付けあるいは内蔵抵抗 R 1で行う。ただし、図 1 4 5 ( b ) の構成は D A回路 6 6 1の出力電圧に対する電流 I c変化は非線形となる。図 1 4 6は電子ポリゥム回路 5 0 1を用いた回路構成である。図 6 0 の電子ポリゥム回路 5 0 1の端子電圧 V 3に0 回路6 6 1の出力を接続した構成である。他の構成は図 6 0、図 5 0、図 4 6などと同様あるいは類似であるので説明を省略する。つまり、電流 I cは電子ポリゥム 5 0 1により切り換えられるとともに、カラーマネージメント処理の D A回路 6 6 1の出力によっても調整することができる。

なお、図 1 4 5 と図 1 4 6の構成を組み合わせも良いことは言うまでも無い。また、図 1 4 6において電子ポリゥム 5 0 1を制御することによりカラーマネージメント処理を実施してもよいことは言うまでのない図 1 4 7は図 1 4 6の変形例である。ォペアンプ 5 0 2 aの入力端子 cに直接電圧 V cを入力できるように構成している。なお、 V cを入力する時は、電子ボリウム 5 0 1はいずれのスィツチ Sも選択されずォープンになるように制御される。 I C 1 4外部からの V c電圧の印加により、容易に電流 I cを制御あるいは調整することができる。

図 1 4 8は、 DA回路 6 6 1 aの電源電圧 V d aを DA回路 6 6 l b で変化させることにより、オペアンプ 5 0 2 aの入力端子電圧を変化させるものである。入力端子電圧により出力電流 I cはリユアに変化する。図 1 4 8において、 D A回路 6 6 1 aの出力電圧は 8ビットのデジタルデータによりリニァに変化し、さらに DA回路 6 6 1 aの出力電圧は、 DA回路 6 6 1 bの出力電圧によりリニァに変化する。図 1 4 8に回路構成では電流 I cの変化の幅が大きく、かつ変化はリユアであるので構成として好ましい。

カラーマネージメント処理は、各 R G Bの電流により制御する。なお、 RGBの電流とは点灯率で表現することができる（ d u t y比は 1ノ 1 とする）。 d u t y比が 1 / 1のとき、点灯率は画像データの総和と最大値から算出することができる。カラーマネージメント処理を実施するときは、点灯率は R G B個別で求める。つまり、 Rの点灯率、 Gの点灯率、 Bの点灯率を求め（Rの消費電流、 Gの消費電流、 Bの消費電流を求めていることになる）、一定の割合の範囲、大きさでカラーマネージメント処理を実施する。画面に白表示が多い状態では、ホワイトパランスがとれているため、カラーマネージメント処理は不要だからである。 ·

図 1 4 9 ( a ) (b )はカラーマネージメント処理方法の説明図である。 d u t y比制御は以前にも説明したように E L表示パネルの消費電流を平均化するために実施している。カラーマネージメント処理は、基準電流 I cの調整により実施している。図 1 4 9 ( a ) ( b ) では点灯率が高い範囲で、 Rの基準電流 I c rを低下させるとともに、 Bの基準電流 I c bを增加させている。また、 Bの基準電流 I c bは点灯率が中間レべル（3 0 %〜 6 0 %) の範囲でも増加させて調整を行っている。以上の処理により E L表示装置のカラーマネージメント処理を良好に実現できる。

図 1 5 0は、点灯率が低い領域で R G Bの基準電流 I cを増加させている。これは、低点灯率で画像のダイナミックレンジを増大させるためである。 Bの点灯率が高い領域で Bの基準電流 I c bを増大させている点がカラーマネージメント処理である。以上のように、本発明は画像のダイナミック処理とカラーマネージメント処理の両方を、基準電流制御により実現できる。

図 1 5 1は Rの基準電流 I c rを複数のレベルに制御する方式である。以上のように本発明は基準電流'を自由に調整することによりカラーマネージメント処理を実施することができる。

図 1 5 2は RGBの点灯率から基準電流を制御する方式であった。しかし、 E L表示パネルのカラーマネージメント処理は、 Rと Bの電流（ I c r、 I c b ) の割合により制御してもよい。図 1 5 2はその実施例の説明図である。図 1 4 9 ( a ) ( b ) の横軸の点灯率の替わりに B点灯率 /R点灯率（B消費電流 ZR消費電流）としている。 B点灯率/ R点灯率（B消費電流/ R消費電流）が一定以上になった時に、 B基準電流 I c rを変化させている。

同様に、図 1 5 2は図 1 4 9 ( a ) ( b ) 横軸の点灯率の替わりに B点灯率/ R点灯率（B消費電流/ R消費電流）としている。また、図 1 5 3では、 B点灯率/ (R点灯率 +G点灯率）（B消費電流/ (R消費電流 + G点灯率））が一定以上になった時に、 B基準電流 I c rを変化させている

以上の図 1 4 5から図 1 4 8の構成は、電流 I cの調整あるいは制御する構成である。電流 I cを変化させることによりトランジスタ群 4 3 1 cの出力電流を変化させることができる。したがって、この構成は力ラーマネージメント処理だけでなく、階調制御あるいは、トランジスタ 4 3 1 cなどの出力電流制御、ホワイトバランス調整回路として用いることができることは言うまでもない。

以上の実施例では、基準電流 I cの調整により、カラーマネージメント処理を実施するとしたが、これに限定するものではない。 d u t y比の調整あるいは、各 RGBの非表示領域 5 1の割合を変化あるいは制御もしくは調整することにより、 RGBの輝度を個別に調整することができる。したがって、これらの構成あるいは方法を用いてカラーマネージメント処理を実施してもよいことは言うまでもない。

以上の実施例は、主として RGBの E L素子 1 5の色度が NT S Cの色度と異なるために、カラーマネージメントを実施する方法または構成 (装置）であった。しかし、カラーマネージメントの必要性はこれらの実施例だけでなく、 E L素子 1 5の発光効率によっても必要である。図 3 2 1は、 RGBの E L素子の E L電流と輝度の関係を示すグラフである。図 3 2 1に図示するように、 Gは. E L電流が大きくなつても輝度は比例的に増加する関係にある。しかし、 Rは E L電流 1 0以上で輝度の増加が緩やかになる（比例しない =発光効率が低下する）。また、 B は E L電流 I 1以上で輝度の增加が緩やかになる（比例しない =発光効率が低下する）。

以上のことから、 E L電流が I 1以上で Bの輝度が相対的に低下しホワイトバランスが取れなくなる。さらに I 0以上の Rの輝度も相対的に低下しホワイトパランスが取れなくなる。以上の課題を解決し、 E L電流の変化に対するホワイトバランスを維持するためには、図 3 2 2の点線（R '、 B ' ) に図示するように、階調に対する E L電流の関係を非線形性にする必要がある。図 3 2 2では、階調 K 2以上で Rの E L電流を增加させている（R，：)。また、階調 K 1以上で Rの E L電流を増加させている（Β '；)。

以上の制御は、階調に応じて、 R G Bの基準電流を変化させることにより容易に実現することができる。たとえば、 Rに対しては、図 3 2 3 に図示するように基準電流を変化させてばよい。つまり、階調 Κ 2以上で Rの基準電流比を 1から Rの E L素子の効率に逆比例させて増加させる。また、 Βに対しては、図 3 2 3に図示するように基準電流を変化させる。つまり、階調 Κ 1以上で Βの基準電流比を 1から Βの E L素子の効率に逆比例させて增加させる。

有機 E L表示パネルのように、自己発光デバイスは固定パターン表示時での画像焼付けが課題となる。焼付けとは、有機 E Lの材料などが発光などで劣化し、発光強度が低下する現象などをいう。この焼付けを防止するためには、固定パターンの表示時に表示画像の表示位置を時間的に移動させるのが得策である。たとえば、 1分間隔で画面位置を移動させる。移動は 1画素あるいは 2画素程度にすることが好ましい。 3画素以上では、表示画像が移動したこと視覚的に認識されてしまう。

表示画像 1 2 6 4の移動とは、図 1 7 7に図示するように、位置 1 9 3 aに移動させたり、位置 1 9 3 b の位置に移動させたりすることである。移動が上下、左右に 1画素あるいは 2画素の移動を行う。

移動タイミングは、点灯率で判断する。点灯率が急変するときに画面移動制御を行う。点灯率が急変の状態とは、画面が暗い状態から明るい状態（たとえば、夜のシーンから、昼の海のシーンへの変化など）、画面が明るい状態から暗い状態の変化、ドラマのシーンから C Mのシーンの変更などである。

点灯率が急変する状態では、シーン（画面）が急変する状態である。画面の状態が急変するため、画像の表示位置が変化しても視覚的に認識されることはない。画像の内容（画像の表示状態）が全く変化する場合がほとんどだからである。この点灯率の急変を利用して画像の表示位置を変化させ固定パターンの焼付けを抑制することができる。

点灯率が急変とは、変化が 2倍あるいは 1 2以上変化した場合である。たとえば、ある時刻での点灯率が 1 0 %であれば、点灯率が 2 0 % 以上あるいは点灯率が 5 %以下に変化する状態である。以上のように、点灯率が変化した場合に、画面の表示位置を変化させる。画面の表示位置の変化は水平あるいは垂直方向のスタートパルスを 1 クロックあるいは 2クロック分遅延させることにより行う。この動作は力ゥンタの比較値を変化させることにより実現できる。

点灯率が急変する時とは、ァノード電流あるいは力ソード電流が急変する時と同義である。したがって、点灯率の急変とは、アノード電流あるいはカソード電流が 2倍あるいは 1 2以上変化する場合である。この場合に画面位置を変化させる。たとえば、アノード電流またはカソード電流が 5 0 m Aであれば、ァノード電流または力ソード電流が 1 0 0 m A以上あるいは 2 5 m A以下に変化した場合に、画面位置を変化させる。

本発明では、点灯率、アノード電流あるいは力ソード電流は、 d u t _y比と連動させる。したがって、点灯率が急変とは、 d u t y比が 2倍あるいは 1 Z 2以上変化した状態と同義である。つまり、 d u t y比が変化したあるいは変化させた場合に、 d u t y比と連動させて画面位置を変化させる。たとえば、図 1 7 8に図示するように、点灯率 1〜 2 5 % の時（ d u t y比 1 . 0 ) に、矢印のように d u t y比が 0 . 5に変化させた場合に、画面の表示位置を変化させる。

以上の実施例では、点灯率などが変化するときに、画面の表示位置を変化させるとしたが、本発明はこれに限定するものではなレ、。たとえば、表示パネルが点灯状態になるとき（たとえば、電源がオンされたとき）に、画面表示位置が前回の表示位置と変化させるものであってもよい。つまり、電源をオンオフするたびに画面の表示位置を変化させる。

焼きつきを防止するには、画像のエッジをぼかすことも有効である。つまり、画像データを積分（ローパスフィルタ）することにより、画像のエツジがぼける（微分の反対の処理である）。特に点灯率が低いときは、黒表示に画像が表示され、また、点灯率が低い時は. d u t y比を低くするので画素の輝度が高い。したがって、焼付けがし易いなる。つまり、低点灯率の時に、画像のエツジをぼやかす（積分処理）をする。つまり、本発明は、点灯率に応じて、画像の積分処理を変化させる。点灯率が低いときは積分処理を大きくし、点灯率が高い時は積分処理を小さくする (通常の表示にする）。

以上の実施例を図 1 7 9に図示する。積分処理比が 1 とは、積分処理をしない状態である。この比率が大きくなるにつれ、積分処理が強くなり、画素エッジがぼける。図 1 7 9では、点灯率 5 0 %以上で通常表示であり、点灯率 2 5〜 5 0 %で積分処理比 4〜 1に変化させる。点灯率 2 5 %以下では積分処理比 4に固定する。以上のように制御することにより画素ェッジの焼きつきを緩和することができる。

本発明の実施例において、点灯率は、基本的にはアノード電流あるいは力ソード電流の大きさと同義あるいは類似である。したがって、ァノ一ド電流あるいはカソード電流の大きさに対応して積分処理比を変化させてもよい。また、アノード電流あるいは力ソード電流は、 d u t y比と連動させる。したがって、 d u t y比に連動させて、積分処理比を変化させてもよい。

以上の実施例では、点灯率などが変化するときに、画面の表示位置を変化させるとした力本発明はこれに限定するものではなレ、。たとえば、表示パネルが点灯状態になるとき（たとえば、電源がオンされたとき）に、画面表示位置が前回の表示位置と変化させるものであってもよい。つまり、電源をオンオフするたびに画面の表示位置を変化させる。

図 1 9 2に図示するように、 4 : 3の画面に 1 6 ： 9などのワイド表示を行う場合は、図 1 9 2 ( a ) と図 1 9 2 ( b ) で図示するように 1 画素行あるいは 2画素行をずらせてもよい。この制御は、以上に説明したように、点灯率制御、基準電流制御、 d u t y比制御、アノード（力ソード）電流制御、オンオフ制御に同期して実施するとよい。

本明細書において、基準電流を変化させるとして説明をした。基準電流を変化させることは、ソース信号線に流れるプログラム電流 Iw を変化させることである。したがって、基準電流を可変あるいは制御もしくは調整するとは、ソース信号線 1 8に流れるプログラム電流 Iw を可変あるいは制御もしくは調整すると置き換えることができることは言うまでもない。

本発明は、基準電流を変化することによりソースドライバ回路（ I C ) 1 4の端子 1 5 5から出力する電流を比例的に、あるいは一定の割合で、もしくは所定の関係を維持した状態で、変更、調整あるいは可変もしくは制御できることを特徴としている。

本発明の駆動方法において、プログラム電流 Iw と E L素子 1 5に流れる電流 I eは略一致する。したがって、基準電流を可変あるいは制御もしくは調整するとは、駆動用トランジスタあるいは E L素子 1 5に流れる電流 I e ( I w ) を可変あるいは制御もしくは調整すると置き換えることができることは言うまでもない。ただし、図 3 1、図 3 6などの画素構成では、 E L素子 1 5に流れる電流 I e と I wとは一致しない。しかし、基準電流を可変あるいは制御もしくは調整するとは、ソース信号線 1 8に流れるプログラム電流 Iw を可変あるいは制御もしくは調整すると言うことはでき、略比例的に E L素子 1 5に流れる電流を可変あるいは制御もしくは調整すると置き換えることができることは言うまでもない。

図 1 2 8、図 1 2 9、図 1 3 0などで説明したように、基準電流を変化させることは、ソース信号線 1 8 の電位を変化させることである。たとえば、基準電流を増大させるとプログラム電流 I wは比例して（相関して）大きくなり、ソース信号線 1 8の電位を低下させる（駆動用トランジスタが Pチャンネルの時）。逆に、基準電流を小さくするとプログラム電流 I wは比例して（相関して）小さくなり、ソース ί言号線 1 8の電位を上昇させる（駆動用トランジスタが Ρチャンネルの時）。したがって、基準電流を可変あるいは制御もしくは調整するとは、ソース信号線 1 8 の電位を、比例的に、あるいは一定の割合で、あるいは所定の関係を維持した状態で、変更、調整あるいは可変もしくは制御できること同義である。

図 2 7 1から図 2 7 6で説明した本発明の駆動方法では、複数の画素行を同時に選択し、プログラム電流 I wを選択した画素行に分割して（平均して）印加する。たとえば、 4画素行を同時に選択し、プログラム電流が I wとすると、理想的には 1画素行に書き込まれるプログラム電流 I pは I w/4となる。また、 2画素行を同時に選択し、プログラム電流が I wとすると、理想的には 1画素行に書き込まれるプログラム電流

1 pは I w 2 となる。

以上のように駆動すると、 1画素行には選択された画素数で分割されたプログラム電流 I pが書き込まれる。したがって、画素 1 6の表示輝度は分割された画素行分の 1になる。したがって、表示輝度は暗くなる。これを防止するためには、基準電流を增加させればよい。たとえば、図 1 7 1のように、 2画素行を同時に選択した場合は、基準電流を 2倍にすることにより輝度低下することはなくなる。つまり、本発明の駆動方法は、選択した画素数倍に基準電流を増加させて駆動するものである。増加させる基準電流は、完全に選択した画素数倍にする必要はない。評価結果によれば、選択した画素数を Nとし、増加させる基準電流の倍率を Cとした時、 N · Cは0. 8以上 1. 2以下に制御すればよい。この範囲であればフリツ力などは発生せず、良好な画像表示を実現できる。本発明は以上の実施例に限定されない。選択する画素行数（選択信号線数：図 2 7 7 ( a ) ( b ) 〜図 2 7 9 ( a ) ( b ) の縦軸）を点灯率により変化させてもよい。図 2 7 7 ( a ) (b ) では、点灯率 2 5 %以下で選択信号線数（画素行数）を 2画素行とし（図 2 7 1の駆動方法となる）、点灯率 2 5 %以上では、選択信号線数（画素行数）を 1画素行とし（図

2 3の駆動方法となる）としている。また、点灯率 2 5 %以下では、画素 1 6の輝度が低下することがないように、基準電流（基準電流比）も 2倍としている（点灯率 2 5 %以上の範囲に対して）。

以上のように、点灯 *に応じて選択する画素行数を変化させ、また、基準電流比を変化させるのは、低点灯率領域において画面 1 4 4に黒表示領域が多く、クロストークが目立ちやすいためである。クロストークはプログラム電流 I wを大きくするほど、解消する。プログラム電流 I wは基準電流 I cの大きさに比例する。したがって、基準電流 I c (基準電流比）を大きくすることにより、プログラム電流 I wが大きくなり、クロストークが解消する。しかし、プログラム電流 I wが大きくなると画素の輝度も比例して高くなってしまう。これを解消するために図 2 7 1で説明した駆動法を実施して選択本数を多くし、プログラム電流 I w を選択した画素行分の 1の I p とすることにおり輝度が高くなることを防止する。

図 2 7 7 ( a ) ( b ) では、点灯率 2 5 %以下で選択信号線数（画素行数）を 2画素行とし、基準電流比を 2倍とする。したがって、画素 1 6 の輝度は、選択信号線数（画素行数）を 1画素行とし、基準電流比を 1 倍とした場合と同一になる。点灯率 2 5 %以上では、図 2 3と同一の駆動方法であり、選択信号線数（画素行数）を 1画素行とし、基準電流（基準電流比）も 1倍としている。

本発明はこれに限定するものではない。図 2 7 8 ( a ) ( b ) のように駆動してもよい。図 2 7 8 ( a ) ( b ) では、点灯率 2 5 %以下で選択信号線数（画素行数）を 2画素行とし、基準電流比を 4倍とする。したがつて、画素 1 6の輝度は従来に対して 2倍となる。しかし、基準電流比が 4倍となっているので、クロストークの発生は完全に防止できる。なお、輝度が 2倍になることを抑制するためには、点灯率 2 5 %以下の領域において、 d u t y比を 1 / 2とすればよい。つまり、選択信号線数 (画素行数）と、基準電流比と、 d u t y比を連動させればよい。

図 2 7 8 ( a ) ( b ) では、点灯率 2 5 %以上 7 5 %以下では、選択信号線数（画素行数）を 1画素行とし、基準電流比を 2倍とする。したがつて、画素 1 6の輝度は従来に対して 2倍となる。輝度が 2倍になることを抑制するためには、 d u t y比を 1 2とすればよい。同様に、点灯率 7 5 %以上では、選択信号線数（画素行数）を 1画素行とし、基準電流比を 1倍とする。したがって、画素 1 6の輝度は、 1 11 ₇比を 1 1 とすれば従来と同一である。なお、この点灯率領域などにおいて、 d u t y比を 1ノ 1未満とすることにより画面 1 4 4の輝度を抑制でき、パネルの消費電力を抑制できる。

図 2 7 9 ( a ) ( b )は本発明の他の実施例である。図 2 7 9 ( a ) ( b ) では、点灯率 2 5 %以下で選択信号線数（画素行数）を 4画素行とし、基準電流比を 4倍とする。したがって、画素 1 6の輝度は従来と同一である。基準電流比が 4倍となっているので、クロストークの発生は完全に防止できる。点灯率 2 5 %以上 5 0 %以下では、選択信号線数（画素行数）を 2画素行とし、基準電流比を 2倍とする。したがって、画素 1 6の輝度は従来と同様である。点灯率 5 0 %以上 7 5 %以下では選択信号線数（画素行数）を 1画素行とし、基準電流比を 2倍とする。したがつて、画素 1 6の輝度は従来の 2倍となる。点灯率 7 5 %以上では、選択信号線数（画素行数）を 1画素行とし、基準電流比を 1倍とする。したがって、画素 1 6の輝度は従来と同様である。

図 2 7 7〜図 2 7 9などで説明したように、たとえば、選択信号線数を 2倍にする時は、基準電流比を 2倍にする。つまり、選択信号線数を N倍にする時は、基準電流比を N倍にすることにより、理論上、表示輝度は一定に保たれる。しかし、実際には、ゲート信号線 1 2 aから駆動用トランジスタ 1 1 aのグート端子への突き抜け電圧状態が変化し、選択信号線数を変化した時に、多少ではあるが輝度変化が発生する場合がある。輝度変化が発生するとフリツ力として認識される。

この課題に対しては、選択信号線数を変化させる時は、点灯率が急変する時に実施する。点灯率が急変する時とは、画面のシーンが変化した時、チャンネルを切り換えた時などが例示される。より具体的には、ある画面（シーン）の点灯率に対して 1 0 0 %以上変化した時に選択信号線数を変化させ、同時にあるいは一定の遅延あるいは進みをもたせて基準電流比を連動させる。たとえば、点灯率 1 0 %であれば、点灯率 2 0 % あるいは 5 %に変化した時に選択信号線数を変化させ、同時にあるいは一定の遅延あるいは進みをもたせて基準電流比を連動させる。

以上のように、本発明は、特に低点灯率の時（低階調表示が多い画面）に、選択信号線数を増加すると伴に、基準電流を増加させ、ソース信号線 1 8の寄生容量の充放電を高速にして書き込み不足を解消することを特徴とする。また、選択信号線数の変更は、点灯率が変化した時に実施する。

以上のように、本発明の駆動方法は、選択信号線数（画素行数）と、基準電流比と、 d u t y比あるいはこれらの組み合わせにより制御を実施し、クロストークなどの発生を抑制するものである。

以上のように、点灯率に基づいて、基準電流を変化させると説明しているが、点灯率に基づいて、ソース信号線に流れるプログラム電流 Iw を変化させることであり、また、ソース信号線 1 8に流れるプログラム電流 Iw を可変あるいは制御もしくは調整することである。また、ソースドライバ回路（ I C ) 1 4の端子 1 5 5から出力する電流を比例的に、あるいは一定の割合で、もしくは所定の関係を維持した状態で、変更、調整あるいは可変もしくは制御することである。また、点灯率もしくはデータ和に基づいて、ソース信号線 1 8の電位あるいは駆動用トランジスタのゲート端子電位を、比例的に、あるいは一定の割合で、もしくは所定の関係を維持した状態で、変更、調整あるいは可変もしくは制御することである。点灯率に基づいてとは、映像信号のデタ和に基づいてとも置き換えることができることは言うまでもない。特に電流駆動の場合は、映像信号の大きさが画素 1 6に流れる電流に比例するからである。また、点灯率はアノード端子（力ソード端子）に流れる電流に比例あるいは相関する。したがって、点灯率に基づいてとはアノード端子（力ソード端子）に流れる電流の大きさにもとづいてと置き換えることができることは言うまでもない。もちろん、 E L素子 1 5に流れる電流として置き換えることもできる。

点灯率は連続量でなくともよい。例えば、第 1のアノード電流の時を点灯率 1 とし、第 2のァノ一ド電流の時と点灯率 2 とし、点灯率 1 と時と、点灯率 2の時で制御を変化させるという制御を実施してもよい。つまり、本発明の点灯率による制御とは、複数の点灯率状態で変化あるいは制御するものである。

本発明は第 1の点灯率（ァノード端子のァノード電流などでもよい。また、データの総和などであってもよい。）もしくは点灯率範囲（ァノード端子のアノード電流範囲などでもよい。また、データの総和などであつてもよい。）において、第 1の F R Cあるいは点灯率あるいはアノード

(力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。

また、第 2の点灯率（アノード端子のアノード電流などでもよい。また、データの総和などであってもよい。）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい。また、データの総和などであつてもよい。）において、第 2の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。もしくは、点灯率（アノード端子のアノード電流などでもよい。また、データの総和などであってもよい。）もしくは点灯率範囲（ァノード端子のァノード電流範囲などでもよい。また、データの総和などであってもよい。）に応じて（適応して）、 F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させるものである。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。図 3 7 5では、コンデンサ信号線 3 7 5 1を操作することにより、駆動用トランジスタ 1 1 aのグート端子電位を制御し、良好な黒表示を実現するとした。この黒表示を点灯率（アノード端子のアノード電流などでもよい。また、データの総和などであってもよい。）によって、制御を実施してもよい。点灯率（アノード端子のアノード電流などでもよい。また、.データの総和などであってもよい。）が高いときは、

点灯率（アノード端子のアノード電流などでもよい。また、データの総和などであってもよい。）が高いときは、白表示部分が画像の大半を占める。また、ハレーションが発生するため黒表示を良好にする必要はない。点灯率が低い場合は、黒表示部分の画像が大半を占める。したがつて、良好な黒表示を実現する必要がある。しかし、突き抜け電圧を高くし、駆動用トランジスタ 1 1 aのグート端子の電位シフト量を大きくすることは、駆動電圧のマージンを高くすることになり、結局、 E L素子 1 5の負荷を大きくすることになる。

以上の課題を解決するため、図 3 7 9に図示するように、点灯率により、コンデンサ信号線 3 7 5 1の電位シフト量を変化させている。コンデンサ信号線 3 7 5 1の電位シフト量を大きくすると、駆動用トランジスタ 1 1 aのゲート端子の電位シフト量が大きくなる。なお、以下の実施例ではコンデンサ信号線 3 7 5 1の電位シフトを変化させるとする力 S、本発明はこれに限定するものではない。本発明の動作（制御方式など）は、点灯率に対応して駆動用トランジスタ 1 1 aのゲート端子の電位をシフトさせることである。また、点灯率が小さい時に、電位シフト量を大きくする（駆動用トランジスタ 1 1 aに電流が流れにくいように操作 (制御）する）ものである。

低点灯率では、コンデンサ信号線 3 7 5 1の電位シフト量を大きくする。電位シフト量を大きくすることより、駆動用トランジスタ 1 1 aのゲート端子の電位シフト量が大きくなり、良好な黒表示を実現できる。点灯率が 2 5〜 5 0 °/₀の範囲では電位シフト量は一定に保持されている。この点灯率の範囲は画像表示でよく出現する範囲であり、点灯率に応じて変化させるとフリッ力が発生する。

なお、点灯率による電位シフトの変化は、遅延させて（ゆっくりと）実施する。高点灯率では、コンデンサ信号線 3 7 5 1の電位シフト量を小さくする。電位シフト量を小さくすることより、 E L素子 1 5の負荷が軽減されて長寿命化を実現できる。

電流駆動方式では、低階調領域においてプログラム電流が小さくなり、書き込み不足が発生することが課題である。この課題の対策のために本発明では、プリチャージ駆動、電圧 +電流駆動、基準電流制御などを実施する。

電流駆動で書き込み不足が発生する原因は、図 3 8 0に図示するようにソース信号線 1 8の寄生容量 C sによる影響が大きい。寄生容量 C s はゲート信号線 1 Ίとソース信号線 1 8 との交差部などで発生する。以下の説明は説明を容易にするために、画素 1 6の駆動用トランジスタ 1 1 aが Pチヤンネルトランジスタで、かつ吸い込み電流（ソースドライバ回路（ I C ) 1 4に吸い込む電流）で電流プログラムを実施する場合であるとして説明をする。画素 1 6の駆動用トランジスタ 1 1 aが Nチャンネルトランジスタの場合あるいは駆動用トランジスタ 1 1 aを吐き出し電流（ソースドライバ I C 1 4から吐き出す電流）で電流プログラムを実施する場合は逆の関係にする。逆の関係に変更あるいは読み変えることは当業者であれば容易であるので説明を省略する。

以下の説明は画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルに限定されるものではない。また、画素構成は図 1の画素構成を例示して説明をするが、これに限定するものではなく、図 1 2などの他の電流駆動の画素構成であればいずれでもよいことも言うまでもない。なお、以上の事項は、以前あるいはこれ以降に記載する本発明に適用されることはいうまでもない。

図 3 8 0 ( a ) に図示するように、黒表示（低階調表示）から白表示 (高階調表示）に変化する時は、ソースドライバ回路（ I C) 1 4がシンク電流で駆動することが主体である。ソースドライバ回路（ I C) 1 4がプログラム電流 I d 1 ( I w) で寄生容量 C sの電荷を吸い込む。電流を吸い込むことにより、寄生容量 C sの電荷を放電し、ソース信号線 1 8の電位が低下する。したがって、画素 1 6の駆動用トランジスタ 1 1 aのゲート端子電位が低下し、プログラム電流 I wを流すように電流プログラムが行われる。

白表示（高階調表示）から黒表示（低階調表示）に変化する時は、画素 1 6の駆動用トランジスタ 1 1 aの動作が主体である。ソースドライパ回路（ I C) 1 4は黒表示の電流を出力するが、微小であるため実効的に動作しない。駆動用トランジスタ 1 1 aが動作し、プログラム電流 I d 2 ( I w) の電位に一致するように寄生容量 C sを充電する。寄生容量 C sに電荷を充電することにより、ソース信号線 1 8の電位が上昇する。したがって、画素 1 6の駆動用トランジスタ 1 l aのゲート端子電位が上昇し、プログラム電流 I wを流すように電流プログラムが行われる。しかし、図 3 8 0 ( a ) の駆動は低階調領域では電流 I d 1が小さく、また、定電流動作のため、寄生容量 C sの電荷の放電に非常に長時間を必要とする。特に白輝度に到達するまでの時間が長いため白ウインドウ表示で上辺の輝度が所定輝度より低い。そのため、視覚的にめだつ。図 3 8 0 ( b ) は駆動用トランジスタ 1 1 aが非線形動作するため、比較的電流 I' d 2が大きい。そのため、 C sの受電時間が比較的はやい。また、特に黒輝度に到達するまでの時間が短いため白ウインドウ表示で下辺の輝度が低下しやすく、視覚的にめだたない。

プログラム電流の書き込み不足の課題を解決するために、電圧 +電流駆動、突き抜け電圧駆動、 d u t y駆動、プリチャージ駆動を実施する。しかし、この方法だけでは、パネルが大型になれば、図 3 8 0 ( a ) の黒から白表示の実現が困難になる場合がある。この対策として、本発明では、 1 Hの前半にソースドライバ回路（ I C ) 1 4からのプログラム電流を增加させる。なお、後半は正規のプログラム電流 I wを出力する。つまり、所定条件の時は、 1 Hの最初に所定のプログラム電流よりも大きな電流をソース信号線 1 8に流し、後半に正規のプログラム電流をソース信号線 1 8に流す。以下この実施例について説明をする。

以下に説明する駆動方法（駆動装置あるいは駆動方式）を過電流（プリチャージ電流もしくはデイスチャージ電流）駆動と呼ぶ。また、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動は本発明の他の駆動方式あるいは駆動装置（電圧 +電流駆動、突き抜け電圧駆動、 d u t y駆動、プリチャージ駆動など）と組み合すことができることは言うまでもない。また、図 8 1などの差動信号 I Fなどの他の実施例と組み合わせることができることも言うまでもない。

図 3 8 1は本発明の過電流（プリチャージ電流もしくはデイスチヤ一ジ電流）駆動方式を実施したソースドライバ回路（ I C ) 1 4の説明図である。基本構成は図 1 5、図 5 8、図 5 9の構成である。ただし、図示を容易とするため、単位トランジスタ 1 5 4が 1個の電流回路はトランジスタ群 1 6 4 a とし、， 1 ' で図示している。以下同様に、単位トランジスタ 1 5 4が 2個の電流回路はトランジスタ群 1 6 4 b とし、' 2 ' で図示している。また、単位トランジスタ 1 5 4が 4個の電流回路はトランジスタ群 1 6 4 c とし、' 4，で図示している。単位トランジスタ 1 5 4が 8個の電流回路はトランジスタ群 1 6 4 dとし、， 8 ' で図示している。以下同様である。なお、説明を容易にするため、 R G Bは、各 6 ビットとしている。

図 3 8 1 の構成は、過電流（プリチャージ電流もしくはデイスチヤ一ジ電流）のプログラム電流を流すトランジスタ群はトランジスタ群 1 6 4 f としている。つまり、階調データの最上位ビットのスィッチ D 5をオンオフ制御することにより、過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線 1 8に流す。過電流（プリチャージ電流もしくはデイスチャージ電流）を流すことにより寄生容量 C s の電荷を短時間で放電させることができる。

最上位ビットを過電流（プリチャージ電流もしくはディスチャージ電流）制御に使用するのは、以下の理由による。まず、説明を容易にするため、 1階調から 4階調に変化させるとする。また、階調数は 2 5 6階調（R G B各 6ビット）とする。

1階調から白階調に変化させる場合であっても、 1階調から中間調以上（ 1 2 8階調以上）に変化させる場合は、プログラム電流の書き込み不足は発生しない。プログラム電流が比較的大きく、寄生容量 C sの充放電が比較的早いからである。

しかし、 1階調から中間調以下に変化する場合は、プログラム電流が小さく、 1 H期間に寄生容量 C sを十分に充放電させることができない。したがって、 1階調から 4階調などのように、中間調以下に階調変化させることを改善させる必要がある。この場合に、本発明の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動を実施する。

以上のように変化する階調が中間調以下であるから、プログラム電流の指定に最上位ビットは使用しない。つまり、 1階調から変化させる場合、目標の階調は、， 0 1 1 1 1 1，以下である（最上位ビットのスイツチ D 5は絶えずオフ状態である。本発明はたえず、オフ状態の最上位ビットを制御して過電流（プリチャージ電流もしくはデイスチャージ電流）駆動を実施する。

最初の階調（変化前の階調）が 1であれば、スィッチ D Oがオンで単位トランジスタ 1 5 4 cが 1個動作する。目標の階調が 4であれば、スイッチ D 2が動作し、単位トランジスタ 1 5 4 cが 4個動作する。しかし、単位トランジスタ 1 5 4 cが 4個では十分に寄生容量 C s の電荷を目標値まで放電させることができない。そこで、スィッチ D 5を閉じトランジスタ群 1 6 4 f を動作させる。なお、 D 5スィッチの動作は、 D 2スィツチの動作に加えて実施してもよいし（ 1 Hの前半を D 5 と D 2 スィッチをオンさせ、後半は D 2スィッチのみをオンさせる）、 1 Hの前半はスィツチ D 5のみをオンさせ、後半はスィツチ D 2のみをオンさせてもよい。

スィツチ D 5がオンすれば、単位トランジスタ 1 5 4 cが 3 2個動作する。したがって、 D 2スィッチのみの動作に比較して 3 2 / 4 = 8であるから 8倍の速度で寄生容量 C sの電荷を放電させることができる。したがって、プログラム電流の書き込み改善が可能である。

スィツチ D 5をオンさせるか否かは、 R G Bの映像データごとにコントローラ回路（ I C ) 7 6 0で判断する。コントローラ回路（ I C ) 7 6 0からは判断ビット K D A T Aがソースドライバ回路（ I C ) 1 4に印加される。 KD AT Aは一例として 4ビットである。 KDATA= 0 の時は、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動は実施しない。 KD AT A= 1の時はプリチャージ駆動（電圧 +電流駆動）を実施する。 KDATA= 2〜 1 5が過電流（プリチャージ電流もしくはデイスチャージ電流）駆動を実施し、 KDATAの大きさは、 D 5ビットをオンさせる時間を示す。

KD AT Aはラツチ回路 1 6 1で 1 H期間保持される。力ゥンタ回路 1 6 2は HD ( 1 Hの同期信号）でリセットされ、クロック C L Kで力ゥントされる。カウンタ回路 1 6 2とラッチ回路 1 6 1のデータが比較され、カウンタ回路 1 6 2のカウント値が、ラッチ回路 1 6 1のデータ値（KDATA) よりも小さいとき、 AND回路 1 6 3は内部配線 1 5 0 bにオン電圧を出力しつづけ、スィッチ D 5のオン状態が維持される。したがって、トランジスタ群 1 6 4 f の単位トランジスタ 1 54 cの電流が内部配線 1 5 0 aおよびソース信号線 1 8に流れる。なお、電流プログラム時はスィッチ 1 5 0 bが閉じ、プリチャージ駆動時は、スイツチ 1 5 1 aが閉じ、スィッチ 1 5 1 bがオープン状態となる。

図 3 8 8はコントローラ I C (回路） 7 6 0の動作の説明図である。ただし、 1画素列（RGBの組）の処理の説明図である。映像データ D AT A (8ビット XRGB) は内部クロックに同期してラッチ回路 7 7 1 a と 7 7 1 bに 2段ラッチされる。したがって、ラッチ回路 7 7 l b には、 1 H前の映像データが保持され、ラッチ回路 7 7 1 aには現在の映像データが保持される。

比較回路 3 8 8 1は 1 H前の映像データと現在の映像データを比較し KDATAの値を導出する。また、映像データ DAT Aはソースドライパ回路（ I C ) 1 4に転送される。また、コントローラ回路（ I C) 7 6 0はカウンタ 1 6 2の上限カウント値 CNTをソースドライバ回路 ( I C) 1 4に転送する。

KDATAは比較回路 3 8 8 1で決定される。決定は、変化前の映像データ（ 1 H前のデータ）と変化後の映像データ（現在のデータ）から決定される。 1 H前のデータとは、現在のソース信号線 1 8の電位を示す。現在のデータとは、変化させるソース信号線 1 8の目標電位を示す。図 3 8 0に図示して説明したように、プログラム電流の書き込みは、ソース信号線 1 8の電位を考慮して行うことが重要である。書き込み時間 tは、 T = AC I (A ：比例定数、 C ：寄生容量の大きさ、 V ：変化する電位差、 I ：プログラム電流）で表すことができる。したがつて、変化する電位差 Vが大きければ書き込み時間が長くなる。一方、プ口グラム電流 I = I wが大きくすれば書き込み時間は短くなる。

本発明では、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動で I を大きくする。しかし、いずれの場合でも I を大きくすると、目標のソース信号線 1 8電位を越える場合が発生する。したがって、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動を実施する場合には、電位差 Vを考慮する必要がある。現在のソース信号線 1 8の電位と、次の映像データ（現在の映像データ（次に印加する映像データ = (変化後：図 3 8 9の縦方向））から決定される目標のソース信号線 1 8電位から、 KDATAを求める。

KDATAは D 5スィツチをオンさせる時間の場合もあるが、過電流

(プリチャージ電流もしくはディスチャージ電流）駆動での電流の大きさでもよい。また、 D 5スィッチのオン時間（時間が長いほどソース信号線 1 8に印加する過電流（プリチャージ電流もしくはディスチャージ電流）印加時間が長くなり、過電流（プリチャージ電流もしくはデイスチャージ電流）の実効値が大きくなる）と、過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさ（大きさが大きいほどソース信号線 1 8に印加する過電流（プリチャージ電流もしくはディスチャージ電流）の実効値が大きくなる）の両方を組み合わせてもよい。説明を容易にするため、最初、 K D A T Aは D 5スィッチのオン時間であるとして説明をする。

比較回路 3 8 8 1は 1 H前と変化後（図 3 8 9を参照のこと )' の映像データを比較して K D A T Aの大きさを決定する。 K D A T Aに 0以上のデータが設定される場合は以下の条件に合致する場合である。

1 H前の映像データが低階調領域である場合（0階調以上全階調の 1 Z 8以下の領域であることが好ましい。たとえば、 6 4階調の場合は、 0階調以上 8階調以下である。）で、かつ、変化後の映像データが中間調領域以下である場合（ 1階調以上全階調の 1 / 2以下の領域であることが好ましい。

たとえば、 6 4階調の場合は、 1階調以上 3 2階調以下の領域である。）に K D A T Aを設定する。設定するデータは、図 3 5 6 の駆動用トランジスタ 1 1 aの V I特性カーブを考慮して決定する。図 3 5 6において、ソース信号線 1 8の V d d電圧から、 0階調目の電圧である V 0 (完全黒表示）までの電位差は大きい。また、 V O電圧から、 1階調目の V I までの電位差は大きい。次の 2階調目である V 2電圧と V 1電圧までの電位差は、 V 0電圧から V 1電圧までの電位差よりもかなり小さい。以降、 V 3 と V 2、 V 4と V 3になるにつれて電位差は小さくなる。以上のように高階調側になるにしたがって、電位差が小さくなるのは、駆動用トランジスタ 1 1 aの V I特性が非線形であることにほかならない。階調間の電位差は、寄生容量 C sの電荷の放電量に比例する。したがつて、プログラム電流の印加時間つまり、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動では過電流（プリチャージ電流もしくはデイスチャージ電流） I dの印加時間と大きさに連動する。たとえば、 1 H前の V O (階調 0) と変化後の V I (階調 1 ) の階調差が小さいからといって、過電流（プリチャージ電流もしくはデイスチャージ電流） I dの印加時間を短くすることはできない。図 3 5 6に図示するように電位差が大きいからである。

逆に、階調差が大きくとも過電流（プリチャージ電流もしくはデイスチャージ電流）を大きくする必要がない場合もある。たとえば、階調 1 0と階調 3 2では、階調 1 0の電位 V 1 0と階調 3 2の電位 3 2の電位差も小さく（図 3 5 6より推定）、階調 3 2のプログラム電流 I wも大きいため、寄生容量 C sを短時間で充放電できるからである。

図 3 8 9は横軸に 1 H前（変化前、つまり現在のソース信号線 1 8電位を示す）の映像データの階調番号を示している。また、縦軸に現在の映像データの階調番号（変化後、つまり変化させる目標のソース信号線 1 8電位を示す）を示している。

0階調目（ 1 H前）から 0階調目 (変化後) に変化させるのは、電位変化がないため、 1 0八丁八は0でょぃ。ソース信号線 1.8の電位変化がないからである。 0階調目（ 1 H前）から 1階調目（変化後）に変化させるのは、図 3 5 6に図示するように V 0電位から V 1電位に変化させる必要がある。 V 1— V 0電圧は大きいから、 KD AT Aは最高値の 1 5 (例である）に設定する。ソース信号線 1 8の電位変化が大きいからである。 1階調目（ 1 H前）から 2階調目（変化後）に変化させるのは、図 3 5 6に図示するように V 1電位から V 2電位に変化させる必要があり、 V 2— V 1電圧は比較的大きいから、 KDATAは最高値近傍の 1 2 (—例である）に設定する。ソース信号線 1 8の電位変化が大きいからである。 3階調目（ 1 H前）から 4階調目（変化後）に変化させるのは、図 3 5 6に図示するように V 3電位から V 4電位に変化させる必要がある。しかし、 V 4—V 3電圧は比較的小さいため、 KDATA は小さい値の 2に設定する。ソース信号線 1 8の電位変化が小さくてすみ、寄生容量 C sの充放電が短時間で実施でき、目標のプログラム電流を画素 1 6に書き込むことができるからである。

変化前が低階調領域であっても、変化後の階調が中間調以上の場合は、 K D A T Aの値は 0である。変化後の階調に対応するプログラム電流が大きく、 1 H期間内にソース信号線 1 8の電位を目標電位または近傍の電位まで変化させることができるからである。たとえば、 2階調から 3 8階調目に変化させる場合は、 K D A T A = 0である。

変化後が変化前より低階調の場合において、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動は実施しない。 3 8階調から 2階調目に変化させる場合は、 K D A T A = 0である。この場合は、図 3 8 0 ( b ) が該当し、主として画素 1 6の駆動用トランジスタからプログラム電流 I dが寄生容量 C sに供給されるからである。図 3 8 0 ( b ) の場合は、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動方式は実施せず、電圧 +電流駆動方式あるいはプリチャージ電圧駆動を実施することが好ましい。

本発明の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動方式において、図 1 1 6などで説明した基準電流を増加させる駆動方式あるいは基準電流比と d u t yを制御する駆動方式と組み合わせることは効果がある。基準電流の增加により、図 3 8 1の構成では過電流（プリチャージ電流もしくはデイスチャージ電流）も増加させることができるからである。したがって、寄生容量 C sの充放電時間も短くなる。基準電流の大きさあるいは基準電流比の制御により、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）駆動方式の過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを制御することができる点も本発明の特徴ある構成である。以上のように、 KD A T Aがコントロール I C (回路） 7 6 0で決定され、 KD AT Aがソースドライバ回路（ I C) 1 4に差動信号（図 3 1 9、図 3 2 0などを参照のこと）で伝送される。伝送された KDAT Aは図 3 8 1のラッチ回路 1 6 1で保持され、 D 5スィッチが制御される。

図 3 8 9の表の関係は、マトリックス ROMテーブルを用いて KD A TAを設定してもよいが、計算式を用いてコントローラ回路（ I C) 7 6 0の乗算器を用いて KD AT Aの算出（導出）を行ってもよい。その他、コントローラ回路（ I C) 7 6 0の外部電圧の変化により KD AT Aを定めてもよい。また、コントローラ回路（ I C) 7 6 0で実施することに限定されるものではなく、ソースドライバ回路（ I C) 1 4で実施してもよいことは言うまでもない。

本発明は、基準電流の大きさによりプログラム電流 I wの大きさが基準電流に比例して変化する。したがって、図 3 8 1などの過電流（プリチャージ電流もしくはデイスチャージ電流）駆動の過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）の大きさも基準電流の大きさに比例して変化する。図 3 8 9で説明した KDATAの大きさも基準電流の大きさの変化に連動させる必要があることは言うまでもない。つまり、 KDATAの大きさは、基準電流の大きさに連動させるあるいは基準電流の大きさを考慮することが好ましい。

本発明の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動方式の技術的思想は、プログラム電流の大きさ、駆動用トランジスタ 1 1 aからの出力電流などに対応して過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさ、印加時間、実効値を設定するものである。

比較回路 3 8 8 1または比較手段などでは R G Bの映像データごとに比較を実施するが、 RGBデータから輝度（Y値）を求めて、 KDAT Aを算出してもよいことは言うまでもない。つまり、単に、各 RGBで比較するのではなく、色度変化、輝度変化を考慮し、また、階調データの連続性、周期性、変化割合を考慮して KD AT Aを算出あるいは決定もしくは演算する。また、 1画素単位でなく、周辺の画素の映像データもしくは映像データに類するデータを考慮して KD AT Aを導出してもよいことは言うまでもない。たとえば、画面 1 44を複数のブロックに分割し、各プロック内の映像データなどを考慮して KD AT Aを決定する方式が例示される。

また、以上の事項は、本発明の表示装置、表示パネルなど他の実施例にも組み合わせて適用できることは言うまでもない。また、 N倍パルス駆動方式（たとえば、図 1 9〜図 2 7など）、 N倍電流駆動画素方式（たとえば、図 3 1〜図 3 6など）、非表示領域分割駆動方式（たとえば、図 54 (b) ( c ) など）、フィールドシーケンシャル駆動方式（たとえば、図 3 7〜図 3 8など）、電圧 +電流駆動方式（たとえば、図 1 2 7〜図 1 4 2など）、突き抜け電圧駆動方式（明細書の突き抜け電圧に関する事項を参照のこと）、プリチャージ駆動方式（たとえば、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 2など）、複数ライン同時選択駆動方式（たとえば、図 2 7 1〜図 2 7 6など）など他の駆動方式と組み合わせて実施できることは言うまでもない。

以上の実施例は、説明を容易にするため基本構成は図 1 5、図 5 8、図 5 9の構成としたが、本発明はこれに限定するものではない。たとえば、図 8 6、図 1 6 1〜図 1 74、図 1 8 8〜図 1 8 9、図 1 9 8〜図 2 0 0、図 2 0 8〜図 2 1 0、図 2 2 1〜図 2 2 2、図 2 2 8、図 2 3 0、図 2 3 1、図 24 0、図 24 1〜図 2 5 0などのドライバ回路（ I C) 1 4にも適用できることは言うまでもない。以上の事項は、本発明の表示装置、表示パネル、駆動方式、検査方法など他の実施例にも組み合わせて適用できることは言うまでもない。

図 3 8 1などにおいて、 D 5スィッチが選択される時間は、 1 H ( 1 水平走査期間）の 3Z4期間以下 1 /3 2期間以上に設定することが好ましい。さらに好ましくは 1 H ( 1水平走査期間）の 1 Z2期間以下 1 / 1 6期間以上に設定することが好ましい。過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する期間が長いと、正規のプログラム電流を印加する期間が短くなり、電流補償が良好にならない場合がある。

過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する期間が短いと、目標のソース信号線 1 8の電位まで到達することができない。過電流（プリチャージ電流もしくはデイスチャージ電流）駆動では、目標の階調のソース信号線 1 8電位まで行うことが好ましいのは言うまでもない。しかし、過電流（プリチャージ電流もしくはデイスチヤージ電流）駆動ののみで完全に目標のソース信号線電位にする必要はない。 1 Hの前半の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動後に、正規の電流駆動を実施し、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動により生じた誤差は、正規の電流駆動によるプログラム電流で補償されるからである。

図 3 8 2は、過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式を実施した場合の、ソース信号線 1 8の電位変化を図示している。図 3 8 2 ( a ) は D 5スィッチを 1 Z ( 2 H) 期間オン状態にした場合である。 1水平走査期間（ 1 H) の最初である t 1より D 5スィッチをオンし、 3 2個分の単位トランジスタ 1 5 4 cの単位電流が端子 1 5 5から吸い込まれる。 D 5スィッチは 1 / ( 2 H) の t 2期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチヤージ電流） I d 2がソース信号線 1 8に流れる。したがって、ソース信号線 1 8の電位は目標電位の V n電位近傍の Vm電位まで低下する。その後（ t 2後）、 D 5スィツチはオフ状態となり、正規のプログラム電流 I wが 1 Hの終了（ t 3) まで、ソース信号線 1 8に流れて、ソース信号線 1 8電位は目標の Vn電位どなる。

ソースドライバ回路（ I C) 1 4は定電流動作する。したがって、 t 2〜 t 3期間には定電流のプログラム電流 I wが流れる。このプロダラム電流 I wにより、寄生容量 C sが目標電位になるまで充放電されると、画素 1 6の駆動用トランジスタ 1 1 aから電流 Iが流れ、ソース信号線 1 8の電位は目標プログラム電流 I wが流れるように保持される。したがって、駆動用トランジスタ 1 1 aは所定プログラム電流 I wが流れるように保持される。以上のように、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動の過電流（プリチャージ電流もしくはデイスチャージ電流）の精度は必要ない。精度がなくとも、画素 1 6の駆動用トランジスタ 1 1 aにより補正される。

図 3 8 2 ( b ) は D 5スィッチを 1 / ( 4 H) 期間オン状態にした場合である。 1水平走査期間（ 1 H) の最初である t 1 より D 5スィッチをオンし、 3 2個分の単位トランジスタ 1 5 4 cの単位電流が端子 1 5 5から吸い込まれる。 D 5スィッチは 1 / ( 4 H)の t 4期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチヤージ電流） I d 2がソース信号線 1 8に流れる。したがって、ソース信号線 1 8の電位は目標電位の V n電位近傍の Vm電位まで低下する。その後（ t 4後）、 D 5スィツチはオフ状態となり、正規のプログラム電流 Γ wが 1 Hの終了（ t 3) まで、ソース信号線 1 8に流れて、ソース信号線 1 8電位は目標の V n電位となる。

ソースドライバ回路（ I C) 1 4は定電流動作する。したがって、 t 4〜 t 3期間には定電流のプログラム電流 I wが流れる。このプロダラム電流 I wにより、寄生容量 C sが目標電位になるまで充放電されると、画素 1 6の駆動用トランジスタ 1 1 aから電流 Iが流れ、ソース信号線 1 8の電位は目標プログラム電流 I wが流れるように保持される。したがって、駆動用トランジスタ 1 1 aは所定プログラム電流 I wが流れるように保持される。以上のように、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動の過電流（プリチャージ電流もしくはデイスチャージ電流）の精度は必要ない。精度がなくとも、画素 1 6の駆動用トランジスタ 1 1 aにより補正される。

図 3 8 2 ( c ) は D 5スィッチを 1 Z ( 8 H) 期間オン状態にした場合である。 1水平走査期間（ 1 H) の最初である t 1 より D 5スィッチをオンし、 3 2個分の単位トランジスタ 1 54 cの単位電流が端子 1 5 5から吸い込まれる。 D 5スィッチは 1 Z ( 8 H )の t 5期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチヤージ電流） I d 2がソース信号線 1 8に流れる。したがって、ソース信号線 1 8の電位は目標電位の V n電位近傍の Vm電位まで低下する。その後（ t 5後）、 D 5スィツチはオフ状態となり、正規のプログラム電流 I wが 1 Hの終了（ t 3) まで、ソース信号線 1 8に流れて、ソース信号線 1 8電位は目標の V n電位となる。

以上のように、単位トランジスタ 1 5 4 cの動作個数と、 1つの単位トランジスタ 1 54 cの単位電流の大きさが固定値である。レたがって、 D 5スィツチのオン時間により、比例して寄生容量 C sの充放電時間を操作することができ、ソース信号線 1 8の電位を操作することができる。なお、説明を容易にするため、寄生容量 C sを過電流（プリ'チャージ電流もしくはデイスチャージ電流）により充放電させるとしているが、画素 1 6のスィッチトランジスタなどのリークもあるから、 C sの充放電に限定されるものではない。

以上のように、過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさが単位トランジスタ 1 5 4の動作個数により把握できる点が図 3 8 1の本発明の特徴ある構成である。書き込み時間 tは、 T = A CY / I (A：比例定数、 C ：寄生容量の大きさ、 V：変化する電位差、

1 ：プログラム電流）で表すことができるから、 KDATAも値も、寄生容量（アレイ設計時に把握できる）、駆動用トランジスタ 1 1 aの V I 特性（アレイ設計時に把握できる）などから理論値に KDATAの値を決定できる。

図 3 8 2の実施例は、最上位ビット D 5スィツチを操作することにより、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動の過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさ、印加時間を制御するものであった。本発明はこれに限定するものではない。最上位ビット以外のスィツチを操作あるいは制御してもよいことは言うまでもない。

図 3 8 3は、ソースドライバ回路（ I C) 1 4が各 RG B 8 ビット構成である場合において、最上位ビットのスィッチ D 7 と最上位ビットから 2番目のスィッチ D 6を KDATAにより制御した構成である。なお、説明を容易にするため、 D 7 ビットには 1 2 8個の単位トランジスタ 1 5 4 cが形成または配置されているとし、 D 6ビットには 6 4個の単位トランジスタ 1 5 4 cが形成または配置されているとする。

図 3 8 3 ( a 1 ) は D 7スィッチの動作を示している。図 3 8 3 ( a

2 ) は D 6スィッチの動作を示している。図 3 8 3 ( a 3 ) はソース信号線 1 8の電位変化を示している。図 3 8 3 ( a ) では D 7、 D 6のスィツチを同時に動作するため、単位トランジスタ 1 5 4 cは 1 2 8 + 6 4個が同時に動作し、端子 1 5 5からソースドライバ回路（ I C) 1 4 に流れ込む。したがって、階調 0の V 0電圧から階調 3の V 3電圧まで高速にソース信号線 1 8電位を変化させることができる。なお、 t 2後は、正規のスィツチ Dが閉じ、正規のプログラム電流 I wが端子 1 5 5 からソースドライバ回路（ I C) 1 4に吸い込まれる。

同様に、図 3 8 3 ( b 1 ) は D 7スィッチの動作を示している。図 3 8 3 ( b 2 ) は D 6スィッチの動作を示している。図 3 8 3 ( b 3 ) はソース信号線 1 8の電位変化を示している。図 3 8 3 ( b ) では D 7スィツチのみが動作するため、単位トランジスタ 1 5 4 cは 1 2 8個が同時に動作し、端子 1 5 5からソースドライバ回路（ I C) 1 4に流れ込む。したがって、階調 0の V 0電圧から階調 2の V 2電圧まで高速にソース信号線 1 8電位を変化させることができる。図 3 8 3 ( a ) より変化速度は小さい。しかし、変化する電位が V 0から V 2であるから、適正である。なお、 t 2後は、正規のスィッチ Dが閉じ、正規のプログラム電流 I wが端子 1 5 5からソースドライバ回路（ I C) 1 4に吸い込まれる。

同様に、図 3 8 3 ( c 1 ) は D 7スィッチの動作を示している。図 3 8 3 ( c 2 ) は D 6スィッチの動作を示している。図 3 8 3 ( c 3 ) はソース信号線 1 8の電位変化を示している。図 3 8.3 ( c ) では D 6スイッチのみが動作するため、単位トランジスタ 1 5 4 cは 6 4個が同時に動作し、端子 1 5 5からソースドライバ回路（ I C) 1 4に流れ込む。したがって、階調 0の V 0電圧から階調 1の V 1電圧まャ高速にソース信号線 1 8電位を変化させることができる。図 3 8 3 (b ) より変化速度は小さい。しかし、変化する電位が V 0から V 1であるから、適正である。なお、 t 2後は、正規のスィッチ Dが閉じ、正規のプログラム電流 I wが端子 1 5 5からソースドライバ回路（ I C) 1 4に吸い込まれる。以上のように K D A T Aにより、スィッチのオン期間だけでなく、複数のスィツチを操作あるいは動作させ、動作させる単位トランジスタ 1 5 4 c個数を変化させることにより、適正なソース信号線電位を達成でさる。

図 3 8 3では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動によるスィッチ D ( D 6、 D 7 ) を t lから t 2の期間に動作させるとしたが、これに限定するものではなく、図 3 8 2に図示あるいは説明したように、 t 2、 t 3、 t 4などのように K D A T Aの値によつて変化あるいは変更してもよいことは言うまでもない。また、過電流

(プリチャージ電流もしくはデイスチャージ電流）を印加している期間に基準電流あるいは基準電流の大きさを制御あるいは変更し、過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを調整してもよい。なお、正規のプログラム電流を印加している期間は基準電流あるいは基準電流の大きさは正規の値にする。

操作するスィッチは D 7、 D 6に限定するものではなく、 D 5など他のスィツチも同時にあるいは選択して動作あるいは制御してもよいことは言うまでもない。たとえば、図 3 8 5が実施例である。 a期間の例では、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動として 1 Z ( 2 H ) の期間 D 7スィツチをオン状態にして、 1 2 8個の単位電流からなる過電流（プリチャージ電流もしくはデイスチャージ電流）をソース信号線 1 8に印加している。

b期間の例では、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動として 1 Z ( 2 H ) の期間 D 7、 D 6スィッチをオン状態にして、 1 2 8 + 6 4個の単位電流からなる過電流（プリチャージ電流もしくはデイスチャージ電流）をソース信号線 1 8に印加している。

c期間の例では、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動として 1Z ( 2 H) の期間 D 7、 D 6、 D 5スィッチをオン状態にして、 1 2 8 + 6 4 + 3 2個の単位電流からなる過電流（プリチヤージ電流もしくはディスチャージ電流）をソース信号線 1 8に印加している。

d期間の例では、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動として 1ノ ( 2 H) の期間 D 7、 D 6、 D 5スィッチと前記スィッチに該当しない映像データのスィッチ（たとえば、映像データが 4であれいば、 D 2スィッチ）をオン状態にして、 1 2 8 + 64 + 3 2 + _α個の単位電流からなる過電流（プリチャージ電流もしくはディスチヤージ電流）をソース信号線 1 8に印加している。

以上の実施例は、過電流（プリチャージ電流もしくはデイスチャージ電流）を流す期間が 1 Ηの最初からとしたが、本発明はこれに限定するものではない。図 3 84で（ a 1 ) ( a 2 ) では、スィッチを 1 Hの最初の t lから 1 / ( 2 H) の t 2まで動作させる方法である。図 3 8 4で

( b 1) ( b 2 ) では、スィッチを t 4力ら 1Z ( 2 H) の t 5まで動作させる方法である。過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間は図 3 84 ( a ) と同一である。ソース信号線 1 8の電位は、寄生容量 C sの充放電で規定されるから、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）の印加期間がいずれにあっても実効値は等しくなる。ただし、 1 Hの最後は、正規のプログラム電流の印加期間にする必要がある。正規のプログラム電流の印加により、正確な目標電位（駆動用トランジスタ 1 1 aが精度のよいプログラム電流を流せる）に設定できるからである。

図 3 8 4 ( c 1 ) (c 2) では、スィッチを 1 Hの最初の t lから 1Z

( 4 H) の t 4まで動作させ、スィッチを 1 Hの t 2から 1ノ ( 4 H) の t 5まで動作させている。過電流（プリチャージ電流もしくはディスチャージ電流）の印加時間の実効値は図 3 8 4 ( a ) と同一になる。以上のように、本発明は、過電流（プリチャージ電流もしくはデイスチヤージ電流）の印加時間は複数に分散してもよい。また、過電流（プリチヤージ電流もしくはディスチャージ電流）の印加開始時間は 1 Hの最初からに限定するものではない。

以上ように本発明の過電流（プリチャージ電流もしくはデイスチヤ一ジ電流）駆動方法は、過電流（プリチャージ電流もしくはディスチヤージ電流）の印加タイミングに限定されるものではない。ただし、該当画素 1 6の電流プログラムが終了する時点で、プログラム電流が印加されている期間にする必要がある。ただし、画素 1 6の電流プログラムに精度を必要としない時は、これに限定されることがないことは言うまでもない。つまり、過電流（プリチャージ電流もしくはディスチャージ電流）印加状態で 1 H期間が終了してもよい。

本発明の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動では過電流（プリチャージ電流もしくはデイスチャージ電流）をソース信号線 1 8に流す動作が重要であって、過電流（プリチャージ電流もしくはディスチャージ電流）を発生するものが単位トランジスタ 1 5 4 cに限定されるものではない。たとえば、端子 1 5 .5に接続されて定電流回路、可変電流回路を形成または構成し、これらの電流回路を動作させて過電流（プリチャージ電流もしくはデイスチャージ電流）を発生させてもよいことは言うまでもない。

図 3 8 1はソースドライバ回路（ I C ) 1 4の階調表示に用いる（電流プログラム駆動に用いる）構成物あるいは構造を過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）駆動に用いるものであった。本発明はこれに限定するものではない。図 3 8 6に図示するように、過電流

(プリチャージ電流もしくはデイスチャージ電流）駆動に用いる過電流 (プリチャージ電流もしくはデイスチャージ電流）発生用の過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 1 1を別途形成または構成してもよい。

過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1は、単位トランジスタ 1 5 4 c と同一サイズにし、この単位トランジスタ 1 5 4を複数個形成して構成してもよい。また、単位トランジスタ 1 5 4 c とサイズあるいは W L比、 W Lの形状を異ならせてもよい。ただし、すべての出力段で同一にする。

図 3 8 6では過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1のグート端子電位は、単位トランジスタ 1 5 4 c のゲート端子電位と同一にした。同一にすることにより、基準電流制御により、過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1から出力する過電流（プリチャージ電流もしくはディスチャージ電流）の大きさを容易に制御することができる。また、過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1のサイズなどの出力過電流（プリチャージ電流もしくはデイスチヤージ電流）が予測できるため設計が容易になる。しかし、本発明はこれに限定するものではない。過電流（プリチャージ電流もしくはディスチヤージ電流）トランジスタ 3 8 6 1のゲート端子電位は単位トランジスタ 1 5 4 c と別の端子電位となるように構成してもよい。別になるように構成した過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1のゲート端子電位を操作することにより、過電流（プリチャージ電流もしくはディスチャージ電流）の大きさを制御することができる。

過電流（プリチャージ電流もしくはデイスチャージ電流）トランジスタ 3 8 6 1のドレイン端子（D ) を単位トランジスタ 1 5 4 cのドレイン（D )端子と分離して、印加する電圧を制御あるいは調整してもよい。ドレイン端子電位の調整あるいは制御によっても過電流（プリチャージ電流もしくはディスチャージ電流）トランジスタ 3 8 6 1から出力される過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを調整あるいは制御することができる。

以上のことは、本発明の他の実施例においても適用できる。たとえば、図 3 8 1においても、ドレイン端子の電位を制御あるいは調整することにより過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを調整あるいは制御することができる。

図 3 8 6では、 1 5 0 bに印加する信号によりスィッチ D cをオンォフ制御し、本発明の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動を実現する。図 3 8 6の構成を採用することにより、映像データの大きさに左右されずに、過電流（プリチャージ電流もしくはディスチャージ電流）駆動を実施することができる。他の構成動作については、図 3 8 0〜図 3 9 0で説明するあるいは説明しているので説明を省略する。

図 3 8 1、図 3 8 6などの事項は、本発明の表示装置、表示パネルなど他の実施例にも組み合わせて適用できることは言うまでもなレ、。また、 N倍パルス駆動方式（たとえば、図 1 9〜図 2 7など）、 N倍電流駆動画素方式（たとえば、図 3 1〜図 3 6など）、非表示領域分割駆動方式（たとえば、図 5 4 ( b ) ( c ) など）、フィールドシーケンシャル駆動方式

(たとえば、図 3 7〜図 3 8など）、電圧 +電流駆動方式（たとえば、図 1 2 7〜図 1 4 2など）、突き抜け電圧駆動方式（明細書の突き抜け電圧に関する事項を参照のこと）、プリチャージ駆動方式（たとえば、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 2など）、複数ライン同時選択駆動方式

(たとえば、図 2 7 1〜図 2 7 6など）など他の駆動方式と組みわせて実施できることは言うまでもない。

特に、図 3 8 1、図 3 8 6で説明した過電流（プリチャージ電流もしくはディスチャージ電流）駆動は、電圧 +電流駆動（プリチャージ駆動）と組み合わせて実施することが好ましい。図 3 9 0はその実施例の説明図である。図 3 9 0において、映像データとは画素 1 6に書き込まれる階調の変化（映像データの変化）を示している。ソース信号線電位とはソース信号線 1 8 の電位変化を示している。また、階調数は 2 5 6階調の場合である。

映像データが 2 5 5 (白）階調から 0階調に変化する場合は、図 3 8 0 ( b ) の状態である。この場合は、まず、ソース信号線 1 8にプリチヤージ電圧が印加される。画素 1 6 の駆動用トランジスタ 1 1 a のプログラム電流 I wが 0であるから、電流が流れないように、ゲート端子電位が V d d電圧方向に上昇する。なお、 0階調では突き抜け電圧駆動により、完全に黒表示状態にする。過電流（プリチャージ電流もしくはデイスチャージ電流）駆動は実施しない。

映像データが 0 (黒）階調から 2階調に変化する場合は、図 3 8 0 ( a ) の状態である。この場合は、まず、ソース信号線 1 8に過電流（プリチヤージ電流もしくはディスチャージ電流）が t 3かち t 4の期間印加される。画素 1 6 の駆動用トランジスタ 1 1 aは、一般的に動作しない。 t 4から t 5の期間ではプログラム電流駆動が行われる。過電流（プリチャージ電流もしくはデイスチャージ電流）駆動により、ソース信号線 1 8の電位が低下しすぎている場合は、画素 1 6の駆動用トランジスタ 1 1 aが動作し、図 3 9 0に示すようにソース信号線 1 8の電位をァノ一ド電圧側に上昇させて V 2電圧になる。

以上の動作により駆動用トランジスタ 1 1 aのグート端子電圧は V 2 電圧になり、精度のよいプログラム電流を E L素子 1 5に流すことがでさる。

映像データが 2階調から 1 6階調に変化する場合の比較的低階調領域でプログラム電流が小さい。動作は図 3 8 0 ( a ) の状態である。この場合は、まず、ソース信号線 1 8に過電流（プリチャージ零流もしくはデイスチャージ電流）が t 5から t 6 の期間印加される。画素 1 6の駆動用トランジスタ 1 1 aは、一般的に動作しない。 t 6から t 7の期間ではプログラム電流駆動が行われる。過電流（プリチャージ電流もしくはデイスチャージ電流）駆動により、ソース信号線 1 8の電位が適正な場合は、図 3 9 0に図示するようにソース信号線 1 8の電位は変化しない。つまり、画素 1 6の駆動用トランジスタ 1 1 aも動作しない。ソース信号線 1 8の電位が目標値よりも低い場合は、 t 6から t 7の期間にソースドライバ回路（ I C ) 1 4がプログラム電流を引き込み、目標のソース信号線 1 8電位になる。

以上の動作により、図 3 9 0に示すようにソース信号線 1 8の電位を駆動用トランジスタ 1 1 aのゲート端子電圧は V 1 6電圧になり、精度のよいプログラム電流を E L素子 1 5に流すことができる。

映像データが 1 6階調から 9 0階調に変化する場合はプログラム電流が大きい。動作は図 3 8 0 ( a ) の状態である。この場合は、 t 7力ら t 8の全期間に渡り、プログラム電流駆動が行われる。つまり、プリチヤージ電圧駆動、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動は実施されない。以上のように、本発明は、階調データの変化割合、変化前の大きさにより K D A T A値が変化させ、また、駆動方法を変更する。

図 4 3 5は、図 3 9 0などに示す駆動方法の他の実施例（変形例）である。図 4 3 5 ( a ) は、一定以下の低階調では 0階調電圧（V 0 ) の電圧プリチャージを実施する駆動方法である。図 4 3 5 ( a ) では、画素 1 6に書き込む階調が 5階調以下で、 0階調電圧（V 0) の電圧プリチャージを実施している。図 4 3 5 ( a ) では、 t 0— t l、 t 3 - t 4、 t 5 _ t 6の 1 H期間で V 0電圧を印加している。 t O— t lの 1 Hで書き込むのは階調データ 5であり、 t 3— t 4の 1Hで書き込むのは階調データ 3であり、 t 5— t 6の 1Hで書き込むのは階調データ 4 である。したがって、すべて階調番号が 5階調以下である。これらの低階調領域では、プログラム電流が小さいため、書き込みにくい。したがつて、 V 0電圧を印加し、まず、黒レベルを確保してから、電流プログラムを実施する。階調番号が 6階調以上では、比較的十分なプログラム電流をソース信号線 1 8に印加する。 6階調以上では、電圧プリチヤ一ジは実施せず、プログラム電流駆動のみを実施する。

図 4 3 5 (b) は、一定以下の低階調では対応する電圧で電圧プリチヤージを実施する駆動方法である。図 4 3 5 ( b ) では、画素 1 6に書き込む階調が 5階調以下で、電圧プリチャージを実施している。図 4 3 5 (b) では、 t O _ t l、 t 3— t 4、 t 5— t 6の 1 H期間で電圧を印加している。 t 0 - t 1の 1 Hで書き込むのは階調データ 5であるため、階調 5に対応する電圧 V 5を印加する。 t 3— t 4の 1 Hで書き込むのは階調データ 3であるため、階調 3に対応する電圧 V 3を印加する。あり、 t 5— t 6の 1 H で書き込むのは階調データ 4であるため、階調 4に対応する電圧 V 4を印加する。る。したがって、すべて階調番号が 5階調以下で電圧プリチャージを実施している。これらの低階調領域では、プログラム電流が小さいため、書き込みにくい。したがって、所定の低階調では、対応する電圧を印加し、まず、所定の黒レベルを確保してから、電流プログラムを実施する。階調番号が 6·階調以上では、比較的十分なプログラム電流をソース信号線 1 8に印加する。 6階調以上では、電圧プリチャージは実施せず、プログラム電流駆動のみを実施する。

以下、図面を参照しながら、本発明の他の実施例について説明をする。図 3 9 3は、本発明の過電流（プリチャージ電流もしくはデイスチヤ一ジ電流）駆動方式の他の実施例である。図 3 8 6では過電流トランジスタ 3 8 6 1は 1つであった。図 3 9 3では、過電流トランジスタ 3 8 6 1は複数個形成または配置しており、過電流トランジスタ 3 8 6 1のゲ一ト端子はトランジスタ 4 3 1 c と別のグート配線と接続をしている。図 3 9 3のように構成することにより、過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを基準電流 I cの大きさに制約されず、自由に設定あるいは調整することができる。また、複数の過電流

(プリチャージ電流もしくはディスチャージ電流）トランジスタ 3 8 6 1から構成することにより、スィッチ D Cにより過電流（プリチャージ電流もしくはディスチャージ電流）の大きさを自由に設定できる。

過電流トランジスタ 3 8 6 1は、 R G B回路で共通にしている。図 3 9 7に図示するように、 Rの基準電流 I c rであり、 I c rは R (赤）の基準電流の設定値 I R DAT Aで変更あるいは調整される。同様に G の基準電流 I c gであり、 I cは G (緑）の基準電流の設定値 I GD A T Aで変更あるいは調整される。また、 Bの基準電流 I c bであり、 I 。 13は8 (青）の基準電流の設定値 I BDATAで変更あるいは調整される。

一方、過電流（プリチャージ電流もしくはデイスチャージ電流） I d は、図 3 9 7に図示するように、 RGBで共通である。つまり、 Rの出力段回路の I d (図 3 9 3などを参照のこと）と、 Gの出力段回路の Γ d、 Bの出力段回路の I dは同一である。 I dの大きさおよび/または I dの変化タイミングは過電流（プリチャージ電流もしくはデイスチヤージ電流）の設定データ I KDATA4ビットによりコントローラ回路 ( I C ) 7 6 0で設定される。この I dが図 3 9 3に図示するように 1 つのトランジスタ 1 5 8 dまたは複数のトランジスタ 1 5 8 dから構成されるトランジスタ群からなるカレントミラーの親回路に流れる。なお、図 3 9 3では、トランジスタ 1 5 8 dは 1つとして図示しているが、複数のトランジスタ 1 5 8 dで構成あるいは形成してもよいことは言うまでもない。

図 3 8 6では、 R G B回路で個別にプログラム電流の大きさを設定することができる。しかし、過電流（プリチャージ電流もしくはディスチヤージ電流）は R G B個別に設定することは好ましくない。図 3 8 0で説明したように、過電流（プリチャージ電流もしくはデイスチャージ電流）は寄生容量 C sの充放電を制御するものだからである。寄生容量 C sは R G Bにおいてソース信号線 1 8では同一である。したがって、 R G Bの過電流（プリチャージ電流もしくはデイスチャージ電流）が異なつていれば、図 3 9 5に図示するように、過電流（プリチャージ電流もしくはデイスチャージ電流）の書き込み速度がことなり、 1 H終了時のソース信号線電位が異なってしまう。

図 3 9 5では、一点鎖線の Bの過電流（プリチャージ電流もしくはデイスチャージ電流）が最も大きい。したがって、 1 Hの期間で階調 0に相当する V 0電圧から階調 2に相当する V 2電圧に達している。点線の Gの過電流（プリチャージ電流もしくはデイスチャージ電流）が最も小さい。したがって、 1 Hの期間では、階調 0に相当する V 0電圧から階調 2に相当する V 2電圧には到達しない。 Rは実線で示す。図 3 9 5に図示するように、 Gと Bの中間状態である。以上のような状態では、 1 H後は、ホワイトバランスがずれていることになる。ただし、図 3 9 5 は低階調の領域であるので、ホワイトパランスがずれていても実用上は問題ない。寄生容量を R G Bで異ならせれば、図 3 9 5で説明した課題を解決できることは言うまでもない。つまり、図 3 9 5の状態では、 Rのソース信号線 1 8 の寄生容量 C sを、 Gのソース信号線 1 8 の寄生容量 C s よりも大きくする。また、 Bのソース信号線 1 8 の寄生容量 C sを、尺のソース信号線 1 8 の寄生容量 C sよりも大きくする。寄生容量 C sを大きくする方法として、 R G Bごとにソース信号線 1 8端にコンデンサをポリシリコン回路で形成あるいは構成する方式が例示される。

また、 R G Bでソース信号線 1 8 の寄生容量を小さくする'構成も例示される。 Gのソース信号線 1 8の寄生容量 C sを、 Rのソース信号線 1 8の寄生容量 C s よりも小さくする。また、 Rのソース信号線 1 8の寄生容量 C sを、 Bのソース信号線 1 8 の寄生容量 C s よりも小さくする。寄生容量 C sを小さくする方式として、 R G Bごとにソース信号線 1 8 の配線幅を変化させる構成が例示される。

ソース信号線 1 8 の幅が狭くなれば、寄生容量 C s の大きさは小さくなる。電流駆動方式では、ソース信号線 1 8に流れる電流は Aオーダ一である。したがって、ソース信号線 1 8幅が細く、ソース信号線 1 8 の抵抗値が高くとも電流駆動方法を実現することに支障はない。

以上のように、本発明では、 R G Bのソース信号線 1 8のうち 1っ以上の寄生容量 C s を、他のソース信号線 1 8の寄生容量 C s と異ならせたものである。また、その実現には、ソース信号線 1 8の線幅を変化させる構成が例示される。容量となるコンデンサを作製あるいは配置し、該当ソース信号線 1 8に電気的に接続させる構成が例示される。

0階調に該当する V 0電圧は、画素 1 6 の駆動用トランジスタ 1 1 a によって決定される。通常、駆動用トランジスタ 1 1 aは、 R G Bで共通のサイズあるいは大きさである。したがって、 1 0 8では¥ 0電圧は一致している。寄生容量 C sの充放電は V 0電圧を基準になる場合が多い。

図 3 9 7に図示するように、 RG B回路で過電流（プリチャージ電流もしくはディスチャージ電流） I dを共通にすることにより、図 3 9 5 に図示ように各 R G Bでソース信号線 1 8の充放電曲線が異なることはない。つまり、過電流（プリチャージ電流もしくはディスチャージ電流） I dは R G Bで同一にすることが好ましい。

過電流（プリチャージ電流もしくはディスチャージ電流） I dの調整回路は、図 3 9 7の電子ボリゥム回路 5 O l bで行う。電子ボリゥム 5 0 1 bは I KDATAにより、フレームごとあるいは画素行ごとに変化あるいは変更できる。また、画面 1 4 4を複数領域に分割し、分割した領域ごとに電子ボリウム 5 0 1 bを配置し、分割した領域ごとに電流 I dを変化あるいは調整する構成も例示される。以上の事項は、基準電流 I cの電子ボリゥム回路 5 0 1 aなどにも適用できることは言うまでもない。

図 3 9 7は電子ポリゥム 5 0 1で過電流（プリチャージ電流もしくはデイスチャージ電流） I dを調整などする構成であった。しかし、本発明はこれに限定されるものではない。図 3 9 6 ( a ) に図示するように半固定ポリゥム V rで調整してもよい。また、端子 2 8 8 3 bに調整用電圧を印加してもよい。なお、内蔵抵抗 R 2はトリミングなどを行い、規定値となるように調整しておくことが好ましい。

図 3 9 6 ( b ) に図示するように内蔵抵抗 R a、 R bにより過電流（プリチャージ電流もしくはディスチャージ電流） I dを調整してもよい。内蔵抵抗 R a、 R bのうち少なくとも一方の抵抗はトリミングなどを行い、規定値となるように調整しておくことが好ましい。抵抗 R 2は図に示すように外づけにしてもよいし、ソースドライバ回路（ I C) 1 4に内蔵させてもょレ、。また、 R 2は半固定ポリゥム V rで調整してもよい。また、端子 2 8 8 3 aに調整用電圧を印加してもよい。

図 3 7 2、図 3 9 6などにおいて、抵抗 Rはソースドライバ回路（ I C) 1 8などに内蔵させるとしたが、これに限定するものではない。ソースドライバ I Cの外部に終端抵抗として配置してもよいことは言うまでもない。 '

以上のように構成あるいは形成することにより、 RGBの過電流（プリチャージ電流もしくはデイスチャージ電流） I dを設定あるいは調整もしくは変更を容易に実現することができる。

図 3 9 8はプログラム電流 I wを出力する出力段 4 3 1 c と過電流 (プリチャージ電流もしくはデイスチャージ電流）を出力する出力段 4 3 1 e との配置関係を図示したものである。出力段 4 3 1 cは、 RGB で異なる（もちろん、同一でもよいことは言うまでもない）基準電流によりプログラム電流の大きさは変化する。出力段 4 3 1 cから出力されるプログラム電流 I wは端子 1 5 5より出力される。過電流（プリチヤージ電流もしくはデイスチャージ電流）を出力する出力段 4 3 1 eは、 RGBで同一（もちろん、 R G Bで異なっていてもよいことは言うまでもない）である。

基準電流 I dで過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさは変化する。出力段 4 3 1 eから出力される過電流（プリチャージ電流もしくはディスチャージ電流）はプログラム電流 I wを出力する端子 1 5 5より出力される。なお、端子 1 5 5にはプリチャージ電圧 V p cの出力回路も接続される。

図 3 9 9は過電流（プリチャージ電流もしくはディスチャージ電流）回路の基準電流 I dを発生させる他の実施例である。電子ボリウム 5 0 1 bへのデータ I KDATAと抵抗 R 2からなる定電流回路により基本的な電流 I eが発生する。この電流 I eがトランジスタ 1 5 8 a、 1 5 8 bに流れる。トランジスタ 1 5 8 b とトランジスタ 1 5 8 eは所定のカレントミラー比のカレントミラー回路を構成する。トランジスタ 1 5 8 bに対して複数のドランジスタ 1 5 8 eが形成または配置されている図 3 9 9ではトランジスタ 1 5 8 eは出力段数形成されている。たとえば、 1 6 0 RGBであれば、 1 6 0 X 3 = 4 8 0のトランジスタ 1 5 8 eが形成または配置される。

各トランジスタ 1 5 8 eは電流接続でトランジスタ 1 5 8 bに基準電流 I dを伝送する。この伝送された電流 I dにより過電流トランジスタ 3 8 6 1 aの出力電流の大きさ、変化タイミングあるいは制御状態が決定される。

図 2 4 9、図 2 5 0、図 2 9 9〜図 3 0 5などでは、基準電流のカスケード接続について説明をした。過電流（プリチャージ電流もしくはディスチャージ電流）の基準電流 I dについても図 4 0 0に図示するようにソースドライバ回路（ I C) 間で電流 I dの受け渡しを行うことが好ましい。

図 1 6 2、図 1 6 5、図 1 6 9、図 1 7 0、図 1 7 2、図 1 7 5、図 1 7 6などで説明したトリミング方法、トリミング技術、トリミング構造など調整方式に関する内容は、ソースドライバ回路（ I C)l 4を、力スケード接続を行う場合に適用できることは言うまでもない。トリミング技術などにより隣接したソースドライバ回路（ I C) 1 4の基準電流 I cなどを調整し、接続画面 1 44で輝度差がないようにすることができる。トリミングは、図 6 1、図 1 4 6、図 1 8 8などにおいて、抵抗 R l、トランジスタ 1 5 8 a、 1 5 8 bなどに実施する。また、基準鼋流を調整する D A回路 5 0 1内の抵抗にトリミングなど.を実施してもよい。また、図 4 8、図 4 9のトランジスタ群 4 3 1 bのトランジスタ 1 5 8 bの個数をトリミングなどにより減少させること、図 5 4 7〜図 5 5 0のサプ単位トランジスタ 54 7 1あるいは単位トランジスタ 1 5 4の個数を減少させることにより行ってもよい。また、トランジスタ 1 5 8などに熱あるいはレーザー光を照射し、活性化させたり非活性化させて出力する電流などを増減させてもよい。

以上のように抵抗あるいはトランジスタなどにトリミングし、基準電流 I cなどを所定値に調整する。なお、調整は基準電流に限定されるものではない。カスケ一ド接続される隣接したソースドライバ回路（ I C) 1 4の出力端子のプログラム電流が一致する方法であれぼいずれの方法を用いてもよい。

図 4 0 0では、ソースドライバ回路（ I C) 1 4 aに外づけ抵抗が接続されている。 Rの基準電流 I c rは抵抗 R 1 rにより大きさが設定あるいは調整される。 Gの基準電流 I c gは抵抗 R 1 gにより大きさが設定あるいは調整される。また、 Bの基準電流 I c bは抵抗 R 1 bにより大きさが設定あるいは調整される。

同様に、過電流（プリチャージ電流もしくはデイスチャージ電流） I dは抵抗 R 2により大きさが設定あるいは調整される。以上の構成により発生した基準電流 I c r、 l e g , I c b、 I dは配線 2 0 8 1で隣接したソースドライバ回路（ I C) 1 4に受け渡される。なお、各基準電流は、図 3 9 6、図 3 9 7などの構成により発生あるいは調整してもよいことは言うまでもない。

以上の実施例は過電流トランジスタ 3 8 6 1、基準電流 I dをソースドライバ回路（ I C) 1 4で発生させるものであった。しかし、本発明はこれに限定するものでない。たとえば、図 4 ◦ 1に図示するように構成してもよい。図 4 0 1ではアレイ基板 3 0に過電流トランジスタ 3 8 6 1を形成または配置した構成である。ソースドライバ回路（ I C) 1 4からゲート配線 40 1 1に出力される電圧により過電流トランジスタ 3 8 6 1が動作し、ソース信号線 1 8に過電流（プリチャージ電流もしくはデイスチャージ電流）を流す。

以上のように過竃流（プリチャージ電流もしくはデイスチャージ電流）回路は、ポリシリコン技術などを用いて構成あるいは形成してもよい。また、過電流（プリチャージ電流もしくはデイスチャージ電流）回路は、ドライバ回路（ I C) で構成し、ァレイ基板 3 0のソース信号線 1 8端子に実装してもよい。

なお、図 4 0 1ではゲート配線 4 0 1 1に印加した電圧で過電流トランジスタ 3 8 6 1が流す過電流（プリチャージ電流もしくはデイスチヤージ電流）を調整するものであった。しかし、本発明はこれに限定するものではない。たとえば、図 3 9 9に図示するトランジスタ 1 5 8 dと過電流トランジスタ 3 8 6 1からなるカレントミラー回路をアレイ基板 3 0に低温ポリシリコン技術で形成し、図 3 9 6、図 3 9 7、図 3 9 9 などで説明しだ基準電流 I dは過電流トランジスタ 3 8 6 1を構成するカレントミラー回路に印加してもよい。つまり、ソースドライバ回路（ I C) 1 4で過電流（プリチャージ電流もしくはデイスチャージ電流）の基準電流 I dを発生させる。

図 3 9 2 ( a ) は、本発明のソースドライバ回路 .（ I C). 1 4における過電流（プリチャージ電流もしくはデイスチャージ電流）回路の構成例である。トランジスタ 1 5 8 dと過電流トランジスタ 3 8 6 1 とは力レントミラー回路を構成している。過電流（プリチャージ電流もしくはデイスチャージ電流） I kの大きさは 2つのスィッチ D cで制御される。スィッチ D c Oは 1個の過電流トランジスタ 3 8 6 1が接続されており、スィッチ D c 1は 2個の過電流トランジスタ 3 8 6 1が接続されている。過電流トランジスタ 3 8 6 1は図 1 5などで説明した単位トランジスタ 1 54と同一の構成である（同一の技術思想で形成あるいは構成されている）。したがって、過電流トランジスタ 3 8 6 1の構成あるいは説明は、単位トランジスタ 1 54で説明した事項がそのままあるいは準用される。したがって、説明を省略する。

プリチャージ電圧 V p cを端子 1 5 5に印加するスィツチ D pの制御と、過電流（プリチャージ電流もしくはデイスチャージ電流）を端子 1 5 5に印加するスィッチ D cの制御は 2ビットで制御される。このビットを Kビット（ 1 ビット目）、 Pビット（ 0ビット目： L S B ) とする。したがって、 4つの状態を制御できる。

4つの状態を図 3 9 2 ( b ) の表に図示している。（K：、 P) = 0の時、 (D p、 D c O、 D e l ) = (0、 0、 0) に制御される。なお、 0はスィツチがオープン状態、 1はスィッチがクローズ状態を示す。

(K：、 P) = 0の時、プリチャージ電圧（プログラム電圧）制御スィツチ D pはオープンであり、過電流制御スィツチ D cもオープンである。したがって、端子 1 5 5からはプリチャージ電圧も過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）も出力（印加）されない。

(K：、 P ) = 1の時、（D p、 D c O、 D e l ) = ( 1、 0、 0) に制御される。プリチャージ電圧（プログラム電圧）制御スィッチ D pはクローズ（ c l o s e ) 状態であり、過電流制御スイッチ D cは両方ともオープン状態である。したがって、端子 1 5 5からはプリチャージ電圧 V p cが出力されるが、過電流（プリチャージ電流もしくはデイスチヤージ電流）は出力（印加）されない。

(K、 Ρ ) = 2の時、（D p、 D c 0、 D e l ) = (0、 1、 0) に制御される。プリチャージ電圧（プログラム電圧）制御スィッチ D pはォープン（o p e n) 状態であり、過電流制御スィツチ D cは D c 0がクローズ状態であり、 D c 1はオープン状態である。したがって、端子 1 5 5からはプリチャージ電圧 V p cは出力されない。また、過電流（プリチャージ電流もしくはディスチャージ電流）は 1つ分の過電流トランジスタ 3 8 6 1の出力電流がソース信号線 1 8に印加される。

(K、 Ρ ) = 3の時、（D p、 D c O、 D e l ) = (0、 0、 1 ) に制御される。プリチャージ電圧（プログラム電圧）制御スィッチ D pはォープソ ( o p e n) 状態であり、過電流制御スィッチ D cは D c 0、 D c 1がクローズ状態である。したがって、端子 1 5 5からはプリチヤ一ジ電圧 V p cは出力されない。また、過電流（プリチャージ電流もしくはディスチャージ電流）は 2つ分の過電流トランジスタ 3 8 6 1の出力電流がソース信号線 1 8に印加される。

以上のように、 2ビットの信号（K、 Ρ ) により、プリチャージ電圧、過電流（プリチャージ電流もしくはデイスチャージ電流）を制御することができる。

図 3 9 2 ( b ) では、（K：、 P ) のデコード回路が必要である。デコード回路を不要にした構成表を図 3 9 1に図示する。図 3 9 1において、 K 0、 K 1は過電流（プリチャージ電流もしくはデイスチャージ電流）を制御するスィッチの信号である。 0は130 0をォープン、クローズを制御するビットである。 K 1は D e lをオープン、クローズを制御するビットである（図 3 9 2 ( a ) を参照のこと）。図.3 9 1において、 P はプリチャージ電圧を制御するスィツチの信号である。 D pをオープン、クローズを制御するビットである（図 3 9 2 ( a ) を参照のこと）。

(P、 K 0、 Κ 1 ) = (0、 0、 0) の時、（D p、 D c 0、 D e l ) = (0、 0、 0) に制御される。プリチャージ電圧（プログラム電圧）制御スィツチ D pはオープン（ o p e n) 状態であり、過電流制御スィツチは D c 0、 D e lもオープン状態である。したがって、端子 1 5 5 からはプリチャージ電圧 V p cは出力されない。また、過電流（プリチヤージ電流もしくはデイスチャージ電流）も出力されない。 (P、 K 0、 K 1 ) = ( 1、 0、 0) の時、（D p、 D c 0、 D e l ) = ( 1、 0、 0) に制御される。プリチャージ電圧（プログラム電圧）制御スィツチ D pはクローズ（ c l o s e ) 状態であり、過電流制御スイッチは D c 0、 D e lもオーブン状態である。したがって、端子 1 5 5からはプリチャージ電圧 V p cが出力されるが、過電流（プリチヤ一ジ電流もしくはディスチャージ電流）は出力されない。

たとえば、（P、 K 0、 Κ 1 ) = ( 1、 1、 1 ) の時、（D p、 D c 0、 D e l ) = ( 1、 1、 1 ) に制御される。プリチャージ電圧（プロダラム電圧）制御スィツチ D pはクローズ（ c l o s e ) 状態であり、過電流制御スィッチは D c 0、 D e lもクローズ状態である。したがって、端子 1 5 5からはプリチャージ電圧 V p c と過電流（プリチャージ電流もしくはデイスチャージ電流）が出力される。

以下、同様に（Ρ、 Κ 0、 Κ 1 ) の値に応じて、プリチャージ電圧（プログラム電圧）制御スィッチ D p と、過電流制御スィッチは D c 0、 D c lが独立に制御される。したがって、プリチャージ電圧印加と過電流

(プリチャージ電流もしくはデイスチャージ電流）印加を同時に実施でさる。

図 3 9 1、図 3 9 2において、スィッチ（D p、 D c 0、 D e l ) をクローズさせるビットを付加することによりさらに精度のよい過電流

(プリチャージ電流もしくはデイスチャージ電流）、プリチャージ電圧の制御を実施することができることは言うまでもない。

図 3 9 3は、過電流（プリチャージ電流もしくはデイスチャージ電流）を制御するスィツチを 3ビットにした実施例である。 D c 0スィツチのオン（クローズ）により、 1つの過電流トランジスタ 3 8 6 1の電流がソース信号線 1 8に印加される。 D c 1スィッチのオン（クローズ）により、 2つの過電流トランジスタ 3 8 6 1の電流がソース信号線 1 8に印加される。 D c 2スィッチのオン（クローズ）により、 4つの過電流トランジスタ 3 8 6 1の電流がソース信号線 1 8に印加される。同様に、 D c O、 D c l、 D c 2スィッチのオン（クローズ）により、 7つの過電流トランジスタ 3 8 6 1の電流がソース信号線 1 8に印加される。図 3 9 3において、端子 1 5 5に過電流（プリチャージ電流もしくはデイスチャージ電流）を印加している期間は、ソースドライバ回路（ I C) 1 4の端子 2 8 8 3に印加する信号の t d期間により制御する。 t d期間とはスィッチ 1 5 1 cをオン（クローズ）させる期間である。 d期間の制御は、ソースドライバ回路（ I C) 1 4内部に構成あるいは形成しカウンタ回路（図示せず）により実施してもよい。 t d期間の設定コマンドは、図 3 6 0、図 3 6 1、図 3 6 2、図 3 5 7などで説明したコマンド信号などでコントローラ回路（ I C ) 7 6 0からソースドライバ回路（ I C) 1 4に伝送させる。もちろん、 t dは 1 Hの 1ノ 2など固定値であってもよいことは言うまでもない。また、スィッチ 1 5 1 b と 1 5 1 c とは同期を取って制御することが好ましい。

図 4 0 2は、図 4 24、図 4 2 5などの映像データ D A T Aの下位 3 ビットをスィツチ D cのオンオフ制御時間として用いたものである。つまり、 D 2〜D 0ビットを所定の規則でデコードして時間制御ビット T 2〜T 0 として用いている。 Τ 2〜Τ 0ビットは、プリチャージ電圧制御ビット（Ρ) と過電流制御ビット（Κ) のデータ内容により意味を変化させる。 .

プリチャージ電圧制御ビット（Ρ) が 1の時、電圧プリチャージが実施される。 0の時は、電圧プリチャージが実施されない。過電流制御ビット（Κ) が 1の時、過電流（電流プリチャージ）が実施される。 0の時は、電流プリチャージが実施されない。プリチャージ電圧制御ビット

(Ρ) が 1で、過電流制御ビット（Κ) が 1の時、電圧プリチャージが実施されるとともに、過電流（電流プリチャージ）が実施される。

電圧プリチャージが実施されると、ソース信号線 1 8の電位が所定電圧に強制的に変更される。過電流（電流プリチャージ）は、電圧プリチヤージされたソース信号線 1 8電位からの動作になる。したがって、図 4 0 2 ( b ) の P = l 、 K = 1における電流プリチャージは絶対値動作になる。電圧プリチャージによりソース信号線 1 8の電位が所定電圧なり、この電位から変化が発生するからである。そのため、 Τ 2〜 Τ 0は絶対的な D cスィッチのオン時間制御になる,。また、絶対的なオン時間制御することが目標ソース信号線 1 8電位に調整でき好ましい。

プリチャージ電圧制御ビット（Ρ ) が 0で、過電流制御ビット（Κ ) が 1の時、電圧プリチャージが実施されない。過電流（電流プリチヤ一ジ）は実施される。電圧プリチャージが実施されないと、ソース信号線 1 8の電位が 1 Η前の状態が保持される。したがって、過電流（電流プリチャージ）は、前のソース信号線 1 8電位からの相対動作になる。図 4 0 2 ( c ) の P = l 、 Κ = 1における電流プリチャージは相対値動作になる。そのため、 Τ 2〜 Τ 0は相対的な D cスィッチのオン時間制御になる。

図 4 0 2では、映像データ D A Τ Αの下位 3 ビットをデ、コードしてスイッチ D cのオンオフ制御時間として用いたものである。デコードの変換テーブルは、 Pと Kの値により変化させる。 4 0 2 ( b ) では、 D 2 〜D Oの値が大きいほど、 T 2〜 T 0の大きさを大きくしている。所定のプリチャージ電圧が印加された後に、過電流（プリチャージ電流もしくはデイスチャージ電流） I dを印加するからである。 4 0 2 ( c ) では、 D 2〜D 0の値が大きいほど、 T 2〜 T 0の大きさを小さくしている。プリチャージ電圧が印加されず、過電流（プリチャージ電流もしくはディスチャージ電流）印加前のソース信号線 1 8電位から、過電流（プリチャージ電流もしくはデイスチャージ電流） I dを印加し、ソース信号線 1 8電位を変化させるからである。

図 4 0 2において T 2〜 T 0は時間であるとしたが、本発明はこれに限定するものではなく、過電流（プリチャージ電流もしくはデイスチヤージ電流）の大きさに置き換えてもよい。また、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間制御と、過電流（プリチヤージ電流もしくはデイスチャージ電流）の大きさ制御の両方を組み合わせてもよいことは言うまでもない。

図 3 9 3ではスィッチ 1 5 1 c を形成または配置したが、図 3 9 4

( a ) に図示するように 1 5 1 cを形成または配置しなくともよい。定電流回路（4 3 1 c と 3 8 6 1など）は、短絡してもィンピーダンスが高いため問題が発生しないからである。

図 3 9 2、図 3 9 3、図 3 8 6では、各スィツチ D cに単位過電流（プリチャージ電流もしくはディスチャージ電流）を流す複数の過電流トランジスタなどで構成するとしたが、本発明はこれに限定するものではない。たとえば、図 3 9 4 ( b ) に図示するように、各スィッチ D cに 1 つの過電流トランジスタ 3 8 6 1を形成または配置してもよいことは言うまでもなレヽ。図 3 9 4 ( b ) において、スィッチ D c 0には 1つの過電流トランジスタ 3 8 6 1 aが配置または形成されている。スィッチ D c 1にも 1つの過電流トランジスタ 3 8 6 1 bが配置または形成されている。また、スィッチ D c 2には 1つの過電流トランジスタ 3 8 6 1 c が配置または形成されている。過電流トランジスタ 3 8 6 l a〜 3 8 6 1 cは出力する過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさを異ならせている。過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさは、過電流トランジスタ 3 8 6 1の WL比あるいはサイズ、形状によって容易に調整あるいは設計できる。図 3 9 9は過電流（プリチャージ電流もしくはディスチャージ電流）の基準電流 I dを 1つのトランジスタ 1 5 8 eに流す構成である。しかし、図 4 7などで説明したようにトランジスタ 1 5 8 bを複数個形成し、トランジスタ群 4 3 l b と構成することにより、 I dのバラツキを減少させることができる。図 40 5はその実施例である。過電流（プリチヤージ電流もしくはディスチャージ電流）の基準電流 I dは 4つのトランジスタ 1 5 8 eで発生させる。，

図 4 0 5では、基準電流 I c と過電流（プリチャージ電流もしくはディスチャージ電流）の基準電流 I dは、電子ボリウム 5 0 1に入力される I DATAにより変化する。基準電流 I c と過電流（プリチャージ電流もし iくはデイスチャージ電流）の基準電流 I dの大きさの比率は、基準電流 I cを流すトランジスタ 1 5 8 a と過電流（プリチャージ電流もしくはディスチャージ電流）の基準電流 I dを流すトランジスタ 1 5 8 cの形状などを異ならせることにより実現する。

図 4 0 5では、基準電流 I cを流すトランジスタ 1 5 8 aは 1個であり、過電流（プリチャージ電流もしくはデイスチャージ電流）の基準電流 I dを流すトランジスタ 1 5 8 cは 4個であるから、トランジスタ 1 5 8 a とトランジスタ 1 5 8 cが同一形状の場合でも、基準電流 I c X 4 =基準電流 I dの関係を構成できる。

図 4 0 5では、スィッチ D cに対応する過電流トランジスタ 3 8 6 1 を 4つ形成または配置されている。小さい過電流（プリチャージ電流もしくはディスチャージ電流）を流す複数の過電流トラ.ンジスタ 3 8 6 1 で出力段を構成することにより出力バラツキが減少させることができる。以上のことは図 1 5などでも説明をしているので説明を省略する。

図 4 0 5では図 3 9 3に図示するように内部配線 1 5 0 bに印加するオンオフ信号によりスィッチ D cを時間制御し、端子 1 5 5から出力する実効電流を制御している。また、スィッチ 1 5 1 a と 1 5 1 bはオンオフ状態を反対の関係としている。したがって、プリチャージ電圧 V p cが端子 1 5 5に印加されている時は、過電流（プリチャージ電流もしくはデイスチャージ電流）が端子 1 5 5に印加されないように制御されている。

図 1 2 7〜図 1 4 3、図 4 0 5、図 3 0 8〜図 3 1 3などは、電圧駆動と電流駆動とを組み合わせて実施する実施例である。しかし、電圧駆動のデータ VDATAと、電流駆動のデータ I DAT Aは同一のビット数にする必要はない。たとえば、プログラム電流駆動のデータ I DAT Aを 8ビット（2 5 6階調）とし、プリチャージ電圧駆動のデータ VD AT Aを 6ビット（64段階）としてもよい。

図 4 34は、その実施例である。図 4 3 4では、階調の番号（段回数）に対応して、プログラム電流データ I DAT Aが出力できるようにソースドライバ回路（ I C) 1 4が構成されている。しかし、プリチャージ電圧 VD AT Aは I DATA4つに対し、 1つしか対応させていない。つまり、プログラム電流駆動のデータ I DAT Aを 8ビット（2 5 6階調）とするならば、プリチャージ電圧駆動のデータ V DAT Aは 6ビット（ 6 4段階）である。

図 4 34では、 VDATAは I DATA 4つに対し、等間隔で 1つを対応させている。しかし、本発明はこれに限定するものではない。低階調領域では、 VDATAの間隔を狭くし、高階調領域では VDATAの間隔を広くしてもよい。

以上の事項は本明細書の他の実施例にも適用することができることは言うまでもない。また、組み合わせて実施例を構成することができることも言うまでもない。

図 4 0 6は 8ビットのソースドライバ回路（ I C) 1 4において、プ口グラム電流 I w (D 0〜D 7のスィツチのオンオフ状態により発生する）と、過電流（プリチャージ電流もしくはデイスチャージ電流） I d

(説明を容易するため、トランジスタ 1 5 8 dと過電流トランジスタ 3 8 6 1はカレントミラー比 1のカレントミラー回路を構成しているとし、過電流（プリチャージ電流もしくはデイスチャージ電流）の基準電流 I dと同一の過電流（プリチャージ電流もしくはデイスチャージ電流）が端子 1 5 5に印加されるとする）との発生関係あるいはその状態もしくは駆動方法を説明するための説明図である。

図 4 0 6 ( a ) は過電流（プリチャージ電流もしくはデイスチャージ電流） I dの印加している状態である。過電流（プリチャージ電流もしくはデイスチャージ電流） I dは、：！！！の：！？！！）期間など一定の期間印加される。ただし、 1 Hの 1 / ( 2 H) 期間というのは一実施例であり、これに限定するものではない。制御信号などにより 1 Hの 1 /

( 2 H) 期間、 1 Hの 1 / ( 4 H) 期間、 1 Hの 2/ ( 3 H) 期間、 1 Hの 1 / ( 8 H) 期間など切り替えできるように構成することが好ましいことは言うまでもない。図 4 0 6 ( b ) は過電流（プリチャージ電流もしくはデイスチャージ電流）印加時間後の状態である。図 40 6 ( b ) は一例として、データ D (D 7〜D 0) が" 1 0 0 0.0 0 0 1 "つまり、 D 7ビットと D 0ビットがオン（クローズ）状態でのプログラム電流 I wの出力状態を示している。

以上のように、図 4 0 6の実施例では、過電流（プリチャージ電流もしくはデイスチャージ電流） I dを印加している状態と、プログラム電流 I wの出力状態とは独立している。

図 4 0 7 ( a ) は過電流（プリチャージ電流もしくはディスチャージ電流） I dの印加している状態である。過電流（プリチャージ電流もしくはデイスチャージ電流） I dは、 111の 1ノ ( 2 H) 期間など一定の期間印加される。

ただし、図 4 0 6で説明したように、 1 Hの 1ノ ( 2 H) 期間というのは一実施例であり、これに限定するものではない。制御信号などにより 1 Hの 1 / ( 2 H) 期間、 1 Hの 1 (4 H) 期間、 1 Hの 2 Z (3 H) 期間、 1 Hの 1 / ( 8 H) 期間など切り替えできるように構成することが好ましいことは言うまでもない。

また、映像データの大きさ、 1画面の映像データの総和の大きさ、 1 H前のソース信号線 1 8電位の大きさ、各フレームの画像状態の変化、静止画あるいは動画などの画像の性質などにより、過電流（プリチヤ一ジ電流もしくはディスチャージ電流） I dの印加時間などは変化あるいは変更もしくは制御してもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

図 4 0 7 ( a ) ではプログラム電流 I wを発生させるスィッチ D 0〜 D 7がすべてオン（クローズ）状態にしている。そのため、端子 1 5 5 から出力される過電流（プリチャージ電流もしくはデイスチャージ電流）は、本来の過電流（プリチャージ電流もしくはデイスチャージ電流） I dに、最大のプログラム電流 I wを加えたものとなる。以上のように図 4 0 7 ( a )のようにスィッチ D 0〜D 7、 D cを制御することにより、大きな過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加することができる。そのため、寄生容量 C sの電荷放電時間を短くすることができる。

図 4 0 7 ( b ) は過電流（プリチャージ電流もしくはデイスチャージ電流）印加時間後の状態である。図 40 7 ( b ) は図 4 0 6 (b ) と同様に一例として、データ D (D 7〜D 0 ) が" 1 0 0 0 0 0 0 1 " つまり、 D 7ビットと D Oビットがオン（クローズ）状態でのプログラム電流 I wの出力状態を示している。以上のように、図 4 0 7の実施例では、過電流（プリチャージ電流もしくはデイスチャージ電流）を流す期間に大きな過電流（プリチャージ電流もしくはデイスチャージ電流）を印加することができる。なお、図 4 0 7 ( a ) において、すべてのスィツチ D O〜D 7をオン（クローズ）することに限定するものではない。ソース信号線 1 8の電位、水平走査期間の長さ、寄生容量 C sの大きさなどに対応してスィツチ D 0〜D 7 のオンオフ状態を変化あるいは制御してもよいことは言うまでもない。図 4 0 6、図 4 0 7では過電流トランジスタ 3 8 6 1を制御し、ソース信号線 1 8に過電流（プリチャージ電流もしくはディスチャージ電流）を印加するとした。しかし、本発明はこれに限定するものではない。この実施例を図 4 0 8に図示する。

図 4 0 8 ( a ) ではプログラム電流 I wを発生させるスィッチ D 0〜 D 7がすぺてオン（クローズ）状態にしている。しかし、過電流トランジスタ 3 8 6 1を制御するスィッチ D cはオープン状態である。したがつて、端子 1 5 5には過電流（プリチャージ電流もしくはディスチヤージ電流）である I dは印加されない。図 4 0 8 ( a ) では、映像データに基づくプログラム電流 I w以上の電流とスィッチ D .7〜 D Oを制御することにより発生させた実施例である。一般的に書き込み不足が発生するのは、映像データが小さい領域（低階調領域）である。したがって、この領域では D 7ビットなどのスィッチがオンすることがない。この映像データではオンすることがないスィッチ（D 7など）をオンさせて、大きなプログラム電流（=過電流（プリチャージ電流もしくはディスチヤージ電流））を発生させて、この電流でソース信号線 1 8の電位を制御あるいは操作する。

以上のように、端子 1 5 5から出力される過電流（プリチャージ電流もしくはデイスチャージ電流）は、最大のプログラム電流 I wである。以上のように図 4 0 8 ( a ) のようにスィッチ D O〜D 7、 D cを制御することにより、大きな過電流（プリチャージ電流もしくはデイスチヤージ電流） I dをソース信号線 1 8に印加することができる。そのため、寄生容量 C sの電荷放電時間を短くすることができる。

図 4 0 8 ( b ) は過電流（プリチャージ電流もしくはデイスチャージ電流）印加時間後の状態である。図 40 8 ( b ) は図 4 0 6 ( b )、図 4 0 7 ( b ) と同様に一例として、データ D (D 7〜D 0) が" 1 00 0 0 0 0 1 " つまり、 D 7ビットと D 0ビットがオン（クローズ）状態でのプログラム電流 I w (正規の映像データの大きさに対応する）の出力状態を示している。

以上のように、図 4 0 8の実施例では、過電流（プリチャージ電流もしくはデイスチャージ電流）を流す期間に大きな過電流（プリチャージ電流もしくはデイスチャージ電流）を印加することができる。なお、図 4 0 8 ( a ) において、すべてのスィツチ D O〜D 7をオン（クローズ）することに限定するものではない。ソース信号線 1 8の電位、水平走査期間の長さ、寄生容量 C sの大きさなどに対応してスィツチ D 0〜D 7 のオンオフ状態を変化あるいは制御してもよいことは言うまでもない。図 4 0 7では、過電流トランジスタ 3 8 6 1を設けているが本発明はこれに限定するものではない。図 4 70に図示するように、過電流トランジスタ 3 8 6 1を形成または配置しなくともよい。図 4 7 0では、プリチャージ電流を印加するときは、スィッチ D 0〜D 7などをすベてォンさせ、最大単位電流を流すようにする（図 4 70 ( a ))。正規の電流を出力する時は、図 4 7 0 ( b ) に図示するように、映データに該当するスィッチ D (図 4 7 0ではスィッチ D 1は少なくともオンし、スィツチ D 0、 D 2、 D 7はオープンである）をオンさせる。他の構成は、本発明の他の実施例で説明しているので説明を省略する。図 4 0 7、図 4 7 0などにおいて、プリチャージ電流を印加するときは、すべてのスィッチ D 0〜D 7をクローズさせるとしたが、本発明はこれに限定するものではない。プリチャージ電流を印加すると時は、上位ビットの D 7ビットのみをオンさせてもよい。また、上位ビットに該当する D 4〜D 7ビットをオンさせてもよい。つまり、本発明は、所定の映像データに該当するときよりも、大きい出力電流となるようにスィツチ D nを操作するものである。

図 4 0 8 ( a )、図 4 7 0 ( a ) ではプログラム電流 I wを発生させるスィッチ D O〜D 7がすべてオン（クローズ）状態にしている。しかし、過電流トランジスタ 3 8 6 1を制御するスィツチ D cはオープン状態である。したがって、端子 1 5 5には過電流（プリチャージ電流もしくはデイスチャージ電流）である I dは印加されない。

図 4 0 8 ( a ) では、映像データに基づくプログラム電流 I w以上の電流とスィツチ D 7〜D 0を制御することにより発生させた実施例である。一般的に書き込み不足が発生するのは、映像データが小さい領域（低階調領域）である。したがって、この領域では D 7ビッドなどのスイツチがオンすることがない。この映像データではオンすることがないスィツチ（D 7など）をオンさせて、大きなプログラム電流（=過電流（プリチャージ電流もしくはディスチャージ電流））を発生させて、この電流でソース信号線 1 8の電位を制御あるいは操作する。

以上のように、端子 1 5 5から出力される過電流（プリチャージ電流もしくはデイスチャージ電流）は、最大のプログラム電流 I wである。以上のように図 4 0 8 ( a ) のようにスィッチ D O〜D 7、 D cを制御することにより、大きな過電流（プリチャージ電流もしくはデイスチヤージ電流） I dをソース信号線 1 8に印加することができる。そのため、寄生容量 C sの電荷放電時間を短くすることができる。図 4 0 8 ( b ) は過電流（プリチャージ電流もしくはデイスチャージ電流）印加時間後の状態である。図 40 8 (b ) は図 40 6 (b )、図 4 0 7 ( b ) と同様に一例として、データ D (D 7〜D 0) が" 1 0 0 0 0 0 0 1，，つまり、 D 7ビットと D 0ビットがオン（クローズ）状態でのプログラム電流 I w (正規の映像データの大きさに対応する）の出力状態を示している。

以上のように、図 4 0 8の実施例では、過電流（プリチャージ電流もしくはデイスチャージ電流）を流す期間に大きな過電流（プリチャージ電流もしくはデイスチャージ電流）を印加することができる。なお、図 40 8 ( a ) において、すべてのスィツチ D O〜D 7をオン（クローズ）することに限定するものではない。ソース信号線 1 8の電位、水平走查期間の長さ、寄生容量 C sの大きさなどに対応してスィッチ D 0〜D 7 のオンオフ状態を変化あるいは制御してもよいことは言うまでもない。図 3 9 9、図 4 0 5〜図 4 0 8などは、端子 1 5 5力ら吸い込む方向の過電流（プリチャージ電流もしくはディスチャージ電流） I dを発生させる構成あるいは方法である。しかし、本発明はこれに限定するものではない。端子 1 5 5から過電流（プリチャージ電流もしくはディスチヤージ電流）を吐き出す構成であってもよい。

また、端子 1 5 5から過電流（プリチャージ電流もしくはデイスチヤージ電流）を吸い込む回路と、端子 1 5 5から過電流（プリチャージ電流もしくはデイスチャージ電流）を吐き出す回路の両方を形成または構成もしくは配置してもよいことは言うまでもない。

図 4 1 4は、端子 1 5 5から過電流（プリチャージ電流もしくはディスチャージ電流）を吸い込む回路と、端子 1 5 5から過電流（プリチヤージ電流もしくはデイスチャージ電流）を吐き出す回路の両方を具備する本発明のソースドライバ回路（ I C) 1 4の実施例である。図 3 9 9、図 4 0 5〜図 4 0 8などとの差異は、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）を吐き出す回路を有する点である。過電流（プリチャージ電流もしくはデイスチャージ電流）の吐き出し回路は、トランジスタ 1 5 8 d 2と過電流トランジスタ 3 8 6 1力らなるカレントミラー回路で構成される。この力レントミラー回路で過電流（プリチャージ電流もしくはデイスチャージ電流） I d 2 (カレントミラー比が 1の時）を端子 1 5 5に印加する。

図 4 1 4において、吐き出し方向の過電流. （プリチャージ電流もしくはデイスチャージ電流） I d 2を端子 1 5 5に印加する場合は、スイツチ D c 2をオンする。吸い込み方向の過電流（プリチャージ電流もしくはデイスチャージ電流） I d 1を端子 1 5 5に印加する場合は、スイツチ D c 1をオンする。なお、スィッチ D c 1 と D c 2とを同時にオンさせてもよい。過電流（プリチャージ電流もしくはデイスチャージ電流） I d 2と過電流（プリチャージ電流もしくはディスチャージ電流） I d 1の差が端子 1 5 5に印加される。他の構成は、図 3 9 9、図 4 0 5〜図 40 8などと同様であるので説明を省略する。

図 40 7、図 4 0 8、図 4 7 0などにおいて、 D 0〜D 7スィツチ（D nスィッチと呼ぶ）を制御するとした。 D nスィッチをオンさせる期間

(プリチャージ電流印加期間）を制御することにより、より良好な画像表示を実現できる。プリチャージ電流の印加期間は図 4 7 1に図示するように、スィッチ D nを制御あるいは操作することにより実現する。すベてのスィッチ D nをオンする期間は、 1 H以下の期間であり、その期間であるオン期間データ値は、コントローラ回路（ I C) 7 6 0により RAM 4 7 1 2に保持されている。カウンタ回路 4 6 8'2は 1 Hの最初のメインクロック C LKでリセットされ、以降、 C LKによりカウントアップされる。カウンタ回路 4 6 8 2のカウント値と、 RAM4 7 1 2に保持されたオン期間データは一致回路 4 7 1 1で比較され、一致するするまで、すベてのスィツチ D nをオンするロジックがスィツチ D nの制御回路（図示せず）に印加され、スィッチ D nがオンする。カウンタ回路 4 6 8 2 のカウント値と、 RAM 4 7 1 2に保持されたオン期間データが一致すると、一致回路 4 7 1 1は、以降はオフ電圧を出力し、スィッチ D nは映像データに対応するスィツチのみがオンされる。スィッチ D nの操作は、ロジック回路でマスキングすることにより容易に実現できる。

なお、すべてのスィツチ D nを操作してプリチャージ電流を発生するという動作は、すべての画素に対して行われるものではない。映像信号の電位変化、映像データに大きさなどで実施したり、しなかったり操作されることはいうまでもない（適応型プリチャージ駆動と呼ぶ。図 4 1 7〜図 4 2 2、図 4 6 3などで説明しているので参照のこと）。以上の事項は本発明の他の実施例で説明しているので説明を省略する。

図 4 0 7、図 4 0 8、図 4 7 0、図 4 7 1などの構成では、 1 H ( 1 水平走査期間）の最初の期間に、映像データなどから判断され、必要な時はスィツチ 1 5 1 aがクローズされ、プリチャージ電圧 V p cが端子 1 5 5に印加されて、ソース信号線 1 8に印加される。基本的には、プリチャージ電圧 V p cが印加されている時は、スィッチ 1 5 l bはォープン状態に制御される。

また、 1 Hの最初あるいはプリチャージ電圧の印加した後に、映像データなどから判断され、必要な時はスィッチ D nがクローズされ、プリチャージ電流が端子 1 5 5に印加されて、ソース信号線 1 8に印加される。プリチャージ電流の印加後、正規の映像データに該当するスィッチ Dがクローズされてプログラム電流 I wがソース信号線 1 8に印加される。図 4 0 7、図 4 0 8、図 4 7 0、図 4 7 1などにおいて、プリチヤ一ジ電流 I dを印加する期間を長くするほど、ソース信号線 1 8の電位変化を大きくすることができる。つまり、プリチャージ電流が印加される期間を制御することにより、ソース信号線 1 8の電位変化を大きくすることができる。

プリチャージ電流 I dを印加する期間は、図 4 7 1に図示するように、カウンタの値だけで制御することできる。プリチャージ電流 I dは基本的に温特がない。また、図 3 8 0 ( a ) で説明したように寄生容量を充放電する期間は線形である。したがって、ロジックで容易に制御が可能である。

図 4 7 2は、印加されているソース信号線電位が階調 0電圧あるいは階調 0電流（電圧で代表して V 0とする）の場合において、次の階調 n に変化する場合の、すべてのスィッチ D nのオン時間を示している。たとえば、 1階調目に変化させる時（0階調目から 1階調目の変化）は、すべてのスィツチ D nを 2 ( s e c ) オンさせればよい。同様に、たとえば、 5階調目に変化させる時（0階調目から 5階調目の変化）は、すべてのスィツチ D nを 4 ( i s e c ) オンさせればよい。また、同様に、たとえば、 1 0階調目に変化させる時（0階調目から 1 0階調目の変化）は、すべてのスィツチ D nを 6 ( μ s e c ) オンさせればよレヽ。 2 0階調目以降は、一定であり、すべてのスィッチ D nを 8 ( μ s e c ) オンさせればよい。 2 0階調目以降は、正規のプログラム電流で目標のソース信号線 1 8電位に到達できるからである。

図 4 7 2に印加時間を、コントローラ回路（ I C ) 7 6 0に各階調に応じてマトリックステーブル（たとえば、 V 0に対する階調 nのスイツチ D nのオン時間、 V 1に対する階調 nのスィッチ D nのオン時間、 V 2に対する階調 nのスィッチ D nのオン時間、など、図 4 6 3なども参照のこと）に記憶させておき、このテーブルに応じてスィツチ D nを制御するようにすればよい。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。

図 4 0 7、図 4 0 8、図 4 7 0、図 4 7 1では、吸い込み電流方向のプリチャージ電流を発生する構成であった。本発明はこれに限定するものではない。たとえば、図 4 7 3に図示するように、ソースドライバ回路（ I C ) 1 4内にシンク電流のプログラム電流出力段 4 3 1 c a と、吐き出し電流を出力するプログラム電流出力段 4 3 1 c bを形成または構成してよい。シンク電流のプリチャージ電流を発生する場合は、出力段 4 3 l e a のスィッチ D nを制御あるいは操作する。吐き出し電流を発生する場合は、出力段 4 3 1 c b スィッチ D nを制御あるいは操作する。いずれかのプリチャージ電流は、スィッチ 1 5 1 b l とスィッチ 1 5 1 b 2を制御することにより実現する。

本発明の実施例において、プリチャージ電圧 V p cは、主としてァノ一ド電圧に近い電圧を印加するとしたが、これに限定するものではない。たとえば、図 4 7 4のようにプリチャージ電圧 V p cを印加してもよい。図 4 7 4 ( a ) は、低階調時に、 1 Hの最初の t a期間に階調 0に対応するプリチャージ電圧 V p c = V 0電圧を印加する実施例である。図 4

7 4 ( b ) は、高階調時に、 1 Hの最初の t a期間に階調 2 5 5に対応するプリチャージ電圧 V p c = V 2 5 5電圧を印加する実施例である。いずれも場合も、プリチャージ電圧 V p c の印加後、プログラム電流を印加する。

なお、プリチャージ電圧 V p cは 1 Hの所定期間だけでなく、 1 H期間の間印加しつづけてもよいことは言うまでもない。図 4 7 5はその実施例である。

図 4 7 5 ( a ) は、低階調時に、 1 H期間に階調 0に対応するプリチヤージ電圧 V p c =V 0電圧を印加する実施例である。（g)に示す期間にプリチャージ電圧として V 0電圧を印加しつづけている。なお、他の期間は、プリチャージ電圧 V p cを印加せず、プログラム電流のみで駆動している。プログラム電流は相対動作（現階調から次の階調に変化する）する。

図 4 7 5 (b ) は、低階調時に、 1 H期間に階調 0に対応するプリチヤージ電圧 V p c = V 0電圧を印加し、高階調時に、 1 H期間に階調 2 5 5に対応するプリチャージ電圧 V p c = V 2 5 5電圧を印加する実施例である。（ e )に示す期間にプリチャージ電圧として V 2 5 5を印加し続けている。また、（ g ) に示す期間にプリチャージ電圧として V 0電圧を印加しつづけている。なお、他の期間は、プリチャージ電圧 V p cを印加せず、プログラム電流のみで駆動している。

図 40 3は、本発明の表示パネル（表示装置）の駆動方法（駆動方式）を説明するための説明図である。電圧プリチャージおよびプログラム電流によるソース信号線 1 8に電位状態を示している。図 4 0 3の実施例では、ソースドライバ回路（ I C) 1 4が発生するプリチャージ電圧は、階調 0の電位 V O (黒電圧プリチャージ）と、最大の階調 2 5 5の電位 V 2 5 5 (白電圧プリチャージ）とを発生する。

表示パネルが 5ィンチ以下と小型の場合は、プリチャージ電圧の発生回路を簡略化することが可能である。図 4 2 7はプリチャージ電圧の発生数を 3つ .（0階調用： V 0、 1階調用： V I、 2階調用： V 2) としている。また、図 4 2 7は、図 3 5 1〜 3 5 3 と図 3 0 9、図 3 1 0とを組み合わせた構成もしくは類似の構成である。

図 4 2 7において、ソースドライバ回路（ I C) 1 4の端子 2 8 3 b には、 V 0電圧が印加されている。 V 0電圧はポリゥムなどにより自由に設定あるいは調整できるように構成されている。 V 0電圧の調整により、本発明の E L表示パネルが最適な黒表示となるようにすることができる。また、 L端子 2 8 3 cには V 2電圧が印加される。 V 2電圧もポリウムなどにより、ソースドライバ回路（ I C) 1 4外部で自由に設定あるいは調整できるように構成されている。 V O、 V 2電圧の調整により、本発明の E L表示パネルが最適な黒表示と 2階調目の表示を得ることができる。なお、 V 0電圧、 V 2電圧は、ソースドライバ回路（ I C) 1 4内部に D A回路を形成または構成し、デジタル的に変更あるいは調整してもよいことは言うまでもない。

1階調目のプリチャージ電圧 V 1は、 V O、 V 2電圧と内蔵あるいは外づけ抵抗 R a、 R bで発生させる。 V 2電圧を変化させれば、 V I電圧も相対的に変化する。本発明では、基準電流比制御を実施する。基準電流比を変化あるいは変更すれば、図 3 5 5、図 3 5 6、図 3 5 0などで説明したように、各階調での動作点（プログラム電流の大きさ）が変化する。したがって、同一の 2階調目であっても基準電流を変化させればプログラム電流の大きさが異なり、ソース信号線 1 8電位も異なる。図 4 2 7の構成では、基準電流あるいは基準電流比に連動して、 V 2 電圧を変化させる。したがって、 V 1電圧も変化する。一方で 0階調目である V 0電圧は動作原点であるから、基準電流を変化させても調整する必要はない。つまり、本発明は、 0階調目（完全黒表示）に対応する V 0電圧を固定し、必要に応じて、 V 0電圧よりも高階調（図 4 2 7の実施例では V 2電圧）を調整できる構成あるいは方法である。

V 0電圧は、 R G Bで共通であっても実用上十分である。ただし、 V 2電圧は、 E L素子 1 5が RGBで効率が異なるため、 R用の V 2電圧、 G用の V 2電圧、 B用の V 2電圧というように個別に設定できるように構成する必要がある。

V 0などのプリチャージ電圧 V p cはァノード電圧 V d dと連動させることが好ましい。この実施例を図 5 2 1に図示する。プリチャージ電圧 V p cは、基本的には、駆動用トランジスタ 1 1 aの立ち上がり電圧である。立ち上がり電圧は、アノード電圧 V d dは、駆動用トランジスタ 1 1 aの一端子の電圧である。したがって、ァノード電圧 V d dが高くなれば、プリチャージ電圧 V p cも高くする必要がある。アノード電圧 V d dが低くなれば、プリチヤ一ジ電圧 V p cも低くする必要がある。以上の課題に対して、図 5 2 1に図示するように、電子ボリゥム 5 0 1の電源電圧をァノ一ド電圧 V d dとすることにより、 V d d電圧が変動しても、 V p c電圧が連動して変化する。したがって、良好なプリチヤージを実現できる。

以上の実施例では、プリチャージ電圧 V p cをァノード電圧 V d dに連動させるとしたが、本発明はこれに限定するものではない。駆動用トランジスタ 1 1 aの画素構成配置あるいは極性（Pチャンネルまたは N チャンネル）によっては、力ソード電圧に連動させてもよい。以上のように本発明の特徴は、カソード電圧またはァノード電圧とプリチャージ電圧 V p cを連動させることである。

プリチャージ電圧である V 0、 V I、 V 2電圧は、内部配線でソースドライバ回路（ I C) 1 4内を長手方向に伝送（伝達）される。電流出力段 7 7 1の出力配線 1 5 0とプリチャージ電圧が印加された配線の交点にはスィッチ S pが形成または配置されている。各スィッチは S S E L信号（ 2ビット）によりオンオフ制御される。たとえば、スィッチ S p 1 aがオンすれば V 0電圧が端子 2 8 8 4 aから出力される。また、スィッチ S p 2 bがオンすれば V 1電圧が端子 2 8 84 bから出力される。他の構成は、図 3 5 1〜 3 5 3、図 3 0 9、図 3 1 0などと同様あるいは類似であるので説明を省略する。なお、 S S E L信号は、コントローラ I C (回路） 7 6 0で発生し、ソースドライバ回路（ I C) 1 4 に伝送する。また、 S S E L信号は、映像信号ごとに判定し、発生する。図 3 5 0に図示するように、 V 0電圧がトランジスタ 1 1 aの立ち上がり電圧である。したがって、プリチャージ電圧としては、 V O電圧よりも V d d電圧に近い電圧を印加する必要がある。しかし、 V 0電圧は、アレイのプロセスによりパラツキがある。一般的には、ボリゥムなどを用いてアレイまたはパネルごとに調整すればよい。しかし、個々に調整することはコストァップになる。この課題を解決する方式が図 5 1 9の構成である。

図 5 1 9において、ソースドライバ回路（ I C ) 1 4 と表示領域間のソース信号線 1 8上にコンデンサ電極 5 1 9 1が形成されている。なお、コンデンサ電極 5 1 9 1はソース信号線 1 8と絶縁膜を介して配置または形成されており、直流的には接続はされていない（図 5 2 3を参照のこと）。また、本発明の実施例において、コンデンサ電極 5 1 9 1はソース信号線 1 8上に形成または配置するとするが、これに限定するものではない。ソース信号線 1 8の下層に形成または配置してもよい。さらには、コンデンサ電極 5 1 9 1は、ソース信号線 1 8 と電磁結合をするものであればいずれの構成でもよい。たとえば、隣接.したソース信号線 1 8間に電極を形成または配置し、ソース信号線 1 .8 と電磁結合させた構成でもよい。

図 3 5 0でも説明したように、 Pチャンネルのトランジスタ 1 1 aのグート電位がァノード電位 V d dに近くなれば、良好な黒表示を実現できる。トランジスタ 1 1 aのゲート電位は、プログラム電流 I wの書き込み時のソース信号線 1 8である。したがって、黒表示時（黒書き込み時）のソース信号線 1 8電位をアレイごとに測定（計測または入手）できればよい。測定する電圧は、 V 0電圧あるいはその近傍電圧である。この電圧がアレイまたは表示パネルで変化する。図 5 1 9のように、構成し、ソースドライバ回路（ I C) 1 4の出力を 0にする。つまり、プログラム電流 I w= 0であるから、黒表示である。すると、ソース信号線 1 8の電位も黒表示を実現するための電位となる。ソース信号線 1 8とコンデンサ電極 5 1 9 1は交流的（電磁的）に結合しているから、全ソース信号線（コンデンサ電極 5 1 91 と重なつている（電磁結合している）ソース信号線 1 8) の電位を平均した電位が、コンデンサ電極 5 1 9 1に誘起される。この誘起された電位を V nとする。この電位を安定されるため、図 5 1 9に図示するようにコンデンサ Cを接続しておいてもよい。

コンデンサ電極 5 1 9 1の電位 V nはバッファ 5 0 2を介してアナ口グーデジタル変換回路（ADコンバータ） 5 1 9 3でデジタル信号に変換される。デジタル信号に変換された V nデータは、加算回路 5 1 9 2 に入力される。

この V ηデータは黒表示時でのソース信号線 1 8電位を平均したものであるから、 V O電圧近傍であり、 V η電圧では完全な黒表示は期待できない。そのため、 Vn電圧よりも所定の値分だけ V d d電圧に高くする必要がある（駆動用トランジスタ 1 1 aが Pチャンネルの場合である。駆動用トランジスタ 1 1 aが Nチャンネルの場合は逆になる）。そのため、図 5 1 9に図示するように、加算回路 5 1 9 2に一定の電圧 AD D Vとなる、 8 ビットデータを加算する。 ADDVデータの大きさは、 0. 0 5以上 0. 2 V以下の範囲に設定することが好ましい。また、図 5 1 9に図示するように可変できるように構成することが好ましい。可変は、たとえば、点灯率に応じて実施する。

AD D Vと V nデータを加算した電圧が、プリチャージ電圧 V p c となる。 V p cデータはソースドライバ回路（ I C) 1 4の電子ボリゥム 5 0 1などでアナログデータとなり、画素にプリチヤ一ジ電圧として印加される。

図 5 1 9の実施例は、ソース信号線 1 8の電位を検出する方法であつた。図 5 2 0の方式は、表示領域 1 4 4または、表示パネルの特定箇所に V 0電圧を検出するダミー画素 5 2 0 1を形成または配置した構成でめ o

図 5 2 0 ( a ) に図示するように、ダミ一画素 5 2 0 1には、画素 1 6 と同一のサイズ、形状の駆動用トランジスタ 1 1 aが形成されている。図 5 2 0 ( b ) に図示するようにダミー画素 1 1 aは表示領域 1 4 4の一部の領域に形成されている。ダミー画素 5 2 0 1の駆動用トランジスタ 1 1 aはゲートとドレイン端子が短絡されており、黒表示状 Hとなつている。

トランジスタ 1 1 cがクローズすることにより、駆動用トランジスタ 1 1 aのゲート端子電圧が出力される。出力された電圧 V nはアナログ —デジタル変換回路（A Dコンバータ） 5 1 9 3でデジタル信号に変換される。デジタル信号に変換された V nデータは、加算回路 5 1 9 2に入力される。

この V nデータは黒表示時で駆動用トランジスタ 1 1 aのゲート端子電位であるから、 V 0電圧近傍である。しかし、 V.n電圧では完全な黒表示は期待できない。そのため、 V n電圧よりも所定の値分だけ V d d 電圧に高くする必要がある（駆動用トランジスタ 1 1 aが Pチャンネルの場合である。駆動用トランジスタ 1 1 aが Nチャンネルの場合は逆になる）。そのため、図 5 1 9 と同様に図 5 2 0に図示するように、加算回路 5 1 9 2に一定の電圧 A D D Vとなる、 8ビットデータを加算する。 A D D Vデータの大きさは、 0 . 0 5以上 0 . 2 V以下の範囲に設定することが好ましい。また、図 5 2 0に図示するように可変できるように構成することが好ましい。可変は、たとえば、点灯率に応じて実施する。 ADDVと V nデータを加算した電圧が、プリチャージ電圧 V p c となる。 V p cデータはソースドライバ回路（ I C) 1 4の電子ボリゥム 5 0 1などでアナログデータとなり、画素にプリチヤ一ジ電圧として印加される。

なお、図 5 1 9の実施例では、 V n電圧などをデジタル化して処理するとしたが、本発明はこれに限定するものではない。アナログ信号のまま、加算処理などを実施してもよいことは言うまでもない。

図 4 2 8は、 S S E L信号の説明図である。図 4 2 8に図示するように、 S S E L= 0では、スィッチ S Pは選択されない。つまり、プリチヤージ電圧 V p c (図 4 2 7では V O、 V I、 V 2 ) は印加されない。したがって、プリチャージ電圧駆動は該当ソース信号線 1 8には実施されない。 S S E L = 1では、スィッチ S P 1が選択され、該当ソース信号線 1 8に V 0電圧が所定の期間印加される。プリチャージ電圧 V p c =V 0が印加された後、電流駆動が実施される。ただし、 V 0では階調 0であるので、プログラム電流 I wも 0である。この場合は、画素 1 6 の駆動用トランジスタ 1 1 aは、電流が流れないように、ゲート端子電位が変化する。そのため、 V 0電圧印加後もソース信号線 1 8電位は変化する。

S S E L = 2では、スィッチ S P 2が選択され、該当ソース信号線 1 8に V 1電圧が所定の期間印加される。プリチャージ電圧 V p c = V 1 が印加された後、電流駆動が実施される。同様に S S E L- 3では、スイッチ S P 3が選択され、該当ソース信号線 1 8に V 2電圧が所定の期間印加される。プリチャージ電圧 V p c =V 2が印加された後、電流駆動が実施される。

以上の実施例は、プリチャージ電圧回路の実施例であった。図 4 2 9 はプリチャージ電流回路の実施例である。 I DAT Aにより電子ポリゥム 5 0 1 bからの出力電圧 V aが変化する。 V a電圧は、オペアンプ 5 0 2の正極性の端子に印加される。ォペアンプ 5 0 2およびトランジスタ 1 5 8 a と抵抗 Rで定電流回路を構成している。各定電流回路の出力電流（プリチャージ電流）は抵抗 R (R a、 R b、 R c ) の値により変化させる（調整する）ことができる。

トランジスタ 1 5 8 a 1には、プリチャージ電流 I 0が流れる。トランジスタ 1 5 8 a 2には、プリチャージ電流 I 1が流れる。同様に、トランジスタ 1 5 8 a 2は、プリチャージ電流 I 2が流れる。どのプリチヤージ電流が端子 2 8 8 4に出力されるかは、 S S E L信号によりスィツチ S Pが制御されることにより実施される。

図 4 3 0は、図 4 2 9における S S E L信号の説明図である。図 4 3 0に図示するように、 S S E L= 0では、スィッチ S Pは選択されない。つまり、プリチャージ電流 I c (図 4 2 9では 1 0、 I I、 1 2) は印加されない。したがって、プリチャージ電流駆動は該当ソース信号線 1 8には実施されない。 S S E L= 1では、スィッチ S P 1.が選択され、該当ソース信号線 1 8に I 0電流が所定の期間印加される。プリチヤ一ジ電流 I 0が印加された後、電流駆動が実施される。ただし、階調 0であるので、プログラム電流 I wも 0である。この場合は、画素 1 6の駆動用トランジスタ 1 1 aは、電流が流れないように、ゲート端子電位が変化する。

S S E L = 2では、スィッチ S P 2が選択され、該当ソース信号線 1 8に I 1電流が所定の期間印加される。プリチャージ電流 I c = I 1が印加された後、プログラム電流駆動が実施される。同様に S S E L= 3 では、スィッチ S P 3が選択され、該当ソース信号線 1 8に I 2電流が所定の期間印加される。プリチャージ電流 I c = I 1が印加された後、プログラム電流駆動が実施される。なお、図 4 2 7のプリチャージ電圧回路と、図 4 2 9のプリチャージ電流回路とを組み合わせてもよいことは言うまでもない。

図 4 0 3では、プリチャージ電圧を印加する期間は一例として 1 s e c としている。したがって、 1 H時間一 1 s e cが電流プログラム期間である。しかし、本発明はこれに限定するものではない。他の構成あるいは状態あるいは時間などでもよいことは言うまでもない（図 4 7 1の実施例を参照のこと）。また、電圧駆動あるいはプリチャージ電圧駆動おょぴ電流駆動に関する事項は、図 1 6、図 7 5〜図 7 9、図 1 2 7 〜図 1 4 2、図 2 1 3、図 2 3 8、図 2 5 7〜図 2 5 8、図 2 6 3、図 2 9 3〜図 2 9 7、図 3 0 8〜図 3 1 3、図 3 3 1〜図 34 9、図 3 5 1〜図 3 5 4などに説明している。これらの図面などで説明あるいは記載した事項が適用あるいは準用もしくは類似であるので省略する。

過電流（プリチャージ電流もしくはデイスチャージ電流）駆動に関する事項は、図 3 8 1〜図 4 2 2で説明している。これらの図面などで説明あるいは記載した事項が適用あるいは準用もしくは類似であるので省略する。以上の事項は本発明の他の実施例にも適用される。また、相互に組み合わせることができる。

図 4 0 3などの実施例は、 RGBが各 8ビット（ 2 5 6階調表示）として説明をする。なお、本発明は、以前にも説明したように RG Bに限定されるものではない。単色でもよく、また、シアン、イェロー、マゼンダなどでもよく、 RGBに加えて、白色（W) の 4色などでもよい。図 4 0 3 ( a ) は階調 0から階調 2 5 5に変化させる実施例である。階調 0 と階調 2 5 5などの電位差が大きい時は、白電圧プリチャージ（V 2 5 5電圧を印加）が実施される。図 40 3 ( a ) に図示するように 1 Hの最初の期間（なお、 1 Hの最初の期間に限定するものではない）から 1 z s e cの期間に白電圧プリチャージが実施される。白電圧プリチヤージの実施により、ソース信号線 1 8に電圧が印加されて、ソース信号線 1 8電位は V 2 5 5となる。その後、電流プログラムが実施され、画素 1 6 の駆動用トランジスタ 1 1 a の特性に応じてソース信号線 1 8 電位が補正される。一例として図 4 0 3 ( a ) では、ソース信号線 1 8 電位がアノード電位 V d dの方向に上昇する。

図 4 0 3 ( b ) は階調 2 5 5から階調 0に変化させる実施例である。階調 2 5 5 と階調 0などの電位差が大きい時は、黒電圧プリチャージ（V 0電圧を印加）が実施される。図 4 0 3 ( b ) に図示するように 1 Hの最初の期間（なお、 1 Hの最初の期間に限定するものではない）から 1 μ s e cの期間に黒電圧プリチャージが実施される。黒電圧プリチヤ一ジの実施により、ソース信号線 1 8に電圧 V 0が印加されて、ソース信号線 1 8電位は G N D電圧に近い V 0 となる。その後、電流プログラムが実施され、画素 1 6の駆動用トランジスタ 1 1 aの特性に応じてソース信号線 1 8電位が目標のプログラム電流に等しい電流が流れるように捕正される。一例として図 4 0 3 ( b ) では、ソース信号線 1 8電位がグランド（G N D ) 電位の方向に下降する。

図 4 0 3 ( c ) は階調 0から階調 2 0 0に変化させる実施例である。階調 0と階調 2 0 0などの比較的電位差が大きい時は、白電圧プリチヤージ（V 2 5 5電圧を印加）が実施される。なお、黒電圧プリチャージは、全階調の 1 / 4より低階調領域に変化する時に実施される。白電圧プリチャージは、全階調の 1 / 2より高階調領域に変化する時に実施される。図 4 0 3 ( c ) に図示するように 1 Hの最初の期間（なお、 1 H の最初の期間に限定するものではない）から 1 /X s e cの期間に白電圧プリチャージが実施される。白電圧プリチャージの実施により、ソース信号線 1 8に電圧が印加されて、ソース信号線 1 8電位は V 2 5 5 となる。その後、電流プログラムが実施され、画素 1 6の駆動用トランジスタ 1 1 aが主に動作して、目標の階調電流.2 0 0に相当するソース信号線 1 8電位に補正される。

図 4 0 4は過電流駆動（プリチャージ電流駆動）と電圧駆動（プリチヤージ電圧駆動）の両方を実施する駆動方法の説明図である。なお、回路構成は一例として図 4 0 5の構成であるとする。スィッチ 1 5 1は O Nでクローズ状態、 O F Fでオープン状態とする。スィッチ 1 5 l aが ONでプリチャージ電圧 V p cが端子 1 5 5に印加される（ソース信号線 1 8に印加される）。スィッチ 1 5 1 bが ONでプログラム電流 I wが端子 1 5 5に印加される（ソース信号線 1 8に印加される）。また、スィツチ D cが ONで過電流（プリチャージ電流もしくはディスチャージ電流） I wが端子 1 5 5に印加される（ソース信号線 1 8に印加される）。図 4 0 4 ( a ) に図示するように、スィッチ 1 5 l aが ONでプリチヤージ電圧 V p cが端子 1 5 5に印加される状態と、スィッチ 1 5 1 b が ONでプログラム電流 I wが端子 1 5 5に印加される状態が同時に発生しても動作上は問題がない。定電流回路 4 3 1 cなどは内部ィンピーダンスが高く、定電圧回路（プリチャージ電圧回路）と短絡しても正常動作を実施できるからである。ただし、図 4 0 4 (b ) ( c ) に図示するように、スィッチ D cが ON状態の時は、スィッチ 1 5 l aは O F F状態にすることが好ましい。過電流（プリチャージ電流もしくはディスチヤージ電流）回路からの電流が定電圧回路に突入電流として流れる場合があるからである。図 4 0 4 ( a ) に図示するように、スィッチ D cが O F F状態の時は、スィツチ 1 5 1 aが O N状態であっても問題はない。図 4 0 4 ( b ) ( c ) に図示するように、スィッチ D cが ONする期閩を制御することにより、端子 1 5 5に過電流（プリチャージ電流もしくはデイスチャージ電流）が印加される期間を調整することができる。図 4 0 4 ( b ) では、過電流（プリチャージ電流もしくはデイスチャージ電流）が印加される期間は 1 / ( 3 H ) であり、図 4 0 4 ( c ) では、過電流（プリチャージ電流もしくはデイスチャージ電流）が印加される期間は 1 / ( 4 H ) である。図 4 0 4 ( c ) の方が、図 4 0 4 ( b ) よりもソース信号線 1 8の電位変化を大きくすることができる。

図 4 0 7、図 4 0 8では、プログラム電流 I wを制御する D 0〜D 7 スィツチを操作する構成を説明した。図 4 0 9はさらに詳しい実施例あるいは他の実施例である。

過電流（プリチャージ電流もしくはデイスチャージ電流）を流すスィツチ D cは内部配線 1 5 0 bに印加するオンオフ信号によりオンする期間を制御することができる。図 4 0 9の実施例では、 1 Hの 0、 1ノ4、 2ノ4、 3ノ 4の 4つの期間で制御できる。同様に、強制的にプログラム電流 I wを制御するスィッチ D 0〜Dを操作（制御）する期間（強制制御と記載する）も、図 4 0 9 の実施例では、 1 Hの 0、 1 / 4、 2 /

4、 3 / 4の 4つの期間で制御できる。なお、図 4 0 9では正規のプログラム電流を流す期間はデータ制御として記載し階調 4から階調 5 ( 4 → 5 と記載）などと記載している。図 4 0 9の実施例では、少なくとも 1 Hの 1 / 2の期間は、正規のプログラム電流を流す期間である。

正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hのすベての期間であってもよい。つまり、 1 H以下 1 / ( 4 H ) 以上の期間であればいずれでもよい。

D cスィッチと強制性による D 7〜D 0スィッチの操作（制御）は、階調の変化に応じて実施される。 D cスィッチと強制性による D 7〜D 0スィッチの操作（制御）は、コントローラ I C (回路） 7 6 0で、 1 Hごとの映像信号変化あるいは 1 F ( 1 フレーム）内の映像信号変化あるいは変化割合などに基づいて判断される。判断されたデータあるいは制御信号は差動信号などに変換されてソースドライバ回路（ I C) 1 4 に伝送される。

図 4 0 9 ( a ) では、過電流（プリチャージ電流もしくはディスチヤージ電流）を流すスィッチ D cは 1 Hの最初から 1 Z ( 4 H) の期間ォン（クローズ）される。したがって、 1 Hの最初から 1 / ( 4 H) 期間、ソース信号線 1 8には過電流（プリチャージ電流）が印加される。また、プログラム電流を流すスィツチ D 0〜D 7は 1 Hの最初から 1ノ（ 2 H) の期間、強制的に（クローズ）される。したがって、 D cスィッチの動作により流れる過電流（プリチャージ電流もしくはディスチャージ電流） I dに加算されて、 1 Hの最初から 1 Z ( 2 H) 期間、ソース信号線 1 8にはスィッチ D O〜D 7によるプリチヤ一ジ電流が印加される。

過電流（プリチャージ電流もしくはデイスチャージ電流） I dと加算される期間は、 1 Hの最初から 1 / (4 H) 期間であり、比較的短い。正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィッチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 / ( 2 H) 期間に実施される。以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 1 Z ( 2 H) 期間に階調 4から階調 5 レベルに変化し、 1 Hの後半の 1 / ( 2 H) 期間に、正規のプログラム電流により補正されて画素 1 6の駆動用トランジスタ 1 1 aが目標のプログラム電流 I wを流すように電流プログラムが実施される。

図 4 0 9 ( b ) では、過電流（プリチャージ電流もしくはディスチヤージ電流）を流すスィッチ D cは 1 Hの最初から 1 / ( 2 H) の期間ォン（クローズ）される。したがって、 1 Hの最初から 1 ( 2 H) 期間、ソース信号線 1 8には過電流（プリチャージ電流）が印加される。また、プログラム電流を流すスィツチ D 0〜D 7は 1 Hの最初から 1 （ 2 H) の期間、強制的に（クローズ）される。したがって、 D cスィッチの動作により流れる過電流（プリチャージ電流もしくはディスチャージ電流） I dに加算されて、 1 Hの最初から 1 / ( 2 H) 期間、ソース信号線 1 8にはスィッチ D O〜D 7によるプリチャージ電流が印加される。

正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 / ( 2 H) 期間に実施される。

以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 1 / ( 2 H) 期間に階調 1から階調 2レベルに変化し、 1 Hの後半の 1ノ（ 2 H) 期間に、正規のプログラム電流により捕正されて画素 1 6の駆動用トランジスタ 1 1 _aが目標のプログラム電流 I wを流すように β流プロダラムが実施される。以上のように、動作開始のソース信号線 1 8の電位が階調 1 レベルである時は、 D cスィツチをオンする期間を長くし、過電流（プリチャージ電流もしくはデイスチャージ電流） I dを長時間、ソース信号線 1 8に印加する必要がある。

図 4 0 9 ( c ) では、過電流（プリチャージ電流もしくはデイスチヤージ電流）を流すスィッチ D cは 1 Hの最初から 3ノ（4 H) の期間ォン（クローズ）される。したがって、 1 Hの最初から.3 / (4 H) 期間、ソース信号線 1 8には過電流（プリチャージ電流）が印加される。また、プログラム電流を流すスィツチ D 0〜D 7は 1 Hの最初から 1 / (4 H) の期間、強制的に（クローズ）される。したがって、 D cスィッチの動作により流れる過電流（プリチャージ電流もしくはデイスチャージ電流） I dに加算されて、 1 Hの最初から 1 Z (4 H) 期間、ソース信号線 1 8にはスィッチ D O〜D 7によるプリチャージ電流が印力 Πされる。

正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 Z (4.H) 期間に実施される。

以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 3 Z (4 H) 期間に階調 0から階調 1 レペルに変化し、 1 Hの後半の 1 / (4 H) 期間に、正規のプログラム電流により捕正されて画素 1 6の駆動用トランジスタ 1 1 aが目標のプログラム電流 I wを流すように電流プログラムが実施される。以上のように、動作開始のソース信号線 1 8の電位が階調 0レベルである時は、 D cスィッチをオンする期間を最も長くし、過電流（プリチャージ電流もしくはデイスチャージ電流） I dを長時間、ソース信号線 1 8に印加する必要がある。

図 4 0 9 ( d ) では、過電流（プリチャージ電流もしくはデイスチヤージ電流）を流すスィッチ D cは動作しない。プログラム電流を流すスイッチ D 0〜D 7は 1 Hの最初から 1 / ( 2 H) の期間、強制的に（クローズ）される。したがって、 D cスィッチの動作により流れる過電流

(プリチャージ電流もしくはデイスチャージ電流） I dに加算されて、 1 Hの最初から 1 Z ( 2 H) 期間、ソース信号線 1 8にはスィッチ D O 〜D 7によるプリチャージ電流が印加される。

正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 / ( 2 H) 期間に実施される。以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 1 Z ( 2 H) 期聞に階調 0から階調 1 レベルにほぼ変化し、 1 H'の後半の 1 / ( 2 H) 期間に、正規のプログラム電流により補正されて画素 1 6の駆動用トランジスタ 1 1 aが目標のプログラム電流 I wを流すように電流プログラムが実施される。以上のように、過電流（プリチャージ電流もしくはデイスチャージ電流）を流す D cスィッチを動作させないのは、階調変化が 1 6階調目から 1 8階調目のように、変化前の階調が比較的大きく（ソース信号線 1 8電位が高く）、 1 6から 1 8階調目と比較的変化が小さいためである。

以上の実施例では、 D cスィツチは連続してオン状態を維持させるとしたが、本発明はこれに限定するものではない。図 4 0 9 ( e ) は、 D cスィッチを 1 H期間は連続してオン状態を維持させるとしたが、本発明はこれに限定するものではない。図 4 0 9 ( e ) は、 D cスィッチを 1 H期間で複数回（ 2回）オンさせた実施例である。図 4 0 9 ( e ) では、過電流（プリチャージ電流もしくはデイスチャージ電流）を流すスイッチ D cは 1 Hの最初から 1 Z ( 4 H) の期間と、 1 / ( 2 H) 経過後の 1 ( 4 H) の期間にオン（クローズ）される。したがって、全体として 1 Hの 1ダ ( 2 H) 期間、ソース信号線 1 8には過電流（プリチヤージ電流）が印加される。また、プログラム電流を流すスィッチ D 0 〜D 7は 1 Hの最初から 1 / ( 2 H) の期間、強制的に（クローズ）される。

したがって、 D cスィッチの動作により流れる過電流（プリチャージ電流もしくはデイスチャージ電流） I dに加算されて、 1 Hの最初から 1 / ( 4 H ) 期間に、ソース信号線 1 8にはスィッチ D O〜D 7によるプリチャージ電流が印加される。正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 / (4 H) 期間に実施される。

以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 3/ (4 H) 期間に階調 2から階調 3レベルに変化し、 1 Hの後半の 1 / (4 H) 期間に、正規のプログラム電流により捕正されて画素 1 6の駆動用トランジスタ 1 1 _aが目標のプログラム電流 I wを流すように電流プログラムが実施される。以上のように、電流駆動では、定電流は加算することができる。したがって、過電流（プリチャージ電流もしくはデイスチヤージ電流） I dは 1 Hの後半以外（最終以外）のいずれの期間に印加してもよい。また、複数回に分割して印加してもよい。以上の事項は、 D 0〜D 7スィツチの強制制御に対しても適用できることは言うまでもない。

以上の実施例では、 D cスィッチは 1 Hの最初からオン状態にするとしたが、本発明はこれに限定するものではない。図 4 0 9 ( f ) は、 D cスィッチを最初から 1 / (4 H) 期間経過後にオンさせた実施例である。また、プログラム電流を流すスィッチ D 0〜D 7は 1 Hの最初から 3/ (4 H) の期間、強制的に（クローズ）される。

したがって、 D cスィッチの動作により流れる過電流（プリチャージ電流もしくはデイスチャージ電流） I dに加算されて、 1 Hの最初から 1 / ( 4 H ) 期間に、ソース信号線 1 8にはスィッチ D O〜D 7によるプリチャージ電流が印加される。

正規のプログラム電流を流す期間（正規のプログラム電流となるように映像信号に該当するスィツチ D 0〜D 7が設定（操作あるいは制御）されている状態）は、 1 Hの後半 1 / (4 H) 期間に実施される。以上の動作により、ソース信号線 1 8の電位が 1 Hの最初から 3 / ( 4 H) 期間に階調 5から階調 6 レベルに変化し、 1 Hの後半の 1 / (4 H) 期間に、正規のプログラム電流により補正されて画素 1 6の駆動用トランジスタ 1 1 aが目標のプログラム電流 I wを流すように電流プログラムが実施される。以上のように、電流駆動では、定電流は加算することができる。したがって、過電流（プリチャージ電流もしくはディスチヤージ電流） I dは、 1 Hの最初から印加することに限定されるものではない。 1 Hの後半以外（最終以外）のいずれの期間に印加してもよい。また、複数回に分割して印加してもよい。以上の事項は、 D 0〜D 7スィツチの強制制御に対しても適用できることは言うまでもない。なお、以上の実施例の制御期間あるいは操作期間は 1 Hとしたが、本発明はこれに限定するものではない。 1 H以上の特定の期間内に実施してもよいことは言うまでもない。また、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動とプリチャージ電圧（プログラム電圧）駆動とを組み合わせて実施してもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。

図 4 1 0は、過電流（プリチャージ電流もしくはディスチャージ電流）駆動とプリチャージ電圧（プログラム電圧）駆動とを組み合わせた実施例である。また、過電流（プリチャージ電流もしくはデイスチャージ電流） I d印加期間も変化させた実施例である。

図 4 1 0は、プリチャージ電圧は 0階調に対応する V 0電圧の場合である。まず、図 4 1 0 ( a 1 ) ( a 2 ) ( a 3) について説明をする。図 4 1 0 ( a 1 ) では、プリチャージ電圧を 1 Hの最初に 1 s e c印加している。また、図 4 1 0 ( a 2 ) に示すように 1 Hの最初から 1 / ( 2 H) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加している。したがって、図 4 1 0 ( a 3 ) に示すように、 t l〜 t Oの期間は、ソース信号線.1 8の電位は 0階調の電圧電位 V 0である。また、 t 0〜 t 3の期間は、過電流（プリチヤ' ージ電流もしくはデイスチャージ電流） I d (吸い込み電流方向）により、ソース信号線電位 1 8は降下する。 t 3〜 t 2 ( 1 Hの最後）までの期聞は、映像データによる電流プログラムが実施される。

したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。以上の図 4 1 0 ( a ) の実施例では、プリチャージ電圧 V 0を印加することによりソース信号線 1 8の電位を所定値にした後、過電流（プリチヤージ電流もしくはディスチャージ電流） I dによる電流プリチャージを実施する。したがって、適切な過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさ、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間を理論的に予測し、コントローラ I C

(回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。次に、本発明の他の実施例における駆動方法について図' 4 1 0 ( b 1 )

( b 2 ) ( b 3 ) をもちいて説明をする。図 4 1 0 ( b 1 ) では、プリチヤージ電圧を 1 Hの最初から t X s e cの時間印加している。また、図 4 1 0 ( b 2 ) に示すように 1 Hの最初から 1 Z ( 2 H ) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加している。したがって、図 4 1 0 ( b 3 ) に示すように、 t 1〜 t 0の期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0 である。また、 t 0〜 t 3の期間は、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流） I d (吸い込み電流方向）により、ソース信号線電位 1 8は降下する。 t 3〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8 の電位は、画素 1 6 の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上の図 4 1 0 ( b ) の実施例では、プリチャージ電圧 V 0を印加する期間 t Xを制御することにより、過電流（プリチャージ電流もしくはデイスチャージ電流） I dによる電流プリチャージの印加期間を調整することができる。したがって、適切な過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさ、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間を理論的に予測し、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することがでさる。

図 4 1 0 ( a ) (b ) はプリチャージ電圧を印加する回数は 1回の場合であった。しかし、本発明は、プリチャージ電圧を印加する期間は、 1 回に限定するものではない。プリチャージ電圧を印加することにより、ソース信号線 1 8電位をリセットすることができ、リセットにより過電流（プリチャージ電流もしくはデイスチャージ電流） I d駆動によるソース信号線 1 8の電位制御（調整）が容易になるからである。また、プリチャージ電圧 V p cは V 0電圧に限定されるものでない。図 1 2 7〜図 1 4 3、図 2 9 3、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 44などで説明するようにプリチャージ電圧（プログラム電圧と同義あるいは類似）は多種多様な電圧を設定することができる。

図 4 1 0 ( c 1 ) ( c 2 ) ( c 3 ) は、 1 H期間（所定の時間間隔）に複数回、ソース信号線 1 8にプリチャージ電圧を印加した実施例である。図 4 1 0 ( c 1 ) では、プリチャージ電圧を 1 Hの最初からと、 t 3時間からの 2回 1 μ s e c印加している。また、図 4 1 0 ( c 2 ) に示すように 1 Hの最初から 4Z ( 5 H) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加している。したがって、図 4 1 0 ( c 3 ) に示すように、 t l〜 t Oの期間は、ソース信号線 1 ⁸の電位は 0階調の電圧電位 V 0である。 t 0〜 t 3の期間は過電流，（プリチャージ電流もしくはデイスチャージ電流） I dによりソース信号線 1 8の電位は降下する。しかし、 t 3〜 t 4の期間に、プリチャージ電圧を印加するために、ソース信号線 1 8の電位は V 0にリセットされる。 t 4〜 t 5の期間は過電流（プリチャージ電流もしくはディスチャージ電流） I dによりソース信号線 1 8の電位は再び降下する。 t '5〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上の図 4 1 0 ( c ) の実施例では、プリチャージ電圧 V 0を印加することによりソース信号線 1 8の電位を所定値にリセットし、最終のプリチャージ電圧印加した時点から電流プログラムの動作が開始される。したがって、プリチャージ電圧を印加するタイミングを制御あるいは調整することにより、適切な過電流（プリチャージ電流もしくはディスチヤージ電流） I dの大きさ、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間を理論的に制御することが可能である。そのため、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易であり、良好で精度のよい電流プログラムを実施することができる。

図 4 1 0は、一定のプリチャージ電圧（プログラム電圧）を印加した実施例であった。図 4 1 1はプリチャージ電圧を変化させた実施例である。なお、一例として図 4 1 1における過電流（プリチャージ電流もしくはデイスチャージ電流） I dは 1 Hの最初から 1 / ( 2 H) の期間印加しているとする（ t l〜 t 3期間）。

図 4 1 1 ( a 1 ) は、プリチャージ電圧は 0階調に対応する V 0電圧の場合である。図 4 1 1 ( b 1 ) は、プリチャージ電圧は 1階調に対応する V 1電圧の場合である。図 4 1 1 ( c 1 ) は、プリチャージ電圧は 2階調に対応する V 2電圧の場合である。

図 4 1 1 ( a 1 ) ( a 2 ) ( a 3 ) について説明をする。図 4 1 1 ( a 1 ) では、プリチャージ電圧 V 0を 1 Hの最初に 1 s e c印加している。また、図 4 1 1 ( a 2 ) に示すように 1 Hの最初から 1 Z ( 2 H) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I d をソース信号線 1 8に印加している。したがって、図 4 1 1 ( a 3) に示すように、 t l〜 t Oの期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。

また、 t 0〜 t 3の期間は、過電流（プリチャージ電流もしくはディスチャージ電流） I d (吸い込み電流方向）により、ソース信号線電位 1 8は降下する。 t 3〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 1 ( a ) の実施例では、プリチャージ電圧 V 0を印加することによりソース信号線 1 8の電位を所定値にした後、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流） I dによる電流プリチャージを実施する。したがって、適切な過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさ、過電流（プリチャージ電流もしくはディスチャージ電流）の印加時間を理論的に予測し、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。次に、図 4 1 1 ( b 1 ) ( b 2 ) ( b 3 ) について説明をする。図 4 1 1 ( b 1 ) では、 1階調目に該当するプリチャージ電圧 V 1を 1 Hの最初に 1 s e c印加している。また、図 4 1 1 ( b 2 ) に示すように 1 Hの最初から 1 Z ( 2 H) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加している。したがつて、図 4 1 1 ( b 3 ) に示すように、 t l〜 t Oの期間は、ソース信号線 1 8の電位は 1階調の電圧電位 V 1である。また、 t 0〜 t 3の期間は、過電流（プリチャージ電流もしくはディスチャージ電流） I d (吸い込み電流方向）により、ソース信号線電位 1 8は降下する。 t 3〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 1 ( b ) の実施例では、プリチャージ電圧 V 1を印加することによりソース信号線 1 8の電位を所定値にした後、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流） I dによる電流プリチャージを実施する。プリチャージ電圧 V 1は V 0よりもソース信号線 1 8に書き込む電位が低い。一方、過電流（プリチャージ電流）の印加時間は一定で、かつ過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさも I d 0と一定である。したがって、図 4 1 1 ( a ) よりソース信号線 1 8の電位を低くすることができるから、より高輝度表示を実現でさる。

また、適切な過電流（プリチャージ電流もしくはディスチャージ電流） I dの大きさ、過電流（プリチャージ電流もしくはディスチャージ電流）の印加時間を理論的に予測し、コントローラ I C (回路） 7 60 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。

さらに、図 4 1 1 ( c 1 ) ( c 2 ) ( c 3 ) について説明をする。図 4 1 1 ( c l ) では、 2階調目に該当するプリチャージ電圧 V 2を 1 Hの最初に 1 s e c印加している。また、図 4 1 1 ( c 2 ) に示すように 1 Hの最初から 1 / ( 2 H) の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I dをソース信号線 1 8に印加している。したがって、図 4 1 1 ( c 3 ) に示すように、 t 1〜 t 0の期間は、ソース信号線 1 8の電位は 2階調目の電圧電位 V 2である。

図 4 1 1 ( c ) の実施例では、プリチャージ電圧 V 2を印加することによりソース信号線 1 8の電位を所定値にした後、過電流（プリチヤ一ジ電流もしくはデイスチャージ電流） I dによる電流プリチャージを実施する。プリチャージ電圧 V 2は V Iよりもさらにソース信号線 1 8 書き込む電位が低い。一方、過電流（プリチャージ電流）の印加時間は一定で、かつ過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさも I d Oと一定である。したがって、図 4 1 1 (b ) よりソース信号線 1 8の電位を低くすることができるから、より高輝度表示を実現できる。

また、適切な過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさ、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間を理論的に予測し、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。

以上のように、プリチャージ電圧 V p cの大きさあるいは電位を変化させることにより、 1 H経過した時の、ソース信号線 1 8電位を容易に制御することができる。

図 4 1 1は、一定のプリチャージ電圧（プログラム電圧）と変化させた実施例であった。図 4 1 2は、過電流（プリチャージ電流）を変化させた実施例である。なお、プリチャージ電流を変化させることは、図 3 9 2、図 3 9 3、図 3 9 4の D c O、 D e lスィッチなどを制御することにより実現することができる。図 4 1 2 ( a 1 ) ( b 1 ) では、プリチャ一ジ電圧は V O と固定している。図 4 1 2 ( c 1 ) ではプリチャージ電圧を印加していない実施例である。

図 4 1 2 ( a 1 ) ( a 2 ) ( a 3 ) について説明をする。図 4 1 2 ( a 1 ) では、プリチャージ電圧 V 0を 1 Hの最初に 1 s e c ( t 1〜 t 0の期間）印加している。また、図 4 1 2 ( a 2 ) に示すように 1 Hの最初（ t 1 ) 〜 t 4の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I d 0をソース信号線 1 8に印加している。 t 4〜 t 3 の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I d 1をソース信号線 1 8に印加している。

図 4 1 2 ( a 3 ) に示すように、 t l〜 t Oの期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。また、 t 0〜 t 4の期間は、大きな過電流（プリチャージ電流もしくはディスチャージ電流） I d 0

(吸い込み電流方向）により、ソース信号線電位 1 8は急激に降下する。 t 4〜 t 3の期間は、過電流（プリチャージ電流もしくはディスチヤージ電流） I d 0よりも小さい過電流（プリチャージ電流もしくはディスチャージ電流） I d l (吸い込み電流方向）により、ソース信号線電位 1 8は比較的緩やかに降下する。 t 3〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 2 ( a ) の実施例では、プリチャージ電圧 V 0を印加することによりソース信号線 1 8の電位を所定値にした後、まず、第 1の過電流

(プリチャージ電流もしくはデイスチャージ電流） I d Oによる電流プリチャージを実施してソース信号線の電位を急変させる。次に第 2の過電流（プリチャージ電流もしくはディスチャージ電流） I d 1による電流プリチャージを実施してソース信号線の.電位を目標電位近くまでさせる。最後は、目的の映像信号に該当するプログラム電流で駆動用トランジスタ 1 1 aが所定電流を流すように電流プログラムを行う。以上のように複数の過電流（プリチャージ電流もしくはデイスチャージ電流） I dを制御に用い、これらの過電流（プリチャージ電流もしくはディスチヤージ電流）の大きさ、過電流（プリチャージ電流もしくはデイスチヤージ電流）の印加時間を調整することにより精度のよい電流プログラムを実現できる。

また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。

次に、図 4 1 2 ( b 1 ) ( b 2 ) ( b 3 ) について説明をする。図 4 1 2 ( b 1 ) では、プリチャージ電圧 V 0を 1 Hの最初に 1 s e c ( t 1〜 t 0の期間）印加している。また、図 4 1 2 ( b 2 ) に示すように 1 Hの最初（ t 1 ) 〜 t 3の期間に過電流（プリチャージ電流もしくはディスチャージ電流） I d 1をソース信号線 1 8に印加している。

図 4 1 2 ( b 3 ) に示すように、 t l〜 t O の期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。また、 t 0〜 t 3の期間は、過電流（プリチャージ電流もしくはデイスチャージ電流） I d l (吸い込み電流方向）により、ソース信号線電位 1 8は降下する。 t 3〜 t 2 の期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8 の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 2 ( b ) の実施例では、プリチャージ電圧 V 0を印加することによりソース信号線 1 8の電位を所定値にした後、比較的小さな過電流 (プリチャージ電流もしくはデイスチャージ電流） I d 1による電流プリチャージを実施してソース信号線の電位を変化させる。最後は、目的の映像信号に該当するプログラム電流で駆動用トランジスタ 1 1 aが所定電流を流すように電流プログラムを行う。

以上のように、目標プログラム電流あるいはソース信号線 1 8電位から適切な大きさの過電流（プリチャージ電流もしくはディスチャージ電流） I dを制御に用い、過電流（プリチャージ電流もしくはデイスチヤージ電流）の印加時間を調整することにより精度のよい電流プログラムを実現できる。また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そため、良好で精度のよい電流プログラムを実施することができる。

さらに、図 4 1 2 ( c 1 ) ( c 2 ) ( c 3 ) について説明をする。図 4 1 2 ( c 1 ) では、プリチャージ電圧を印加していない。したがって、ソース信号線 1 8の電位は 1 H前の電位である。また、図 4 1 2 ( c 2 ) に示すように 1 Hの最初（ t l ) 〜 t 4の期間に第 2の過電流（プリチヤージ電流もしくはディスチャージ電流） I d 1をソース信号線 1 8に印加している。 t 4〜 t 3の期間に第 2の過電流（プリチャージ電流もしくはディスチャージ電流） I d 0をソース信号線 1 8に印加している。図 4 1 2 ( c 3 ) に示すように、 t 0〜 t 4の期間は、比較的小さな過電流（プリチャージ電流もしくはデイスチャージ電流） I d l (吸い込み電流方向）により、ソース信号線電位 1 8は変化する。 t 4〜 t 3 の期間は、過電流（プリチャージ電流もしくはデイスチャージ電流） I d 1よりも大きな過電流（プリチャージ電流もしくはディスチャージ電流） I d 0 (吸い込み電流方向）により、ソース信号線電位 1 8は急激に降下する。 t 3〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6 の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 2 ( c ) の実施例では、まず、第 2の過電流（プリチャージ電流もしくはデイスチャージ電流） I d 1による電流プリチャージを実施してソース信号線の電位を変化させる。次に第 1の過電流（プリチヤ一ジ電流もしくはデイスチャージ電流） I d 0による電流プリチャージを実施してソース信号線の電位を目標電位近くまでさせる。最後は、目的の映像信号に該当するプログラム電流で駆動用トランジスタ 1 1 aが所定電流を流すように電流プログラムを行う。

以上のように複数の過電流（プリチャージ電流もしくはデイスチヤ一ジ電流） I dを制御に用い、これらの過電流（プリチャージ電流もしくはデイスチャージ電流）の大きさ、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間を調整することにより精度のよい電流プログラムを実現できる。また、プリチャージ電圧を印加しないため、前画素行に印加した電位から相対的に電位を変化させることができる。前画素行に印加したソース信号線 1 8の電位は理論的に予測あるいは推測することができる。コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。

図 4 1 2では過電流（プリチャージ電流もしくはディスチャージ電流）

(プリチャージ電流）を 1 H期間（所定期間）で変化させるとしたが、 ' 本発明はこれに限定するものではない。たとえば、 1 H期間（所定期間'）にプリチャージ電圧を変化してもよい。また、プリチャージ電流とプリチャージ電圧の両方の大きさを変化させてもよいことは言うまでもなレ、。また、プリチャージ電流とプリチャージ電圧の両方の印加時間を変化させてもよいことは言うまでもない。

図 4 1 3はプリチャージ電圧の印加タイミングを変化させた実施例である。過電流（プリチャージ電流）は同一であるとしている。図 4 1 2

( a 1 ) ( b 1 ) ( c 1 )では、プリチャージ電圧は V 0 と固定している。図 4 1 3 ( a 1 ) ( a 2 ) ( a 3 ) について説明をする。図 4 1 3 ( a 1 ) では、プリチャージ電圧 V 0を 1 Hの最初に 1 s e c ( t 1〜 t 0の期間）印加している。また、図 4 1 3 ( a 2 ) に示すように 1 Hの最初（ t 1 ) 〜 t 5の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） ί d 0をソース信号線 1 8に印加している。

図 4 1 3 ( a 3 ) に示すように、 t 1〜 t 0の期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。また、 t 0〜 t 5の期間は、 I d 0 (一例として吸い込み電流方向としている。以上の事項は本発明の他の実施例でも同様である）により、ソース信号線電位 1 8は急激に降下する。 t 5〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上のように、目標プログラム電流あるいはソー信号線 1 8電位から適切な大きさの過電流（プリチャージ電流もしくはデイスチャージ電流） I dを制御に用い、過電流（プリチャージ電流もしくはデイスチヤージ電流）の印加時間あるいは大きさを調整することにより精度のよい電流プログラムを実現できる。また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。同様に、図 4 1 3 ( b 1 ) ( b 2 ) ( b 3 ) について説明をする。図 4 1 3 ( b 1 ) では、プリチヤ一ジ電圧 V 0を t O力ら l s e c ( t 0 〜 t 3の期間）印加している。また、図 4 1 3 ( b 2 ) に示すように 1 Hの最初（ t 1 ) 〜 t 5の期間に過電流（プリチャージ電流もしくはディスチャージ電流） I d 0をソース信号線 1 8に印加している。

図 4 1 3 (b 3 ) に示すように、 t l〜 t Oの期間は、ソース信号線 1 8の電位は 1 H前の電位（前画素行に電流プログラムを行うために印加したソース信号線 1 8電位）から変化が開始する。その後、 t O時にプリチャージ電圧 V 0を t Oから 1 /i s e c ( t O〜 t l期間）印加している。したがって、ソース信号線 1 8電位は、 V 0電圧にリセットされる。

t 3〜 t 5の期間は、 I d O (—例として吸い込み電流方向としている。以上の事項は本発明の他の実施例でも同様である）により、ソース信号線電位 1 8は急激に降下する。 t 5〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上のように、任意の時間にプリチャージ電圧を印加することにより、任意のタイミングで規定されたソース信号線 1 8電位（図 4 1 3では V 0電圧）から適切な大きさの過電流（プリチャージ電流もしくはデイスチャージ電流） I 'dを制御に用い、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間あるいは大きさを調整することにより精度のよい電流プログラムを実現できる。また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。図 4 1 3 ( c ) も図 4 1 3 ( b ) と同様である。図 4 1 3 ( c 1 ) では、プリチヤ一ジ電圧 V Oを t 3 ;¾ ら l ^ s e c ( t 3〜 t 4の期間）印加している。また、図 4 1 3 (b 2) に示すように 1 Hの最初（ t 1 ) 〜 t 5の期間に過電流（プリチャージ電流もしくはデイスチャージ電流） I d 0をソース信号線 1 8に印加している。

図 4 1 3 ( c 3 ) に示すように、 t 1〜 t 3の期間は、ソース信号線 1 8の電位は 1 H前の電位（前画素行に電流プログラムを行うために印加したソース信号線 1 8電位）から変化が開始する。その後、 t 3時にプリチヤ一ジ電圧 V Oを t 3力ら 1 z s e c ( t 3〜 t 4期間）印カロしている。したがって、ソース信号線 1 8電位は、 V 0電圧にリセットされる。

t 4〜 t 5の期間は、 I d O (—例として吸い込み電流方向としている。以上の事項は本発明の他の実施例でも同様である）により、ソース信号線電位 1 8は急激に降下する。 t 5〜 t 2 ( 1 Hの最後）までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上のように、任意の時間にプリチャージ電圧を印加することにより、ソース信号線 1 8電位は一定の値に変更することができる。また、過電流（プリチャージ電流もしくはデイスチャージ電流） I dの大きさは同一である。したがって、過電流（プリチャージ電流もしくはデイスチヤージ電流） I dによる変化カーブは一定の傾斜角度となる。任意のタイミングで規定されたソース信号線 1 8電位（図 4 1 3では V 0電圧）から、規定された適切な大きさの過電流（プリチャージ電流もしくはディスチャージ電流） I dを制御に用い、過電流（プリチャージ電流もしくはデイスチャージ電流）の印加時間あるいは大きさを調整することによりソース信号線 1 8電位を目標電位近傍まで変化するこができる。電位が近傍になった以降は、プログラム電流により補正するだけであるので精度のよい電流プログラムを実現できる。また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コント口ーラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定する'ことが容易である。

図 4 1 0〜図 4 1 3などは、過電流（プリチャージ電流）の方向は、ソースドライバ回路（ I C ) 1 4に吸い込む方向の電流（シンク電流）を例示して説明をした。しかし、本発明はこれに限定するものではなく、過電流（プリチャージ電流）は吐き出し方向であってもよい。また、過電流（プリチャージ電流もしくはデイスチャージ電流）は吐き出し電流と吸い込み電流の両方を有してもよい。

図 4 1 5は、過電流（プリチャージ電流もしくはディスチャージ電流）が吐き出し電流と吸い込み電流の両方を用いる場合の駆動方法の説明図である。回路構成としては図 4 1 4の構成が例示される。図 4 1 5において、スィッチ 1 5 l aはプリチャージ電圧のオンオフ制御に用いる。オンの時、端子 1 5 5にプリチャージ電圧が印加される。スィッチ D c 2は吐き出し方向のプリチャージ電流のオンオフ制御に用いる。オンの時、端子 1 5 5に吐き出し方向のプリチャージ電流が印加される。また、スィッチ D c 1は吸い込み方向のプリチャージ電流のオンオフ制御に用いる。オンの時、端子 1 5 5に吸い込み方向のプリチャージ電流が印加される。

図 4 1 5の aの期間では、プリチャージ電圧 V 0を 1 Hの最初に 1 μ s e c印加している。また、図 4 1 5の D c 1スィッチは t l〜 t a期間オンしている。したがって、吸い込み方向の過電流 I d 1が流れる。 t 1から 1 μ s e cの期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V Oである。以降 t aまでの期間は、 .過電流（プリチャージ電流）

I d Oにより、ソース信号線電位 1 8は急激に降下する。 t a〜 t 2までの期間は、映像データによる電流プログラムが実施される。したがつて、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 a がプログラム電流に一致する電流が流れるように低下する。

図 4 1 5の bの期間では、プリチャージ電圧は印加していない。また、図 4 1 5の D c 2スィッチは t 2〜 t b期間オンしている。したがって、吐き出し方向の過電流 I d 2が流れる。過電流（プリチャージ電流） I d 2により、ソース信号線電位 1 8は急激に上昇する。 t b〜 t 3までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aが.プ口グラム電流に一致する電流が流れるように低下する。

図 4 1 5の cの期間は低階調領域の書き込みのため、プリチャージ電圧 V 0を 1 Hの最初に 1 μ s e c印加している。図 4 1 5の D e l 、 D c 2スィッチはオフ状態である。 t 3から 1 s e cの期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。以降 t 4までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 5の dの期間では、プリチャージ電圧 V 0を 1 Hの最初に 1 μ s e c印加している。また、図 4 1 5の D c 1スィッチは t 4〜 t d期間オンしている。したがって、吸い込み方向の過電流 I d 1が流れる。 t 4から 1 s e cの期間は、ソース信号線 1 8の電位は 0階調の電圧電位 V 0である。

以降 t dまでの期間は、過電流（プリチャージ電流） I d 0により、ソース信号線電位 1 8は急激に降下する。 t c！〜 t 5までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8 の電位は、画素 1 6 の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

図 4 1 5の eの期間では、プリチャージ電圧は印加していない。また、図 4 1 5の D c 2スィッチは t 5〜 t e期間オンしている。したがって、吐き出し方向の過電流 I d 2が流れる。過電流（プリチャージ電流） I d 2により、ソース信号線電位 1 8は急激に上昇する。 t e〜 t 6までの期間は、映像データによる電流プログラムが実施される。したがって、ソース信号線 1 8の電位は、画素 1 6の駆動用トランジスタ 1 1 aがプログラム電流に一致する電流が流れるように低下する。

以上のように、目標プログラム電流あるいはソース信号線 1 8電位から適切な大きさの過電流（プリチャージ電流もしくはデイスチャージ電流） I dを制御に用い、過電流（プリチャージ電流もしくはデイスチヤージ電流）の印加時間あるいは大きさを調整することにより精度のよい電流プログラムを実現できる。また、ソース信号線 1 8の電位変化を理論的に予測あるいは推測することができるから、コントローラ I C (回路） 7 6 0 (図示せず）で制御あるいは設定することが容易である。そのため、良好で精度のよい電流プログラムを実施することができる。以上の実施例は、 1 H期間内の過電流（プリチャージ電流もしくはデイスチャージ電流）駆動またはノおよびプリチャージ電圧駆動の実施例であった。しかし、過電流（プリチャージ電流もしくはデイスチャージ電流）駆動または/およびプリチャージ電圧駆動は 1 H期間内だけではなく、 1 フレームあるいは複数水平走査期間のソース信号線 1 8 の電位状態を考慮して行うことが好ましい。図 4 1 6はその実施例である。図 4 1 6などにおいて説明を容易にするため、階調数は 6 4階調とする。また、 Pはプリチャージ電圧駆動を意味し、 P = lで、プリチヤ一ジ電圧をソース信号線 1 8に印加すること.を意味し、 P = 0で、プリチヤージ電圧はソース信号線 1 8に印加しないことを意味するものとする。また、 Kは過電流（プリチャージ電流）駆動を意味し、 K = lで、プリチャージ電流をソース信号線 1 8に印加することを意味し、 Κ == 0で、プリチャージ電流はソース信号線 1 8に印加しないことを意味するものとする。

また、図 4 1 6などにおいて、表の 1ますは 1 H期間あるいは 1画素行の選択期間を示すものとする。また、表の最上部に記載する数字は画素行番号を示す。映像データ欄の数字は映像データの大きさ（ 0〜 6 3 ) を示す。また、図 4 1 6などでは Ρ、 Κの符号変化のみを記載しているが、実際の制御タイミング、印加電流あるいは印加電圧の大きさなどは、図 4 0 3〜図 4 1 5などで説明した実施例が適用される。

図 4 1 6において、第 3画素行目から第 4画素行目に、映像データが 3 6から 0に変化している。したがって、黒書き込みを完全に行うため第 4画素行目に Ρ = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。

第 5画素行目から第 6画素行目では、映像データが 0から 1に変化している。図 3 5 6に図示したように、 V 0電圧から y 1電圧には電位差が大きい。したがって、階調 1の電流書き込みを完全に行うために、第 6画素行目に K = 1 とし、ソース信号線 1 8にプリチャージ電流（ I I ) を印加している。なお、 I Iなどで示す添え字は、目標とする階調を示すものとする。

第 6画素行目力ゝら第 7画素行目では、映像データが 1から 8に変化している。階調差が 8 _ 1 = 7あり、比較的低階調領域である。そのため、階調 8 の電流書き込みを完全に行うために、第 7画素行目に Κ = 1 とし、ソース信号線 1 8にプリチャージ電流（ 1 8 ) を印加している。第 8画素行目から第.9画素行目に、映像.データが 8から 0に変化している。したがって、黒書き込みを完全に行うため第 9画素行目に P = 1 とし、ソース信号線 1 8にプリチャージ電圧（V O) を印加している。また、第 9画素行目から第 1 0画素行目では、映像データが 0から 4 に変化している。階調差が 4 _ 0 = 4あり、比較的低階調領域である。また、 V 0電圧はアノード電圧 V d dに近く、電位が高い。そのため、階調 4の電流書き込みを完全に行うために、第 1 0画素行目に K= 1 とし、ソース信号線 1 8にプリチャージ電流（ I 4 ) を印加している。第 1 1画素行目から第 1 2画素行目では、映像データが 6 0から 1に変化している。したがって、電位差が大きい。また、 V I電圧はァノード電圧 V d dに近く、電位が高い。そのため、階調 1の電流書き込みを完全に行うために、第 1 2画素行目で、 P = l とし、まず、プリチヤ一ジ電圧（V O) を書き込み、ソース信号線 1 8の電位をリセット状態とし、さらに、 K= l とし、ソース信号線 1 8にプリチャージ電流（ I I ) を印加している。

また、第 1 2画素行目から第 1 3画素行目では、映像データが 1から 2に変化している。階調差は小さい。しかし、低階調領域である。また、 V 1電圧はァノ一ド電圧 V d dに近く電位が高い。図 3 5 6に図示するように、 V 2電位と V 1電位とは電位差が大きい。そのため、階調 2の電流書き込みを完全に行うために、第 1 3画素行目に K = 1 とし、ソース信号線 1 8にプリチャージ電流（ 1 2) を印加している。

さらに、第 1 3画素行目から第 1 4画素行目に、映像データが 2から 0に変化している。階調 0はプログラム電流が 0に状態である。したがつて、ソース信号線 1 8電位を変化させることができない。そのため、黒書き込みを完全に行うため第 1 4画素行目に Ρ = 1 とし、ソース信号線 1 8にプリチャージ電圧（V O) を印加している。図 4 1 7は本発明の他の実施例である。図 4 1 7において、第 1画素行目から第 2画素行目に、映像データが 3 8から 0に変化している。したがって、黒書き込みを完全に行うため第 2画素行目に P = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。第 2画素行目から第 6画素行目までは階調 0が連続する。したがって、ソース信号線 1 8に電位は V 0電圧が維持されるため、第 2画素行目から第 6画素行目まではプリチャージ電圧の印加は不要である。

逆に、プリチャージ電圧を印加すると、電圧駆動の表示状態となり、レーザーシヨットによる駆動用トランジスタ 1 1 _aの特性ムラが表示され、画質を低下させることになり好ましくない。以上のように本発明は、 0階調などの低階調の領域において、階調の変化がないときは、プリチヤージ電圧を印加しないことを特徴とする。低階調の領域とは全階調の 1 Z 8以下の階調である。たとえば、 6 4階調であれば、 0階調から 7 階調目が該当する。また、ある階調から 0階調に変化する時（階調差が発生する時）は、 V 0電圧のプリチャージ電圧を印加することを特徴とする。

第 6画素行目から第 7画素行自では、映像データが 0から 1に変化している。図 3 5 6に図示したように、 V 0電圧から V 1電圧には電位差が大きい。したがって、階調 1の電流書き込みを完全に行うために、第 6画素行目に K = 1 とし、ソース信号線 1 8にプリチャージ電流（ I I ) を印加している。なお、 I Iなどで示す添え字は、目標とする階調を示すものとする。

以上のように本発明は、 0階調などから低階調の領域への階調の変化が発生する時は、プリチャージ電流またはプリチャージ電圧を印加することを特徴とする。特に 0階調から 1階調に変化する時は必須である。図 4 1 7は、プリチャージ電圧、プリチャージ電流を独立して印加する本発明の実施例である。しかし、本発明.はこれに限定するものではない。図 4 1 8はプリチャージ電圧とプリチャージ電流を同時に印加する本発明の駆動方法の説明図である。

図 4 1 8において、第 1画素行目から第 2画素行目に、映像データが 3 8から 1に変化している。したがって、黒書き込みを完全に行うため第 2画素行目に P = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。同時に、 K = l とし、ソース信号線 1 8にプリチヤージ電流（ I I ) を印加している。第 2画素行目では、プリチャージ電圧の印加により、ソース信号線 1 8電位は、一旦 V 0電圧に上昇する。その後、過電流（プリチャージ電流）により、ソース信号線 1 8電位が急速に低下し、また、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加される。

同様に、第 6画素行目から第 7画素行目に、映像データが 0から 1に変化している。したがって、黒書き込みを完全に行うため第 7画素行目に Ρ = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。同時に、 K = l とし、ソース信号線 1 8にプリチヤ一ジ電流（ I 1 ) を印加している。第 2画素行目では、プリチャージ電圧の印加により、ソース信号線 1 8電位は、ー且 V 0電圧に上昇する。 'その後、過電流（プリチャージ電流）により、ソース信号線 1 8電位が急速に低下し、また、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加される。

なお、第 2画素行目、第 7画素行目に印加するプリチャージ電圧は V 0に限定するものではない。 V I電圧であってもよい。この場合は、プリチャージ電圧 V 1 の印加により、ソース信号線 1 8電位は、変化し、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加される。第 2画素行目から第 3画素行目に、映像データが 1から 0に変化している。したがって、黒書き込みを完全に行うため第 7画素行目に P = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。第 3画素行目から第 6画素行目までは階調 0が連続する。したがって、ソース信号線 1 8に電位は V 0電圧が維持されるため、第 2画素行目から第 6画素行目まではプリチャージ電圧の印加は不要である。逆に、プリチャージ電圧を印加すると、電圧駆動の表示状態となり、レーザーシヨットによる駆動用トランジスタ 1 1 aの特性ムラが表示され、画質を低下させることになり好ましくない。

以上のように本発明は、 0階調などの低階調の領域において、階調の変化がないときは、プリチャージ電圧を印加しないことを特徴とする。低階調の領域とは全階調の 1 Z 8以下の階調である。たとえば、 6 4階調であれば、 0階調から 7階調目が該当する。また、ある階調から 0階調に変化する時（階調差が発生する時）は、 V 0電圧のプリチャージ電圧を印加することを特徴とする。

第 1 0画素行目から第 1 1画素行目では、映像データが 1から 2に変化している。図 3 5 6に図示したように、 V 1電圧から V 2電圧には電位差が大きい。したがって、階調 2の電流書き込みを完全に行うために、第 6画素行目に K = 1 とし、ソース信号線 1 8にプリチャージ電流（ I 2 ) を印加している。

以上のように本発明は、 0階調などから低階調の領域への階調の変化が発生する時は、プリチャージ電流またはプリチャージ電圧を印加することを特徴とする。特に 0階調から 1階調に変化する時は必須である。' また、 0階調などから低階調の領域から階調差が 1または 2程度と小さい場合であっても、プリチャージ電流またはプリチャージ電圧を印加することを特徴とする。特に 0階調から 1階調に変化する時は必須である。図 4 1 9も本発明の他の実施例における本発明の駆動方法の説明図である。図 4 1 9では、 0階調に変化する時、プリチャージ電圧を印加し、 0階調から 1階調もしくは低階調に変化する時は、プリチャージ電流を印加する。

図 4 1 9において、第 1画素行目から第 2画素行目に、映像データが 3 8から 1に変化している。したがって、黒書き込みを完全に行うため第 2画素行目に P = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。

また、第 2画素行目から第 3画素行目に、映像データが 0から 1に変化している。第 3画素行目に K = 1 とし、ソース信号線 1 8にプリチヤージ電流（ I I ) を印加している。

同様に、第 2 3 7画素行目から第 2 3 8画素行目に、映像データが 1 2から 0に変化している。したがって、黒書き込みを完全に行うため第

2 3 8画素行目に Ρ = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。

図 4 2 0も本発明の他の実施例における本発明の駆動方法の説明図である。図 4 2 0では、低階調領域の低階調に対応する複数のプリチヤ一ジ電圧を印加している。以上のように、階調に対応して電圧を印加することにより良好な階調表示を実現できる。

図 4 2 0において、第 3画素行目から第 4画素行目に、映像データが

3 4から 0に変化している。したがって、黒書き込みを完全に行うため第 2画素行目に Ρ = 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。

第 4画素行目から第 5画素行目に、映像データが 0から 1に変化している。したがって、 1階調の黒書き込みを完全に行うため第 2画素行目に P == l とし、ソース信号線 1 8にプリチャージ電圧（V I ) を印加している。

第 5画素行目から第 6画素行目に、映像データが 1から 2に変化している。したがって、階調 2の黒書き込みを完全に行うため第 2画素行目に P = l とし、ソース信号線 1 8にプリチャージ電圧（V I ) を印加している。同時に、 K = l とし、ソース信号線 1 8にプリチャージ電流（ I

2 ) を印加している。第 6画素行目では、プリチャージ電圧の印加により、ソース信号線 1 8電位は、一旦 V I電圧に低下する。その後、過電流（プリチャージ電流） 1 2により、ソース信号線 1 8電位がさらに低下し、また、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加され、目標階調表示が実現する。

図 4 2 1 も本発明の他の実施例における本発明の駆動方法の説明図である。図 4 2 1では、図 4 1 4に図示した構成の駆動回路の制御方法である。低階調領域の低階調に対応する吸い込み方向のプリチャージ電流

(制御符号を K Lで示す。また、電流を I Lで示す）と、高階調に対応する吐き出し方向のプリチャージ電流（制御符号を ΚΉで示す。また、電流を Ι Ηで示す）を制御する。

図 4 2 1において、第 1画素行目から第 2画素行目に、映像データが

3 8から 0に変化している。したがって、黒書き込みを完全に行うため第 2画素行目に Ρ == 1 とし、ソース信号線 1 8にプリチャージ電圧（V 0 ) を印加している。

第 6画素行目から第 7画素行目に、映像データが 0から 2に変化している。したがって、 K = l とし、ソース信号線 1 8にプリチャージ電流

( I L 2 ) を印加している。過電流（プリチャージ電流） I L 2により、ソース信号線 1 8電位がさらに低下し、また、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加され、目標階調表示が実現する。第 9画素行目から第 1 0画素行目に、映像データが 2から 6 3に変化している。したがって、 K= l とし、ソース信号線 1 8にプリチャージ電流（ Ι Η 6 3 ) を印加している。過電流（プリチャージ電流） Ι Η 6 3により、ソース信号線 1 8電位がさらに上昇し、また、過電流の停止後、正規の映像信号に対応するプログラム電流がソース信号線 1 8に印加され、目標階調表示が実現する。

本発明は同一階調が連続する場合、 1 Η前の階調と次の階調の階調差を判断し、 Ρ、 Κ符号を判断する。プリチャージ電圧、プリチャージ電流の大きさ、印加タイミング、印加時間を制御する。このような制御を実現するためには、コンロトール回路（ I C) 7 6 0などに画素行の映像データを保持するラインメモリが必要である。しかし、映像データが 8 ビットとすると、 8 ビット X横方法画素数 X 3 (RG B) のメモリが必要になる。ラインメモリはコストアップに直結するため、ラインメモリのビット数は極力少ない方がよい。

図 4 2 2はラインメモリを減少させる方式の説明図である。図 4 2 2 は 2つの設定値（設定 1、設定 2 ) を保持できるようになつている。設定値は、コントローラ回路（ I C) 7 6 0の外部よりマイコンにより設定できるように構成されている。設定値は、映像データの大きさの判断に用いる。映像データが設定 1 よりも大きければ b 0 ビットに 1がセットされる。

なお、設定値が小さければ b 0 ビットは 0である。映像データが設定 2よりも大きければ b 1 ビットに 1がセットされる。もちろん判断が 1 つであれば、設定値は 1つでよく、保持ビット bも 1つでよい。

たとえば、映像データが、" 0 0 0 1 0 1 0 0 " とする。設定 1が" 0 0 0 1 0 0 0 0 " とする。設定 2が" 0 0 0 0 0 1 0 0 " とする。映像データが、" 0 0 0 0 1 1 0 0 " であり、設定 1が，， 0 0 0 1 0 0 0 0 " であるから、映像データは設定 1よりも小さい。したがって、 b Oビットは 0となる。また、映像データ力 S、" 0 0 0 0 1 1 0 0 " であり、設定 2が" 0 0 0 0 0 1 0 0 " であるから、映像データは設定 2よりも大きい。したがって、 b l ビットは 1 となる。

以上の結果から、映像データは、設定 1よりも小さく、設定 2よりも大きいことが、 b 0、 b 1の 2ビットで示せることになる。この 2ビットをメモリで保持する。以上のように、各映像データは 2ビットで大きさを示せる。

以上の b 0、 b 1信号は、コントローラ回路（ I C) 7 6 0で発生し、ソースドライバ回路（ I C) 1 4に伝送される。伝送された b 0、 b 1 符合は、図 4 3 1に図示するように、ソースドライバ回路（ I C) 1 4 内でデコードされる。もちろん、テーブル変換してもよい。図 4 3 1は図 4 2 7のように、プリチャージ電圧が 3つの場合である。

図 4 3 1の実施例では、（b 0、 b l ) = (0、 0 ) の時、 a l l o p e n状態つまり、プリチャージ電圧駆動（電流）は実施されない。（b 0、 b l ) = (0、 1 ) の時は、プリチャージ電圧 V 0が出力される。また、同様に（b 0、 b l ) = ( 1、 0) の時は、プリチャージ電圧 V 1が出力され、（b 0、 b l ) - ( 1、 1 ) の時は、プリチャージ電圧 V 2が出力される。

本発明の駆動方式で重要なのは、 0階調であるのか、低階調領域であるのか、 1 H前の映像データと次の映像データの階調差がどの程度はなれているかである。これらの判断は、設定 1、設定 2の判断ビット b (b 0、 b l ) で入手することができる。したがって、映像データのラインメモリは必要なく、各映像データの大きさの判断ビット bを保持するだけでよい。そのため、コストを低減させることができる。

図 3 8 1〜図 4 2 2などでは、過電流駆動（プリチャージ電流駆動）により、ソース信号線 1 8の寄生容量 C s の電荷を充放電する実施例を説明した。過電流（プリチャージ電流もしくはデイスチャージ電流）駆動の課題は、ソース信号線 1 8の電位を目標電位で停止できない点である。スィッチ D cがオン（クローズ）している期間、過電流（プリチヤージ電流もしくはディスチャージ電流） I dがソース信号線 1 8に流れる。

この課題に対しては、ソース信号線 1 8 の電位を監視するコンパレータ回路を付加することにより解決できる。つまり、コンパレータにより、ソース信号線 1 8 の電位変化を監視し、ソース信号線 1 8の電位が目標階調電位に到達したら、コンパレータ回路から O F F信号を発生させ、 D cスィッチをオフ（オープン）させればよい。以上の回路は、ォペアンプにより容易に構成できる。また、オペアンプは、低温ポリシリコン技術、 C G S技術、高温ポリシリコン技術のより容易に形成または構成できる。また、ソースドライバ回路（ I C ) 1 4内にコンパレータ回路を形成することも容易である。

0階調の電圧プリチャージ（V 0 ) を実施し、 0階調が連続する場合は該当画素に対する（ソース信号線 1 8に対する）電圧プリチャージ（0 階調電圧）は不要である。しかし、 0階調電圧プリチャージと実施した後、 1階調以上に変化する場合は、 1階調以上に該当する電圧プリチヤージ（V I以上の電圧）を実施することが好ましい。図 3 5 6でも説明したように V 0電圧と V 1電圧との電位差が大きいからである。電位差が大きいと階調 1程度のプログラム電流では目標ソース信号線 1 8電位に 1 H期間では到達することができないからである（はるかに遠い電位でとどまってしまう）。

本発明の電流駆動方式では、 0階調表示で電圧プリチャージを実施し、 1階調以上に変化する時は、 1階調以上の電圧プリチャージを実施する。 1階調以上の電圧プリチャージを実施する.ことにより、画素 1 6の駆動用トランジスタ 1 1 aを目標プログラム電流が流れるようにプログラムすることができる。

なお、 1階調表示で電圧プリチャージを実施し（実施しなくとも 1階調表示のソース信号線 1 8電位にあるとき）、 2階調以上に変化する時は、 2階調以上の電圧プリチャージを実施することが好ましい。 2階調以上の電圧プリチャージを実施することにより、画素 1 6の駆動用トランジスタ 1 1 aを目標プログラム電流が流れるようにプログラムすることができる。 1あるいは 2階調表示でも電位差が比較的大きい。階調 2程度のプログラム電流では目標ソース信号線 1 8電位に 1 H期間では到達することができない場合があるからである。

本発明の電流駆動方式では、 0階調表示で電圧プリチャージを実施し、 1階調以上に変化する時は、 1階調以上の電圧プリチャージを実施するとした。しかし、本発明はこれに限定するものではない。 1階調以上の電圧プリチャージを図 3 8 1〜図 4 2 2で説明した過電流（プリチヤ一ジ電流もしくはデイスチャージ電流）駆動に置き換えてもよいことは言うまでもない。また、電圧プリチャージと過電流（プリチャージ電流もしくはディスチャージ電流）駆動の両方を実施してもよい。

1階調表示で電圧プリチャージを実施し、 2階調以上に変化する時は、 2階調以上の電圧プリチャージを実施することが好ましいと説明した。この場合も 2階調以上の過電流駆動（電流プリチャージ駆動）を実施することにより、画素 1 6の駆動用トランジスタ 1 1 aを目標プログラム電流が流れるようにプログラムすることができることは言うまでもない。また、プリチャージ電圧の最大値が、階調 kであり、その電圧が V k の時、階調 k以下から、階調 k以上に変化する時は、プリチャージ電圧 V kを印加してから、プリチャージ電流を印加し、プログラム電流を印加してもよい。また、プリチャージ電圧 V kを印加してから、プロダラム電流を印加してもよい。つまり、まず、プリチャージ電圧 V kを印加することにより、電位の嵩上げを行る。この動作により、目標電位に到達する期間を短縮することができる。

以上の実施例は、ソースドライバ回路（ I C ) 1 4から、過電流（プリチャージ電流もしくはディスチャージ電流）もくしはプリチャージ電圧をソース信号線 1 8に印加する構成であった。本発明はこれに限定するものではない。図 4 4 5は、アレイに過電流（プリチャージ電流もしくはデイスチャージ電流）を供給する手段を形成または配置した構成でめ。

図 4 4 5において、画素 1 6 pが過電流を供給する手段である。ただし、画素 1 6 p と表現しているが、重要なのは図 4 4 6に図示するように、過電流駆動用トランジスタ 1 1 a pであり、画素 1 6構成である必要はない。

図 4 4 5において、画素 1 6 a pはソースドライバ回路（ I C ) 1 4 が配置された逆側のソース信号線 1 8端に形成または配置されている。ただし、本発明はこれに限定するものではない。ソース.ドライバ回路（ I C ) 1 4側に形成または配置されていてもよいし、ソース信号線 1 8の両側に配置されていてもよい。たとえば、図 4 5 3は、ソースドライバ回路（ I C ) 1 4側に過電流画素 1 6 p 1を配置し、ソース信号線 1 8 端に第 2の過電流画素 1 6 p 2を配置した構成である。図 4 5 3に図示するように、ソース信号線 1 8 の両端に過電流画素 1 6 ρを配置することによりプリチャージ駆動時にソース信号線 1 8の電位がソース信号線 1 8の両端で平均的に変化し、画面 1 4 4に輝度傾斜が発生することがなく、均一な画像表示を実現できる。

過電流駆動用トランジスタ 1 1 a pは、シリコンチップとして構成し、アレイ 3 0に実装してもよい。このましぐは、過電流駆動用トランジスタ 1 1 a pは、ポリシリコン技術により画素 1 6 aあるいはゲートドラィパ回路 1 2などを同時に形成する。

過電流駆動用トランジスタ 1 1 a pは、画素 1 6 aの駆動用トランジスタ 1 1 a とは、出力電流を異ならせる。画素 1 6 a (画像表示する画素）の駆動用トランジスタ 1 1 aのグート端子に印加する電圧 V g 1 と、画素 1 6 p (過電流を供給あるいは出力する画素）の画素過電流駆動用トランジスタ 1 1 a pのグート端子に印加する電圧 V g 2とを同一（V g 1 = V g 2 ) にした時、駆動用トランジスタ 1 1 aが出力する電流 I 1 と、過電流駆動用トランジスタ 1 1 a pが出力する電流 I 2とは、 I 2 = b I I (ただし、 bは 1以上）の関係を満足するようにする。 1 2 = b I 1 (ただし、 bは 1以上）の関係は、過電流駆動用トランジスタ 1 1 a pおよび駆動用トランジスタ 1 1 aの WLの大きさありは W L比を設計することにより設定が容易に実現できる。

好ましくは、画素 1 6 pの過電流駆動用トランジスタ 1 1 a pは、駆動用トランジスタ 1 1 aの形状と同一し、複数の駆動用トランジスタ 1 1 aを並列に形成または配置することにより、 I 2 = b I 1なる関係を構成することが好ましい。

たとえば、駆動用トランジスタ 1 1 aのチャンネル幅 W == 2 0 μ m、チャンネル長 Ι^= 1 2 μ ηιとし、この駆動用トランジスタ 1 1 aのゲート端子 Gに V g 1の電圧を印加したときの出力電流と I 1 とすれば、 1 つの過電流駆動用トランジスタ 1 1 a pのチヤンネ^/幅 W= 20 μ m、チャンネル長 L= 1 2 mとし、この過電流駆動用トランジスタ 1 1 a を 6個並列に連結して過電流画素 1 6 pを構成し、この複数の過電流駆動用トランジスタ 1 l a pのグート端子 Gに V g 1の電圧を印加したとき加算した出力電流と I 2とすれば、 1 2 = 6 1 1 (b = 6) なる関係を構成できる。過電流駆動用トランジスタ 1 1 a p と駆動用トランジスタ 1 1 aの形状などを同一にすることにより、 bの値を精度よく設定あるいは設計することが可能になる。したがって、図 4 4 6において、過電流駆動用トランジスタ 1 1 a pは、画素 1 6 pに 1つの構成であるが、これに限定するものではない。

その他の、構成として、図 4 5 0に図示するように、複数の過電流駆動用トランジスタ 1 1 a pを直列に連結し、また、並列に連結して構成してもよいことは言うまでもない。これらの過電流駆動用トランジスタ 1 1 a pは選択手段としてのトランジスタ 1 1 c pを介してソース信号線 1 8に接続される。以上のように、過電流（プリチャージ電流もしくはデイスチャージ電流）を供給するトランジスタ 1 1 a pを複数個で形成あるいは構成することにより、過電流（プリチャージ電流もしくはデイスチャージ電流）のパラツキを低減することが可能である。

過電流駆動用トランジスタ 1 l a pを（低温）ポリシリコン技術などで形成する場合は、特性パラツキが大きいため、アレイ 3 0上で分散させて形成することが好ましい。したがって、図 4 5 0のように過電流駆動用トランジスタ 1 l a pを形成する場合であっても、極力広い範囲に過電流駆動用トランジスタ 1 1 a pを配置することが好ましい。さらに好ましくは、図 4 5 1に図示するように、複数の過電流画素 1 6 pを形成し（ 1 6 p a、 1 6 p b、 1 6 p c、 1 6 p d ) _N 広い範囲の過電流画素 1 6 pを連結して構成することが好ましい。

図 4 5 1において、斜線で示した過電流画素 1 6 pは、どのソース信号線 1 8 とも連結されない（使用されない）。しかし、斜線で示した過電流画素 1 6 pがないと、斜線で示した過電流画素 1 6·ρに隣接して形成された過電流画素 1 6 ρ ( 1 6 p a 1 6 p b、 1 6 p c、 1 6 p d ) が他の過電流画素 1 6 p と特性が異なる。これは、パターンを規則正しく形成しないと、トランジスタを形成した周辺部がエッチングなどの状態が異なり、特性が変化するからである。図 4 5 1のように斜線で示した過電流画素 1 6 pを形成することにより、特性バラツキがなくなり均一にすることができる。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

過電流画素 1 6 p の特性パラツキの影響を少なくするためには、図 4 5 2に示すようにスィツチ回路 Sで選択する過電流画素 1 6 pを切り替える方式も例示される。スィツチ回路 Sはポリシリコン技術により画素 1 6 aあるいはゲートドライバ回路 1 2などを同時に形成する。スイツチ回路 Sは、低温ポリシリコン技術、 C G S技術、高温ポリシリコン技術のより容易に形成または構成できる。また、ソースドライバ回路（ I C ) 1 4内に形成することも容易である。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

スィッチ回路は、 1 Hごとに選択する過電流画素（ 1 6 p 1、 1 6 p 2 ) を交互に切り替える。また、 I F ( 1 フレームまたは 1 フィールド）ごとに切り換えてもよい。その他、ランダムに切り換え、.平均して過電流画素 1 6 p 1 と過電流画素 1 6 p 2 とを選択する回数が一致するように制御してもよい。また、奇数フィールドと偶数フィールドで選択する過電流画素 1 6 pを変更してもよい。

図 4 4 6の過電流画素 1 6 p の過電流駆動用トランジスタ 1 1 a pは Pチャンネルトランジスタとして図示している。しかし、本発明はこれに限定するものではない。過電流駆動用トランジスタ 1 1 a pは Nチヤンネルトランジスタで構成あるいは形成してもよい。なお、画素 1 6 a の駆動用トランジスタ 1 1 aが Pチャンネルの場合は、過電流駆動用トランジスタ 1 1 a p も Pチャンネルで形成または構成することが好ましい。画素 1 6 aの駆動用トランジスタ 1 1 aが Nチャンネルの場合は、過電流駆動用トランジスタ 1 1 a pも Nチヤンネルで形成または構成することが好ましい。

図 44 8に図示するように、 Pチヤンネルの過電流駆動用トランジスタ 1 1 a pを有する過電流画素 1 6 p と、 Nチャンネルの過電流駆動用トランジスタ 1 1 a nを有する過電流画素 1 6 nの両方を形成または配置してもよい。ソース信号線 1 8に過電流を吐き出すときはゲート信号線 1 7 p pにォン電圧を印加して、スィッチ用トランジスタ 1 1 c p p をオン状態にする。ソース信号線 1 8から過電流を吸い込むときはゲート信号線 1 7 p nにオン電圧を印加して、スィッチ用トランジスタ 1 1 c p nをオン状態にする。また、ゲート信号線 1 7 p p とゲート ί言号線 1 7 p nの両方を選択し、吐き出し方向の過電流と吸い込み方向の過電流との差をソース信号線 1 8に印加してもよい。

図 44 6では、過電流画素 1 6 pの過電流駆動用トランジスタ 1 1 a のソース端子は V c t電圧に接続されている。 V c t電圧 = V d d電圧（ァノード電圧）とすることにより、電源数を削減することができる。過電流駆動用トランジスタ 1 l a pが出力する電流の大きさを調整あるいは変更するためには、図 44 6の V c t電圧を変更できることが好ましい。その実施例を図 44 9に図示している。図 44 9では、 V e t 電圧よりも高い電圧 V t t電圧と GND間にポリゥム VRが配置されている。このボリゥム VRにより V c t電圧を調整することができる。 V c t電圧を高くすることにより、過電流の大きさを大きくすることがでさる。

図 44 7では、 V c t電圧を電子ボリウム 5 0 1に印加する V P DA T Aにより変更できるようにした構成である。 V PDATAにより、過電流の大きさを調整あるいは変更もしくは変化させることができる。また、過電流印加中であっても、 V P DAT Aを変更することにより、過電流の大きさを調整あるいは変更もしくは変化させることができる。また、 V P D A T Aを変更することにより、 1画素行ごとあるいは複数画素行ごともしくはフレームごともしくは複数フレームごとに過電流の大きさを変化あるいは変更することができる。

図 4 4 8では、 Pチヤンネルの過電流駆動用トランジスタ 1 1 a pの過電流の大きさは、 V c t p電圧を変化することにより実施できる。 N チャンネルの過電流駆動用トランジスタ 1 1 a nの過電流の大きさは、 V c t n電圧を変化することにより実施できる。

図 4 4 6の過電流画素 1 6 pには、過電流駆動用トランジスタ 1 1 a のゲート端子電位を保持するコンデンサを形成していない。しかし、本発明はこれに限定するものではない。図 4 4 7に図示するように過電流画素 1 6 pにコンデンサ 1 9 pを形成または配置してもよい。コンデンサ 1 9 pの配置により、保持特性が向上する。

図 4 4 5などは、各ソース信号線 1 8に 1つの過電流画素 1 6 pを配置した構成である。本発明はこれに限定するものではない。図 4 5 4は、 1 ソース信号線 1 8に複数の過電流画素 1 6 pを配置し、選択する過電流画素 1 6 pの個数を変化あるいは調整できるようにした構成である。図 4 4 5は、選択する過電流画素 1 6 p の個数は.0から 3である。選択する過電流画素 1 6 p の個数は、ゲートドライバ回路（ I C ) 1 2 p により実施する。ゲートドライバ回路（ I C ) 1 2 pが 3つの過電流駆動用トランジスタ 1 1 a pを選択する場合は、ゲート信号線 1 7 p 1、 1 7 p 2、 1 7 p 3にオン電圧を印加する。ゲートドライバ回路 1 2 p は、低温ポリシリコン技術、 C G S技術、高温ポリシリコン技術のより容易に形成または構成できる。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

ゲート信号線 1 7 p 1にオン電圧を印加することによりソース信号線 1 8に過電流駆動用トランジスタ 1 1 a p 1 の吐き出し電流が印加される。グート信号線 1 7 p 2にオン電圧を印加することによりソース信号線 1 8に過電流駆動用トランジスタ 1 1 a p 2の吐き出し電流が印加される。また、ゲート信号線 1 7 p 3にオン電圧を印加することによりソース信号線 1 8に過電流駆動用トランジスタ 1 1 a p 3 の吐き出し電流が印加される。

たとえば、過電流駆動用トランジスタ 1 l a p l〜l l a p 3 の出力電流が同一の場合は、 2本のゲート信号線 1 7 pの選択により 1本のゲ一ト信号線 1 7 pの選択に比較して 2倍の過電流出力を得ることができる。また、 3本のゲート信号線 1 7 pの選択により 1本のゲート信号線 1 7 pの選択に比較して 3倍の過電流出力を得ることができる。

図 4 5 4において、画素 1 6 pにはコンデンサ 1 9は配置していなレ、。コンデンサ 1 9は複数の画素 1 6 pに 1つあるいは 1画素 1 6 p行に 1 つ配置している。

図 4 5 4において、過電流画素 1 6 p 1 の吐き出し電流 I 2 1、過電流画素 1 6 p 2の吐き出し電流 I' 2 2、過電流画素 1 6 3の吐き出し電流 I 2 3は同一として説明しているがこれに限定するものではない。画素 1 6 p l〜1 6 p 3の過電流駆動用トランジスタ 1 1 a pの大きさあるいは過電流駆動用トランジスタ 1 l a p の形成個数を異ならせてもよいことは言うまでもない。この場合は、過電流画素 1 6 p lの吐き出し電流 1 2 1、過電流画素 1 6 p 2の吐き出し電流 1 2 2、過電流画素 1 6 p 3の吐き出し電流 I 2 3を異ならせることができる。したがって、ゲートドライバ回路 1 2 pが選択するゲート信号線 1 7 pが 1ゲート信号線であっても、過電流の大きさを異ならせることができる。

図 4 4 6はゲート信号線 1 7 pにオン電圧を印加することにより、 1 画素 1 6 p行を選択するものであった。しかし、本発明はこれに限定するものでない。たとえば、図 44 9に図示するように、選択ドライバ回路（ I C) 44 9 1は、各過電流画素 1 6 pを選択し、選択した画素 1 6 pのスィッチ用トランジスタ 1 1 c pをオンさせる。したがって、各ソース信号線 1 8に過電流を印加するしないを選択することができる。どのソース信号線 1 8に過電流を印加するかはコントローラ回路（ I C) 7 6 0により制御する。もちろん、ソースドライバ回路（ I C) 1 4によって実施してもよい。選択ドライバ回路 44 9 1は、低温ポリシリコン技術、 CG S技術、高温ポリシリコン技術のより容易に形成または構成できる。また、ソースドライバ回路（ I C) 1 4に内蔵させてもよい。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

ゲート信号線 1 7 pのオンオフ制御はコントローラ回路（ I C) 7 6 0の制御により実施する。コントローラ回路（ I C) 7 6 0は、映像信号の処理により、 d u t y比制御、基準電流比制御などを実施する。この実施などと対応して過電流制御を実施する。過電流制御は、コント口ーラ回路（ I C) 7 6 0に特定されるものではなく、他の回路でおこなつてもよい。たとえば、ソースドライバ回路（ I C) 1 4が例示される。ゲート信号線 1 7 pに印加される電圧は、 V g h、 V g l である。コントローラ回路（ I C) 7 6 0力ら出力電圧は、 0 (GND) 、 3. 3

(V) である。この電圧を V g h、 V g 1 にレベルシフトする必要がある。レベルシフトは、ゲートドライバ回路 1 2 aで実施している。

図 44 5から図 4 5 4で説明した構成は、単独であるいは組み合わせて構成あるいは形成することができることは言うまでもなレ、。たとえば、図 44 5の構成と図 4 5 4の構成と置き換えることができる。差異は、 1つのゲート信号線 1 7 pを制御するか、 3つのゲート信号線 1 7 p 1 〜 1 7 p 3を制御するかの違いである。この動作は当業者であれば容易に実施あるいは変更して採用できる。図 44 8の Pチャンネルの過電流駆動用トランジスタ 1 1 a p と Nチャンネルの過電流駆動用トランジスタ 1 1 a nの両方を有する構成でも当業者であれば容易に実施あるいは変更して採用できる。ここでは説明を容易にするため、図 445、図 4 4 6の構成を例示して以降を説明する。

まず、説明を容易にするため、過電流（プリチャージ電流）の印加時間を 1水平走査期間（1 H) の 1 / 2 (= 1 / ( 2 H) ) とし、残りの 1 / ( 2 H) の期間に正規のプログラム電流を印加する期間とする駆動方法について説明する。ただし、過電流の印加時間は 1 Z ( 2 H) の期間に限定するものではない。 1 / ( 4 H) や 3/ ( 4 H) などの他の期間（時間）であってもよいことは言うまでもない。

図 44 5の構成において過電流を印加する期間は、グート信号線 1 7 _Pにスィッチ用トランジスタ 1 1 c をオン状態にするオン電圧（V g 1 ) が印加される。この期間は、ゲート信号線 1 7 pにオン電圧を印加することにより過電流 I 2がソース信号線 1 8に印加される。過電流を印加している期間は、映像信号であるプログラム電流 I wを書き込む画, 素行に対応するゲート信号線 1 7 aにはオフ電圧を印加した状態でもよい。もちろん、映像信号であるプログラム電流 I wを書き込む画素行に対応するゲート信号線 1 7 aにはオン電圧を印加してもよい。電流プログラム方式では、 1つのソース信号線 1 8に複数の電流源が接続されていても動作に障害が発生しないからである。プログラム電流 I wと過電流 I 2とを同時にソース信号線 1 8に印加することにより、状態によつては所定のソース信号線電位の早く到達する。

過電流 I 2の印加期間にソースドライバ回路（ I C) 1 4を動作させる。この時、ソースドライバ回路（ I C) 1 4の基準電流比を大きくする。なお、基準電流比を制御する構成、方法については以前に説明しているので説明を省略する。図 4 5 5では、 t 1〜 t aの 1 / ( 2 H) 期間では、基準電流比を 2 (倍）としている。 1 Hの後半（ t a〜 t 2期間）の正規のプログラム電流 I wを印加する期間では、基準電流比は 1 (倍）とする。

前半の 1 / ( 2 H) 期間では基準電流比は、映像信号の大きさ、 1 H 前の映像信号の大きさにより変化させる。（ a ) 期間では、前の 1 Hの映像信号が 0 (完全黒表示）から 1への変化である。したがって、映像信号の変化は 1一 0 = 1 と比較的小さい。しかし、図 3 5 6で説明したように、映像信号 0に対応する電圧 V 0と、映像信号 1に対応する電圧 V I との電位差は大きい。この要因を考慮し、（a ) 期間の前半の 1 /

( 2 H) 期間では、基準電流比を 2としている。したがって、前半の 1 / ( 2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 2倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 2倍の速度で電荷が放電され、電位変化が生じる。なお、（ a ) 期間の後半の 1 Z ( 2 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 pにはオフ電圧が印加され、スィッチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチヤージ電流）はソース信号線 1 8には印加されない。

本発明の実施例において、画素 1 6 pから過電流（プリチャージ電流）が印加されるとして説明をするが、ソース信号線 1 8の電位を降下させる動作は、図 3 8 0 ( a ) で説明したようにソースドライバ回路（ I C) 1 4の動作が支配的である。したがって、画素 1 6 pの動作よりは、ソースドライバ回路（ I C) 1 4から過電流が印加されるという方が適切である。しかし、図 3 8 0 ( b ) で説明したようにソース信号線 1 8の電位を上昇させる動作は画素 1 6 pの動作が支配的となる。また、動作は、駆動用トランジスタ 1 1 a、過電流駆動用トランジスタ 1 l a p ( 1 l a n ：図 4 4 8を参照のこと）によって反対動作となる。ここでは説明を容易にするため、ソースドライバ回路（ I C) 1 4の基準電流比を増加させることにより、過電流が画素 1 6 pから供給されるとして説明する。

実際の動作では、過電流画素 1 6 pから過電流が供給しない動作もあるし、ソースドライバ回路（ I C) 1 4から過電流（プリチャージ電流）を印加されない場合もある。しかし、動作を場合に分けて説明することは煩雑であり、過電流画素 1 6 p とソースドライバ回路（ I C) 1 4が同時に動作して所定のソース信号線 1 8電位に到達し、画素 1 6 a (画素 1 6 ) の駆動用トランジスタ 1 1 aに目的のプログラム電流が流れるように制御（駆動）される。

以上のように本発明は、所定の期間に少なくとも過電流（プリチヤ一ジ電流）をソース信号線 1 8から吸い込むあるいはソース信号線に吐き出す動作させるという点が技術的範疇である。また、所定の期間に少なくとも過電流をソース信号線 1 8から吸い込むあるいはス信号線に吐き出す動作させるという点が技術的範疇である。 .したがって、画素 1 6 pの動作、ソースドライバ回路（ I C) 1 4の動作に本発明の技術的範疇（技術的範囲あるいは請求の範囲）が限定されるものではない。以上の事項は、図 1 2 7〜図 1 4 2、図 2 2 8〜図 2 3 1、図 3 0 8 〜図 3 1 3、図 3 2 4、図 3 2 8〜図 3 5 4、図 3 8.0〜図 4 3 5、図 4 4 5〜図 4 6 7などの回路構成、駆動方法、表示パネル（表示装置）についても適用できることは言うまでもない。

図 4 5 5において、（ b ) 期間は、（ a ) 期間の映像信号 1から映像信号 6への変化である。つまり、（b ) 期間では、映像信号 1に対応するソース信号線 1 8の電位から、映像信号 6に対応するソース信号線 1 8の電位に変化させる必要がある。したがって、映像信号の変化は 6— 1 = 5 と比較的大きい。したがって、ソース信号線 1 8の電位変化も比較的大きい。この要因を考慮し、（b ) 期間の前半の 1 / (2 H) 期間では、基準電流比を 3 としている。（b) 期間の前半の 1 Z (2 H) 期間では、ゲート信号線 1 7 pにオン電圧が印加される。前半の 1 / (2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 3倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 3倍の速度で電荷が放電され、電位変化が生じる。後半の 1 / ( 2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 1倍の電流がソース信号線 1 8から吸い込まれる。このプログラム電流に対応するように画素 1 6 aの駆動用トランジスタ 1 1 aのゲート電位が変化し、プログラム電流 I wが画素にプログラムされる。

図 4 5 5 ( c ) においては、基準電流比は 1で固定する。（b ) 期間では、映像信号が 6である。（ c ) では映像信号が 1である。したがつて、映像信号の変化は 1一 6 =— 5 と小さくなつている。したがって、ソース信号線電位は、 'ァノード電位 V d d側に上昇させる必要がある。この場合は、図 3 8 0 ( b ) で説明した画素 1 6の駆動用トランジスタ 1 1 aの動作が主となるため、ソースドライバ回路（ I C) 1 4の基準電流比が 1でよい。画素 1 6の駆動用トランジスタ 1 1 aのドレインーゲート端子間は短絡され、ソース信号線 1 8に電荷が充電されて電位が上昇する。

図 4 5 5 ( d ) では、 1 H前のソース信号線 1 8の電位が、映像信号 1に対応する電位（V I ) である。（d) では、映像信号 1 0である。したがって、 1 0 _ 1 = 9 と映像信号差は大きい。つまり、ソース信号線 1 8の電位も大きく降下させる必要がある。この要因を考慮し、（d) 期間の前半の 1 / ( 2 H) 期間では、基準電流比を 4としている。したがって、前半の 1 Z ( 2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 4倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 4倍の速度で電荷が放電され、電位変化が生じる。（ d) 期間の後半の 1ノ ( 2 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 pにはオフ電圧が印加され、スィツチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流 (プリチャージ電流）はソース信号線 1 8には印加されない。

図 4 5 5 ( e ) の期間（ t 5〜 t 6 ) は、 1 H前の期間（ t 4〜 t 5 ) が映像信号 1 0であり、（ d ) の期間（ t 5〜 t 6 ) も映像信号が 1 0であり、変化がない。したがって、図 4 5 5 ( e ) においては、基準電流比は 1で固定する。画素 1 6は、駆動用トランジスタ 1 1 aの V tバラツキ（特性パラツキ）に応じて動作する。ソース信号線 1 8には、駆動用トランジスタ 1 1 aから電流が供給され、ソース信号線 1 8に流れ込むプログラム電流 I _wと平衡状態になる電位にソース信号線 1 8電位は設定される。

以上のように、過電流画素 1 6 pの過電流駆動用トランジスタ 1 1 a ϊ>の動作と、ソースドライバ回路（ I C) 1 4の基準電流比の増大により、ソース信号線 1 8の電位変化を早くし、所定のプログラム電流 I w を画素 1 6に書き込む。

なお、先にも述べたが、以上の事項は、図 1 2 7〜図 1 4 2、図 2 2 8〜図 2 3 1、図 3 0 8〜図 3 1 3、図 3 2 4、図 3 2 8〜図 3 54、図 3 8 0〜図 4 3 5、図 44 5〜図 4 6 7などの回路構成、駆動方法、表示パネル（表示装置）についても適用できることは言うまでもない。また、 d u t y比制御などの本発明の他の駆動方法と組み合わせることができることも言うまでもない。以上の事項は、以降に説明する本発明の他の実施例においても同様である。

図 4 5 7は、図 4 5 5の実施例の変形例である。図 4 5 5 との差異は、 ( c ) 期間（ t 3〜 t 4) にプリチヤ一ジ電圧を印加したものである。プリチャージ電圧は V O電圧（階調 0) あるいは、 V I電圧（階調 1 ) のいずれでもよい。重要なのは、映像信号が大きい値から小さい値になる時（（ c ) では、映像信号 6から映像信号 1に変化する）には、プリチャージ電圧により電圧を印加して、ソース信号線 1 8電位をァノード電圧（V d d) 側に上昇させることである。

つまり、本発明は、ソースドライバ回路（ I C) 1 4が吸い込み電流 (シンク電流）方向で動作し、映像信号が小さい方向に変化する時（E L素子 1 5に流す電流を小さくする方向に変化させる時）、プリチヤ一ジ電圧により、ソース信号線 1 8の電位を高くする（駆動用トランジスタ 1 1 aに電流が流さないようにゲート端子電位を変化させる）。さらに好ましくは、図 44 5〜図 4 5 8などで説明した実施例を実施する。つまり、過電流画素 1 6 pを操作し、過電流をソース信号線 1 8に印加する。また、本発明は、ソースドライバ回路（ I C) 1 4が吐き出し電流方向で動作し、映像信号が小さい方向に変化する時（E L素子 1 5に流す電流を小さくする方向に変化させる時）、プリチャージ電圧により、ソース,信号線 1 8の電位を低くする（駆動用トランジスタ 1 1 aに電流が流さないようにゲート端子電位を変化させる）。

プリチャージ電圧を印加するか否かは、 1 H前の映像データと、次の映像データにより決定する。たとえば、（b ) の期間（ 1 H前の映像データ）と（ c ) の期間（次の映像データ）のより決定する。この関係を図 4 6 3の表に一例として示している。また、図 3 8 9の表のように制御する。図 4 6 3の表において、 1は次の 1 H期間においてプリチヤ一ジ電圧を印加することを示し、 0は次の 1 H期間においてプリチャージ電圧は印加しないことを示している。たとえば、次の 1 Hの映像データが 0の時は、 1 H前の映像データが 1以上の場合にプリチャージ電圧を印加する。また、次の 1 Hの映像データが 1の時は、 1 H前の映像データが 4以上の場合にプリチャージ電圧を印加する。同様に次の 1 Hの映像データが 2の時は、 1 H前の映像データが 5以上の場合にプリチヤ一ジ電圧を印加する。他の場合は、プリチャージ電圧を印加しない。

以上のように本発明は、映像データの変化によりプリチャージ電圧の印加の有無を決定する。したがって、良好な画像表示を実現できる。図 4 5 7において、（ b ) 期間（ t 2〜 t 3 ) は、映像信号 6である。

( c ) 期間（ t 3〜 t 4 ) は映像信号が 1であるから、ソース信号線 1 8電位は、アノード電位側に上昇させる必要がある。しかし、ソースドライパ回路（ I C ) 1 4は、吸い込み電流方式（図 4 1 4の場合は除く。図 4 1 4の場合は、図 4 5 7の方法を用いずともソース信号線 1 8の電位を良好に上昇させることができる）であるから、ンースドライバ回路

( I C ) 1 4では、ソース信号線 1 8の電位を上昇させることができない。

この課題を解決するため、以前に説明した電圧駆動を実施する。図 4 5 7では、 t 3〜 t f の期間にプリチャージ電圧をソース信号線 1 8に印加し、ソース信号線 1 8電位を上昇させている。この時の基準電流比は 1でよい。また、映像信号 1に該当するプログラム電流 I wをソース信号線 1 8にソースドライバ回路（ I C ) 1 4から印加する。他の構成あるいは動作は図 4 5 5 と同一あるいは類似であるので説明を省略する図 4 5 5、図 4 5 7の実施例では、前半の 1 Z ( 2 H) 期間に、ソースドライバ回路（ I C) 1 4に過電流となる電流を吸い込み、後半の 1 / ( 2 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I w が画素 1 6 aに書き込むものであった。つまり、過電流の印加期間は 1 / ( 2 H) 期間と固定であった。しかし、本発明はこれに限定するものではない。過電流の印加期間を変化させてもよい。

図 4 5 8は過電流の印加期間を変化させた実施例である。図 4 5 8

( 1 ) は図 4 5 5と同一であり、過電流の印加期間は 1 / ( 2H) 期間と固定の実施例である。ただし、基準電流比は 4と固定している。以上のように過電流の印加期間では、基準電流比を固定にしてもよい。固定にすることにより回路構成が簡単になり、低コスト化を実現できる。

図 4 5 8 ( 2 ) は、過電流の印加期間を映像データあるいは映像データの変化（ソース信号線 1 8の電位またはソース信号線 1 8の電位変化）により、変化させた実施例である。

図 4 5 8 ( 2 ) の方法において過電流を印加する期間は、ゲート信号線 1 7 pにスィッチ用トランジスタ 1 1 c pをオン状態にするオン電圧

(V g 1 ) が印加される。この期間は、ゲート信号線 1 7 pにオン電圧を印加することにより過電流 I 2がソース信号線 1 8に印加される。過電流を印加している期間は、映像信号であるプログラム電流 I wを書き ^: 込む画素行に対応するグート信号線 1 7 aにはオフ電圧を印加した状態でもよい。もちろん、映像信号であるプログラム電流 I wを書き込む画素行に対応するゲート信号線 1 7 aにはオン電圧を印加してもよい。以下、図 4 5 8 ( 2 ) の実施例について説明をする。

過電流 I 2の印加期間にソースドライバ回路（ I C) 1 4を動作させる。この時、ソースドライバ回路（ I C) 1 4の基準電流比を大きくする。なお、基準電流比を制御する構成、方法については以前に説明しているので説明を省略する。図 4 5 5では、基準電流比を 4 (倍）としている。過電流に印加期間の経過後は、つま正規のプログラム電流 I'wを印加する期間では、基準電流比は 1 (倍）とする。

図 4 5 8 ( 2 ) の（ a ) 期間では、前の 1 Hの映像信号が 0 (完全黒表示）から 1への変化である。したがって、映像信号の変化は 1— 0 = 1 と比較的小さい。しかし、図 3 5 6で説明したように、映像信号 0に対応する電圧 V 0 と、映像信号 1に対応する電圧 V 1 との電位差は大きい。この要因を考慮し、（a ) 期間の前半の 1 Z (4 H) 期間に基準電流比 4の電流を印加している。したがって、前半の 1 / (4 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 4 倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 4倍の速度で電荷が放電され、電位変化が生じる。

( a ) 期間の後半の 3Z (4 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲ一ト信号線 1 7 pにはオフ電圧が印加され、スィッチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチャージ電流）はソース信号線 1 8には印加されない。

図 4 5 8において、（b ) 期間は、（ a ) 期間の映像信号 1から映像信号 6への変化である。つまり、（b ) 期間では、映像信号 1に対応するソース信号線 1 8の電位から、映像信号 6に対応するソース信号線 1 8の電位に変化させる必要がある。したがって、映像信号の変化は 6— 1 = 5と比較的大きい。したがって、ソース信号線 1 8の電位変化も比較的大きい。

この要因を考慮し、（b ) 期間の前半の 1 Z ( 2 H) 期間では、基準電流比 4の電流を印加している。（b) 期間の前半の 1 / ( 2 H) 期間では、グート信号線 1 7 pにオン電圧が印加される。前半の 1 / ( 2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 4倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 4倍の速度で電荷が放電され、電位変化が生じる。後半の 1 / ( 2 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプ口グラム電流 I wの 1倍の電流がソース信号線 1 8から吸い込まれる。このプログラム電流に対応するように画素 1 6 aの駆動用トランジスタ 1 1 aのゲート電位が変化し、プログラム電流 I wが画素にプログラムされる。

図 4 5 8 ( c ) においては、基準電流比は 1で固定する。（b ) 期間では、映像信号が 6である。（ c ) では映像信号が 1である。したがつて、映像信号の変化は 1 _ 6 =— 5 と小さくなつている。したがって、ソース信号線電位は、ァノード電位 V d d側に上昇させる必要がある。この場合は、図 3 8 0 ( b ) で説明した画素 1 6の駆動用トランジスタ 1 1 aの動作が主となるため、ソースドライバ回路（ I C) 1 4の基準電流比が 1でよレ、。画素 1 6の駆動用トランジスタ 1 1 aのドレインーグート端子間は短絡され、ソース信号線 1 8に電荷.が充電されて電位が上昇する。また、図 4 5 7の（ c ) 期間（ t 3〜 t 4) のように、プリチャージ電圧を印加してもよいことは言うまでもない。

図 4 5 8 ( d ) では、 1 H前のソース信号線 1 8の電位が、映像信号 1に対応する電位（V I ) である。（d) では、映像信号.1 0である。したがって、 1 0— 1 = 9と映像信号差は大きい。つまり、ソース信号線 1 8の電位も大きく降下させる必要がある。

この要因を考慮し、（ d) 期間の前半の 3ノ (4 H) 期間でプリチヤージ電流を印加する。したがって、前半の 3 / ( 4 H) 期間では、ソースドライバ回路（ I C) 1 4に正規のプログラム電流 I wの 4倍の電流がソース信号線 1 8から吸い込まれる。そのため、ソース信号線 1 8の電位変化は、正規のプログラム電流 I wを印加している場合に比較して 4倍の速度で電荷が放電され、電位変化が生じる。（ d) 期間の後半の 1 / ( 4 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 pにはオフ電圧が印加され、スィツチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチャージ電流）はソース信号線 1 8には印加されない。

図 4 5 8における（ e ) の期間（ t 5〜 t 6 ) は、 1 H前の期間（ t 4〜 t 5 ) が映像信号 1 0であり、（ d) の期間（ t 5〜 t 6 ) も映像信号が 1 0であり、変化がない。したがって、図 4 5 5 ( e ) においては、基準電流比は 1で固定する。画素 1 6は、駆動用トランジスタ 1 1 aの V tパラツキ（特性バラツキ）に応じて動作する。ソース信号線 1 8には、駆動用トランジスタ 1 1 aから電流が供給され、ソース信号線 1 8 に流れ込むプログラム電流 I wと平衡状態になる電位にソース信号線 1 8電位は設定される。

以上のように、過電流画素 1 6 pの過電流駆動用トランジスタ 1 1 a pの動作と、ソースドライバ回路（ I C) 1 4の基準電流比の増大により、ソース信号線 1 8の電位変化を早くし、所定のプログラム電流 I w を画素 1 6に書き込む。

なお、以上の事項は、図 1 2 7〜図 1 4 2、図 2 2 8〜図 2 3 1、図 3 0 8〜図 3 1 3、図 3 2 4、図 3 2 8〜図 3 5 4、図 3 8 0〜図 4 3 5、図 4 4 5〜図 4 6 7などの回路構成、駆動方法、表示パネル（表示装置）についても適用できることは言うまでもない。また、 d u t y比制御などの本発明の他の駆動方法と組み合わせることができることも言うまでもない。以上の事項は、以降に説明する本発明の他の実施例においても同様である。

以上の実施例は、基準電流比を変化させて過電流をソース信号線 1 8 に印加する実施例であった。つまり、過電流を印加している期間において、映像信号の大きさを変化させるものではなかった。しかし、本発明はこれに限定するものでない。

図 4 5 9は過電流を印加している期間において、映像信号の大きさを変化させた実施例である。図 4 5 9において説明を容易にするため、一例として、過電流印加期間において、映像データは 2ビットシフト（4 倍）にするとし、基準電流比は 1倍にするとする。ただし、過電流印加期間において基準電流比を 1より大きくしてもよいことは言うまでもなレ、。

図 4 5 9 ( 1 ) において、（ a ) 期間の映像データは 1 とする。映像データは 2 ビットシフトすると、映像信号は 4となる。この映像データに基づくプログラム電流を前半の（ 1 / ( 2 H ) ) 期間に印加する。したがって、プログラム電流が 1であったも、映像信号 4であるから、基準電流を 4倍にしたのと同様の効果が発揮される。（ a ) 期間の後半の 1 / ( 2 H ) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 pにはオフ電圧が印加され、スィッチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチャージ電流）はソース信号線 1 8には印加されない。

同様に、（b ) 期間の映像データは 6 とする。映像データは 2ビットシフトすると、映像信号は 2 4となる。したがって、映像信号 4であるから、基準電流を 4倍にしたのと同様の効果が発揮される。この映像データに基づくプログラム電流を前半の（ 1 / ( 2 H ) )期間に印加する。 (b ) 期間の後半の l / ( 2 H) 期間では、基準電流比を 1 とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 にはオフ電圧が印加され、スィツチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチャージ電流）はソース信号線 1 8には印加されない。

( c ) 期間の映像データは 1 とする。映像データは 2 ピットシフトしてもよいが、実施例ではシフトしていない。（b ) 期間では、映像信号が 6である。（ c ) では映像信号が 1である。したがって、映像信号の変化は 1 _ 6 =— 5 と小さくなつている。そのため、ソース信号線電位は、アノード電位 V d d側に上昇させる必要がある。この場合は、プログラム電流を増加させることは逆効果である。したがって、映像データ

.のビットシフトは実施しない。以上の動作は（ e ) 期間においても適用される。

( d ) 期間の映像データは 1 0 とする。映像データは 2 ビットシフトすると、映像信号は 4 0 となる。したがって、映像信号 4であるから、基準電流を 4倍にしたのと同様の効果が発揮される。この映像データに基づくプログラム電流を前半の（ 1 / ( 2 H) ) 期間に印加する。（ d) 期間の後半の 1 Z ( 2 H) 期間では、基準電流比を；！とし、所定のプログラム電流 I wが画素 1 6 aに書き込まれる。この期間は、ゲート信号線 1 7 pにはオフ電圧が印加され、スィッチ用トランジスタ 1 1 c pはオフ状態とされる。したがって、過電流（プリチャージ電流）はソース信号線 1 8には印加されない。

以上のように、制御あるいは動作させることにより、基準電流比を変化させることなく、ソース信号線 1 8に過電流を印加することができる。したがって、ソース信号線 1 8の電位変化を短時間で実施でき、所定のプログラム電流を画素 1 6 a ( 1 6 ) にプログラムすることができる。なお、図 4 5 9 ( 2 ) は過電流（プリチャージ電流）を印加する期間を 1 / ( 4 H) とした実施例である。他の構成あるいは動作は、図 4 5 9 ( 1 ) と同様あるいは類似であるので説明を省略する。また、図 4 5 9の実施例においても、図 4 5 7のプリチャージ電圧（プログラム電圧）を印加すること（（ c) 期間）、図 4 5 8の過電流印加期間を変化することなどと組み合わせてもよいことは言うまでもない。

また、図 4 5 9において、映像データをビットシフトさせてプログラム電流 I wを増大させるとしたが、本発明はこれに限定するものではない。たとえば、映像信号に一定の定数をかけること、あるいは、一定の定数を加算することなどによりプログラム電流を増大させて過電流（プリチャージ電流）としてもよいことは言うまでもない。

以上のように、過電流画素 1 6 pの過電流駆動用トランジスタ 1.1 a pの動作と、ソースドライバ回路（ I C) 14の映像データのビッ.トシフトなどによるプログラム電流の増大により、ソース信号線 1 8の電位変化を早くし、所定のプログラム電流 I wを画素 1 6に書き込む。

なお、以上の事項は、図 1 2 7〜図 1 4 2、図 2 2 8〜図 2 3 1、図 3 0 8〜図 3 1 3、図 3 24、図 3 2 8〜図 3 54、図 3 8 0〜図 4 3 5、図 44 5〜図 4 6 7などの回路構成、駆動方法、表示パネル（表示装置）についても適用できることは言うまでもない。また、 d u t y比制御などの本発明の他の駆動方法と組み合わせることができることも言うまでもない。以上の事項は、以降に説明する本発明の他の実施例においても同様である。

以上の実施例では、点灯率を考慮していないが、点灯率も考慮して基準電流比の大きさあるいは基準電流比を増大させる期間を変化あるいは制御することにより、さらに良好な画像表示を実現できる。点灯率が低い時は、低階調の画素が多く、電流駆動方式において書き込み不足が発生しやすいからである。逆に、点灯率が髙いときは、プログラム電流 I wが大きく、書き込み不足が発生しない。したがって、基準電流比を変化させる必要はない。

図 4 6 0は、点灯率に対応して基準電流比の増大期間（過電流印加期間）を変化させた実施例である。なお、基準電流比の変化は、遅延させてあるいはゆつくりとあるいはヒステリシスをもたせて実施する。フリッ力が発生するからである。以上の事項は、 d u t y比制御あるいは基準電流比制御の説明でおこなつているため説明を省略する（図 9 3〜図 1 1 6などの説明を参照のこと）。

図 4 6 0において、点灯率 0〜 1 0 %では、過電流の印加期間を 1 H の最初から 7 / ( 8 H ) 期間としている。したがって、過電流により急速にソース信号線 1 8電位が上昇し、所定のソース信号線電位に到達する。点灯率 1 0〜 2 5 %では、過電流の印加期間を 1 Hの最初から 3 /

( 4 H ) 期間としている。また、点灯率 7 5 %以上では、過電流の印加期間を 0としている。

図 4 6 1は、点灯率に応じてプリチャージ電流を発生する基準電流比の倍率を変化させた実施例である。図 4 6 1において、点;):丁率 0〜 1 0 °/₀ では、基準電流比の倍率を 2 0としている。したがって、過電流により急速にソース信号線 1 8電位が上昇し、所定のソース信号線電位に到達する。点灯率 5 0〜 7 5 %では、基準電流比の倍率を 1 0としている。点灯率 7 5 %以上では、基準電流比の倍率を少しずつ低下させ、点灯率 1 0 0では、倍率 5としている。

以上の実施例では、 1 H期間あるいは所定の期間内では、基準電流比の大きさを固定（一定）としたが、本発明はこれに限定するものではない。なお、基準電流比などを変化させることにより出力電流（プロダラム電流 I w ) が変化する。本発明は、基準電流比を変化あるいは制御することが主目的ではなく出力電流を変化させることに目的がある。図 4 6 2に図示するように、ソースドライバ回路ズ I C) 1 4の出力電流（プログラム電流） I wは 1 H期間内に変化させてもよい。図 4 6 2 ( a ) では、 1 Hの前半の 1ノ ( 2 H) 期間に出力電流 I wを変化させている。出力電流は、 1 3 2 (プログラム電流では階調 3 2に該当する電流）から、 1 1 0 (プログラム電流では階調 1 0に該当する電流）に変化させている。また、次の 1 H期間では出力電流は、 1 2 0 (プログラム電流では階調 2 0に該当する電流）から、 1 5 (プログラム電流では階調 5に該当する電流）に変化させている。出力電流 I wの変化は、基準電流比の変更などにより実現できることは以前に説明したとおりである。

図 4 6 2 ( b ) では、 1 Hの前半の 1 / ( 4 H) 期間に出力電流 I w を固定し、その後の 1/ (4 H)期間に出力電流 I wを変化させている。出力電流は、 1 3 2 (プログラム電流では階調 3 2に該当する電流）から、 1 1 0 (プログラム電流では階調 1 0に該当する電流）に変化させている。また、次の 1 H期間では出力電流は、 1 2 0 (プログラム電流では階調 2 0に該当する電流）から、 1 5 (プログラム電流では階調 5 に該当する電流）に変化させている。出力電流 I w.の変化は、基準電流比の変更などにより実現できることは以前に説明したとおりである。以上の図 4 6 0、図 4 6 1、図 4 6 2の実施例は、プリチャージ電流の印加に関する実施例であるが、プリチャージ電流をプリチャージ電圧に置きかえて実施例てしてもよいことは言うまでもない。たとえば、図 4 6 0において、低点灯率の場合は、プリチャージ電圧の印加期間を長くし、高点灯率の場合は、プリチャージ電圧の印加期間を短くあるいはプリチャージ電圧を印加しない実施例が例示される。また、図 4 6 1では、低点灯率の場合は、プリチャージ電圧のアノード電圧に近くし、高点灯率の場合は、プリチャージ電圧の低ぐ（GNDに近づける）する実施例が例示される。

以上の実施例は、過電流画素 1 6 pの過電流駆動用トランジスタ 1 1 a の動作により、過電流（プリチャージ電流）を印加するものであつた。しかし、本発明はこれに限定するものではない。図 4 6 5は本発明の他の実施例である。図 4 6 4は、 1 Hの前半の所定の期間に N本の画素行を選択し（過電流印加期間）、 1 Hの後半の所定の期間に本来のプ口グラム電流を書き込む 1本の画素行を選択して、プログラム電流 I w を書き込み、順次保持する駆動方法である。

以降の実施例では、過電流をソース信号線 1 8に印加する期間は、説明を容易にするため。 1 / ( 2 H) とする。しかし、図 4 5 8などで説明したようにこれに限定するものではない。また、基準電流比の制御、印加波形などに関する事項は、図 4 4 5〜図 4 6 2などを適用できることは言うまでもない。また、プリチャージ電圧あるいはプリチャージ電流に関する事項あるいは装置の構成もしくは動作などは図 1 2 7〜図 1 4 2、図 2 2 8〜図 2 3 1、図 3 0 8〜図 3 1 3、図 3 2 4、図 3 2 8 〜図 3 5 4、図 3 8 0〜図 4 3 5で説明した事項が適用される。したがつて、以上に記載している事項は以降において説明を省略する。

図 4 6 4 ( a 1 ) は、複数のグート信号線 1 7 aを選択し、前記ゲート信号線 1 7 aに接続した画素行の駆動用トランジスタ 1 1 aからの電流をソース信号線 1 8に印加した状態を示している。なお、以前に説明したが、駆動用トランジスタ 1 1 aがソース信号線 1 8に電流を供給する場合もあるが、実際の動作は、ソースドライバ回路（ I C) 1 4からの電流により動作する場合もある。

図 4 6 4 ( a 2 ) は画面 1 4 4の表示状態を図示している。図 4 6 4

( a 2 ) より選択された画素行に該当する表示領域は非点灯領域 1 9 2 とされる。なお、以上の動作も図 1 9〜図 2 7、図 54、図 2 7 1〜図 2 7 9の実施例が適用できることはいうまでもない。また、あるいは組み合わせて実施することができることは言うまでもない。

図 4 6 4 ( a 1 ) において、ソースドライバ回路（ I C) 1 4は基準電流比 K (Kは 1以上の値） XN (Nは同時に選択した画素行数で整数）で動作する。したがって、出力電流 I 2は映像信号に対応するプロダラム電流 I w XN XKとしている。そのため、 I 2は大きく、ソース信号線 1 8の寄生容量の電荷を短期間で充放電することができる。

図 4 6 4 ( 2 ) は画面 1 44の表示状態を図示している。図 4 64 ( a 2 ) と同様に、 1 Hの前半で選択された画素行に該当する表示領域は非点灯領域 1 9 2とされる。なお、以上の動作も図 1 9〜図 2 7、図 5 4、図 2 7 1〜図 2 7 9の実施例が適用できることはいうまでもない。また、あるいは組み合わせて実施することができることは言うまでもない。

図 4 6 4 ( b 1 ) は 1 Hの後半の所定の期間の動作を示している。 1 Hの後半期間では、本来のプログラム電流を書き込む 1本の画素行を選択して、プログラム電流 I wを書き込む。ソースドライバ回路（ I C) 1 4はプログラム電流 I wをソース信号線 1 8に印加する。

図 4 6 5は図 4 6 4の駆動方法のタイミングチャートである。図 4 6 5では、同時に選択する画素行数は 4画素行の例である。ゲート信号線 1 7 aの括弧内の添え字はゲート信号線 1 7 aの順番を示している（画面 1 44の一番上の画素行に該当するゲート信号線 1 7 aは 1 7 a ( l ) である）。

図 4 6 5に図示するように最初の 1 H期間である（ a )期間において、前半の 1ノ（ 2 H) 期間には、ゲート信号線 1 7 a ( 1 ) ( 2) ( 3) (4) が選択され、該当の 4画素行から電流がソース信号線 1 8に流れ込む（図 4 6 5 ( a 1 ) の状態）。（ a ) 期間の後半の 1 Z ( 2 H) 期間には、ゲート信号線 1 7 a ( 1 ) のみが選択され、該当の 1画素行にプログラム電流 I wが供給された電流プログラムが実施される（図 4 6 5 ( b 1 ) の状態）。

次の 1 H期間は（ b ) である。（ b ) 期間では、図 4 6 5に図示するように、選択する画素行は 1画素行シフトされる。最初の 1 H期間である（b ) 期間において、前半の 1 ( 2 H) 期間には、ゲート信号線 1 7 a ( 2) ( 3 ) (4) ( 5 ) が選択され、該当の 4画素行から電流がソース信号線 1 8に流れ込む（図 4 6 5 ( a 1 ) の状態）。（b ) 期間の後半の 1 / ( 2 H) 期間には、グート信号線 1 7 a ( 2 ) のみが選択され、該当の 1画素行にプログラム電流 I wが供給された電流プログラムが実施される（図 4 6 5 ( b 1 ) の状態）。

同様に、次の 1 H期間は（ c ) である。（ c ) 期間では、図 4 6 5に図示するように、選択する画素行は 1画素行シフトされる。最初の 1 H 期間である（ c ) 期間において、前半の 1 / ( 2 H) 期間には、ゲート信号線 1 7 a ( 3 ) (4 ) ( 5 ) ( 6 ) が選択され、該当の 4画素行から電流がソース信号線 1 8に流れ込む（図 4 6 5 ( a 1 )の状態）。（ c ) 期間の後半の 1 / ( 2 H) 期間には、ゲート信号線.1 7 a ( 3 ) のみが選択され、該当の 1画素行にプログラム電流 I wが供給された電流プログラムが実施される（図 4 6 5 ( b 1 ) の状態）。以上の動作が順次選択する画素行がシフトされ実施される。他の構成動作は、以前に説明した実施例と同様あるいは類似であるので説明を省略する。

図 4 6 4から図 4 6 5の実施例において、図 4 6 0 ど同様に、点灯率に対応して複数画素行を選択する期間を制御することにより良好な画像表示を実現できる。図 4 6 6はその実施例である。

図 4 6 6は、点灯率に対応して複数画素行を選択する期間（過電流印加期間）を変化させた実施例である。なお.、期間の変化は、遅延させてあるいはゆつくりとあるいはヒステリシスをもたせて実施する。フリツ力が発生するからである。以上の事項は、 d u t y比制御あるいは基準電流比制御の説明でおこなつているため説明を省略する（図 9 3〜図 1 1 6などの説明を参照のこと）。図 4 6 0、図 4 6 1で説明しているので説明を省略する。

以上の実施例は、選択する画素行数を変化させることにより、過電流

(プリチャージ電流）をソース信号線 1 8に印加するものであった。しかし、選択する画素行が 1画素行であっても、過電流（プリチャージ電流）を実現できる。図 4 6 7はその実施例における画素構成である。なお、図 4 6 7の画素構成の主要な事項は、図 3 1〜図 3 4などで説明をしている。したがって、差異を中心に説明する。また、図 4 6 7などで説明する駆動方式は、図 3 5〜図 3 6などの画素構成においても適用できることは言うまでもない。

図 4 6 7の画素構成では、トランジスタ 1 1 a 2が過竃流（ I w 1 + I w 2もしくは I w 2) を受け持つトランジスタである。駆動用トランジスタ 1 1 a 1が E L素子 1 5に電流を流すトランジスタである。トランジスタ 1 1 a 1はトランジスタ 1 1 a 1より Wを大きくし、出力電流を大きくなるように構成している（ I w 2 > I w l ) 。

過電流を流す時は、ゲート信号線 1 7 a l、 1 7 a 2、 1 7 a 3にォン電圧を印加して、 I w 2 + I w 1の電流をソース信号線 1 8に印加する。もしくは、グート信号線 1 7 a l、 1 7 a 3にオン電圧を印加して、 I w 2の電流をソース信号線 1 8に印加する。

プログラム電流を駆動用トランジスタ 1 1 a 1に書き込むときは、ゲ一ト信号線 1 7 a 1にオフ電圧を印加し、ゲート信号線 1 7 a 2、 1 7 a 3にオン電圧を印加して、 I w 1の電流をソース信号線 1 8に印加する（ソースドライバ回路（ I C) 1 4から.プログラム電流 I wをソース信号線 1 8に印加する）。

1 Hの前半の 1ダ ( 2 H) 期間（ 1 / ( 2 H) 期間に限定するものではない）に、 I w 1 + I w 2もしくは I w 2の電流で駆動し、後半の 1 / ( 2 H) 期間には、該当の 1画素行にプログラム電流 I w 1が供給され、電流プログラムが実施される。以上の動作が順次選択する画素行がシフトされ実施される。他の構成動作は、以前に説明した実施例と同様あるいは類似であるので説明を省略する。

図 4 5 6が図 4 6 7の動作のタイミングチャートである。図 4 5 6に図示するように、 1 Hの前半の 1 / ( 2 H) 期間（ 1ノ ( 2 H) 期間に限定するものではない）に、一例として基準電流比を 4とし、 4 X ( I w 1 + I w 2 ) もしくは 4 X I w 2の電流で駆動される。この際、ゲート信号線 1 7 a 1、 1 7 a 2、 1 7 a 3にオン電圧を印加される。

後半の 1 / ( 2 H) 期間には、基準電流比は 1 とされ、該当の 1画素行にプログラム電流 I w 1が供給され、電流プログラムが実施される。以上の動作が順次選択する画素行がシフトされ実施される。他の構成動作は、以前に説明した実施例と同様あるいは類似であるので説明を省略する。

以上の実施例は、プリチャージ電流あるいは電圧駆動に関する実施例であった。この駆動方式を用いることにより、低階調時における E L素子 1 5の発光効率の変化によるホワイトパランスずれを捕正することができる。しかし、技術的には、以前に説明したプリチャージ駆動と同様であるので、特に差異を中心として説明する。したがって、他の構成、動作、方式、形式などは以前に説明した内容が適用される。また、以前に説明した本発明の明細書の内容と組み合わせて実施することができる。

E L素子 1 5は、印加電流と発光輝度とは直線の関係がある。しかし、印加電流が小さい時は、発光効率が低下する。 RGBの E L素子 1 5の発光効率が同一比率で低下するのであれば、低階調時においてもホワイトパランスずれは発生しない。しかし、図 4 7 6に図示するように、 R G Bの E L素子 1 5は特に低階調時に発光効率のバランスずれが発生する。

図 4 7 6では、緑（G) で、 3 1階調以下の発光効率の低下が著しい例である。図 4 7 6では、赤（R) の発光効率の変化が小さく、また、青（B) の発光効率の変化も低階調側で比較的小さい。しかし、緑（G) の発光効率の低下は大きいため、 3 1階調以下、特に 1 5階調以下で、大きなホワイトパランスずれが発生し、白ラスター表示であっても、マゼンダ色になる。

この課題に対して、低階調側で電圧駆動を実施するか、過電流あるいは嵩上げ電流を印加すればよい。つまり、低階調領域において、プリチヤージ電圧またはプリチャージ電流駆動を実施する（E L素子 1 5に流す電流が小さい階調でプリチャージ電圧またはプリチャージ電流駆動を実施する）。

図 4 7 7は、低階調領域で、嵩上げ電流 I kを印加する構成である。なお、嵩上げ電流の構成については、図 84とその説明を参照されたい。嵩上げ電流 I kの制御はスィッチ K 0〜K 3で実施する。図 4 7 7の実施例では、嵩上げ電流は Κ 0〜 Κ 3であるから、 4ビットであり、 0 (なし）から 1 5.までの 1 6段階で変化あるいは変更することが可能である。プログラム電流 I wを発生するトランジスタ群は 1 6 4 a h、 1 6 4 b h、 1 6 4 c h、 1 6 4 d h、 1 6 4 e h、 1 6 4 f h、 1 64 g h、

1 64 h hで構成され、これらは、スィッチ D 0〜D 7で制御される。嵩上げ電流 I kを発生するトランジスタ群は 1 64 a k、 1 64 b k、

1 6 4 c k、 1 6 4 d kで構成され、これらは、スィッチ K 0〜K 3で制御される。

たとえば、階調 0では、 K 0スィッチをクローズし、 1単位の嵩上げ電流をプログラム電流に加算する。階調 1では、 K 1スィッチをクローズし、 2単位の嵩上げ電流をプログラム電流に加算する。階調 2では、 K 0と K 1スィッチをクローズし、 3単位の嵩上げ電流をプログラム電流に加算する。同様に、階調 7は、すべての Kスィッチをクローズし、 1 5単位の嵩上げ電流をプログラム電流に加算する。

以上の実施例は、階調に応じて規則正しく、 Kスィッチを動作させる実施例であつたが、本発明はこれに限定するものではない。たとえば、階調 0では、すべての Kスィッチをクローズし、嵩上げ電流をプロダラム電流に加算しない実施例もありえる。階調 1では、 K 0、 K 1スイツチをクローズし、 3単位の嵩上げ電流をプログラム電流に加算し、階調 2以上では、すべての Κスィッチをクローズし、 1 5単位の嵩上げ電流をプログラム電流に加算する実施例も例示される。なお、嵩上げ電流を加算するか否かは、スィッチ 1 5 1 b 2を制御することにより容易に実現できる。他の構成については、以前の実施例で説明しているので省略する。

図 4 7 7では、プリチャージ電圧 V p cは、 V 0電圧などの低階調用のプリチャージ電圧 V p c =V p Lと、 V 2 5 5電圧などの高階調用のプリチャージ電圧 V p c = V p Hを具備し、スィッチ 1 5 1 aの接点を a接点と b接点で切り換えて駆動できるように構成されている（（図 4 7 5 (b) およびその説明を参照のこと）。また、以前に説明した過電流駆動などを組み合わせて実施できることも言うまでもない。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。

図 4 7 7では、 RGBのうち、 1色の回路を図示している。実際には、 RGBが独立に構成されている。また、 RGBで、嵩上げ電流の大きさ、個数、ビット数を変化あるいは変更してもよいことは言うまでもない。嵩上げ電流の大きさは、基準電流 I c 2を変化させることにより容易に実現できる。また、基準電流 I c 1 と I c 2とを共通にすることにより回路構成を容易にできることは言うまでもない。また、嵩上げ電流を出力するトランジスタは単位トランジスタとする必要はなく、階調ごとに対応した嵩上げ電流を出力できるように変化あるいは変更してもよい。 RGBに階調に応じて嵩上げ電流を印加することによりホワイトパランスずれが補正（補償あるいは調整）することが容易に実現できる。以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。図 4 7 7の実施例は、単位トランジスタで嵩上げ電流の出力段を構成した実施例であった。しかし、本発明は、これに限定するものではない。たとえば、図 4 7 8に図示するように、嵩上げ電流 I kを出力する 1つまたは複数のトランジスタ 1 6 4 kで構成してもよレ、。図 4 7 8の構成で階調に応じた嵩上げ電流を出力するには、基準電流 I c 2を変化させればよい。

また、図 4 7 8で、階調に応じて嵩上げ電流の大きさを変化さえるには、図 4 7 9に図示するようにスィツチ 1 5 1 b 2のクローズ時間を制御する方法もある。嵩上げ電流用トランジスタ 1 6 4 kは、比較的大きな嵩上げ電流を出力できるように構成する。スィッチ 1 5 1 b 2を短期間のクローズでは嵩上げ電流の印加の影響は小さい。スィッチ 1 5 1 b 2を長時間クローズさせると、ソース信号線 1 8の電位変化に対する影響は大きくなる。

図 4 7 9では、カウンタ回路 4 6 8 2は 1 Hのスタートパルスでリセットされ、メインクロック C L Kでカウントアップされる（図 4 7 1を参照のこと）。力ゥンタ回路 4 7 8 2は RAMに保持された階調あるいは階調変化に対するデータで制御される。カウンタ回路 4 6 8 2 Rはソースドライバ回路（ I C) 1 4の赤色のスィッチ（R— SW 1 5 1 2 ) を制御する。カウンタ回路 4 6 8 2 Gはソースドライバ回路（ I C) 1 4の緑色のスィツチ（G— SW1 5 1 b 2 ) を制御する。"また、同様にカウンタ回路 4 6 8 2 Bはソースドライバ回路（ I C) 1 4の青色のスイッチ（B— SW1 5 1 b 2) を制御する。

図 4 7 9では、 G回路のスィッチ 1 5 1 b 2がクローズされている期間が最も長く、次に R回路のスィッチ 1 5 1 b 2がクローズされている期間が長く、 B回路のスィッチ 1 5 1 b 2がクローズされている期間が最も短い例である。したがって、嵩上げ電流は、 Gが最も大きく、次に Rが大きく、 Bが最も短い。そのため、 Gのホワイトバランスずれ補正が最も大きく、 Bのホワイトバランスずれ補正が最も小さい。以上のスイッチ 1 5 1 b 2のクローズ時間を階調あるいは階調差に対応して制御することにより、ホワイトバランスずれを良好に捕正することできる。以上のように、嵩上げ電流の印加期間で、ソース信号線 1 8の電位を制御できるのは、低階調領域でプログラム電流が小さいため、プリチヤ一ジ電流駆動あるいはプリチヤ一ジ電圧駆動によるソース信号線 1 8電位変化が支配的なためである。つまり、低階調における嵩上げ電流駆動は、以前に説明したプリチャージ電流駆動と同様の動作である（図 4 7 1、図 4 7 2などを参照のこと）。

図 4 7 9の実施例は、図 4 7 7のスィッチ 1 5 1 b 2制御にも適用できることは言うまでもない。また、図 4 7 7、図 4 7 8の実施例では、プリチャージ電流あるいは嵩上げ電流駆動でホワイトパランスずれを捕正するものであつたが、プリチャージ電圧駆動でもホワイトパランスずれを補正できることは言うまでもない。プリチャージ電圧駆動によるホワイトパランスずれの捕正は、以前に説明したプリチャージ電圧駆動と同様であるので説明を省略する。図 4 7 8などにおいて、スィッチ 1 5 l b 2などは 1 Hの最初にからクローズさせるとしたがこれに限定するものではない。 1 H期間のいずれの期間にクローズさせても実用上は十分な補正を実現することができる。また、 1 H期間に複数回クローズあるいはオープンにしてもよいことは言うまでもない。以上の事項は、本発明の他のスィッチ制御においても適用できることは言うまでもない。

図 4 7 7、図 4 7 8などは、嵩上げ電流をプログラム電流 I wに加算することにより低階調領域のホワイトパランスずれを捕正するものであつた。しかし、本発明はこれに限定するものではない。たとえば、図 4 8 0に図示するように、低階調補正用の単位トランジスタ群 1 6 4 ( 1 6 4 a l〜 1 6 4 h l と別途構成してもよい。

図 4 8 0では、低階調捕正用の単位トランジスタ群 1 6 4はプログラム電流 I wを発生する単位トランジスタ群と同期を取って動作す.る。なお、低階調補正用の単位トランジスタ群 1 6 4は単位トランジスタで構成することに限定するものではなく、図 4 7 8で説明したように大きさが異なるトランジスタで構成してもよい。

図 4 8 0の低階調補正用トランジスタ群は、 L 0〜 L 4の 5ビットで制御される。したがって、 1階調目から、 3 1階調目まで補正することができる。 1階調目の場合は、スィッチ D 0がクローズし、同時にスィツチ L 0もクローズする。したがって、端子 1 5 5には、トランジスタ群 1 6 4 a hの単位電流と、トランジスタ 1 6 4 a 1 の単位電流が加算されたものが出力される。同様に、 2階調目の場合は、スィッチ D 1がクローズし、同時にスィッチ L 1もクローズする。したがって、端子 1

5 5には、トランジスタ群 1 6 4 b hの 2単位電流と、トランジスタ 1

6 4 b 1 の 2単位電流が加算されたものが出力される。また、同様に、 4階調目の場合は、スィッチ D 2がクローズし、同時にスィッチ L 2もクローズする。したがって、端子 1 5 5には、トランジスタ群 1 6 4 c hの 4単位電流と、トランジスタ 1 6 4 c 1 の 4単位電流が加算されたものが出力される。以下、同様である。しかし、 3 2階調目の場合は、スィッチ D O〜D 4がクローズし、プログラム電流に対応する 3 2単位電流が端子 1 5 5に出力されるが、低階調側の単位トランジスタ群 1 6 4は動作しない。図 4 7 6に図示するように 3 2階調以上ではホワイトバランスずれを補正する必要がないからである。また、 RGBの低階調電流の大きさは、 RGBで基準電流 I d 1 を異ならせるあるいは調整することにより実現できることは言うまでもない。他の構^は、本発明の他の実施例と同様であるので説明を省略する。

以上の実施例と図 4 7 9の実施例とを組み合わせてもよいことは、言うまでもでもない。また、図 4 8 0の実施例では、低階調で、 D nスィツチと L nスィッチとを同期させて動作させるとしたが、これに限定するものではなく、低階調では、 L nスィッチ（図 4 8 0では、 L 0〜L 4 ) のみを動作させるように構成してもよいことは言うまでもない。 3 2階調以上の中間階調以上では、すべての 1 Nスィッチをクローズさせ、 D nスィッチを階調にあわせてクローズさせる。この場合は、図 4 8 1 に図示するように、 1点折れ線ガンマとなる。また、図 4 8 1では、青

(B) のみに一点折れガンマを実施している。赤（R) と青（B) には実施していない。もちろん、 R G Bに一点折れガンマを実施してもよい。また、一点折れガンマに限定するものではなく、 2点以上の多点折れガンマとしてもよい。なお、この構成は、図 8 4でも説明しているので説明を省略する。

低階調のホワイトパランスずれは、過電流駆動あるいは図 4 7 7〜図 4 8 0などの嵩上げ電流駆動などだけでなく、プリチヤ一ジ電圧駆動でも補償（捕正）することができる。図 4 8 2はその実施例である。図 4 8 2では、階調 3以下で電圧駆動を実施している。したがって、（b)

( c ) ( d) ( e ) 、（ g) の期間が階調 3以下であるので、 1 Hの期間の間、プリチャージ電圧を印加している。なお、 1 Hの期間すべてにプリチャージ電圧を印加することに限定されるものではない。 1 Hの期間の一部の期間にプリチャージ電圧（プログラム電圧）を実施するものであってもよいことは言うまでもない。

図 4 8 3は、過電流駆動（プリチャージ電流駆動）により低階調のホワイトバランスずれを補正するものである。図 4 8 3では、階調 3以下で過電流駆動を実施している。ただし、過電流の方向は吐き出し電流方向である例である。したがって、（b) ( c ) ( d ) ( e ) 、（ g) の期間が階調 3以下であるので、 1 Hの期間の間、プリチャージ電流を印加している。したがって、ソース信号線 1 8の電位は直線的にアノード電圧 V d dの方向に上昇する。なお、 1 Hの期間すべてにプリチャージ電流を印加することに限定されるものではない。 1 Hの期間の一部の期間にプリチャージ電流（+プログラム電流）を実施するものであってもよいことは言うまでもない。

図 4 8 4は、プリチャージ電圧を印加した後、過電流駆動（プリチヤージ電流駆動）により低階調のホワイトバランスず.れを捕正するものである。図 48 4では、階調 3以下で本発明の駆動方法を実施している。したがって、（b ) ( c ) ( d) ( e ) 、（ g ) の期間が階調 3以下であるので、 1 H最初の期間に、階調に対応する V 0電圧を印加し（プリチャージ電圧を印加し）、同時にあるいは、プリチャージ電圧の印加後に、プリチャージ電流を印加している。ただし、プリチャージ電流の方向はシンク電流（吸い込み電流）の方向である。したがって、（b) ( c )

( d ) ( e ) , ( g) の期間では、 1 Hの最初にソース信号線 1 8電位は V 0電圧になり、プリチャージ電流によりソース信号線 1 8電位は低下する。ソース信,号線 1 8 の電位は直線的に G N D方向に低下する。なお、 1 Hの期間すべてにプリチャージ電流を印加することに限定されるものではない。 1 Hの期間の一部の期間にプリチャージ電流（+プログラム電流）を実施するものであってもよいことは言うまでもない。

以上のように、低階調のホワイトパランスずれの捕正にあっても、本発明の過電流駆動、プリチャージ電圧（プログラム電圧）駆動、嵩上げ電流駆動など、あるいは組合せにより改善することができ、全階調範囲で良好なホワイトバランスを実現することができる。なお、以上の実施例は本発明の他の実施例にの適用できることは言うまでもない。

図 3 8 1〜図 4 2 2、図 4 4 5〜図 4 6 7、図 4 7 7〜図 4 8 4などでは、順次過電流（プリチャージ電流もしくはデイスチャージ電流）、嵩上げ電流などを印加するか否かを判断するように説明したが、本発明はこれに限定されるものでなない。例えば、インターレース駆動の場合は、第 1 フィールドで奇数画素行に過電流（プリチャージ電流もしくはデイスチャージ電流）を印加し、第 2 フィールドで偶数画素行に過電流

(プリチャージ電流もしくはデイスチャージ電流）するように駆動してもよい。

また、任意のフレームで、過電流（プリチャージ電流もしくはデイスチャージ電流）を各画素行に印加し、次のフレームでは、過電流（プリチャージ電流もしくはデイスチャージ電流）を全く印加しない駆動方法も例示される。また、各画素行にランダムに過電流（プリチャージ電流もしくはデイスチャージ電流）を印加し、複数フレームで平均的に各画素に過電流（プリチャージ電流もしくはデイスチャージ電流）が印加されるように駆動してもよい。

また、特定の低階調の画素のみに過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する駆動方式が例示される。また、特定の高階調の画素のみに過電流（プリチャージ電流もしくはディスチャージ電流）を印加する駆動方式が例示される。また、特定の中間階調の画素のみに過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する構成も例示される。また、 1 Hまたは複数 H前のソース信号線電位 (画像データ）から、特定階調範囲の画素に過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する構成も例示される。

図 3 8 1〜図 4 2 2、図 4 7 7〜図 4 8 4の過電流駆動（電流プリチヤージ駆動）などにおける過電流（プリチャージ電流）は、画像（映像）データ、点灯率、アノード（力ソード）端子に流れる電流、パネル温度などにより、基準電流、 d u t y比、プリチャージ電圧（プログラム電圧と同義あるいは類似）、ガンマカーブなどを変更あるいは調整もしくは変化あるいは可変するとしたが、これに限定するものではない。たとえば、画像（映像）データ、点灯率、アノード（力ソード）端子に流れる電流、パネル温度の変化割合あるいは変化を予想または予測して、基準電流、 d u t y比、プリチャージ電圧（プログラム電圧と同義あるいは類似）、ガンマカーブなどを変更あるいは調整もしくは変化あるいは可変もしくは制御してもよいことは言うまでもない。また、フレームレ一トなどを変更あるいは変化させてもよいことは言うまでもない。

たとえば、過電流（プリチャージ電流）の大きさ、印加時間、印加回数などは、図 9 3力、ら図 1 1 6、図 2 5 2、図 2 6 9の点灯率、 d u t y比、基準電流と連動あるいは組み合わせてもよい。また、図 1 1 7、図 2 3 6、図 2 3 8、図.2 5 7のプリチャージ電圧制御と連動あるいは組み合わせてもよい。また、図 1 2 2、図 1 2 3、図 1 24、図 1 2 5、図 2 8 0のァノード電圧制御と連動あるいは組み合わせてもよい。もちろん、図 1 2 7〜図 1 4 2、図 3 0 8〜図 3 1 3、図 3 3 2〜図 3 54 で説明した電圧駆動（電圧プリチャージ A) と組み合わせてもよい。また、図 1 4 9、図 1 5 0、図 1 5 1、図 1.5 2、図 1 5 3の RGBの基準電流制御と連動あるいは組み合わせてもよい。また、図 2 5 3、図 2 5 4の温度制御の概念を組み合わせてもよい。また、図 2 5 6のガンマ制御と連動あるいは組み合わせてもよい。また、図 2 5 9、図 3 1 3などで説明したフレームレートコントロール（F R C) と連動あるいは組み合わせてもよい。また、図 2 7 7〜図 2 7 6の選択ゲート信号線数と連動あるいは組み合わせてもよレ、。また、図 3 1 5、図 3 1 8のゲート電圧制御（V g h、 V g 1 ) と連動あるいは組み合わせてもよい。また、図 3 1 7の分割数制御と連動させてもよい。

本発明では、プリチャージ電流あるいはプリチャージ電圧駆動を実施するとした。たとえば、 8ビット（ 2 5 6階調）のソースドライバ回路 ( I C) 1 4で 1 0 24階調を実現するためには、図 3 1 3で説明したように 4 F R Cと組み合わせる。したがって、 1 0 24階調で、 2階調目は、 2 5 6階調のソースドライバ回路（ I C) 1 4では、 0階調目の出力と 1階調目の出力とを組み合わせて表示する。したがって、 F R C 駆動ではソース信号線 1 8には、 1 Hごとに 0階調目の電圧（プリチヤージ電圧と 1階調目のプログラム電圧またはプログラム電流）が交互に印加される。この領域は低階調領域であるから、 1階調目は必ずプリチヤージ駆動が実施される。プリチャージ駆動はラスター表示でも実施される。プリチャージ駆動すると、電流駆動であっても電圧駆動状態となり表示の均一性が低下する。一方ラスター表示では、たとえ低階調領域であっても書き込み不足は発生しないため、プログラム電流のみで均一表示を実現できる。プリチャージ駆動を実施すること.により均一性が低下することは好ましくない。

この課題を解決するため、本発明は、 F R C駆動を実施する場合は、隣接した階調出力の場合（ 2 5 6階調のソースドライバ回路（ I C) 1 4では、 0階調目の出力と 1階調目が隣接出力である。また、 1階調目の出力と 2階調目が隣接出力である）は、プリチャージ駆動は実施しない。つまり、ソース信号線 1 8に印加される出力が、 1階調分しか差がないときはプリチャージ駆動（電圧プリチャージ、電流プリチャージなど）を実施しない。 F R Cによるラスター表示あるいは画像に変化が発生しないと判断し、電流駆動のみで均一表示を実現するためである。 1 階調差は F R Cを実施するため、プリチャージ駆動を実施すると、画面全体に電圧駆動が実施されることになり、各画素 1 6 の駆動用トランジスタ 1 1 a の特性ばらつきが画面 1 4 4に表示される可能性が高いからである。 '

なお、 F R Cとは、隣接した階調を組み合わせて間の階調表示を実現する技術である。たとえば、 6ビット表示（6 4階調）で 4 F R Cを実施すると、約 2 5 6階調表示を実現できる。この表示方法では、たとえば、 1階調目と 2階調目（隣接した階調）を組み合わせて、 1階調目と 2階調目間に 7階調の表示を実現できる。同様に、 2階調目と 3階調目 (隣接した階調）を組み合わせて、 1階調目と 2階調目間に 7階調の表示を実現できる。

2階調以上の差があるときは、プリチャージ駆動（電圧プリチャージ、電流プリチャージなど）を実施する (特に低階調領域では実施する）。たとえば、 2 5 6階調のソースドライバ回路（ I C ) 1 4では、ソース信号線 1 8に印加する出力が 0階調目から 2階調目に変化する時である。また、 1階調目の出力から 3階調目に変化するときである。 2階調以上 ' 変化する時は、 F R C以上の階調変化として判断し、書き込み不足をプリチャージ駆動で解決する。以上の判断は、コントローラ回路（ I C ) 7 6 0で行う。つまり、 2階調差以上では、 F R C駆動は実施されないからである。さらに実施例を記載すれば、 1 0 2 4階調の 6階調目は、 2 5 6階調のソースドライバ回路（ I C ) 1 4では、 1階調目の出力と 2階調目の出力で表示する。ソース信号線 1 8には 2 5 6階調のソースドライバ回路（ I C ) 1 4から、 1階調目の出力と 2階調目の出力が交互にあるいは一定周期で印加される。

このように、ソース信号線 1 8に印加する映像データが 1階調分の時は、プリチャージ駆動は実施しない。つまり、ソース信号線 1 8に印加される出力が、 F R Cを考慮しない階調（本実施例では 2 5 6階調）で

1階調分しか差がないときはプリチャージ駆動（電圧プリチャージ、電流プリチャージなど）を実施しない。 F R Cによるラスター表示あるいは画像に変化が発生しないと判断し、電流駆動のみで均一表示を実現するためである。

2階調以上の差があるときは、プリチャージ駆動（電圧プリチャージ、電流プリチャージなど）を実施する。特に低階調領域で実施する。たとえば、 2 5 6階調のソースドライバ回路（ I C ) 1 4では、ソース信号線 1 8に印加する出力が 1階調目から 3階調目以上に変化する場合が例示される。なお、高階調領域ではプリチャージ駆動を実施する必要がない。書き込み電流が大きいためである。

以上は F R Cを実施するときに、本階調（実施例では 2 5 6階調）で、ソース信号線 1 8に印加する階調数が 2階調以上変化する時に、必要に応じてプリチャージ駆動を実施するとした。しかし、本発明はこれに限定するものではない。 F R Cを実施しない場合においても、ソース信号線 1 8に印加する階調数が 2階調以上変化する時に、必要に応じてプリチャージ駆動を実施するとしてもよいことは言うまでもない。

ただし、隣接した画素行での変化（ソース信号線 1 8に印加する信号レベルの変化) が 1階調差の場合であっても、プリチャージ駆動を実施してもよい。たとえば、自然画を表示する場合は、プリチャージ駆動を実施しても、各画素 1 6の駆動用トランジスタ 1 1 aの特性ばらつきはめだたない（白らすた一などのパターン表示の場合は、駆動用トランジスタ 1 1 aの特性ばらつきがめだつ）。したがって、表示画像をコントローラ回路（ I C) 7 6 0で判断して、プリチャージ駆動の実施の有無を決定すればよい。

また、 n F R C後の階調で変化する階調数が Cとした場合に、 C/n が 1よりも大きい場合に必要に応じてプリチャージ駆動を実施するとしてもよいことは言うまでもない。たとえば、 4 F R Cで、 1 0 2 4階調表示をする場合、 1 0 2 4階調で変化する階調数が 4 (C= 4) であれば、 4 / 4 = 1で、プリチャージ駆動は実施しない。 1 0 24階調で変化する階調数が 5以上（C= 5以上）であれば、 5Z4 > 1で、必要に応じてプリチャージ駆動を実施する。

以上の実施例では、 C/nが 1よりも大きい場合に必要に応じてプリチャージ駆動を実施するとして説明したが、 CZnが Kよりも大きい場合に必要に応じてプリチャージ駆動を実施するとしてもよレ、。 Kの値は、点灯率により変化させる。たとえば、 4 F RCで、 1 0 24階調表示をする場合、点灯率が 7 0 %以上の場合は K= 4とし、 1 0 24階調で変化する階調数が 1 6 (C = 1 6 ) 以上であれば、 1 6 /4 = 4 =Κで、プリチャージ駆動を実施するとしてもよい。 C= l 6未満の場合はプリチャージ駆動を実施しない。また、 4 F R Cで、 1 0 24階調表示をする場合、点灯率が 2 0 %以上の場合は K= 2とし、 1 0 24階調で変化する階調数が 8 (C= 8 ) 以上であれば、 8Z4 = 2 =Kで、プリチヤージ駆動を実施するとしてもよい。 C= 8未満の場合はプリチャージ駆動を実施しない。

前述の実施例では、ソース信号線 1 8に印加する出力が 1階調目から 3階調目以上に変化する場合など、低階調から高階調に変化する時、 3 階調目から 1階調目以下、 1 0階調目から 8階調目以下などのように、高階調から低階調に変化する時に、プリチャージ駆動してもよいことは言うまでもない。なお、所定階調以上の高階調領域ではプリチャージ駆動を実施する必要がない。書き込み電流が大きいためである。 · 以上の事項は、本発明の他の実施例にも適用することができる。また、本発明の他の実施例と組み合わせて実施することができることは言うまでもない。

また、図 1 2 7〜図 1 4 3、図 2 9 3、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 4 4、図 4 7 7〜図 4 8 4などで説明したプリチヤ一ジ電圧（プ口グラム電圧と同義あるいは類似）駆動と、図 3 8 1〜図 4 2 2などで説明した過電流（プリチャージ電流もしくはデイスチャージ電流）とを組み合わせてもよいことはいうまでもない。たとえば、所定画素に印加する映像データが所定の条件を満足する場合に、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、その後、順次過電流（プリチャージ電流もしくはデイスチャージ電流）を印加し、さらに 1 Hの残りの期間にプログラム電流を印加する方式である）例示される。

また、インターレース駆動の場合は、第 1 フィールドで奇数画素行にプリチャージ電圧（プログラム電圧と同義あるいは類似）. を印加し、第

2フィールドで偶数画素行に過電流（プリチャージ電流もしくはディスチャージ電流）を印加する駆動方式が例示される。

任意のフレームで、プリチャージ電圧（プログラム電圧と同義あるいは類似）もしくは過電流（プリチャージ'電流もしくはデイスチャージ電流）を印加し、次のフレームでは、プリチャージ電圧（プログラム電圧と同義あるいは類似）およぴ過電流（プリチャージ電流もしくはデイスチャージ電流）を全く印加しない駆動方式も例示される。また、各画素行にランダムにプリチャージ電圧（プログラム電圧と同義あるいは類似）または/およぴ過電流（プリチャージ電流もしくはデイスチャージ電流）を印加し、複数フレームで平均的に各画素にプリチヤージ電圧（プログラム電圧と同義あるいは類似）または過電流（プリチャージ電流もしくはデイスチャージ電流）が印加されるように駆動してもよい。

また、特定の低階調の画素のみにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、中間階調には過電流（プリチャージ電流もしくはディスチャージ電流）を印加しする駆動方式が例示される。また、特定の高階調の画素のみにプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加し、低階調の画素には、プリチャージ電圧

(プログラム電圧と同義あるいは類似）と過電流（プリチャージ電流もしくはデイスチャージ電流）とを適時判断して印加する駆動方式が例示される。

また、特定の 1 H前または複数 H前の画像データとの差が大きい場合に、過電流（プリチャージ電流もしくはディスチャージ電流）を印加し、 0階調または低階調の場合にプリチャージ電圧（プログラム電圧と同義あるいは類似）を印加する構成（方式）も例示される。

また、 1 Hまたは複数 H前のソース信号線電位（画像データ）から、特定階調範囲の画素にプリチャージ電圧（プログラム電圧と同義あるいは類似）あるいは過電流（プリチャージ電流もしくはデイスチャージ電流）を印加する構成（方式）も例示される。

以上のように、本発明の駆動方式は、本明細書で記載した駆動方式を組み合わせて用いることができることは言うまでもない。たとえば、図 1 2 7〜図 1 4 3、図 2 9 3、図 3 1 1、図 3 1 2、図 3 3 9〜図 3 4 4で説明したプリチャージ電圧（プログラム電圧と同義あるいは類似）駆動などと、図 3 8 1〜図 4 2 2、図 4 7 7〜図 4 8 4などで説明した過電流（プリチャージ電流もしくはデイスチャージ電流）駆動などは組み合わせることができる。

電流プリグラム方式では、ソース信号線 1 8の寄生容量が課題となる。ソース信号線の寄生容量は、表示画面 1 4 4内で均一ではない。一般的に画面に周辺部で寄生容量は大きく、中央部で小さい。これは、図 5 2 4に図示するように、ソースドライバ回路（ I C) 1 4から表示領域 1 4 4に配線するソース信号線 1 8の配置により寄生容量が変化して形成されるためと思われる。ソースドライバ回路（ I C) 1 4から表示領域 1 4 4間（図 5 2 4では Aの領域）では、ソース信号線 1 8が斜めに配置されるものがある。

表示領域 1 4 4の中央部のソース信号線 1 8 f 、 1 8 gはソースドラィバ回路（ I C) 1 4から直線的に配置される。したがって、ソース信号線 1 8 f 、 1 8 gの寄生容量は比較的小さくなる。表示領域 1 4 4の周辺部のソース信号線 1 8 a、 1 8 b、 1 8 m、 1 8 ηはソースドライバ回路（ I C) 1 4から斜めに配置される。したがって、ソース信号線 1 8 a、 1 8 b、 1 8 m、 1 8 ηの寄生容量は、ソース信号線 1 8 f 、 1 8 gの寄生容量より大きくなる。

ソース信号線 1 8の寄生容量が異なると、電流プログラム時のプログラム電流 I wがソース信号線位置に対応して変化する。特に、この現象は低階調領域で発生する。つまり、画面中央部 (線対称) から画面周辺部にかけて、輝度傾斜が発生する。

この課題に対して本発明は、図 5 2 4のように、ソース信号線 1 8に絶縁膜 3 2を形成し、この絶縁膜 3 2上にコンデンサ電極 5 1 9 1 (図 5 1 9も参照のこと）が形成されている。図 5 1 9でも説明したが、コンデンサ電極 5 1 9 1はソース信号線 1 8の下層などに形成してもよいことは言うまでもない。

図 5 2 2は図 5 24の A箇所の平面図である。図 5 2 2 ( a ) の k箇所が表示パネルの中央部である（図 5 24の k位置を参照のこと）。 k 箇所の断面図（k k ' ) を図 5 2 3 ( b ) に示す。図 5 2 2 ( a ) の j 箇所が表示パネルの周辺部である（図 5 2 4の j位置を参照のこと）。 j 箇所の断面図（ j j ' ) を図 5 2 3 ( a ) に示す。

図 5 2 3でも明らかなように、図 5 2 3 ( b ) のコンデンサ電極 5 1 9 1 とソース信号線 1 8 とのオーバーラップは、図 5 2 3 ( a ) のコンデンサ電極 5 1 9 1 とソース信号線 1 8 とのオーバーラップよりも大きい。したがって、図 5 2 3 (b) のコンデンサ容量の方が、図 5 2 3 ( a ) のコンデンサ容量よりも大きい。したがって、図 5 2 2 ( a ) における k点のコンデンサ容量の方が、 j 点のコンデンサ容量よりも大きい。以上の構成を採用あるいは実現することにより図 5 24の k点のコンデンサ容量と j 点のコンデンサ容量とを一致させることができる。したがつて、低階調での電流プログラム駆動時であっても、画面 1 44に輝度傾斜が発生することはない。

以上の実施例は、コンデンサ電極 5 1 9 1の電位を一定にする構成であった。コンデンサ容量をソース信号線 1 8位置によって変化させることが、以上の実施例だけでなく、図 5 2 2 (b ) の構成によっても実現できる。図 5 2 2 ( b ) は図 5 2 2 ( a ) の等価回路図である。図 5 2 2 ( a ) の L部が細く作製されているため、等価的に抵抗 Rが接続された状態になる（図 5 2 2 (b ) ) 。

したがって、図 5 2 2 ( b ) の B点に電圧を印加すると、 B点から A 点、 B点から C点にかけて電位傾斜が発生する。したがって、 B点付近ではコンデンサ容量が増加し、 A点おょぴ C点では、 B点に対して相対的にコンデンサ容量が低下する。したがって、図 5 24における j 点（ソース信号線 1 8 の寄生容量が大きい）と k点（ソース信号線 1 8 の寄生容量が小さい）とのトータルのコンデンサ容量が一致する。

図 5 2 2 ( b ) の A点、 C点、 B点など電圧を印加する位置に応じてソースドライバ回路（ I C ) 1 4から各ソース信号線 1 8をみたコンデンサ容量を変化あるいは変更することができる。したがって、画面の輝度傾斜を補正することができ、また、意図的に輝度傾斜を発生させることもできる。

図 5 2 2では、ソース信号線 1 8上にコンデンサ電極 5 1 9 1を形成するとした。しかし、本発明はこれに限定するものではない。本発明の意図は、ソースドライバ回路（ I C ) 1 4から各ソース信号線 1 8を見た時、寄生容量（寄生容量に限定するものではない。コンデンサ成分であればよい）が各ソース信号線 1 8で略一致あるいは極力等しくなるように構成するものである。

したがって、図 5 2 2のように、ソース信号線 1 8上にコンデンサ電極 5 1 9 1を形成または配置する構成が一例である。他に、隣接したソース信号線 1 8間に第 1 の電極を形成し、形成した第 1 の電極を所定電位とすることによりソース信号線 1 8 とこの第 1の電極の間に電磁結合させて、コンデンサを構成してよい。第 1の電極の形状、'位置を画面 1 4 4の中央部と周辺部で変化させることにより、ソース信号線 1 8のコンデンサ容量を均一化させることができる。

隣接したソース信号線 1 8間に溝を形成し、基板 3 0を介して隣接したソース信号線 1 8が電磁結合することを変化あるいは調整することができる。溝を長くすることにより、隣接したソース信号線間の電磁結合は小さくなり、該当ソース信号線 1 8間にコンデンサ容量は小さくなる。また、溝を深くすることにより、隣接したソース信号線間の電磁結合は小さくなり、該当ソース信号線 1 8間にコンデンサ容量は小さくなる。逆に基板 3 0に形成する溝を短くすること.により、隣接したソース信号線間の電磁結合は相対的に大きくなり、該当ソース信号線 1 8間にコンデンサ容量は大くなる。また、溝を浅くすることにより、隣接したソース信号線間の電磁結合は相対的に大きくなり、該当ソース信号線 1 8間にコンデンサ容量は相対的に大きくなる。

図 5 1 9、図 5 1 2において、コンデンサ電極 5 1 9 1を形成するとしたが、これに限定するものではない。たとえば、力ソード電極 3 6でコンデンサ電極 5 1 9 1を形成してもよレ、。もしくは、カソード電極 3 6の形成プロセスで、コンデンサ電極 5 1 9 1を形成してもよい。

以上のように、電流駆動方式などにおいて、ソース信号線 1 8の寄生容量が、略均一になるように表示パネル（アレイ）を構成したことに特徴を有する。また、寄生容量を制御または可変できることに特徴と有する。また、これらの表示パネル（アレイ）の駆動方法に特徴を有する。以下、本発明の E L表示パネルまたは E L表示装置もしくはその駆動方法などを用いた装置などについて説明をする。以下の装置は、以前に説明した本発明の装置または方法を実施する。図 1 2 6は情報端末装置の一例としての携帯電話の平面図である。筐体 1 2 6 3にアンテナ 1 2 6 1、テンキー 1 2 6 2などが取り付けられている。 1 2 6 2などが表示色切換キーあるいは電源オンオフ、フレームレート切り替えキーである。

キー 1 2 6 2を 1度押さえると表示色は 8色モードに、つづいて同一キー 1 2 6 2を押さえると表示色は 4 0 9 6色モード、さらにキー 1 2 6 2を押さえると表示色は 2 6万色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスィツチとする。なお、別途表示色に対する変更キーを設けてもよい。この場合、キー 1 2 6 2は 3つ（以上）となる。キー 1 2 6 2はプッシュスィッチの他、スライドスイッチなどの他のメカニカルなスィッチでもよく、また、音声認識などにより切換るものでもよい。たとえば、 4 0 9 6色を受話器に音声入力すること、たとえば、「高品位表示」、「 4 0 9 6色モード」あるいは「低表示色モード」と受話器に音声入力することにより表示パネルの表示画面 1 4 4に表示される表示色が変化するように構成する。これは現行の音声認識技術を採用することにより容易に実現することができる。表示色の切り換えは、 F R C ,プリチヤ一ジ駆動などによっても実施できる。 F R Cあるいはプリチャージ駆動の実施例は以前に説明しているため省略する。

また、表示色の切り替えは電気的に切換るスィッチでもよく、表示パネルの表示部 1 4 4に表示させたメニューを触れることにより選択するタツチパネルでも良い。また、スィッチを押さえる回数で切換る、あるいはクリックポールのように回転あるいは方向により切換るように構成してもよい。

1 2 6 2は表示色切換キーとしたが、フレームレートを切換るキーなどとしてもょレ、。また、動画と静止画とを切換るキーなどとしてもよい。また、動画と静止画とフレームレートなどの複数の要件を同時に切り替えてもよい。また、押さえ続けると徐々に（連続的に）フレームレートが変化するように構成してもよい。この場合は発振器を構成するコンデンサ C、抵抗 Rのうち、抵抗 Rを可変抵抗にしたり、電子ボリゥムにしたりすることにより実現できる。また、コンデンサはトリマコンデンサとすることにより'実現できる。また、半導体チップに複数のコンデンサを形成しておき、 1つ以上のコンデンサを選択し、これらを回路的に並列に接続することにより実現してもよい。

本発明の表示パネル（表示装置）において、ブライトネス調整は、 d u t y比制御（図 1 9〜図 2 7、図 5 4などを参照のこと）あるいは基準電流比制御（図 6 0、図 6 1、図 64、図 6 5などを参照のこと）などにより実施する。特に、図 6 5で説明した基準電流比制御回路の構成では、スィッチ 6 4 2を切り換えることにより、ホワイトバランスを維持したまま、表示画面 1 44の明るさをリユアに制御あるいは調整することができるので好ましい。プライトネス調整はコントローラ回路（ I C) 7 6 0によるソフト的制御でもよく、表示パネルの表示部 1 44に表示させたメニューを触れることにより選択するタツチスィッチなどによる調整でもよい。また、外光の強さをホトセンサで検出し、オートマチックに調整する方式でもよい。以上の事項は、コントラスト調整などにも適用できることは言うまでもない。また、 d u t y比制御にも適用できることは言うまでもない。

表示パネルに重要な機能は、複数のフォーマツトの画像を表示できることである。たとえば、デジタルビデオカメラ（DVC) では、 NT S Cと P A L画像を表示できるようにする必要がある。以下、 1つのパネルに複数フォーマットの画像を表示する方法について説明をする。なお、説明を容易にするため、表示パネルは横 3 20 RGB X^24 0 ドットの QVGAパネルであるとし、 NT S C画像と PAL画像をこの QVG Aの画素数のパネルで表示するとして説明をする。 .

図 1 54は本発明の実施の形態におけるビューフアインダの断面図である。伹し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図 1 5 4において、接眼力パーを省略している。以上のことは他の図面においても該当する。

ボデー 1 2 6 3の裏面は暗色あるいは黒色にされている。これは、 E L表示パネル（表示装置） 1 2 6 4から出射した迷光がポデー 1 2 6 3 の内面で乱反射し表示コントラストの低下を防止するためである。ま'た、表示パネルの光出射側には位相板 ( /4板など) 3 8、偏光板 3 9などが配置されている。このことは図 3、図 4でも説明している。

接眼リング 1 5 4 1には拡大レンズ 1 5 4 2が取り付けられている。観察者は接眼リング 1 5 4 1をボデー 1 2 6 3内での揷人位置を可変して、表示パネル 1 2 6 4の表示画面 1 44にピントがあうように調整する。

また、必要に応じて表示パネル 1 2 6 4の光出射側に正レンズ 1 54 3を配置すれば、拡大レンズ 1 5 4 2に入射する主光線を収束させることができる。そのため、拡大レンズ 1 5 4 2のレンズ径を小さくすることができ、ビューファインダを小型化することができる。

図 1 5 5はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部 1 5 5 2とビデオかメラ本体 1 2 6 3 と具備し、撮影レンズ部 1 5 5 2とビューフアインダ部 1 2 6 3 とは背中合わせとなっている。また、ビューファインダ（図 1 54も参照） 1 2 6 3には接眼力パーが取り付けられている。観察者（ユーザー）はこの接眼力パー部から表示パネル 1 2 6 4の表示画面 1 44を観察する。

一方、本発明の E L表示パネルは表示モニターとしても使用されている。表示部 1 44は支点 1 5 5 1で角度を自由に調整できる。表示部 1 44を使用しない時は、格納部 1 5 5 3に格納される。

スィッチ 1 5 5 4は以下の機能を実施する切り替えあるいは制御スィツチである。スィッチ 1 5 5 4は表示モード切り替えスィッチである。スィッチ 1 5 5 4は、携帯電話などにも取り付けることが好ましい。この表示モード切り替えスィッチ 1 5 54について説明をする。

本発明の駆動方法の 1つに N倍の電流を E L素子 1 5·に流し、 1 Fの 1 ZMの期間だけ点灯させる方法がある。この点灯させる期間を変化させることのより、明るさをデジタル的に変更することができる。たとえば、 N = 4として、 E L素子 1 5には 4倍の電流を流す。点灯期間を 1 /Mとし、 M = l、 2、 3、 4と切り替えれば、 1倍から 4倍までの明るさ切り替えが可能となる。なお、 M = l、 1 . 5、 2、 3、 4、 5、 6などと変更できるように構成してもよい。

以上の切り替え動作は、携帯電話、モニターなどの電源をオンしたときに、表示画面 1 4 4を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。また、ユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。しかし、高い輝度で表示し続けると E L素子 1 5は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。さらに、高輝度で表示させる場合は、ユーザーがポタンと押すことにより表示輝度を高くできるようの構成しておく。

したがって、ユーザーがボタン 1 5 5 4で切り替えできるようにしておく力、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を 5 0 %、 6 0 %、 8 0 %とユーザーなどが設定できるように構成しておくことが好ましい。

なお、表示画面 1 4 4はガウス分布表示にすることが好ましい。ガウス分布表示とは、中央部の輝度が明るく、周辺部を比較的暗くする方式である。視覚的には、中央部が明るければ周辺部が暗くとも明るいと感じられる。主観評価によれば、周辺部が中央部に比較して 7 0 %の輝度を保っておれば、視覚的に遜色ない。さらに低減させて、 5 0 %輝度としてもほぼ、問題がない。本発明の自己発光型表示パネルでは、以前に説明した N倍パルス駆動（N倍の電流を E L素子 1 5に流し、 1 の 1 ZMの期間だけ点灯させる方法）を用いて画面の上から下方向に、ガウス分布を発生させている。

具体的には、画面の上部と下部では Mの値と大きくし、中央部で Mの値を小さくする。これは、ゲートドライバ回路 1 2のシフトレジスタの動作速度を変調することなどにより実現する。画面の左右の明るさ変調は、テーブルのデータと映像データとを乗算することにより発生させている。以上の動作により、周辺輝度（画角 0. 9 ) を 5 0 %にした時、 1 0 0 %輝度の場合に比較して約 2 0 %の低消費電力化が可能である。周辺輝度（画角 0. 9 ) を 7 0 %にした時、 1 0 0 %輝度の場合に比較して約 1 5 %の低消費電力化が可能である。

ガウス分布は、基準電流を変化させること（たとえば、画面の中央部で基準電流比を大きくし、画面の上下部で基準電流比を小さくする）、 d u t y比を変化させること（たとえば、画面の中央部で d u t y比を大きくし、画面の上下部で d u t y比を小さくする）、プリチャージ電流あるいはプリチャージ電圧などを変化させることによっても実現できることはいうまでもない。

なお、ガウス分布表示はオンオフできるように切り替えスィッチなどを設けることが好ましい。たとえば、屋外などで、ガウス表示させると画面周辺部が全く見えなくなるからである。したがって、ユーザーがポタンで切り替えできるようにしておく力設定モードで自動的に変更できる力外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、周辺輝度を 5 0 %、 6 0 %、 8 0 %とュ一ザ一などが設定できるように構成しておくことがこのましい。

液晶表示パネルではパックライトで固定のガウス分布を発生させている。したがって、ガウス分布のオンオフを行うことはできない。ガウス分布をオンオフできるのは自己発光型の表示デバイス特有の効果である。図 3で説明したように、カソード電極 3 6はアルミからなる薄膜で形成または構成される。アルミからなる薄膜は鏡面性を有し、反射率が高いため鏡として利用できる。したがって、 E L表示パネルは、表面は画面 1 4 4として画像表示に利用し、裏面は鏡として利用することができる。ただし、乾燥剤 3 7は力ソード 3 6から鏡面を遮光しないように、使用領域の周辺部に配置する。

図 3 2 5は本発明の表示装置の断面図である。図 3 2 5は表面を画像表示画面 1 4 4として利用（B方向からみる）し、 A方向から見ることにより鏡として利用できるように構成した本発明の表示装置である。表示パネル 1 2 6 4は支点 1 5 5 1で回転できるように構成されている。したがって、パネル 1 2 6 4の保持角度によって、鏡として利用したり、モニターとして利用したりすることを容易に実現できる。

また、図 3 2 6は鏡として利用したり、モニターとして利用したりできる表示装 ¾の第 2の実施例である。図 3 2 6 ( a ) が E L表示パネルをモニターとして使用している状態であり、図 3 2 6 ( c ) が鏡として利用している状態である。図 3 2 6 ( b ) はモニター使用状態から鏡使用状態もしくは鏡使用状態からモニター使用状態への変更状態である。図 3 2 6 ( a ) ではパネル 1 2 6 4の格納部 1 5 6 1 にパネル 1 2 6 4が格納されている。鏡として使用する時には、図 3 2 6 ( b ) に図示するように、パネル 1 2 6 4を格納部 1 5 6 1力、ら取り出し、支点 1 5 5 1で回転させてパネル 1 2 6 4の表と裏とをひつくり返す。その後、表示パネル 1 2 6 4の鏡面（力ソード 3 6面）を上にして格納部 1 5 6 4内に格納する（図 3 2 6 ( c ) ) 。モニターとして使用する時には、図 3 2 6 ( b ) に図示するように、パネル 1 2 6 4を格納部 1 5 6 1から取り出し、支点 1 5 5 1で回転させてパネル 1 2 6 4の表と裏とをひつくり返す。その後、表示パネル 1 2 6 4の画素電極 3 5を上にして格納部 1 5 6 4内に格納する（図 3 2 6 ( a.) ) 。なお、以上の実施例は、図 3に図示するように、光を B方向から取り出す構成の場合である。図 4のように A側から光を取り出す場合は、逆の関係になることは言うまでもない。

フレームレートが所定の時、室内の蛍光灯などの点灯状態と干渉してフリッ力が発生する場合がある。つまり、蛍光灯が 6 0 H zの交流で点灯しているとき、 E L表示素子 1 5がフレームレート 6 0 H zで動作していると、微妙な干渉が発生し、画面がゆつくりと点滅しているように感じられる場合がある。これをさけるにはフレームレートを変更すればよい。本発明はフレームレートの変更機能を付加している。また、 N倍パルス駆動（N倍の電流を E L素子 1 5に流し、 1 Fの 1 ZMの期間だけ点灯させる方法）において、 Nまたは Mの値を変更できるように構成している（図 2 3、図 54 ( a ) 〜（ c ) なども参照のこと）。

また、図 3 1 7に図示するようにフレームレートに応じて画面の分割数を可変できるように構成することが好ましい。フレームレートが低い時は、図 54 ( c ) に図示するように分割数（非点灯領域 1 9 2を複数に分割して画面 1 44を構成する）を多くする。フレームレートが高い時は、図 5 4 ( a ) に図示するように、非点灯領域.1 9 2は一括して画面 1 44に挿入する。

たとえば、地上波のデジタルモパイルテレビの伝送フレームレートは 1 5 H zである。この時は、フレームレートが低いため、図 54 ( c ) に図示するように非点灯領域 1 9 2を複数に分割する必要がある。しかし、現在の地上波のアナ口グテレビの伝送フレームレートは 6 0 H zである。この時は、フレームレートが高いため、図 54 ( a ) に図示するように非点灯領域 1 9 2を一括して揷入し、動画表示性能を確保することが好ましい。つまり、用途あるいは受信信号により分割数を変更あるいは可変させる。

図 3 1 7では、フレームレート 6 0〜 4 5 H zでは分割数 1 (非表示領域 1 9 2は 1つ（図 5 4 ( a ) の状態））である。フレームレート 4 5以下では分割数 1 0 (非表示領域 1 9 2は 1 0つの状態））である実施例である。なお、分割数はフレームレートだけでなく、周囲の輝度（明るさ）、画像の内容（静止画、動画など）、装置の用途（モパイル、据え置きなど）などに応じて、自動であるいは手動であるいはプログラムブルに変更あるいは可変もしくは設定できるように構成することが好ましい。以上の事項は本発明の他の実施例においても適用されることは言うまでもない。

以上の機能をスィツチ 1 5 5 4で実現できるようにする。スィッチ 1 5 5 4は表示画面 1 4 4のメニューにしたがって、複数回おさえることにより、以上に説明した機能を切り替え実現する。

なお、以上の事項は、携帯電話だけに限定されるものではなく、テレビ、モニターなどに用いることができることはいうまでもない。また、どのような表示状態にあるかをユーザーがすぐに認識できるように、表示画面にアイコン表示をしておくことが好ましい。以上の事項は以下の事項に対しても同様である。

本実施の形態の E L表示装置などはビデオカメラだけでなく、図 1 5 6に示すような電子力メラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体 1 5 6 1に付属されたモニター 1 4 4として用いる。カメラ本体 1 5 6 1にはシャツタ 1 5 6 3の他、スィッチ 1 5 5 4が取り付けられている。

本発明の E L表示パネルは、 3 D (立体）表示装置にも採用できる。図 6 0 5、図 6 0 6は本発明の 3 D表示装置の説明図である。図 6 0 5 に図示するように、 2枚の E L表示パネル（E L表示ァレ.ィ） 3 0 a、 3 0 bは対面して配置されている。また、表示パネル 3 0 aの画素電極 1 5 a と、表示パネル 3 0 bの画素電極 1 5 b とは対面する位置に配置されている。 2枚の E L表示パネルの間隔は隔離柱 6 1 6 1で保持されている。隔離柱 6 1 6 1は表示領域 1 4 4の周囲に配置され、リング状の形状をしている。ガラスなどの無機材料で構成されている。隔離柱 6 1 6 1は圧膜技術、塗布技術、印刷技術などで形成または構成してもよい。また、アレイ基板 3 0をェヅチング技術あるいは研磨技術を用いて表示領域 1 4 4などを掘り下げることにより形成してもよい。

隔離柱 6 1 6 1は l mm以上 8 mm以下の厚みである。特に、隔離柱 6 1 6 1は 3 mm以上 7 mm以下の厚みにすることが好ましい。隔離柱 6 1 6 1は封止樹脂 6 1 6 2でパネル 3 0 a、 3 0 bに貼り付けられている。空間 6 1 6 3には必要に応じて乾燥剤が配置あるいは形成または構成される。

表示パネル 3 0 aの画素電極 1 5 a と、表示パネル 3 0 bの画素電極 1 5 b とは、異なる画像あるい同一の画像を表示する。画像は A方向から観察する。したがって、 E L表示パネル 3 0 aは透過型である必要がある。画素電極 1 5 aを介して表示パネル 3 0 bの画素電極 1 5 bに表示される画像を観察する必要があるからである。表示パネル 3 0 bは透過型であっても、反射型であってもよい。

表示パネル 3 0 aの表示画像 1 4 4 aは、表示パネノレ 3 0 bの表示画層 1 4 4 bよりも明るく（輝度を高く）表示させる。表示画像 1 4 4 a と表示画像 1 44 b との輝度差を発生させることにより、 A側から見た画像が立体的に見える。輝度差は、 1 0 %以上 8 0 %以下にするとよい。特に、 2 0 %以上 6 0 °/₀以下にするとよい。

図 6 0 6 fま、 2つの表示パネル 3 0の画像表示状態の説明図である。コントローラ回路（ I C) 7 6 0は表示パネル 3 0 aのソースドライバ回路（ I C ) 1 4 aなどと、表示パネル 3 0 bのソースドライバ回路（ I C ) 1 4 bなどを制御して画像を制御し、表示画像 1 4 4 a と 1 4 4 b とで 3 D表示を実現する。

以上は表示パネルの表示領域が比較的小型の場合であるが、 3 0インチ以上と大型となると表示画面 1 4 4がたわみやすい。その対策のため、本発明では図 1 5 7に示すように表示パネルに外枠 1 5 7 1をつけ、外枠 1 5 7 1をつりさげられるように固定部材 1 5 7 4で取り付けている。この固定部材 1 5 7 4を用いて、壁などに取り付ける。

しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部 1 5 7 3を配置し、複数の脚 1 5 7 2で表示パネルの重量を保持できるようにしている。

脚 1 5 7 2は Aに示すように左右に移動でき、また、脚 1 5 7 2は B に示すように収縮できるように構成されている。そのため、狭い場所であっても表示装置を容易に設置することができる。

図 1 5 7のテレビでは、画面の表面を保護ブイルム（保護板でもよい）で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが 1つの目的である。保護フィルムの表面には A I Rコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況（外光）が写り込むことを抑制している。

保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム'間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。

また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲル状のァクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入する.ことも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。

保護フィルムをしては、ポリカーボネートフィルム（板）、ポリプロピレンフィルム（板）、アクリルフィルム（板）、ポリエステルフィルム（板）、 P V Aフィルム（板）などが例示される。その他エンジニアリング樹脂フィルム（A B Sなど）を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フエノール樹脂、アクリル樹脂で 0 . 5 m m以上 2 . O m m以下の厚みでコ一ティングすることも同様の効果がある。また、これらの樹脂表面にェンボス加工などをすることも有効である。

また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。

以上の実施例は、本発明の表示パネルなどを表示装置として用いるものであった。しかし、本発明はこれに限定するものではない。図 5 7 3 は、情報発生装置として用いるものである。図 1 4などで説明したように、ゲートドライバ回路 1 2に入力する信号（特に S T信号）により、図 5 4、図 4 3 9、図 4 6 9で説明したように、非点灯領域 1 9 2 と点灯領域 1 9 3を発生することができる。点灯領域 1 9 3は該当画素 1 6の E L素子 1 5が発光している領域である。つまり、ゲート信号線 1 7 bにオン電圧が印加され、図 1 の画素構成では、トランジスタ l i d がオン状態となっている領域である。非点灯領域 1 9 2は該当画素 1 6 の E L素子 1 5に電流が流れていない領域である。つまり、ゲート信号線 1 7 bにオフ電圧が印加され、図 1の画素構成では、トランジスタ 1 1 dがオフ状態となっている領域である。

ソースドライバ回路（ I C ) 1 4から表示領域 1 4 4に白ラスター表示の信号が印加されているとする。ゲートドライバ 1 2 bを制御することにより、表示領域 1 4 4にストライプ状（画素行単位で点灯、非点灯制御されるため）に点灯領域 1 9 3 と非点灯領域 1 9 2を発生させることができる。図 5 7 3に図示するように、ゲートドライバ回路 1 2 bの制御によりバーコード表示を実現できる。

ゲートドライバ回路 1 2 aの S T 1端子には、 1 フレームに 1回のスタートパルスが印加される。ゲートドライバ回路 1 2 bの S T 2端子には、パーコード表示に対応させてスタートパルスが印加される。通常の印刷物のバーコ一ドと異なる点は、表示領域 1 4 4の各パーコード表示位置が水平走査信号に同期して移動する点である。

したがって、図 5 7 2に図示するように、 E L表示パネル 5 7 2 3の表示領域 1 4 4に、 1画素行の点灯状態を検出できるホトセンサ 5 7 2 1を配置または形成すれば、ホトセンサ 5 7 2 1を固定した状態で、 1 / ( 1秒間のフレーム数 '画素行数）のレートでバーコードの表示状態を検出できる。ホトセンサ 5 7 2 1で検出したデータはデコーダ（パーコード解読器） 5 7 2 2により電気信号に変換され解読されて情報になる。

表示パネルが大型になるとソース信号線 1 8の寄生容量も大きくなる。したがって、電流プログラムが困難になりやすい。この課題に対しては、図 2 6 4に図示するように、ソースドライバ回路 1 2を画面 1 4 4の上下に配置する。また、ソース信号線 1 8 の本数も 2倍（1 8 a 、 1 8 b ) とする。以上のように構成することにより、ソースドライバ回路（ I C ) 1 4 aが奇数画素行にプログラム電流を印加し、ソースドライバ回路（ I C) 1 4 bが偶数画素行にプログラム電流を印加するように構成することができる。

したがって、従来は 1画素を選択し、プログラム電流を印加する期間は 1 H期間であつたが、図 2 6 4の構成では、 2画素行を同時に選択し、プログラム電流を印加することができるため、各画素行にプログラム電流 I wを印加できる期間は 2 H期間にすることができる。そのため、十分なプログラム電流の書き込み期間を確保することができ、パネルサイズが大型になっても良好な電流プログラムを実現できる。なお、以上の事項は電圧プログラム方式にも適用できることはいうまでもない。

図 2 6 4のように駆動しても、本発明の d u t y比制御などを適用できる。たとえば、図 2 6 5であれば、画素書き込み側のゲートドライバ回路 1 2 aは 2本のゲート信号線 1 7 aを選択し、 2本ずつ選択位置を走査していく。一方、 E L選択側のグートドライバ回路 1 2 bは 1画素行を順次（つまり、 1本のゲート信号線 1 7 bを順次選択する）選択する。

したがって、電流プログラム側は複数グート信号線 1 7 aを選択して電流プログラムを実施し、 d u t y制御側は従来と同様に 1本のゲート信号線 1 7 bを制御して d u t y比制御を実現する。なお、以上の事項は基準電流比制御などにも適用できることは言うまでもない。

画面は分割してもよい。 2分割には、画面の中央部で上下に分割する構成と、図 2 64、図 5 5 9に図示するように一画素列ごと（複数画素列でもよい）に分割する構成がある。図 5 5 9では、ソースドライバ回路（ I C) 1 4 aにはソース信号線 1 8 aが接続されている。ソース信号線 1 8 aは偶数画素行の画素が接続されている。また、ソースドライパ回路（ I C) 1 4 bにはソース信号線 1 8 bが接続されている。ソース信号線 1 8 bは奇数画素行の画素が接続されている。電流駆動の特徴として、複数の出力端子を短絡するだけでプログラム電流を加算できるという特徴がある。たとえば、第 1 の端子が 1 0 μ A を出力しており、第 2の端子が 2 0 Aを出力している場合、第 1の端子と第 2の端子を短絡した出力は、 1 0 + 2 0 = 3 0 Aとなる。電圧駆動では複数の出力端子を短絡することができない。たとえば、第 1の端子が 1 Vを出力しており、第 2の端子が 2 Vを出力している場合、第 1 の端子と第 2の端子を短絡した出力は、ショート状態になり破壊されるだけである。

以上のように、電流駆動（電流制御方式）の場合は、 .出力端子をショ一トしても問題が発生しない。この特徴ある効果を応用することにより容易に階調数を増大させることができる。図 5 6 0はその実施例である。以下、図面を参照しながら、本発明の実施例について説明をする。

図 5 6 0は、本発明のソースドライバ回路（ I C ) の構成図である。図 5 6 0において、 4 3 1 cはトランジスタ群である。トランジスタ群 4 3 1 cの 1は単位トランジスタ 1 5 3が 1個で形成されていることを示している。また、 1は 1階調分のプログラム電流を出力し、最下位ビットが該当する。

図 5 6 0のトランジスタ群 4 3 1 cに示す 2は単位トランジスタ 1 5 3が 2個で形成されていることを示している。また、 2階調分のプログラム電流を出力し、第 2ビットが該当する。同様に 4は単位トランジスタ 1 5 3が 4個で形成されていることを示している。また、 4階調分のプログラム電流を出力し、第 3ビットが該当する。同様に 8は単位トランジスタ 1 5 3が 8個で形成されていることを示している。 8階調分のプログラム電流を出力し、第 5ビットが該当する。 1 6·は単位トランジスタ 1 5 3が 1 6個で形成されていることを示している。また、 1 6は階調分のプログラム電流を出力し、第 5ビット目が該当する。同様に 3 2は単位トランジスタ 1 5 3が 3 2個で形成されていることを示している。また、 3 2は階調分のプログラム電流を出力し、第 6 ビット目が該当する。したがって、トランジスタ群 4 3 1 cで 6 4階調のプログラム電流出力を行うことができる。

本発明のソースドライバ回路（ I C) は、 1つの出力端子 1 5 5ごとに 1つのトランジスタ群 4 3 1 cが形成（構成）されている。電流駆動の特徴として、複数の出力端子を短絡するだけでプログラム電流を加算できるという特徴がある。したがって、複数の出力端子からの出力を組み合わせることにより、階調数を増加させることが容易である。たとえば、 1出力が 6 4階調であれば、 2つの出力を組み合わせると 6 4 + 6 4 _ 1 = 1 2 7階調を実現できる。なお、一 1するのは、 0階調目があるからである。なお、説明を容易にするため、本発明のソースドライバ回路（ I C) は基本的には 6 4階調で 1 2 8出力であるとして説明をする。

したがって、 1 2 8出力の 6 4階調のドライバ I C 1 4は、 6 4出力の 1 2 7階調のドライバ I Cとして用いることができる。図 5 6 0はその実施例である。 2つの出力間にスィッチ（SW) 5 6 0 1が配置されている。ドライノ I C 1 4を 6 4階調として用いる時は、スィッチ 5 6 0 1はオープン状態として用いる。 1 2 7階調として用いる時は、スィツチ 5 6 0 1はクローズ状態で用いる。スィッチは、アナログスィッチである。また、スィッチ 5 6 0 1は I C 1 4のコント口ール端子のロジック信号によりオープン、クローズ制御できるように構成されている。図 5 6 0ではスィツチ 5 6 0 2 a、 5 6 0 2 bをクローズ状態として用いれば、 1 2 8出力の 6 4階調ドライバとして用いることができる。スィッチ 5 6 0 1 をクローズにする。かつ、スィッチ 5 6 0 2 a をクローズにし、スィッチ 5 6 0 2 bをオープンにすれば、端子 1 5 5 a より 1 2 7階調のプログラム電流を出力することができる。したがって、ソース信号線 1 8 a に接続された画素 1 6 (図示せず）にプログラム電流を印加することができる。この時、ソース信号線 1 8 bにはプログラム電流を印加することはできない。しかし、スィッチ 5 6 0 2 a とスイツチ 5 6 0 2 bを交互にクローズとオープンを制御すれば、隣接した出力端子 1 5 5 a、 1 5 5 に交互にプログラム電流を出力することができる。交互に切り換えるとともに、グート信号線 1 7の走査と同期をとる。したがって、ソース信号線 1 8 a と 1 8 bにプログラム電流を印加することができる。ビット入力である。したがって、

なお、ソース信号線 1 8 a と 1 8 bを切り換える必要がない時（当初から 1 2 7階調のソースドライバ回路（ I C ) として使用する時など）は、図 5 6 2のように使用する。このときは、スィッチ 5 6 0 2は不要である。

各トランジスタ群 4 3 1 cは 6 ビット入力である。したがって、 6 4 階調あるいは 6 3階調目までは、トランジスタ群 4 3 1 c 1には階調数に応じて 6 ビット入力し、トランジスタ 4 3 1 c 2への入力 6 ビットはすべて 0 とする。 6 4階調あるいは 6 5階調目からは、トランジスタ群 4 3 1 c 1には階調数に応じて 6 ビット入力し、トランジスタ 4 3 1 c 2への入力 6 ビットはすべて 1 とする（ 6 3階調分のプログラム電流を加算する）。なお、トランジスタ群 4 3 1 c 2は 6 3個の単位トランジスタ 1 5 3を一括動作させる。

図 5 6 0では、 2つの電流出力段（ 4 3 1 cなど）を組み合わせることにより、 1 2 7階調の電流出力を行う。しかし、 1 2 8階調には 1階調分不足している。これは、トランジスタ群 4 3 1 c を構成する単位トランジスタ 1 5 3が 6 3個しかないためである。したがって、 2つのトランジスタ群 4 3 1 cを組み合わせても単位トランジスタ 1 5 3は 1 2 6個となる。したがって、階調 0の時は、単位トランジスタ 1 5 3の動作数を 0 としても、 1 2 7階調までしか表現できない。

図 5 6 1はこの課題を解決する構成である。トランジスタ群 4 3 1 c 2に、 1単位分の選択単位トランジスタ 5 6 1 1を付加（形成または配置）している。 1 2 8階調として用いる場合（ 6 4階調以上で用いる場合）は、この選択単位トランジスタ 5 6 1 1を動作させる。トランジスタ群 4 3 1 c 2は 6 4個の単位トランジスタ 1 5 3で構成されることになる。トランジスタ群 4 3 1 c 2は 6 4個の単位トランジスタ 1 5 3を一括動作させる。 1 2 8階調以下（未満）の場合は、トランジスタ群 4 3 1 c 2の単位トランジスタ 1 5 3はすべて非動作状態であり、 1 2 8 階調以上の場合は、トランジスタ群 4 3 1 c 2の単位トランジスタ 1 5 3を動作させる。したがって、トランジスタ群 4 3 1 c 2は最初から単位トランジスタ 1 5 3が 6 4個から構成されているものを用いても良い。トランジスタ群 4 3 1 c 1の単位トランジスタ 1 5 3は階調数に応じてビットに対応して変化させる。

ソースドライバ回路（ I C) 1 4は、 6 4階調を表現する 6 3個の単位トランジスタ 1 5 3あるいは 6 3個の単位トランジスタ 1 5 3 と 1個の選択単位トランジスタ 5 6 1 1からなる標準トランジスタ群 4 3 1 を、スタンダードセルとして構成しておく。このスタンダードセルを複数個レイアウトすることにより、容易に任意の階調のソースドライバ回路（ I C) を形成.（構成）することができる。なお、スタンダードセルは、単位トランジスタ 1 5 3が 6 3個に限定するものではなく、 1 2 7個、 2 5 5個の単位トランジスタ 1 5 3から構成されるものであっても良いことはいうまでもない。

以上の実施例は、 6 4階調おょぴ 1 2 8階調の場合である。本発明はこれに限定するものではない。たとえば、 2 5 6階調の場合は、図 5 6 3のように構成すればよい。 2つの出力間にスィッチ（SW) 5 6 0 1 が配置されている。ドライバ I C 1 4を 6 4階調として用いる時は、スイッチ 5 6 0 1はオープン状態として用いる。 2 5 6階調として用いる時は、スィッチ 5 6 0 1はクローズ状態で用いる。スィッチ 5 6 0 1は I C 1 4のコント口ール端子の口ジック信号によりオープン、クローズ制御できるように構成されている。

以上の実施例では、 1 4はソースドライバ回路（ I C) であるとして説明したが、これに限定するものではない。たとえば、ソースドライバ回路（ I C) 1 4は低温ポリシリコン技術、高温ポリシリコン技術、 C G S技術などで形成したソースドライバ回路（ I C ) 1 4であってもよい。つまり、ソースドライバ回路（ I C) 1 4は基板 3 0に直接形成したものを用いてもよい。以上の事項は、以下の実施例に対しても同様でめ ₀

ここで、主として図 5 6 4を参照しながら、ソース信号線 1 8の一端に接続された第 1のソースドライバ回路 1 4 a と、ソース信号線 1 8の他端に接続された第 2のソースドライバ回路 1 4 b とを具備し、第 1 のソースドライバ回路 1 4 aおよび第 2のソースドライバ回路 1 4 bは、階調に対応した電流を出力する、 E L表示装置について説明する。

図 5 6 0力、ら図 5 6 3は、 1つのソースドライバ回路（ I C) (回路） 1 4を各ソース信号線 1 8に対応して接続する構成である。しかし、本発明はこれに限定するものではない。たとえば、図 5 6 4に図示するように、 1つのソース信号線の両端に本発明のソースドライバ回路（ I C) (回路） 1 4を接続してもよい。

各ソース信号線 1 8には、一端にはソースドライバ回路（ I C) 1 4 aが接続されており、他端にはソースドライバ回路（ I C) 1 4 bが接続されている。ソースドライバ回路（ I C) 1 4 aのトランジスタ群 4 3 1 c 1は単位トランジスタ 1 5 3力 S 6 3個で構成されている。ソースドライバ回路（ I C) 1 4 bのトランジスタ群 4 3 1 c 2は単位トランジスタ 1 5 3が 6 3個と選択単位トランジスタ 5 6 1 1が 1個で構成されている。

なお、トランジスタ群 4 3 1 c 2は、 6 4個の単位トランジスタ 1 5 3で構成してもよい。また、トランジスタ群 4 3 1 c 2は 6 4個の単位トランジスタ 1 5 3がすべて動作するか、もしくは非動作状態の 2モードしかない。したがって、単位トランジスタ 1 5 3の 6 4倍の大きさのトランジスタで形成してもよい。

以上のように構成すれば、トランジスタ群 4 3 1 c 1は 6 4階調まで入力データに応じて対応する単位トランジスタ 1 5 3が動作し、トランジスタ 4 3 1 c 2は 6 4階調以上で一括して動作する。

つまり、図 5 6 4の構成では、 6 4階調を表現できるソースドライバ回路（ I C) 1 4 a をソース信号線 1 8の一端に接続し、ソース信号線の他端に、ソースドライバ回路（ I C) 1 4 aのトランジスタ群 4 3 1 c 1 を構成する単位トランジスタ 1 5 3数 + 1の単位トランジスタ 1 5 3 からなるトランジスタ群 4 3 1 c 2を接続している。ソースドライバ回路（ I C ) 1 4 bは単位トランジスタ 1 5 3の 6 4倍のトランジスタで構成してもよい。

つまり、単位トランジスタ 1 5 3が 6 3個からなるソースドライバ回路（ I C) 1 4 a と単位トランジスタ 1 5 3が 6 4個からなるソースドライバ回路（ I C) 1 4 bを用いることにより容易に 1 2 8階調を実現できる。なお、単位トランジスタ 1 5 3が 6 3個からなるソースドライパ回路（ I C) 1 4 aを 2個用いる場合は、 1 2 7階調を表現できる。画像表示としては 1 2 7階調でも 1 2 8階調でも実用上は差がない。したがって、単位トランジスタ 1 5 3が 6 3個からなるソースドライバ回. 路（ I C) 1 4 aを 2個用いても良い。

6 4階調以下（未満）の場合は、トランジスタ群 4 3 1 c 2の単位トランジスタ 1 5 3はすべて非動作状態であり、 6 4階調以上の場合は、トランジスタ群 4 3 1 c 2の単位トランジスタ 1 5 3を動作させる。したがって、トランジスタ群 4 3 1 c 2は最初から単位トランジスタ 1 5 3が 6 4個から構成されているものを用いても良い。トランジスタ群 4 3 1 c 1の単位トランジスタ 1 5 3は階調数に応じてビットに対応して変化させる。したがって、 6 4階調のソースドライバ回路（ I C) 1 4 を複数個用いることにより、多階調表示を実現することができる。

1 2 8階調以上の場合は、ソースドライバ回路（ I C) 1 4のトランジスタ群 4 3 1 cの単位トランジスタ 1 5 3を 6 4個以上で構成すればよい。図 5 6 4の構成により、階調数が少ないソースドライバ回路（ I C) (回路） 1 4を用いて、容易に多階調表示を実現できる。このことは、複数の出力端子を短絡するだけで、出力電流を加算できるという電流駆動方式の特徴ある効果を応用したものである。

• なお、図 5 6 4の実施例は、 1つのソース信号線 1 8に 2つのソースドライバ回路（ I C) 1 4の出力端子を接続した実施例であった。しかし、本発明はこれに限定するものではない。 1つのソース信号線 1 8に 3つ以上のソースドライバ回路（ I C) 1 4の出力端子を接続してもよいことは言うまでもない。また、図 5 6 4の構成に図 5 6 0のスィッチ 5 6 0 1の技術的思想を導入してもよいことは言うまでもない。

表示パネルが 1 6 ： 9のワイドタイプの画面 1 4 4に 4 ： 3の画面を表示する時は、図 2 7 0 ( a ) のように 1 6 ： 9の画面の端に 4 ： 3の画面 1 4 4 aを表示する。残りの画面 1 4 4 bには O S D (オンスクリーンディスプレイ）の表示を行う。オンスクリーンディスプレイの表示 1 4 4 b と画面 1 4 4 aの表示とはあらかじめ映像信号として合成しておくことが好ましい。

また、図 2 7 0 ( b ) のように 1 6 ： 9の画面の中央部に 4 ： 3の画面 1 4 4 aを表示する。残りの画面 1 4 4 b 1、 1 4 4 b 2には O S D (オンスクリーンディスプレイ）の表示を行う。オンスクリーンデイスプレイの表示 1 4 4 b と画面 1 4 4 aの表示とはあらかじめ映像信号として合成しておくことが好ましい。

図 3 2 7に図示するように、コントローラ I C (回路） 7 6 0はパネルモジュール内に配置または構成された電^モジュール 3 2 7 2とソースドライバ回路（ I C) 1 4などを制御する。なお、電源モジュール 3 2 7 2の構成、動作などは図 1 1 9、図 1 2 0、図 1 2 1、図 1 2 2、図 1 2 3、図 1 2 4、図 1 2 5、図 2 5 1、図 2 6 2、図 2 6 3、図 2 6 8、図 2 8 0などで説明したので説明を省略する。また、パネルなどの構成、動作についても以前に説明したので説明を省略する。

電源モジュール 3 2 7 2はリチウムパッテリー 3 2 7 1から電力が供給される。電源モジュール 3 2 7 2は V g h電圧、 V g 1電圧、 V d d 電圧、 V s s電圧など（以降、これらの電圧をパネル電圧と呼ぶ）を発生する。パネル電圧の発生タイミングはコントローラ回路（ I C) 7 6 0の ON/O F F信号で制御される。一方、コントロール回路 7 6 0の電源は、本体回路から供給される。したがって、本発明の表示装置を有する機器は、まず、コントロール I C 7 6 0に電源電圧が供給されて動作し、コントロール I C 7 6 0の起動後、電源モジュール 3 2 7 2はコントロール I C 7 6 0からの ON /O F F信号により、パネル電圧を発生する。発生したパネル電圧は、ゲートドライバ回路 1 2、ソースドラィパ回路（ I C) 1 4、パネルの V d d、 V s s電圧として印加される。以上のように構成することにより、本体回路とパネルモジュール間の配線数を少なくすることができる。本発明の機器は、本体回路には、少なくともコントローラ回路（ I C) 7 0とバッテリー 3 2 7 1を有している。したがって、パネルモジュールと本体回路とは、 RGBの映像信号などを伝送する差動信号の配線 2本、パネルモジュール 3 2 7 2の電圧を供給する V c c、 GND配線の 2本、電源モジュール 3 2 7 2をオンオフ制御する信号線の 1本の計 5本（以上）を有している。

図 3 6 7は図 3 2 7の変形例である。コントロール I C 7 6 0は P L L回路 3 6 1 1 aを有しており、差動信号の同期をとる。赤緑青（R G B) と制御データ（D) である R G B D,は差動信号として 1対のペア信号線で伝送される（図 8 0〜図 8 2、図 2 9 2、図 3 2 7〜図 3 3 1などを参照のこと）。 RGB D信号の同期信号も同様に C LK差動信号として 1対のペア信号線で伝送される。また、 RGB D信号にスタート（ 1 組の最初位置）を示すために差動信.号の S t信号が 1対のペア信号線で伝送される。なお、 S t信号は差動信号とする必要はなく、 CMO Sや TT Lのロジック信号として伝送してもよレ、。

電源回路 3 2 7 1にはバッテリー（図示せず）から V c c電圧を GN Dの 2ラインにより電力が印加され、コントローラ回路（ I C) 7 6 0 からは電源回路 3 2 7 1のオンオフ信号（ON/OF F)が印加される。図 3 6 7は RGB Dを 1対の差動信号として伝送する構成であつたが、本発明はこれに限定するものではなく、図 3 6 1に図示するように、赤の映像データ（RD AT A) を 1対の差動信号とし、緑の映像データ（G DATA) を 1対の差動信号とし、青の映像データ（B DATA) を 1 対の差動信号としてもよい。各 RGBの差動信号には、プリチャージビットを付加する。つまり、赤の RD AT Aは赤の該当データをプリチヤージするか否かのビット P r Rビットを付加（RDATA 8ビット + P r R l ビット）する。緑の G DAT Aは赤の該当データをプリチャージするか否かのビット P r Gビットを付加（ G D A T A 8ビット + P r G 1 ビット）する。青の B DAT Aは青の該当データをプリチャージするか否かのビット P r Bビットを付加（ B D A T A 8ビット + P r B 1 ビッ b ) する。

図 3 7 1に図示するように、 DATA (RD AT A, G DATAなど）と同期をとる C L Kは同一の周波数になるようにしている。つまり、 C LKの立ち上がりと立下りで DAT A内容を識別する。このような D A T Aと C L Kの関係を保つことにより周波数を定常的にし、不要輻射を低減している。

図 3 5 7は、図 3 7 1に加えて、 S t信号との関係を記載したものである。 C LK、 S T、映像信号の RGBもしくは（RGBD) (図 8 0 〜図 8 2、図 2 9 2、図 3 2 7〜図 3 3 1などを参照のこと）も O V (G ND) を中心に D i f f 電圧の振幅で送出（伝送）される。なお、振幅としての D i f f 電圧は図 3 6 8〜図 3 7 0の回路構成で設定あるいは可変もしくは調整される。

図 3 5 7に図示するように、映像信号としての RGBと同期をとる C L Kは同一の周波数になるようにしている。つまり、 C LKの立ち上がりと立下りで DAT A内容を識別する。このような: DATAと C LKの関係を保つことにより周波数を定常的にし、不要輻射を低減している。一方、 S t信号は、 C L Kの 2倍の幅を持ち、 C LKの立ち上がりまたは立下りで検出する。〇 1^は？ 1^ 1^回路 3 6 1 1で位相制御される。. 以上のように差動信号は送出され、送受信が行われる。

本発明の差動信号あるいは信号の伝送で特徴的なのは、 RGBの映像信号に加えて、プリチャージの判断ビッドを有している.点である。このことは、図 7 6〜図 7 8などで説明している。したがって、図 3 5 9に図示するように、 R、 G、 Bデータにプリチャージのビット（P r ) を有している。

図 3 5 9 ( a ) は映像データが 1 0ビットの場合である。映像データの 1 0ビット（D 9〜D 0) に加えてプリチャージビット（R r ) がある。また、最上位ビットにコマンドか映像データかを識別する D Z Cビットを有している。 DZCビットが 1の時、以下のデータ領域のビットはコマンドであることを示す。コマンドについては、通常水平ブランキング期間あるいは垂直ブランキング期間に伝送される。このコマンドなどについては、図 3 2 9、図 3 3 1などで説明をしているので説明を省略する。 D/Cビットが 0の時、映像データであることを示し、映像データ（ 8ビットまたは 1 0ビット）とプリチヤ一ジ電圧（プログラム電圧）の判断ビット（P r ) がデータとして伝送される。

図 3 5 9 ( b ) は映像データの 8ビット（D 7〜D 0 ) の場合である。図 3 5 9 ( a ) と同様に映像データに加えてプリチャージビット（R r ) がある。また、最上位ビットにコマンドか映像データかを識別する DZ Cビットを有している点は図 3 5 9 ( a ) と同様である。 D/Cビットが 0の時、映像データであることを示し、映像データ（8ビット）とプリチャージ電圧（プログラム電圧）の判断ビット（P r ) がデータとして伝送される。

図 3 5 9のデータが図 3 5 7の C LKに同期して伝送される。また、 1画素に対応する R G Bの映像データあるいは 1画素に対応する R GB の映像データ +制御データ Dを周期として、 S T信号が伝送される。図 3 64は、 R画素 P r ビット + R映像データ、 G画素 P r ビット + G映像データ、 B画素 P r ビット + B映像データ、制御データを 1組として S T信号を伝送する実施例である。

図 3 6 5は 1 1 ビットの制御データごとに S T信号を伝送する実施例である。制御データは 2ビットのアドレスデータ（A 1、 A 2 ) とプリチャージビット（P r ) と 8ビットデータ（D 7〜D 0) から構成されている。アドレスデータ（A l、 A 2 ) である A ( 1 ： 0) が 0の時は、データ（ 7 ： 0 ) は制御データ（図 3 2 9、図 3 3 1などで説明をしているので説明を省略する）であることを示す。また、 A ( 1 ： 0) が 1 の時は、データ（ 7 : 0) は Rの映像データであることを示す。 A ( 1 ： 0) 力 S 2の時は、データ（ 7 : 0) は Gの映像データであることを示す。 A ( 1 ： 0) が 3の時は、データ（ 7 : 0) は Bの映像データであることを示す。なお、 P r ビットは制御データあるいは映像データの一部として伝送してもよいことは言うまでもない。

図 3 6 6は、図 3 6 4に類似する。図 3 6 6 ( b ) は、映像データ（プリチャージビットを含む） RGBを、 R、 G、 B、 R、 G、 B、 R、 G、

B と伝送する構成である。図 3 6 6 ( a ) は、必要に応じて制御データ Dを伝送する構成である。したがって、図 3 6 6 ( b ) のように画像伝送期間にちょうど画像データが伝送されている場合は、図 3 6 6 ( a ) のように制御データが挿入されることにより、水平ブランキング期間まで画像データなどが伝送されることになる。しかし、図 3 6 4のように制御データの期間をあらかじめ確保する必要が無い点、水平ブランキング期間を有効に利用している点から、図 3 6 6 ( a ) の伝送効率は高い。

図 3 6 2は映像データをビット展開して伝送する方式である（図 3 6 4などは 1画素単位で映像データを伝送している）。図 3 6 2において、データの開始位置 Aで示すように、 Rのプリチャージビット P r R、 G のプリチャージビット P r G、 Bのプリチャージビット P r B、 Rの映像データの 7ビット目（最上位ビット）、 Gの映像データの 7ビット目 (最上位ビット）、 Bの映像データの 7ビット目（最上位ビット）、 R の映像データの 6ビット目、 Gの映像データの 6 ビット目、 Bの映像データの 6ビット目、 Rの映像データの 5ビット目、 Gの映像データの 5 ビット目、 Bの映像データの 5ビット目、の映像データの 0ビット目（最下位ビット）、 Gの映像データの 0ビット目（最下位ビット）、 Bの映像データの 0ビット目（最下位ビット）、次の画素の Rのプリチャージビット P r R、 Gのプリチャージビット P r G、 Bのプリチャージビット P r B、尺の映像データの 7ビット目（最上位ビット）、 Gの映像データの 7ビット目（最上位ビット）、 Bの映像データの 7ビット目（最上位ビット）、と伝送される。図 3 6 3は映像データを制御データ Dと画像データとを順次伝送する方式である。 RGBのプリチャージビット P r と画像データ、制御データを伝送している。まず、 Rの P r と 8ビットの画像データ（R ( 7 ： 0 ) ) 、 Gの P r と 8ビットの画像データ（G ( 7 ： 0) ) 、 Bの P r と 8ビットの画像データ（B ( 7 ： 0) ) 、制御データ D ( 9 : 0) を 1周期として伝送する。次は、次の画素の Rの P r と 8ビットの画像データ（R (7 : 0) ) 、 Gの P r と 8ビットの画像データ（ G ( 7 ： 0 ) )、 Bの P r と 8ビットの画像データ（ B ( 7 ： 0 ) ) 、制御データ D ( 9 ： 0) を 1周期として伝送する。

以上のように本発明は、多種多様な実施例がある。共通している点は、 P rデータを伝送している点である。なお、 P rデータは制御コマンド内にビットとして含めてもよいことは言うまでもない。

以上の実施例は、プリチャージ電圧を制御するビットを差動信号など（差動信号に限定するものではない）でソースドライバ回路（ I C) 1 4などに伝送する実施例であった。しかし、本発明はこれに限定するものではない。図 3 8 1〜図 4 2 2では、過電流駆動の実施例について説明した。図 3 8 9、図 3 9 1、図 3 9 2 ( b ) 、図 4 0 2などでは、過電流の大きさ、過電流に印加期間を制御する信号あるいは符号について説明した。

図 4 2 3などは、図 3 8 9、図 3 9 1、図 3 9 2 ( b ) 、図 4 0 2などで説明した過電流の大きさ、過電流に印加期間を制御する信号あるいは符号を伝送するインターフヱース仕様、フォーマットである。なお、過電流のデータあるいは制御符号の伝送以外の事項は、図 8 0〜図 8 2、図 2 9 6、図 3 1 9、図 3 2 0、図 3 2 7〜図 3 3 7、図 3 5 7、図 3 5 9〜図 3 7 2に説明しているので、省略をする。これらの図面で説明した事項が図 4 2 3〜図 4 2 6、図 4 7 7〜図 4 8 4に適用される。また、図 4 2 3〜図 4 2 6で説明した事項は本発明の他の実施例にも適用されることは言うまでもない。

図 4 2 3では、過電流の制御符号 Kが伝送されている。基本的には図

3 6 2に過電流の制御符号 K (赤画素用は K r、緑画素用は K g、青画素用は K b ) である。なお、 Kについては、図 3 9 1、図 3 9 2などで説明をしているので省略する。ただし、伝送する符号あるいはデータは Kに限定されるものではない。例えば、図 4 0 2の Tなどでもよレ、。つまり、過電流駆動に関係するデータあるいは符号もしくは制御信号を、差動信号などで伝送するのが本発明の技術思想である。以上の事項は図

4 24〜図 4 2 6に対しても同様に適用される。

図 4 24は、基本は図 3 6 1の伝送方法あるいは伝送形式もしくは伝送方式に、過電流の制御符号 K (赤画素用は K r、緑画素用は K g、青画素用は K bなど）を付加した構成である。なお、 Kについては、図 3 9 1、図 3 9 2などで説明をしているので省略する。ただし、伝送する符号あるいはデータは Kに限定されるものではない。例えば、図 40 2 の Tなどでもよい。つまり、過電流駆動に関係するデータあるいは符号もしくは制御信号を、差動信号などで伝送するのが本発明の技術思想である。図 4 24では、過電流に関するデータなどをツイストペア一の差動信号で伝送している。また、 DD AT Aに示すように、プリチャージ電圧などの制御信号なども伝送している。

図 4 2 5は、 C L K、 Rデータと Rの過電流制御信号（R + Κ r ) 、

Gデータと Gの過電流制御信号（G + K g) 、 Bデータと Bの過電流制御信号（B +K b ) 、ゲートドライバ回路などの制御データ（D) をッイストペア一の差動信号で伝送した実施例である。ソースドライバ回路 ( I C) 1 4の右シフトのスタートパルス（S THR) 、ソースドライパ回路（ I C) 1 4の左シフトのスタートパルス（ S TH L) 、ゲートドライバ回路（ I C) 1 2の上下反転制御信号（R L) 、映像データなどのロード信号（LD) を TT Lあるいは CMO Sレベル信号で伝送した実施例である。

図 4 2 6は、 C LK、映像データ、制御データと過電流制御信号（R GB D+) をツイストペア一の差動信号で伝送した実施例である。ソースドライバ回路（ I C) 1 4の右シフトのスタートパルス（ S THR)、ソースドライバ回路（ I C) 1 4の左シフトのスタートパルス（S TH L) 、ゲートドライバ回路（ I C) 1 2の上下反転制御信号（R L) 、映像データなどのロード信号（LD) を T T Lあるいは CMO Sレベル信号で伝送した実施例である。

図 4 3 2も本発明の表示装置における伝送フォーマットである。図 4 3 2 ( a ) は、 R G B各 8ビットのデータにそれぞれプリチャージビット Pを付加レた構成である。 R画素のプリチャージをするかしないかの判定ビット P rに連続して、 Rの第 1画素データ R 1 ( 7 : 0) を伝送し、 G画素のプリチャージをするかしないかの判定ビット P gに連続して、 Gの第 1画素データ G 1 ( 7 ： 0) を伝送し、 B画素のプリチヤ一ジをするかしないかの判定ビット P bに連続して、 Bの第 1画素データ B 1 ( 7 : 0) を伝送する。以下、同様に、 R画素のプリチャージをするかしないかの判定ビット P rに連続して、 Rの第 2素データ R 2 ( 7 ： 0 ) を伝送し、 G画素のプリチャージをするかしないかの判定ビット P gに連続して、 Gの第 2素データ G 2 ( 7 ： 0) を伝送し、 B画素のプリチャージをするかしないかの判定ビット P bに連続して、 Bの第 2素データ B 2 ( 7 : 0) を伝送する。

つまり、 P r、 R 1 ( 7 : 0) 、 P g、 G 1 ( 7 : 0) 、 P b、 B 1 ( 7 : 0) 、 P r、 R 2 ( 7 : 0) 、 P g、 G 2 ( 7 : 0) 、 P b、 B 2 ( 7 : 0) 、 P r、 R 3 ( 7 : 0) +、 P g、 G 3 ( 7 : 0) 、 P b、 B 3 ( 7 : 0) 、 P r、 R 4 ( 7 : 0) 、 P g、 G 4 ( 7 : 0) 、 P b、 B 4 ( 7 : 0) 、 P r、 R 5 ( 7 : 0) 、 P g、 G 5 ( 7 : 0) 、 P b、

B 5 (7 : 0) と伝送する。

図 4 3 2 ( b ) は、 RGB各 8ビットのデータ内にそれぞれプリチヤ一ジビット Pを多重した構成である。 R画素のプリチャージをするかしないかの判定ビット P rは、 R 1 ( 7 : 0) ビット内に多重される。プリチャージビットは、 R 1データの M S Bなどを使用する。プリチヤ一ジ電圧などを印加する画像データは、低階調の場合であり、 MS Bは使用していないからである（0である）。したがって、プリチャージを行う時は、 M S Bビットを 1にして、該当映像データプリチャージを実施することを示すようにする。ソースドライバ I C内で、プリチャージビットを抜き出し、プリチャージ動作を実施する。

以下、同様に G画素のプリチャージをするかしないかの判定ビット P gは、 G 1 ( 7 ： 0 ) ビット内に多重され、 B画素のプリチャージをするかしないかの判定ビット P bは、 B 1 ( 7 ： 0) ビットに多重化される。つまり、 R 1 ( 7 : 0) 、 G 1 ( 7 : 0) 、 B 1 ( 7 : 0) 、 R 2 ( 7 : 0) 、 G 2 ( 7 : 0) 、 B 2 ( 7 : 0) 、 R 3 ( 7 : 0) 、 G 3 ( 7 : 0) 、 B 3 ( 7 : 0) 、 R 4 ( 7 : 0) 、 G 4 ( 7 : 0) 、 B 4 (7 : 0) 、 R 5 ( 7 : 0) 、 G 5 ( 7 : 0) 、 B 5 ( 7 : 0)

R n ( 7 : 0) 、 G n ( 7 : 0) 、 B n ( 7 : 0) と伝送する。

R、 G、 Bの映像データは、それぞれ独立したツイストペア一線で伝送することに限定するものでもない。図 4 3 3はその実施例である。図 4 3 3 ( a ) 、（b ) 、（ c ) 、 ( d ) はそれぞれ差動信号におけるッィストペア一線を示している。ツイストペア一線（ a ) は、 Rデータの上位 8ビット（R ( 9 ： 2 ) ) を伝送している。ッイストペア一線（b ) は、 Rデータの上位 8ビット（G ( 9 ： 2) ) を伝送している。また、ツイストペア一線（ c ) は、 Bデータの上位 8ビット（B ( 9 ： 2 ) ) を伝送している。ツイストペア一線（ d) は、コマンドデータ CMと、 Rデータの下位 2ビット (R ( 1 ： 0 ) ) 、 Gデータの下位 2ビット (G

( 1 ： 0) ) 、 Bデータの下位 2ビット（ B ( 1 ： 0 ) ) を伝送している。

図 3 6 7、図 3 6 1の実施例では、差動信号を送出する側に P L L回路 3 6 1 1を配置または構成した実施例であった。しかし、本発明はこれに限定するものではない。図 3 6 0に図示するように、受信側（図 3 6 0ではソースドライバ回路（ I C) 1 4 )' にも P L L回路 3 6 1 1 b を配置または形成してもよい。送信側と受信側に P L L回路 3 6 1 1を配置し、差動信号としての DAT Aの周期数（ 1組の個数）を送受信側で設定しておけば、より少ない信号線で、高速の差動信号データを伝送することができる。

図 3 6 0において、 P L L 3 6 1 1 bは DATAの周期（開始位置）を示す C LKを用いて、差動信号 DAT Aの 1周期内にデータ数の発振を行い、差動信号としての DATAをデコードしてパラレル信号に変換する。

本発明では、差動信号の送出側と受信側でィンピーダンスを変化あるいは調整するできるように公正している。差動信号は振幅が大きいほど、伝送距離を長くすることができる。しかし、振幅が大きいと伝送電力が大きくなる。差動信号を定電流で出力する場合は、差動信号を受信する方でインピーダンスを高くすれば、振幅を高くすることができる。したがって、伝送する電流が小さくとも差動信号を受信することが可能になる。しかし、ノイズに弱くなる。

以上のことから、差動信号を伝送する距離、伝送に要する電力から差動信号の振幅、ィンピーダンスを設定あるいは調整することができることが好ましい。図 3 6 8〜図 3 7 0はその実施例である。

図 3 6 8は差動信号の受信側の回路構成である。ソースドライバ回路

( I C) 1 4内にインピーダンス設定回路 3 6 8 2を有している。インピーダンス設定回路 3 6 8 2は抵抗値（インピーダンス値）が異なる R

(図 3 6 8では R l、 R 2、 R 3、 R 4 ) と前記 Rを選択するスィッチ S (図 3 6 8では S l、 S 2、 S 3、 S 4 ) で構成されている。ソースドライバ回路（ I C) 1 4の信号入力端子 R S E Lに印加された信号あるいは電圧により、 1つ以上のスィッチ Sがオンし、抵抗 Rが選択される。差動信号の入力端子 2 8 8 3には選択された抵抗 Rが接続されることになる。

本発明では差動信号配線には定電流を流す。したがって、抵抗 Rの値により、端子 2 8 8 3 a と 2 8 8 3 b間に発生する差動信号の振幅値を変更することができる。つまり、伝送距離などに応じて差動信号の振幅調整をすることが可能である。

図 3 6 9は他の実施例である。内蔵抵抗 R Xは可変できるように構成されている。可変を行う構成として、以前に説明した電子ポリゥム 5 0 1などが例示される。その他、トリミングによっても調整することができる。図 3 7 0は送信側の構成例である。端子 2 8 8 4 c と端子 2 8 8 4 d 間に可変電圧源あるいは固定電圧を入力するように構成している。端子 2 8 8 4 c 2 8 8 4 dに入力する電圧により、コントローラ回路（ I C ) 7 6 0内部の定電流回路の電流出力を変化できるように構成している。この操作により、端子 2 8 8 4 a、 2 8 8 4 bから出力される差動信号の電流を変更できる。

なお、図 3 6 8などにおいて、ソースドライバ回路（ I C ) 1 4内の抵抗 Rを R S E L信号などで選択する（切り換える）としたが本発明はこれに限定するものではない。たとえば、図 3 7 2のように、 I Cマスクで接続を変更してもよい。

図 3 7 2は、ソースドライノ I C 1 4に抵抗 R 1、 R 2、 R 3をあらかじめ形成あるいは構成しておき、 I C 1 4を製造する際に、最終マスク（アルミ配線形成用）を変更することにより、端子 2 8 8 3に接続される抵抗を変化させた実施例である。つまり、抵抗 Rと端子 2 8 8 3 とを接続するアルミ配線を変更することにより、端子 2 8 8 3 ( 2 8 8 3 a、 2 8 8 3 b ) に接続されるインピーダンスを切り換えている。

図 3 7 2 ( a ) は抵抗 R 1 と R 3からなる並列インピーダンスを端子 2 8 8 3に接続した構成である。図 3 7 2 ( b ) は抵抗 R 3からなる並列ィンピーダンスを端子 2 8 8 3に接続した構成である。

なお、以上の事項は、図 3 7 0の実施例にも適用できることは言うまでもない。コントローラ回路（ I C ) 7 6 0に複数の定電流源をあらかじめ形成あるいは構成しておき、 I C 7 6 0を製造する際に、最終マスク（アルミ配線形成用）を変更することにより、端子 2 8 8 4から出力される定電流を変更する。

差動信号は図 3 2 8に図示するように、本体回路の A信号（判別信号）の Hと Lに同期して出力される。 A信号が Lの時は、プログラム電圧（V R、 VG、 V B ) が出力され、 A信号が H.の時は、プログラム電流（ I R、 I G、 I B) が出力される。なお、プログラム電圧、プログラム電流の出力動作などに関しては、図 1 2 7〜図 1 4 3、図 2 9 3、図 3 3 8などで説明をしているので説明を省略する。

また、映像信号としてのプログラム電流（ I R、 I G、 I B) およびプログラム電圧（VR、 VG、 V B ) と、データ信号 DM、 D Sが伝送される。つまり、差動信号は、 R映像信号、 G映像信号、 B映像信号、 Dデータ信号の 4相が多重される（VR、 I R、 VG、 I G、 VB、 I

B、 DM、 D S、 VR、 I R、 ) 。なお、映像のプランキング期間は、図 3 3 0に図示するように、 DMと D S信号が連続して伝送される。

データである D Mの 8または 1 0ビットデータはコマンドである。データである D Sの 8または 1 0ビットデータは制御データである。図 3 2 9は DMの一例である。 DMは水平同期信号（HD) 、垂直同期信号 (V D) などを表す。一例として、 DM= 1では HD信号である。 DM = 2では VD信号である。 DM = 3は画面の映像の上下を反転させる U D信号である。また、 DM= 4は画面 1 44の映像の左右を反転させる R L信号である。

同様に、 DM= 5は、 Rのプリチャージ時間（P R— t i m e ) を示し、 DM= 6は、 Gのプリチャージ時間（P G— t i m e ) を示し、 D M= 7は、 Bのプリチャージ時間（P B— t i m e ) を示す。 DM= 8 は、 Rの基準電流（基準 I一 R) を示し、 DM= 9は、 Rの基準電流（基準 I — G) を示し、 DM= 1 0は、 Rの基準電流（基準 I一 B) を示す。また、 DM= 1 0は、ゲートドライバ回路 1 2のスタートパルスなどの出力タイミングを示している。以上のように、 DMはコマンドとして指定するデータである。なお、プリチャージ時間は、 T T Lあるいは C M O Sのロジックの波形信号などで、コントローラ回路（ I C) 7 6 0などからソースドライバ回路（ I C) 1 4に印加してもよいことは言うまでもない。例えば、ロジックの波形信号の Hレベルの期間に、プリチャージ電圧（プリチヤージ電流）がソース信号線 1 8に印加され、ロジックの波形信号の Lレベルの期間は、プリチャージ電圧（プリチャージ電流）がソース信号線 1 8に出力されないように制御あるいは構成される。また、プリチヤ一ジ時間は点灯率により制御（可変）してもよいことは言うまでもない。点灯率が低い時は、低階調の画素が多いことを意味している。したがつて、プリチャージ時間を長くする。逆に点灯率が高い時は、高階調の画素が多いことを意味している。この場合は、プログラム電流の書き込み不足は発生しないか、もしくは目立たない（認識されない）。したがつて、プリチャージ時間は短くてもよい。

図 3 3 1は D S信号の内容例を図示している。 DM= 9の時は、ゲートドライバ回路 1 2の制御信号である。 D Sの 8ビットは、 e x . 1のように各ビットの配置が決められている。 b i t 0は、ゲートドライバ回路 1 2 aのィネーブル信号（ENB L 1 ) である。 b i t 1は、ゲートドライバ回路 1 2 aのクロック信号（C LK 1 )である。 b i t 2は、ゲートドライバ回路 1 2 aのスタート信号（S T 1 ) である。また、 b i t 4は、ゲートドライバ回路 1 2 bのイネ一プル信号（E N B L 2 ) である。 b i t 5は、ゲートドライバ回路 1 2 bのクロック信号（C L K 2 ) である。 b i t 6は、ゲートドライバ回路 1 2 bのスタート信号 ( S T 2 ) である。また、 e x . 3に示すように、 DM= 8の時は、 D S信号は、 Rの基準電流の大きさをデータとして示す。上のように、 D Sは DMで指定されたデータである。

以上の実施例は、信号を差動信号として伝送するとし T説明した。もちろん、差動信号の標準フォーマットである R S D Sで伝送してもよいことは言うまでもない。図 5 0 5は、一例としてプリチャージ信号、映像信号などを R S D S信号フォーマツトで伝送している例である。なお、 R S D Sフォーマットであっても、本発明は、伝送するデータの手順、形式に新規性を有している。また、いかに説明する事項は、以前に説明した本発明においても適用できることは言うまでもない。たとえば、図 3 6 0〜図 3 6 6、図 3 8 9〜図 3 9 4、図 4 3 2、図 4 3 3などに適用できる。

また、以下の実施例では、電流プリチャージを 3ビットとし、電流プリチャージ期間を 6種類としているが、これに限定するものではない。 6以上でも 6以下でもよい。また、プリチャージ信号（R P 0〜 2、 G P 0〜 2、 B P 0〜 2)は、電流プリチャージに限定するものではなく、電圧プリチャージでもよい。

なお、以下の実施例において、データなどはツイストペア一線などを用いて差動信号（R S D S、 LVD S、ミニ L VD Sなど）として転送するとして説明するがこれに限定するものではない。ロジック信号である CMO S レベルあるいは TT Lレベルの信号で転送レてもよい。この場合は、ッイストペア一線を用いる必要がないことはいうまでもない。本発明は、データなどをシリアルで伝送し、シリアル一パラレル変換部 3 6 8 1などでパラレル信号に変換する点に特徴がある。したがって、データなどの転送（伝送）は、差動信号に限定するものないことは言うまでもない。もちろん、電流信号だけでなく、電圧信号でもよいことは言うまでもない。また、有線信号だけでなく、無線信号（電波、赤外線などの光信号）で転送してもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用される。

図 5 0 5、図 5 0 6などにおいて、クロックは、データを立ち上がりおよび立下りでラッチする。したがって、. クロックの周波数は、データ転送速度の 1 /2である。 Rデータは、 2つの差動のツイストペア一線を用いる。 Gデータおょぴ Bデータも、 2つの差動のツイストペア一線を用いる。図 5 0 5はデータ転送時を示した図面であり、図 5 0 6はコマンド転送時を説明する図面である。

図 5 0 5の実施例では、過電流などの電流プリチャージを指定するビットを 3ビットとしている。映像データは、 RGB各 8ビットの例である。 Rデータは、 B期間に、 3つのプリチャージ指定データ（R P 0、 R P 1、 R P 2 ) と、 C ZDデータ (なお、 C/D = Hとしている。 ) を伝送する。 C/Dデータは、コマンドとデータとの切り替え符号である。 C/D = Lの時は、ツイストペア一線 (伝送線) で伝送される信号が、コマンド信号（制御信号）であることを示す。 C/D = Hの時は、ツイストペア一線（伝送線）で伝送される信号が、データ信号（映像信号、プリチャージ指定信号）であることを示す。したがって、図 5 0 5 では、データを転送している状態であるから、 C/D = Hとしている。プリチャージ指定信号は、 3ビットであるから、 8通りを表現できる。この 8通りの指定信号の一例を図 5 1 4に図示している。図 5 1 4の表において、 I P Cは電流プリチャージを示している。 VP Cは電圧プリチャージを示している。電流プリチャージ I P Cは、指定信号 I S = 0 および 7の時、 I P Cは常に Lレベルである。つまり、電流プリチヤ一ジ期間は 0であるため、結果として電流プリチャージは実施されない。指定信号 I S = 0の時は、電圧プリチャージ V P Cも常に Lレベルである。つまり、電圧プリチャージ期間は 0であるため、結果として電圧プリチャージは実施されない。したがって、指定信号 I S = 0の時は、電流プリチャージも電圧プリチャージも実施されない。結果として指定信号 I S = 0の時は、通常の電流プログラム駆動が実施される（図 1 3 0などの B期間の説明を参照のこと）。

指定信号 I S = 7の時は、電流プリチャージ I P Cは常に Lレベルであるが、電圧プリチャージ V P Cは実施される。つまり、電圧プリチヤージのみが実施される。結果として電圧プリチャージは実施された後、通常の電流プログラム駆動が実施される（図 1 2 9などの 1 Hに A期間と B期間が実施する実施例の説明を参照のこと）。

指定期間 I S = 1の時は、電圧プリチャージ V P Cが実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 1が選択され実施される。各電流プリチャージパルスの長さは、図 5 0 6のコマンド転送時に設定される（図 5 0 7も参照のこと）。電流プリチャージパルス 1では設定された期間の間、過電流駆動が実施される。つまり、大きな書き込み電流がソース信号線 1 8に印加される。この実施例としては、図 4 1 0 ( a l ) ( a 2 ) ( a 3 ) が該当する。つまり、プリチャージ電圧 V 0がソース信号線 1 8に印加されて、ソース信号線 1 8に電位が V 0電圧にリセット（初期化電圧：一定電位あるいは固定電位）される (図 4 1 0 ( a 1 ) ) 。次にあるいはプリチャージ電圧^同時に、過電流電圧 I dがソース信号線 1 8に印加される（図 4 1 0 ( a 2 ) ) 。なお、図 4 8 4などとその説明も参照されたい。

図 4 1 0 ( a 2 ) のように、プリチャージ電圧 V 0と同時に、プリチヤージ電流 I dを印加してもよいし、プリチャージ電圧印加期間とプリチャージ電流印加期間が重ならないように（プリチャージ電圧印加期間が完了（終了）してから、プリチャージ電流を印加する）駆動してもよいことは言うまでもない。また、図 4 1 0 (b l ) 〜図 4 1 0 (b 3) 、図 4 1 0 ( c 1 ) 〜図 4 1 0 ( c 3 ) のように駆動しても良いことはいうまでない。

図 4 1 1〜図 4 1 3の駆動方法、図 4 1 4〜図 4 2 2などの駆動方法と図 5 0 5、図 5 0 6、図 5 0 7、図 5 1 4、図 5 0 8〜図 5 1 3などの駆動方法を組み合わせてもよいことは言うまでもない。ただし、電圧プリチャージ期間、電圧プリチャージ電圧値を変化させる（指定する）場合は、指定あるいは変化のためのビット数が必要である。つまり、プリチャージビットが 3ビットでなく、 4ビット以上として、図 5 1 4の指定信号 I S数と拡張する必要がある。

図 1 2 7〜図 1 4 2、図 3 3 1〜図 3 3 6の実施例などと図 5 0 5、図 5 0 6、図 5 0 7、図 5 1 4、図 5 0 8〜 5 1 3などの駆動方法を組み合わせてもよいことは言うまでもない。その他、本発明のソースドラィバ回路（構成）、表示パネルあるいは表示装置、駆動方法、検査方法などと、図 4 1 1〜図 4 1 3、図 4 1 4〜図 4 2 2、図 5 0 5、図 5 0 6、図 5 0 7、図 5 1 4、図 5 0 8〜図 5 1 3、図 1 2 7〜図 1 4 2、図 3 3 1〜図 3 3 6の実施例などを相互に組み合わせてもよいことは言うまでもない。

指定期間 I S = 2の時は、電圧プリチャージ V P Cが実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 2が選択され、過電流駆動が実施される。つまり、電流プリチャージパルス 2の期間に過電流 I dがソース信号線 1 8に印加される。

以下同様に、指定期間 I S == 3の時は、電圧プリチャージ V P Cが実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 3が選択される。指定期間 I S = 4の時は、電圧プリチャージ V P Cが実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 4が実施される。指定期間 I S = 5の時は、電圧プリチャージ VP C が実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 5が選択される。指定期間 I S = 6の時は、電圧プリチャージ V P Cが実施された後、電流プリチャージ I P Cとして、電流プリチャージパルス 6が実施される。

本発明では、電流プリチャージパルス *の *数が大きくなるほど、過電流 I d (電流プリチャージの電流）がソース信号線 1 8に印加される期間が長いとして説明をする。なお、本発明では、電流プリチャージ期間を変化させるとして説明するが、これに限定するものではなく、指定信号 I Sにより電流プリチャージ電流の大きさを変化（指定）してもよい。また、電圧プリチャージ期間あるいは電圧プリチャージの印加電圧を変化（指定）してもよいことは言うまでない。

Rデータと同様に、 Gデータは、 B期間に、 3つのプリチャージ指定データ（G P O、 GP 1、 G P 2 ) と、 G S I G 7データ（図 5 0 8 とその説明を参照のこと））を伝送する。また、 Bデータは、 B期間に、 3つのプリチャージ指定データ（B P O、 B P 1、 B P 2 ) と、 G S I G 8データ（図 5 0 8とその説明を参照のこと））を伝送する。

以上のように、 B期間には、電流プリチャージを指定する信号と、 C ZDなどの他の信号が転送される。なお、転送は、コントローラ回路（ I C) 7 6 0からソースドライバ回路（ I C) 1 4に対して行われる。

Rデータの C期間は、映像信号としての Rデータが転送される。つまり、 RD O [0]〜RD O [7]が転送される。なお、 RD 0 [*]の括弧 [ ] の添え字は、映像データのビット位置を示す。つまり、 RE* 0 [0 ]とは、 Rデータの 0番目の最下位ビットを示し、 RD 0 [7]とは、 Rデータの 0番目の最最上位ビットを示す。また、 RD * [ ]の *は、映像データの順番を示す。たとえば、 RD O [ ]とは、 Rの第 0画素番目のデータを示し、 RD 7 [ ]とは、 Rの第 7画素番目のデータを示す。同様に、 RD 1 8 [ ]とは、 Rの第 1 8画素番目のデータを示す。以上の事項は、映像 Gデータ、映像 Bデータに対しても同様である。

Gデータの C期間は、映像信号としての Gデータが転送される。つまり、 GD 0 [0]~GD 0 [7]が転送される。 Bデータの C期間は、映像信号としての Bデータが転送される。つまり、 B D O [0 ]〜： BD O [7 ] が転送される。

B期間 + C期間は A期間である。 A期間で各 R G Bの 1画素のデータが転送される。つまり、各 R GBの各 8ビットの映像データを、' 各映像データをプリチャージするかしないかおょぴプリチャージする場合は、どのようなプリチャージを実施するかの指定データが転送される。加えて、ゲートドライバ回路 1 2の制御データが転送される。以上の事項は、映像 Gデータ、映像 Bデータに対しても同様である。つまり、 A期間には、 6 ビットのシリアルデータが並列に 7ツイストペア一の信号線で転送される。

以上の実施例では、 A期間には、 6 ビットのシリアルデータが並列に 7ツイストペア一の信号線で転送されるとしたが、本発明は、これに限定されるものではない。 A期間に、 7ビットのシリアルデータが並列に 6ツイストペア一の信号線で転送してもよい。また、他の方式でもよいことは言うまでもない。

ゲートドライバ回路 1 2の制御データもシリアルデータにして転送される（図 5 0 5のゲートデータ）。このことは、図 2 9 2などを説明している。コントローラ回路（ I C) 7 6 0からシリアルデータとして、ソースドライバ回路（ I C) 1 4に転送されたデータは、ソースドライバ回路（ I C) 1 4でパラレルデータに変換されて、ゲートドライバ回路 1 2に印加される。

図 5 0 5では、 1つのツイストペア一線で A期間に、 6データ（G S I G 1〜G S I G 6 ) が転送される。ゲートドライバ回路 1 2の制御データは、ゲートデータのペア線だけでなく、 Gデータと Bデータにも配置されている。つまり、ツイストペア一で転送される Gデータの G S I G 7、ッイストペア一で転送される Bデータの G S I G 8の 2つを加えて、 A期間に計 8つの制御信号が転送される。

シリアル信号としてソースドライバ回路（ I C) 1 4に印加されたゲ一トデータなどは、図 5 0 8に図示するように、ソースドライバ回路（ I C) 1 4のシリアル一パラレル変換部 3 6 8 1でパラレル信号に変換される。ゲートドライバ回路 1 2の制御データとして、 8ビットが転送される。なお、図 5 0 8はゲートドライバ回路 1 2の制御のみに限定した図面としている（ソースドライバ回路の映像信号のシリアル一パラレル展開は省略している）。また、図 2 9 2とその説明も参照されたい。シリアル一パラレル変換部は、 GO E端子を有している。 GO E端子に L レベル信号が印加されると、 OG S I G端子は、すべてハイインピーダンス状態になる。つまり、 3ステート端子である。ハイインピーダンスにすることにより、 OG S I G端子はソースドライバ回路（ I C) 1 4 から切り離された状態となる。したがって、 OG S I G端子に外部からの信号を接続することができる。つまり、ゲートデータなどのシリアル信号を使用しない状態となり、直接にパラレル信号のゲートドライバ回路 1 2の制御信号を接続することができる。

図 5 0 8の構成は、図 2 8 2〜図 2 8 4、図 2 8 8〜図 2 9 2、図 3 1 6、図 3 1 9、図 3 2 0、図 3 2 7、図 3 4 7、図 3 5 8、図 3 6 5、図 3 6 7、図 3 7 3、図 3 7 4などの構成を詳細に示した構成あるいは、類似の構成である。したがって、図 2 8 2〜図 2 8 4、図 2 8 8〜図 2 9 2、図 3 1 6、図 3 1 9、図 3 2 0、図 3 2 7、図 3 4 7、図 3 5 8、図 3 6 5、図 3 6 7、図 3 7 3、図 3 7 4で説明した内容あるいは構成を図 5 0 8と組み合わせることができることは言うまでもない。

8つの制御信号の指定は任意であるが、本発明では、 G S I G 1はゲ一トドライバ回路 1 2 aのスタートパルス（S T 1 ) 信号、 G S I G 2 はゲートドライバ回路 1 2 aのクロック（C L K 1 ) 信号、 G S I G 3 はゲートドライバ回路 1 2 aのィネーブル（O E V 1 ：図 4 0などを参照のこと）信号である。 G S I G 1は端子 OG S I G 1端子から出力され、ゲ一トドライバ回路 1 2 aに印加される。 G S I G 2は端子 O G S I G 2端子から出力され、ゲートドライバ回路 1 2 aに印加される。同様に、 G S I G 3は端子 OG S I G 3端子から出力され、グートドライパ回路 1 2 aに印加される。

G S I G 4はゲートドライバ回路 1 2 bのスタートパルス（S T 2) 信号、 G S I G 5はゲートドライバ回路 1 2 bのクロック（C L K 2) 信号、 G S I G 6はゲートドライパ回路 1 2 bのィネーブル（O E V 2 ：図 4 0などを参照のこと）信号である。 G S I G 4は OG S I G 4端子から出力され、ゲートドライバ回路 1 2 bに印加される。 G S I G 5は OG S I G 5端子から出力され、ゲートドライバ回路 1 2 bに印加される。同様に、 G S I G 6は OG S I G 6端子から出力され、ゲートドラィバ回路 1 2 bに印加される。

以上のように、本発明は、複数のゲートドライバ回路 1 2に共通の制御信号を具備する点に特徴がある。また、 OG S I G端干をハイインピ一ダンス状態に制御することができ、 OG S I G端子に他の制御信号を接続することができる点にも特徴がある。

G S I G 7はゲートドライバ回路 1 2 a とゲートドライバ回路 1 2 b との共通信号である。具体的には、 G S I G 7は表示画面の表示方向を上下に切り替える UD (アツプダウン）信号である。 G S I G 7は O G S I G 7 L端子から出力され、ゲートドライバ回路 1 2 aに印加される。同時に、 G S I G 7は OG S I G 7 R端子から出力され、ゲートドライバ回路 1 2 bに印加させる。

G S I G 8もゲートドライバ回路 1 2 a とゲートドライバ回路 1 2 b との共通信号である。具体的には、 G S I. G 8はゲート！^ライバ回路 1 2 a と 1 2 bの共通のイネ一プル信号（OEV 3 ) である。 G S I G 8 は OG S I G 8 L端子から出力され、ゲートドライバ回路 1 2 aに印加される。同時に、 G S I G 8は OG S I G 8 R端子から出力され、ゲートドライバ回路 1 2 bに印加される。

図 5 0 9はゲートドライバ回路 1 2の制御信号 G S I Gの説明図である。ゲートドライバ回路 1 2の制御信号は、 D Y [1 ]、 D Z [ 1 ]とゲートデータである。ゲートドライバ回路 1 2の制御データで 8ビットは、 3クロックで確定する（クロックは立ち上がりエッジと立下りエツジでラッチする）。したがって、 A 1期間の 3クロックが終了した時点で、 G S I G 1〜 8のデータが O G S I G l〜OG S I G 8端子から出力される。この出力は、 A 1期間の次の A 2期間の間、保持される。 A 2期間では、 A 2期間の 3クロックが終了した時点で、 G S I G 1〜8のデータが OG S I G l〜OG S I G 8端子から出力される。この出力は、 A 2期間の次の A 3期間の間、保持される。

図 5 0 8の GOE信号が、 Hレベルの時は、 G S I G 1〜8のデータが OG S I G l〜OG S I G 8 として端子から出力される。 GO E信号が、 Lレベルの時は、 O G S I G 1〜0 G S I G 8端子はハイインピーダンス状態となる（図 5 0 9に H i _ Zと記載している）。

ゲートデータは、ゲートドライバ回路 1 2の制御信号として説明したが、これに限定するものではない。たとえば、ソースドライバ回路（ I C) 1 4の制御データあるいはパネルの温度制御データであってもよい。 A期間の映像データも映像データに限定されるものではない。輝度（Y) 信号、色差（C) 信号であってもよいし、ソースドライバ回路の制御データ信号であってもよい。

本発明は、シリアルデータは映像信号を発生するソースドライバ回路 ( I C) 1 4に印加し、ソースドライバ回路（ I C) 1 4で印加されたシリアルデータをパラレルデータなどに展開し、ソースドライバ回路（ I C) 1 4の出力信号により、ゲートドライノ 1 2などを制御することに特徴がある。以上のように構成することにより、表示パネルとコント口ーラ回路（ I C) 7 6 0などとの接続信号線本数を削減でき、接続フレキ面積の縮小と低コスト化などを実現することができる。

A期間は、 1水平走査期間（ 1 H) に 1画素行の画素数分のデータ数が発生する。たとえば、 1画素行の画素数が 3 2 0 ドットであれば、 A 期間は 3 20回ある。図 5 0 5のようにデータ転送が実施される。

図 5 0 6は、コマンド転送時である。コマンド転送時は、具体的には 1 H期間のブランキング期間である。プランキング期間に、ソースドラィバ回路の基準電流設定値、プリチャージ電圧の設定値などの設定データ（コマンド）を転送する。

コマンドは 6つのッッイストペア一で転送する。 DX [0]、DX [1 ]、 DY[0]、 DY[1 ]、 D Z [0]、 D Z [1 ]である。ブランキング期間もゲートドライバ回路 1 2の制御は必要であるから、ゲートデータは、ッィストペア一線で伝送される。また、 G S I G 7および G S I G 8信号も転送される。

コマンド転送時は C/Dデータを Hレベルとして転送する。ソースドライパ回路（ I C) 1 4のシリアル—パラレル変換部 3 6 8 1は、 C/ Dデータのロジックレベルを判定し、データ転送状態か、コマンド転送状態かを判断する。つまり、 C/Dデータ =Hの時は、映像データが転送されているとして処理を行い、 C/Dデータ = Lの時は、コマンドデータが転送されているとして処理を行う。なお、 CZDデータ位置は、水平同期信号と、画素数の力ゥンタにより位置検出を行う。

図 5 0 6において、 B期間は 3ビットのアドレスデータ（ADDR) が転送される。 C期間は、設定コマンドデータ（CMD) が転送される。コマンドデータは、 CMD 1〜CMD 5からなり、各コマンド（CMD) は 6ビットである。また、コマンド CMD 1〜 5において、 DX [1 ]が最上位ビット（MS B) であり、 D Z [0 ]·が最下位ビットである。つまり、 CMD 1 [*]、 CMD 2 [*]、 CMD 3 [*]、 CMD 4 [*.]、 CM D 5 [*]の括弧 [ ]の添え字は、ビット位置を示す。

図 5 0 6において、 B期間は 3ビットのアドレスデータが転送される。アドレスデータ（ADDR) とは、図 5 0 7の表に示すように、コマンド（CMD) データの内容を示す。たとえば、 ADDR [2]〜[： 0]が' 0 0 0 ' の時は、コマンド CMD 5〜CMD 1は基準電流（ I c ) 設定 (DAT Aまたは I DAT Aなど）を行う。なお、基準電流 I cおよび基準電流設定データに関しては、図 5 0、図 6 0、図 6 1、図 6 4〜図 6 6、図 1 3 1、図 1 4 0、図 1 4 1、図 1 4 5、図 1 8 8、図 1 9 6 〜図 2 0 0、図 3 4 6、図 3 7 7〜図 3 7 9、図 3 9 7などを用いて説明しているので説明を省略する。 CMD 0が Hレベルにすると、ソースドライバ回路（ I C) 1 4の外部の端子によりプリチャージ制御されるモードとなる。

ADDR [2]〜[： 0]が， 0 0 1，を， 0 1 0，の時は、コマンド CM D 5〜 CMD 1は電流プリチャージパルスの長さの設定を行う。パルスの長さは、図 5 1 3の回路構成で行う。 CMD 1は電流プリチャージパルス 1の長さ設定である。同様に、 CMD 2は電流プリチャージパルス 2の長さ設定、 CMD 3は電流プリチャージパルス 3の長さ設定、 CM D 4は電流プリチャージパルス 4の長さ設定、 CMD 5は電流プリチヤージパルス 5の長さ設定である。

電圧プリチャージの電圧値の設定は、図 5 0 7に図示するように、 A DDR[2]〜[0]が' 0 1 0，の時のコマンド CMD 2の 6ビットで設定する。図 1 6、図 7 5〜図 7 9、図 1 2 7〜図 1 4 2、図 4 1 0〜図 4 1 3などで説明しているので説明を省略する。

各電流プリチャージパルスの長さ設定は、設定された 6ビットのカウンタ値が一致するまで力ゥントし行う。カウンタのカウントクロックは、 ADDR [2]〜[0]が' 0 1 0，の時の、 C M D 4のプリチャージパルス発生クロック設定（P p S) の 3ビットにより行う。プリチャージパルス発生クロック設定が大きくするほど、つまり、分周回路 5 1 3 2で C L Kを分周しカウンタ 4 6 8 2のカウントアツプ速度を変化する。プリチャージパルス発生クロック設定 ( P p S ) が大きくするほど、分周回路 5 1 3 2がおおきくなる。したがって、カウンタ 4 6 8 2のカウントアップ速度は遅くなり、結果として、電流プリチャージパルスが印加される期間の長さは長くなる。

図 5 1 3に図示するようにプリチャージパルス生成部 5 1 3 1は主としてカウンタ 4 6 8 2、パルス生成部 5 1 3 3から構成される。プリチヤージパルス生成部 5 1 3 1のカウンタ回路 4 6 8 2には、分周回路 5 1 3 2は、 P p S信号により、 C LKを分周したクロックが印加される。また、カウンタ 4 6 8 2はロード信号（LD)により動作が制御される。なお、ロード信号（LD) は基本的には水平同期信号である。

パルス生成部 5 1 3 3は、図 5 1 4で示すように指定信号 I Sに応じて、 6種類の電流プリチャージパルス期間 T I pを発生する。また、設定に応じて、電圧プリチャージパルス期間 V I pを発生する。 T I pおょぴ TV pの期間は、分周回路 5 1 3 2の設定値で変化する。したがつて、本発明のソースドライバ回路（ I C) 1 4は、対象のパネルサイズが変化しても対応することが可能である。

図 5 1 3に図示するように、 ADDR、 CMD (図 5 0 6などを参照のこと）に応じて指定信号 I S ( I Sは、 3ビットとする）が抽出される。この I S信号は、ラツチ回路（保持回路） 5 1 3 4でラッチされて 1 Hの期間保持される。各画素に対応した I S信号は、各ソース信号線 1 8に配置または形成されたセレクタ回路 5 1 3 5に入力される。入力された I S信号はセレクタ回路 5 1 3 5で出コードさら、 6つの電流プリチヤージパルス期間 T I pから 1つの電流プリチヤージパルス期間 (なお、 I S = 0、 7の時はいずれのパルス期間も選択されない）が選択される。また、 I S = 7の時は、電圧プリチャージパルス期間が選択され、電圧プリチャージのみが実施される。 I S = l〜6の時は、電圧プリチャージが実施された後、電流プリチャージが実施される。

図 5 1 0は電圧プリチャージと電流プリチャージとのタイミングチヤートである。水平同期信号である L Dパルスの立下りで電圧プリチヤ一ジ期間が開始される。電圧プリチャージパルスが Hレベルの時、プリチヤージ電圧がソースドライバ回路（ I C) 1 4から出力される。図 5 1 0では電圧プリチャージ期間を Cで示している。また、水平同期信号である L Dパルスの立下りで電流プリチャージ期間が開始される。電流プリチャージパルス 1の時は、 C + Aの期間が電流プリチャージされる期間である。電流プリチャージパルス 2の時は、電流プリチャージパルス 1の期間よりも長く、 C + Bの期間が電流プリチャージされる期間である。以下、電流プリチャージパルス 3は電流プリチャージパルス 2の期間よりも長く、電流プリチャージパルス 4は電流プリチャージパルス 3 の期間よりも長い。以上の関係が、電流プリチャージパルス 6まで図 5 1 3の回路構成と、図 5 0 7の設定値により設定あるいは構成されている。

図 5 1 1、図 5 1 2はソースドライバ回路（ I C) 1 4内に構成あるいは形成された電流プリチャージ出力段の構成図である。図 5 1 1、図 5 1 2の構成は、以前に説明した図 3 8 1〜図 3 9 4、図 3 9 8〜図 3 9 9、図 40 2〜図 4 2 1、図 4 3 2〜図 4 3 5、図 4 5 7〜図 4 6 2、図 4 7 0〜図 4 8 4など構成と同一あるいは類似もしくは変形あるいは機能を具体的に記載したもしくは機能を付加した構成である。したがつて、相互に組み合わせることができる。また、重複する点が多いため、主として差異を中心に説明する。

図 5 1 1は、 8ビットの映像電流信号の 1出力段である。映像データ D [0]〜D [7]はスィッチ D * a ( *は 0〜7で、ビット位置を示す）がクローズすることにより端子 1 5 5から出力される。スィッチ D * a は、映像データに応じて該当スィッチがクローズする。一方、スィッチ D * b (*は 0〜7で、ビット位置を示す）は、電流プリチャージ期間の間クローズする。スィッチ D * bのクローズにより、単位電流出力段 4 3 1 cから最大電流（過電流 I d ) が端子 1 5 5から出力される。プリチヤ一ジ電圧 V pはスィッチ 1 5 1 aがクローズすることにより端子 1 5 5から出力される。プリチャージ電流 I dおよびプログラム電流 I wはスィッチ 1 5 1 bがクローズすることにより端子 1 5 5から出力される。スィッチ 1 5 1 a とスィッチ 1 5 1 b とは同時にクローズしないようにィンバータ 1 4 2により制御されている。

ィンパータ 1 4 2への口ジックデータは、プリチャージ期間判定部 5 1 1 2により印加される。つまり、プリチャージ期間判定部 5 1 1 2は、図 5 0 7の電流プリチャージパルスの長さ設定値によりインバータ 1 4 2を制御する。

図 5 1 2はスィツチ D * a、 D * bを O Rゲートに置き換えた構成である。プリチャージ期間判定部 5 1 1 2からの出力信号により、単位電流出力段 4 3 1 cから最大電流（過電流 I d) が端子 1 5 5から出力される。

本発明の実施例における表示パネルは、 3辺フリ一の構成と組み合わせることも有効であることはいうまでもない。特に 3辺フリ一の構成は画素がアモルファスシリコン技術を用いて作製されているときに有効である。また、アモルファスシリコン技術で形成されたパネルでは、トランジスタ素子の特性パラツキのプロセス制御が不可能のため、本発明の N倍パルス駆動、リセット駆動、基準電流比制御、 d u t y比制御、ダミ一画素駆動（図 2 7 1など）などを実施することが好ましい。つまり、本発明におけるトランジスタ 1 1などは、ポリシリコン技術によるものに限定するものではなく、アモルファスシリコンによるものであってもよい。

本発明の表示パネルにおいて画素 1 6を構成するトランジスタ 1 1などはアモルファスシリコン技術で用いて形成したトランジスタであってもよい。また、ゲートドライバ回路 1 2、ソースドライバ回路（ I C ) 1 4もアモルファスシリコン技術を用いて形成あるいは構成してもよいことは言うまでもない。また、トランジスタなどは有機トランジスタであってもよいことは言うまでもない。また、図 2 5 1のスピーカ 2 5 1 2などの駆動回路もポリシリコン技術によるものに限定するものではなく、ァモノレファスシリコンによるものであってもよい。

本発明の N倍パルス駆動（図 1 3、図 1 6、図 1 9、図 2 0、図 2 2、図 2 4、図 3 0、図 2 7 1、図 2 7 4など）などは、低瘟ポリシリコン技術でトランジスタ 1 1 を形成して表示パネルよりも、ァモルファスシリコン技術でトランジスタ 1 1を形成した表示パネルに有効である。ァモルファスシリコンのトランジスタ 1 1 では、隣接したトランジスタの特性がほぼ一致しているからである。したがって、加算した電流で駆動しても個々のトランジスタの駆動電流はほぼ目標値となっている（特に、図 2 2、図 2 4、図 3 0、図 2 7 1、図 2 7 4などの N倍パルス駆動はァモルファスシリコンで形成したトランジスタの画素構成においても有効である）。

本明細書に記載した、画素構成あるいは表示パネル（表示装置）あるいはその制御方法もしくは技術的思想、表示パネルあるいは表示装置の駆動方法もしくは制御方法もしくはその技術的思想、ソースドライバ回路（ I C ) 、ゲートドライバ I C (回路）などの駆動回路あるいはコントローラ I C (回路）もしくはそれらの制御回路とその調整あるいは制御方法（ゲートドライバ回路なども含む）もしくは技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。また、相互に適用あるいは構成もしくは形成あるいは方法として適用できることはいうまでもない。

本発明の検査装置と検査方法もしくは調整方法の技術的思想などは、本発明の表示パネルもしくは表示装置あるいは方法などに適用できることは言うまでもない。これらの構成あるいは方法もしくは装置などは、低温ポリシリコンの表示パネルだけでなく、アモルファスシリコンの表示パネル、 C G S技術で構成した表示パネルにも適用できることは言うまでもない。

また、基板 3 0の一部（たとえば、表示 1 4 4領域な）がァモルファスシリコン技術で構成あるいは形成され、他の部分（ドライバ回路 1 2、 1 4など）が低温ポリシリコン技術、 C G S技術などで形成または構成された表示パネルあるいは表示装置も本発明の技術的範疇である。

d u t y比制御駆動、基準電流制御、 N倍パルス駆動、ソースドライパ回路（ I C ) 、ゲートドライバ構成など本明細書で記載した本発明の駆動方法および駆動回路などは、有機 E L表示パネルの駆動方法および駆動回路などに限定されるものではない。図 1 5 9に図示するようにフィールドエミッションディスプレイ（F E D ) 、 S E D (キャノンと東芝が開発したディスプレイ）などの他のディスプレイにも適用できることは言うまでもない。

図 1 5 8の F E Dでは基板 3 0上にマトリツタス状に電子を放出する電子放出突起 1 5 8 3 (図 3では画素電極 3 5が該当する）が形成されている。画素には映像信号回路 1 5 8 2 (図 1ではソースドライバ回路 ( I C ) 1 4が該当する）からの画像データを保持する保持回路 1 5 8 4が形成されている（図 1ではコンデンサが該当する）。また、電子放出突起 1 5 8 3の前面には制御電極 1 5 8 1が配置されている。制御電極 1 5 8 1にはオンオフ制御回路 1 5 8 5 (図 1ではゲートドライバ回路 1 2が該当する）により電圧信号が印加される。

図 1 5 8の画素構成で、図 1 7 4に図示するように周辺回路を構成すれば、 d u t y比制御駆動あるいは N倍パルス駆動などを実施できる。映像信号回路 1 5 8 2からソース信号線 1 8に画像データ信号が印加される。オンオフ制御回路 1 5 8 5 aから選択信号線 2 1 7 3に画素 1 6 選択信号が印加され順次画素 1 6が選択され、画像データが書き込まれる。また、オンオフ制御回路 1 5 8 5 bからオンオフ信号線 1 7 4 2にオンオフ信号が印加され、画素の F E Dがオンオフ制御（d u t y比制御）される。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

図 1 5 8などの構成にも、本発明の d u t y比制御、基準電流制御、プリチャージ制御、点灯率制御、 A I制御、ピーク電流抑制制御、パネルの配線引き回し、ソースドライバ回路（ I C ) 1 4の構成あるいは駆動方法、ゲートドライバ回路構成あるいは制御方法、トリミング方法、プログラム電圧 +プログラム電流駆動方法、検査方法など、本発明の明細書で記載した各種の構成あるいは方法、構成、方式、装置構成、表示方法などが適用できることは言うまでもない。以上の事項は本発明の他の実施例においても同様に適用できることは言うまでもない。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。以上の事項は、特に F E D、 S E Dなどの自己発光デバイスあるいは装置に適用できることは言うまでもない。本発明のドライバ回路（ I C ) 1 4の出力段（たとえば、トランジスタ群 4 3 1 cなど）は電流出力（プログラム電流を出力）するものを主として説明しているが、これに限定するものではない。出力段がプログラム電圧を出力するものであってもよい（画素構成としては図 2などが該当する）。電圧出力段は、基準電流 I cに対応するようにオペアンプなどで電圧に変換して出力するものが例示される。

出力電流 I dをオペアンプなどで電圧に変換して出力するものが例示される。その他、映像データを電圧データに変換し、この電圧データにガンマ処理などを実施し、出力端子 1 5 5から出力するものが例示される。以上のように本発明のソースドライバ回路（ I C ) 1 4の出力はプログラム電流に限定するものではなく、プログラム電圧でもよい。

また、図 7 7、図 7 8、図 7 5などではソース信号線 1 8に印加するプリチャージ信号は電圧であるとして説明したが、これに限定するものではなく、電流であってもよい。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

本発明は、画像（映像）データ、点灯率、アノード（力ソード）端子に流れる電流、パネル温度などにより、基準電流、 d u t y比、プリチヤージ電圧（プログラム電圧と同義あるいは類似）、ゲート信号線電圧 ( V g h、 V g 1 ) 、ガンマカープなどを変更あるいは調整もしくは変化あるいは可変するとしたが、これに限定するものではない。たとえば、画像（映像）データ、点灯率、ァノード（カソ一ド）端子に流れる電流、パネル温度の変化割合あるいは変化を予想または予測して、基準電流、 d u t y比、プリチャージ電圧（プログラム電圧と同義あるいは類似）、ソース信号線 1 8の出力電流、グート信号線電圧（V g h、 V g 1 ) 、ガンマカーブなどを変更あるいは調整もしくは変化あるいは可変もしくは制御してもよいことは言うまでもない。また、フレームレートなどを変更あるいは変化させてもよいことは言うまでもない。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

本発明は第 1の点灯率（ァノード端子のァノード電流などでもよい）もしくは点灯率範囲（ァノード端子のァノード電流範囲などでもよい）において、第 1の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。

また、第 2の点灯率（アノード端子のアノード電流などでもよい）もしくは点灯率範囲（アノード端子のアノード電流範囲などでもよい）において、第 2の F R Cあるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度などもしくはこれらの組合せとして変化させる。もしくは、点灯率（ァノード端子のアノード電流などでもよい）もしくは点灯率範囲（ァノード端子のアノード電流範囲などでもよい）に応じて .（適応して）、 F R C あるいは点灯率あるいはアノード（力ソード）端子に流れる電流あるいは基準電流あるいは d u t y比あるいはパネル温度など、もしくはこれらの組合せとして変化させるものである。

また、変化させる時は、ヒステリシスをもたせて、あるいは遅延させて、あるいはゆつくりと変化させる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

本発明のドライバ回路（ I C ) で説明する事項は、ゲートドライバ回路（ I C ) 1 2、ソースドライバ回路（ I C ) 1 4に適用することができ、また、有機（無機） E L表示パネル（表示装置）だけでなく、液晶表示パネル（表示装置）にも適用することができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

本発明の表示装置において、 F R Cを実施する場合は、図 5 0 4に図示するように、赤の映像データ（RDATA) 、緑の映像データ（GD ATA) 、青の映像データ（B DATA) を必要に応じてフレーム（フィールド）メモリ 5 0 4 1に格納する。なお、映像データは各 6ビットとする。メモリ 5 0 4 1に格納された映像データは読み出され、ガンマ回路 7 6 4に入力されガンマ変換されて 1 0ビットデータとなる。 1 0 ビット化された映像データは F R C回路 7 6 5で 8ビット化にされて、 4 F R Cでソースドライバ回路（ I C) 1 4に印加される。

このように映像データをメモリ 5 0 4 1には 6ビットで格納してメモリサイズを小さくし、ガンマ回路 7 6 4で 1 0ビットに変換し、 F R C 処理により 8ビットに変換してソースドライバ回路（ I C) 1 4に入力する構成は、回路構成が容易でかつ回路規模を小さくできるため好ましい。以上の実施例は、携帯電話のように 1画面あるいは一部の画面用としてメモリ 5 0 4 1を有する構成に最適である。

なお、本発明の表示装置（表示パネル）、検査装置、駆動方法、表示方法などにおいて、画素構成は図 1を中心に説明した。しかし、本発明はこれに限定するものではない。たとえば、図 2、図 6〜図 1 3、図 2 8、図 3 1、図 3 3〜図 3 6、図 1 5 8、図 1 9 3〜図 1 9 4、図 5 7 4、図 5 7 6、図 5 7 8〜図 5 8 1、図 5 9 5、図 5 9 8、図 6 0 2 図 6 0 4、図 6 0 7 ( a ) ( b ) ( c ) の方式も適用できることは言うまでもなレ、。

本発明の実施例（構成、動作、駆動方法、制御方法、検査方法、形成または配置、表示パネルとそれを用いた表示装置など）は主として図 1 の画素構成を例示して説明をした。しかし、図 1の画素構成など説明した事項は、図 1に限定されるものではない。たとえば、図 6、図 7、図 8、図 9、図 1 0、図 1 1、図 1 2、図 1 3、図 2 8、図 3 1、図 3 6、図 1 9 3、図 1 9 4、図 2 1 5、図 3 1 4、図 6 0 7 ( a ) ( b ) ( c ) の画素構成にも適用できることは言うまでもない。

また、画素構成に限定されるものではなく、図 2 3 1などで説明した保持回路 2 2 8 0についても適用できることは言うまでもない。構成が同一あるいは類似であり、技術的思想が同一であるからである。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

図 1〜 1 4、図 2 2、図 3 1、図 3 2、図 3 3、図 3 4、図 3 5、図 3 6、図 3 9、図 8 3、図 8 5、図 1 1 9、図 1 2 0、図 1 2 1、図 1

2 6、図 1 5 4〜 1 5 8、図 1 8 0、図 1 8 1、図 1 8 7、図 1 9 0、図 1 9 1、図 1 9 2、図 1 9 3、図 1 9 4、図 1 9 5、図 2 0 8、図 2 4 8、図 2 4 9、図 2 5 0、図 2 5 1、図 2 5 8、図 2 6 0〜図 2 6 5、図 2 7 0、図 3 1 9、図 3 2 0、図 3 2 4、図 3 2 5、図 3 2 6、図 3

2 7、図 3 7 3、図 3 7 4、図 3 9 1〜図 4 0 4、図 4 0 9〜図 4 1 3、図 4 1 5〜図 4 2 2、図 4 2 3〜図 4 2 6、図 4 4 4〜図 4 5 4、図 4 6 7、図 5 1 9〜図 5 2 4、図 5 3 9〜図 5 4 9、図 5 5 9〜図 5 6 4、図 5 7 4〜図 5 8 8、図 5 9 5〜図 6 0 1、図 6 0 2〜図 6 0 6などで説明したあるいは記載した本発明の画素構成あるいは表示パネル（表示装置）あるいはその制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは複合の構成もしくは形成あるいは組み合わせをすることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。図 1 8、図 1 9、図 2 0、図 2 1、図 2 3、図 24、図 2 5、 02 6、図 2 7、図 2 8 、図 3 7、図 3 8、図 4 0、図 4 1、図 4 2ヽ図 5 4、図 8 9〜図 1 1 8、図 1 2 2〜図 1 2 5、図 1 2 8、図 1 2 9 図 1 3

0、図 1 3 2 、図 1 3 3、図 1 34、図 1 4 9〜 1 5 3、図 1 7 7、図

1 7 8、図 1 7 9、図 2 1 1〜図 2 2 2、図 2 2 7、図 2 5 2ヽ図 2 5

3、図 2 5 7 、図 2 5 9、図 2 6 6〜図 2 6 9、図 2 8 0 、図 2 8 1、図 2 8 2、図 2 8 9、図 2 9 0、図 2 9 1、図 3 0 7 、図 3 1 3 、図 3

1 4、図 3 1 5 、図 3 1 6、図 3 1 7、図 3 1 8、図 3 2 1 、図 3 2 2、図 3 3 3、図 3 2 8、図 3 2 9、図 3 3 0、図 3 3 1 、図 3 3 2 〜図 3

3 7、図 3 5 5 〜図 3 7 1、図 3 7 5 、図 3 7 6、図 3 8 0ヽ図 3 8 2

〜図 3 8 5、図 3 8 9、図 3 9 0、図 3 9 1〜図 4 0 4、図 4 0 9〜図

4 1 3、図 4 1 5〜図 4 2 2、図 4 3 2〜図 4 3 5、図 4 4 2ヽ図 44

3、図 4 5 5 図 4 6 6、図 4 6 8、図 4 6 9、図 4 7 7 〜図 4 84、図 5 0 4、図 5 0 5〜図 5 1 0、図 5 1 5〜図 5 1 8 、図 5 3 2 〜図 5

3 8、図 5 6 5 〜図 5 7 3、図 6 0 5 〜図 6 0 7など明あるいは記載した本発明の表示パネルあるいは表示装置の駆動方法もしくは制御方法もしくは技術的思想は、相互に組み合わせることができる。また、相互に適用あるいは構成もしくは形成することができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

図 1 5、図 1 6、図 1 7、図 2 9、図 3 0、図 4 3〜 5 3、図 5 5、図 5 6、図 5 7、図 5 8、図 5 9、図 6 0、図 6 1、図 6 2、図 6 3〜 8 2、図 8 4、図 8 6、図 8 7、図 8 8、図 1 2 7、図 1 3 1、図 1 3 5 - 1 4 8 , 図 1 5 9〜 1 7 6、図 1 8 2〜 1 8 5、図 1 8 6、図 1 8 8、図 1 9 6、図 1 9 7、図 1 9 8、図 1 9 9、図 2 0 0、図 2 0 1、図 2 0 9、図 2 1 0、図 2 2 8〜 24 5、図 24 6、図 24 7、図 2 8 3〜図 2 8 8、図 2 9 2〜図 3 0 5、図 3 0 8〜図 3 1 3、図 3 3 8〜図 3 5 4、図 3 7 2、図 3 7 5、図 3 7 7〜図 3 7 9、図 3 8 1、図 3 8 6、図 3 8 7〜図 3 8 8、図 3 9 1〜図 4 0 2、図 4 0 5〜図 4 0 8、図 4 1 4、図 4 2 7〜図 4 3 1、図 4 7 0〜図 4 7 3、図 4 7 1〜図 4 8 0、図 4 8 7、図 4 9 1〜図 5 0 3、図 5 1 1〜図 5 1 5、図 5 2 5 〜図 5 2 7、図 5 2 8〜図 5 3 1、図 5 4 7〜図 5 5 8、図 5 8 9〜図 5 9 0などに記載あるいは説明した本発明のソースドライバ回路（ I C) もしくはドライバ回路とその調整あるいは制御方法（ゲートドライバ回路なども含む）もしくは技術的思想は相互に組み合わせることができる。また、相互に適用あるいは構成もしくは形成することができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

図 2 0 2〜図 2 0 7、図 2 2 3〜 2 2 6、図 3 0 6、図 4 3 6〜図 4 4 1、図 4 8 5〜図 4 8 6、図 4 8 8〜図 4 9 0、図 5 9 1〜図 5 9 4 などに記載あるいは説明した本発明の検査装置と検査方法もしくは調整方法あるいは製造方法、製造装置などの技術的思想は、相互に組み合わせることができる。また、本発明の表示パネル（表示装置）、ソースドライバ回路（ I C) 、駆動方法などに対して相互に適用あるいは構成もしくは形成することができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

さらに、以上に記載した、画素構成あるいは表示パネル（表示装置）あるいはその制御方法もしくは技術的思想、表示パネルあるいは表示装置の駆動方法もしくは制御方法もしくはその技術的思想、ソースドライバ回路（ I C) 、ゲートドライバ I C (回路）などの駆動回路あるいはコントローラ I C (回路）もしくはそれらの制御回路とその調整あるいは制御方法（ゲートドライバ回路なども含む）もしくは技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。また、相互に適用あるいは構成もしくは形成することができることはいうまでもない。また、本発明の検査装置と検査方法もしくは調整方法の技術的思想などは、本発明の表示パネルもしくは表示装置などに適用できることは言うまでもない。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

なお、本発明の表示パネルは、表示装置を意味することがあることは言うまでもない。また、表示装置とは、撮影レンズなど他の構成物を有するものを意味する場合も含まれる。つまり、表示パネルあるいは表示装置とは、何らかの表示手段をもつ装置である。

本発明の実施例で説明した表示装置あるいは駆動方法あるいは制御方法あるいは方式などの技術的思想は、ビデオカメラ'、プロジェクター、立体テレビ、プロジェクシヨンテレビ、 F E D、 S E D (キャノンと東芝が開発したディスプレイ）などに適用できる。

また、ビューファインダ、携帯電話のメインモニターおよびサブモニター、 P H S、携帯情報端末およびそのモニター、デジタルカメラ、衛星テレビ、衛星モパイルテレビおょぴそのモニターにも適用できる。また、電子写真システム、ヘッドマウントディスプレイ、直視モニタ一ディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、電子スチルカメラにも適用できる。

また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置などにも適用できる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

さらに、本発明は、家庭電器機器の表示モニター、ポケットゲーム機器およびそのモニター、表示パネル用パックライトあるいは家庭用もしくは業務用の照明装置などにも適用あるいは応用展開できることは言うまでもない。照明装置は色温度を可変できるように構成することが好ましい。これは、 R G Bの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更でさる。

また、広告あるいはポスターなどの表示装置、 R G Bの信号器、警報表示灯などにも応用できる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

また、スキャナの光源としても本発明の自己発光素子もしくは表示装置あるいは有機 E L表示パネルは有効である。 R G Bのドットマトリツタスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、アクティブマトリックスに限定するものではなく、単純マトリックスでもよい。色温度を調整できるようにすれば画像読み取り精度も向上する。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

また、本発明は、液晶表示装置のパックライトにも有機 E L表示装置は有効である。 E L表示装置（パックライト）の R G Bの画素をストライブ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更でき、また、明るさの調整も容易である。その上、面光源であるから、画面の中央部を明るく、周辺部を暗くするガウス分布を容易に構成できる。

また、 R、 G、 B光を交互に走査する、フィールドシーケンシャル方式の液晶表示パネルのバックライトとしても有効である。もちろん、画素 1 6などを形成せず、白色あるいは単色のバックライトもしくはフロンとライトとして本発明の技術的思想を用いてもよいことは言うまでもない。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

また、アクティブマトリックス表示パネルだけでなく、単純マトリツタス表示パネルに本発明の技術的思想を用いてもよい。また、パックラィトを点滅しても黒揷入することにより動画表示用などの液晶表示パネルのパックライトとしても用いることができる。また、本発明の装置あるいは方法により、白色発光を実現し、液晶表示装置などのパックライトとしても用いることができる。また、これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。

なお、本発明は上記各実施形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形'変更が可能である。また、各実施形態は可能な限り適宜組み合わせて実施されてもよく、その場合組み合わせによる効果が得られる。

尚、本発明のプログラムは、上述した本発明の E L表示装置の全部又は一部の手段（又は、装置、素子等）の機能をコンピュータにより実行させるためのプログラムであって、コンピュータと協働して動作するプログラムである。

又、本発明のプログラムは、上述した本発明の E L表示装置の駆動方法の全部又は一部のステップ（又は、工程、動作、作用等）の動作をコンピュータにより実行させるためのプログラムであって、コンピュータと協働して動作するプログラムである。

又、本発明の記録媒体は、上述した本発明の E L表示装置の全部又は一部の手段（又は、装置、素子等）の全部又は一部の機能をコンビユータにより実行させるためのプログラムを担持した記録媒体であり、コンピュータにより読み取り可能且つ、読み取られた前記プログラムが前記コンピュータと協動して前記機能を実行する記録媒体である。

又、本発明の記録媒体は、上述した本発明の E L表示装置の駆動方法の全部又は一部のステップ（又は、工程、動作、作用等）の全部又は一部の動作をコンピュータにより実行させるためのプログラムを担持した記録媒体であり、コンピュータにより読み取り可能且つ、読み取られた前記プログラムが前記コンピュータと協動して前記動作を実行する記録媒体である。

尚、本発明の上記「一部の手段（又は、装置、素子等）」とは、それらの複数の手段の内の、一つ又は幾つかの手段を意味し、本発明の上記「一部のステップ（又は、工程、動作、作用等）」.とは、それらの複数のステップの内の、一つ又は幾つかのステップを意味する。

又、本発明の上記「手段（又は、装置、素子等）の機能」とは、前記手段の全部又は一部の機能を意味し.、本発明の上記「ステップ（又は、工程、動作、作用等）の動作」とは、前記ステップの全部又は一部の動作を意味する。

又、本発明のプログラムの一利用形態は、コンピュータにより読み取り可能な記録媒体に記録され、コンピュータと協働して動作する態様であっても良い。

又、本発明のプログラムの一利用形態は、伝送媒体中を伝送し、コンピュータにより読みとられ、コンピュータと協働して動作する |g様であつても良い。

又、記録媒体としては、 R O M等が含まれ、伝送媒体としては、インターネット等の伝送媒体、光 ·電波 ·音波等が含まれる。

又、上述した本発明のコンピュータは、 C P U等の純然たるハードウエアに限らず、ファームゥヱァや、 O S、更に周辺機器を含むものであつても良い。

尚、以上説明した様に、本発明の構成は、ソフトウェア的に実現しても良いし、ハードゥヱァ的に実現しても良い。産業上の利用可能性

本発明は、たとえば、有機 E L表示パネルを利用してより良好な画像表示を得ることができ、有用である。

Claims

請求の範囲

1 . マトリックス状に配置された E L素子および駆動素子と、プログラム電圧信号を発生する電圧階調回路、プログラム電流信号を発生する電流回路手段、および前記プログラム電圧信号と前記プロダラム電流信号との切り換えを行う切り換え回路を有する、前記駆動素子に信号を印加するドライブ回路手段とを具備した、 E L表示装置。

2 . マトリックス状に配置された E L素子おょぴ駆動素子が形成され、前記駆動素子に信号を印するソース信号線を有する E L表示装置の駆動方法であって、

前記 B期間は、前記 A期間の終了後あるいは同時に開始される、 E L 表示装置の駆動方法。

3 . ソース信号線の一端に接続された第 1のソースドライバ回路と、前記ソース信号線の他端に接続された第 2のソースドライバ回路とを具備し、 .

前記第 1 のソースドライバ回路および前記第 2のソースドライバ回路は、階調に対応した電流を出力する、 E L表示装置。

4 . 画素がマトリクス状に形成された E L表示装置の駆動方法であつて、

前記 E L表示装置に印加される映像信号の大きさから点灯率を求め、前記点灯率に対応して流れる電流を制御する、 E L表示装置の駆動方法。

5 . 赤色の画素に印加する第 1の出力電流の大きさを規定する第 1 の基準電流源と、緑色の画素に印加する第 2の出力電流の大きさを規定する第 2の基準電流源と、

前記制御手段は、前記第 1 出力電流と前記第 2の出力電流と前記第 3の出力電流の大きさを比例して変化させる、 E L表示装置。