WO2004102780A1 - 半導体集積回路装置 - Google Patents

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WO2004102780A1 PCT/JP2003/005961 JP0305961W WO2004102780A1 WO 2004102780 A1 WO2004102780 A1 WO 2004102780A1 JP 0305961 W JP0305961 W JP 0305961W WO 2004102780 A1 WO2004102780 A1 WO 2004102780A1
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Toshiya Uchida
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Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device using an output voltage boosted by a boost power supply circuit for an internal circuit and a control circuit for controlling the internal circuit.
  • semiconductor integrated circuit devices have been mounted on various portable devices, and their power supply voltages have also been reduced.
  • a semiconductor integrated circuit device driven at such a low voltage a boosted power supply circuit is used, and the semiconductor integrated circuit device operates using an output voltage boosted by the boosted power supply circuit.
  • the step-up power supply circuit starts operating. Voltage) reaches a predetermined level, operates, and steps down the boosted voltage by the step-down power supply circuit and applies it to the control circuit.
  • the control circuit resets the internal circuit (for example, when a defect occurs). Resale processing, etc.).
  • output voltage boost voltage
  • boost power supply circuit for an internal circuit
  • control circuit for controlling the internal circuit.
  • a semiconductor integrated circuit device which directly applies a boosted voltage to the control circuit, in addition to applying a voltage obtained by stepping down a boosted voltage by a step-down power supply circuit.
  • a circuit that uses a boosted voltage (output voltage of a boosted power supply circuit) inside the chip has a If there is a leak, it is possible that the output potential of the booster power supply circuit does not rise sufficiently.
  • the present invention has been made in view of the above-mentioned problems of the related art,
  • the semiconductor integrated circuit device can perform the initialization operation correctly even when there is a leak from the boosted voltage inside the chip (internal circuit).
  • the purpose is to provide
  • a semiconductor integrated circuit device having a boosted power supply circuit that generates a boosted voltage, an internal circuit driven by the boosted voltage, and a control circuit that receives the boosted voltage and controls the internal circuit And wherein the step-up power supply circuit includes a first output terminal for the internal circuit and a second output terminal for the control circuit.
  • the semiconductor integrated circuit device of the present invention includes, for example, a step-down power supply circuit for stepping down a step-up voltage
  • the step-down power supply circuit includes a step-up voltage applied through a second output terminal of the step-up power supply circuit. And applies the stepped-down voltage (step-down voltage) to the control circuit.
  • a dedicated extraction terminal is provided from the boosting power supply circuit for the boosting voltage for controlling the control circuit (step-down power supply circuit), and the boosted voltage (boost power supply line) to the internal circuit is provided.
  • the initialization is executed by operating the control circuit as it is, even if there is a leak of the boosted voltage in the internal circuit. .
  • FIG. 1 is a block diagram schematically showing a DRAM as an example of a semiconductor integrated circuit device
  • FIG. 2 is a block diagram schematically showing an example of a memory cell selection circuit in the DRAM of FIG. 1,
  • FIG. 3 is a circuit diagram showing an example of a level conversion circuit in the selection circuit of FIG. 2,
  • FIG. 4 conceptually shows a configuration of a main part of the semiconductor integrated circuit device according to the present invention.
  • FIG. 5 is a diagram showing a D R as an embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 6 is a block diagram conceptually showing a configuration of a booster power supply circuit in a semiconductor integrated circuit device according to the present invention.
  • FIG. 7 is a block diagram showing an example of the boost power supply circuit of FIG. 6,
  • FIG. 8 is a diagram illustrating an example of a delay circuit in the boosted power supply circuit of FIG. 7
  • FIG. 9 is a circuit diagram illustrating a first embodiment of a main configuration of the boosted power supply circuit in the semiconductor integrated circuit device according to the present invention
  • FIG. 10 is a schematic waveform diagram for explaining the operation of the boost power supply circuit of FIG. 9,
  • FIG. 11 is a circuit diagram showing a second embodiment of a main part configuration of a booster power supply circuit in a semiconductor integrated circuit device according to the present invention.
  • FIG. 12 is a circuit diagram showing a third embodiment of a main part configuration of a booster power supply circuit in a semiconductor integrated circuit device according to the present invention.
  • FIG. 13 is a circuit diagram showing a fourth embodiment of the main configuration of the booster power supply circuit in the semiconductor integrated circuit device according to the present invention.
  • FIG. 1 is a block diagram schematically showing a DRAM as an example of a semiconductor integrated circuit device, and mainly explains only a part of a conventional DRAM related to the present invention.
  • reference numerals 100 are a boost power supply circuit
  • 2 is a step-down power supply circuit
  • 30 is a selection circuit (control circuit)
  • 4 is a command / address decode circuit
  • 40 is a command Z address.
  • the terminal 5 is a data input / output circuit
  • 50 is a data terminal
  • 6 is a sense amplifier
  • 7 is a memory cell.
  • VDD are a high-potential power supply voltage (for example, 1.8 V ⁇ 0.2 V)
  • VSS is a low-potential power supply voltage (for example, 0 V)
  • VPP is a boosted voltage (boost power supply circuit 100 Output voltage: for example, 3.2 to 3.6 V)
  • VII is a step-down voltage (output voltage of step-down power supply circuit 2: for example, 1.6 to 1.8 V)
  • BL is a bit line
  • WL Indicates a word line.
  • An external command / address signal is supplied to a command / address decoding circuit 4 via a command / address terminal 40, and a read / output line corresponding to the address signal is provided via a selection circuit 30.
  • a predetermined memory cell 7 is accessed by selecting a bit line BL corresponding to the address signal via the sense amplifier 6.
  • the external write data for the memory cell 7 accessed in accordance with the address signal is supplied to the memory cell 7 via the data terminal 50, the data input / output circuit 5, and the write amplifier (sense amplifier 6).
  • the read data from the memory cell 7 is output to the outside via the sense amplifier 6, the data input / output circuit 5, and the data terminal 50.
  • the selection circuit 30 performs a redundancy process for a defective memory cell as described below, in addition to the above-described normal word line selection process.
  • FIG. 2 is a block circuit diagram schematically showing an example of a memory cell selection circuit in the DRAM of FIG.
  • the selection circuit 30 has a level conversion circuit 311 for an address signal to which the address signal ADD has been input, and an activation signal (command signal: enable signal) EN has been input.
  • pMOS transistor p-channel type MOS transistor
  • nMOS transistor N-channel type MOS transistor
  • the level conversion circuit 311 is used to control the transistors 34 and 35 via the amplification circuit 3221 to select a line WL corresponding to the address signal ADD.
  • the circuit 312 is used to activate the selection circuit 30 by controlling the corresponding transistors 33 and 36 via the amplifier circuits 322 and 323, respectively. That is, the nMOS transistor 35 is turned on by the high-level “H” signal from the amplifier circuit 32 2, and the nMOS transistor 36 is turned on by the low-level “L” signal from the amplifier circuit 32 3. Then, the low-level “L” signal from the amplifier circuit 321 is inverted by the transistors 34 and 35, and the lead WL is selected (high-level “H”).
  • FIG. 3 is a circuit diagram showing an example of a level conversion circuit in the selection circuit of FIG.
  • the level conversion circuit 3 1 1 includes a plurality of pMOS transistors 3 11 1 to 3 1 16 and a plurality of nMOS transistors 3 1 1 7 to It is composed of 3 1 2 2.
  • the transistors 3111, 311, 311, 311, 211 and 3116, 3122 constitute a CMO Simpter.
  • the reference number nil indicates the output node of the inverters 3111 and 3117, and nl2 indicates the input node of the inverters 3115 and 3121.
  • the nMOS transistor 3118 is turned on when the pMOS transistor 3111 is turned on.
  • the power supply line (VPP) plays the role of interrupting the current flowing through the path of node nl 2 ⁇ node nil ⁇ step-down piezoelectric power supply line (VII).
  • the reset signal Z rst supplied to the gates of the nMOS transistor 3119 and pMOS transistor 3114 becomes low level (L) at startup, and the level of the boosted voltage VPP otherwise. This signal guarantees a low-level “L” output of the output signal out at startup.
  • this reset signal / rst also passes through the level conversion circuit, if the step-down voltage VII is not guaranteed, this reset signal / rst may be undefined.
  • the driving capability of the pM ⁇ S transistor 3112 is designed to be smaller than the driving capability of the transistor 3113 to prevent such an output state at startup.
  • the driving capability of the transistor 3113 is significantly reduced due to manufacturing particles or the like, or the driving capability of the transistors 3112 and 31.13 is reversed.
  • the driving capability of the transistor 3112 is smaller than the driving capability of the transistor 3113 in many level conversion circuits in the chip, a large number of read lines WL will be selected.
  • the rise of the boost voltage VPP may be delayed due to the large capacitance.
  • the selected word line includes a defective word line that leaks to the low-potential power supply line (VSS) that is not originally used, the boost voltage VPP cannot be raised. .
  • VSS low-potential power supply line
  • a boost power supply for controlling an internal step-down power supply for example, when a leak due to a manufacturing cause occurs, for example, in a DRAM, a redundant function is provided in a circuit causing the leak.
  • a circuit that can be separated by resetting at the time of starting the internal circuit could not be reset, resulting in a failure.
  • FIG. 4 is a block diagram conceptually showing a configuration of a main part of the semiconductor integrated circuit device according to the present invention.
  • reference numeral 1 denotes a boost power supply circuit
  • 2 denotes a step-down power supply circuit
  • 3 denotes a control circuit
  • 4 denotes an internal circuit.
  • VDD is a high-potential power supply voltage (for example, 1.8 V ⁇ 0.2 V)
  • VSS is a low-potential power supply voltage (for example, 0 V)
  • VPPI and VPP 2 are boosted voltages (for boosted power supply circuit 1).
  • Output voltage For example, 3.2 to 3.6 V
  • VII is the step-down voltage (output voltage of step-down power supply circuit 2: for example, 1.6 to 1.8 V)
  • VG is the step-down power circuit. 2 shows an internal voltage.
  • the semiconductor integrated circuit device includes a booster power supply circuit 1 that generates boosted voltages VPP1 and VPP2, an internal circuit 8 driven by the boosted voltage VPP1, and an internal circuit that receives the boosted voltage VPP2. 8 is provided with a control circuit 3 for controlling.
  • the step-up power supply circuit 1 supplies a predetermined voltage (step-down voltage VII) to the control circuit 3 via the first output terminal OT 1 for applying the step-up voltage VPP 1 to the internal circuit 8 and the step-down power supply circuit 2.
  • the step-down power supply circuit 2 includes, for example, a differential amplifier (op-amp) 21, a capacitor 22, and an nMOS transistor 23.
  • the differential amplifier 21 outputs a predetermined internal voltage (voltage higher than the high-potential power supply voltage VDD) VG according to the reference voltage Vr supplied to the positive input terminal, and the internal voltage VG is n
  • the voltage is applied to the gate of the MOS transistor 23, thereby outputting a step-down and stabilized step-down piezoelectric voltage (for example, a constant voltage in the range of 1.6 to 1.8 V) VII.
  • the capacitance 22 is for smoothing (stabilizing) the output voltage of the differential amplifier 21.
  • the boosted power supply circuit 1 in the semiconductor integrated circuit device according to the present invention has a variation in the boosted voltage VPP1 output from the first terminal OT1 (for example, due to a leak in the internal circuit 8). Regardless of the voltage drop, an output voltage control unit is provided that outputs the boosted voltage VPP2 output from the second terminal OU2 at a predetermined level.
  • FIG. 5 is a block diagram schematically showing a DRAM as an embodiment of the semiconductor integrated circuit device according to the present invention.
  • the booster power supply circuit 1 It has a first output terminal ⁇ ⁇ ⁇ 1 for outputting a boosted voltage VPP 1 and a second output terminal ⁇ ⁇ 2 for outputting a second boosted voltage V ⁇ 2.
  • the first boosted voltage VPP 1 is applied to the internal circuit 8
  • the second boosted voltage VPP 2 is applied to the selection circuit (control circuit) 30.
  • the selection circuit 30 in FIG. 5 (similarly in FIG. 1) includes a part of the internal circuit 8 to which the first boosted voltage VPP1 is applied and a control to which the second boosted voltage VPP2 is applied.
  • the circuit (3) contains both circuit parts.
  • the output voltage (step-down voltage) VII of the step-down piezoelectric source circuit 2 is also given to the internal circuit 8.
  • the internal circuit 8 includes a command / address decode circuit 4, a data input / output circuit 5, a sense amplifier 6, and a memory cell 7, as well as various circuits.
  • FIG. 6 is a block diagram conceptually showing the configuration of the boost power supply circuit in the semiconductor integrated circuit device according to the present invention.
  • the booster power supply circuit 1 has a first switch 11 connected in series to the first output terminal OT1, and a second switch OT2 connected to the second output terminal OT2. It has a second switch 12 connected in series.
  • FIG. 7 is a block diagram showing an example of the boost power supply circuit of FIG.
  • the boost power supply circuit 1 includes a first switch 11, a second switch 12, a delay circuit 13, and a level conversion circuit 14.
  • the first and second switches 11 and 12 are controlled by the output signal / CNT (/ CNT ') of the level conversion circuit 14.
  • the control signal / CNT ′ supplied to the first switch 11 is a signal obtained by delaying the control signal / CNT supplied to the second switch 12 by the delay circuit 13. ing.
  • the boosting power supply circuit 1 has a boosted voltage V ip (VPP) boosted from the power supply voltage (VDD), similarly to the boosted power supply circuit (100) in the conventional semiconductor integrated circuit device described with reference to FIG. Generate Further, the boosted voltage Vip is output from the first output terminal OT1 as the first boosted voltage VPP1 for the internal circuit 8 via the first switch 11 and The second boosted voltage VPP 2 for the control circuit 3 is output from the second output terminal OT 2 via the switch 12 of FIG. The first and second switches 11 and 12 are connected to the level conversion circuit 1. Controlled by the 4 output signal ZCNT (/ CNT ').
  • the second switch 12 is controlled by the control signal / CNT from the level conversion circuit 14, and the first switch 11 is supplied to the second switch 12
  • the control signal / CNT is controlled by a control signal ZCNT ′ delayed by the delay circuit 13.
  • FIG. 8 is a diagram showing an example of a delay circuit in the boost power supply circuit of FIG.
  • the delay circuit 8 is composed of a plurality (even number) of inverters 13 1 and 13 2 connected in cascade, and the second switch 11
  • the control signal / CNT which is obtained by delaying the control signal ZCNT supplied to the switch 12 of this embodiment by the inverters 131, 1332, is supplied.
  • the first switch 11 when the power of the semiconductor integrated circuit device (for example, DRAM) is turned on, the first switch 11 is turned on and the boosted voltage VPP 1 is applied to the internal circuit 8 rather than to the internal circuit 8.
  • the second switch 12 is turned on to supply the boosted voltage VPP 2 to the control circuit 3 (the step-down power supply circuit 2).
  • the control circuit 3 is normally operated to disconnect the circuit causing the above leak (for example, by cutting off the defective word line and setting up a spare circuit). (Redundancy processing of switching to a word line of the same type).
  • the first boosted voltage VPP 1 and the second boosted voltage VPP 2 are, for example, voltages of the same potential, and after the process at the time of starting the semiconductor integrated circuit device is completed, the first output terminal Shorting OT 1 and the second output terminal OT 2 can increase the power supply capacity (smoothing capacity) of the boosted voltage.
  • FIG. 9 is a circuit diagram showing a first embodiment of a main part configuration of the boost power supply circuit in the semiconductor integrated circuit device according to the present invention
  • FIG. FIG. 4 is a schematic waveform diagram for explaining an operation of the source circuit.
  • VD DX 2 double high-potential power supply voltage
  • VD DX 3 another voltage such as triple
  • the boost power supply circuit 1 includes switches 10, 11, and 12 and capacitors 15, 16, and 17.
  • precharge potential V pr: equal to VDD, for example
  • VDD for example, VDDX2
  • the switch (second switch) 12 is turned on by the control signal NT
  • the switch (first switch) 11 is turned on by the delayed control signal ZCNT. Turn on by,.
  • the second boosted voltage VPP 2 passing through the second switch 12 is timing earlier than the first boosted voltage VPP 1 passing through the first switch 11.
  • the output voltage (step-down voltage) VII of the step-down power supply circuit 2 is applied to the control circuit 3 (selection circuit 30), and the control circuit 3 operates.
  • the step-down voltage VII rises, the input of the level conversion circuit is determined, and all the word lines WL are turned off. Redundancy processing of defective parts (parts where leakage occurs due to manufacturing reasons) can be performed correctly at startup. That is, for example, in a semiconductor integrated circuit device using a step-up power supply to control an internal step-down power supply, Even if a circuit using the boosted voltage inside the chip has a leak due to manufacturing reasons, it is possible to apply a correct voltage to the control circuit and perform a normal control operation.
  • the first boosted voltage VPP 1 (the boosted voltage applied to the step-down power supply circuit 2) and the second boosted voltage VPP 2 (the boosted voltage applied to the internal circuit 8) are, for example.
  • the first output terminal OT1 and the second output terminal OT2 are short-circuited to increase the power supply capacity of the boosted voltage. It is supposed to.
  • FIG. 11 is a circuit diagram showing a second embodiment of the main configuration of the booster power supply circuit in the semiconductor integrated circuit device according to the present invention.
  • a first diode 18 is provided in series with the first switch 11 in the forward direction.
  • a second diode 19 is provided in the forward direction in series with the second switch 12.
  • FIG. 12 is a circuit diagram showing a third embodiment of the main configuration of the boost power supply circuit in the semiconductor integrated circuit device according to the present invention.
  • the second diode 1 is connected only to the second switch 12. 9 has been established. Note that the first diode 18 can be provided only for the first switch 11.
  • FIG. 13 is a step-up power supply circuit in the semiconductor integrated circuit device according to the present invention.
  • FIG. 13 is a circuit diagram showing a fourth embodiment of the main part configuration.
  • two sets of boosting circuit portions which operate alternately are provided. 2 and a capacitor 151, and switches 102, 112, 122, and a capacitor 152 so that the boosting operation can be performed efficiently. I'm familiar.
  • the switches 101, 111, 112 of the first booster circuit portion and the switches 102, 112, 122 of the second booster circuit portion are interchangeable. It operates at 180 degrees phase.
  • the signal is a delayed signal of ZCNT1 and ZCNT2.
  • the precharge voltages Vpr1 and Vpr2 and the pump voltages Vmp1 and Vmp2 are set to the same potential.
  • Various configurations can be applied to this boost power supply circuit. That is, needless to say, various configurations can be applied to the boosting power supply circuit, the step-down power supply circuit, the control circuit, and the internal circuit in the semiconductor integrated circuit device according to the above-described embodiment.
  • the initialization operation can be performed correctly even when there is a leak from the boosted voltage inside the chip.
  • the capacity smoothing capacity
  • the area of the capacitor can be reduced.

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Abstract

半導体集積回路装置は、昇圧電圧を発生する昇圧電源回路、該昇圧電圧により駆動される内部回路、および、昇圧電圧を受け取って内部回路を制御する制御回路を有する。昇圧電源回路は、内部回路用の第１の出力端子と、制御回路用の第２の出力端子とを備える。ここで、第２の端子から出力される昇圧電圧は、第１の端子から出力される昇圧電圧の変動に関わらず、所定のレベルで出力されるようになっている。

Description

明 細 書 半導体集積回路装置
技術の分野
本発明は、 半導体集積回路装置に関し、 特に、 内部回路および該 内部回路を制御する制御回路に昇圧電源回路で昇圧された出力電圧 を用いる半導体集積回路装置に関する。 背景技術
近年、 半導体集積回路装置は、 様々な携帯機器搭載されており、 その電源電圧も低電圧化されている。 そして、 このよ うな低電圧で 駆動される半導体集積回路装置においては、 昇圧電源回路が使用さ れ、 その昇圧電源回路で昇圧された出力電圧を使用して動作するよ うになっている。
ところで、 例えば、 D R A M ( Dynami c Random Ac c e s s Memory) においては、 まず、 電源 投入すると昇圧電源回路が動きだし、 昇 圧電源回路の出力電圧を利用する降圧電源回路がその昇圧された出 力電圧 （昇圧電圧） の電位が所定のレベルに達してから動作し、 昇 圧電圧を降圧電源回路で降圧して制御回路に印加し、 その制御回路 による内部回路のリセッ ト （例えば、 欠陥の生じたメ モ リ セルの冗 長処理等） を行っていた。 さ らに、 D R A M以外の様々な半導体集 積回路装置においても、 内部回路と、 その内部回路を制御する制御 回路に対して昇圧電源回路で昇圧された出力電圧 （昇圧電圧） を用 いるものが提供されている。 なお、 制御回路に対しては、 昇圧電圧 を降圧電源回路で降圧した電圧を印加するもの以外に、 昇圧電圧を 直接印加する半導体集積回路装置もある。 このよ うな内部降圧電源の制御に昇圧電源を用いる半導体集積回 路装置 （チップ） において、 チップ内部の昇圧電圧 （昇圧電源回路 の出力電圧） を用いている回路に、 例えば、 製造上の原因による リ ークがあった場合、 その昇圧電源回路の出力の電位が十分上がらな いことが考えられる。 これは、 例えば、 D R A Mにおいて、 リーク の原因となる回路に冗長機能が設けられており、 内部回路の起動時 のリセッ ト （パワーオンリセッ ト） によって切り離すことができる 回路であっても、 リセッ トを行う ことができずに不良となっていた また、 昇圧電源回路をそれぞれの回路毎に複数設けることも考え られるが、 その場合には、 昇圧電源回路のための素子数が増大し、 また、 専有面積も大きくなつて好ましくない。
なお、 従来の半導体集積回路装置およびその問題点に関しては、 後に図面を参照して詳述する。 発明の開示
本発明は上述した従来技術が有する問題点に鑑みてなされたもの であり、
このよ う に、 本発明に係る半導体集積回路装置によれば、 チップ 内部 （内部回路） に昇圧電圧からのリークがあった場合でも、 正し く初期化動作を行う ことができる半導体集積回路装置の提供を目的 とする。
本発明によれば、 昇圧電圧を発生する昇圧電源回路、 該昇圧電圧 によ り駆動される内部回路、 および、 前記昇圧電圧を受け取って前 記内部回路を制御する制御回路を有する半導体集積回路装置であつ て、 前記昇圧電源回路は、 前記内部回路用の第 1の出力端子と、 前 記制御回路用の第 2の出力端子とを備えることを特徴とする半導体 集積回路装置が提供される。
ここで、 本発明の半導体集積回路装置は、 例えば、 昇圧電圧を降 圧する降圧電源回路を備えており、 この降圧電源回路が昇圧電源回 路の第 2の出力端子を介して与えられた昇圧電圧を降圧し、 その降 圧された電圧 （降圧電圧） を制御回路に印加する。
本発明においては、 制御回路 （降圧電源回路） を制御する昇圧電 圧のために、 昇圧電源回路から専用の取り出し端子を用意するよう になっており、 内部回路への昇圧電圧 （昇圧電源線） と、 制御回路 への昇圧電圧を分けることによ り、 たとえ内部回路に昇圧電圧のリ ークがあった場合であっても、 制御回路はそのまま動作することに よ り初期化が実行される。
また、 この昇圧電源の分離を、 半導体集積回路装置の初期化動作 時にだけ行うようにすることによって、 それぞれの昇圧電圧に用意 した安定化容量 （平滑容量） を共有化することが可能になり、 実装 面積の削減を図ることができる。 なお、 それぞれの昇圧電圧の取り 出し端子にダイォー ドを順方向に設けることで電流の逆流をなくす ことができる。 図面の簡単な説明
本発明を添付の図面を参照しながら以下に説明する。
図 1は半導体集積回路装置の一例と しての D R A Mを概略的に示 すブロ ック図、
図 2は図 1の D R A Mにおけるメモリ セルの選択回路の一例を概 略的に示すブロ ック回路図、
' 図 3は図 2の選択回路におけるレベル変換回路の一例を示す回路 図、
図 4は本発明に係る半導体集積回路装置の要部の構成を概念的に 示すブロ ック図、
図 5は本発明に係る半導体集積回路装置の一実施例としての D R
A Mを概略的に示すブロ ック図、
図 6は本発明に係る半導体集積回路装置における昇圧電源回路の 構成を概念的に示すプロ ック図、
図 7は図 6の昇圧電源回路の一例を示すプロ ック図、
図 8は図 7の昇圧電源回路における遅延回路の一例を示す図、 図 9は本発明に係る半導体集積回路装置における昇圧電源回路の 要部構成の第 1実施例を示す回路図、
図 1 0は図 9の昇圧電源回路の動作を説明するための概略的な波 形図、
図 1 1 は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 2実施例を示す回路図、
図 1 2は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 3実施例を示す回路図、 そして、
図 1 3は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 4実施例を示す回路図である。 発明の実施の形態
まず、 本発明に係る半導体集積回路装置の実施例を説明する前に 、 従来の半導体集積回路装置およびその問題点を、 添付図面 （図 1 〜図 3 ) を参照して詳述する。
図 1 は半導体集積回路装置の一例としての D R A Mを概略的に示 すプロ ック図であり、 主と して本発明に関連する従来の D R A Mの 一部のみを説明するものである。 図 1において、 参照符号 1 0 0は 昇圧電源回路、 2は降圧電源回路、 3 0は選択回路 （制御回路） 、 4はコマン ド/ア ドレスデコー ド回路、 4 0はコマン ド Zア ドレス 端子、 5はデータ入出力回路、 5 0はデータ端子、 6はセンスアン プ、 そして、 7はメ モ リ セルを示している。 また、 参照符号 VD D は高電位電源電圧 （例えば、 1 . 8 V ± 0. 2 V) 、 V S Sは低電 位電源電圧 （例えば、 0 V) 、 V P Pは昇圧電圧 （昇圧電源回路 1 0 0の出力電圧 ： 例えば、 3. 2〜 3. 6 V) 、 V I I は降圧電圧 (降圧電源回路 2の出力電圧 ： 例えば、 1 . 6〜 1 . 8 V) 、 B L はビッ ト線、 そして、 W Lはワー ド線を示している。
外部からのコマン ド/ァ ドレス信号は、 コマン ド/ア ドレス端子 4 0を介してコマン ド/ア ドレスデコー ド回路 4に供給され、 選択 '回路 3 0を介してア ドレス信号に対応したヮード線 WLを選択する と共に、 センスアンプ 6を介してァ ドレス信号に対応したビッ ト線 B Lを選択して所定のメモリセル 7をアクセスする。 このァ ドレス 信号に応じてアクセスされたメモリセル 7に対する外部からの書き 込みデータは、 データ端子 5 0、 データ入出力回路 5およびライ ト アンプ (センスアンプ 6 ) を介してメモリセル 7に供給され、 また 、 メモリセル 7からの読み出しデータは、 センスアンプ 6、 データ 入出力回路 5およびデータ端子 5 0を介して外部に出力される。 な お、 選択回路 3 0は、 上述した通常のワー ド線選択処理の他、 以下 に説明するような欠陥の生じているメ モ リセルに対する冗長処理も 行っている。
図 2は図 1の D R AMにおけるメ モ リ セルの選択回路の一例を概 略的に示すブロ ック回路図である。
図 2に示されるよ うに、 選択回路 3 0は、 ア ドレス信号 AD Dが 入力されたァ ドレス信号用のレベル変換回路 3 1 1、 活性化信号 （ コマンド信号 ： ィネーブル信号） E Nが入力されたコマンド信号用 のレベル変換回路 3 1 2、 増富回路 3 2 1〜 3 2 3、 pチャネル型 MO S トランジスタ （ p MO S トランジスタ） 3 3， 3 4、 および 、 nチャネル型 MO S トランジスタ （nMO S トランジスタ） 3 5 ， 3 6を備えている。 こ こで、 レベル変換回路 3 1 1および 3 1 2 には、 昇圧電圧 V P Pおよび降圧電圧 V I I の両方の電圧が印加さ れている。
レベル変換回路 3 1 1 は、 増幅回路 3 2 1 を介して トランジスタ 3 4および 3 5を制御してア ドレス信号 A D Dに対応したヮ一ド線 WLを選択するために使用され、 また、 レベル変換回路 3 1 2は、 増幅回路 3 2 2および 3 2 3を介してそれぞれ対応する ト ラ ンジス タ 3 3および 3 6を制御して選択回路 3 0を活性化するために使用 される。 すなわち、 増幅回路 3 2 2からの高レベル 『H』 の信号に より nMO S トランジスタ 3 5がオンすると共に、 増幅回路 3 2 3 からの低レベル 『L』 の信号によ り nMO S トランジスタ 3 6がォ フし、 さらに、 増幅回路 3 2 1からの低レベル 『 L』 の信号が トラ ンジスタ 3 4および 3 5で反転されてヮー ド線 WLが選択 （高レベ ル 『H』 ） される。
図 3は図 2の選択回路におけるレベル変換回路の一例を示す回路 図である。
図 3に示されるように、 レベル変換回路 3 1 1 ( 3 1 2 ) は、 複 数の p MO S トランジスタ 3 1 1 1〜3 1 1 6および複数の nMO S ト ラ ンジスタ 3 1 1 7〜 3 1 2 2で構成されている。 こ こで、 ト ランジスタ 3 1 1 1、 3 1 1 7、 3 1 1 5 , 3 1 2 1および 3 1 1 6， 3 1 2 2は CMO Sィンパータを構成している。 なお、 参照符 号 n i lはイ ンパータ 3 1 1 1， 3 1 1 7の出力ノードを示し、 ま た、 n l 2はイ ンパータ 3 1 1 5， 3 1 2 1の入力ノー ドを示して いる o
図 3に示すレベル変換回路 3 1 1 において、 まず、 nMO S トラ ンジスタ 3 1 1 8は、 p MO S トランジスタ 3 1 1 1 2がオンのと き、 昇圧電源線 （V P P) —ノー ド n l 2→ノー ド n i l→降圧電 源線 （V I I ) という経路で流れる電流を遮断するための役割をし ている。 また、 nMO S トランジスタ 3 1 1 9ぉょび pMO S トラ ンジスタ 3 1 1 4のゲートに供給される リセッ ト信号 Z r s t は、 起動時には低レベル 『L』 となり、 それ以外では昇圧電圧 V P Pの レベルとなる信号であり、 起動時の出力信号 o u t の低レベル 『L 』 出力を保証している。 ただし、 このリセッ ト信号/ r s t もレべ ル変換回路を通しているため、 降圧電圧 V I I が保証されない場合 には、 このリセッ ト信号/ r s t も不定となる場合がある。
すなわち、 リセッ ト信号 / r s t を生成するレベル変換回路に ト ランジスタ 3 1 1 9， 3 1 1 4の無いレベル変換回路を用いた場合 、 降圧電圧 V I I が不定で昇圧電圧 V P Pを上昇させていく時に、 出力信号 o u t (すなわち、 リセッ ト信号/ r s t ) が昇圧電圧 V P P側に張りついている場合が考えられる。 通常、 p M〇 S トラン ジスタ 3 1 1 2の駆動能力は、 トランジスタ 3 1 1 3の駆動能力よ り も小さくなるように設計され、 起動時にこのような出力状態には ならないよ うにしているが、 製造上のパーティクル等によって、 ト ランジスタ 3 1 1 3の駆動能力が著しく低下した場合やトランジス タ 3 1 1 2 , 3 1.1 3の駆動能力が逆転している場合も有り得る。
さらに、 チップ内における多数のレベル変換回路において、 トラ ンジスタ 3 1 1 2の駆動能力が トランジスタ 3 1 1 3の駆動能力よ り も小さくなるようにされていた場合、 多数のヮー ド線 WLが選択 され、 その容量が大きなために昇圧電圧 V P Pの立ち上がりが遅く なる場合がある。 また、 選択されたワー ド線に本来使用しない低電 位電源線 （V S S ) へのリークのある不良ワー ド線が含まれる場合 、 昇圧電圧 V P Pを立ち上げることができないことにもなつてしま 5。 これらの選択信号は、 降圧電圧 V I I が立ち上がり、 レベル変換 回路の入力が確定した段階で、 基本的に全てのヮ一ド線 WLがオフ となる。
このよ う に、 内部降圧電源の制御に昇圧電源を用いる半導体集積 回路装置においては、 例えば、 製造上の原因による リークがあった 場合、 例えば、 D RAMにおいて、 リークの原因となる回路に冗長 機能が設けられており、 内部回路の起動時のリセッ トによって切り 離すことができる回路であっても、 リセッ トを行う ことができずに 不良となっていた。
以下、 本発明に係る半導体集積回路装置の実施例を、 添付図面を 参照して詳述する。
図 4は本発明に係る半導体集積回路装置の要部の構成を概念的に 示すブロ ック図である。 図 4において、 参照符号 1 は昇圧電源回路 、 2は降圧電源回路、 3は制御回路、 そして、 4は内部回路を示し ている。 また、 参照符号 V D Dは高電位電源電圧 （例えば、 1 . 8 V± 0. 2 V) 、 V S Sは低電位電源電圧 （例えば、 0 V) 、 V P P Iおよび V P P 2は昇圧電圧 （昇圧電源回路 1の出力電圧 ： 例え ば、 3. 2〜 3. 6 V) 、 V I I は降圧電圧 （降圧電源回路 2の出 力電圧 ： 例えば、 1. 6〜 1. 8 V) 、 そして、 V Gは降圧電源回 路 2における内部電圧を示している。
本発明係る半導体集積回路装置は、 昇圧電圧 V P P 1， V P P 2 を発生する昇圧電源回路 1、 昇圧電圧 V P P 1 によ り駆動される内 部回路 8、 および、 昇圧電圧 V P P 2を受け取って内部回路 8を制 御する制御回路 3を備えている。 昇圧電源回路 1は、 内部回路 8に 対して昇圧電圧 V P P 1 を印加するための第 1の出力端子 O T 1、 および、 降圧電源回路 2を介して制御回路 3に所定の電圧 （降圧電 圧 V I I ) を印加するための第 2の出力端子 O T 2を備える。 図 4に示されるように、 降圧電源回路 2は、 例えば、 差動増幅器 (オペアンプ） 2 1、 容量 2 2、 および、 nMO S トランジスタ 2 3を備える。 差動増幅器 2 1は、 正入力端子に供給された基準電圧 V r に応じた所定の内部電圧 （高電位電源電圧 VD Dよ り も高い電 圧） VGを出力し、 この内部電圧 V Gが n MO S トランジスタ 2 3 のゲートに印加されて、 これにより降圧および安定化された降圧電 圧 （例えば、 1. 6〜 1. 8 Vの範囲における一定の電圧） V I I が出力される。 ここで、 容量 2 2は、 差動増幅器 2 1の出力電圧を 平滑化 （安定化） するためのものである。
ここで、 本発明係る半導体集積回路装置における昇圧電源回路 1 は、 以下に詳述するよ うに、 第 1の端子 O T 1から出力される昇圧 電圧 V P P 1の変動 （例えば、 内部回路 8における リークによる電 圧降下） に関わらず、 第 2の端子 O U 2から出力される昇圧電圧 V P P 2を所定のレベルで出力する出力電圧制御部を備えている。 図 5は本発明に係る半導体集積回路装置の一実施例と しての DR AMを概略的に示すプロ ック図である。
前述した図 1に示す従来の D RAMとの比較から明らかなように 、 或いは、 図 4を参照して説明したよ うに、 本実施例の DRAMに おいて、 昇圧電源回路 1 は、 第 1の昇圧電圧 V P P 1 を出力する第 1の出力端子 Ο Τ 1、 および、 第 2の昇圧電圧 V Ρ Ρ 2を出力する 第 2の出力端子 Ο Τ 2を有している。 ここで、 第 1の昇圧電圧 V P P 1 は内部回路 8に印加され、 また、 第 2の昇圧電圧 V P P 2は選 択回路 （制御回路） 3 0に印加される。 なお、 図 5 (図 1 も同様） における選択回路 3 0は、 第 1の昇圧電圧 V P P 1が印加される内 部回路 8の部分、 および、 第 2の昇圧電圧 V P P 2が印加される制 御回路 （ 3 ) の部分の両方の回路部分を含んでいる。 また、 降圧電 源回路 2の出力電圧 （降圧電圧） V I I は、 内部回路 8にも与えら れており、 例えば、 コマン ド/ア ドレスデコー ド回路 4、 データ入 出力回路 5およびセンスアンプ 6等にも使用されている。 さらに、 内部回路 8 と しては、 コマンド/ア ドレスデコー ド回路 4、 データ 入出力回路 5、 センスアンプ 6およびメ モ リ セル 7 の他、 様々な回 路が含まれるのはもちろんである。
図 6は本発明に係る半導体集積回路装置における昇圧電源回路の 構成を概念的に示すプロ ック図である。
図 6に示されるように、 昇圧電源回路 1 は、 第 1の出力端子 O T 1に対して直列に接続された第 1のスィ ッチ 1 1、 および、 第 2の 出力端子 O T 2に対して直列に接続された第 2 のスィ ッチ 1 2を備 える。
図 7は図 6の昇圧電源回路の一例を示すブ口 ック図である。
図 7に示されるように、 昇圧電源回路 1 は、 第 1 のスィ ツチ 1 1 、 第 2 のスィ ッチ 1 2、 遅延回路 1 3、 および、 レベル変換回路 1 4を備える。 第 1および第 2のスィ ッチ 1 1， 1 2は、 レベル変換 回路 1 4の出力信号/ C N T ( / C N T ' ) によって制御される。 こ こで、 第 1 のスィ ッチ 1 1 に供給される制御信号/ C N T ' は、 第 2 のスィ ッチ 1 2に供給される制御信号/ C N Tを遅延回路 1 3 で遅延した信号とされている。
昇圧電源回路 1 は、 図 1 を参照して説明した従来の半導体集積回 路装置における昇圧電源回路 （ 1 0 0 ) と同様に、 電源電圧 （V D D ) から昇圧された昇圧電圧 V i p ( V P P ) を生成する。 さ らに 、 この昇圧電圧 V i pは、 第 1 のスィ ッチ 1 1 を介して内部回路 8 用の第 1の昇圧電圧 V P P 1 として第 1の出力端子 O T 1から出力 されると共に、 第 2のスィ ッチ 1 2を介して制御回路 3用の第 2の 昇圧電圧 V P P 2 と して第 2の出力端子 O T 2から出力される。 そ して、 第 1および第 2のスィ ッチ 1 1， 1 2は、 レベル変換回路 1 4の出力信号 ZCNT ( / C N T ' ) によって制御される。
すなわち、 第 2のスィ ッチ 1 2は、 レベル変換回路 1 4からの制 御信号/ CNTにより制御され、 また、 第 1のスィ ッチ 1 1は、 第 2のスィ ッチ 1 2に供給される制御信号/ CNTを遅延回路 1 3で 遅延した制御信号 ZC NT' によ り制御される。
図 8は図 7の昇圧電源回路における遅延回路の一例を示す図であ る。 図 8に示されるように、 遅延回路 8は、 縦列接続された複数 （ 偶数個） のイ ンパータ 1 3 1 , 1 3 2で構成され、 第 1のスィ ッチ 1 1 に対して、 第 2のスィ ッチ 1 2に供給される制御信号 ZCNT をイ ンパータ 1 3 1， 1 3 2で遅延した制御信号/ C N T， を供給 するよ うになってレヽる。
これによ り、 半導体集積回路装置 （例えば、 D RAM) の電源ォ ン時において、 第 1のスィ ッチ 1 1がオンして内部回路 8へ昇圧電 圧 V P P 1が印加されるよ り も前のタイ ミ ングで、 第 2のスィ ッチ 1 2をオンして昇圧電圧 V P P 2を制御回路 3 (降圧電源回路 2 ) へ供給することになり、 たとえリークの原因となる回路 （例えば、 リークが生じる欠陥ワード線） が内部回路 8に存在する場合でも、 制御回路 3を正常に動作させて上記リークの原因となる回路の切り 離し処理等 （例えば、 欠陥ワー ド線を遮断して予備のワー ド線に切 り替える冗長処理） を行う ことができる。
ここで、 第 1の昇圧電圧 V P P 1および第 2の昇圧電圧 V P P 2 は、 例えば、 同電位の電圧であり、 上記半導体集積回路装置の起動 時の処理が終了した後は、 第 1の出力端子 O T 1 と第 2の出力端子 O T 2を短絡して昇圧電圧の電源容量 （平滑容量） を大きくするこ とができる。
図 9は本発明に係る半導体集積回路装置における昇圧電源回路の 要部構成の第 1実施例を示す回路 であり、 図 1 0は図 9の昇圧電 源回路の動作を説明するための概略的な波形図である。 なお、 以下 では、 昇圧電源回路 1が 2倍の高電位電源電圧 （VD D X 2 ) を発 生する場合を説明するが、 例えば、 3倍 (VD D X 3 ) 等の他の電 圧を発生する場合においても、 本発明は同様に適用することができ るのはいうまでもない。
図 9に示されるように、 本第 1実施例の昇圧電源回路 1は、 スィ ツチ 1 0， 1 1， 1 2、 および、 容量 1 5， 1 6， 1 7を備えてい る。 図 9および図 1 0に示されるように、 まず、 スィ ッチ 1 0がォ ンでスィ ッチ 1 1および 1 2がオフの状態で、 プリチャージ電位 （ V p r ： 例えば、 V D Dに等しい） からノー ド n 1のプリチャージ を行う。 このとき、 ポンプ電圧 Vm pは V S S ( 0 V) である。 次に、 スィ ッチ 1 0をオフと しポンプ電圧 Vm pの電位を叩き上 げることでノー ド n 1の電位は V D D (例えば、 VDD X 2 ) に上 昇する。 さ らに、 スィ ッチ （第 2のスィ ッチ） 1 2が制御信号 N Tによ りオンし、 次いで、 スィ ッチ (第 1のスィ ッチ) 1 1が遅 延された制御信号 Z C N T， によ りオンする。 これによ り、 第 2の スィ ッチ 1 2を経由する第 2の昇圧電圧 V P P 2は、 第 1のスイ ツ チ 1 1 を経由する第 1の昇圧電圧 V P P 1 よ り も早いタイ ミ ングで 降圧電源回路 2に印加され、 さ らに、 降圧電源回路 2の出力電圧 （ 降圧電圧） V I I が制御回路 3 (選択回路 3 0 ) に印加されて制御 回路 3が動作する。
これによ り、 例えば、 図 3に示したレベル変換回路においても、 まず、 降圧電圧 V I I が立ち上がってレベル変換回路の入力が確定 し、 全てのワー ド線 WLがオフとなるため、 例えば、 DRAMにお ける欠陥部分 （製造上の原因によ り リークが生じる部分） の冗長処 理を起動時に正しく行う ことができる。 すなわち、 例えば、 内部降 圧電源の制御に昇圧電源を用いる半導体集積回路装置において、 チ ップ内部の昇圧電圧を用いている回路に製造上の原因による リーク があった場合でも、 制御回路に'対しては正しい電圧を印加して通常 の制御動作を行わせることが可能になる。
なお、 前述したように、 第 1 の昇圧電圧 V P P 1 (降圧電源回路 2に印加される昇圧電圧） および第 2の昇圧電圧 V P P 2 (内部回 路 8に印加される昇圧電圧） は、 例えば、 同電位の電圧であり、 半 導体集積回路装置の起動時の処理が終了した後は、 第 1の出力端子 O T 1 と第 2の出力端子 O T 2を短絡して昇圧電圧の電源容量を大 きくするようになっている。
図 1 1 は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 2実施例を示す回路図である。
図 1 1から明らかなように、 本第 2実施例の半導体集積回路装置 における昇圧電源回路では、 第 1のスィ ッチ 1 1 と直列に第 1のダ ィオー ド 1 8が順方向に設けられ、 且つ、 第 2のスィ ッチ 1 2 と直 列に第 2のダイォー ド 1 9が順方向に設けられている。 これによ り 、 例えば、 半導体集積回路装置の起動時の処理が終了した後に第 1 の出力端子 O T 1 と第 2の出力端子 O T 2を短絡した場合でも、 電 流の逆流を防止して昇圧電圧 V P P ( V P P 1 , V P P 2 ) を効率 的に発生するようになっている。
図 1 2は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 3実施例を示す回路図である。
図 1 2 と図 1 1 との比較から明らかなように、 本第 3実施例の半 導体集積回路装置における昇圧電源回路では、 第 2のスィ ッチ 1 2 に対してのみ第 2のダイオード 1 9を設けるよ うになつている。 な お、 第 1のスィ ッチ 1 1に対してのみ第 1のダイオー ド 1 8を設け ることもできる。
図 1 3は本発明に係る半導体集積回路装置における昇圧電源回路 の要部構成の第 4実施例を示す回路図である。
図 1 3に示されるように、 本第 4実施例の半導体集積回路装置に おける昇圧電源回路では、 交互に動作する 2組の昇圧回路部分 （ス イ ッチ 1 0 1 , 1 1 1 , 1 1 2および容量 1 5 1 と、 スィ ッチ 1 0 2， 1 1 2， 1 2 2および容量 1 5 2 との 2組の昇圧回路部分） を 設け、 効率的に昇圧動作を行わせるようになつている。
ここで、 第 1の昇圧回路部分のスィ ッチ 1 0 1， 1 1 1， 1 1 2 と、 第 2の昇圧回路部分のスィ ッチ 1 0 2， 1 1 2， 1 2 2 とは互 いに 1 8 0度の位相で動作するようになつている。 さらに、 各第 1 のスィ ッチ 1 1 1および 1 1 2を制御する制御信号 Z C N T 1 ' お よび ZCNT 2， は、 それぞれ各第 2のスィ ッチ 1 2 1および 1 2 2を制御する制御信号 Z C N T 1および Z C N T 2を遅延した信号 となっている。 また、 プリチャージ電圧 V p r l , V p r 2および ポンプ電圧 Vm p 1， V m p 2はそれぞれ同電位の電圧とされてい る。 この昇圧電源回路は、 様々な構成を適用することができる。 すなわち、 上述した本実施例に係る半導体集積回路装置における 昇圧電源回路、 降圧電源回路、 制御回路および内部回路は、 様々な 構成を適用することができるのはいうまでもない。
このよ う に、 本発明に係る半導体集積回路装置によれば、 チップ 内部に昇圧電圧からのリークがあった場合でも、 正しく初期化動作 を行うことができる。 また、 起動後に 2つの昇圧電圧を電気的にシ ョートさせることで、 容量 （平滑容量） を兼用することができ、 キ ャパシタの面積を削減することができる。 さらに、 昇圧電圧の取り 出し端子にダイオードを設けることで、 電流の逆流を防ぎ効率よく 昇圧電圧を取り出すことができる。

Claims

請 求 の 範 囲
1 . 昇圧電圧を ¾生する昇圧電源回路、 該昇圧電圧により駆動さ れる内部回路、 および、 前記昇圧電圧を受け取って前記内部回路を 制御する制御回路を有する半導体集積回路装置であって、
前記昇圧電源回路は、 前記内部回路甩の第 1の出力端子と、 前記 制御回路用の第 2の出力端子とを備えることを特徴とする半導体集 積回路装置。
2 . 請求項 1 に記載の半導体集積回路装置において、 さらに、 前 記昇圧電圧を降圧する降圧電源回路を備え、
該降圧電源回路は、 前記昇圧電源回路の第 2の出力端子を介して 与えられた前記昇圧電圧を降圧して前記制御回路に印加することを 特徴とする半導体集積回路装置。
3 . 請求項 2に記載の半導体集積回路装置において、 前記第 1の 端子から出力される前記昇圧電圧を、 前記制御回路にも印加するこ とを特徴とする半導体集積回路装置。
4 . 請求項 1 に記載の半導体集積回路装置において、 前記昇圧電 源回路は、 前記第 1の端子から出力される前記昇圧電圧の変動に関 わらず、 前記第 2の端子から出力される前記昇圧電圧を所定のレべ ルで出力する出力電圧制御部を備えることを特徴とする半導体集積 回路装置。
5 . 請求項 4に記載の半導体集積回路装置において、 前記出力電 圧制御部は、 前記第 1 の出力端子に対して直列に接続された第 1 の スィ ッチと、 前記第 2の出力端子に対して直列に接続された第 2の スィ ッチとを備えることを特徴とする半導体集積回路装置。
6 . 請求項 5に記載の半導体集積回路装置において、 前記出力電 圧制御部は、 さらに、 前記第 1 のスィ ッチの後段に設けられた平滑 用の第 1の容量と、 前記第 2のスィ ッチの後段に設けられた平滑用 の第 2の容量とを備えることを特徴とする半導体集積回路装置。
7 . 請求項 5に記載の半導体集積回路装置において、 前記出力電 圧制御部は、 さらに、 前記第 1のスィ ッチと直列に設けられた順方 向の第 1のダイオードと、 前記第 2のスィ ッチと直列に設けられた 順方向の第 2のダイオー ドとのうちの少なく とも一方を備えるこ と を特徴とする半導体集積回路装置。
8 . 請求項 5に記載の半導体集積回路装置において、 前記出力電 圧制御部は、 さらに、 前記第 1のスィ ッチをオンするタイ ミ ングを 、 前記第 2のスィ ツチをオンするタイ ミ ングよ り も遅らせる遅延回 路を備えることを特徴とする半導体集積回路装置。
9 . 請求項 1 に記載の半導体集積回路装置において、 前記第 1お よび第 2の出力端子は、 該半導体集積回路装置の起動時にのみ分離 され、 ー且起動した後は電気的に短絡されることを特徴とする半導 体集積回路装置。
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