JPH05234373A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05234373A JPH05234373A JP4033245A JP3324592A JPH05234373A JP H05234373 A JPH05234373 A JP H05234373A JP 4033245 A JP4033245 A JP 4033245A JP 3324592 A JP3324592 A JP 3324592A JP H05234373 A JPH05234373 A JP H05234373A
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- Japan
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- boosted
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Links
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- 238000000034 method Methods 0.000 abstract description 2
- 238000005086 pumping Methods 0.000 abstract 2
- 230000015654 memory Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
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- 230000007423 decrease Effects 0.000 description 7
- 239000013589 supplement Substances 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 昇圧信号を電源として使用している回路ブロ
ックの動作速度を速くしてアクセス速度の向上を図る。 【構成】 電源電圧ＶＣＣを印加すると、発振器１０１
が動作して第１のチャージポンプ回路１１０により、昇
圧信号φｂが常時昇圧される。デコード信号φ２によっ
て回路ブロック３０が動作し、該回路ブロック３０内に
流れる貫通電流等により、φｂのレベルが低下すると、
φ２によって第２のチャージポンプ回路１２０が動作
し、φｂのレベル低下が急速に補充される。
ックの動作速度を速くしてアクセス速度の向上を図る。 【構成】 電源電圧ＶＣＣを印加すると、発振器１０１
が動作して第１のチャージポンプ回路１１０により、昇
圧信号φｂが常時昇圧される。デコード信号φ２によっ
て回路ブロック３０が動作し、該回路ブロック３０内に
流れる貫通電流等により、φｂのレベルが低下すると、
φ２によって第２のチャージポンプ回路１２０が動作
し、φｂのレベル低下が急速に補充される。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧以上のレベル
の昇圧信号を生成するブート・ストラップ機能を有する
昇圧回路を備えたダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭという）等の半導体記憶装置、
特にその昇圧回路に関するものである。
の昇圧信号を生成するブート・ストラップ機能を有する
昇圧回路を備えたダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭという）等の半導体記憶装置、
特にその昇圧回路に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置の一構成
例を示す概略のブロック図である。この半導体記憶装置
は、ＤＲＡＭを示すもので、反転ロウ・アドレス・スト
ローブ信号ＲＡＳN によりタイミングが決まる駆動信号
φ１によってワード線用の昇圧信号ＰＷのレベルよりも
ＭＯＳトランジスタの閾値Ｖｔ以上高い昇圧信号φｂを
出力する昇圧回路１０と、ＸアドレスＡＤをデコードし
てタイミング信号であるデコード信号φ２を出力するＸ
デコーダ２０とを、備えている。昇圧回路１０は、ドレ
イン及びゲートに電源電圧ＶＣＣが印加されるＮチャネ
ル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１１
を有し、そのソースに、駆動信号φ１が入力される昇圧
用の容量１２が接続され、該ＮＭＯＳ１１のソースから
昇圧信号φｂを出力する構成になっている。この昇圧回
路１０及びＸデコーダ２０の出力側には、例えばワード
線駆動用の回路ブロック３０が接続されている。
例を示す概略のブロック図である。この半導体記憶装置
は、ＤＲＡＭを示すもので、反転ロウ・アドレス・スト
ローブ信号ＲＡＳN によりタイミングが決まる駆動信号
φ１によってワード線用の昇圧信号ＰＷのレベルよりも
ＭＯＳトランジスタの閾値Ｖｔ以上高い昇圧信号φｂを
出力する昇圧回路１０と、ＸアドレスＡＤをデコードし
てタイミング信号であるデコード信号φ２を出力するＸ
デコーダ２０とを、備えている。昇圧回路１０は、ドレ
イン及びゲートに電源電圧ＶＣＣが印加されるＮチャネ
ル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１１
を有し、そのソースに、駆動信号φ１が入力される昇圧
用の容量１２が接続され、該ＮＭＯＳ１１のソースから
昇圧信号φｂを出力する構成になっている。この昇圧回
路１０及びＸデコーダ２０の出力側には、例えばワード
線駆動用の回路ブロック３０が接続されている。
【０００３】回路ブロック３０は、昇圧信号φｂが電源
用として印加され、Ｘデコーダ２０からのデコード信号
φ２によって動作が制御される回路であり、インバータ
３１、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）３２，３４，３６、及びＮＭＯＳ３３，３
５，３７を備えている。昇圧回路１０の出力側とグラン
ドとの間には、ＰＭＯＳ３２とＮＭＯＳ３３、ＰＭＯＳ
３４とＮＭＯＳ３５、ＰＭＯＳ３６とＮＭＯＳ３７が、
それぞれ直列に接続され、そのＰＭＯＳ３２及び３４が
たすき掛け接続され、その出力側がＰＭＯＳ３６及びＮ
ＭＯＳ３７のゲートに共通接続されている。デコーダ２
０の出力側には、インバータ３１及びＮＭＯＳ３５のゲ
ートがそれぞれ接続され、該インバータ３１の出力側が
ＮＭＯＳ３３のゲートに接続されている。Ｓ３１はイン
バータ３１の出力、Ｓ３３はＮＭＯＳ３３の出力、Ｓ３
５はＮＭＯＳ３５の出力、Ｓ３７はＮＭＯＳ３７の出力
である。
用として印加され、Ｘデコーダ２０からのデコード信号
φ２によって動作が制御される回路であり、インバータ
３１、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）３２，３４，３６、及びＮＭＯＳ３３，３
５，３７を備えている。昇圧回路１０の出力側とグラン
ドとの間には、ＰＭＯＳ３２とＮＭＯＳ３３、ＰＭＯＳ
３４とＮＭＯＳ３５、ＰＭＯＳ３６とＮＭＯＳ３７が、
それぞれ直列に接続され、そのＰＭＯＳ３２及び３４が
たすき掛け接続され、その出力側がＰＭＯＳ３６及びＮ
ＭＯＳ３７のゲートに共通接続されている。デコーダ２
０の出力側には、インバータ３１及びＮＭＯＳ３５のゲ
ートがそれぞれ接続され、該インバータ３１の出力側が
ＮＭＯＳ３３のゲートに接続されている。Ｓ３１はイン
バータ３１の出力、Ｓ３３はＮＭＯＳ３３の出力、Ｓ３
５はＮＭＯＳ３５の出力、Ｓ３７はＮＭＯＳ３７の出力
である。
【０００４】回路ブロック３０の出力側には、ＮＭＯＳ
からなるドライバ３８のゲートが接続され、そのドライ
バ３８のソース・ドレインがワード線用の昇圧信号ＰＷ
とワード線ＷＬにそれぞれ接続され、そのワード線ＷＬ
がメモリセルアレイ４０に接続されている。メモリセル
アレイ４０は、複数本のワード線ＷＬと、それと交差す
る複数本のビット線ＢＬとを有し、それらの各交差箇所
には、ＭＯＳトランジスタで構成されたメモリセル４１
がそれぞれ接続されている。
からなるドライバ３８のゲートが接続され、そのドライ
バ３８のソース・ドレインがワード線用の昇圧信号ＰＷ
とワード線ＷＬにそれぞれ接続され、そのワード線ＷＬ
がメモリセルアレイ４０に接続されている。メモリセル
アレイ４０は、複数本のワード線ＷＬと、それと交差す
る複数本のビット線ＢＬとを有し、それらの各交差箇所
には、ＭＯＳトランジスタで構成されたメモリセル４１
がそれぞれ接続されている。
【０００５】図３は図２に示す半導体記憶装置の動作波
形図であり、この図を参照しつつ、図２の動作を説明す
る。駆動信号φ１が“Ｌ”レベルでは、昇圧回路１０か
ら出力される昇圧信号φｂが、ＮＭＯＳ１１によって
“Ｈ”レベル（＝ＶＣＣ−Ｖｔ）にチャージされてい
る。反転ロウ・アドレス・ストローブ信号ＲＡＳN が
“Ｈ”レベルから“Ｌ”レベルに立下がると、駆動信号
φ１が“Ｌ”レベルから“Ｈ”レベルへ立上がる。駆動
信号φ１が立上がると、昇圧回路１０内の容量１２によ
って昇圧信号φｂが電源電圧ＶＣＣ以上に昇圧される。
なお、信号ＲＡＳN が“Ｌ”レベルから“Ｈ”レベルに
立上がると、駆動信号φ１が“Ｈ”レベルから“Ｌ”レ
ベルへ立下がり、昇圧回路１０によって昇圧信号φｂが
元の“Ｈ”レベルに戻る。このように昇圧信号φｂは、
信号ＲＡＳN に基づき、１サイクル中のセット時に昇圧
し、リセット時には元のレベルに戻るような昇圧方式に
なっている。
形図であり、この図を参照しつつ、図２の動作を説明す
る。駆動信号φ１が“Ｌ”レベルでは、昇圧回路１０か
ら出力される昇圧信号φｂが、ＮＭＯＳ１１によって
“Ｈ”レベル（＝ＶＣＣ−Ｖｔ）にチャージされてい
る。反転ロウ・アドレス・ストローブ信号ＲＡＳN が
“Ｈ”レベルから“Ｌ”レベルに立下がると、駆動信号
φ１が“Ｌ”レベルから“Ｈ”レベルへ立上がる。駆動
信号φ１が立上がると、昇圧回路１０内の容量１２によ
って昇圧信号φｂが電源電圧ＶＣＣ以上に昇圧される。
なお、信号ＲＡＳN が“Ｌ”レベルから“Ｈ”レベルに
立上がると、駆動信号φ１が“Ｈ”レベルから“Ｌ”レ
ベルへ立下がり、昇圧回路１０によって昇圧信号φｂが
元の“Ｈ”レベルに戻る。このように昇圧信号φｂは、
信号ＲＡＳN に基づき、１サイクル中のセット時に昇圧
し、リセット時には元のレベルに戻るような昇圧方式に
なっている。
【０００６】前記のように駆動信号φ１が立上がると、
昇圧信号φｂが昇圧されるが、その昇圧信号φｂが充分
に昇圧された後、ＸアドレスＡＤがＸデコーダ２０でデ
コードされ、そのデコード信号φ２が“Ｌ”レベルから
“Ｈ”レベルに立上がり、回路ブロック３０が動作す
る。即ち、デコード信号φ２が立上がると、インバータ
３１の出力Ｓ３１が“Ｌ”レベルとなり、ＮＭＯＳ３３
がオフ状態となる。このとき、ＮＭＯＳ３５がオン状態
となるため、その出力Ｓ３５が“Ｌ”レベルとなる。出
力Ｓ３５が“Ｌ”レベルとなると、ＰＭＯＳ３２がオン
し、その出力Ｓ３３が“Ｈ”レベルとなり、ＰＭＯＳ３
４がオフ状態となる。このとき、ＮＭＯＳ３７がオフ状
態になると共に、ＰＭＯＳ３６がオン状態となるため、
その出力Ｓ３７が昇圧信号φｂのレベルまで立上がる。
昇圧信号φｂが昇圧されるが、その昇圧信号φｂが充分
に昇圧された後、ＸアドレスＡＤがＸデコーダ２０でデ
コードされ、そのデコード信号φ２が“Ｌ”レベルから
“Ｈ”レベルに立上がり、回路ブロック３０が動作す
る。即ち、デコード信号φ２が立上がると、インバータ
３１の出力Ｓ３１が“Ｌ”レベルとなり、ＮＭＯＳ３３
がオフ状態となる。このとき、ＮＭＯＳ３５がオン状態
となるため、その出力Ｓ３５が“Ｌ”レベルとなる。出
力Ｓ３５が“Ｌ”レベルとなると、ＰＭＯＳ３２がオン
し、その出力Ｓ３３が“Ｈ”レベルとなり、ＰＭＯＳ３
４がオフ状態となる。このとき、ＮＭＯＳ３７がオフ状
態になると共に、ＰＭＯＳ３６がオン状態となるため、
その出力Ｓ３７が昇圧信号φｂのレベルまで立上がる。
【０００７】回路ブロック３０の出力Ｓ３７が“Ｈ”レ
ベルに立上がると、ドライバ３８がオン状態となり、ワ
ード線用の昇圧信号ＰＷからワード線ＷＬへ電流が流
れ、該ワード線ＷＬがワード線用の昇圧信号ＰＷと同レ
ベルの昇圧レベルまで立上がる。ワード線ＷＬが立上が
ると、そのワード線ＷＬに接続されたメモリセル４１の
例えば記憶データが、ビット線ＢＬへ読み出される。そ
して、このビット線ＢＬ上の読み出しデータが、図示し
ないＹデコーダによって選択され、データバス等へ出力
される。
ベルに立上がると、ドライバ３８がオン状態となり、ワ
ード線用の昇圧信号ＰＷからワード線ＷＬへ電流が流
れ、該ワード線ＷＬがワード線用の昇圧信号ＰＷと同レ
ベルの昇圧レベルまで立上がる。ワード線ＷＬが立上が
ると、そのワード線ＷＬに接続されたメモリセル４１の
例えば記憶データが、ビット線ＢＬへ読み出される。そ
して、このビット線ＢＬ上の読み出しデータが、図示し
ないＹデコーダによって選択され、データバス等へ出力
される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の昇圧方式では、昇圧信号φｂが充分に昇圧される前
に、その昇圧信号φｂを電源として使用している回路ブ
ロック３０を、Ｘデコーダ２０から出力されるデコード
信号φ２によって動作させると、該回路ブロック３０の
出力Ｓ３７の波形がなまってしまう。また、回路ブロッ
ク３０の出力Ｓ３７の波形の立上がりをよくしようとす
ると、昇圧回路１０によって昇圧信号φｂが充分に昇圧
されてからでないと、該回路ブロック３０を動作させる
ことができないので、該回路ブロック３０の動作開始時
間が遅れる。従って、メモリセルアレイ４０に対するア
クセス速度が低下するという問題があり、それを解決す
ることが困難であった。
成の昇圧方式では、昇圧信号φｂが充分に昇圧される前
に、その昇圧信号φｂを電源として使用している回路ブ
ロック３０を、Ｘデコーダ２０から出力されるデコード
信号φ２によって動作させると、該回路ブロック３０の
出力Ｓ３７の波形がなまってしまう。また、回路ブロッ
ク３０の出力Ｓ３７の波形の立上がりをよくしようとす
ると、昇圧回路１０によって昇圧信号φｂが充分に昇圧
されてからでないと、該回路ブロック３０を動作させる
ことができないので、該回路ブロック３０の動作開始時
間が遅れる。従って、メモリセルアレイ４０に対するア
クセス速度が低下するという問題があり、それを解決す
ることが困難であった。
【０００９】本発明は、前記従来技術が持っていた課題
として、昇圧信号φｂが入力される回路ブロック３０の
出力波形の立上がりをよくしようとすると、該昇圧信号
φｂが充分に昇圧されてからでないと、該回路ブロック
３０の動作を開始させることができず、それによって該
回路ブロック３０の動作開始時間が遅れ、メモリセルア
レイ４０に対するアクセス速度が低下するという点につ
いて解決した半導体記憶装置を提供するものである。
として、昇圧信号φｂが入力される回路ブロック３０の
出力波形の立上がりをよくしようとすると、該昇圧信号
φｂが充分に昇圧されてからでないと、該回路ブロック
３０の動作を開始させることができず、それによって該
回路ブロック３０の動作開始時間が遅れ、メモリセルア
レイ４０に対するアクセス速度が低下するという点につ
いて解決した半導体記憶装置を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、電源電圧が印加され該電源電圧以上のレ
ベルの昇圧信号を生成する昇圧回路と、前記昇圧信号が
電源用として印加され、タイミング信号によって動作が
制御される回路ブロックとを、備えた半導体記憶装置に
おいて、前記昇圧回路を次のように構成している。即
ち、前記昇圧回路は、前記電源電圧が印加され、発振器
の出力に基づいて前記昇圧信号を常時昇圧する第１のチ
ャージポンプ回路と、前記電源電圧が印加され、前記回
路ブロックの動作時に生じる前記昇圧信号のレベル低下
分だけ前記タイミング信号に基づいて前記昇圧信号を昇
圧する第２のチャージポンプ回路とを、備えている。
決するために、電源電圧が印加され該電源電圧以上のレ
ベルの昇圧信号を生成する昇圧回路と、前記昇圧信号が
電源用として印加され、タイミング信号によって動作が
制御される回路ブロックとを、備えた半導体記憶装置に
おいて、前記昇圧回路を次のように構成している。即
ち、前記昇圧回路は、前記電源電圧が印加され、発振器
の出力に基づいて前記昇圧信号を常時昇圧する第１のチ
ャージポンプ回路と、前記電源電圧が印加され、前記回
路ブロックの動作時に生じる前記昇圧信号のレベル低下
分だけ前記タイミング信号に基づいて前記昇圧信号を昇
圧する第２のチャージポンプ回路とを、備えている。
【００１１】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、第１のチャージポンプ回路により、昇
圧信号を常時昇圧しておく。そして、その昇圧信号を使
用している回路ブロックがタイミング信号によって動作
し、昇圧信号のレベルが低下すると、第２のチャージポ
ンプ回路が該タイミング信号によって動作し、昇圧信号
のレベル低下を強力に補充する。従って、前記課題を解
決できるのである。
を構成したので、第１のチャージポンプ回路により、昇
圧信号を常時昇圧しておく。そして、その昇圧信号を使
用している回路ブロックがタイミング信号によって動作
し、昇圧信号のレベルが低下すると、第２のチャージポ
ンプ回路が該タイミング信号によって動作し、昇圧信号
のレベル低下を強力に補充する。従って、前記課題を解
決できるのである。
【００１２】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体記憶装置の
要部の構成ブロック図であり、従来の図２中の要素と共
通の要素には共通の符号が付されている。この半導体記
憶装置は、その全体構成が図２のＤＲＡＭと同一であ
り、昇圧信号φｂを生成する昇圧回路１００の回路構成
のみが異なっている。昇圧回路１００は、図２と同一の
回路ブロック３０に対して電源用の昇圧信号φｂを供給
する回路であり、クロック信号φ３を出力する発振器１
０１と、第１及び第２のチャージポンプ回路１１０，１
２０とで、構成されている。
要部の構成ブロック図であり、従来の図２中の要素と共
通の要素には共通の符号が付されている。この半導体記
憶装置は、その全体構成が図２のＤＲＡＭと同一であ
り、昇圧信号φｂを生成する昇圧回路１００の回路構成
のみが異なっている。昇圧回路１００は、図２と同一の
回路ブロック３０に対して電源用の昇圧信号φｂを供給
する回路であり、クロック信号φ３を出力する発振器１
０１と、第１及び第２のチャージポンプ回路１１０，１
２０とで、構成されている。
【００１３】発振器１０１は、電源電圧ＶＣＣの印加に
よって動作を開始し、昇圧回路１００から出力される昇
圧信号φｂが一定の電圧レベルに達すると、クロック信
号φ３の出力を停止するように働く。第１のチャージポ
ンプ回路１１０は、電源立上げ時に昇圧信号φｂを昇圧
するためと、リーク電流等による該昇圧信号φｂのレベ
ル低下を補充するための回路であり、ＮＭＯＳ１１１，
１１２及びチャージポンプ用容量１１３を有している。
ＮＭＯＳ１１１のソースから昇圧信号φｂを出力し、そ
のドレイン及びゲートがノードＮ１に接続され、該ノー
ドＮ１が容量１１３を介して発振器１０１の出力側に接
続されている。ＮＭＯＳ１１２のドレイン及びゲートに
は電源電圧ＶＣＣが印加され、そのソースがノードＮ１
に接続されている。
よって動作を開始し、昇圧回路１００から出力される昇
圧信号φｂが一定の電圧レベルに達すると、クロック信
号φ３の出力を停止するように働く。第１のチャージポ
ンプ回路１１０は、電源立上げ時に昇圧信号φｂを昇圧
するためと、リーク電流等による該昇圧信号φｂのレベ
ル低下を補充するための回路であり、ＮＭＯＳ１１１，
１１２及びチャージポンプ用容量１１３を有している。
ＮＭＯＳ１１１のソースから昇圧信号φｂを出力し、そ
のドレイン及びゲートがノードＮ１に接続され、該ノー
ドＮ１が容量１１３を介して発振器１０１の出力側に接
続されている。ＮＭＯＳ１１２のドレイン及びゲートに
は電源電圧ＶＣＣが印加され、そのソースがノードＮ１
に接続されている。
【００１４】第２のチャージポンプ回路１２０は、回路
ブロック３０が動作したときに生じる貫通電流等によっ
て低下した昇圧信号φｂのレベルを補充するための回路
であり、第１のチャージポンプ回路１１０と同様に、Ｎ
ＭＯＳ１２１，１２２及びチャージポンプ用容量１２３
を有している。ＮＭＯＳ１２１のソースから昇圧信号φ
ｂを出力し、そのドレイン及びゲートがノードＮ２に接
続されている。ノードＮ２は、ＮＭＯＳ１２２のソース
に接続され、そのドレイン及びゲートに電源電圧ＶＣＣ
が印加されるようになっている。また、ノードＮ２は、
容量１２３を介して図２のＸデコーダ２０の出力側に接
続され、該Ｘデコーダ２０から出力されるタイミング信
号であるデコード信号φ２を該容量１２３を介して入力
するようになっている。
ブロック３０が動作したときに生じる貫通電流等によっ
て低下した昇圧信号φｂのレベルを補充するための回路
であり、第１のチャージポンプ回路１１０と同様に、Ｎ
ＭＯＳ１２１，１２２及びチャージポンプ用容量１２３
を有している。ＮＭＯＳ１２１のソースから昇圧信号φ
ｂを出力し、そのドレイン及びゲートがノードＮ２に接
続されている。ノードＮ２は、ＮＭＯＳ１２２のソース
に接続され、そのドレイン及びゲートに電源電圧ＶＣＣ
が印加されるようになっている。また、ノードＮ２は、
容量１２３を介して図２のＸデコーダ２０の出力側に接
続され、該Ｘデコーダ２０から出力されるタイミング信
号であるデコード信号φ２を該容量１２３を介して入力
するようになっている。
【００１５】ＮＭＯＳ１１１，１２１のソース側に接続
された回路ブロック３０は、図２と同様に、昇圧信号φ
ｂを電源として使用し、デコード信号φ２により動作が
制御される回路である。本実施例の半導体記憶装置の全
体の動作は従来の図２と同様であるため、従来と異なる
構成の昇圧回路１００の動作等を、図４（ａ），（ｂ）
を参照しつつ説明する。なお、図４（ａ），（ｂ）は図
１の動作波形図であり、同図（ａ）は第１のチャージポ
ンプ回路１１０、同図（ｂ）は第２のチャージポンプ回
路１２０の波形図である。
された回路ブロック３０は、図２と同様に、昇圧信号φ
ｂを電源として使用し、デコード信号φ２により動作が
制御される回路である。本実施例の半導体記憶装置の全
体の動作は従来の図２と同様であるため、従来と異なる
構成の昇圧回路１００の動作等を、図４（ａ），（ｂ）
を参照しつつ説明する。なお、図４（ａ），（ｂ）は図
１の動作波形図であり、同図（ａ）は第１のチャージポ
ンプ回路１１０、同図（ｂ）は第２のチャージポンプ回
路１２０の波形図である。
【００１６】電源電圧ＶＣＣが印加されると、発振器１
０１が動作してその発振器１０１からクロック信号φ３
が出力される。このクロック信号φ３によって容量１１
３が充放電し、昇圧信号φｂを電源電圧ＶＣＣよりもＭ
ＯＳトランジスタの閾値Ｖｔ以上高い昇圧レベルＶｂへ
昇圧する。昇圧信号φｂが昇圧されて長時間経過後、リ
ーク電流等によって昇圧レベルＶｂが少し低下したとす
る。すると、発振器１０１が動作してクロック信号φ３
が“Ｌ”レベルから“Ｈ”レベルへ立上がる。クロック
信号φ３が“Ｈ”レベルへ立上がると、容量１１３によ
ってノードＮ１が電源電圧ＶＣＣ以上に昇圧される。ノ
ードＮ１が昇圧されると、ＮＭＯＳ１１１がオンし、容
量１１３に蓄積されていた電荷が昇圧信号φｂへ供給さ
れ、低下した昇圧レベルＶｂが回復される。
０１が動作してその発振器１０１からクロック信号φ３
が出力される。このクロック信号φ３によって容量１１
３が充放電し、昇圧信号φｂを電源電圧ＶＣＣよりもＭ
ＯＳトランジスタの閾値Ｖｔ以上高い昇圧レベルＶｂへ
昇圧する。昇圧信号φｂが昇圧されて長時間経過後、リ
ーク電流等によって昇圧レベルＶｂが少し低下したとす
る。すると、発振器１０１が動作してクロック信号φ３
が“Ｌ”レベルから“Ｈ”レベルへ立上がる。クロック
信号φ３が“Ｈ”レベルへ立上がると、容量１１３によ
ってノードＮ１が電源電圧ＶＣＣ以上に昇圧される。ノ
ードＮ１が昇圧されると、ＮＭＯＳ１１１がオンし、容
量１１３に蓄積されていた電荷が昇圧信号φｂへ供給さ
れ、低下した昇圧レベルＶｂが回復される。
【００１７】第１のポンプ回路１１０によって昇圧信号
φｂが昇圧レベルＶｂになると、図２に示すＸデコーダ
２０からタイミング信号であるデコード信号φ２が出力
され、回路ブロック３０が動作を開始する。回路ブロッ
ク３０の動作が開始されると、該回路ブロック３０内に
おいて電源・グランド間に貫通電流等が流れて昇圧信号
φｂのレベルが低下する。このレベル低下は、大きなも
のとなるため、第１のチャージポンプ回路１１０だけで
レベル低下を補充するためには、発振器１０１から出力
されるクロック信号φ３の周期を短くしたり、そのクロ
ック供給能力を大きくしたりする必要があり、かえって
消費電流が多くなってしまう。そこで、第２のチャージ
ポンプ回路１２０を設け、前記のレベル低下を補充する
ようになっている。
φｂが昇圧レベルＶｂになると、図２に示すＸデコーダ
２０からタイミング信号であるデコード信号φ２が出力
され、回路ブロック３０が動作を開始する。回路ブロッ
ク３０の動作が開始されると、該回路ブロック３０内に
おいて電源・グランド間に貫通電流等が流れて昇圧信号
φｂのレベルが低下する。このレベル低下は、大きなも
のとなるため、第１のチャージポンプ回路１１０だけで
レベル低下を補充するためには、発振器１０１から出力
されるクロック信号φ３の周期を短くしたり、そのクロ
ック供給能力を大きくしたりする必要があり、かえって
消費電流が多くなってしまう。そこで、第２のチャージ
ポンプ回路１２０を設け、前記のレベル低下を補充する
ようになっている。
【００１８】即ち、図２のＸデコーダ２０から出力され
るデコード信号φ２が“Ｌ”レベルから“Ｈ”レベルに
立上がると、回路ブロック３０が動作し、該回路ブロッ
ク３０内の貫通電流等によって昇圧信号φｂのレベルが
低下する。すると、デコード信号φ２の立上がりによ
り、第２のチャージポンプ回路１２０内の容量１２３を
介してノードＮ２が電源電圧ＶＣＣ以上に昇圧される。
ノードＮ２が昇圧されると、ＮＭＯＳ１２１がオンし、
容量１２３に蓄積されていた電荷が昇圧信号φｂへ供給
され、貫通電流等によってレベル低下した昇圧信号φｂ
の昇圧レベルＶｂが回復される。
るデコード信号φ２が“Ｌ”レベルから“Ｈ”レベルに
立上がると、回路ブロック３０が動作し、該回路ブロッ
ク３０内の貫通電流等によって昇圧信号φｂのレベルが
低下する。すると、デコード信号φ２の立上がりによ
り、第２のチャージポンプ回路１２０内の容量１２３を
介してノードＮ２が電源電圧ＶＣＣ以上に昇圧される。
ノードＮ２が昇圧されると、ＮＭＯＳ１２１がオンし、
容量１２３に蓄積されていた電荷が昇圧信号φｂへ供給
され、貫通電流等によってレベル低下した昇圧信号φｂ
の昇圧レベルＶｂが回復される。
【００１９】Ｘデコーダ２０から出力されたデコード信
号φ２によって回路ブロック３０が動作すると、従来と
同様に、その出力Ｓ３７が立上がって図２のドライバ３
８がオンし、ワード線用の昇圧信号ＰＷによってワード
線ＷＬが立上がり、それに接続されたメモリセル４１の
データの読み出し等が行われる。
号φ２によって回路ブロック３０が動作すると、従来と
同様に、その出力Ｓ３７が立上がって図２のドライバ３
８がオンし、ワード線用の昇圧信号ＰＷによってワード
線ＷＬが立上がり、それに接続されたメモリセル４１の
データの読み出し等が行われる。
【００２０】この第１の実施例では、次のような利点を
有している。 （ｉ） 第１のチャージポンプ回路１１０によって昇圧
信号φｂが常時昇圧されているため、その昇圧に要する
時間を必要としない。そのため、昇圧信号φｂの昇圧に
要する時間を待つことなく、デコード信号φ２の立上が
りを速くして回路ブロック３０を動作させても、該回路
ブロック３０の出力Ｓ３７の波形をなまらせることな
く、該回路ブロック３０を高速に動作させることができ
る。 （ii） 第１及び第２のチャージポンプ回路１１０，１
２０を設けたので、該第１のチャージポンプ回路１１０
で通常の昇圧信号φｂのレベル低下の補充を行い、該昇
圧信号φｂのレベル低下が大きい回路ブロック３０の動
作時には、第２のチャージポンプ回路１２０によって強
力に補充することができる。それゆえ、全体的には消費
電流の少ない、補充能力の強力な昇圧回路１００が得ら
れる。
有している。 （ｉ） 第１のチャージポンプ回路１１０によって昇圧
信号φｂが常時昇圧されているため、その昇圧に要する
時間を必要としない。そのため、昇圧信号φｂの昇圧に
要する時間を待つことなく、デコード信号φ２の立上が
りを速くして回路ブロック３０を動作させても、該回路
ブロック３０の出力Ｓ３７の波形をなまらせることな
く、該回路ブロック３０を高速に動作させることができ
る。 （ii） 第１及び第２のチャージポンプ回路１１０，１
２０を設けたので、該第１のチャージポンプ回路１１０
で通常の昇圧信号φｂのレベル低下の補充を行い、該昇
圧信号φｂのレベル低下が大きい回路ブロック３０の動
作時には、第２のチャージポンプ回路１２０によって強
力に補充することができる。それゆえ、全体的には消費
電流の少ない、補充能力の強力な昇圧回路１００が得ら
れる。
【００２１】第２の実施例 図５は、本発明の第２の実施例を示す昇圧回路の回路図
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。この昇圧回路１００−
１では、図１の昇圧回路１００内の第２のチャージポン
プ回路１２０に代えて、それと回路構成の異なる第２の
チャージポンプ回路１２０−１が設けられている。第２
のチャージポンプ回路１２０−１は、ＮＭＯＳ１２１，
１２２，１２４、チャージポンプ用容量１２３，１２
５、及びインバータ１２６，１２７を備えた電流供給能
力の大きな２段構成となっている。デコード信号φ２
は、信号反転用の２段のインバータ１２６，１２７に接
続され、そのインバータ１２７の出力側が、容量１２
３、ノードＮ２１及びＮＭＯＳ１２１を介して昇圧信号
φＢに接続される共に、該ノードＮ２１がＮＭＯＳ１２
２を介して電源電圧ＶＣＣに接続されている。インバー
タ１２６の出力側は、容量１２５を介してノードＮ２１
に接続されている。ノードＮ２１はＮＭＯＳ１２２のゲ
ートに接続されると共に、ＮＭＯＳ１２４を介して電源
電圧ＶＣＣに接続されている。
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。この昇圧回路１００−
１では、図１の昇圧回路１００内の第２のチャージポン
プ回路１２０に代えて、それと回路構成の異なる第２の
チャージポンプ回路１２０−１が設けられている。第２
のチャージポンプ回路１２０−１は、ＮＭＯＳ１２１，
１２２，１２４、チャージポンプ用容量１２３，１２
５、及びインバータ１２６，１２７を備えた電流供給能
力の大きな２段構成となっている。デコード信号φ２
は、信号反転用の２段のインバータ１２６，１２７に接
続され、そのインバータ１２７の出力側が、容量１２
３、ノードＮ２１及びＮＭＯＳ１２１を介して昇圧信号
φＢに接続される共に、該ノードＮ２１がＮＭＯＳ１２
２を介して電源電圧ＶＣＣに接続されている。インバー
タ１２６の出力側は、容量１２５を介してノードＮ２１
に接続されている。ノードＮ２１はＮＭＯＳ１２２のゲ
ートに接続されると共に、ＮＭＯＳ１２４を介して電源
電圧ＶＣＣに接続されている。
【００２２】この昇圧回路１００−１では、電源電圧Ｖ
ＣＣを印加すると、発振器１０１が動作してそのクロッ
ク信号φ３によって第１のチャージポンプ回路１１０が
動作し、昇圧信号φｂが昇圧される。その後、デコード
信号φ２が第２のチャージポンプ回路１２０−１に入力
される。デコード信号φ２が“Ｌ”レベルのとき、それ
がインバータ１２６で反転されて“Ｈ”レベルとなるの
で、容量１２５を介してノードＮ２１が昇圧される。ノ
ードＮ２１が昇圧されると、ＮＭＯＳ１２２がオンし、
ノードＮ２１が電源電圧ＶＣＣレベルまで達する。デコ
ード信号φ２が“Ｈ”レベルに立上がると、インバータ
１２７の出力も“Ｈ”レベルとなり、容量１２３に蓄積
された電荷によってノードＮ２１がＶＣＣレベル以上に
昇圧されるので、ＮＭＯＳ１２１を介して昇圧信号φｂ
のレベル低下が回復される。
ＣＣを印加すると、発振器１０１が動作してそのクロッ
ク信号φ３によって第１のチャージポンプ回路１１０が
動作し、昇圧信号φｂが昇圧される。その後、デコード
信号φ２が第２のチャージポンプ回路１２０−１に入力
される。デコード信号φ２が“Ｌ”レベルのとき、それ
がインバータ１２６で反転されて“Ｈ”レベルとなるの
で、容量１２５を介してノードＮ２１が昇圧される。ノ
ードＮ２１が昇圧されると、ＮＭＯＳ１２２がオンし、
ノードＮ２１が電源電圧ＶＣＣレベルまで達する。デコ
ード信号φ２が“Ｈ”レベルに立上がると、インバータ
１２７の出力も“Ｈ”レベルとなり、容量１２３に蓄積
された電荷によってノードＮ２１がＶＣＣレベル以上に
昇圧されるので、ＮＭＯＳ１２１を介して昇圧信号φｂ
のレベル低下が回復される。
【００２３】この第２の実施例では、デコード信号φ２
が“Ｈ”レベルになったとき、ノードＮ２１はＶＣＣレ
ベルから昇圧されるため、第２のチャージポンプ回路１
２０−１が第１のチャージポンプ回路１１０に比べて電
流供給能力が大きくなる。そのため、回路ブロック３０
の動作時の貫通電流等による昇圧信号φｂのレベル低下
を急速に回復することができる。
が“Ｈ”レベルになったとき、ノードＮ２１はＶＣＣレ
ベルから昇圧されるため、第２のチャージポンプ回路１
２０−１が第１のチャージポンプ回路１１０に比べて電
流供給能力が大きくなる。そのため、回路ブロック３０
の動作時の貫通電流等による昇圧信号φｂのレベル低下
を急速に回復することができる。
【００２４】なお、本発明は上記実施例に限定されず、
例えば、図１及び図５の昇圧回路１００，１００−１内
の第１，第２のチャージポンプ回路１１０，１２０，１
２０−１を、他のトランジスタ構成等に変更してもよ
い。また、昇圧信号φｂを使用する回路ブロック３０
は、ワード線駆動以外の他の回路構成にも適用できる。
さらに、上記実施例をＤＲＡＭ以外の他のメモリにも適
用できる。
例えば、図１及び図５の昇圧回路１００，１００−１内
の第１，第２のチャージポンプ回路１１０，１２０，１
２０−１を、他のトランジスタ構成等に変更してもよ
い。また、昇圧信号φｂを使用する回路ブロック３０
は、ワード線駆動以外の他の回路構成にも適用できる。
さらに、上記実施例をＤＲＡＭ以外の他のメモリにも適
用できる。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１及び第２のチャージポンプ回路を設けたの
で、第１のチャージポンプ回路によって昇圧信号が常時
昇圧されているので、従来のように昇圧に要する時間を
必要とせず、その昇圧に要する時間を待つことなく、回
路ブロックを動作させても、その出力波形がなまること
がなくなる。従って、回路ブロックを高速に動作させる
ことができ、メモリセルアレイに対するアクセス速度を
向上できる。さらに、昇圧信号に対する通常のレベル低
下の補充は第１のチャージポンプ回路で行い、回路ブロ
ックの動作時等において昇圧信号のレベル低下が大きい
ときには、第２のチャージポンプ回路によってそのレベ
ル低下を強力に補充するようにしているので、全体的に
は消費電流の少ない、レベル低下に対する補充能力の強
力な昇圧回路が得られる。
れば、第１及び第２のチャージポンプ回路を設けたの
で、第１のチャージポンプ回路によって昇圧信号が常時
昇圧されているので、従来のように昇圧に要する時間を
必要とせず、その昇圧に要する時間を待つことなく、回
路ブロックを動作させても、その出力波形がなまること
がなくなる。従って、回路ブロックを高速に動作させる
ことができ、メモリセルアレイに対するアクセス速度を
向上できる。さらに、昇圧信号に対する通常のレベル低
下の補充は第１のチャージポンプ回路で行い、回路ブロ
ックの動作時等において昇圧信号のレベル低下が大きい
ときには、第２のチャージポンプ回路によってそのレベ
ル低下を強力に補充するようにしているので、全体的に
は消費電流の少ない、レベル低下に対する補充能力の強
力な昇圧回路が得られる。
【図１】本発明の第１の実施例を示す半導体記憶装置に
おける要部の構成ブロック図である。
おける要部の構成ブロック図である。
【図２】従来の半導体記憶装置を示す概略の構成ブロッ
ク図である。
ク図である。
【図３】図２の動作波形図である。
【図４】図１の動作波形図である。
【図５】本発明の第２の実施例を示す半導体記憶装置に
おける昇圧回路の回路図である。
おける昇圧回路の回路図である。
２０ Ｘデコーダ ３０ 回路ブロック ４０ メモリセルアレイ １００，１００−１ 昇圧回路 １０１ 発振器 １１０ 第１のチャージポンプ回路 １２０，１２０−１ 第２のチャージポンプ回路
Claims (1)
- 【請求項１】 電源電圧が印加され該電源電圧以上のレ
ベルの昇圧信号を生成する昇圧回路と、前記昇圧信号が
電源用として印加され、タイミング信号によって動作が
制御される回路ブロックとを、備えた半導体記憶装置に
おいて、 前記昇圧回路は、 前記電源電圧が印加され、発振器の出力に基づいて前記
昇圧信号を常時昇圧する第１のチャージポンプ回路と、 前記電源電圧が印加され、前記回路ブロックの動作時に
生じる前記昇圧信号のレベル低下分だけ前記タイミング
信号に基づいて前記昇圧信号を昇圧する第２のチャージ
ポンプ回路とを、 備えたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033245A JPH05234373A (ja) | 1992-02-20 | 1992-02-20 | 半導体記憶装置 |
| US08/019,698 US5347488A (en) | 1992-02-20 | 1993-02-19 | Semiconductor memory device for generating a controlling signal to select a word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033245A JPH05234373A (ja) | 1992-02-20 | 1992-02-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234373A true JPH05234373A (ja) | 1993-09-10 |
Family
ID=12381099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033245A Pending JPH05234373A (ja) | 1992-02-20 | 1992-02-20 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5347488A (ja) |
| JP (1) | JPH05234373A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106675A (ja) * | 1995-05-17 | 1997-04-22 | Samsung Electron Co Ltd | 昇圧回路を備えた半導体メモリ装置 |
| KR20000030505A (ko) * | 2000-03-04 | 2000-06-05 | 김태진 | 반도체장치의 승압회로 |
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| WO2007077801A1 (ja) * | 2005-12-28 | 2007-07-12 | International Business Machines Corporation | 電流消費低減化のためのメモリ・システムおよびその方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751643A (en) * | 1990-04-06 | 1998-05-12 | Mosaid Technologies Incorporated | Dynamic memory word line driver |
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| KR0172333B1 (ko) * | 1995-01-16 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 전원 승압 회로 |
| US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
| JP4243027B2 (ja) * | 1999-02-02 | 2009-03-25 | マクロニクス インターナショナル カンパニー リミテッド | 改良されたワードラインブースト回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| JPH01307092A (ja) * | 1988-06-02 | 1989-12-12 | Matsushita Electron Corp | 半導体記憶装置およびその駆動方法 |
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
-
1992
- 1992-02-20 JP JP4033245A patent/JPH05234373A/ja active Pending
-
1993
- 1993-02-19 US US08/019,698 patent/US5347488A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106675A (ja) * | 1995-05-17 | 1997-04-22 | Samsung Electron Co Ltd | 昇圧回路を備えた半導体メモリ装置 |
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| KR20000030505A (ko) * | 2000-03-04 | 2000-06-05 | 김태진 | 반도체장치의 승압회로 |
| WO2007077801A1 (ja) * | 2005-12-28 | 2007-07-12 | International Business Machines Corporation | 電流消費低減化のためのメモリ・システムおよびその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5347488A (en) | 1994-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |