WO2006045798A1 - Verfahren und vorrichtung zur datenverteilung aus wenigstens einer datenquelle in einem mehrprozessorsystem - Google Patents

Verfahren und vorrichtung zur datenverteilung aus wenigstens einer datenquelle in einem mehrprozessorsystem Download PDF

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WO2006045798A1
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    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/845—Systems in which the redundancy can be transformed in increased performance

Definitions

  • Computer systems for safety-critical applications in particular in the vehicle such as for anti-lock braking systems, the electronic stability program (ESP), X-by-wire systems such as drive-by-wire or steer-by-wire and break-by-wire, etc. or in other networked systems.
  • ESP electronic stability program
  • X-by-wire systems such as drive-by-wire or steer-by-wire and break-by-wire, etc. or in other networked systems.
  • powerful error detection mechanisms and error handling mechanisms are required, in particular to counteract transient errors that arise, for example, in miniaturization of the semiconductor structures of the computer systems. It is relatively difficult to protect the core itself, so the processor.
  • One solution to this is, as mentioned, the use of a dual-computer system or dual core system for fault detection.
  • Such processor units with at least two integrated execution units are thus known as dual-core or multi-core architectures.
  • dual-core or multi-core architectures are proposed according to the current state of the art mainly for two reasons: On the one hand, an increase in performance, ie a performance increase, can be achieved by considering and treating the two execution units or cores as two arithmetic units on a semiconductor component. In this configuration, the two execution units or cores process different
  • the second reason to realize a dual-core or multi-core architecture is one
  • the object of the invention is now to present a unit and a method which delivers the instructions / data redundantly or differently to the at least two processors depending on the mode and in particular divides the memory access rights in the performance mode.
  • processors will be discussed below, which also includes cores or computing units conceptually. Description of the embodiments and advantages of the invention
  • the invention advantageously proceeds from a data distribution unit comprising at least one data source in a system having at least two arithmetic units, wherein switching means (ModeSwitch) are included by which it is possible to switch between at least two operating modes of the system, the unit being designed such that the data distribution and / or the data source is dependent on the operating mode.
  • switching means ModeSwitch
  • a system with such a unit is shown.
  • the invention shows a corresponding method for data distribution from at least one data source in a system having at least two arithmetic units, wherein switching means are included by which at least two operating modes of the system can be switched, the data distribution and / or a selection of a data source (in particular Instr Memory, data memory, cache) is dependent on the operating mode.
  • switching means are included by which at least two operating modes of the system can be switched, the data distribution and / or a selection of a data source (in particular Instr Memory, data memory, cache) is dependent on the operating mode.
  • the first operating mode corresponds to a safety mode in which the two arithmetic units execute the same programs and / or data and comparison means are provided which compare the states that arise during the execution of the same programs to match
  • the erf ⁇ ndungswashe unit or the inventive method allows the implementation of the two modes in a two-processor system.
  • the two processors operate in error detection mode (F mode)
  • the two processors receive the same data / instructions and operate in performance mode (P mode), so each processor can access the memory. Then, this unit manages the accesses to the just-existing memory or
  • the unit takes over the data / addresses of a processor (called master here) and forwards them to the components such as memory, bus, etc.
  • the second processor (here slave) wants to make the same access.
  • the data distribution unit gives the slave the same data as the master and compares the data of the two processors. If these are different, this indicates the data distribution unit (here DVE) by an error signal.
  • DVE data distribution unit
  • the two processors work on different parts of the program.
  • the memory accesses are thus also different.
  • the DVE thus accepts the request from the processors and returns the results / requested data to the processor that requested them. If both processors now want to access a component at the same time, one processor is put in a wait state until the other one has been operated.
  • Operation of the data distribution unit is performed by a control signal. This can either be generated by one of the two processors or externally.
  • the switching is triggered and / or displayed by a control signal, in particular a mode signal, which is related to the operating mode of at least one arithmetic unit, wherein the control signal is generated in particular externally relative to the arithmetic units.
  • the switching by a command in particular a command that describes an illegal action (illOp) is triggered and / or displayed, the command of the switching means, in particular the mode switch unit, is generated.
  • the data to be distributed are forwarded to at least one further component, in particular a computing unit, wherein the data to be distributed are extended before forwarding by an error detection code.
  • the input data can be forwarded to at least one further component, in particular an arithmetic unit, wherein the input data is extended before forwarding by an error detection code.
  • the output data may be forwarded to at least one other component, with the output data being extended by an error detection code before being forwarded.
  • an error signal is advantageously output upon detection of an error due to the error detection code.
  • an error signal is output only in the secure mode (F-mode).
  • a delay component may be contained which, depending on a clock offset of the two arithmetic units in the respective operating mode, delays the leading data by precisely this clock offset.
  • the data to be distributed are read from a memory and then distributed to the computing units.
  • the data distribution is expediently controlled by state machines, two state machines being provided for each arithmetic unit. These are advantageously designed as a synchronous state machine and an asynchronous state machine.
  • a system is provided with such a device according to the invention, further provided with an external monitoring unit to the unit, which detects errors if an intended switching of the operating modes does not occur. If the two-processor system is operated with a clock offset in F mode and not in P mode, the DVE unit delays the data for the slave accordingly or stores the output data of the master until it is compared with the output data of the slave for error detection can be.
  • FIG. 1 shows a dual-computer system with a first computer 100, in particular one
  • Error detection include, in which namely the first computer 100 and the second computer 101 with a time offset, in particular a predetermined time offset or a predetermined clock offset work.
  • any time can be predetermined for a time offset and also any desired clock with respect to an offset of the clock cycles.
  • This may be an integer offset of the clock cycle, but just as shown in this example, for example, an offset of 1.5 clock cycles, in which case the first computer 100 just works 1.5 clock cycles before the second computer 101 respectively operated becomes.
  • components 103 and 104 are provided which are connected via buses 116, consisting of the bus lines 116A and 116B and 116C and 117, consisting of the bus lines 117A and 117B to the two computers 100 and 101 , 117 is a command bus in which 117A is a command address bus and 117B is the partial command (data) bus.
  • Address bus 117A is connected to computer 100 via a command address connection IA1 (instruction address 1) and to computer 101 via an instruction address connection IA2 (instruction address 2).
  • the instructions themselves are transmitted via the sub-command bus 117B, which is connected to computer 100 via a command terminal II (Instruction 1) and to computer 101 via a command terminal 12 (Instruction 2).
  • this command bus 117 consisting of 117A and 117B is a component 103 z.
  • B. an instruction memory, in particular a secure instruction memory or the like interposed. This component, in particular as a command memory is operated in this example with the clock CLK.
  • a data bus is shown which includes a data address bus or a data address line 116A and a data bus or a data line 116B.
  • 116A that is to say the data address line
  • DA1 data address 1
  • DA2 data address 2
  • DA1 data address 1
  • DA2 data address 2
  • Data terminal DOl Data Out 1
  • DO2 Data Out 2
  • the data bus line 116C which is connected to computer 100 or computer 101 via a data connection Dil (Data In 1) and a data connection DI2 (Data In 2), respectively is.
  • a component 104 is interposed, for example a data memory, in particular a secure data memory o. ⁇ . This component 104 is also supplied with the clock CLK in this example.
  • the components 103 and 104 are representative of any components which are connected via a data bus and / or command bus to the computers of the dual-computer system and corresponding to the accesses via data and / or commands of the dual-processor system with respect to write operations and / or read operations erroneous data and / or commands receive or give away.
  • error prevention are indeed
  • Error detection generators 105, 106 and 107 are provided which generate an error detection such as a parity bit or other error code such as an error correction code, so ECC, o. ⁇ .. are also provided the corresponding Starbuckskennungsprüf healthyen or check Means 108 and 109 for checking the respective misrecognition, for example, the
  • Parity bit or other error code such as ECC.
  • Clock offset a computer here in particular computer 100 erroneous data and / or commands in components, in particular external components such. B. here in particular the memory 103 or 104, but also with respect to other participants or actuators or sensors write or read. Thus, it may also erroneously perform a write access instead of a designated read access by this clock offset.
  • these scenarios lead to errors in the entire system, in particular without clear display possibility which data and / or commands have just been changed incorrectly, which also causes the recovery problem.
  • a delay unit 102 is now connected as shown in the lines of the data bus and / or in the command bus. For reasons of clarity, only the activation in the data bus is shown.
  • This delay unit 102 or the delay unit delays the accesses, here in particular the memory accesses, in such a way that a possible time or clock offset is compensated, in particular for an error detection, for example via the comparators 110 and 111, for example at least until the error signal is generated in the dual-computer system. So the error detection is performed in the dual-computer system.
  • Different variants can be implemented:
  • Delay the write and read operations delay only the write operations, or, although not preferred, delay the read operations. It can be converted by a change signal, in particular the error signal, a delayed write operation in a read operation to prevent erroneous writing.
  • IllOpDetect Switching between the two modes is detected by the "Switch-Detect" units located between the cache and the processor on the instruction bus and looking to load the IUOp command into the processor.
  • the Switch-Detect unit is unique to each processor, and the Switch-Detect unit does not need to be fault-tolerant because it is duplicated and redundant. On the other hand, it is conceivable to perform this unit fault-tolerant and thus singular, but preferred is the redundant design.
  • ModeSwitch Switching between the two modes is triggered by the "Switch-Detect" unit.If switching from Lock to Split mode, both "Switch-Detect” units will detect switching as both processors are the same Execute program code in Lock mode. The "" switch Detect '"unit of processor 1 detects this 1.5 clocks before the" Switch-Detect "unit of processor 2.
  • The""Modeswitch'" unit halts processor 2 by 2 clocks with the help of the wait signal 2 is also stopped 1.5 clocks later, but only half a clock to synchronize to the system clock, then the status signal is split for the other components, and the two processors continue to work To run tasks, they must diverge in program code, which is done by having read access to the processor ID immediately after switching to split mode This read processor ID is different for each of the two processors, and now becomes a target processor ID, you can then use a Conditional Jump command to move the corresponding processor to a different program location, or switch from split mode to Lo ck mode, this will notice a processor, or one of the two first. This processor will execute program code containing the switchover command. This is now registered by the "Switch-Detect" unit and shares the mode switch
  • both "Switch-Detect" units must notify the Modeswitch unit that they want to switch to split mode, and if the changeover request is only from one unit, the error is detected by the comparison units These continue to receive data from one of the two processors and they do not match the stopped processors.
  • the two processors are in split mode and one does not switch back to lock mode, this can be detected by an external watchdog.
  • the watchdog Upon a trigger signal for each processor, the watchdog notices that the waiting processor is no longer reporting. If there is only one watchdog signal for the processor system, then the triggering of the watchdog must only take place in lock mode. Thus, the Watchdog detect that the mode switch was not made.
  • the mode signal is available as a dual-rail signal. Where "UO" is the lock mode and " ⁇ 01" is the split mode. Errors have occurred with "W and" ⁇ 11 "'.
  • IramControl Access to the instruction memory of the two processors is controlled via the IRAM Control. This must be designed securely because it is a single point of failure. It consists of two state machines for each processor, an isochronous iramlclkreset and an asynchronous readiraml. In safety-critical mode, the state machines of the two processors monitor each other and in performance mode, they work separately.
  • the reloading of the two caches of the processors are controlled by 2 state machines.
  • processor 1 has the higher priority. After a access to the main memory by processor 1 gets now - if both processors want to access the main memory again ⁇ processor2 assigned the memory access permission. These two state machines are implemented for each processor. In lock mode, the output signals of the machines are compared to detect any errors.
  • the data for updating the cache 2 in lock mode are delayed by 1.5 cycles in the IRAM control unit.
  • This signal is available as a common-rail signal because it is safety-critical.
  • the program counter of the processor 1 is delayed by 1.5 clocks to be compared in lock mode with the program counter of the processor 2 can.
  • the caches of the two processors can be reloaded differently.
  • the two caches are not coherent. As a result, the two processors can diverge and the comparators thus signal an error. To avoid this is in the IRAM
  • Control a flag table built. This indicates whether a cache line was written in lock or split mode. In lock mode, the cache line entry value is set to 0 on a cache line reload, and in split mode, even if the cache line is cached from a single cache, to 1. If the processor now executes a memory access in lock mode, then checks if this cache line has been updated in lock mode, ie is the same in both caches. in the
  • DramControl In this component, the parity is formed for each of the address, data, and memory control signals from each processor.
  • Processor 1 coordinates the memory accesses.
  • Processor 1 has locked the data store. If processor 2 wants to access the memory in this state, it is stopped by a wait signal until processor 1 releases the data memory again. ⁇
  • processor 2 gets the memory pre-reserved. In the case of normal memory access without locks, processor 2 can access processor 1 before processor 1 if processor 1 was in front of it.
  • Memory access of processor 1 The memory is not locked in this case. Processor 1 is allowed to access the data store. If he wants to lock him, he can do so in this condition.
  • the DVE consists of the detection of the switching request (IllOPDetect) of the ModeSwitch unit and the Iram and DramControl.
  • the core of the invention is the general mode of operation of the data distribution unit DVE (different data allocation depending on the mode and thus also selection of the operating mode).
  • the illustrated special implementation of the DVE solves the task mentioned at the beginning.

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Abstract

Einheit und Verfahren zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Datenverteilung und/oder eine Auswahl einer Datenquelle abhängig von dem Betriebsmodus ist.

Description

VERFAHREN UND VORRICHTUNG ZUR DATENVERTEILUNG AUS WENIGSTENS EINER DATENQUELLE IN EINEM MΞHRPROZESSORSYSTEM
Stand der Technik
In technischen Anwendungen, wie insbesondere im Kraftfahrzeug oder im
Industriegüterbereich also z.B. Maschinenbereich und in der Automatisierung werden ständig mehr und mehr mikroprozessor- oder rechnerbasierte Steuerungs- und Regelungssysteme für sicherheitskritische Anwendungen eingesetzt. Dabei sind Zweirechnersysteme oder Zweiprozessorsysteme (Dual Cores) heutzutage gängige
Rechnersysteme für sicherheitskritische Anwendungen, insbesondere im Fahrzeug wie beispielsweise für Antiblockiersysteme, das Elektronische Stabilitätsprogramm (ESP), X- by-Wire-Systeme wie Drive-by-Wire oder Steer-by-Wire sowie Break-by-Wire, usw. oder auch bei sonstigen vernetzten Systemen. Um diese hohen Sicherheitsansprüche in zukünftigen Anwendungen zu befriedigen, sind mächtige Fehlererkennungsmechanismen und Fehlerbehandlungsmechanismen erforderlich, insbesondere um transienten Fehler, die beispielsweise bei Verkleinerung der Halbleiterstrukturen der Rechnersysteme entstehen, zu begegnen. Dabei ist es relativ schwierig den Core selbst, also den Prozessor zu schützen. Eine Lösung hierfür ist wie erwähnt die Verwendung eines Zweirechnersystems oder Dual Core-Systems zur Fehlerdetektion.
Solche Prozessoreinheiten mit wenigstens zwei integrierten Ausführungseinheiten sind somit als Dual-Core- oder Multi-Core- Architekturen bekannt. Solche Dual-Core- oder Multi-Core- Architekturen werden nach heutigem Stand der Technik hauptsächlich aus zwei Gründen vorgeschlagen: Zum Einen kann damit eine Leistungssteigerung, also eine Performance-Steigerung erreicht werden, indem die beiden Ausführungseinheiten oder Cores als zwei Recheneinheiten auf einem Halbleiterbaustein betrachtet und behandelt werden. In dieser Konfiguration bearbeiten die zwei Ausführungseinheiten oder Cores unterschiedliche
Programme respektive Tasks. Dadurch lässt sich eine Leistungssteigerung erzielen, weshalb diese Konfiguration als Leistungsmodus oder Performance-Mode bezeichnet wird.
Der zweite Grund, eine Dual-Core- oder Multi-Core- Architektur zu realisieren, ist eine
Sicherheitssteigerung, indem die beiden Ausführungseinheiten redundant das gleiche Programm abarbeiten. Die Ergebnisse der beiden Ausführungseinheiten oder CPUs, also Cores werden verglichen und ein Fehler kann bei dem Vergleich auf Übereinstimmung erkannt werden. Im Folgenden wird diese Konfiguration als Sicherheitsmodus oder Safety-Mode oder auch Fehlererkennungsmodus bezeichnet.
Heutzutage gibt es somit einerseits Zwei- oder Mehrprozessorsysteme die zur Erkennung von Hardware-Fehlern redundant arbeiten (siehe Dual-Core oder Master-Checker- Systeme) und anderseits Zwei- oder Mehrprozessorsysteme, die auf ihren Prozessoren unterschiedliche Daten abarbeiten. Kombiniert man nun diese beiden Betriebsarten in einem Zwei- oder Mehrprozessorsystem (der Einfachheit halber wird nun nur noch von einem Zweiprozessorsystem gesprochen, die nachfolgende Erfindung ist aber genauso auf Mehrprozessorsystemen anwendbar), so müssen die beiden Prozessoren im Performance- Modus unterschiedliche Daten erhalten und im Fehlererkennungsmodus die gleichen Daten.
Die Aufgabe der Erfindung ist nun eine Einheit und eine Verfahren vorzustellen, die den wenigstens beiden Prozessoren abhängig vom Modus die Instruktionen/ Daten redundant oder unterschiedlich liefert und insbesondere im Performance-Modus die Speicherzugriffsrechte aufteilt.
Solch eine Einheit ist bis jetzt noch nicht bekannt. Sie ermöglicht den effektiven Betrieb eines Zweiprozessorsystems, so dass in den beiden Modi Sicherheit und Performance im Betrieb umgeschaltet werden kann. Dabei wird im weiteren von Prozessoren gesprochen, was aber ebenso Cores bzw. Recheneinheiten begrifflich einschließt. Beschreibung der Ausführungsbeispiele und Vorteile der Erfindung
Somit geht die Erfindung vorteilhafter Weise von einer Einheit zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten aus, wobei Umschaltmittel (ModeSwitch) enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Einheit derart ausgestaltet ist, dass die Datenverteilung und/oder die Datenquelle abhängig von dem Betriebsmodus ist. Gleichermaßen ist ein System mit einer solchen Einheit gezeigt.
Ebenso zeigt die Erfindung ein entsprechendes Verfahren zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Datenverteilung und/oder eine Auswahl einer Datenquelle (insbesondere Instr.Speicher, Datenspeicher, Cache) abhängig von dem Betriebsmodus ist.
Dabei entspricht der erste Betriebsmodus einem Sicherheitsmodus, bei dem die zwei Recheneinheiten gleiche Programme und/oder Daten abarbeiten und Vergleichsmittel vorgesehen sind, welche die bei der Abarbeitung der gleichen Programme entstehenden Zustände auf Übereinstimmung vergleichen
Die erfϊndungsgemäße Einheit bzw. das erfindungsgemäße Verfahren ermöglicht die Implementierung der beiden Modi in einem Zweiprozessorsystem.
Arbeiten die beiden Prozessoren im Fehlererkennungsmodus (F-Modus), so erhalten die beiden Prozessoren die gleichen Daten/Instruktionen und arbeiten sie im Performancemodus (P-Modus), so kann jeder Prozessor auf den Speicher zugreifen. Dann verwaltet diese Einheit die Zugriffe auf den nur einfach vorhandenen Speicher oder
Peripherie.
Im F-Modus übernimmt die Einheit die Daten/Adressen eines Prozessors (hier Master genannt) und leitet diese an die Komponenten wie Speicher, Bus, usw. weiter. Der zweite Prozessor (hier Slave) möchte den gleichen Zugriff machen. Die Datenverteilungseinheit - A -
nimmt dies an einem zweiten Port entgegen, aber leitet die Anfrage nicht an die weiteren Komponenten weiter. Die Datenverteilungseinheit übergibt dem Slave die gleichen Daten wie dem Master und vergleicht die Daten der beiden Prozessoren. Sind diese unterschiedlich, so zeigt dies die Datenverteilungseinheit (hier DVE) durch ein Fehlersignal an. Es arbeitet somit nur der Master auf den Bus/Speicher und der Slave bekommt die selben Daten (Funktionsweise wie bei einem Dual-Core System).
Im P-Modus arbeiten die beiden Prozessoren unterschiedliche Programmteile ab. Die Speicherzugriffe sind somit auch unterschiedlich. Die DVE nimmt somit die Anforderung der Prozessoren entgegen und gibt die Ergebnisse/angeforderte Daten an den Prozessor zurück, der sie angefordert hat. Möchten nun beide Prozessoren gleichzeitig auf eine Komponenten zugreifen, so wird ein Prozessor in einen Wartezustand versetzt, bis der andere bedient wurde.
Die Umschaltung zwischen den beiden Modi und somit der unterschiedlichen
Arbeitsweise der Datenverteilungseinheit erfolgt durch ein Steuersignal. Dies kann entweder von einem der beiden Prozessoren generiert werden oder extern.
Vorteilhafter Weise wird die Umschaltung durch ein Steuersignal, insbesondere ein Modussignal, das auf den Betriebsmodus wenigstens einer Recheneinheit bezogen ist, ausgelöst und/oder angezeigt, wobei das Steuersignal insbesondere extern bezogen auf die Recheneinheiten generiert wird.
Weiterhin ist zweckmäßig, dass die Umschaltung durch einen Befehl, insbesondere einen Befehl, der eine unzulässige Aktion beschreibt (illOp) ausgelöst und/oder angezeigt wird, wobei der Befehl von dem Umschaltmittel, insbesondere der Mode-Switch Einheit, generiert wird.
Vorteilhafter Weise werden Eingangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf
Übereinstimmung verglichen und/oder auch Ausgangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf Übereinstimmung verglichen. Zweckmäßiger Weise werden die zu verteilenden Daten an wenigstens eine weitere Komponente, insbesondere eine Recheneinheit, weitergeleitet, wobei die zu verteilenden Daten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden. Ebenso können die die Eingangsdaten an wenigstens eine weitere Komponente, insbesondere eine Recheneinheit, weitergeleitet werden, wobei die Eingangsdaten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden. Gleichermaßen können die Ausgangsdaten an wenigstens eine weitere Komponente weitergeleitet werden, wobei die Ausgangsdaten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden. Für all diese Fälle wird vorteilhafter Weise bei Entdeckung eines Fehlers auf Grund des Fehlerentdeckungscodes ein Fehlersignal ausgegeben. Wobei in einer Ausführungsform ein Fehlersignal nur im Sicherheitsmodus (F-Modus) ausgegeben wird.
Grundsätzlich kann vorteilhaft zwischen einem Performanzmodus und einem Sicherheitsmodus unterschieden werden und im Performanzmodus eine Priorisierung der Daten der beiden Recheneinheiten vorgenommen werden und diese Daten können sequentiell in Abhängigkeit von der Priorisierung entgegengenommen und/oder weitergegeben werden.
Erfindungsgemäß kann eine Verzögerungskomponente enthalten sein, die abhängig von einem Taktversatz der beiden Recheneinheiten in dem jeweiligen Betriebsmodus die voreilenden Daten um eben diesen Taktversatz verzögert.
Vorteilhafter Weise werden die zu verteilenden Daten aus einem Speicher gelesen und dann an die Recheneinheiten verteilt.
Die Datenverteilung wird dabei zweckmäßiger Weise durch Zustandsautomaten gesteuert, wobei für jede Recheneinheit zwei Zustandsautomaten vorgesehen sind. Diese sind vorteilhaft als ein synchroner Zustandsautomat und ein asynchroner Zustandsautomat ausgestaltet.
Erfindungsgemäß ist ein System mit einer solchen Erfindungsgemäßen Einheit vorgesehen wobei weiterhin eine zu der Einheit externe Überwachungschaltung vorgesehen ist, welche auf Fehler erkennt wenn eine beabsichtigte Umschaltung der Betriebsmodi nicht erfolgt. Wird das Zweiprozessorsystem im F-Modus mit einem Taktversatz betrieben und im P- Modus nicht, so verzögert die DVE — Einheit die Daten für den Slave entsprechend, bzw. speichert die Ausgangsdaten des Master solange, bis sie mit den Ausgangsdaten des Slave zur Fehlererkennung verglichen werden können.
Der Taktversatz wird anhand der Figur 1 näher erläutert:
Figur 1 zeigt ein Zweirechnersystem mit einem ersten Rechner 100, insbesondere einem
Masterrechner und einem zweiten Rechner 101, insbesondere einem Slave-Rechner. Das gesamte System wird dabei mit einem vorgebbaren Takt bzw. in vorgebbaren Taktzyklen (clock cycle) CLK betrieben. Über den Takteingang CLKl des Rechners 100 sowie über den Takteingang CLK2 des Rechners 101 wird diesem der Takt zugeführt. Bei diesem Zweirechnersystem ist darüber hinaus beispielhaft ein spezielles Merkmal zur
Fehlererkennung enthalten, in dem nämlich der erste Rechner 100 sowie der zweite Rechner 101 mit einem Zeitversatz, insbesondere einem vorgebbaren Zeitversatz bzw. einem vorgebbaren Taktversatz arbeiten. Dabei ist jede beliebige Zeit für einen Zeitversatz vorgebbar und auch jeder beliebige Takt bezüglich eines Versatzes der Taktzyklen. Dies kann ein ganzzahliger Versatz des Taktzyklus (clock cycle) sein, aber eben auch wie in diesem Beispiel dargestellt, beispielsweise ein Versatz von 1,5 Taktzyklen, wobei hier der erste Rechner 100 eben 1,5 Taktzyklen vor dem zweiten Rechner 101 arbeitet respektive betrieben wird. Durch diesen Versatz kann vermieden werden, dass Gleichtaktfehler, sogenannte common mode failures, die Rechner oder Prozessoren, also die Cores des Dual Cores Systems, gleichartig stören und damit unerkannt bleiben. D.h. solche Gleichtaktfehler betreffen durch den Versatz die Rechner zu unterschiedlichen Zeitpunkten im Programmablauf und bewirken demnach unterschiedliche Effekte bezüglich der beiden Rechner wodurch Fehler erkennbar werden. Gleichartige Fehlerwirkungen ohne Taktversatz wären u.U. in einem Vergleich nicht erkennbar, dies wird dadurch vermieden. Um diesen Versatz bezüglich der Zeit oder des Taktes, hier insbesondere 1,5 Taktzyklen im Zweirechnersystem zum implementieren sind die Versatzbausteine 112 bis 115 implementiert. Um die genannten Gleichtaktfehler zu erkennen ist dieses System eben beispielsweise dazu ausgelegt in einem vorgegebenen Zeitversatz oder Taktzyklenversatz zu arbeiten, insbesondere hier 1,5 Taktzyklen, d.h. während der eine Rechner, z. B. Rechner 100 direkt die Komponenten, insbesondere die externen Komponenten 103 und 104 anspricht, arbeitet der zweite Rechner 101 mit einer Verzögerung von genau 1,5 Taktzyklen dazu.
Um in diesem Fall die gewünschte Eineinhalbzyklusverzögerung, also von 1,5 Taktzyklen zu erzeugen wird Rechner 101 mit der invertierten Clock, also dem invertierten Takt am Takteingang CLK2 gespeist. Dadurch müssen aber auch die vorgenannten Anschlüsse des Rechners also seine Daten bzw. Befehle über die Busse um die genannten Taktzyklen, also hier insbesondere 1,5 Taktzyklen verzögert werden, wozu eben wie gesagt die Versatz- oder Verzögerungsbausteine 112 bis 115 vorgesehen sind. Neben den beiden Rechnern oder Prozessoren 100 und 101 sind Komponenten 103 und 104 vorgesehen, die über Busse 116, bestehend aus den Busleitungen 116A und 116B und 116C sowie 117, bestehend aus den Busleitungen 117A und 117B mit den beiden Rechnern 100 und 101 in Verbindung stehen. 117 ist dabei ein Befehlsbus, bei welchem mit 117A ein Befehlsadressbus und mit 117B der Teil-Befehls(daten)bus bezeichnet ist. Der Adressbus 117A ist über einen Befehlsadressanschluss IAl (Instruction Adress 1) mit Rechner 100 und über einen Befehlsadressanschluss IA2 (Instruction Adress 2) mit Rechner 101 verbunden. Die Befehle selbst werden über den Teil-Befehlsbus 117B übertragen, der über einen Befehlsanschluss Il (Instruction 1) mit Rechner 100 und über einen Befehlsanschluss 12 (Instruction 2) mit Rechner 101 verbunden ist. In diesem Befehlsbus 117 bestehend aus 117A und 117B ist eine Komponente 103 z. B. ein Befehlsspeicher, insbesondere ein sicherer Befehlsspeicher oder dergleichen zwischengeschaltet. Auch diese Komponente, insbesondere als Befehlsspeicher wird in diesem Beispiel mit dem Takt CLK betrieben. Daneben ist mit 116 ein Datenbus dargestellt, welcher einen Datenadressbus oder eine Datenadressleitung 116A und einen Datenbus oder eine Datenleitung 116B enthält. Dabei ist 116A, also die Datenadressleitung, über einen Datenadressanschluss DAl (Data Adress 1) mit dem Rechner 100 und über einen Datenadressanschluss DA2 (Data Adress 2) mit Rechner 101 verbunden. Ebenso ist der Datenbus oder die Datenleitung 116B über einen
Datenanschluss DOl (Data Out 1) und einen Datenanschluss DO2 (Data Out 2) mit Rechner 100 bzw. Rechner 101 verbunden. Weiterhin zu Datenbus 116 gehört die Datenbusleitung 116C, welche über einen Datenanschluss Dil (Data In 1) und einen Datenanschluss DI2 (Data In 2) jeweils mit Rechner 100 bzw. Rechner 101 verbunden ist. In diesem Datenbus 116 bestehend aus den Leitungen 116A, 116B und 116C ist eine Komponente 104 zwischengeschaltet, beispielsweise ein Datenspeicher, insbesondere ein sicherer Datenspeicher o. ä . Auch diese Komponente 104 wird in diesem Beispiel mit dem Takt CLK versorgt.
Dabei stehen die Komponenten 103 und 104 stellvertretend für beliebige Komponenten die über einen Datenbus und/oder Befehlsbus mit den Rechnern des Zweirechnersystems verbunden sind und entsprechend der Zugriffe über Daten und/oder Befehle des Zweirechnersystems bezüglich Schreiboperationen und/oder Leseoperationen fehlerhafte Daten und/oder Befehle erhalten oder abgeben können. Zur Fehlervermeidung sind zwar
Fehlerkennungsgeneratoren 105, 106 und 107 vorgesehen welche eine Fehlerkennung erzeugen wie beispielsweise ein Parity-Bit oder auch einen anderen Fehlercode wie beispielsweise einen Error- Correction-Code, also ECC, o. ä.. Dazu vorgesehen sind dann auch die entsprechenden Fehlerkennungsprüfeinrichtungen oder Check-Einrichtungen 108 und 109 zur Überprüfung der jeweiligen Fehlerkennung also beispielsweise des
Parity-Bit oder eines anderen Fehlercodes wie ECC.
Der Vergleich der Daten und/oder Befehle bezüglich der redundanten Ausführung im Zweirechnersystem erfolgt in den Vergleichern oder Komparatoren 110 und 111 wie in Figur 1 dargestellt. Existiert nun aber ein Zeitversatz, insbesondere ein Takt- oder
Taktzyklusversatz zwischen den Rechnern 100 und 101, entweder hervorgerufen durch ein nichtsynchrones Zweiprozessorsystem oder bei einem synchronen Zweiprozessorsystem durch Fehler in der Synchronisierung oder auch wie in diesem speziellen Beispiel durch einen zur Fehlererkennung gewünschten Zeit- bzw. Taktzyklusversatz, insbesondere hier von 1,5 Taktzyklen, so kann in diesem Zeit- oder
Taktversatz ein Rechner hier insbesondere Rechner 100 fehlerhafte Daten und/oder Befehle in Komponenten, insbesondere externe Komponenten wie z. B. hier insbesondere die Speicher 103 oder 104, aber auch bezüglich anderen Teilnehmern oder Aktuatoren oder Sensoren schreiben oder lesen. So kann er auch in fehlerhafter Weise einen Schreibzugriff anstatt eines vorgesehenen Lesezugriffs durch diesen Taktversatz durchführen. Diese Szenarien führen selbstverständlich zu Fehlern im gesamten System, insbesondere ohne klare Anzeigemöglichkeit welche Daten und/oder Befehle gerade fehlerhaft geändert wurden, wodurch auch die Recovery-Problematik entsteht. Um diese Problematik zu lösen wird nun eine Verzögerungseinheit 102 wie dargestellt in die Leitungen des Datenbusses und/oder in den Befehlsbus geschaltet. Aus Gründen der Übersichtlichkeit ist nur die Einschaltung in den Datenbus dargestellt. Bezüglich des Befehlsbusses ist dies natürlich genauso möglich und denkbar. Diese Verzögerungseinheit 102 oder die Delay Unit verzögert die Zugriffe, hier insbesondere die Speicherzugriffe so, dass ein möglicher Zeit- oder Taktversatz kompensiert wird, insbesondere bei einer Fehlererkennung beispielsweise über die Komparatoren 110 und 111 z.B. mindestens solange, bis das Fehlersignal im Zweirechnersystem erzeugt ist, also die Fehlererkennung im Zweirechnersystem durchgeführt ist. Dabei können verschiedene Varianten implementiert sein:
Verzögerung der Schreib- und Leseoperationen, Verzögerung nur der Schreiboperationen oder auch, wenn auch nicht bevorzugt, eine Verzögerung der Leseoperationen. Dabei kann durch ein Änderungssignal, insbesondere das Fehlersignal, eine verzögerte Schreiboperation in eine Leseoperation gewandelt werden um fehlerhaftes Schreiben zu unterbinden.
Nachfolgend anhand Figur 2 nun eine beispielhafte Implementierung bezüglich der Datenverteilungseinheit (DVE), die sich vorzugsweise aus einer Vorrichtung zur Detektierung des Umschaltwunsches durch IllOPDetect, da der IllOP-Befehl (IHOP = Illegal Operation) in diesem Beispiel zur Umschaltung verwendet wird, der Mode-
Switch-Einheit sowie dem Iram- und Dram-Control-Baustein zusammensetzt:
IllOpDetect: Die Umschaltung zwischen den beiden Modi wird durch die Einheiten ""Switch-Detect"' erkannt. Diese Einheit liegt zwischen dem Cache und dem Prozessor auf dem Instruktionsbus und schaut ob der Befehl IUOp in den Prozessor geladen wird.
Wird der Befehl detektiert, so wird dieses Ereignis der Modeswitch Einheit mitgeteilt. Die ""Switch-Detect"' Einheit ist für jeden Prozessor einzeln vorhanden. Die Einheit ""Switch-Detect"' muss nicht fehlertolerant ausgeführt sein, da sie doppelt und somit redundant vorhanden ist. Andererseits ist es denkbar diese Einheit fehlertolerant und damit singulär auszuführen, bevorzugt ist aber die redundante Ausführung.
ModeSwitch: Die Umschaltung zwischen den beiden Modi wird durch die ""Switch- Detect'" Einheit getriggert. Soll eine Umschaltung vom Lock in den Split Modus erfolgen, detektieren beide ""Switch-Detect"' Einheiten die Umschaltung, da beide Prozessoren den gleichen Programmcode im Lock Modus abarbeiten. Die ""Switch- Detect'" Einheit des Prozessor 1 erkennt dies 1,5 Takte vor der ""Switch-Detect"' Einheit des Prozessors 2. Die ""Modeswitch'" Einheit hält mit Hilfe des Wait Signals den Prozessor 1 um 2 Takte an. Der Prozessor 2 wird 1,5 Takte später ebenfalls angehalten, aber nur um einen halben Takt, damit er zum Systemtakt synchronisiert wird. Anschließend wird das Status-Signal auf Split geschaltet für die weiteren Komponenten und die beiden Prozessoren arbeiten weiter. Damit die beiden Prozessoren nun unterschiedliche Tasks ausführen, müssen sie im Programmcode auseinanderlaufen. Dies erfolgt, indem direkt nach Umschalten in den Split-Modus ein Lesezugriff auf die Prozessor-ID erfolgt. Diese ausgelesene Prozessor-ID ist für jeden der beiden Prozessoren unterschiedlich. Wird nun auf eine Soll-Prozessor-ID verglichen, kann anschließend mit einem Conditional Jump Befehl der entsprechende Prozessor an eine andere Programmstelle gebracht werden. Bei einer Umschaltung vom Split-Modus in den Lock-Modus wird dies ein Prozessor bemerken, bzw. einer der beiden zuerst. Dieser Prozessor wird Programmcode ausführen, in dem der Umschaltbefehl enthalten ist. Dies wird nun durch die ""Switch-Detect"' Einheit registriert und teilt dies der Modeswitch
Einheit mit. Diese hält den entsprechenden Prozessor an und teilt dem zweiten den Wunsch der Synchronisation durch einen Interrupt mit. Der zweite Prozessor erhält einen Interrupt und kann nun eine Softwareroutine zur Beendigung seines Tasks ausführen. Nun springt er ebenfalls an die Programmstelle, in der sich der Befehl zur Umschaltung befindet. Seine ""Switch-Detect"' Einheit signalisiert nun ebenfalls den Wunsch zum
Moduswechsel an die Modeswitch Einheit. Zur nächsten steigenden Systemtaktflanke wird nun das Wait Signal für den Prozessor 1 deaktiviert und 1,5 Takte später für den Prozessor 2. Nun arbeiten beide wieder mit einem Taktversatz von 1,5 Takten synchron.
Befindet sich das System im Lock Modus, so müssen beide ""Switch-Detect"' Einheiten der Modeswitch Einheit mitteilen, dass sie in den Split Modus wollen. Erfolgt der Umschaltwunsch nur von einer Einheit, so wird der Fehler von den Vergleichseinheiten erkannt, da diese von einem der beiden Prozessoren weiterhin Daten geliefert bekommen und diese nicht mit dem angehaltenen Prozessoren übereinstimmen.
Sind die beiden Prozessoren im Split Modus und einer schaltet nicht zurück in den Lock- Modus, so kann dies durch einen externen Watchdog erkannt werden. Bei einem Triggersignal für jeden Prozessor bemerkt der Watchdog dass der wartende Prozessor sich nicht mehr meldet. Ist nur ein Watchdogsignal für das Prozessorsystem vorhanden, so darf die Triggerung des Watchdogs nur im Lock-Modus erfolgen. Somit würde der Watchdog erkennen, dass die Modusumschaltung nicht erfolgte. Das Modussignal liegt als Dual-Rail Signal vor. Dabei steht "UO"' für den Lock-Modus und "Λ01"' für den Split- Modus. Bei "W und "Λ 11"' sind Fehler aufgetreten.
IramControl: Der Zugriff auf den Befehlsspeicher der beiden Prozessoren wird über die IRAM Control gesteuert. Diese muss sicher ausgelegt sein, da sie ein Single Point of Failure ist. Sie besteht aus zwei Zustandsautomaten für jeden Prozessor, einen taktsynchronen iramlclkreset und einen asynchronen readiraml. Im sicherheitskritischen Modus überwachen sich die Zustandsautomaten der beiden Prozessoren gegenseitig und im Performancemodus arbeiten sie getrennt.
Das Nachladen der beiden Caches der Prozessoren werden durch 2 Zustandsautomaten gesteuert. Einem synchronen Zustandsautomaten iramclkreset und einem asynchronen readiram. Durch diese beiden Zustandsautomaten werden auch die Speicherzugriffe im
Split-Modus verteilt. Hierbei hat Prozessor 1 die höhere Priorität. Nach einem Zugrif auf den Hauptspeicher durch Prozessor 1 bekommt nun — wenn beide Prozessoren wieder auf den Hauptspeicher zugreifen wollen ~ Prozessor2 die Speicherzugriffserlaubnis zugeteilt. Diese beiden Zustandsautomaten sind für jeden Prozessor implementiert. Im Lock-Modus werden die Ausgangssignale der Automaten verglichen um auftretende Fehler erkennen zu können.
Die Daten zum Aktualisieren des Cache 2 im Lock-Modus werden in der IRAM-Control Einheit um 1,5 Takte verzögert.
In Bit 5 im Register 0 der SysControl wird codiert um welchen Core es sich handelt. Core 1 ist das Bit 0 und bei Core 2 ist es High. Dieses Register ist in den Speicherbereich mit der Adresse 65528 gespiegelt.
Bei einem Speicherzugriff von Core 2 wird erst überprüft in welchem Modus sich der
Rechner befindet. Ist er im Lock-Modus so wird sein Speicherzugriff unterdrückt. Dieses Signal liegt als Common-Rail Signal vor, da es sicherheitskritisch ist.
Der Programmcounter des Prozessors 1 wird um 1,5 Takte verzögert um im Lock-Modus mit dem Programmcounter des Prozessors 2 verglichen werden zu können. Im Split Modus können die Caches der beiden Prozessoren unterschiedlich nachgeladen werden. Wenn nun in den Lock-Modus umgeschaltet wird, sind die beiden Caches nicht kohärent zueinander. Dadurch können die beiden Prozessoren auseinanderlaufen und die Vergleicher signalisieren folglich einen Fehler. Um dies zu vermeiden, ist in der IRAM
Control eine Flag Tabelle aufgebaut. In dieser wird vermerkt, ob eine Cachezeile im Lock- oder im Split-Modus geschrieben wurde. Im Lock-Modus wird der für die Cachezeile entsprechende Eintrag bei einer Cachezeilennachladung auf 0 gesetzt und im Split-Modus — auch bei einer Cacheaktualisierung der Cachezeile von nur einem Cache — auf 1. Führt der Prozessor nun im Lock-Modus einen Speicherzugriff aus, so wird überprüft, ob diese Cachezeile im Lock-Modus aktualisiert wurde, d.h. in beiden Caches gleich ist. Im
Split-Modus kann der Prozessor immer auf die Cachezeile zugreifen, unabhängig wie der Flag Vector ist. Diese Tabelle muss nur einmal vorhanden sein, da bei einem Fehler die beiden Prozessoren auseinanderlaufen und somit an den Vergleichern dieser Fehler sicher erkannt wird. Da die Zugriffszeiten auf der zentralen Tabelle relativ hoch sind, kann diese Tabelle auch zu jedem Cache kopiert werden.
DramControl: In dieser Komponente werden für die Adress-, Daten- und Speichersteuersignale von jedem Prozessor das Parity gebildet.
Es gibt einen Prozess für beide Prozessor zum Sperren des Speichers. Dieser Prozess muss nicht sicher implementiert sein, da im Lock-Modus fehlerhafte Speicherzugriffe durch die Vergleicher erkannt werden und im Split-Modus keine sicherheitsrelevanten Anwendungen ausgeführt werden. Hierin wird überprüft, ob der Prozessor den Speicher für den anderen Prozessor sperren möchte. Dieses Sperren des Datenspeichers erfolgt durch einen Zugriff auf die Speicheradresse $FBFF$=64511. Dieses Signal soll genau ein Takt lang anliegen, auch wenn am Prozessor zum Zeitpunkt des Aufrufens ein wait- command anliegt. Der Zustandsautomat zur Verwaltung der Datenspeicherzugriffe besteht aus 2 Hauptzuständen:
- Prozessorstatus Lock: Die beiden Prozessoren arbeiten im Lock-Modus. D.h. die Funktionalität des Datenspeicheriocking ist nicht notwendig. Prozessor 1 koordiniert die Speicherzugriffe.
- Prozessorstatus Split: Nun ist eine Zugriffskonfliktauflösung auf den Datenspeicher nötig und ein Speichersperren muss erfolgen können. Der Zustand im Split-Modus ist wiederum in 7 Zustände untergliedert, die die Zugriffskonflikte auflösen und den
Datenspeicher für jeweils den anderen Prozessor sperren können. Bei gleichzeitigem Wunsch der beiden Prozessoren bei einem Zugriff, stellt die aufgeführte Reihenfolge gleichzeitig die Priorisierung dar.
- Corel \_Lock: Prozessor 1 hat den Datenspeicher gesperrt. Möchte in diesem Zustand Prozessor 2 auf den Speicher zugreifen, so wird er durch ein Wartesignal angehalten, bis Prozessor 1 den Datenspeicher wieder freigibt. \
- Core2\_Lock: Ist der gleiche Zustand wie der vorige nur dass nun Prozessor 2 den Datenspeicher gesperrt hat und Prozessor 1 bei Datenspeicheroperationen angehalten wird.
- lockl\_wait: Der Datenspeicher war durch den Prozessor 2 gesperrt als Prozessor 1 ihn ebenfalls für sich reservieren wollte. Prozessor 1 ist somit für die nächste
Speichersperrung vorgemerkt.
- nex: Das gleiche für Prozessor 2. Der Datenspeicher war während des Sperrversuchs durch Prozessor 1 gesperrt. Prozessor 2 bekommt den Speicher vorreserviert. Bei normalen Speicherzugriff ohne Sperren kann hier Prozessor 2 vor Prozessor 1 zugreifen wenn davor Prozessor 1 dran war.
- Speicherzugriff von Prozessor 1: Der Speicher ist in diesem Fall nicht gesperrt. Prozessor 1 darf auf den Datenspeicher zugreifen. Falls er ihn sperren möchte, kann er dies in diesem Zustand vornehmen.
- Speicherzugriff durch Prozessor 2. Im selben Takt wollte Prozessor 1 nicht auf den Speicher zugreifen somit ist der Speicher frei für den Prozessor 2.
- kein Prozessor möchte auf den Datenspeicher zugreifen
Die DVE setzt sich wie erwähnt zusammen aus dem Detektierung des Umschaltwunsches (IllOPDetect) der ModeSwitch-Einheit und der Iram- und DramControl.
Der Kern der Erfindung ist wie oben ausgeführt die generelle Funktionsweise der Datenverteilungseinheit DVE (je nach Modus unterschiedliche Datenzuteilung und somit auch Auswahl des Betriebsmodus). Daneben löst aber auch die dargestellte spezielle Implementierung der DVE die Eingangs genannte Aufgabe.

Claims

Ansprüche
1. Verfahren zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschaltet werden kann, wobei die Datenverteilung und/oder eine Auswahl einer Datenquelle abhängig von dem Betriebsmodus ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Umschaltung durch ein Steuersignal, insbesondere ein Modussignal, das auf den Betriebsmodus wenigstens einer Recheneinheit bezogen ist, ausgelöst und/oder angezeigt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Steuersignal extern bezogen auf die Recheneinheiten generiert wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Umschaltung durch einen Befehl, insbesondere einen Befehl, der eine unzulässige Aktion beschreibt (illOp) ausgelöst und/oder angezeigt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Befehl von dem
Umschaltmittel, insbesondere der Mode-Switch Einheit, generiert wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Eingangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf Übereinstimmung verglichen werden.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Ausgangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf Übereinstimmung verglichen werden.
8. Verfahren nach Anspruch 1, dadurch gekennzeichent, dass die zu verteilenden Daten an wenigstens eine weitere Komponente, insbesondere eine Recheneinheit, weitergeleitet werden, wobei die zu verteilenden Daten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden.
9. Verfahren nach Anspruch 6, dadurch gekennzeichent, dass die Eingangsdaten an wenigstens eine weitere Komponente, insbesondere eine Recheneinheit, weitergeleitet werden, wobei die Eingangsdaten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden.
10. Verfahren nach Anspruch 7, dadurch gekennzeichent, dass die Ausgangsdaten an wenigstens eine weitere Komponente weitergeleitet werden, wobei die Ausgangsdaten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden.
11. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass bei fehlender
Übereinstimmung ein Fehlersignal ausgegeben wird.
12. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass bei Entdeckung eines Fehlers auf Grund des Fehlerentdeckungscodes ein Fehlersignal ausgegeben wird.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass ein Fehlersignal nur im Sicherheitsmodus (F-Modus) ausgegeben wird.
14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zwischen einem
Performanzmodus und einem Sicherheitsmodus unterschieden wird und im Performanzmodus eine Priorisierung der Daten der beiden Recheneinheiten vorgenommen wird und diese Daten sequentiell in abhängigkeit von der Priorisierung entgegengenommen und/oder weitergegeben werden.
15. Einheit zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschaltet werden kann, wobei die Einheit derart ausgestaltet ist, dass die Datenverteilung und/oder die Datenquelle abhängig von dem Betriebsmodus ist
16. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennzeichnet, dass der erste Betriebsmodus einem Sicherheitsmodus entspricht, bei dem die zwei Recheneinheiten gleiche Programme abarbeiten und Vergleichsmittel vorgesehen sind, welche die bei der Abarbeitung der gleichen Programme entstehenden Zustände auf Übereinstimmung vergleichen.
17. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennzeichnet, dass die Einheit derart ausgestaltet ist, dass Eingangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf Übereinstimmung verglichen werden.
18. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennzeichnet, dass die Einheit derart ausgestaltet ist, dass Ausgangsdaten der beiden Recheneinheiten in einem Betriebsmodus, der einem Sicherheitsmodus entspricht (F-Modus) gegeneinannder auf Übereinstimmung verglichen werden.
19. Einheit zur Datenverteilung nach Anspruch 15 oder 17 oder 18, dadurch gekennzeichent, dass die Einheit derart ausgestaltet ist, dass die zu verteilenden Daten an wenigstens eine weitere Komponente, insbesondere eine Recheneinheit, weitergeleitet werden, wobei die zu verteilenden Daten vor Weiterleitung um einen Fehlerentdeckungscode erweitert werden.
20. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennzeichnet, dass die Einheit derart ausgestaltet ist, dass diese im Performanzmodus eine Priorisierung der Daten der beiden Recheneinheiten vornimmt und diese Daten sequentiell abhängig von der Priorisierung entgegennimmt und/oder weitergibt.
21. Einheit zur Datenverteilung nach Anspruch 15, dadruch gekennzeichnet, dass eine Verzögerungskomponente enthalten ist, die abhängig von einem Taktversatz der beiden Recheneinheiten in dem jeweiligen Betriebsmodus die voreilenden Daten um eben diesen Taktversatz verzögert.
22. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennuzeichnet, dass die Einheit derart ausgestaltet ist, dass diese die zu verteilenden Daten aus einem Speicher liest und diese dann an die Recheneinheiten verteilt.
23. Einheit zur Datenverteilung nach Anspruch 15, dadurch gekennzeichnet, dass die Einheit derart ausgestaltet ist, dass die Verteilung der Daten durch Zustandsautomaten gesteuert wird.
24. Einheit zur Datenverteilung nach Anspruch 23, dadurch gekennuzeichnet, dass die Einheit derart ausgestaltet ist, dass für jede Recheneinheit zwei Zustandsautomaten vorgesehen sind.
25. Einheit zur Datenverteilung nach Anspruch 23, dadurch gekennzeichnet, dass die Einheit derart ausgestaltet ist, dass ein synchroner Zustandsautomat und ein asynchroner Zustandsautomat.
26. System mit einer Einheit zur Datenverteilung nach einem der Ansprüche 15 bis 25.
27. System nach Anspruch 26, dadurch gekennzeichnet, das eine zu der Einheit externe Überwachungschaltung vorgesehen ist, welche auf Fehler erkennt wenn eine beabsichtigte Umschaltung der Betriebsmodi nicht erfolgt.
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