JP2000200255A - プロセッサ間の同期化方法及び同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 多重化システムにおいて、動作中の複数のプ
ロセッサ間の同期化を、容易にかつ迅速に実現する。 【解決手段】 同期化を要求する各プロセッサ１０ａ、
１０ｂは、同期回路２１に対してリードアクセスを行
う。同期回路２１は、各プロセッサからのリードアクセ
スが、予め定められた時間内にあったときは、同期化が
成功したことを通知する応答データを各プロセッサに同
時に渡す。一方、各プロセッサからのリードアクセス
が、予め定められた時間内になかったときは、同期化が
失敗したことを通知する応答データを各プロセッサに渡
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
を有する多重化システムに関し、特に、同一クロックで
動作する複数のプロセッサに同一の処理を実行させるた
めに、プロセッサ間を同期させる方式に関する。

【０００２】

【従来の技術】従来、システムの信頼性を向上させるた
め、複数のプロセッサを多重化し、同一の処理を同期し
て実行させるシステムが知られている。このようなシス
テムにおいては、例えば、故障の発生に対する回復処理
後に、再度多重化動作を行わせるために、システム動作
中における同期化方法が必要となる。

【０００３】このような同期化の方法としては、例え
ば、特開平０８−２７８９５０号公報に記載されている
方法がある。本公報には、複数の演算処理装置で構成さ
れた多重化コンピュータシステムにおいて、障害から復
旧した演算処理装置を再同期させる際に、正常動作して
いる演算処理装置及び故障から回復した演算処理装置よ
り、予め定められたアドレスにアクセス要求を行い、正
常動作している演算処理装置からのアクセス要求時刻
と、故障から回復した演算処理装置からのアクセス要求
時刻との時間差が、予め定められた時間差以内である場
合、両演算処理装置が、両演算処理装置が接続される処
理装置からアクセス許可を受け取り、アクセス許可を受
け取った両演算処理装置からのアクセスを同期化のため
の基準信号として、両演算処理装置の動作を再同期する
障害回復方法が記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た方法では、同期化のための基準信号が得られる時点
と、同期化処理が終了するまでの間に時間差があり、そ
の分、再同期に時間がかかる。

【０００５】本発明の目的は、システム動作中の複数の
プロセッサ間の同期化を、容易にかつ迅速に実現する同
期化方法及び同期回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明に係る同期化方法
は、同一周波数のクロックで動作する複数のプロセッサ
間の同期化方法である。そして、本発明に係る第１の同
期化方法は、各プロセッサは、予め定められたアドレス
に対し、アクセス（例えば、リードアクセス）を行い、
最初にアクセスを行ったプロセッサのアクセス開始から
予め定められた時間内に、他のプロセッサから前記アク
セスが行われた場合、最後にアクセスを行ったプロセッ
サのアクセスに呼応して、各プロセッサに第１の応答デ
ータを返すことを特徴とする。

【０００７】前記第１の応答データは、各プロセッサに
対して、例えば、前記複数のプロセッサのすべてのプロ
セッサ間で同期化が成功したことを知らせるデータであ
る。

【０００８】また、本発明に係る第２の同期化方法は、
第１のプロセッサは、各プロセッサに対し、割込要求を
発生させ、割込要求を受けた各プロセッサは、割込処理
として、予め定められたアドレスに対し、アクセスを行
い、最初にアクセスを行ったプロセッサのアクセス開始
から予め定められた時間内に、他のプロセッサからアク
セスが行われた場合、最後にアクセスを行ったプロセッ
サのアクセスに呼応して、各プロセッサに第１の応答デ
ータを返すことを特徴とする。

【０００９】この場合において、少なくとも１つのプロ
セッサからのアクセスが、前記予め定められた時間内に
ない場合、当該時間の経過に呼応して、アクセスを行っ
ているプロセッサに第２の応答データを返すようにして
もよい。

【００１０】この第２の応答データは、各プロセッサに
対して、例えば、少なくとも１つのプロセッサについて
は同期化が成功しなかったことを知らせるデータであ
る。第２の応答データを受け取った各プロセッサは、同
期処理を中断して、他の処理を行うようにしてもよい。

【００１１】本発明に係る同期回路は、同一周波数のク
ロックで動作する複数のプロセッサ間を同期させる同期
回路である。そして、本発明に係る第１の同期回路は、
各プロセッサからのアクセスを検知する検知手段と、各
プロセッサからのアクセスが、最初にアクセスを行った
プロセッサのアクセス開始から予め定められた時間内に
行われた場合に、最後にアクセスを行ったプロセッサの
アクセスに呼応して、第１の応答データを各プロセッサ
に返す応答手段とを備えたことを特徴とする。

【００１２】この場合において、各プロセッサに対し、
割込要求を発生させる割込生成手段を更に備えるように
してもよい。この割込生成手段は、例えば、各プロセッ
サからのアクセス（例えば、ライトアクセス）を受ける
と、各プロセッサに対し、割込要求を発生するようにし
てもよい。

【００１３】また、前記応答手段は、少なくとも１つの
プロセッサからのアクセスが、予め定められた時間内に
ない場合、当該時間の経過に呼応して、第２の応答デー
タをアクセスを行っているプロセッサに返すようにして
もよい。また、前記応答データを返すまでの間、アクセ
スを行ったプロセッサに対してデータ待ち信号を出力す
るようにしてもよい。

【００１４】本発明に係る多重化システムは、同一周波
数のクロックで動作する複数のプロセッサを備えた多重
化システムであって、前述した同期回路を備えたことを
特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１６】図１は、本発明を適用した二重化システム
の構成を示す図である。

【００１７】同図に示すように、本システムは、Ａ系シ
ステム１ａと、Ｂ系システム１ｂと、バス制御部２と、
Ｉ／Ｏ装置４と、クロック発生回路８を備える。

【００１８】Ａ系システム１ａ及びＢ系システム１ｂ
は、それぞれ、バス３ａ及び３ｂを介して、バス制御部
２に接続されている。バス制御部２とＩ／Ｏ装置４と
は、共通バス５によって接続されている。

【００１９】クロック発生回路８は、Ａ系システム１
ａ、Ｂ系システム１ｂ及びバス制御部２に対し、同一の
クロック９を供給する。Ａ系システム１ａ、Ｂ系システ
ム１ｂ及びバス制御部２は、クロック９に同期して動作
する。

【００２０】Ａ系システム１ａは、所定の演算処理を実
行するプロセッサ１０ａと、プロセッサの処理プログラ
ムや、演算データを記憶するメモリ１１ａと、プロセッ
サの命令により所定の動作を実行するＩ／Ｏ装置１２ａ
とから構成され、各構成要素はバス３ａに接続されてい
る。

【００２１】Ｂ系システム１ｂは、Ａ系システム１ａと
同一の構成をとっており、プロセッサ１０ｂとメモリ１
１ｂとＩ／Ｏ装置１２ａとから構成され、各構成要素は
バス３ｂに接続されている。

【００２２】バス制御部２は、バス制御回路２０と、同
期回路２１とから構成され、いずれの構成要素もバス３
ａ、３ｂに接続されている。

【００２３】バス制御回路２０は、両系バス３ａ、３ｂ
の信号の比較照合や、両系システム１ａ、１ｂから共通
バス５上のＩ／Ｏ装置４に対するアクセスの制御を行っ
ている。

【００２４】Ａ系プロセッサ１０ａ及びＢ系プロセッサ
１０ｂは、同一の処理を同期して実行しており、バス制
御回路２０は、両系バス３ａ、３ｂの信号の比較照合す
ることにより、両系システム１ａ、１ｂにおいて、同一
の処理が同期して実行されているか否かを監視する。

【００２５】同期回路２１は、両系プロセッサ１０ａ、
１０ｂからリードアクセスを受け、そのアクセスに対す
る応答データを両系に同時に返すことにより両系プロセ
ッサの同期化を実現する。

【００２６】同期回路２１は、両系プロセッサ１０ａ、
１０ｂからのアクセスができるように、例えば、各プロ
セッサ１０ａ、１０ｂのアドレス空間の所定の領域にマ
ッピングされている。また、同期回路２１は、応答デー
タを両系に同時に返すために、ウェイト信号６ａ、６ｂ
を使って、プロセッサの状態を制御している。なお、ウ
ェイト信号６ａ、６ｂは、バス３ａ、３ｂにおける制御
信号の一種である。

【００２７】図１の二重化システムでは、両系プロセッ
サ１０ａ、１０ｂに、同一の処理を実行させているとき
に、例えば、故障等の影響で同期ずれが発生すると、所
定のエラー回復処理を行った後、両系プロセッサ１０
ａ、１０ｂを再度、同期化させるため、同期回路２１に
アクセスさせる。これにより、プロセッサ間を容易に同
期させることができる。

【００２８】すなわち、同期回路２１は、各プロセッサ
からのアクセス時刻の時間差が、予め定められた値以内
である場合に、特定の応答データを各プロセッサに同時
に返すことによりプロセッサ間の同期を実現する。

【００２９】図２は、図１に示した同期回路２１の構成
を示す図である。

【００３０】同図に示すように、同期回路２１は、デコ
ーダ２１１ａ、２１１ｂと、各系からの同期化要求の有
無を保持するフラグ２１２ａ、２１２ｂと、ウェイト制
御回路２１０ａ、２１０ｂと、ＡＮＤゲート２１３とか
ら構成される。

【００３１】デコーダ２１１ａ、２１１ｂは、バス３
ａ、３ｂ上に出力されたアドレス及び制御信号から、同
期回路２１に対するアクセスを検知すると、同期化要求
信号２１５ａ、２１５ｂを出力する。

【００３２】フラグ２１２ａ、２１２ｂは、同期化要求
信号２１５ａ、２１５ｂがアサートされると、論理値１
をクロックに同期して保持する。ＡＮＤゲート２１３
は、フラグ２１２ａ、２１２ｂの値の論理積をとり、同
期化信号２１６として出力する。すなわち、同期化信号
２１６は、同期回路２１へのリードアクセスが両系から
実行されているときに、論理値１となる。従って、同期
化信号２１６は、両系からのアクセスに対する応答を同
時に実行するための、基準信号となる。

【００３３】また、ウェイト制御回路２１０ａ、２１０
ｂは、同期化要求信号２１５ａ、２１５ｂと、同期化信
号２１６とから、ウェイト信号６ａ、６ｂを生成すると
ともに、同期回路２１へのリードアクセスに対する応答
データをバス３ａ、３ｂ上に出力する。

【００３４】図３は、図２に示したウェイト制御回路２
１０ａの内部構成を示す図である。なお、ウェイト制御
回路２１０ｂも、ウェイト制御回路２１０ａと同一の構
成である。

【００３５】同図に示すように、ウェイト制御回路２１
０ａは、データ出力部２１００ａと、タイマ２１０１ａ
と、ＡＮＤゲート２１０２ａとから構成される。

【００３６】データ出力部２１００ａは、同期化信号２
１６がアサートされていると、データ値「１」を、それ
以外のときにはデータ値「０」を、バス３ａ上に応答デ
ータとして出力する。

【００３７】また、タイマ２１０１ａは、同期化要求信
号２１５ａの立上りにより、時間の計測を開始し、予め
定められたタイムアップ時間になると、タイムアップ信
号２１０３ａをアサートする。

【００３８】また、ＡＮＤゲート２１０２ａは、同期化
信号２１６の否定と、同期化要求信号２１５ａと、タイ
ムアップ信号２１０３ａの否定との論理積をとり、ウェ
イト信号６ａとして出力する。

【００３９】つまり、ウェイト信号６ａは、（通常、同
期化信号２１６とタイムアップ信号２１０３ａは、ネゲ
ートされているので、）同期化要求信号２１５ａのアサ
ートと同時にアサートされ、同期回路２１へのアクセス
が両系から実行されて同期化信号２１６がアサートされ
るか、または、予め定められた時間だけウェイト信号６
ａがアサートされ続けてタイムアップ信号２１０３ａが
アサートされたときに、ネゲートされる。

【００４０】次に、同期回路２１の動作について説明す
る。

【００４１】図４は、同期化成功時の同期回路２１の動
作を示すタイムチャートである。

【００４２】同図に示すように、まず、Ａ系システム１
ａのプロセッサ１０ａが同期回路２１に対してリードア
クセスを実行すると、ｔ１サイクルで、同期化要求信号
２１５ａがアサートされる。

【００４３】これにより、次のｔ２サイクルで、フラグ
２１２ａに論理値１がセットされる。また、ｔ１サイク
ルでウェイト信号６ａがアサートされ、次のｔ２サイク
ルでプロセッサ１０ａがウェイト状態になり、同期化要
求信号２１５ａもアサートされ続ける。ｔ３サイクルも
ｔ２サイクルと同様である。

【００４４】そして、Ｂ系システム１ｂのプロセッサ１
０ｂが同期回路２１に対してリードアクセスを行い、ｔ
４サイクルで、同期化要求信号２１５ｂがアサートされ
ると、次のｔ５サイクルでフラグ２１２ｂに論理値１が
セットされる。また、ｔ４サイクルでウェイト信号６ｂ
がアサートされ、次のｔ５サイクルでプロセッサ１０ｂ
がウェイト状態になり、同期化要求信号２１５ｂがアサ
ートされ続ける。

【００４５】また、ｔ５サイクルで、フラグ２１２ａ、
２１２ｂの値がいずれも論理値１となり、同期化信号２
１６がアサートされ、ウェイト信号６ａ、６ｂがともに
ネゲートされる。その結果、次のｔ６サイクルでは、同
期化要求信号２１５ａ、２１５ｂがともにネゲートさ
れ、ここでプロセッサ１０ａ、１０ｂの同期化が実現さ
れる。また、ｔ５サイクルで、応答データとして、
「１」がバス３ａ、３ｂ上に出力され、同期化が成功し
たことが、プロセッサ１０ａ、１０ｂに通知される。

【００４６】図５は、同期化失敗時の同期回路２１の動
作を示すタイムチャートである。

【００４７】同図に示すように、まず、Ａ系システム１
ａのプロセッサ１０ａが同期回路２１に対してリードア
クセスを実行すると、ｔ１サイクルで、同期化要求信号
２１５ａがアサートされる。

【００４８】これにより、次のサイクルｔ２からフラグ
２１２ａに論理値１がセットされる。また、ｔ１サイク
ルでウェイト信号６ａがアサートされ、次のサイクルか
らプロセッサ１０ａがウェイト状態になり、同期化要求
信号２１５ａもアサートされ続ける。

【００４９】そして、予め定められた時間ｔｘだけ時間
が経過しても、Ｂ系システム１ｂのプロセッサ１０ｂか
らのアクセスが実行されないと、ｔ２サイクルでタイム
アップ信号２１０３ａがアサートされ、ウェイト信号６
ａがネゲートされる。その結果、次のｔ３サイクルで、
同期化要求信号２１５ａがネゲートされる。この場合、
同期化信号２１６がアサートされないため、応答データ
としてバス３ａに「０」が出力され、同期に失敗したこ
とが、プロセッサ１０ａに通知される。

【００５０】次に、上述したシステム構成を用いた同期
化方法について説明する。

【００５１】図６は、プロセッサ１０ａ、１０ｂ間を同
期させるために各プロセッサが実行する同期処理のフロ
ーチャートを示す図である。同図に示すように、各プロ
セッサは、まず、同期回路２１にリードアクセスを行う
（Ｓ８０）。そして、リードアクセスに対する応答デー
タの値を判別する（Ｓ８１）。その結果、応答データの
値が「０」のときは、同期化に失敗しているので、同期
化に成功するまで同期回路２１へのアクセスを繰り返す
（Ｓ８０）。一方、応答データの値が「１」のときは、
同期化が成功しているので、同期処理を終了する。プロ
セッサ１０ａ、１０ｂは、それぞれ、このような簡単な
処理を実行することにより、プロセッサ間の同期を実現
することができる。

【００５２】図７は、図１に示した二重化システムにお
いて、エラー発生後に回復処理を行って二重化処理を再
開するまでの各プロセッサの処理を示すフローチャート
である。

【００５３】システムが正常に二重化処理を行っている
間は、バス制御回路２によるバス比較の結果は一致して
いる。しかし、片側のプロセッサの処理が何らかの原因
で一時的に変化して、バス比較の結果が不一致となる
と、システムはエラー発生を検出する。エラー発生検出
後、そのエラーが回復可能であれば、システムでは所定
の回復処理を行い、通常処理を再開する。そのために、
各プロセッサでは、退避していたデータの復帰などの処
理を実行した後、再同期あわせを行うため、図６に示し
た同期処理を行う。

【００５４】すなわち、まず、各プロセッサは、同期回
路２１に対してリードアクセスを行い、リードアクセス
に対する同期回路２１の応答データが「０」の時は、同
期回路２０へのリードを繰り返し実行する。そして、リ
ードアクセスに対する同期回路２０の応答データが
「１」になった時、同期化が成功したことを検知し、二
重化処理を再開する。以上のように、本実施形態におい
ては、同期ずれが発生した時の再同期化が容易に行え
る。

【００５５】図８は、プロセッサ間を同期させるときの
各プロセッサにおける処理の様子を示す図である。

【００５６】同図に示すように、同期化されていない状
態で、処理Ａ１を実行したプロセッサ１０ａは、次の処
理で、プロセッサ間を同期させるために、第一回目の同
期処理を開始する。このとき、プロセッサ１０ｂは、処
理Ｂ１、処理Ｂ２を実行しているため、プロセッサ１０
ａの第一回目の同期処理による同期化は成功しない。

【００５７】プロセッサ１０ａは、続いて、第二回目の
同期処理を開始する。プロセッサ１０ａが第二回目の同
期処理を実行している最中に、プロセッサ１０ｂも、同
期処理を実行し、ここに同期化が成功する。これによ
り、以降の処理では、プロセッサ１０ａ、１０ｂは、同
一の処理を同期実行することが可能になる。

【００５８】なお、以上の説明においては、ウェイト信
号６ａ、６ｂを使って、応答データを両系に同時に返す
制御を行っているが、これに限らず、バスの構成にあわ
せて、他の信号（例えば、データアクノリッジ信号）に
よって応答データを両系に同時に返す制御を行ってもよ
い。

【００５９】これまで説明した多重化システムでは、正
常時は、Ａ系プロセッサ１０ａ及びＢ系プロセッサ１０
ｂは、同一の処理を実行していた。しかし、多重化シス
テムにおいて、より複雑な動作を実現するため、各プロ
セッサに異なる動作を行わせて、信頼性や安全性を要す
る処理を実行するときだけ同期化して同一の処理を行わ
せることも考えられる。

【００６０】このように、全く異なる動作をしているプ
ロセッサ間を同期させる場合でも、前述した方法を適用
することはできるが、前述したシステム構成では、同期
化に長い時間がかかる場合も生じうる。そこで、次に、
このような場合により適した二重化システムについて説
明する。

【００６１】図９は、本発明を適用した第二の二重化シ
ステムの構成を示す図である。本システムでは、各プロ
セッサが全く非同期に動作しているときでも、同期化を
短時間で成功させることが可能になる。

【００６２】図９に示したシステムは、バス制御部２
に、割込生成回路２３が追加されている以外は、図１に
示したシステムと同一の構成である。

【００６３】割込生成回路２３は、バス３ａ、３ｂに接
続されており、プロセッサ１０ａ、１０ｂからアクセス
（例えば、ライトアクセス）を受けると、プロセッサ１
０ａ、１０ｂに対して、それぞれ、割込要求信号７ａ、
７ｂを出力する。

【００６４】割込要求信号７ａ、７ｂを受けたプロセッ
サ１０ａ、１０ｂは、所定の割込処理を実行する。

【００６５】図１０は、割込生成回路２３の構成を示す
図である。

【００６６】同図に示すように、割込生成回路２３は、
デコーダ２３０ａ、２３０ｂと、割込パルス生成回路２
３１ａ、２３１ｂと、ＯＲゲート２３２ａ、２３２ｂと
から構成される。

【００６７】デコーダ２３０ａ、２３０ｂは、バス３
ａ、３ｂ上に出力されたアドレス及び制御信号から、割
込生成回路２３に対するアクセスを検知すると、アクセ
ス要求信号２３３ａ、２３３ｂを出力する。

【００６８】割込パルス生成回路２３１ａ、２３１ｂ
は、アクセス要求信号２３３ａ、２３３ｂがアサートさ
れると、割込パルス２３４ａ、２３４ｂを出力する。割
込パルス２３４ａ、２３４ｂは、ＯＲゲート２３２ａ、
２３２ｂを介して、割込要求信号７ａ、７ｂを、プロセ
ッサ１０ａ、１０ｂの両方に出力する。

【００６９】図１１（ｂ）は、図９に示したシステムに
おいて、全く異なる動作をしているプロセッサ間を同期
させるときの各プロセッサの処理の様子を示す図であ
る。比較のため、図１１（ａ）には、同じ状況下で、図
１に示したシステムにおいて、プロセッサ間を同期させ
るときの各プロセッサの処理の様子を示している。

【００７０】図１１（ａ）において、プロセッサ１０ａ
は、処理Ａ１の次の処理で、同期処理を開始する。しか
し、プロセッサ１０ｂでは、処理Ｂ１〜処理Ｂ４を実行
した後に同期処理を開始するため、プロセッサ１０ａ
は、第三回目の同期処理を実行するまで同期化に失敗す
る。つまり、同期化が成功するまでに、少なくともタイ
マ２１０１ａがタイムアップする時間の２倍の時間がか
かっていることになる。

【００７１】一方、図１１（ｂ）においては、プロセッ
サ１０ａは、処理Ａ１の次の処理で、割込生成回路２３
へアクセスを実行して割込生成を行っている。割込処理
として、図６の同期処理を指定しておくと、プロセッサ
１０ａは、割込要求信号７ａを受けて、同期処理を開始
する。また、プロセッサ１０ｂも、処理Ｂ２を実行中に
割込要求信号７ｂがアサートされ、処理Ｂ２の次の処理
が割込処理となり、同期処理が開始される。つまり、こ
の場合、プロセッサ１０ａは、第一回目の同期処理で同
期化に成功することになる。

【００７２】このように、図９の割込生成回路２３を利
用すれば、各プロセッサが全く異なる動作をしている場
合であっても、迅速に同期化が実現できる。

【００７３】なお、以上の説明においては、二重化シス
テムを例として説明していたが、より多くのプロセッサ
を多重化したシステムに対して本発明を適用することも
可能である。この場合、複数のプロセッサから同期回路
に対しアクセスを実行させ、全てのプロセッサからアク
セスが実行されているときに、同期化が成功したことを
通知する応答データを同時に渡すようにすればよい。

【００７４】また、以上の説明においては、各プロセッ
サには、同一位相のクロックを入力していたが、位相の
異なる（例えば、クロック位相が半サイクルずれた）同
一周波数のクロックを入力するようにしてもよい。この
場合、バス制御回路２０は、位相のずれを考慮して、バ
ス３ａ、３ｂの信号の位相を同期させてから、信号の比
較照合等を行う。また、同期回路２１は、位相のずれを
考慮した各プロセッサ毎のタイミングで、各プロセッサ
に応答データを返す。

【００７５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、同期回路が複数のプロセッサからのリード・アク
セスに対し、特定の応答データを特定のタイミング（例
えば、同時に）渡すことにより、容易にプロセッサ間を
同期させることができる。さらに、割込生成回路を用い
て、同期回路へのアクセスを割込処理として実行するこ
とにより、迅速にプロセッサ間を同期させることができ
る。

【図面の簡単な説明】

【図１】本発明による二重化システムの構成を示す図で
ある。

【図２】同期回路２１の構成を示す図である。

【図３】ウェイト制御回路２１０ａの構成を示す図であ
る。

【図４】同期化成功時の同期回路２１の動作を示すタイ
ムチャートである。

【図５】同期化失敗時の同期回路２１の動作を示すタイ
ムチャートである。

【図６】同期化のために、各プロセッサが実行する同期
処理のフローチャートを示す図である。

【図７】二重化システムにおいて、エラー発生後に二重
化処理を再開するまでのフローチャートである。

【図８】プロセッサ間の同期化を行うときのプロセッサ
１０ａ、１０ｂの処理の様子を示した図である。

【図９】本発明による第二の二重化システムの構成を示
す図である。

【図１０】割込生成回路２３の構成を示す図である。

【図１１】プロセッサ間の同期化を行うときのプロセッ
サ１０ａ、１０ｂの処理の様子を示した図である。

【符号の説明】

１ａ…Ａ系システム １ｂ…Ｂ系システム ２…バス制御部 ３ａ、３ｂ…バス ４…Ｉ／Ｏ装置 ５…共通バス ６ａ、６ｂ…ウェイト信号 ８…クロック発生回路 ９…クロック信号 １０ａ、１０ｂ…プロセッサ １１ａ、１１ｂ…メモリ １２ａ、１２ｂ…Ｉ／Ｏ装置 ２０…バス制御回路 ２１…同期回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 藤原 道雄 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所水戸工場内 (72)発明者 池田 尚弘 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所水戸工場内 Ｆターム(参考） 5B034 AA04 CC01 DD06 5B045 CC02 CC08 FF03

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一周波数のクロックで動作する複数の
   プロセッサ間の同期化方法であって、 各プロセッサは、予め定められたアドレスに対し、アク
   セスを行い、 最初にアクセスを行ったプロセッサのアクセス開始から
   予め定められた時間内に、他のプロセッサから前記アク
   セスが行われた場合、最後にアクセスを行ったプロセッ
   サのアクセスに呼応して、各プロセッサに第１の応答デ
   ータを返すことを特徴とする同期化方法。
2. 【請求項２】 同一周波数のクロックで動作する複数の
   プロセッサ間の同期化方法であって、 第１のプロセッサは、各プロセッサに対し、割込要求を
   発生させ、 割込要求を受けた各プロセッサは、割込処理として、予
   め定められたアドレスに対し、アクセスを行い、 最初にアクセスを行ったプロセッサのアクセス開始から
   予め定められた時間内に、他のプロセッサから前記アク
   セスが行われた場合、最後にアクセスを行ったプロセッ
   サのアクセスに呼応して、各プロセッサに第１の応答デ
   ータを返すことを特徴とする同期化方法。
3. 【請求項３】 少なくとも１つのプロセッサからのアク
   セスが、前記予め定められた時間内にない場合、当該時
   間の経過に呼応して、アクセスを行っているプロセッサ
   に第２の応答データを返すことを特徴とする請求項１又
   は請求項２に記載の同期化方法。
4. 【請求項４】 同一周波数のクロックで動作する複数の
   プロセッサ間を同期させる同期回路であって、 各プロセッサからのアクセスを検知する検知手段と、 各プロセッサからのアクセスが、最初にアクセスを行っ
   たプロセッサのアクセス開始から予め定められた時間内
   に行われた場合、最後にアクセスを行ったプロセッサの
   アクセスに呼応して、第１の応答データを各プロセッサ
   に返す応答手段とを備えたことを特徴とする同期回路。
5. 【請求項５】 各プロセッサに対し、割込要求を発生さ
   せる割込生成手段を更に備えたことを特徴とする請求項
   ４に記載の同期回路。
6. 【請求項６】 前記応答手段は、 少なくとも１つのプロセッサからのアクセスが、前記予
   め定められた時間内にない場合、当該時間の経過に呼応
   して、アクセスを行っているプロセッサに第２の応答デ
   ータを返すことを特徴とする請求項４又は請求項５に記
   載の同期回路。
7. 【請求項７】 前記応答手段は、 前記応答データを返すまでの間、アクセスを行ったプロ
   セッサに対してデータ待ち信号を出力することを特徴と
   する請求項４〜６のいずれか一項に記載の同期回路。
8. 【請求項８】 同一周波数のクロックで動作する複数の
   プロセッサを備えた多重化システムであって、 請求項４〜７のいずれか一項に記載の同期回路を備えた
   ことを特徴とする多重化システム。