WO2008072482A1 - 半導体装置の製造方法 - Google Patents

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semiconductor device
manufacturing
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Hideto Tamaso
Kazuhiro Fujikawa
Shin Harada
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    • H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of miniaturizing the semiconductor device and reducing variations in characteristics of the semiconductor device.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • an n-type SiC film 202 is epitaxially grown on the surface of a SiC substrate 201.
  • an ion implantation mask 203 is formed on the entire surface of the SiC film 202.
  • a resist 204 having a predetermined opening 205 is formed on the ion implantation mask 203 by using a photolithography technique. Then, as shown in Figure 23
  • a portion of the ion implantation mask 203 located below the opening 205 is removed by etching, and a part of the surface of the SiC film 202 is exposed.
  • the resist 204 is removed, and ions of an n-type dopant such as phosphorus are ion-implanted into the exposed surface of the SiC film 202, so that the n-type is implanted into the surface of the SiC film 202.
  • a dopant implantation region 206 is formed.
  • a photolithography technique is formed on the surface of the ion implantation mask 203.
  • the resist 204 is partially formed using
  • the formation position of the resist 204 may deviate from the set position depending on the accuracy of the photolithography apparatus.
  • a portion of the surface of the SiC film 202 is exposed by removing the portion of the ion implantation mask 203 where the resist 204 is not formed by etching.
  • a p-type dopant implantation region 207 is formed on the surface of the SiC film 202.
  • the ion implantation mask 203 and the resist 204 are removed, and an activation annealing is performed to recover the crystallinity of the wafer after the removal of the ion implantation mask 203 and the resist 204.
  • a gate oxide film 208, a source electrode 209, and a drain electrode 211 are formed on the surface of the SiC film 202, and a gate electrode 210 is formed on the surface of the gate oxide film 208.
  • wiring is provided to the source electrode 209, the gate electrode 210, and the drain electrode 211, and then the wafer is divided into chips, thereby completing the SiC-MOSFET.
  • Non-Patent Document 1 edited by Hiroyuki Matsunami, “Semiconductor SiC Technology and Applications”, Nikkan Kogyo Shimbun, March 2003
  • SiC has a small diffusion coefficient of dopant, it is necessary to introduce an n-type dopant and a p-type dopant by an ion implantation method that is different from the diffusion method.
  • an object of the present invention is to provide a method for manufacturing a semiconductor device that can miniaturize the semiconductor device and reduce variations in characteristics of the semiconductor device.
  • the present invention includes a first step of forming an ion implantation mask on a part of the semiconductor surface, and a first dopant in at least a part of the exposed region of the semiconductor surface other than the region where the ion implantation mask is formed.
  • a second step in which a first dopant implantation region is formed by implanting ions, and a third step in which the exposed region of the semiconductor surface is enlarged by removing a portion of the ion implantation mask after the formation of the first dopant implantation region.
  • the ion implantation mask for forming the first dopant implantation region can also be used for the formation of the second dopant implantation region.
  • the ion implantation mask for forming the first dopant implantation region can also be used for the formation of the second dopant implantation region.
  • the ion implantation mask preferably includes at least one selected from the group consisting of tandasten, kaen, aluminum, nickel, and titanium.
  • the ion implantation mask functions as a mask for ion implantation of the first dopant and the second dopant, and suppresses etching of the semiconductor surface with an adhesion improving layer that improves adhesion between the ion implantation mask and the semiconductor surface.
  • An etch stop layer can be included.
  • each of the above tungsten, silicon, aluminum, nickel, and titanium may be included in the ion implantation mask in a single form, or may be included in the ion implantation mask in the form of a compound! / Well! /
  • the ion implantation mask may be composed of two or more layers. If the ion implantation mask consists of two or more layers, When the exposed area of the semiconductor surface is enlarged by removing a part of the ion implantation mask after forming the ion implantation area, the width of the ion implantation mask can be reduced while suppressing the decrease in the thickness. This improves the reliability of the ion implantation mask during ion implantation of the second dopant.
  • the ion implantation mask includes two layers of a first ion implantation mask and a second ion implantation mask formed on the first ion implantation mask. It may be.
  • the thickness of the first ion implantation mask is reduced. Since the width of the first ion implantation mask can be reduced while suppressing, the reliability of the first ion implantation mask during ion implantation of the second dopant is improved.
  • the first ion implantation mask has tungsten as a main component and the second ion implantation mask has silicon oxide as a main component.
  • the second ion implantation mask is difficult to be etched.
  • the first ion implantation mask tends to be difficult to etch. Since the width of the first ion implantation mask can be reduced while suppressing a decrease in the thickness of the implantation mask, the reliability of the first ion implantation mask during ion implantation of the second dopant is improved.
  • the first step is to form an ion implantation mask by stacking a first ion implantation mask and a second ion implantation mask in this order on the surface of the semiconductor.
  • the etching is performed by exposing a part of the semiconductor surface by etching a part of the ion implantation mask, and the third step etches the first ion implantation mask at least in the width direction after the formation of the first dopant implantation region.
  • the step of removing the second ion implantation mask by etching is included between the third step and the fourth step, and the step of removing the first ion implantation mask by etching after the fourth step. May be included. In this case, miniaturization of the semiconductor device and reduction in variation in characteristics of the semiconductor device can be achieved, and the number of processes can be reduced as compared with the conventional method.
  • the second ion implantation mask may be It is preferable that the selection ratio of the second ion implantation mask to the first ion implantation mask by the etching solution or etching gas for etching is 2 or more. In this case, etching of the second ion implantation mask can be suppressed before ion implantation of the second dopant, and the first ion implantation mask can be removed while suppressing a decrease in the thickness of the first ion implantation mask. Since the etching can be performed in the width direction, the reliability of the first ion implantation mask during ion implantation of the second dopant is improved.
  • the etching in the first step and the etching in the third step are each performed by dry etching.
  • the etching in the thickness direction of the first ion implantation mask and the second ion implantation mask tends to proceed, and the exposed area of the semiconductor surface is enlarged.
  • the third step since the etching control in the width direction of the first ion implantation mask and the second ion implantation mask tends to be easy, the on implantation mask can be prevented from being unnecessarily etched.
  • a part of the ion implantation mask in the third step is removed by etching, and the thickness of the ion implantation mask after the etching in the third step is set to the first.
  • the thickness can function as an ion implantation mask for the second dopant in the four steps.
  • the force S can be used to prevent the second dopant implantation region from being formed to an unnecessary portion.
  • the ion implantation mask may contain tungsten as a main component.
  • tungsten is a high-density material and has a high ability to prevent ion implantation! Therefore, the ion implantation mask can be formed thinner than other materials. This is preferable in that the process tends to be simple.
  • the first step forms a part of the surface of the semiconductor by etching a part of the ion implantation mask after forming the ion implantation mask on the surface of the semiconductor.
  • the third step is the first dopant injection. This is performed by etching the ion implantation mask at least in the width direction after forming the entrance region, and the step of removing the ion implantation mask may be included after the fourth step. In this case, miniaturization of the semiconductor device and reduction in variation in characteristics of the semiconductor device can be achieved, and the number of processes can be reduced as compared with the prior art.
  • the etching in the first step and the etching in the third step are each preferably performed by dry etching.
  • etching in the thickness direction of the ion implantation mask tends to proceed
  • ion implantation is performed. Since the etching control in the mask width direction tends to be easy, it is possible to prevent unnecessary etching of the ion implantation mask when etching the ion implantation mask.
  • the semiconductor preferably has a band gap energy of 2.5 eV or more.
  • a semiconductor device having a high withstand voltage and a low loss and excellent in heat resistance and environmental resistance tends to be manufactured.
  • the semiconductor is mainly composed of silicon carbide.
  • the activation annealing temperature after dopant implantation becomes high, the self-alignment method as in the conventional Si device cannot be used, so the present invention is particularly preferably used. be able to. The invention's effect
  • FIG. 1 is a schematic cross-sectional view illustrating a part of an example of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 2 is a schematic cross-sectional view illustrating a part of an example of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of an example of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 4 is a schematic cross-sectional view illustrating a part of an example of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 5 is a schematic cross-sectional view illustrating a part of an example of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of an example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 7 is a schematic cross-sectional view illustrating a part of an example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 8 is a schematic cross-sectional view illustrating a part of an example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 9 is a schematic cross-sectional view illustrating a part of an example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 10 is a schematic cross-sectional view illustrating a part of an example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 11 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 12 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 13 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 14 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 15 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 16 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 17 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 18 is a schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 19 A schematic cross-sectional view illustrating a part of another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 20 is a schematic cross-sectional view illustrating a part of an example of a conventional method for manufacturing a SiC-MOSFET.
  • FIG. 21 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 22 is a schematic cross-sectional view illustrating a part of an example of a conventional method for manufacturing a SiC-MOSFET.
  • FIG. 23 is a schematic cross-sectional view illustrating a part of an example of a conventional method for manufacturing a SiC-MOSFET.
  • FIG. 24 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 25 is a schematic cross-sectional view illustrating a part of an example of a conventional method for manufacturing a SiC-MOSFET.
  • FIG. 26 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 27 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 28 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 29 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • FIG. 30 is a schematic cross-sectional view illustrating a part of an example of a conventional method for producing a SiC-MOSFET.
  • an n-type SiC film 102 is epitaxially grown on the surface of a SiC substrate 101 to form a wafer.
  • a first ion implantation mask 103a made of tungsten is formed on the entire surface of the SiC film 102, and a second ion implantation made of silicon oxide is formed on the surface of the first ion implantation mask 103a.
  • a mask 103b is formed.
  • an ion implantation mask 103 composed of a stacked body of the first ion implantation mask 103a and the second ion implantation mask 103b is formed.
  • the first ion implantation mask 103a made of tungsten and the second ion implantation mask 103b made of silicon oxide are each formed by, for example, a sputtering method or a CVD (Chemical Vapor D mark osition) method. Can do.
  • the first ion implantation mask 103a made of tungsten is preferably formed to a thickness of 2 ⁇ m or less; more preferably, a thickness of m or less.
  • the second ion implantation mask 103b made of silicon oxide is preferably formed to a thickness of 0.5 m or less, more preferably 0.3 m or less.
  • a resist 104 having a predetermined opening 105 is formed on the second ion implantation mask 103b by using, for example, a photolithography technique.
  • the portions of the first ion implantation mask 103a and the second ion implantation mask 103b located below the opening 105 are removed by etching in the thickness direction, and the SiC film 10 Expose part of the surface of 2.
  • the resist 104 is removed and ions of an n-type dopant such as phosphorus are ion-implanted into the exposed surface of the SiC film 102 to thereby form an n-type dopant on the surface of the SiC film 102.
  • Implant region 106 is formed.
  • the first ion implantation mask 103a is etched in the width direction to reduce the width of the first ion implantation mask 103a.
  • a region other than the region where the n-type dopant implantation region 106 is formed is exposed on the surface of the SiC film 102, and Si
  • the exposed area on the surface of the C film 102 is enlarged.
  • the first ion implantation mask 103a is etched more than the second ion implantation mask 103b. It is done.
  • the second ion implantation mask 103 b on the first ion implantation mask 103a is removed by etching.
  • an etching solution or etching gas for etching the second ion implantation mask 103b a material that etches the second ion implantation mask 103b rather than the first ion implantation mask 103a is used.
  • the first ion implantation mask 103a is removed. Thereafter, the crystallinity of the wafer after the removal of the first ion implantation mask 103a is restored, and an activation canal for activating the ions of the n-type dopant and the p-type dopant that have been ion-implanted is used. Do.
  • a gate oxide film 108, a source electrode 109 and a drain electrode 111 are formed on the surface of the SiC film 102, and a gate electrode 110 is formed on the surface of the gate oxide film 108.
  • the SiC-MOSFET is completed by dividing the wafer into chips.
  • the ion implantation mask for forming the n-type dopant implantation region can be used also for the formation of the p-type dopant implantation region, the n-type dopant is conventionally formed. Ion implantation mask for forming dopant implantation region and p-type dopant implantation region There is no need to separately form an ion implantation mask for forming the film.
  • ion implantation mask 103 includes a layer made of, for example, titanium, nickel, silicon oxide, or nitride nitride between first ion implantation mask 103a made of tungsten and the surface of SiC film 102. You may go out. This is because such a layer improves the adhesion between the ion implantation mask 103 and the SiC film 102 and can also function as an etching stop layer on the surface of the SiC film 102. This layer can be formed to a thickness of, for example, lOOnm or less.
  • the present invention is not limited to this configuration in which tungsten is used as the first ion implantation mask 103a and silicon oxide is used as the second ion implantation mask 103b.
  • a key compound such as silicon oxide, nitride nitride, or oxynitride can be used for the first ion implantation mask 103a, and a metal such as aluminum or titanium can be used for the second ion implantation mask 103b.
  • the first ion implantation mask 103a is made of a material that is harder to etch than the second ion implantation mask 103b with respect to an etching solution or etching gas for etching the second ion implantation mask 103b.
  • the second ion implantation mask 103b can be used as an etching solution or etching gas for etching the first ion implantation mask 103a. Can be used.
  • the first ion implantation mask 103a it is preferable to use tungsten as the first ion implantation mask 103a. It is preferable to use silicon oxide as the second ion implantation mask 103b. In this case, when the second ion implantation mask 103b that is difficult to be etched is etched, the first ion implantation mask 103a tends to be difficult to etch. Since the width of the first ion implantation mask 103a can be reduced while suppressing the decrease in thickness, the reliability of the first ion implantation mask 103a during ion implantation of the second dopant can be improved with the force S. .
  • the ion implantation mask 103 is not limited to the two-layer structure described above, and may be a single layer or three or more layers.
  • the selection ratio of the second ion implantation mask 103b to the first ion implantation mask 103a by the etching solution or the etching gas for etching the second ion implantation mask 103b is 2 or more.
  • the etching of the second ion implantation mask 103b can be suppressed before the ion implantation of the p-type dopant, and the first ion implantation mask can be suppressed while reducing the thickness of the first ion implantation mask 103a. Since 103a can be etched in the width direction, the reliability of the first ion implantation mask 103a during p-type dopant ion implantation is improved.
  • the above selection ratio is determined by etching the first ion implantation mask 103a and the second ion implantation mask 103b with an etching solution or an etching gas under the same conditions, and the etching rate of the first ion implantation mask 103a and the first ion implantation mask 103a. It can be calculated by obtaining the ratio of the etching rate of the two ion implantation mask 103b (the etching rate of the first ion implantation mask 103a / the etching rate of the second ion implantation mask 103b).
  • the etching in the thickness direction of the first ion implantation mask 103a and the second ion implantation mask 103b shown in FIG. 4 is preferably performed by dry etching using an etching gas. Further, the etching in the width direction of the first ion implantation mask 103a shown in FIG. 6 is preferably performed by dry etching using a force etching gas that can be performed by wet etching using an etchant.
  • etching in the thickness direction of the first ion implantation mask 103a and the second ion implantation mask 103b tends to proceed easily.
  • isotropic etching is likely to proceed, and therefore, in the width direction of the first ion implantation mask 103a, compared to dry etching.
  • Etching force tends to be advanced S. From the viewpoint of facilitating etching control, it is preferable to perform etching in the width direction of the first ion implantation mask 103a by dry etching using an etching gas.
  • a semiconductor using SiC as the semiconductor may be a semiconductor other than SiC.
  • the semiconductor for example, gallium nitride, diamond, zinc oxide, aluminum nitride, or the like can be used.
  • a semiconductor having a band gap energy of 2.5 eV or more it is preferable to use.
  • a semiconductor device having high withstand voltage and low loss and excellent in heat resistance and environmental resistance can be manufactured.
  • an n-type SiC film 102 is epitaxially grown on the surface of the SiC substrate 101 to form a wafer.
  • an ion implantation mask 103 made of tungsten is formed on the entire surface of the SiC film 102.
  • a resist 104 having a predetermined opening 105 is formed on the surface of the ion implantation mask 103 by using, for example, a photolithography technique. Subsequently, as shown in FIG. 14, the portion of the implantation mask 103 located below the opening 105 is removed by etching, and a part of the surface of the SiC film 102 is exposed.
  • the resist 104 is removed, and ions of an n-type dopant such as phosphorus are ion-implanted into the exposed surface of the SiC film 102 to thereby form an n-type on the surface of the SiC film 102.
  • a dopant implantation region 106 is formed.
  • isotropic etching of the ion implantation mask 103 is performed, and The ion implantation mask 103 is removed in the width direction to reduce the width of the ion implantation mask 103.
  • a p-type dopant implantation region 107 is formed on the surface of 102.
  • the ion implantation mask 103 is removed. Thereafter, activation annealing for recovering the crystallinity of the wafer after the ion implantation mask 103 is removed is performed.
  • a gate oxide film 108, a source electrode 109 and a drain electrode 111 are formed on the surface of the SiC film 102, and a gate electrode 110 is formed on the surface of the gate oxide film 108.
  • the SiC-MOSFET is completed by dividing the wafer into chips.
  • the ion implantation mask for forming the n-type dopant implantation region can also be used for the formation of the p-type dopant implantation region, and for forming the n-type dopant implantation region. There is no need to form a separate ion implantation mask and an ion implantation mask for forming a P-type dopant implantation region.
  • the resist for patterning of the ion implantation mask 103 needs to be formed only once, the number of processes can be reduced as compared with the conventional case.
  • the thickness of the ion implantation mask 103 after etching shown in FIG. 16 is a certain thickness. This is because the post-etching ion implantation mask 103 shown in FIG. 16 does not function as an ion implantation mask for ion implantation, which will be described later. In this case, the p-type dopant implantation region 107 is formed even in an unnecessary portion. .
  • the thickness that functions as an ion implantation mask means a thickness that is obtained by a force S that prevents implantation of 99.9% or more of ions to be implanted.
  • the thickness of the ion implantation mask 103 may be reduced by X or more. After that, the thickness of the ion implantation mask 103 should be more than the thickness that functions as an ion implantation mask! /.
  • the etching in the thickness direction of the ion implantation mask 103 shown in FIG. 14 is preferably performed by dry etching using an etching gas.
  • the etching of the ion implantation mask 103 shown in FIG. 16 is preferably performed by dry etching using a force etching gas that can be performed by wet etching using an etchant.
  • the etching gas proceeds with a certain degree of directivity toward the SiC substrate 101. Etching in the thickness direction tends to proceed easily. In addition, in wet etching using an etchant, isotropic etching is likely to proceed. Therefore, etching in the width direction of the ion implantation mask 103 tends to proceed more easily than dry etching. S, etching control From the viewpoint of facilitating the etching, it is preferable to etch the ion implantation mask 103 in the width direction by dry etching using an etching gas.
  • a wafer was fabricated by epitaxially growing an n-type SiC film on the surface of the SiC substrate. did.
  • the epitaxially grown n-type SiC film had a thickness of 10 m, and the n-type dopant concentration was 1 ⁇ 10 15 cm ⁇ 3 .
  • a first ion implantation mask made of tungsten is formed by sputtering on the entire surface of the SiC film, and a second ion implantation mask made of silicon oxide is formed by sputtering on the first ion implantation mask.
  • the thickness of the first ion implantation mask was 800 nm
  • the thickness of the second ion implantation mask was lOOnm.
  • a resist patterned to have an opening at the location where the n-type dopant implantation region is to be formed was formed on the second ion implantation mask.
  • the second ion implantation mask of the portion to be exposed is CF gas.
  • the surface of the SiC film located below the opening of the dies was exposed.
  • the CF gas is made of silicon oxide rather than the first ion implantation mask made of tungsten.
  • etching gas for greatly etching the second ion implantation mask.
  • SF gas is used for the first ion made of tungsten rather than the second ion implantation mask made of silicon oxide.
  • the resist was removed, and phosphorus ions were implanted into the exposed surface of the SiC film, thereby forming an n-type dopant implantation region on a part of the surface of the SiC film.
  • the n-type dopant implantation region was formed by implanting phosphorus ions under the condition of a dose of 1 ⁇ 10 15 cm ⁇ 2 .
  • the side surface of the first ion implantation mask made of tungsten is made to have a thickness of 0.5 ⁇ ⁇ ⁇ by immersing in an etching solution made of a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution for 2 minutes. Etching was performed in the width direction. As a result, a region other than the region where the ⁇ -type dopant implantation region was formed was exposed on the surface of the SiC film.
  • an etching solution made of a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution etches the first ion implantation mask made of tungsten larger than the second ion implantation mask made of oxide silicon.
  • Etching solution etches the second ion implantation mask made of silicon oxide.
  • notched hydrofluoric acid is an etching solution that etches the second ion implantation mask made of silicon oxide more than the first ion implantation mask made of tungsten.
  • a p-type dopant implantation region was formed on the surface of the SiC film by implanting aluminum ions into the surface of the exposed SiC film.
  • the p-type dopant implantation region is formed by implanting aluminum ions under the condition of a dose amount of 1 ⁇ 10 14 cm ⁇ 2 .
  • the first ion implantation mask made of tungsten was completely removed by etching using an etching solution made of a mixed solution of an ammonia aqueous solution and a hydrogen peroxide solution. After that, the wafer was heated to 1700 ° C for activation annealing to restore crystallinity and to activate the ion-implanted dopant.
  • a gate oxide film made of silicon oxide was formed to a thickness of 100 ⁇ m on the surface of the SiC film by a thermal oxidation method.
  • a source electrode and a drain electrode are formed, and further, a gate electrode is formed on the surface of the gate oxide film, and then the wafer is divided into chips to obtain SiC-MOS.
  • a wafer was fabricated by epitaxially growing an n-type SiC film on the surface of a SiC substrate.
  • the epitaxially grown n-type SiC film had a thickness of 10 m, and the n-type dopant concentration was 1 ⁇ 10 15 cm ⁇ 3 .
  • an ion implantation mask made of tungsten was formed on the entire surface of the SiC film with a thickness of 1600 by sputtering.
  • a resist patterned to have an opening at a position where an n-type dopant implantation region is to be formed was formed on the ion implantation mask.
  • the resist was removed, and phosphorus ions were ion-implanted into the exposed surface of the SiC film, thereby forming an n-type dopant implantation region on a part of the surface of the SiC film.
  • the n-type dopant implantation region was formed by implanting phosphorus ions under the condition of a dose of 1 ⁇ 10 15 cm ⁇ 2 .
  • a p-type dopant implantation region was formed on the surface of the SiC film by implanting aluminum ions into the surface of the exposed SiC film.
  • the p-type dopant implantation region is formed by implanting aluminum ions under the condition of a dose amount of 1 ⁇ 10 14 cm ⁇ 2 . It was 800nm. Therefore, it was confirmed that the ion implantation mask after the dry etching had a sufficient thickness.
  • the ion implantation mask made of tungsten was completely removed by etching using an etching solution made of a mixed solution of an ammonia aqueous solution and a hydrogen peroxide solution. afterwards
  • the wafer was heated to 1700 ° C for activation annealing to restore crystallinity and to activate the ion-implanted dopant.
  • a gate oxide film made of silicon oxide was formed to a thickness of 100 ⁇ m on the surface of the SiC film by a thermal oxidation method.
  • a source electrode and a drain electrode were formed. Further, after forming a gate electrode on the surface of the gate oxide film, the wafer was divided into chips to complete a SiC-MOS FET.
  • the manufacturing method of the semiconductor device which can reduce the dispersion

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Abstract

　半導体（１０２）の表面の一部にイオン注入マスク（１０３）を形成する第１工程と、イオン注入マスク（１０３）が形成されている領域以外の半導体（１０２）の表面の露出領域の少なくとも一部に第１ドーパントのイオンを注入して第１ドーパント注入領域（１０６）を形成する第２工程と、第１ドーパント注入領域（１０６）の形成後にイオン注入マスク（１０３）の一部を除去して半導体（１０２）の表面の露出領域を拡大する第３工程と、拡大した半導体（１０２）の表面の露出領域の少なくとも一部に第２ドーパントのイオンを注入して第２ドーパント注入領域（１０７）を形成する第４工程と、を含む、半導体装置の製造方法である。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、特に、半導体装置を微細化することが できるとともに半導体装置の特性のばらつきを低減することができる半導体装置の製 造方法に関する。
背景技術
[0002] 半導体装置の一種である SiC (炭化ケィ素）を用いた MOSFET (Metal Oxide Se miconductor Field Effect Transistor;以下、「SiC— MOSFET」と言うこともある。） は、大きく分けて、選択イオン注入、活性化ァニール、ゲート酸化膜形成、および電 極形成の工程を経て作製されて V、る。
[0003] 以下、図 20〜図 30の模式的断面図を参照して、従来の SiC— MOSFETの製造 方法の一例について説明する。
[0004] まず、図 20に示すように、 SiC基板 201の表面上に n型の SiC膜 202をェピタキシ ャル成長させる。次に、図 21に示すように、 SiC膜 202の表面全体にイオン注入マス ク 203を形成する。
[0005] 次いで、図 22に示すように、イオン注入マスク 203上にフォトリソグラフィ技術を利用 して所定の開口部 205を有するレジスト 204を形成する。続いて、図 23に示すように
、開口部 205の下方に位置する部分のイオン注入マスク 203をエッチングにより除去 して、 SiC膜 202の表面の一部を露出させる。
[0006] その後、図 24に示すように、レジスト 204を除去し、露出した SiC膜 202の表面にリ ンなどの n型ドーパントのイオンをイオン注入することによって、 SiC膜 202の表面に n 型ドーパント注入領域 206を形成する。
[0007] 次に、図 25に示すように、 SiC膜 202の表面からイオン注入マスク 203をすベて除 去する。その後、図 26に示すように、 SiC膜 202の表面全体にイオン注入マスク 203 を再度形成する。
[0008] そして、図 27に示すように、イオン注入マスク 203の表面上にフォトリソグラフィ技術 を利用してレジスト 204を部分的に形成する。ここで、レジスト 204の形成位置は、フ オトリソグラフィ装置の精度等によって設定位置からずれることがある。
[0009] 次に、図 28に示すように、レジスト 204が形成されていないイオン注入マスク 203の 部分をエッチングにより除去することによって、 SiC膜 202の表面の一部を露出させる
〇
[0010] 続いて、図 29に示すように、露出した SiC膜 202の表面にアルミニウムなどの p型ド 一パントのイオンをイオン注入することによって、 SiC膜 202の表面に p型ドーパント 注入領域 207を形成する。
[0011] その後、イオン注入マスク 203およびレジスト 204を除去し、イオン注入マスク 203 およびレジスト 204の除去後のウェハについて結晶性を回復するための活性化ァニ ールを行なう。
[0012] そして、図 30に示すように、 SiC膜 202の表面上にゲート酸化膜 208、ソース電極 2 09およびドレイン電極 211を形成し、ゲート酸化膜 208の表面上にゲート電極 210を 形成する。その後、ソース電極 209、ゲート電極 210およびドレイン電極 211にそれ ぞれ配線を付けてからウェハをチップ状に分割することによって、 SiC— MOSFET が完成する。
非特許文献 1 :松波弘之編著， 「半導体 SiC技術と応用」， 日刊工業新聞社， 2003年 3月
発明の開示
発明が解決しょうとする課題
[0013] SiCはドーパントの拡散係数が小さいため、拡散法ではなぐイオン注入法によって 、n型ドーパントおよび p型ドーパントをそれぞれ導入する必要がある。
[0014] しかしながら、上述したように、 n型ドーパントおよび p型ドーパントのイオン注入のィ オン注入マスクとなるレジストの形成位置がフォトリソグラフィ装置の精度等によってば らつくため、 n型ドーパント注入領域と p型ドーパント注入領域との相対的な位置関係 にばらつきが生じ、ひいては SiC— MOSFETのゲート長にばらつきが生じて SiC— MOSFETの特性にばらつきが生じるという問題があった。また、半導体装置のさらな る微細化も要望されている。 [0015] そこで、本発明の目的は、半導体装置を微細化することができるとともに半導体装 置の特性のばらつきを低減することができる半導体装置の製造方法を提供すること にめ ·ο。
課題を解決するための手段
[0016] 本発明は、半導体の表面の一部にイオン注入マスクを形成する第 1工程と、イオン 注入マスクが形成されている領域以外の半導体の表面の露出領域の少なくとも一部 に第 1ドーパントのイオンを注入して第 1ドーパント注入領域を形成する第 2工程と、 第 1ドーパント注入領域の形成後にイオン注入マスクの一部を除去して半導体の表 面の露出領域を拡大する第 3工程と、拡大した半導体の表面の露出領域の少なくと も一部に第 2ドーパントのイオンを注入して第 2ドーパント注入領域を形成する第 4ェ 程と、を含む、半導体装置の製造方法である。
[0017] 本発明の半導体装置の製造方法によれば、第 1ドーパント注入領域の形成用のィ オン注入マスクを第 2ドーパント注入領域の形成にも利用することができ、第 1ドーパ ント注入領域と第 2ドーパント注入領域との相対的な位置関係のばらつきを低減する ことができるため、半導体装置を微細化することができるとともに半導体装置の特性 のばらつきを低減すること力 Sできる。また、本発明の半導体装置の製造方法によれば 、イオン注入マスクのパターンユング用のレジストの形成が 1回で済むため、従来と比 ベて工程数を減少させることもできる。
[0018] また、本発明の半導体装置の製造方法において、イオン注入マスクは、タンダステ ン、ケィ素、アルミニウム、ニッケルおよびチタンからなる群から選択された少なくとも 1 種を含むことが好ましい。この場合には、イオン注入マスクが第 1ドーパントおよび第 2 ドーパントのイオン注入のマスクとして機能するとともに、イオン注入マスクに半導体 表面との密着を改善する密着改善層および半導体表面のエッチングを抑制すること ができるエッチングストップ層を含ませることができる。ここで、上記のタングステン、ケ ィ素、アルミニウム、ニッケルおよびチタンはそれぞれ、単体の形態でイオン注入マス クに含まれてレ、てもよく、化合物の形態でイオン注入マスクに含まれて!/、てもよ!/、。
[0019] また、本発明の半導体装置の製造方法において、イオン注入マスクは 2層以上から なっていてもよい。イオン注入マスクが 2層以上からなっている場合には、第 1ドーパ ント注入領域の形成後にイオン注入マスクの一部を除去して半導体の表面の露出領 域を拡大する際に、イオン注入マスクの厚さの減少を抑制しながらその幅を薄くする ことができるため、第 2ドーパントのイオン注入時のイオン注入マスクの信頼性が向上 する。
[0020] また、本発明の半導体装置の製造方法において、イオン注入マスクは、第 1イオン 注入マスクと、第 1イオン注入マスク上に形成された第 2イオン注入マスクと、の 2層か らなっていてもよい。この場合には、第 1ドーパント注入領域の形成後に第 1イオン注 入マスクの一部を除去して半導体の表面の露出領域を拡大する際に、第 1イオン注 入マスクの厚さの減少を抑制しながら第 1イオン注入マスクの幅を薄くすることができ るため、第 2ドーパントのイオン注入時の第 1イオン注入マスクの信頼性が向上する。
[0021] また、上記において、第 1イオン注入マスクがタングステンを主成分とし、第 2イオン 注入マスクが酸化ケィ素を主成分とすることが好ましい。この場合には、第 1イオン注 入マスクのエッチング時には第 2イオン注入マスクがエッチングされにくぐ第 2イオン 注入マスクのエッチング時には第 1イオン注入マスクがエッチングされにくい傾向が 特に大きくなり、第 1イオン注入マスクの厚さの減少を抑制しながら第 1イオン注入マ スクの幅を薄くすることができるため、第 2ドーパントのイオン注入時の第 1イオン注入 マスクの信頼性が向上する。
[0022] また、本発明の半導体装置の製造方法において、第 1工程は半導体の表面上に第 1イオン注入マスクと第 2イオン注入マスクとをこの順序で積層してイオン注入マスクを 形成した後にイオン注入マスクの一部をエッチングすることによって半導体の表面の 一部を露出させることにより行なわれ、第 3工程は第 1ドーパント注入領域の形成後 に第 1イオン注入マスクを少なくともその幅方向にエッチングすることにより行なわれ、 第 3工程と第 4工程との間には第 2イオン注入マスクをエッチングにより除去する工程 が含まれ、第 4工程の後には第 1イオン注入マスクをエッチングにより除去する工程が 含まれていてもよい。この場合には、半導体装置の微細化および半導体装置の特性 のばらつきの低減を達成することができるとともに従来よりも工程数を減少させること ができる。
[0023] また、本発明の半導体装置の製造方法において、第 2イオン注入マスクをエツチン グするためのエッチング液またはエッチングガスによる第 2イオン注入マスクの第 1ィ オン注入マスクに対する選択比が 2以上であることが好ましい。この場合には、第 2ド 一パントのイオン注入前に、第 2イオン注入マスクのエッチングを抑制することができ 、第 1イオン注入マスクの厚さの減少を抑制しながら第 1イオン注入マスクをその幅方 向にエッチングすることができるため、第 2ドーパントのイオン注入時の第 1イオン注 入マスクの信頼性が向上する。
[0024] また、本発明の半導体装置の製造方法において、第 1工程におけるエッチングおよ び第 3工程におけるエッチングはそれぞれドライエッチングにより行なわれることが好 ましい。この場合には、半導体の表面を露出させる第 1工程においては第 1イオン注 入マスクおよび第 2イオン注入マスクの厚さ方向のエッチングが進行する傾向にあり、 半導体の表面の露出領域を拡大する第 3工程においては第 1イオン注入マスクおよ び第 2イオン注入マスクの幅方向のエッチングの制御が容易になる傾向にあるため、 オン注入マスクが不要にエッチングされないようにすることができる。
[0025] また、本発明の半導体装置の製造方法においては、第 3工程におけるイオン注入 マスクの一部の除去をエッチングにより行ない、第 3工程におけるエッチング後のィォ ン注入マスクの厚さを第 4工程における第 2ドーパントのイオンの注入マスクとして機 能する厚さとすることができる。この場合には、イオン注入マスクが第 2ドーパントのィ オンの注入マスクとして機能するため、第 2ドーパント注入領域を不要な箇所にまで 形成されなレ、ようにすること力 Sでさる。
[0026] また、本発明の半導体装置の製造方法において、イオン注入マスクがタングステン を主成分としてもよい。イオン注入マスクがタングステンを主成分とする場合には、タ ングステンは高密度材料でイオン注入を阻止する能力が高!/、ため、他の材料と比べ てイオン注入マスクを薄く形成することができ、プロセスが簡易となる傾向にある点で 好ましい。
[0027] また、本発明の半導体装置の製造方法において、第 1工程は半導体の表面上にィ オン注入マスクを形成した後にイオン注入マスクの一部をエッチングすることによって 半導体の表面の一部を露出させることにより行なわれ、第 3工程は第 1ドーパント注 入領域の形成後にイオン注入マスクを少なくともその幅方向にエッチングすることに より行なわれ、第 4工程の後にはイオン注入マスクを除去する工程が含まれていても よい。この場合には、半導体装置の微細化および半導体装置の特性のばらつきの低 減を達成することカできるとともに従来よりも工程数を減少、させることカできる。
[0028] ここで、第 1工程におけるエッチングおよび第 3工程におけるエッチングはそれぞれ ドライエッチングにより行なわれることが好ましい。この場合には、半導体の表面を露 出させる第 1工程においてはイオン注入マスクの厚さ方向のエッチングが進行する傾 向にあり、半導体の表面の露出領域を拡大する第 3工程においてはイオン注入マス クの幅方向のエッチングの制御が容易になる傾向にあるため、イオン注入マスクのェ ツチング時においてイオン注入マスクを不要にエッチングしないようにすることができ
[0029] また、本発明の半導体装置の製造方法において、半導体はバンドギャップェネル ギが 2. 5eV以上であることが好ましい。この場合には、高耐圧かつ低損失で、耐熱 性および耐環境性に優れた半導体装置を製造することができる傾向にある。
[0030] また、本発明の半導体装置の製造方法において、半導体は、炭化ケィ素を主成分 とすることが好ましい。炭化ケィ素からなる半導体装置においては、ドーパントの注入 後の活性化ァニール温度が高温となるため、従来の Siデバイスのようなセルファライ ンの手法を用いることができないため、本発明を特に好適に用いることができる。 発明の効果
[0031] 本発明によれば、半導体装置を微細化することができるとともに半導体装置の特性 のばらつきを低減することができる半導体装置の製造方法を提供することができる。 図面の簡単な説明
[0032] [図 1]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で ある。
[図 2]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で ある。
[図 3]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で ある。 [図 4]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で ある。
[図 5]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で ある。
[図 6]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で める。
[図 7]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で める。
[図 8]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で める。
[図 9]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で める。
[図 10]本発明の半導体装置の製造方法の一例の一部を図解する模式的な断面図で める。
[図 11]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 12]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 13]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 14]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 15]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 16]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 17]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。 園 18]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
園 19]本発明の半導体装置の製造方法の他の一例の一部を図解する模式的な断面 図である。
[図 20]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 21]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 22]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 23]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 24]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 25]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 26]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 27]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 28]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 29]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
[図 30]従来の SiC— MOSFETの製造方法の一例の一部を図解する模式的な断面 図である。
符号の説明
101 , 201 SiC基板、 102, 202 SiC膜、 103, 203 イオン注入マスク、 103a 第 1イオン注入マスク、 103b 第 2イオン注入マスク、 104, 204 レジス K 105, 20 5 開口部、 106, 206 n型ドーパント注入領域、 107, 207 p型ドーパント注入領 域、 108, 208 ゲー卜酸化膜、 109, 209 ソース電極、 110, 210 ゲー卜電極、 11 1 , 211 ドレイン電極。
発明を実施するための最良の形態
[0034] 以下、本発明の実施の形態について説明する。なお、本発明の図面において、同 一の参照符号は、同一部分または相当部分を表わすものとする。
[0035] (実施の形態 1)
以下、図 1〜図 10の模式的断面図を参照して、本発明の半導体装置の製造方法 の一例について説明する。
[0036] まず、図 1に示すように、 SiC基板 101の表面上に n型の SiC膜 102をェピタキシャ ル成長させてウェハを形成する。次に、図 2に示すように、 SiC膜 102の表面全体に タングステンからなる第 1イオン注入マスク 103aを形成し、第 1イオン注入マスク 103 aの表面上に酸化ケィ素からなる第 2イオン注入マスク 103bを形成する。これにより、 第 1イオン注入マスク 103aと第 2イオン注入マスク 103bとの積層体からなるイオン注 入マスク 103が形成される。
[0037] ここで、タングステンからなる第 1イオン注入マスク 103aおよび酸化ケィ素からなる 第 2イオン注入マスク 103bはそれぞれ、たとえば、スパッタリング法または CVD (Che mical Vapor D印 osition)法等によって形成することができる。
[0038] また、タングステンからなる第 1イオン注入マスク 103aは、 2 μ m以下の厚さに形成 されることが好ましぐ； m以下の厚さに形成されることがより好ましい。また、酸化ケ ィ素からなる第 2イオン注入マスク 103bは、 0. 5 m以下の厚さに形成されることが 好ましぐ 0. 3 m以下の厚さに形成されることがより好ましい。
[0039] 次いで、図 3に示すように、第 2イオン注入マスク 103b上にたとえばフォトリソグラフ ィ技術を利用して所定の開口部 105を有するレジスト 104を形成する。続いて、図 4 に示すように、開口部 105の下方に位置する部分の第 1イオン注入マスク 103aおよ び第 2イオン注入マスク 103bをその厚さ方向にエッチングにより除去して、 SiC膜 10 2の表面の一部を露出させる。 [0040] その後、図 5に示すように、レジスト 104を除去し、露出した SiC膜 102の表面にリン などの n型ドーパントのイオンをイオン注入することによって、 SiC膜 102の表面に n型 ドーパント注入領域 106を形成する。
[0041] 次に、図 6に示すように、第 1イオン注入マスク 103aをその幅方向にエッチングする ことによって、第 1イオン注入マスク 103aの幅を減少させる。これにより、 SiC膜 102 の表面のうち n型ドーパント注入領域 106が形成された領域以外の領域が露出し、 Si
C膜 102の表面の露出領域が拡大する。
[0042] ここで、第 1イオン注入マスク 103aのエッチングを行なうためのエッチング液または エッチングガスとしては、第 2イオン注入マスク 103bよりも第 1イオン注入マスク 103a をエッチングしゃすレ、材質のものが用いられる。
[0043] 続いて、図 7に示すように、第 1イオン注入マスク 103a上の第 2イオン注入マスク 10 3bをエッチングにより除去する。ここで、第 2イオン注入マスク 103bをエッチングする ためのエッチング液またはエッチングガスとしては、第 1イオン注入マスク 103aよりも 第 2イオン注入マスク 103bをエッチングしゃすい材質のものが用いられる。
[0044] 次いで、図 8に示すように、上記のようにして拡大した SiC膜 102の表面の露出領 域にアルミニウムなどの p型ドーパントのイオンをイオン注入することによって、 SiC膜 102の表面に p型ドーパント注入領域 107を形成する。
[0045] そして、図 9に示すように、第 1イオン注入マスク 103aを除去する。その後、第 1ィォ ン注入マスク 103aの除去後のウェハについて結晶性を回復するとともに、イオン注 入された n型ドーパントおよび p型ドーパントのイオンを活性化するための活性化ァニ ールを行なう。
[0046] そして、図 10に示すように、 SiC膜 102の表面上にゲート酸化膜 108、ソース電極 1 09およびドレイン電極 111を形成し、ゲート酸化膜 108の表面上にゲート電極 110を 形成した後に、ウェハをチップ状に分割することによって、 SiC— MOSFETが完成 する。
[0047] このように、本実施の形態においては、 n型ドーパント注入領域の形成用のイオン 注入マスクを p型ドーパント注入領域の形成にも利用することができるため、従来のよ うに、 n型ドーパント注入領域の形成用のイオン注入マスクと p型ドーパント注入領域 の形成用のイオン注入マスクとを別々に形成する必要がない。
[0048] したがって、従来に比べて、 n型ドーパント注入領域と p型ドーパント注入領域との 相対的な位置関係のばらつきを低減することができ、ゲート長を短くすることができる こと力 、半導体装置の微細化につながる。また、そのばらつきの低減により半導体 装置の特性のばらつきも低減することができる。
[0049] また、イオン注入マスクのパターンユング用のレジストの形成が 1回で済むため、従 来と比べて工程数を減少させることもできる。
[0050] なお、イオン注入マスク 103は、タングステンからなる第 1イオン注入マスク 103aと S iC膜 102の表面との間に、たとえばチタン、ニッケル、酸化ケィ素または窒化ケィ素 等からなる層を含んでいてもよい。このような層は、イオン注入マスク 103と SiC膜 10 2との密着性を改善し、 SiC膜 102の表面のエッチングストップ層としても機能し得る ためである。この層は、たとえば lOOnm以下の厚さに形成することができる。
[0051] また、上記においては、第 1イオン注入マスク 103aとしてタングステンを用い、第 2ィ オン注入マスク 103bとして酸化ケィ素を用いた力 本発明においてはこの構成に限 定されないことは言うまでもない。たとえば、第 1イオン注入マスク 103aに酸化ケィ素 、窒化ケィ素または酸窒化ケィ素等のケィ素化合物を用い、第 2イオン注入マスク 10 3bにアルミニウムまたはチタン等の金属を用いることもできる。
[0052] すなわち、第 1イオン注入マスク 103aとしては、第 2イオン注入マスク 103bのエッチ ングを行なうためのエッチング液またはエッチングガスに対して第 2イオン注入マスク 103bよりもエッチングされにくい材質のものを用いることができ、第 2イオン注入マス ク 103bとしては、第 1イオン注入マスク 103aのエッチングを行なうためのエッチング 液またはエッチングガスに対して第 1イオン注入マスク 103aよりもエッチングされにく V、材質のものを用いることができる。
[0053] なかでも、第 1イオン注入マスク 103aとしてはタングステンを用いることが好ましぐ 第 2イオン注入マスク 103bとしては酸化ケィ素を用いることが好ましい。この場合に チングされにくぐ第 2イオン注入マスク 103bのエッチング時には第 1イオン注入マス ク 103aがエッチングされにくい傾向が特に大きくなり、第 1イオン注入マスク 103aの 厚さの減少を抑制しながら第 1イオン注入マスク 103aの幅を薄くすることができるた め、第 2ドーパントのイオン注入時の第 1イオン注入マスク 103aの信頼性を向上する こと力 Sでさる。
[0054] なお、本発明において、イオン注入マスク 103は、上記の 2層の構成に限られず、 1 層であってもよぐ 3層以上であってもよい。
[0055] また、第 2イオン注入マスク 103bをエッチングするためのエッチング液またはエッチ ングガスによる第 2イオン注入マスク 103bの第 1イオン注入マスク 103aに対する選択 比が 2以上であることが好ましい。この場合には、 p型ドーパントのイオン注入前に、第 2イオン注入マスク 103bのエッチングを抑制することができ、第 1イオン注入マスク 10 3aの厚さの減少を抑制しながら第 1イオン注入マスク 103aをその幅方向にエツチン グすることができるため、 p型ドーパントのイオン注入時の第 1イオン注入マスク 103a の信頼性が向上する。
[0056] なお、上記の選択比は、第 1イオン注入マスク 103aと第 2イオン注入マスク 103bと を同一の条件でエッチング液またはエッチングガスによってエッチングし、第 1イオン 注入マスク 103aのエッチング速度と第 2イオン注入マスク 103bのエッチング速度と の比（第 1イオン注入マスク 103aのエッチング速度/第 2イオン注入マスク 103bのェ ツチング速度）を求めることによって算出することができる。
[0057] また、上記において、図 4に示す第 1イオン注入マスク 103aおよび第 2イオン注入 マスク 103bの厚さ方向のエッチングはエッチングガスを用いたドライエッチングにより 行なわれることが好ましい。また、図 6に示す第 1イオン注入マスク 103aの幅方向の エッチングはエッチング液を用いたウエットエッチングにより行なうこともできる力 エツ チングガスを用いたドライエッチングにより行なわれることが好ましい。
[0058] すなわち、エッチングガスを用いたドライエッチングにおいては、通常、 SiC基板 10 1にバイアス電圧が印加され、エッチングガスは SiC基板 101方向へある程度の指向 性を持って進行するため、ウエットエッチングと比べて、第 1イオン注入マスク 103aお よび第 2イオン注入マスク 103bの厚さ方向のエッチングが進みやすくなる傾向にある 。また、エッチング液を用いたウエットエッチングにおいては、等方性エッチングが進 行しやすいため、ドライエッチングと比べて、第 1イオン注入マスク 103aの幅方向の エッチングが進みやすくなる傾向にある力 S、エッチングの制御を容易にする観点から はエッチングガスを用いたドライエッチングにより第 1イオン注入マスク 103aの幅方向 のエッチングを行なうことが好ましレ、。
[0059] また、上記においては、半導体として SiCを用いた力 SiC以外の半導体を用いて もよいことは言うまでもない。本発明において、半導体としては、たとえば、窒化ガリウ ム、ダイヤモンド、酸化亜鉛または窒化アルミニウム等を用いることができる。
[0060] なかでも、本発明においては、バンドギャップエネルギが 2. 5eV以上の半導体を用 いることが好ましい。この場合には、高耐圧かつ低損失で、耐熱性および耐環境性に 優れた半導体装置を製造することができる傾向にある。
[0061] また、上記においては、半導体装置として SiC— MOSFETを作製する場合につい て説明したが、本発明にお!/、ては SiC以外の半導体を用いて SiC— MOSFET以外 の半導体装置を作製してもよレ、ことは言うまでもなレ、。
[0062] また、本発明にお!/、ては、上記の p型と n型の導電型が入れ替わって!/、てもよ!/、こと は言うまでもない。
[0063] (実施の形態 2)
以下、図 11〜図 19の模式的断面図を参照して、本発明の半導体装置の製造方法 の一例について説明する。
[0064] まず、図 11に示すように、 SiC基板 101の表面上に n型の SiC膜 102をェピタキシ ャル成長させてウェハを形成する。次に、図 12に示すように、 SiC膜 102の表面全体 にタングステンからなるイオン注入マスク 103を形成する。
[0065] 次いで、図 13に示すように、イオン注入マスク 103の表面上にたとえばフォトリソグ ラフィ技術を利用して所定の開口部 105を有するレジスト 104を形成する。続いて、 図 14に示すように、開口部 105の下方に位置する部分の注入マスク 103をエツチン グにより除去して、 SiC膜 102の表面の一部を露出させる。
[0066] その後、図 15に示すように、レジスト 104を除去し、露出した SiC膜 102の表面にリ ンなどの n型ドーパントのイオンをイオン注入することによって、 SiC膜 102の表面に n 型ドーパント注入領域 106を形成する。
[0067] 次に、図 16に示すように、イオン注入マスク 103の等方性エッチングを行ない、ィォ ン注入マスク 103をその幅方向に除去して、イオン注入マスク 103の幅を減少させる
。これにより、 SiC膜 102の表面のうち n型ドーパント注入領域 106が形成された領域 以外の領域が露出し、 SiC膜 102の表面の露出領域が拡大する。
[0068] なお、本実施の形態においては、上記の等方性エッチングによって、イオン注入マ スク 103全体がエッチングされることになるため、イオン注入マスク 103の幅だけでな く高さあ減少、することになる。
[0069] 次いで、図 17に示すように、上記のようにして拡大した SiC膜 102の表面の露出領 域にアルミニウムなどの p型ドーパントのイオンをイオン注入することによって、 SiC膜
102の表面に p型ドーパント注入領域 107を形成する。
[0070] そして、図 18に示すように、イオン注入マスク 103を除去する。その後、イオン注入 マスク 103の除去後のウェハについて結晶性を回復するための活性化ァニールを行 なう。
[0071] そして、図 19に示すように、 SiC膜 102の表面上にゲート酸化膜 108、ソース電極 1 09およびドレイン電極 111を形成し、ゲート酸化膜 108の表面上にゲート電極 110を 形成した後に、ウェハをチップ状に分割することによって、 SiC— MOSFETが完成 する。
[0072] このように、本実施の形態においては、 n型ドーパント注入領域の形成用のイオン 注入マスクを p型ドーパント注入領域の形成にも利用することができ、 n型ドーパント 注入領域の形成用のイオン注入マスクと P型ドーパント注入領域の形成用のイオン注 入マスクとを別々に形成する必要がない。
[0073] したがって、従来に比べて、 n型ドーパント注入領域と p型ドーパント注入領域との 相対的な位置関係のばらつきを低減することができ、ゲート長を短くすることができる こと力 、半導体装置の微細化につながる。また、そのばらつきの低減により半導体 装置の特性のばらつきも低減することができる。
[0074] また、イオン注入マスク 103のパターンユング用のレジストの形成が 1回で済むため 、従来と比べて工程数を減少させることもできる。
[0075] なお、本実施の形態においては、イオン注入マスク 103としてタングステンを用いた 、これに限定されないことは言うまでもない。 [0076] また、上記において、図 16に示すエッチング後のイオン注入マスク 103の厚さは、 る厚さとなっていることが好ましい。図 16に示すエッチング後のイオン注入マスク 103 が後述するイオン注入のイオン注入マスクとして機能しな!/、場合には、 p型ドーパント 注入領域 107が不要な箇所にまで形成されてしまうためである。ここで、イオン注入 マスクとして機能する厚さとは、イオン注入されるイオンの 99. 9%以上の注入を阻止 すること力 Sでさる厚さを意味する。
[0077] たとえば、図 16に示すエッチングによって、イオン注入マスク 103の幅がその両側 力も Xずつ減少する場合には、イオン注入マスク 103の厚さが X以上減少することがあ る力 X以上減少した後のイオン注入マスク 103の厚さがイオン注入マスクとして機能 する厚さ以上であればよ!/、。
[0078] また、上記において、図 14に示すイオン注入マスク 103の厚さ方向のエッチングは エッチングガスを用いたドライエッチングにより行なわれることが好ましい。また、図 16 に示すイオン注入マスク 103のエッチングはエッチング液を用いたウエットエッチング により行なうこともできる力 エッチングガスを用いたドライエッチングにより行なわれる ことが好ましい。
[0079] 上述したように、エッチングガスを用いたドライエッチングにおいては、エッチングガ スが SiC基板 101方向へある程度の指向性を持って進行するため、ウエットエツチン グと比べてイオン注入マスク 103の厚さ方向のエッチングが進みやすくなる傾向にあ る。また、エッチング液を用いたウエットエッチングにおいては、等方性エッチングが 進行しやすいため、ドライエッチングと比べてイオン注入マスク 103の幅方向のエツ チングが進みやすくなる傾向にある力 S、エッチングの制御を容易にする観点からはェ ツチングガスを用いたドライエッチングによりイオン注入マスク 103の幅方向のエッチ ングを行なうことが好ましい。
[0080] なお、本実施の形態におけるその他の説明は実施の形態 1と同様である。
実施例
[0081] (実施例 1)
まず、 SiC基板の表面上に n型の SiC膜をェピタキシャル成長させたウェハを作製 した。ここで、ェピタキシャル成長させた n型の SiC膜の膜厚は 10 mであって、 n型 ドーパントの濃度は 1 X 1015cm— 3であった。
[0082] 次に、 SiC膜の表面全体にタングステンからなる第 1イオン注入マスクをスパッタリン グ法により形成し、第 1イオン注入マスクに酸化ケィ素からなる第 2イオン注入マスクを スパッタリング法により形成した。ここで、第 1イオン注入マスクの厚さは 800nmであつ て、第 2イオン注入マスクの厚さは l OOnmであった。
[0083] 次!/、で、フォトリソグラフィ技術を利用して、 n型ドーパント注入領域を形成する箇所 に開口部を有するようにパターンユングされたレジストを第 2イオン注入マスク上に形 成した。
[0084] 続!/、て、レジストの開口部から露出して!/、る部分の第 2イオン注入マスクを CFガス
4 によりエッチングして除去した。そして、上記のように除去された第 2イオン注入マスク 力、ら露出した部分の第 1イオン注入マスクを SFガスによりエッチングして、上記のレ
6
ジストの開口部の下方に位置する SiC膜の表面を露出させた。
[0085] ここで、 CFガスは、タングステンからなる第 1イオン注入マスクよりも酸化ケィ素から
4
なる第 2イオン注入マスクの方を大きくエッチングするエッチングガスである。また、 S Fガスは、酸化ケィ素からなる第 2イオン注入マスクよりもタングステンからなる第 1ィ
6
オン注入マスクの方を大きくエッチングするエッチングガスである。
[0086] その後、レジストを除去し、露出した SiC膜の表面にリンイオンをイオン注入すること によって、 SiC膜の表面の一部に n型ドーパント注入領域を形成した。ここで、 n型ド 一パント注入領域は、ドーズ量が 1 X 1015cm— 2の条件でリンイオンを注入することによ つて形成された。
[0087] 次に、アンモニア水溶液と過酸化水素水との混合溶液からなるエッチング液に 2分 間浸漬させることで、タングステンからなる第 1イオン注入マスクの側面を 0· 5 β ι の 厚さだけその幅方向にエッチングした。これにより、 SiC膜の表面のうち η型ドーパント 注入領域が形成された領域以外の領域が露出した。
[0088] なお、アンモニア水溶液と過酸化水素水との混合溶液からなるエッチング液は、酸 化ケィ素からなる第 2イオン注入マスクよりもタングステンからなる第 1イオン注入マス クの方を大きくエッチングするエッチング液である。 [0089] 続いて、酸化ケィ素からなる第 2イオン注入マスクをバッファードフッ酸を用いたエツ チングによりすベて除去した。ここで、ノ ッファードフッ酸は、タングステンからなる第 1 イオン注入マスクよりも酸化ケィ素からなる第 2イオン注入マスクの方を大きくエツチン グするエッチング液である。
[0090] 次いで、露出している SiC膜の表面にアルミニウムイオンを注入することによって、 S iC膜の表面に p型ドーパント注入領域を形成した。ここで、 p型ドーパント注入領域は 、ドーズ量が 1 X 1014cm— 2の条件でアルミニウムイオンを注入することによって形成さ れ 。
[0091] 次に、タングステンからなる第 1イオン注入マスクをアンモニア水溶液と過酸化水素 水との混合溶液からなるエッチング液を用いたエッチングによりすベて除去した。そ の後、ウェハを 1700°Cに加熱して活性化ァニールを行ない、結晶性を回復させると ともに、イオン注入されたドーパントの活性化を行なった。
[0092] 続いて、 SiC膜の表面に熱酸化法により酸化ケィ素からなるゲート酸化膜を 100η mの膜厚で形成した。
[0093] その後、ソース電極およびドレイン電極を形成し、さらに、ゲート酸化膜の表面上に ゲート電極を形成した後に、ウェハをチップ状に分割することによって、 SiC— MOS
FETを完成させた。
[0094] (実施例 2)
まず、 SiC基板の表面上に n型の SiC膜をェピタキシャル成長させたウェハを作製 した。ここで、ェピタキシャル成長させた n型の SiC膜の膜厚は 10 mであって、 n型 ドーパントの濃度は 1 X 1015cm— 3であった。
[0095] 次に、 SiC膜の表面全体にタングステンからなるイオン注入マスクをスパッタリング 法により 1600應の膜厚で形成した。
[0096] 次!/、で、フォトリソグラフィ技術を利用して、 n型ドーパント注入領域を形成する箇所 に開口部を有するようにパターンユングされたレジストを上記のイオン注入マスク上に 形成した。
[0097] 続!/、て、レジストの開口部から露出して!/、る部分のタングステンからなるイオン注入 マスクを SFガスによりエッチングし、上記のレジストの開口部の下方に位置する SiC 膜の表面を露出させた。
[0098] その後、レジストを除去し、露出した SiC膜の表面にリンイオンをイオン注入すること によって、 SiC膜の表面の一部に n型ドーパント注入領域を形成した。ここで、 n型ド 一パント注入領域は、ドーズ量が 1 X 1015cm— 2の条件でリンイオンを注入することによ つて形成された。
[0099] 次に、 SFガスを用いてタングステンからなるイオン注入マスクのドライエッチングを
6
行なった。ここで、ドライエッチングの条件は、等方性エッチングに近い条件とした。ド ライエッチング後のタングステンからなるイオン注入マスクの幅の減少量は 800nmで あり、イオン注入マスクの厚さの減少量は 400nmであった。したがって、上記のドライ エッチング後のイオン注入マスクの厚さは 1200nmとなっていた。
[0100] 次いで、露出している SiC膜の表面にアルミニウムイオンを注入することによって、 S iC膜の表面に p型ドーパント注入領域を形成した。ここで、 p型ドーパント注入領域は 、ドーズ量が 1 X 1014cm— 2の条件でアルミニウムイオンを注入することによって形成さ れ 。 さは 800nmであった。したがって、上記のドライエッチング後のイオン注入マスクの厚 を十分に有してレ、ることが確認された。
[0102] 次に、タングステンからなるイオン注入マスクをアンモニア水溶液と過酸化水素水と の混合溶液からなるエッチング液を用いたエッチングによりすベて除去した。その後
、ウェハを 1700°Cに加熱して活性化ァニールを行ない、結晶性を回復させるととも に、イオン注入されたドーパントの活性化を行なった。
[0103] 続いて、 SiC膜の表面に熱酸化法により酸化ケィ素からなるゲート酸化膜を 100η mの膜厚で形成した。
[0104] その後、ソース電極およびドレイン電極を形成し、さらに、ゲート酸化膜の表面上に ゲート電極を形成した後に、ウェハをチップ状に分割することによって、 SiC— MOS FETを完成させた。
[0105] 今回開示された実施の形態および実施例はすべての点で例示であって制限的な ものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求 の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が 含まれることが意図される。
産業上の利用可能性
本発明によれば、半導体装置を微細化することができるとともに半導体装置の特性 のばらつきを低減することができる半導体装置の製造方法を提供することができる。

Claims

請求の範囲
[1] 半導体（102)の表面の一部にイオン注入マスク（103)を形成する第 1工程と、 前記イオン注入マスク（103)が形成されている領域以外の前記半導体（102)の表 面の露出領域の少なくとも一部に第 1ドーパントのイオンを注入して第 1ドーパント注 入領域（106)を形成する第 2工程と、
前記第 1ドーパント注入領域（106)の形成後に前記イオン注入マスク（103)の一 部を除去して前記半導体（102)の表面の露出領域を拡大する第 3工程と、
前記拡大した前記半導体（102)の表面の露出領域の少なくとも一部に第 2ドーパ ントのイオンを注入して第 2ドーパント注入領域（107)を形成する第 4工程と、 を含む、半導体装置の製造方法。
[2] 前記イオン注入マスク（103)は、タングステン、ケィ素、アルミニウム、ニッケルおよ びチタンからなる群から選択された少なくとも 1種を含むことを特徴とする、請求の範 囲第 1項に記載の半導体装置の製造方法。
[3] 前記イオン注入マスク（103)は 2層以上力もなることを特徴とする、請求の範囲第 1 項に記載の半導体装置の製造方法。
[4] 前記イオン注入マスク（103)は、第 1イオン注入マスク（103a)と、前記第 1イオン注 入マスク（103a)上に形成された第 2イオン注入マスク（103b)と、の 2層からなること を特徴とする、請求の範囲第 3項に記載の半導体装置の製造方法。
[5] 前記第 1イオン注入マスク（103a)がタングステンを主成分とし、前記第 2イオン注 入マスク（103b)が酸化ケィ素を主成分とすることを特徴とする、請求の範囲第 4項に 記載の半導体装置の製造方法。
[6] 前記第 1工程は、前記半導体（102)の表面上に前記第 1イオン注入マスク（103a) と前記第 2イオン注入マスク（ 103b)とをこの順序で積層して前記イオン注入マスク（ 1 03)を形成した後に前記イオン注入マスク（103)の一部をエッチングすることによつ て前記半導体（102)の表面の一部を露出させることにより行なわれ、
前記第 3工程は、前記第 1ドーパント注入領域（106)の形成後に前記第 1イオン注 入マスク（103a)を少なくともその幅方向にエッチングすることにより行なわれ、 前記第 3工程と前記第 4工程との間には、前記第 2イオン注入マスク（103b)をエツ チングにより除去する工程が含まれ、
前記第 4工程の後には、前記第 1イオン注入マスク（103a)をエッチングにより除去 する工程が含まれることを特徴とする、請求の範囲第 4項に記載の半導体装置の製 造方法。
[7] 前記第 2イオン注入マスク（103b)をエッチングするためのエッチング液またはエツ チングガスによる前記第 2イオン注入マスク（103b)の前記第 1イオン注入マスク（10 3a)に対する選択比が 2以上であることを特徴とする、請求の範囲第 6項に記載の半 導体装置の製造方法。
[8] 前記第 1工程におけるエッチングおよび前記第 3工程におけるエッチングはそれぞ れドライエッチングにより行なわれることを特徴とする、請求の範囲第 6項に記載の半 導体装置の製造方法。
[9] 前記第 3工程における前記イオン注入マスク（103)の一部の除去はエッチングによ り行なわれ、前記第 3工程におけるエッチング後の前記イオン注入マスク（103)の厚 さが前記第 4工程における前記第 2ドーパントのイオンの注入マスクとして機能する厚 さとなつていることを特徴とする、請求の範囲第 1項に記載の半導体装置の製造方法
[10] 前記イオン注入マスク（103)がタングステンを主成分とすることを特徴とする、請求 の範囲第 9項に記載の半導体装置の製造方法。
[11] 前記第 1工程は、前記半導体（102)の表面上に前記イオン注入マスク（103)を形 成した後に前記イオン注入マスク（103)の一部をエッチングすることによって前記半 導体（102)の表面の一部を露出させることにより行なわれ、
前記第 3工程は、前記第 1ドーパント注入領域（106)の形成後に前記イオン注入マ スク（103)を少なくともその幅方向にエッチングすることにより行なわれ、
前記第 4工程の後には、前記イオン注入マスク（103)を除去する工程が含まれるこ とを特徴とする、請求の範囲第 9項に記載の半導体装置の製造方法。
[12] 前記第 1工程におけるエッチングおよび前記第 3工程におけるエッチングはそれぞ れドライエッチングにより行なわれることを特徴とする、請求の範囲第 11項に記載の 半導体装置の製造方法。 前記半導体（102)は、バンドギャップエネルギが 2. 5eV以上であることを特徴とす る、請求の範囲第 1項に記載の半導体装置の製造方法。
前記半導体（102)は、炭化ケィ素を主成分とすることを特徴とする、請求の範囲第 13項に記載の半導体装置の製造方法。
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