WO2010143355A1 - 配線層構造及びその製造方法 - Google Patents

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wiring layer
alloy
atomic
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牧一誠
谷口兼一
中里洋介
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Definitions

  • the present invention relates to the field of wiring layer structures, and more particularly to a wiring layer structure used in a semiconductor device such as a transistor and a method of manufacturing the wiring layer structure.
  • a Cu-based wiring layer having a lower resistivity than the currently mainstream Al-based wiring layer is attracting attention as a wiring layer for TFT panels.
  • Cu has a problem in that it has poor adhesion to a base substrate material such as glass or Si as compared with a wiring material such as Al, and Cu diffuses into the base substrate.
  • a Cu alloy layer is formed on a glass substrate or an amorphous Si substrate by using a method of sputtering a Cu alloy in an oxygen atmosphere, and Cu alone or Cu wiring in which a Cu alloy layer is formed has been developed (for example, see Non-Patent Document 1).
  • the Cu simple substance or Cu alloy layer ensures low resistance
  • the Cu alloy oxide layer enhances the adhesion at the interface between the Cu wiring and the underlying substrate and prevents the diffusion of Cu to the underlying substrate. Play the role of layer.
  • Patent Document 1 A wiring layer using a Cu alloy containing various additive elements has been proposed (see Patent Document 1 and Patent Document 2).
  • an opening is formed in the resist film along a predetermined pattern, and the wiring layer material exposed in the opening is removed by dry or wet etching, thereby providing wiring.
  • a layer pattern is formed. As a result, a part of the underlayer is exposed.
  • a Cu wiring layer pattern as described above is formed on a non-single crystal semiconductor thin film such as an amorphous silicon thin film or a polycrystalline silicon thin film to expose a part of the semiconductor thin film, the exposed semiconductor thin film surface is exposed. It is known that there are many dangling bonds (bonds that lose the covalent bond partner and do not participate in the bond). Since dangling bonds are unstable, in general, in the process of manufacturing a semiconductor element (such as a TFT) made of a non-single crystal semiconductor thin film, a dangling bond is formed by performing hydrogen plasma treatment after forming a wiring layer pattern (such as a source / drain electrode). Terminate and stabilize the ring bond.
  • a wiring layer pattern such as a source / drain electrode
  • Non-Patent Document 2 a phenomenon has been reported in which peeling of the interface occurs and adhesiveness deteriorates.
  • an object of the present invention is to provide a low-resistance wiring layer structure having high adhesion to a base layer of a semiconductor or glass substrate, excellent diffusion barrier properties to the base layer, and excellent resistance to hydrogen plasma, and a method for manufacturing the same. Is to provide.
  • the wiring layer structure of the present invention includes a base substrate of a semiconductor substrate or a glass substrate, an oxygen-containing Cu layer or an oxygen-containing Cu alloy layer formed on the base substrate, and the oxygen-containing layer.
  • the “semiconductor substrate or glass substrate” includes a substrate provided with a semiconductor layer or a silica layer on one surface.
  • an oxygen-containing Cu layer or oxygen-containing Cu alloy layer provided to improve adhesion to a base substrate such as a semiconductor and a glass substrate, and Cu containing at least one of Al, Zr, and Ti.
  • An oxide layer containing at least one of Al, Zr, and Ti is formed between the alloy layers. The presence of this oxide layer makes it difficult for hydrogen ions to enter the oxygen-containing Cu layer or oxygen-containing Cu alloy layer even if hydrogen plasma treatment is performed (improves hydrogen plasma resistance), and the oxygen-containing Cu layer.
  • oxygen in the oxygen-containing Cu alloy layer is less likely to be reduced, the interface is less likely to be peeled off, and the adhesion can be further improved.
  • the oxygen-containing Cu alloy layer may contain at least one additive element selected from the group consisting of Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and rare earth.
  • these additional elements make it easier to form an oxide layer at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer.
  • the additive element contained in the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer may be contained in an amount of 20 atomic% or less, desirably 15 atomic% or less.
  • the above additive element is 20 atomic% or less, the amount of oxide or intermetallic compound generated in the oxygen-containing Cu layer or oxygen-containing Cu alloy layer is limited, so that the electrical resistance value is remarkably increased. And there is no hindrance to the use as a wiring layer.
  • the oxygen contained in the oxygen-containing Cu layer or oxygen-containing Cu alloy layer may be contained in an amount of 1 atomic% to 30 atomic%.
  • the oxygen content is 1 atomic% or more, the adhesion to the base substrate material and the diffusion barrier property are sufficient.
  • the oxygen is 30 atomic% or less, the amount of oxide generated in the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer is limited. Thereby, an electrical resistance value does not increase remarkably, and the use as a wiring layer is not hindered.
  • the oxygen-containing Cu layer or the Cu alloy layer above the oxygen-containing Cu alloy layer and the oxide layer is further added with at least one kind selected from the group consisting of Ca, Mg, Li, Si, Mn, Cr and rare earth It may contain elements.
  • the total additive element of Al, Zr, and Ti contained in the Cu alloy layer may be contained in an amount of 1 atomic% to 15 atomic%, preferably 4 atomic% to 10 atomic%. When the additive element is 1 atomic% or more, the formation of an oxide layer at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer is sufficient, and the peeling resistance at the interface, and thus the adhesion Improvement is sufficient.
  • the additive element When the additive element is 15 atomic% or less, the electrical resistance value of the Cu alloy layer does not increase remarkably, and the use as a wiring layer is not hindered.
  • the content of Ca, Mg, Li, Si, Mn, Cr and rare earth may be 5 atomic% or less. If it is 5 atomic% or less, the resistance value will not increase significantly.
  • a Cu conductive layer formed on the Cu alloy layer may be further provided.
  • the Cu conductive layer may contain 99 atomic% or more of Cu. Thereby, a low resistance wiring layer can be provided.
  • the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer may have a thickness of 10 nm to 100 nm, and may preferably have a thickness of about 30 nm to 50 nm.
  • the oxide layer may have a thickness of 1 nm to 20 nm in order to obtain excellent hydrogen plasma resistance, and may preferably have a thickness of about 5 nm.
  • the thickness of the oxide layer is 1 nm or more, a uniform layer is obtained, and the effect of preventing the entry of hydrogen ions can be sufficiently obtained and excellent hydrogen plasma resistance can be obtained.
  • the thickness of the oxide layer is 20 nm or less, the electrical resistance value does not increase remarkably and the use as a wiring layer is not hindered.
  • the Cu alloy layer may have a thickness of 10 nm to 100 nm, and may preferably have a thickness of about 30 nm to 50 nm.
  • the Cu conductive layer may have a thickness of 200 nm to 10 ⁇ m, and may preferably have a thickness of about 300 nm to 500 nm.
  • the method for manufacturing a wiring layer structure includes a step (a) of sputtering a base substrate made of a semiconductor substrate or a glass substrate in an O 2 atmosphere using a target containing at least Cu, Al, Zr, A step (b) of sputtering in an inert gas atmosphere using a Cu alloy containing at least one of Ti as a target, and a wiring layer pattern formed by etching on the layer formed by the steps (a) and (b). Forming and exposing part of the base substrate (c) and terminating the dangling bonds existing on the surface of the base substrate exposed by hydrogen plasma treatment (d) in this order. A step (e) of performing annealing in a hydrogen atmosphere after the step (b) and before the step (d).
  • sputtering is performed in an O 2 atmosphere on a base substrate using a target containing at least Cu (step (a)), and a Cu alloy containing at least one of Al, Zr, and Ti is used as a target.
  • Sputtering is performed in an inert gas atmosphere (step (b)), and a wiring layer pattern is formed by etching on the layer formed by the steps (a) and (b), so that a part of the base substrate is formed.
  • Exposed step (c)). In this state, dangling bonds in the base substrate exposed by hydrogen plasma treatment are terminated (step (d)), and stabilization is performed. Further, annealing is further performed in a hydrogen atmosphere after step (b) and before step (d) (step (e)).
  • Al By performing annealing in this hydrogen atmosphere, Al, between the oxygen-containing Cu layer (or Cu alloy layer) formed by the step (a) and the Cu alloy layer formed by the step (b), Al, An oxide layer containing at least one of Zr and Ti is formed. Specifically, oxygen atoms (O) diffuse toward the Cu alloy layer formed in step (b), and an oxide layer is formed at the interface between the Cu alloy layer and the oxygen-containing Cu layer (or Cu alloy layer). Form. Moreover, the thickness of the oxide layer containing at least one of Al, Zr, and Ti can be sufficiently obtained depending on the conditions for annealing in a hydrogen atmosphere.
  • This oxide layer makes it difficult for hydrogen ions to enter the oxygen-containing Cu layer (or oxygen-containing Cu alloy layer) even if hydrogen plasma treatment is performed (oxygen-containing Cu layer).
  • oxygen in the oxygen-containing Cu alloy layer is less likely to be reduced, the interface is less likely to be peeled off, and the adhesion can be further improved.
  • the target containing at least Cu used in the step (a) is at least one selected from the group consisting of Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and rare earth.
  • An additive element may be included. In this case, these additional elements make it easier to form an oxide layer at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer. In addition, there is an effect of enhancing the adhesion between the oxygen-containing Cu alloy layer and the base substrate.
  • the additive element may be contained in an amount of 20 atomic% or less, desirably 15 atomic% or less.
  • the above additive element is 20 atomic% or less, the amount of oxide or intermetallic compound generated in the oxygen-containing Cu layer or oxygen-containing Cu alloy layer is limited, so that the electrical resistance value is remarkably increased. And there is no hindrance to the use as a wiring layer.
  • the O 2 atmosphere used in the sputtering in the step (a) may be 1% or more and 30% or less in volume fraction.
  • the content of oxygen contained in the oxygen-containing Cu layer (or oxygen-containing Cu alloy layer) generated by the sputtering in the step (a) can be set to about 1 atomic% or more and 30 atomic% or less.
  • the Cu alloy target containing at least one of Al, Zr, and Ti may further contain at least one additive element selected from the group consisting of Ca, Mg, Li, Si, Mn, Cr, and rare earth. Good.
  • the total additive element of Al, Zr, and Ti may be contained in an amount of 1 atomic% to 15 atomic%, and preferably 4 atomic% to 10 atomic%.
  • the additive element is 1 atomic% or more, formation of an oxide layer at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer is sufficient, and the peeling resistance at the interface is improved, and adhesion is improved. The improvement of the property is sufficient.
  • the additive element When the additive element is 15 atomic% or less, the electrical resistance value of the Cu alloy layer does not increase remarkably, and the use as a wiring layer is not hindered.
  • the content of Ca, Mg, Li, Si, Mn, Cr and rare earth may be 5 atomic% or less. If it is 5 atomic% or less, the resistance value will not increase significantly.
  • a step (f) of sputtering in an inert gas atmosphere using a target containing at least Cu may be further included.
  • the target containing at least Cu used in the step (f) may contain 99 atomic% or more of Cu. Thereby, a low resistance wiring layer can be provided.
  • a base substrate of a semiconductor substrate or a glass substrate a gate electrode formed on the base substrate, a gate insulating layer covering the gate electrode, and a semiconductor formed on the gate insulating layer
  • a thin film transistor having a layer, a source region and a drain region formed on the semiconductor layer, and a source electrode layer and a drain electrode layer formed in contact with the source region and the drain region, respectively
  • a thin film transistor in which at least one of a gate electrode, the source electrode layer, and the drain electrode layer is formed from the wiring layer structure described above.
  • a step of forming a gate electrode on a base substrate of a semiconductor substrate or a glass substrate, a step of forming a gate insulating layer covering the gate electrode, and a semiconductor layer on the gate insulating layer A step of forming, a step of forming a semiconductor layer doped with a high concentration of impurities on the semiconductor layer, a step of forming a metal wiring layer on the semiconductor layer doped with a high concentration of impurities, and the metal wiring layer
  • a method of manufacturing a thin film transistor comprising: a semiconductor layer to which the impurity is added at a high concentration; and a step of patterning the semiconductor layer, wherein the metal wiring layer is manufactured by the method for manufacturing a wiring layer structure described above.
  • the step of forming the metal wiring layer is the steps (a) and (b), and the patterning step is the step (c). The law is provided.
  • the base substrate is formed by forming an oxide layer containing at least one of Al, Zr, and Ti at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the Cu alloy layer. It is possible to provide a low resistance wiring layer structure excellent in hydrogen plasma resistance and a manufacturing method thereof, as well as having high adhesion to the substrate and excellent diffusion barrier properties to the base substrate.
  • FIG. 2 is a schematic cross-sectional view illustrating a method for manufacturing the wiring layer illustrated in FIG. 1 and illustrating a step of forming a Cu—O layer on a base substrate.
  • FIG. 2 is a schematic cross-sectional view illustrating a method for manufacturing the wiring layer illustrated in FIG. 1 and illustrating a step of forming a Cu—Al alloy layer on the surface of the Cu—O layer.
  • FIG. 2 is a schematic cross-sectional view for explaining a method for manufacturing the wiring layer shown in FIG. 1 and for explaining a step of forming a Cu conductive layer (low resistance layer) on the surface of the Cu—Al alloy layer.
  • FIG. 2 is a schematic cross-sectional view illustrating a method for manufacturing the wiring layer shown in FIG. 1 and illustrates a step of forming an oxide layer at the interface between the Cu—Al alloy layer and the Cu—O layer by performing a hydrogen annealing process.
  • FIG. It is a schematic sectional drawing which shows the basic composition of the wiring layer by the 2nd Embodiment of this invention.
  • TFT thin-film transistor
  • a gate electrode, a gate insulating layer, a silicon layer, and an n-type silicon layer are provided on a transparent substrate. It is a figure which shows the condition to form. It is a schematic sectional drawing which shows the manufacturing process of a thin-film transistor (TFT) as an example of the semiconductor device using the wiring layer by this invention, Comprising: It is a figure which shows the condition which forms the metal wiring layer by this invention.
  • FIG. 1 It is a schematic sectional view showing a manufacturing process of a thin film transistor (TFT) as an example of a semiconductor device using a wiring layer according to the present invention, and shows a situation where a resist film is arranged on the surface of a metal wiring layer and etched. is there.
  • FIG. 1 It is a schematic sectional drawing which shows the manufacturing process of a thin-film transistor (TFT) as an example of the semiconductor device using the wiring layer by this invention, Comprising: It is a figure which shows the condition which arrange
  • TFT thin-film transistor
  • FIG. 1 is a schematic cross-sectional view showing a thin film transistor (TFT) manufacturing process as an example of a semiconductor device using a wiring layer according to the present invention, wherein an n-type silicon layer is etched to separate a source region and a drain region by an opening 124; It is a figure which shows the condition to do.
  • TFT thin-film transistor
  • FIG. 1 is a schematic sectional view showing a basic configuration of a wiring layer structure according to a first embodiment of the present invention.
  • a Cu—O layer 2 containing oxygen is formed on a base substrate 1 made of a semiconductor substrate or a glass substrate.
  • the Cu—O layer 2 is provided in order to improve adhesion with the base substrate 1.
  • An Al-containing oxide layer 3 (often in the form of Al 2 O 3 ) is formed on the Cu—O layer 2, and Al is contained on the Al-containing oxide layer 3.
  • a contained Cu alloy layer (Cu—Al alloy layer) 4 is formed, and a Cu conductive layer 5 is formed on the Cu—Al alloy layer 4.
  • the “semiconductor substrate or glass substrate” includes a substrate provided with a semiconductor layer or a silica layer on one surface.
  • a method for manufacturing a wiring layer structure having a basic configuration as shown in FIG. 1 will be described below.
  • a semiconductor substrate or a glass substrate is prepared as the base substrate 1, and sputtering is performed in an O 2 atmosphere using a target containing copper on the surface.
  • the target containing copper used at this time may contain at least one additive element selected from the group consisting of Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and rare earth.
  • a vacuum chamber is evacuated by a vacuum evacuation system, and then a sputtering gas (inert gas such as Ar) and O 2 are introduced into an O 2 atmosphere to form a semiconductor or glass as a film formation target.
  • a sputtering gas ininert gas such as Ar
  • O 2 oxygen
  • the substrate is carried into a vacuum chamber, and a sputtering power source connected to a target containing copper is applied while controlling the flow rate of oxygen gas.
  • a target containing copper is sputtered by plasma, fine particles composed of copper and additive element atoms or atomic groups are emitted in the direction of the base 1, react with oxygen, and on the surface of the base 1, as shown in FIG. 2A.
  • a Cu—O layer 2 carrier layer made of copper (and an additive element) and its oxide is formed.
  • Sputtering of the target containing copper is continued to grow the Cu—O layer 2.
  • the introduction of O 2 gas is stopped, and the target is turned into a Cu—Al alloy.
  • the Cu—Al alloy layer 4 is formed on the surface of the Cu—O layer 2 by sputtering and sputtering the Cu—Al alloy target while continuing the introduction of the sputtering gas (inert gas such as Ar) (FIG. 2B). ).
  • the sputtering gas ininert gas such as Ar
  • the Cu—Al alloy layer 4 is grown by continuing the sputtering of the Cu—Al alloy.
  • the target is switched to a pure copper (Cu) target, and the sputtering gas ( By sputtering the pure copper target while continuing the introduction of an inert gas such as Ar, a Cu conductive layer (low resistance layer) 5 is formed on the surface of the Cu—Al alloy layer 4.
  • sputtering of the pure copper target is continued to grow the Cu conductive layer 5, and when the Cu conductive layer 5 is formed to a predetermined thickness, the sputtering is stopped and the resultant product is carried out of the sputtering apparatus (FIG. 2C).
  • the content ratio of copper and additive element in the sputtering target, and the content ratio of copper and additive element in the metal layer formed using the sputtering target are the same even when the film is formed in a vacuum atmosphere in which only the sputtering gas is introduced.
  • a resist film is arranged on the surface of the laminated film 11 and normal patterning such as exposure and development is performed to expose the surface of the laminated film 11, and the laminated film 11 is etched in this state (wet etching).
  • the laminated film 11 is patterned by exposure to an etching gas (dry etching) (FIG. 2D). Then, the resist film that has become unnecessary is removed by a normal method to form the wiring layer 12.
  • a wiring layer pattern is formed as described above on a non-single crystal semiconductor thin film such as an amorphous silicon thin film or a polycrystalline silicon thin film, and a part of the semiconductor is exposed, the exposed semiconductor thin film surface 13 is exposed.
  • a dangling bond is a bond that loses a covalent bond partner and does not participate in the bond. Since this dangling bond is unstable, in the manufacturing process of a semiconductor element made of a non-single-crystal semiconductor thin film, after the wiring layer pattern is formed, hydrogen plasma treatment is performed to terminate the dangling bond as described above. Stabilize.
  • oxygen atoms (O) in the Cu—O layer 2 are diffused toward the Cu—Al alloy layer 4 containing Al. Then, an oxide layer 3 containing Al (in many cases in the form of Al 2 O 3 ) is formed at the interface between the Cu—Al alloy layer 4 and the Cu—O layer 2 (FIG. 2E).
  • the presence of the oxide layer 3 makes it difficult for hydrogen ions to enter the Cu—O layer 2 even when hydrogen plasma treatment is performed, and makes it difficult for oxygen in the Cu—O layer 2 to be reduced. It becomes difficult to peel off the interface, and the adhesion can be further improved.
  • hydrogen annealing treatment is performed before the hydrogen plasma treatment, and the thickness of the oxide layer 3 is ensured to some extent, so that hydrogen ions do not easily enter the Cu—O layer 2. Can be further strengthened.
  • This hydrogen annealing treatment is a desirable treatment for obtaining a sufficient thickness of the oxide layer 3.
  • the Cu—O layer 2 may further contain at least one additive element selected from the group consisting of Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and a rare earth. Good.
  • this additive element is represented by “X” in parentheses.
  • the additive element (one or more of Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and rare earth) contained in the Cu—O layer 2 is 20 atomic% or less, preferably 15 atomic%. The following may be included.
  • additive elements such as Ca, Mg, Li, Al, Zr, Ti, Si, Mn, Cr, and rare earths
  • these additive elements include a Cu alloy layer and an oxygen-containing Cu layer or an oxygen-containing Cu alloy. This is because it is easier to form the oxide layer at the interface with the layer, and it also has the effect of enhancing the adhesion between the oxygen-containing Cu alloy layer and the underlying substrate.
  • the additive element is 20 atomic% or less, the amount of oxide or intermetallic compound generated in the Cu—O layer is limited, so that the electrical resistance value does not increase remarkably and the wiring layer There will be no hindrance to use.
  • the ratio of the additive element can be adjusted by the content ratio of copper and the additive element in the sputtering target.
  • oxygen contained in the Cu—O layer 2 is contained in an amount of 1 atomic% to 30 atomic%.
  • oxygen is 1 atomic% or more, adhesion to the base substrate material and diffusion barrier properties are sufficient, and when oxygen is 30 atomic% or less, the amount of oxide generated in the Cu—O layer Therefore, the electrical resistance value is not significantly increased, and the use as a wiring layer is not hindered.
  • the proportion of oxygen contained in the Cu—O layer 2 can be adjusted by the O 2 atmosphere used in sputtering, and is preferably 1% or more and 30% or less in terms of volume fraction.
  • the Cu alloy layer 4 contains Al.
  • Zr or Ti may be contained alone or one or more of Al, Zr, and Ti may be contained.
  • the Cu alloy layer 4 may further contain at least one additive element selected from the group consisting of Ca, Mg, Li, Si, Mn, Cr, and rare earth.
  • the additive element (one or more kinds of additive elements of Al, Zr, Ti) contained in the Cu alloy layer 4 is contained in an amount of 1 atomic% to 15 atomic%, preferably 4 atomic% to 10 atomic%. Also good.
  • the ratio of the additive element can be adjusted by the content ratio of copper and the additive element in the sputtering target.
  • the content of Ca, Mg, Li, Si, Mn, Cr, and rare earth is preferably 5 atomic% or less. If it is 5 atomic% or less, the resistance value will not increase significantly.
  • the Cu conductive layer 5 preferably contains 99 atomic% or more of Cu. Thereby, a low resistance wiring layer can be provided. Such a Cu conductive layer 5 can be obtained by making the pure copper target described with reference to FIG. 2D 99 ppm or more pure copper.
  • the thickness d 1 of the Cu—O layer 2 is preferably 10 nm to 100 nm, and more preferably about 30 nm to 50 nm.
  • the thickness d 2 of the oxide layer 3 is preferably 1 nm to 20 nm, and more preferably about 5 nm, in order to obtain excellent hydrogen plasma resistance.
  • the thickness of the oxide layer 3 is 1 nm or more, a uniform film is obtained, the effect of preventing the entry of hydrogen ions by the oxide layer 3 is sufficiently obtained, and excellent hydrogen plasma resistance can be obtained.
  • the thickness is 20 nm or less, the electrical resistance value does not increase remarkably, and the use as a wiring layer is not hindered.
  • the thickness d 3 of the Cu—Al alloy layer 4 is preferably 10 nm to 100 nm, and more preferably about 30 nm to 50 nm.
  • the thickness d 4 of the Cu conductive layer 5 is preferably 200 nm to 10 ⁇ m, and more preferably about 300 nm to 500 nm.
  • the adhesion to the base substrate 1 is high, It is possible to provide a low-resistance wiring layer that has not only excellent diffusion barrier properties to the base substrate 1 but also excellent hydrogen plasma resistance, and a method for manufacturing the same.
  • FIG. 3 is a schematic cross-sectional view showing a basic configuration of a wiring layer according to the second embodiment of the present invention.
  • the second embodiment of the present invention is structurally different from the first embodiment in that a Cu conductive layer is not formed in this embodiment, and the other configuration is the same as that of the first embodiment. is there.
  • the same reference numerals are assigned to the same layers as in FIG.
  • a Cu—O layer 2 containing oxygen is formed on a base substrate 1 made of a semiconductor substrate or a glass substrate.
  • the Cu—O layer 2 is provided in order to improve the adhesion with the base substrate 1 as in the first embodiment.
  • An Al-containing oxide layer 3 (often in the form of Al 2 O 3 ) is formed on the Cu—O layer 2, and Al is contained on the Al-containing oxide layer 3.
  • a contained Cu alloy layer (Cu—Al alloy layer) 4 is formed.
  • the Cu—Al alloy layer 4 performs the same function as the Cu conductive layer without forming the Cu conductive layer.
  • the second embodiment uses the Cu—Al alloy layer 4 as the conductive layer according to the application to which it is applied.
  • increasing the thickness of the Cu—Al alloy layer 4 as the conductive layer is advantageous for obtaining a low resistance.
  • the hydrogen annealing process is a desirable process for obtaining a sufficient thickness of the oxide layer 3.
  • the Cu—O layer 2 and the Cu alloy layer 4 may contain the same additive elements as in the first embodiment in the same proportions as in the first embodiment. Further, it is desirable that oxygen contained in the Cu—O layer 2 is contained in an amount of 1 atomic% to 30 atomic%.
  • the thickness d 1 of the Cu-O layer 2, the thickness d 2, the thickness d 3 of the Cu-Al alloy layer 4 of oxide layer 3, the same as in the first embodiment Thickness is desirable.
  • FIG. 4A the structure and manufacturing process of a thin film transistor (TFT) will be described with reference to FIGS. 4A to 7.
  • TFT thin film transistor
  • FIG. 4A is a cross-sectional view showing an object 110 to be processed which is a thin film transistor according to the present invention.
  • the processing object 110 to be a thin film transistor has a transparent substrate 111 (underlying substrate) made of glass or the like, and a gate electrode 112 is disposed on the transparent substrate 111.
  • a gate insulating layer 114, a silicon layer 116, and an n-type silicon layer 118 are arranged in this order from the transparent substrate 111 side so as to cover the gate electrode 112.
  • the n-type silicon layer 118 is a silicon layer having a resistance value lower than that of the silicon layer 116 by addition of impurities.
  • the n-type silicon layer 118 and the silicon layer 116 are made of amorphous silicon, but may be monocrystalline or polycrystalline.
  • the gate insulating layer 114 is an insulating film such as a silicon nitride thin film, and may be a silicon oxynitride film or another insulating film.
  • an adhesion layer oxygen-containing Cu alloy layer containing copper as a main component and containing an additive element and oxygen is formed at the interface with the processing object 110. ) Is formed (step (a)).
  • step (b) when the copper alloy target is sputtered with a sputtering gas such as Ar, a Cu alloy layer containing copper as a main component and containing an additive element is formed on the surface of the processing object 110 (step (b)).
  • Reference numeral 120a in FIG. 4B shows a metal wiring layer composed of an oxygen-containing Cu alloy layer and a Cu alloy layer according to the present invention as described above, and FIG. 7 shows an oxygen-containing Cu alloy layer 151 and a Cu wiring layer, respectively.
  • An alloy layer 152 is shown.
  • a resist film is disposed on the surface of the portion of the metal wiring layer 120a located on the gate electrode 112, and the laminated film composed of the metal wiring layer 120a, the n-type silicon layer 118, and the silicon layer 116 is etched, and the laminated film The portion not covered with the resist film is removed.
  • FIG. 4C shows a state in which the resist film is removed after etching the laminated film, and reference numeral 120b indicates the metal wiring layer remaining covered with the resist film.
  • a patterned resist film 122 is disposed on the metal wiring layer 120b, and etching is performed with the surface of the metal wiring layer 120b exposed at the bottom surface of the opening 124 of the resist film 122.
  • the exposed portion of the metal wiring layer 120b is etched, and the metal wiring layer 120b is patterned.
  • an opening 124 where the n-type silicon layer 118 is exposed is formed in a portion on the gate electrode 112, and the metal wiring layer 120a is separated by the opening 124.
  • a drain electrode layer 128 is formed, and the transistor 105 according to the present invention is obtained.
  • the n-type silicon layer 118 exposed on the bottom surface of the opening 124 is etched by being exposed to plasma of an etching gas so that the silicon layer 116 is exposed on the bottom surface of the opening 124.
  • the opening 124 formed in the n-type silicon layer 118 is located above the gate electrode 112, and the n-type silicon layer 118 is separated into the source region 131 and the drain region 132 by the opening 124 (step (c) )).
  • the surface of the silicon layer 116 is exposed at the bottom surface of the opening 124.
  • hydrogen atoms are generated from the surface of the silicon layer 116. Lost and dangling bonds are formed. This dangling bond causes defective TFT characteristics such as leakage current.
  • hydrogen is introduced to generate hydrogen plasma with the source electrode layer 127 and the drain electrode layer 128 exposed, and an opening 124 is formed.
  • silicon atoms on the surface of the silicon layer 116 are combined with hydrogen, and dangling bonds disappear (step (d)).
  • a hydrogen annealing treatment is performed to form an oxide layer at the interface between the Cu alloy layer and the oxygen-containing Cu layer or the oxygen-containing Cu alloy layer. (Step (e)).
  • a passivation layer 134 such as a silicon nitride layer (SiN x ) is formed as shown in FIG. 6B, a contact hole 137 is formed in the passivation layer 134, and as shown in FIG. 6C. Then, a transparent electrode layer 136 that connects between the source electrode layer 127 or the drain electrode layer 128 and a pixel electrode or the like (not shown) is formed. Thereby, a liquid crystal display panel is obtained.
  • the wiring layer structure formed according to the present invention can be used not only for a source electrode and a drain electrode of a TFT but also for a gate electrode of the TFT.
  • the thin film transistor is described as an example of the semiconductor device.
  • the present invention is not limited to this, and the present invention is applied to various electrodes such as semiconductor devices other than the thin film transistor (TFT), diodes, capacitors, and liquid crystal devices. Is possible.
  • a glass substrate having dimensions of 320 mm long ⁇ 400 mm wide ⁇ 0.7 mm thick coated with an amorphous Si layer was prepared.
  • Atmosphere Ar Atmospheric pressure 0.4Pa Sputtering was performed at a substrate heating temperature of 100 ° C. to form a 300 nm-thickness Cu alloy layer.
  • FIG. 8A is a depth direction analysis of the wiring layer structure by Auger electron spectroscopy analysis
  • FIG. 8B is a transmission electron microscope image of the film cross section.
  • depth direction analysis revealed that Al and O were concentrated at the boundary between the Cu alloy layer and the oxygen-containing Cu alloy layer (sputtering time was around 50 minutes to around 60 minutes). Part corresponding to). Further, as shown in FIG.
  • the concentrated layer of Al and O between the Cu alloy layer and the oxygen-containing Cu alloy layer is The crystal structure was clearly different from that of the oxygen-containing Cu alloy layer, and it was found that the layer was about 4 nm thick. Therefore, it was determined that the heterogeneous layer mainly composed of oxygen and an additive element (in this case, Al) generated between the Cu alloy layer and the oxygen-containing Cu alloy layer is an oxide layer.
  • the “oxide layer” described in claim 1 of the present application refers to this heterogeneous layer specified by Auger electron spectroscopy and TEM (transmission electron microscope). Further, when the specific resistance of the Cu alloy layer according to the present invention was measured by a four-point probe test, it was about 5 ⁇ cm.
  • Hydrogen plasma treatment The following conditions, Atmosphere: Hydrogen gas Hydrogen gas flow rate: 500 sccm Hydrogen gas pressure 250Pa Processing temperature: 250 ° C Output: 0.1 W / cm 2 Hydrogen plasma treatment was performed at a treatment time of 60 seconds.
  • Table 1 is a diagram comparing an example (left side) and a comparative example (right side) according to the present invention.
  • Table 1 shows the composition (additive element) and thickness of the oxygen-containing Cu alloy layer and the Cu alloy layer and the thickness of the pure copper layer for each of Examples 1 to 17 and Comparative Examples 1 and 2, and the hydrogen plasma treatment. The result of each cross-cut adhesion test before and after was shown.
  • the structure of the glass substrate is the same as described above. That is, the thing of the dimension of length 320mm x width 400mm x thickness 0.7mm which coated the amorphous Si layer was used.
  • the substrate heating temperature is 100 ° C.
  • the sputtering conditions for the Cu alloy layer are the same as described above, that is, Atmosphere: Ar Atmospheric pressure 0.4Pa
  • the substrate heating temperature is 100 ° C., the composition and thickness of each layer are changed.
  • the sputtering conditions for the pure copper layer in the next step are the same as the sputtering conditions for the Cu alloy layer, that is, Atmosphere: Ar Atmospheric pressure 0.4Pa
  • the substrate heating temperature is 100 ° C.
  • a pure copper sputtering target (the inevitable impurities are less than 1 atomic%) is used, and the film thickness is changed.
  • the conditions for the hydrogen annealing, the thin film structure evaluation, the conditions for the hydrogen plasma treatment, and the conditions for the cross-cut adhesion test are the same as described above.
  • the adhesion to the base substrate is high, and not only the diffusion barrier property to the base substrate is excellent, but also the low resistance wiring layer structure excellent in hydrogen plasma resistance, And a manufacturing method thereof.
  • Substrate 2 Cu—O layer (oxygen-containing Cu layer or oxygen-containing Cu alloy layer) 3 Al oxide layer 4 Cu-Al alloy layer 5 Cu conductive layer 11 laminated film 12 wiring layer 13 semiconductor thin film surface 105 transistor 111 transparent substrate 112 gate electrode 114 gate insulating layer 116 silicon layer 118 n-type silicon layer 120a metal Wiring layer 120b Metal wiring layer 122 Resist film 127 Source electrode layer 128 Drain electrode layer 131 Source region 132 Drain region 134 Passivation layer 136 Transparent electrode layer 137 Contact hole 151 Oxygen-containing Cu alloy layer 152 Cu alloy layer

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Abstract

　半導体基板又はガラス基板の下地基板と、該下地基板上に形成された酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層と、該酸素含有Ｃｕ層又は該酸素含有Ｃｕ合金層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層と、該酸化物層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金層とを備えた配線層構造。

Description

配線層構造及びその製造方法
　本発明は配線層構造の分野に関し、特にトランジスタ等の半導体装置に使用される配線層構造とその配線層構造の製造方法に関する。
　本願は、２００９年０６月１２日に日本出願された特願２００９－１４１４４０に基づいて優先権を主張し、その内容をここに援用する。
　高速駆動及び低コスト化の観点から、ＴＦＴパネル用の配線層として現在主流のＡｌ系配線層よりも抵抗率が低いＣｕ系配線層に期待が集まっている。
　しかし、ＣｕはＡｌ等の配線材料と比べて、ガラスやＳｉ等の下地基板材料との密着性が悪く、Ｃｕが下地基板に拡散してしまうという問題がある。
　このような問題を克服するため、Ｃｕ合金を酸素雰囲気下でスパッタリングする方法を用いて、ガラス基板又はアモルファスＳｉ基板の上に、Ｃｕ合金層の酸化物層を形成し、その上にＣｕ単体又はＣｕ合金層を形成したＣｕ配線が開発された（例えば、非特許文献１参照）。この配線層では、Ｃｕ単体又はＣｕ合金層が低抵抗を確保し、Ｃｕ合金の酸化物層がＣｕ配線と下地基板との界面の密着性を高めると共にＣｕの下地基板への拡散を防止するバリア層の役目を果たす。
　Ｃｕ合金を用いた配線層について種々の添加元素を含有するものが提案されている（特許文献１及び特許文献２参照）。
　これら特許文献には、酸素ガスを導入しつつ純銅ターゲット（またはＭｇ、Ａｌ、Ｓｉ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙのうち少なくとも一種類が添加されたもの）をスパッタリングして酸素を含有し銅を主成分とするバリア層を成膜した後、酸素ガスの導入を停止して上記ターゲットをスパッタリングし、純銅の低抵抗層を成膜する技術が開示されている。上記のような酸素を含有し銅を主成分とするバリア層は、シリコンやガラスに対する密着性が高く、低抵抗であると共に、バリア層によってシリコン基板への銅拡散も防止される。
　上記のようにして形成された配線層においては、レジスト膜に所定のパターンに沿って開口部が形成され、その開口部に露出した配線層の材料を乾式または湿式エッチングで除去することにより、配線層パターンが形成される。これにより、下地層の一部が露出した状態となる。
　非晶質シリコン薄膜あるいは多結晶シリコン薄膜等の非単結晶半導体薄膜上に上記のようなＣｕ配線層パターンを形成して半導体薄膜の一部を露出させた場合、その露出された半導体薄膜表面にはダングリングボンド（共有結合の相手を失って結合に関与しない結合手）が多数存在することが知られている。ダングリングボンドは不安定であるため、一般に、非単結晶半導体薄膜からなる半導体素子（ＴＦＴなど）の作製工程において、配線層パターン（ソース・ドレイン電極など）の形成後に水素プラズマ処理を行ってダングリングボンドを終端し、安定化する。
　この水素プラズマ処理の際には、水素イオンが容易に配線層に侵入、貫通してしまい、Ｃｕ合金の酸化物層が還元され、還元された酸素が水素と結合して水（水蒸気）が生成され、それによって界面の剥離が起こり、密着性が劣化する現象が報告されている（例えば、非特許文献２参照）。
　従って、上記のような水素プラズマ処理後に密着性劣化等の不具合を生じさせない、高い水素プラズマ耐性を備えたＣｕ配線層の開発が求められている。
国際公開第２００８／０８１８０５号 国際公開第２００８／０８１８０６号
日経エレクトロニクス、日経ＢＰ社、平成２１年１月、２００９年２月９日号、ｐ52-56 大西順雄、"［ＦＰＤＩプレビュー］大型ＦＰＤのＴＦＴ配線用新Ｃｕ合金、アルバックと三菱マテリアルが協業して課題を克服"［online］、平成２０年１０月２７日、Ｔｅｃｈ－Ｏｎ、［平成２１年２月１２日検索］、インターネット＜URL(http://techon.nikkeibp.co.jp/article/NEWS/20081027/160184/＞
　したがって、本発明の目的は、半導体又はガラス基板の下地層に対する密着性が高く、下地層への拡散バリア性に優れ、かつ水素プラズマ耐性に優れた低抵抗な配線層構造、及びその製造方法を提供することである。
　上述した課題を解決するために、本発明の配線層構造は、半導体基板又はガラス基板の下地基板と、該下地基板上に形成された酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層と、該酸素含有Ｃｕ層又は該酸素含有Ｃｕ合金層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層と、該酸化物層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金層とを備える。ここで、「半導体基板又はガラス基板」には半導体層又はシリカ層を一方の面に備えた基板も含む。
　本発明においては、半導体及びガラス基板などの下地基板との密着性を向上させるために設けた、酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層と、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金層との間に、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層が形成される。この酸化物層の存在により、さらに水素プラズマ処理を行ったとしても、水素イオンが酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層中に進入しにくくなり（水素プラズマ耐性が向上し）、酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層中の酸素の還元が起こりにくくなって、界面の剥離がしにくくなり、一層の密着性の向上を図ることができる。
　上記酸素含有Ｃｕ合金層は、Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてもよい。この場合、これらの添加元素が、Ｃｕ合金層と酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層との界面での酸化物層の形成をより容易にする。また、酸素含有Ｃｕ合金層と下地基板との密着性を強める効果もある。
　上記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層に含まれる添加元素は、２０原子％以下、望ましくは１５原子％以下含まれていてもよい。上記添加元素が２０原子％以下であると、酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層中に生成される酸化物や金属間化合物の量が制限されることから、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。
　上記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層に含まれる酸素は、１原子％以上３０原子％以下含まれていてもよい。酸素が１原子％以上であると、下地基板材料との密着性や拡散バリア性が十分なものとなる。酸素が３０原子％以下であると、酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層中に生成される酸化物の量が制限される。これにより、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。
　上記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層及び酸化物層より上にあるＣｕ合金層は、さらにＣａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてよい。上記Ｃｕ合金層に含まれるＡｌ、Ｚｒ、Ｔｉの合計の添加元素は、１原子％以上１５原子％以下、望ましくは４原子％以上１０原子％以下含まれていてもよい。上記添加元素が１原子％以上であると、Ｃｕ合金層と酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層との界面への酸化物層の形成が十分となり、界面の耐剥離性、従って密着性の向上が十分となる。上記添加元素が１５原子％以下であると、Ｃｕ合金層の電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記Ｃａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類の含有量は５原子％以下であってもよい。５原子％以下であれば、抵抗値が著しく増大することがない。
　本発明においては、上記Ｃｕ合金層上に形成されたＣｕ導電層をさらに備えていてもよい。上記Ｃｕ導電層は、９９原子％以上のＣｕを含有していてもよい。これにより、低抵抗な配線層を提供することができる。
　上記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層は１０ｎｍ～１００ｎｍの厚みを有していてもよく、望ましくは３０ｎｍ～５０ｎｍ程度の厚みを有していてもよい。また、上記酸化物層は、優れた水素プラズマ耐性を得るためには１ｎｍ～２０ｎｍの厚みを有していてもよく、望ましくは５ｎｍ程度の厚みを有していてもよい。上記酸化物層の厚みが１ｎｍ以上であると、均一な層となり、水素イオンの進入防止の効果が十分得られて優れた水素プラズマ耐性を得ることができる。上記酸化物層の厚みが２０ｎｍ以下であると、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記Ｃｕ合金層は１０ｎｍ～１００ｎｍの厚みを有していてもよく、望ましくは３０ｎｍ～５０ｎｍ程度の厚みを有していてもよい。上記Ｃｕ導電層は２００ｎｍ～１０μｍの厚みを有していてもよく、望ましくは３００ｎｍ～５００ｎｍ程度の厚みを有していてもよい。
　本発明の配線層構造の製造方法は、半導体基板又はガラス基板からなる下地基板上に、少なくともＣｕを含有するターゲットを利用してＯ２雰囲気にてスパッタする工程（ａ）と、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金をターゲットとして不活性ガス雰囲気にてスパッタする工程（ｂ）と、前記工程（ａ）及び前記工程（ｂ）によって形成された層にエッチングにより配線層パターンを形成して、前記下地基板の一部を露出させる工程（ｃ）と、水素プラズマ処理を施して露出した前記下地基板表面に存在するダングリングボンドを終端させる工程（ｄ）と、をこの順に備え、前記工程（ｂ）の後で前記工程（ｄ）の前に、水素雰囲気中にてアニールを行う工程（ｅ）とを、さらに備える。
　本発明においては、下地基板上に、少なくともＣｕを含有するターゲットを利用してＯ２雰囲気にてスパッタし（工程（ａ））、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金をターゲットとして不活性ガス雰囲気にてスパッタし（工程（ｂ））、前記工程（ａ）及び前記工程（ｂ）によって形成された層にエッチングによって配線層パターンを形成することにより、下地基板の一部が露出される（工程（ｃ））。そして、この状態で、水素プラズマ処理を施して露出した前記下地基板にあるダングリングボンドを終端させ（工程（ｄ））、安定化を行う。また、工程（ｂ）の後で工程（ｄ）の前に、水素雰囲気中にてアニールをさらに行う（工程（ｅ））。この水素雰囲気中にてアニールを施すことによって、工程（ａ）によって形成された酸素含有Ｃｕ層（又はＣｕ合金層）と、工程（ｂ）によって形成されたＣｕ合金層との間に、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層が形成される。詳細には、酸素原子（Ｏ）が、工程（ｂ）によって形成されたＣｕ合金層の方に拡散し、当該Ｃｕ合金層と酸素含有Ｃｕ層（又はＣｕ合金層）との界面に酸化物層を形成する。また、水素雰囲気中にてアニールを行う条件によって、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層の厚みを十分に得ることができる。この酸化物層の存在により、さらに水素プラズマ処理を行ったとしても、水素イオンが酸素含有Ｃｕ層（又は酸素含有Ｃｕ合金層）中に進入しにくくなり（水素プラズマ耐性）、酸素含有Ｃｕ層（又は酸素含有Ｃｕ合金層）中の酸素の還元が起こりにくくなって、界面の剥離がしにくくなり、一層の密着性の向上を図ることができる。
　上記工程（ａ）で使用される前記少なくともＣｕを含有するターゲットは、さらに、Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてよい。この場合、これらの添加元素が、Ｃｕ合金層と酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層との界面での酸化物層の形成をより容易にする。また、酸素含有Ｃｕ合金層と下地基板との密着性を強める効果もある。
　上記添加元素は、２０原子％以下、望ましくは１５原子％以下含まれていてもよい。上記添加元素が２０原子％以下であると、酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層中に生成される酸化物や金属間化合物の量が制限されることから、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。
　上記工程（ａ）のスパッタで使用されるＯ２雰囲気は、体積分率で１％以上３０％以下であってもよい。これにより、工程（ａ）のスパッタで生成される酸素含有Ｃｕ層（又は酸素含有Ｃｕ合金層）に含まれる酸素の含有量を、１原子％以上３０原子％以下程度にすることができる。
　上記Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金ターゲットは、さらにＣａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてもよい。上記Ａｌ、Ｚｒ、Ｔｉの合計の添加元素は、１原子％以上１５原子％以下含まれていてもよく、望ましくは４原子％以上１０原子％以下含まれていてよい。上記添加元素が１原子％以上であると、Ｃｕ合金層と酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層との界面への酸化物層の形成が十分となり、界面の耐剥離性が向上し、密着性の向上が十分となる。上記添加元素が１５原子％以下であると、Ｃｕ合金層の電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記Ｃａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類の含有量は５原子％以下であってもよい。５原子％以下であれば、抵抗値が著しく増大することがない。
　また、工程（ｂ）の後に、少なくともＣｕを含有するターゲットを利用して不活性ガス雰囲気にてスパッタする工程（ｆ）を、さらに有していてもよい。
　上記工程（ｆ）で使用される少なくともＣｕを含有するターゲットは、９９原子％以上のＣｕを含有していてもよい。これにより、低抵抗な配線層を提供することができる。
　さらに、本発明によれば、半導体基板又はガラス基板の下地基板と、前記下地基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域にそれぞれ接触して形成されたソース電極層およびドレイン電極層と、を有する薄膜トランジスタであって、前記ゲート電極、前記ソース電極層、及び前記ドレイン電極層の少なくとも１つが上記で説明した配線層構造から形成されている薄膜トランジスタが提供される。
　さらに、本発明によれば、半導体基板又はガラス基板の下地基板上にゲート電極を形成する工程と、前記ゲート電極を覆ってゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体層を形成する工程と、前記半導体層上に不純物を高濃度に添加した半導体層を形成する工程と、前記不純物を高濃度に添加した半導体層上に金属配線層を形成する工程と、前記金属配線層、前記不純物を高濃度に添加した半導体層、および前記半導体層をパターンニングする工程とを有し、上記で説明した配線層構造の製造方法によって前記金属配線層を製造する薄膜トランジスタの製造方法であって、前記金属配線層を形成する工程は前記工程（ａ）および（ｂ）であり、前記パターンニングする工程は前記工程（ｃ）である薄膜トランジスタの製造方法が提供される。
　以上のように、本発明によれば、Ｃｕ合金層と酸素含有Ｃｕ層又はＣｕ合金層との界面にＡｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層を形成することにより、下地基板に対する密着性が高く、下地基板への拡散バリア性に優れるだけでなく、さらに水素プラズマ耐性にも優れた低抵抗な配線層構造、及びその製造方法を提供することができる。
本発明の第１の実施形態による配線層の基本的な構成を示す概略断面図である。 図１に示した配線層の製造方法を説明する概略断面図であって、下地基板の上にＣｕ－Ｏ層を形成する工程を説明する図である。 図１に示した配線層の製造方法を説明する概略断面図であって、Ｃｕ－Ｏ層の表面にＣｕ－Ａｌ合金層を形成する工程を説明する図である。 図１に示した配線層の製造方法を説明する概略断面図であって、Ｃｕ－Ａｌ合金層の表面にＣｕ導電層（低抵抗層）を形成する工程を説明する図である。 図１に示した配線層の製造方法を説明する概略断面図であって、積層膜をパターニングする工程を説明する図である。 図１に示した配線層の製造方法を説明する概略断面図であって、水素アニール処理を施してＣｕ－Ａｌ合金層とＣｕ－Ｏ層との界面に酸化物層を形成する工程を説明する図である。 本発明の第２の実施形態による配線層の基本的な構成を示す概略断面図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、透明基板上にゲート電極、ゲート絶縁層、シリコン層、ｎ型シリコン層を形成する状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、本発明による金属配線層を形成する状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、金属配線層の表面にレジスト膜を配置してエッチングする状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、金属配線層上にパターンニングしたレジスト膜を配置する状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、金属配線層の露出部分をエッチングしてパターンニングする状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、ｎ型シリコン層をエッチングして開口部１２４によってソース領域とドレイン領域を分離する状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、水素プラズマの処理を行なった後にパッシベーション層を形成する状況を示す図である。 本発明による配線層を使用する半導体装置の一例としての、薄膜トランジスタ（ＴＦＴ）の製造工程を示す概略断面図であって、透明電極層を形成する状況を示す図である。 図４Ｂの金属配線層における酸素含有Ｃｕ合金層とＣｕ合金層を示す図である。 オージェ電子分光分析による試料の深さ方向分析の結果を示す図である。 試料断面をＴＥＭ（透過電子顕微鏡）により観察した結果を示す図である。
　以下、本発明を実施するための形態を詳細に説明する。なお、以下の説明で使用する図面においては、説明をわかり易くするために、各層の厚みを実際の縮尺通りには示していない。
　図１は本発明の第１の実施形態による配線層構造の基本的な構成を示す概略断面図である。図１に示すように、半導体基板又はガラス基板からなる下地基板１の上に、酸素を含有するＣｕ－Ｏ層２が形成されている。Ｃｕ－Ｏ層２は下地基板１との密着性を向上させるために設けられる。Ｃｕ－Ｏ層２の上には、Ａｌを含有する酸化物層３（多くの場合、Ａｌ２Ｏ３の形態にある）が形成され、Ａｌを含有する酸化物層３の上に、Ａｌを含有するＣｕ合金層（Ｃｕ―Ａｌ合金層）４が形成され、Ｃｕ－Ａｌ合金層４の上にＣｕ導電層５が形成されている。ここで、「半導体基板又はガラス基板」には半導体層又はシリカ層を一方の面に備えた基板も含む。
　次に、図１のような基本的な構成を有する配線層構造の製造方法について、以下で説明する。
　まず、下地基板１として半導体基板またはガラス基板を準備し、その表面に銅を含有するターゲットを利用してＯ２雰囲気内でスパッタを行う。この時使用する銅を含有するターゲットは、Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてもよい。
　このスパッタ工程は、真空槽を真空排気系によって真空排気した後、スパッタリングガス（Ａｒ等の不活性ガス）とＯ２を導入してＯ２雰囲気にした状態で成膜対象物である半導体またはガラス基板を真空槽内に搬入し、酸素ガスを流量制御しながら銅を含有するターゲットに接続されたスパッタ電源を印加することにより行う。プラズマによって銅を含有するターゲットがスパッタリングされると、銅及び添加元素の原子または原子団から成る微粒子が下地１の方向に放出され、酸素と反応し、下地１の表面に、図２Ａに示すように、銅（及び添加元素）とその酸化物から成るＣｕ－Ｏ層２（バリア層）が形成される。
　銅を含有するターゲットのスパッタリングを続けてＣｕ－Ｏ層２を成長させ、Ｃｕ－Ｏ層２が所定の膜厚に形成されたところでＯ２ガスの導入を停止し、ターゲットをＣｕ－Ａｌ合金に切り換え、スパッタリングガス（Ａｒ等の不活性ガス）の導入を続けつつ上記Ｃｕ－Ａｌ合金ターゲットをスパッタリングすることにより、Ｃｕ－Ｏ層２の表面にＣｕ－Ａｌ合金層４が形成される（図２Ｂ）。
　さらに、Ｃｕ－Ａｌ合金のスパッタリングを続けてＣｕ－Ａｌ合金層４を成長させ、Ｃｕ－Ａｌ合金層４が所定の膜厚に形成されたところでターゲットを純銅（Ｃｕ）ターゲットに切り換え、スパッタリングガス（Ａｒ等の不活性ガス）の導入を続けつつ上記純銅ターゲットをスパッタリングすることにより、Ｃｕ－Ａｌ合金層４の表面にＣｕ導電層（低抵抗層）５が形成される。そして、純銅ターゲットのスパッタリングを続けてＣｕ導電層５を成長させ、Ｃｕ導電層５が所定の膜厚に形成されたところでスパッタリングを停止し、結果物をスパッタリング装置から搬出する（図２Ｃ）。
　スパッタリングターゲット中の銅と添加元素の含有割合と、そのスパッタリングターゲットを用いて成膜された金属層中の銅と添加元素の含有割合は、スパッタガスだけ導入された真空雰囲気で成膜した場合も、酸素ガスとスパッタガスの両方が導入された真空雰囲気で成膜した場合も同じになり、また、酸素ガスの導入量を変化させても、その含有割合は変わらない。従って、例えば、銅と添加元素の合計量に対する添加元素の割合が１５原子％以下のスパッタリングターゲットをスパッタリングすると、銅と添加元素の合計量に対する添加元素の割合が１５原子％以下の金属層が得られる。
　次に、積層された積層膜１１の表面にレジスト膜を配置し、露光、現像等の通常のパターニングを行って積層膜１１表面を露出し、その状態で積層膜１１をエッチング液（湿式エッチング）またはエッチングガス（乾式エッチング）に曝すことにより、積層膜１１がパターニングされる（図２Ｄ）。そして、不要となったレジスト膜を通常の方法により除去して、配線層１２を形成する。
　非晶質シリコン薄膜あるいは多結晶シリコン薄膜等の非単結晶半導体薄膜上に上記のようにして配線層パターンを形成し、半導体の一部を露出させた場合、その露出された半導体薄膜表面１３にはダングリングボンドが多数存在する。ダングリングボンドとは、共有結合の相手を失って結合に関与しない結合手のことをいう。このダングリングボンドは不安定であるため、非単結晶半導体薄膜からなる半導体素子の作製工程においては、配線層パターン形成後に、水素プラズマ処理を行って上記のようなダングリングボンドを終端させて、安定化を行う。
　本実施形態においては、この水素プラズマ処理を行う前に、水素アニール処理を施すことによって、Ｃｕ－Ｏ層２における酸素原子（Ｏ）が、Ａｌを含有するＣｕ－Ａｌ合金層４の方に拡散し、Ｃｕ－Ａｌ合金層４とＣｕ－Ｏ層２との界面にＡｌを含有する酸化物層３（多くの場合、Ａｌ２Ｏ３の形態にある）が形成される（図２Ｅ）。この酸化物層３の存在により、さらに水素プラズマ処理を行ったとしても、水素イオンがＣｕ－Ｏ層２中に進入しにくくなり、Ｃｕ－Ｏ層２中の酸素の還元が起こりにくくなって、界面の剥離がしにくくなり、一層の密着性の向上を図ることができる。本実施形態の場合、水素プラズマ処理を施す前に水素アニール処理を行って、酸化物層３の厚みをある程度確保することにより、水素イオンがＣｕ－Ｏ層２中に進入しにくくなる水素プラズマ耐性を一層強化することができる。この水素アニール処理は、酸化物層３の厚みを十分に得るために望ましい処理である。
　本実施形態において、Ｃｕ－Ｏ層２は、さらにＣａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてもよい。図１においては、この添加元素を括弧内で“Ｘ”と表している。また、Ｃｕ－Ｏ層２に含まれる添加元素（Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類のうち一種類以上）は、２０原子％以下、望ましくは１５原子％以下含まれていてもよい。Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類等の添加元素を含むことが望ましい理由は、これらの添加元素が、Ｃｕ合金層と酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層との界面での酸化物層の形成をより容易にするからであり、また、酸素含有Ｃｕ合金層と下地基板との密着性を強める効果もあるからである。上記添加元素が２０原子％以下であると、Ｃｕ－Ｏ層中に生成される酸化物や金属間化合物の量が制限されることから、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記添加元素の割合は、前述の通り、スパッタリングターゲット中の銅と添加元素の含有割合により調節することができる。
　また、Ｃｕ－Ｏ層２に含まれる酸素は、１原子％以上３０原子％以下含まれているのが望ましい。酸素が１原子％以上であると、下地基板材料との密着性や拡散バリア性が十分なものとなり、酸素が３０原子％以下であると、Ｃｕ－Ｏ層中に生成される酸化物の量が制限されることから、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記Ｃｕ－Ｏ層２に含まれる酸素割合は、スパッタで使用されるＯ２雰囲気により調節することができ、体積分率で１％以上３０％以下であることが望ましい。
　また本実施形態において、Ｃｕ合金層４がＡｌを含有するものとしているが、これに限らず、ＺｒやＴｉを単独で、あるいはＡｌ、Ｚｒ、Ｔｉのうち一種類以上含んでいてもよい。Ｃｕ合金層４は、さらにＣａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含んでいてよい。上記Ｃｕ合金層４に含まれる添加元素（Ａｌ、Ｚｒ、Ｔｉのうち一種類以上の添加元素）は、１原子％以上１５原子％以下、望ましくは４原子％以上１０原子％以下含まれていてもよい。上記添加元素が１原子％以上であると、Ｃｕ合金層とＣｕ－Ｏ層との界面への酸化物層の形成が十分となり、界面の耐剥離性、従って密着性の向上が十分となり、上記添加元素が１５原子％以下であるとＣｕ合金層の電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。上記添加元素の割合は、前述の通り、スパッタリングターゲット中の銅と添加元素の含有割合により調節することができる。上記Ｃａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類の含有量は５原子％以下が望ましい。５原子％以下であれば、抵抗値が著しく増大することがない。
　Ｃｕ導電層５は、９９原子％以上のＣｕを含有することが望ましい。これにより、低抵抗な配線層を提供することができる。このようなＣｕ導電層５は、図２Ｄで説明した純銅ターゲットを９９原子％以上の純銅とすることにより得ることができる。
　Ｃｕ－Ｏ層２の厚みｄ１は１０ｎｍ～１００ｎｍであることが望ましく、３０ｎｍ～５０ｎｍ程度であることがさらに望ましい。また、酸化物層３の厚みｄ２は、優れた水素プラズマ耐性を得るためには１ｎｍ～２０ｎｍの厚みを有することが望ましく、５ｎｍ程度であることがさらに望ましい。酸化物層３の厚みが１ｎｍ以上であると、均一な膜となり、酸化物層３による水素イオンの進入防止の効果が十分得られて優れた水素プラズマ耐性を得ることができ、酸化物層３の厚みが２０ｎｍ以下であると、電気抵抗値が著しく増大することがなく、配線層としての利用に支障を来たすことがない。Ｃｕ－Ａｌ合金層４の厚みｄ３は１０ｎｍ～１００ｎｍであることが望ましく、３０ｎｍ～５０ｎｍ程度であることがさらに望ましい。Ｃｕ導電層５の厚みｄ４は２００ｎｍ～１０μｍであることが望ましく、３００ｎｍ～５００ｎｍ程度であることがさらに望ましい。
　以上のように本実施形態によれば、Ｃｕ－Ａｌ合金層４とＣｕ－Ｏ層２との界面にＡｌを含有する酸化物層３を形成することにより、下地基板１に対する密着性が高く、下地基板１への拡散バリア性に優れるだけでなく、さらに水素プラズマ耐性にも優れた低抵抗な配線層、及びその製造方法を提供することができる。
　次に、本発明の第２の実施形態を説明する。図３は本発明の第２の実施形態による配線層の基本的な構成を示す概略断面図である。本発明の第２の実施形態が第１の実施形態と構造的に異なる点は、本実施形態においてはＣｕ導電層が形成されない点であり、それ以外の構成は第１の実施形態と同様である。図３において、図１と同様の層には同一の符号を付してある。
　図３に示すように、半導体基板又はガラス基板からなる下地基板１の上に、酸素を含有するＣｕ－Ｏ層２が形成されている。Ｃｕ－Ｏ層２は第１の実施形態と同様に下地基板１との密着性を向上させるために設けられる。Ｃｕ－Ｏ層２の上には、Ａｌを含有する酸化物層３（多くの場合、Ａｌ２Ｏ３の形態にある）が形成され、Ａｌを含有する酸化物層３の上に、Ａｌを含有するＣｕ合金層（Ｃｕ―Ａｌ合金層）４が形成されている。
　第２の実施形態においては、Ｃｕ導電層を形成することなく、Ｃｕ―Ａｌ合金層４がＣｕ導電層と同様の機能を果たす。すなわち、第２の実施形態は、適用される用途に応じて、導電層としてＣｕ―Ａｌ合金層４を用いる。第２の実施形態の場合、導電層としてのＣｕ―Ａｌ合金層４の厚みを厚くすることが、低い抵抗を得るためには有利である。
　第２の実施形態においても、この水素プラズマ処理を行う前に、水素アニール処理を施すことによって、Ｃｕ－Ｏ層２における酸素原子（Ｏ）がＣｕ－Ａｌ合金層４の方に拡散し、Ｃｕ－Ａｌ合金層４とＣｕ－Ｏ層２との界面にＡｌを含有する酸化物層３（多くの場合、Ａｌ２Ｏ３の形態にある）が形成される。この酸化物層３の存在により、水素プラズマ処理を行った際に水素イオンがＣｕ－Ｏ層２中に進入しにくくなり、Ｃｕ－Ｏ層２中の酸素の還元が起こりにくくなって、界面の剥離がしにくくなり、一層の密着性の向上を図ることができる。第２の実施形態の場合も、水素アニール処理は、酸化物層３の厚みを十分に得るために望ましい処理である。
　第２の実施形態においても、Ｃｕ－Ｏ層２、Ｃｕ合金層４が、第１の実施形態と同様の添加元素を第１の実施形態と同様の割合だけ含んでいてもよい。また、Ｃｕ－Ｏ層２に含まれる酸素は、１原子％以上３０原子％以下含まれているのが望ましい。
　また、第２の実施形態の場合も、Ｃｕ－Ｏ層２の厚みｄ１、酸化物層３の厚みｄ２、Ｃｕ－Ａｌ合金層４の厚みｄ３を、第１の実施形態と同様の厚みとすることが望ましい。
　第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
　次に、本発明による配線層を使用する半導体装置の一例として、薄膜トランジスタ（ＴＦＴ）の構造と製造工程について図４Ａ～図７を参照しながら説明する。
　図４Ａは、本発明による薄膜トランジスタとなる処理対象物１１０を示す断面図である。薄膜トランジスタとなる処理対象物１１０は、ガラス等から成る透明基板１１１（下地基板）を有しており、透明基板１１１上にはゲート電極１１２が配置されている。
　透明基板１１１上には、ゲート電極１１２を覆って、ゲート絶縁層１１４と、シリコン層１１６と、ｎ型シリコン層１１８とが、透明基板１１１側からこの順序で配置されている。ｎ型シリコン層１１８は、不純物添加により、シリコン層１１６よりも抵抗値が低くされたシリコン層である。ここでは、ｎ型シリコン層１１８とシリコン層１１６はアモルファスシリコンで構成されているが、単結晶や多結晶であってもよい。ゲート絶縁層１１４は、窒化シリコン薄膜等の絶縁膜であり、酸窒化シリコン膜や他の絶縁膜でもよい。
　銅合金ターゲットが、酸化性ガスが混合された雰囲気でスパッタリングされると、処理対象物１１０との界面には、銅を主成分とし、添加元素と酸素を含有した密着層（酸素含有Ｃｕ合金層）が形成される（工程（ａ））。
　次に銅合金ターゲットをＡｒ等のスパッタリングガスでスパッタリングすると、処理対象物１１０の表面に、銅を主成分とし、添加元素を含有したＣｕ合金層が形成される（工程（ｂ））。図４Ｂの符号１２０ａは、上記で説明したような本発明による酸素含有Ｃｕ合金層とＣｕ合金層で構成される金属配線層を示しており、図７は、それぞれ酸素含有Ｃｕ合金層１５１とＣｕ合金層１５２を示している。
　金属配線層１２０ａのゲート電極１１２上に位置する部分の表面にレジスト膜を配置し、金属配線層１２０ａと、ｎ型シリコン層１１８と、シリコン層１１６とから成る積層膜をエッチングし、積層膜のレジスト膜で覆われていない部分を除去する。図４Ｃは、積層膜のエッチング後にレジスト膜を除去した状態であり、符号１２０ｂはレジスト膜で覆われて残った金属配線層を示している。
　次に、図５Ａに示すように、金属配線層１２０ｂ上にパターンニングしたレジスト膜１２２を配置し、レジスト膜１２２の開口部１２４の底面に金属配線層１２０ｂの表面を露出させた状態で、エッチング液に浸漬すると、金属配線層１２０ｂの露出部分がエッチングされ、金属配線層１２０ｂがパターンニングされる。このパターニングによって、ゲート電極１１２上の部分にｎ型シリコン層１１８が露出する開口部１２４が形成され、金属配線層１２０ａは開口部１２４によって分離され、図５Ｂに示すように、ソース電極層１２７とドレイン電極層１２８が形成され、本発明によるトランジスタ１０５が得られる。次いで、エッチング装置内にこれを搬入して開口部１２４底面に露出するｎ型シリコン層１１８をエッチングガスのプラズマに曝してエッチングし、開口部１２４の底面にシリコン層１１６を露出させる。ｎ型シリコン層１１８に形成された開口部１２４はゲート電極１１２の上方に位置しており、開口部１２４によって、ｎ型シリコン層１１８はソース領域１３１とドレイン領域１３２に分離される（工程（ｃ））。
　開口部１２４の底面には、シリコン層１１６の表面が露出しており、シリコン層１１６がｎ型シリコン層１１８をエッチングする際のエッチングガスプラズマに曝されると、シリコン層１１６表面から水素原子が失われ、ダングリングボンドが形成されてしまう。このダングリングボンドはリーク電流などのＴＦＴの特性不良の原因となる。ダングリングボンドを水素で再修飾するために、図６Ａに示すように、ソース電極層１２７とドレイン電極層１２８とを露出させた状態で、水素を導入して水素プラズマを発生させ、開口部１２４の底部に露出するシリコン層１１６を水素ガスプラズマに曝すと、シリコン層１１６表面のシリコン原子は水素と結合し、ダングリングボンドは消滅する（工程（ｄ））。
　前記工程（ｂ）の後で、前記工程（ｄ）の前に、水素アニール処理を施して、Ｃｕ合金層と、酸素含有Ｃｕ層または酸素含有Ｃｕ合金層との界面に酸化物層を形成する（工程（ｅ））。
　水素プラズマの処理を行なった後、図６Ｂに示すように、窒化シリコン層（ＳｉＮｘ）等のパッシベーション層１３４を形成し、パッシベーション層１３４にコンタクトホール１３７を形成した後、図６Ｃに示すように、ソース電極層１２７またはドレイン電極層１２８と画素電極等（図示せず）の間を接続する透明電極層１３６を形成する。これにより、液晶表示パネルが得られる。
　本発明により形成された配線層構造は、ＴＦＴのソース電極、ドレイン電極だけでなく、ＴＦＴのゲート電極にも用いることができる。
　さらに、上記では、半導体装置として薄膜トランジスタ（ＴＦＴ）を例にとって説明したが、本発明はこれに限らず、薄膜トランジスタ（ＴＦＴ）以外の半導体装置、ダイオード、キャパシタ、液晶装置などの、様々な電極に適用可能である。
［実施例］
　以下、本発明に基づいて実際に配線層構造を形成し、その評価を行った結果を説明する。
　まず、アモルファスＳｉ層をコーティングした、縦３２０ｍｍ×横４００ｍｍ×厚さ０．７ｍｍの寸法のガラス基板を準備した。
　（酸素含有Ｃｕ合金層の作製）
　次に、これをスパッタ装置に挿入し、溶解調整したＣｕ－４原子％Ａｌの成分組成を有するＣｕ合金スパッタリングターゲットを用いて、
　　雰囲気：Ａｒ＋酸素（容量％でＡｒ／酸素＝９０／１０）の酸化雰囲気
　　雰囲気圧力０．４Ｐａ
　　基板加熱温度１００℃の条件でスパッタを行い、膜厚５０ｎｍの酸素含有Ｃｕ合金層を形成した。
（Ｃｕ合金層の作製）
　溶解調整したＣｕ－４原子％Ａｌの成分組成を有するＣｕ合金スパッタリングターゲットを用いて、
　　雰囲気：Ａｒ
　　雰囲気圧力０．４Ｐａ
　　基板加熱温度１００℃の条件でスパッタを行い、膜厚３００ｎｍのＣｕ合金層を形成した。
（水素アニール）
　次に、
　　雰囲気：Ｈ２＋Ｎ２（容量％でＨ２／Ｎ２＝５０／５０）
　　雰囲気圧力０．１ＭＰａ（１気圧）
　　温度３００℃
　　保持時間３０分の条件で水素アニールを行った。
（薄膜構造評価）
　オージェ電子分光分析により試料の深さ方向分析、および試料断面をＴＥＭ（透過電子顕微鏡）により観察した。その結果を図８Ａおよび図８Ｂに示す。図８Ａがオージェ電子分光分析による配線層構造の深さ方向分析、図８Ｂが膜断面の透過型電子顕微鏡像である。図８Ａに示したように、深さ方向分析より、ＡｌとＯが、Ｃｕ合金層と酸素含有Ｃｕ合金層の境界に濃縮していることがわかった（スパッタ時間が５０分付近～６０分付近に対応する部分）。また、図８Ｂに示したように、膜断面のＴＥＭ像（倍率：５０万倍以上）より、Ｃｕ合金層と酸素含有Ｃｕ合金層の間にあるＡｌとＯの濃縮層は、Ｃｕ合金層や酸素含有Ｃｕ合金層と明らかに結晶構造が異なっており、厚さ約４ｎｍの層であることがわかった。そこで、このＣｕ合金層と酸素含有Ｃｕ合金層の間に生成した酸素と添加元素（この場合Ａｌ）が主成分となる異相の層が酸化物層であると判断した。本願請求項１に記載の「酸化物層」とは、オージェ電子分光分析及びＴＥＭ（透過電子顕微鏡）によって特定された、この異相の層を指している。また、四探針試験により、本発明によるＣｕ合金層の比抵抗を測定したところ約５μΩｃｍであった。
（水素プラズマ処理）
　以下の条件、
　　雰囲気：水素ガス
　　水素ガス流量：５００ｓｃｃｍ
　　水素ガス圧２５０Ｐａ
　　処理温度：２５０℃
　　出力：０．１Ｗ／ｃｍ２
　　処理時間６０秒で水素プラズマ処理を行った。
（碁盤目付着試験）
　上記水素プラズマ処理の前後において、以下の碁盤目付着試験を行った。ＪＩＳ－５４００に準じ、上記試料表面にそれぞれ０．５ｍｍ、１ｍｍ、１．５ｍｍおよび２ｍｍの間隔で縦横にそれぞれ１１本の溝を、表面からガラス基板に達する深さで、かつ０．１ｍｍの溝幅で切り込みをカッターで入れ、１００個の升目を形成し、この升目全体にわたって３Ｍ社製スコッチテープ（登録商標）を密着して貼り付け、次いで一気に引き剥がし、試料表面の１００個の升目のうちの剥離した升目の数（個／１００）を測定した。その結果、剥離した升目はいずれも０個であった。
　表１は、本発明による実施例（左側）と比較例（右側）とを比較して示す図である。表１は、各実施例１～１７及び比較例１、２について、酸素含有Ｃｕ合金層およびＣｕ合金層の組成（添加元素）と厚さ、並びに純銅層の厚さを示し、水素プラズマ処理の前後における各々の碁盤目付着試験の結果を示した。ここで、ガラス基板の構造は前述と同様である。すなわち、アモルファスＳｉ層をコーティングした縦３２０ｍｍ×横４００ｍｍ×厚さ０．７ｍｍの寸法のものを使用した。酸素含有Ｃｕ合金層のスパッタ条件は前述と同様、すなわち、
　　雰囲気：Ａｒ＋酸素（容量％でＡｒ／酸素＝９０／１０）の酸化雰囲気
　　雰囲気圧力０．４Ｐａ
　　基板加熱温度１００℃であり、Ｃｕ合金層のスパッタ条件も前述同様、すなわち、
　　雰囲気：Ａｒ
　　雰囲気圧力０．４Ｐａ
　　基板加熱温度１００℃であるが、それぞれ、各層の組成と膜厚を変化させている。また、次工程の純銅層のスパッタ条件は、Ｃｕ合金層のスパッタ条件と同様、すなわち、
　　雰囲気：Ａｒ
　　雰囲気圧力０．４Ｐａ
　　基板加熱温度１００℃であるが、純銅スパッタリングターゲット（不可避不純物は１原子％未満）を用いており、膜厚を変化させている。さらに、水素アニールの条件、薄膜構造評価、水素プラズマ処理の条件、碁盤目付着試験の条件は、前述と同様である。
Figure JPOXMLDOC01-appb-T000001
　以上の碁盤目付着試験の結果から、水素アニールを行わなかった比較例１、およびＣｕ合金層に実質的に合金元素を含まない比較例２（水素アニール有り）の場合、水素プラズマ処理後の碁盤目付着試験の成績が低く、水素プラズマ処理耐性に劣る。特に比較例２の場合、酸素含有Ｃｕ合金層に添加元素を含まないことから、酸素含有Ｃｕ合金層と下地基板との密着性が低くなり、水素プラズマ処理前から碁盤目付着試験の成績が低い。本発明による配線層構造（実施例１～１７）は、水素プラズマ処理後の碁盤目付着試験の成績が高く、従って密着性が高く、水素プラズマ処理耐性に優れていることがわかる。
　本発明の配線層構造及びその製造方法によれば、下地基板に対する密着性が高く、下地基板への拡散バリア性に優れるだけでなく、さらに水素プラズマ耐性にも優れた低抵抗な配線層構造、及びその製造方法を提供することができる。
　　１　下地基板
　　２　Ｃｕ－Ｏ層（酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層）
　　３　Ａｌを含有する酸化物層
　　４　Ｃｕ―Ａｌ合金層
　　５　Ｃｕ導電層
　　１１　積層膜
　　１２　配線層
　　１３　半導体薄膜表面
　　１０５　トランジスタ
　　１１１　透明基板
　　１１２　ゲート電極
　　１１４　ゲート絶縁層
　　１１６　シリコン層
　　１１８　ｎ型シリコン層
　　１２０ａ　金属配線層
　　１２０ｂ　金属配線層
　　１２２　レジスト膜
　　１２７　ソース電極層
　　１２８　ドレイン電極層
　　１３１　ソース領域
　　１３２　ドレイン領域
　　１３４　パッシベーション層
　　１３６　透明電極層
　　１３７　コンタクトホール
　　１５１　酸素含有Ｃｕ合金層
　　１５２　Ｃｕ合金層

Claims (19)

  1. 　半導体基板又はガラス基板の下地基板と、
    　該下地基板上に形成された酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層と、
    　該酸素含有Ｃｕ層又は該酸素含有Ｃｕ合金層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有する酸化物層と、
    　該酸化物層上に形成された、Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金層と、
    　を備えた配線層構造。
  2. 　前記酸素含有Ｃｕ合金層は、Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含む請求項１に記載の配線層構造。
  3. 　前記酸素含有Ｃｕ合金層に含まれる添加元素は、２０原子％以下である請求項２に記載の配線層構造。
  4. 　前記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層に含まれる酸素は、１原子％以上３０原子％以下である請求項１から３のいずれか一項に記載の配線層構造。
  5. 　前記Ｃｕ合金層は、さらにＣａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含む請求項１に記載の配線層構造。
  6. 　前記Ｃｕ合金層に含まれるＡｌ、Ｚｒ、Ｔｉ合計の添加元素は、１原子％以上１５原子％以下である請求項１に記載の配線層構造。
  7. 　前記Ｃｕ合金層上に形成されたＣｕ導電層をさらに備えた請求項１に記載の配線層構造。
  8. 　前記Ｃｕ導電層が９９原子％以上の純銅である請求項７に記載の配線層構造。
  9. 　前記酸素含有Ｃｕ層又は酸素含有Ｃｕ合金層は１０ｎｍ～１００ｎｍの厚みを有し、前記酸化物層は１ｎｍ～２０ｎｍの厚みを有し、前記Ｃｕ合金層は１０ｎｍ～１００ｎｍの厚みを有し、前記Ｃｕ導電層は２００ｎｍ～１０μｍの厚みを有する請求項７または８に記載の配線層構造。
  10. 　半導体基板又はガラス基板からなる下地基板上に、少なくともＣｕを含有するターゲットを利用してＯ２雰囲気にてスパッタする工程（ａ）と、
    　Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金をターゲットとして不活性ガス雰囲気にてスパッタする工程（ｂ）と、
    　前記工程（ａ）及び前記工程（ｂ）によって形成された層にエッチングにより配線層パターンを形成して、前記下地基板の一部を露出させる工程（ｃ）と、
    　水素プラズマ処理を施して露出した前記下地基板表面に存在するダングリングボンドを終端させる工程（ｄ）と、
    　をこの順に備え、
    　前記工程（ｂ）の後で前記工程（ｄ）の前に、水素雰囲気中にてアニールを行う工程（ｅ）を、さらに備える配線層構造の製造方法。
  11. 　前記工程（ａ）で使用される前記少なくともＣｕを含有するターゲットは、さらに、Ｃａ、Ｍｇ、Ｌｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含む請求項１０に記載の配線層構造の製造方法。
  12. 　前記工程（ａ）で使用される前記少なくともＣｕを含有するターゲットに含まれる添加元素は、２０原子％以下である請求項１１に記載の配線層構造の製造方法。
  13. 　前記工程（ａ）のスパッタで使用されるＯ２雰囲気は、体積分率で１％以上３０％以下である請求項１０に記載の配線層構造の製造方法。
  14. 　前記Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金ターゲットは、さらにＣａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｍｎ、Ｃｒ、希土類からなる群より選択される少なくとも一種類の添加元素を含む請求項１０に記載の配線層構造の製造方法。
  15. 　前記Ａｌ、Ｚｒ、Ｔｉのうち少なくとも一種を含有するＣｕ合金ターゲットに含まれるＡｌ、Ｚｒ、Ｔｉの添加元素は、１原子％以上１５原子％以下である請求項１０に記載の配線層構造の製造方法。
  16. 　前記工程（ｂ）の後に、少なくともＣｕを含有するターゲットを利用して不活性ガス雰囲気にてスパッタする工程（ｆ）を、さらに有する請求項１０から１５のいずれか一項に記載の配線層構造の製造方法。
  17. 　前記工程（ｆ）で使用される前記少なくともＣｕを含有するターゲットは、９９原子％以上のＣｕを含有する請求項１６に記載の配線層構造の製造方法。
  18. 　半導体基板又はガラス基板の下地基板と、前記下地基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域にそれぞれ接触して形成されたソース電極層およびドレイン電極層と、を有する薄膜トランジスタであって、前記ゲート電極、前記ソース電極層、及び前記ドレイン電極層の少なくとも１つが請求項１に記載の配線層構造から形成されている薄膜トランジスタ。
  19. 　半導体基板又はガラス基板の下地基板上にゲート電極を形成する工程と、前記ゲート電極を覆ってゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体層を形成する工程と、前記半導体層上に不純物を高濃度に添加した半導体層を形成する工程と、前記不純物を高濃度に添加した半導体層上に金属配線層を形成する工程と、前記金属配線層、前記不純物を高濃度に添加した半導体層、および前記半導体層をパターンニングする工程とを有し、請求項１０から１７のいずれか一項に記載の配線層構造の製造方法によって前記金属配線層を製造する薄膜トランジスタの製造方法であって、前記金属配線層を形成する工程は前記工程（ａ）および（ｂ）であり、前記パターンニングする工程は前記工程（ｃ）である薄膜トランジスタの製造方法。
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