WO2010150909A1 - ３相整流器 - Google Patents

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WO2010150909A1
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a three-phase rectifier that converts three-phase AC power into DC power.
  • a three-phase full-wave rectification method is generally used as a method for converting three-phase AC power to DC power.
  • the potential of each phase may be an intermediate potential between the potentials of the other two phases in one cycle, and is twice in a 60 ° section width. Since it is a non-conducting section that does not flow, the input current has a waveform including a harmonic current. Further, the DC voltage has a pulsating waveform because the maximum voltage of the input line voltage is traced.
  • a so-called passive method is a method of reducing the input non-conduction section and reducing the harmonic current.
  • the so-called passive method is to connect a large-capacity reactor to the input, accumulate power, and discharge to the non-conduction section.
  • a method is used to reduce.
  • a so-called active method is a method in which a PFC circuit or a PWM rectifier circuit is configured using a semiconductor and the input non-conduction period is compensated with a small-capacity reactor. Is used.
  • both passive and active methods are performed by connecting a large-capacitance capacitor to the DC side.
  • the passive method requires power storage.
  • a large-capacity reactor and capacitor are required for storing electric power, and therefore there is a problem that the circuit scale is increased in price and cost.
  • Patent Documents 1 and 2 are known as current-type three-phase step-down rectifiers used for active systems other than the above.
  • a current-type step-down converter is configured by a self-extinguishing switching element, and a DC voltage is smoothed and a high-frequency current is inserted by inserting a section in which a DC voltage is zero by all pulse OFF or a short-circuit pulse into a rectifier output.
  • Patent Document 2 proposes reducing the size of this type of DC reactor.
  • the reactor that absorbs the power supply frequency component and the capacitance of the capacitor have a power supply frequency (for example, There is a problem that a certain size corresponding to 50 Hz) is required.
  • the present invention has been made in view of the above, and is a step-down three-phase rectifier capable of reducing DC voltage pulsation and input current harmonics even when a small-capacitance capacitor or reactor is used.
  • the purpose is to provide.
  • the present invention provides a three-phase rectifier that converts three-phase AC power supplied from a three-phase AC power source into DC power, and converts the three-phase AC power into DC power.
  • the switching pattern of each phase has a predetermined switching cycle
  • the control means is a maximum potential phase, an intermediate potential of the voltage of each phase of the three-phase power source. Detecting the phase and the minimum potential phase, and in the case of the maximum potential phase and the minimum potential phase, generates a switching pattern in which the time is proportional to the respective potentials, and at least one is ON in the switching cycle, In the case of an intermediate potential phase, it is desirable to generate a switching pattern that is always ON.
  • control means divides into a plurality of modes according to the magnitude relationship of the voltages of each phase, generates a different switching pattern for each phase in each mode, and It is desirable that the same phase in all modes has the same regular pattern.
  • the switching pattern of each phase has a predetermined switching period
  • the control means introduces a period during which at least two phases are OFF within each switching period. It is desirable to do.
  • control means insert a zero voltage into a one-phase switching pattern.
  • a full-wave rectifier circuit that rectifies the three-phase AC power into DC power
  • a bi-directional switch circuit for turning on / off the input of each phase from the three-phase AC power source to the full-wave rectifier circuit, and detecting a voltage of each phase of the three-phase AC power source to obtain a detected voltage of each phase
  • a control means for generating a switching pattern of each phase for turning the bidirectional switch circuit on and off based on the generated switching pattern and controlling the switching of the bidirectional switch circuit based on the generated switching pattern.
  • FIG. 1 is a diagram illustrating a configuration example of a power conversion device to which a step-down three-phase rectifier according to the present embodiment is applied.
  • FIG. 2 is a circuit diagram showing a configuration example of one phase switch of the bidirectional switch circuit.
  • FIG. 3 is a block diagram illustrating a configuration example of the switching pattern generator.
  • FIG. 4 is a diagram showing waveform examples of sawtooth waves 1 and 2 used when a switching pattern is generated by a switching pattern generator.
  • FIG. 5 is a circuit diagram showing a configuration example of the pattern signal generator of FIG.
  • FIG. 6 is a diagram illustrating a configuration example of the phase voltage discriminator of FIG.
  • FIG. 7 is a diagram for explaining each section of the R-phase voltage, the S-phase voltage, and the T-phase voltage.
  • FIG. 8 is a diagram illustrating an example of R, S, and T phase control voltages ka, kb, and kc, sawtooth waves 1 and 2, and R, S, and T phase pulses.
  • FIG. 9 is a diagram showing simulation results of the DC voltage and DC current of the circuit of FIG.
  • FIG. 10 is a circuit diagram showing another configuration example of the bidirectional switch circuit.
  • FIG. 11A is an example of R, S, and T phase control voltages ka, kb, and kc, sawtooth waves 1 and 2, and R, S, and T phase pulses in the first embodiment in modes I and II.
  • FIG. 11-2 is an example of R, S, T phase control voltages ka, kb, kc, sawtooth waves 1, 2 and R, S, T phase pulses in the first embodiment in modes III and IV.
  • FIG. FIG. 11C is an example of R, S, T phase control voltages ka, kb, kc, sawtooth waves 1 and 2, and R, S, T phase pulses in the first embodiment in modes V and VI.
  • FIG. FIG. 12 is a block diagram illustrating an example of a switching pattern generator according to the second embodiment.
  • FIG. 13 is a diagram illustrating waveform examples of the sawtooth waves 1 and 2 generated by the sawtooth wave generator.
  • FIG. 14 is a diagram illustrating a configuration example of a phase voltage discriminator.
  • FIG. 15 is a diagram illustrating a configuration example of the pattern signal generator.
  • FIG. 16 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes II and V.
  • FIG. 17 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes I and IV.
  • FIG. 18 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes III and VI.
  • FIG. 22 is a circuit diagram showing another configuration example of the bidirectional switch circuit.
  • FIG. 1 is a diagram illustrating a configuration example of a power conversion device to which the step-down three-phase rectifier according to the first embodiment is applied.
  • the power converter according to the present embodiment includes a three-phase AC power source 1 that generates R, S, and T-phase voltages, and a three-phase reactor 8 that is connected to the output side of the three-phase AC power source 1.
  • an input capacitor 9 a full-wave rectifier circuit 4 having six diodes for rectifying the three-phase voltage to a DC voltage, and a bidirectional switch circuit 3 for turning on / off the input of each phase of the full-wave rectifier circuit 4
  • a switching pattern generator 5 that detects a three-phase phase voltage and generates a switching pattern of the bidirectional switch circuit 3, and based on the switching pattern generated by the switching pattern generator 5,
  • a drive circuit 6 for switching control of the switching element, a DC reactor 2 and a capacitor 10 connected to the output side of the full-wave rectifier circuit 4, and a capacitor 10 connected in parallel.
  • a load 7 which DC power is supplied.
  • the switching pattern generator 5 and the drive circuit 6 detect the voltage of each phase of the three-phase AC power supply 3 and turn the bidirectional switch circuit 3 on / off based on the detected voltage of each phase.
  • the switching function of each phase is generated, and based on the generated switching pattern, the bidirectional switch circuit 3 functions as control means for switching control.
  • FIG. 2 is a circuit diagram showing a configuration example of one phase switch of the bidirectional switch circuit 3. Since the bidirectional switch circuit 3 shown in the figure is a known circuit composed of a diode and a switching element such as an IGBT, detailed description thereof is omitted.
  • FIG. 3 is a block diagram showing an example of the switching pattern generator 5.
  • FIG. 4 is a diagram showing waveform examples of sawtooth waves 1 and 2 used when the switching pattern generator 5 generates a switching pattern.
  • FIG. 5 is a circuit diagram showing a configuration example of the pattern signal generator 11 of the switching pattern generator 5.
  • FIG. 6 is a diagram illustrating a configuration example of the phase voltage discriminator 13 of the switching pattern generator 5.
  • the switching pattern generator 5 generates the switching pattern (R, S, T phase pulse) of the phase bidirectional switch circuit 3 as described below in order to suppress the pulsation of the DC voltage and the harmonics of the input current. To do.
  • the switching pattern generator 5 detects the maximum potential phase, the intermediate potential phase, and the minimum potential phase of the voltage of each phase of the three-phase AC power source 1 at a predetermined timing such as the rise of the switching cycle, respectively.
  • a switching pattern is generated in which the time is proportional to each potential, and at least one of them is ON within the switching cycle T.
  • the switching is always ON.
  • the switching pattern generator 5 includes a pattern signal generator 11, a voltage setter 12, a phase voltage discriminator 13, comparators 14R to T, comparators 15R to T, and AND circuits 16R to 16R. T, AND circuits 17R-T, AND circuits 18R-T, and OR circuits 19R-T are provided.
  • the pattern signal generator 11 normalizes the R, S, and T phase voltages a, b, and c to ⁇ 1 to +1, respectively, and then inputs a DC voltage setting gain k (0.5 to 1) input from the voltage setting unit 12. ) And output as R-phase, S-phase, and T-phase control voltages ka, kb, kc.
  • the phase voltage discriminator 13 compares the R, S, and T phase voltages a, b, and c to determine which phase voltage is maximum, minimum, and intermediate, and determines the maximum determination signal (R, S, T phase) “1” for maximum, “0” for non-maximum), minimum determination signal (“1” for minimum, “0” for non-minimum), intermediate determination signal (“1” for intermediate, “0” for non-intermediate) )))
  • R, S, T phase the maximum determination signal for maximum, “0” for non-maximum
  • minimum determination signal (“1” for minimum, “0” for non-minimum
  • intermediate determination signal (“1” for intermediate, “0” for non-intermediate)
  • the comparators 14R to 14T respectively compare the R-phase, S-phase, and T-phase control voltages ka, kb, and kc with the sawtooth wave 1 (see FIG. 4), and output a comparison signal.
  • the comparators 15R to 15T respectively compare the R-phase, S-phase, and T-phase control voltages ka, kb, and kc with the sawtooth wave 2 (see FIG. 4), and output a comparison signal.
  • the AND circuits 16R to 16T perform AND operations on the comparison signals of the comparators 14R to 14T and the R, S, and T phase maximum determination signals, respectively.
  • the AND circuits 17R to 17T perform AND operations on the comparison signals of the comparators 15R to 15T and the R, S, and T phase minimum determination signals, respectively.
  • the AND circuits 18R to 18T perform AND operations on the fixed value “1” and the R, S, and T phase intermediate determination signals, respectively.
  • the OR circuits 19R to 19T perform an OR operation on the outputs of the AND circuits 16R to 18R, the outputs of the AND circuits 16S to 18S, and the outputs of the AND circuits 16T to 18T, respectively, as final R, S, and T phase pulses (switching patterns). Output to the drive circuit 6.
  • the comparator 14R compares the R-phase control voltage ka input from the pattern signal generator 11 with the sawtooth wave 1, and compares the comparison signal (“1” when the R-phase control voltage ka> sawtooth wave 1), When the control voltage ka ⁇ the sawtooth wave 1, “0”) is output to the AND circuit 16R.
  • the AND circuit 16R performs an AND operation on the comparison signal input from the comparator 14R and the R-phase maximum determination signal, and outputs the result to the OR circuit 19R.
  • the comparator 15R compares the sawtooth wave 2 with the R phase control voltage ka input from the pattern signal generator 11, and compares the comparison signal (“1” when the sawtooth wave 2> R phase control voltage ka, sawtooth When the wave 2 ⁇ R phase control voltage ka, “0”) is output to the AND circuit 17R.
  • the AND circuit 17R performs an AND operation on the comparison signal input from the comparator 15R and the R-phase minimum determination signal, and outputs the result to the OR circuit 19R.
  • the AND circuit 18R performs an AND operation on the fixed signal “1” and the R-phase intermediate determination signal and outputs the result to the OR circuit 19R.
  • the OR circuit 19R performs an OR operation on the outputs of the AND circuits 16R to 18R and outputs the result as the final R-phase pulse.
  • the comparator 14S compares the S phase control voltage kb input from the pattern signal generator 11 with the sawtooth wave 1 and compares the comparison signal (“1” when the S phase control voltage kb> sawtooth wave 1), When the control voltage ka ⁇ sawtooth wave 1, “0”) is output to the AND circuit 16 ⁇ / b> S.
  • the AND circuit 16S performs an AND operation on the comparison signal input from the comparator 14S and the S-phase maximum determination signal, and outputs the result to the OR circuit 19S.
  • the comparator 15S compares the sawtooth wave 2 with the S phase control voltage kb input from the pattern signal generator 11, and compares the comparison signal (“1” when the sawtooth wave 2> S phase control voltage kb, sawtooth When wave 2 ⁇ S phase control voltage kb, “0”) is output to AND circuit 17S.
  • the AND circuit 17S performs an AND operation on the comparison signal input from the comparator 15S and the S-phase minimum determination signal, and outputs the result to the OR circuit 19S.
  • the AND circuit 18S performs an AND operation on the fixed signal “1” and the S-phase intermediate determination signal and outputs the result to the OR circuit 19S.
  • the OR circuit 19S performs an OR operation on the outputs of the AND circuits 16S to 18S and outputs the result as the final S-phase pulse.
  • the comparator 14T compares the T-phase control voltage kc input from the pattern signal generator 11 with the sawtooth wave 1 and compares the comparison signal (“1” when T-phase control voltage kc> sawtooth wave 1), When the control voltage kc ⁇ sawtooth wave 1, “0”) is output to the AND circuit 16T.
  • the AND circuit 16T performs an AND operation on the comparison signal input from the comparator 14T and the T-phase maximum determination signal, and outputs the result to the OR circuit 19T.
  • the comparator 15T compares the sawtooth wave 2 with the T-phase control voltage kc input from the pattern signal generator 11, and compares the comparison signal (“1” when the sawtooth wave 2> the S-phase control voltage kc. When the wave 2 ⁇ T phase control voltage kc, “0”) is output to the AND circuit 17T.
  • the AND circuit 17T performs an AND operation on the comparison signal input from the comparator 15T and the T-phase minimum determination signal, and outputs the result to the OR circuit 19T.
  • the AND circuit 18T performs an AND operation on the fixed signal “1” and the T-phase intermediate determination signal and outputs the result to the OR circuit 19T.
  • the OR circuit 19T performs an OR operation on the outputs of the AND circuits 16T to 18T and outputs the result as the final T-phase pulse.
  • the pattern signal generator 11 multiplies the R, S, and T phase voltages a, b, and c by the DC voltage control gain k output from the voltage setter 12, respectively.
  • Multipliers 30R, 30S, and 30T that respectively output S-phase and T-phase control patterns ka, kb, and kc are provided.
  • the phase voltage discriminator 13 includes comparators 40R, 40S, and 40T, AND circuits 41R, 41S, and 41T, AND circuits 42R, 42S, and 42T, and NOR circuits 43R, 43S, and 43T. ing.
  • the comparator 40R compares the R-phase voltage a and the S-phase voltage b and compares the comparison signal (“1” when R-phase voltage a> S-phase voltage b, and R-phase voltage a ⁇ S-phase voltage b. "0") is output to the AND circuits 41R, 42S, 41T, and 42T.
  • the comparator 40S compares the S-phase voltage b and the T-phase voltage c, and compares the comparison signal (“1” when S-phase voltage b> T-phase voltage c, and R-phase voltage a ⁇ T-phase voltage c. "0") is output to the AND circuits 41R, 42R, 41S, and 42T.
  • the comparator 40T compares the T-phase voltage c with the R-phase voltage a and compares the comparison signal (“1” when T-phase voltage c> R-phase voltage a, and T-phase voltage c ⁇ R-phase voltage a. "0") is output to the AND circuits 42R, 41S, 42S, 41T.
  • the AND circuit 41R outputs an AND operation result of the comparison signal of the comparator 40R and the comparison signal of the comparator 40S as the R-phase maximum determination signal.
  • the AND circuit 42R outputs an AND operation result of the comparison signal of the comparator 40S and the comparison signal of the comparator 40T as an R-phase minimum determination signal.
  • the AND circuit 41S outputs an AND operation result of the comparison signal of the comparator 40S and the comparison signal of the comparator 40T as an S-phase maximum determination signal.
  • the AND circuit 42S outputs an AND operation result of the comparison signal of the comparator 40T and the comparison signal of the comparator 40R as an S-phase minimum determination signal.
  • the AND circuit 41T outputs an AND operation result of the comparison signal of the comparator 40T and the comparison signal of the comparator 40R as a T-phase maximum determination signal.
  • the AND circuit 42T outputs an AND operation result of the comparison signal of the comparator 40R and the comparison signal of the comparator 40S as a T-phase minimum determination signal.
  • the NOR circuit 43R outputs the NOR calculation result of the R-phase maximum determination signal and the R-phase minimum determination signal as the R-phase intermediate determination signal.
  • the NOR circuit 43S outputs the NOR calculation result of the S-phase maximum determination signal and the S-phase minimum determination signal as an S-phase intermediate determination signal.
  • the NOR circuit 43T outputs the NOR calculation result of the T-phase maximum determination signal and the T-phase minimum determination signal as a T-phase intermediate determination signal.
  • FIG. 7 is a diagram for explaining each section of the R-phase voltage, the S-phase voltage, and the T-phase voltage.
  • FIG. 8 is a diagram illustrating an example of R, S, and T phase control voltages ka, kb, and kc, sawtooth waves 1 and 2, and R, S, and T phase pulses (switching patterns).
  • the three-phase AC voltage is divided into six modes (sections) I to VI according to the magnitude relationship among the R-phase voltage, the S-phase voltage, and the T-phase voltage.
  • R> T> S is mode I
  • R> S> T is mode II
  • S> R> T is mode III
  • S> T> R is mode IV
  • T> S> R is mode V
  • the DC voltage setting gain k is a gain determined according to the DC voltage setting value in the voltage setting unit 12 as described above, and is a constant between 0.5 and 1.
  • the DC voltage setting gain k is multiplied by the R-phase voltage a, S-phase voltage b, and T-phase voltage c in the pattern signal generator 11, and the multiplied R-phase control voltage ka, S-phase control voltage kb, and T-phase control are multiplied.
  • the voltage kc has a waveform that cuts between the sawtooth waves 1 and 2 (see FIG. 8).
  • T represents a switching period
  • x represents an R-phase pulse width
  • y represents an S-phase pulse width
  • z represents a T-phase pulse width.
  • the width of section 1 is T ⁇ x
  • the width of section 3 is T ⁇ z.
  • the average of the DC voltage in the switching period T can be expressed as follows by integrating the DC voltage for each section, adding each, and dividing by the switching period T.
  • K (a 2 + b 2 + c 2 ) K (a 2 + b 2 + c 2 )
  • the average of the voltage of the said switching period T is represented based on the phase voltage.
  • the average value of the DC voltage switching interval is constant and becomes DC voltage setting gain k ⁇ 3/2, which is proportional to the DC voltage setting gain k to be compared with the sawtooth waves 1 and 2. For this reason, by selecting the DC voltage setting gain k, the magnitude of the DC voltage obtained by stepping down can be controlled.
  • the minimum value of the DC voltage setting gain k is 0.5
  • the R-phase control voltage ka the S-phase control voltage kb
  • the maximum value of the DC voltage setting gain k is 1. Therefore, the settable range of k is in the range of 0.5 to 1.
  • the input current As the R-phase input current, a positive current proportional to the time of the R-phase control voltage ka flows. As the T-phase input current, a negative current proportional to the absolute value
  • the DC voltage and input current by this switching are summarized as follows. (1) The average value of the DC voltage in the switching period T becomes a constant voltage value that is stepped down. (2) The average value of the input current in the switching period T is distributed to the input voltage ratio.
  • the input current becomes a sine wave.
  • the R-phase voltage of the three-phase AC voltage is Vsin ( ⁇ t)
  • the S-phase voltage is Vsin ( ⁇ t + 120)
  • the T-phase voltage is Vsin ( ⁇ t + 240).
  • the input current is generally R (phase) current I (t) sin ( ⁇ t), S phase current I (t) sin ( ⁇ t + 120), and T phase current I (t) sin ( ⁇ t + 240).
  • I (t) is the amplitude of the input current.
  • the input power P at this time can be expressed as follows.
  • P V ⁇ I (t) ⁇ 3/2
  • I (t) P / V ⁇ 2/3
  • I (t) P / V ⁇ 2/3
  • the switching pattern generator 5 and the drive circuit 6 perform the above switching, and the DC reactor 2 that removes the fluctuation of the DC voltage within the switching period T is connected to the output side of the full-wave rectifier 4.
  • the DC voltage is constant from the above (1).
  • the load can be regarded as constant power for a short time (about 100 msec).
  • FIG. 9 shows the simulation results of the DC voltage and DC current of the circuit of FIG.
  • DC input voltage 3 phase 200 V (line voltage)
  • load resistance 20 ⁇ as load 7
  • input 3 phase reactor 8 taking into account system reactance 100 ⁇ H
  • input capacitor 9 3 ⁇ F / phase
  • DC reactor 2 2 mH
  • the DC voltage is constant at about DC 220 V and is theoretical, and is stepped down.
  • the DC current is also constant, and the input current is also sine although there is a variation due to switching. It is wavy.
  • the simulation is based on the line voltage, and the DC voltage and the DC current are the voltage at both ends of the load 10 and the current flowing into the load 10, respectively.
  • the input current is made a sine wave with reduced harmonics, and the DC voltage is made constant.
  • the input capacitor 9 and the DC reactor 2 are for the purpose of removing ripple current / voltage within the switching period T, the capacity can be made extremely small, and the capacity can be further reduced as the switching frequency T is increased. It becomes possible.
  • the DC reactor 2 in FIG. 1 can be omitted.
  • a capacitor 10 for removing the ripple may be mounted.
  • the three-phase reactor 8 may be connected to the input side. Therefore, in the present embodiment, the three-phase reactor 8 and the capacitor 10 are optional components. That is, these capacitors and reactors are irrelevant to the smoothing of the ripple depending on the power supply frequency which has been conventionally required.
  • the full-wave rectifier circuit 4 that rectifies three-phase AC power into DC power and the input of each phase from the three-phase AC power supply 1 to the full-wave rectifier circuit 4 are turned on.
  • the switching pattern of each phase for detecting the voltage of each phase of the bidirectional switch circuit 3 to be turned off / off and the three-phase AC power source and turning the bidirectional switch circuit 3 on / off based on the detected voltage of each phase
  • a control means switching pattern generator 5 and drive circuit 6) for controlling the switching of the bidirectional switch circuit 3 based on the generated switching pattern, so that a capacitor or a reactor having a small capacity is used. Even in this case, it is possible to provide a three-phase rectifier capable of reducing DC voltage pulsation and input current harmonics.
  • the switching pattern of each phase has a predetermined switching cycle
  • the control means has the maximum potential phase, the intermediate potential phase, and the minimum potential of each phase voltage of the three-phase power source.
  • the potential phase is detected, and in the case of the maximum potential phase and the minimum potential phase, a switching pattern is generated in which the time is proportional to the respective potentials, and at least one of them is ON within the switching cycle.
  • a switching pattern that is always ON is generated, a sine wave in which the harmonics of the input current are reduced is used, and the DC voltage can be made constant.
  • a large-capacity reactor for example, several + mH
  • a capacitor for example, several hundred ⁇ F
  • a switching frequency for example, 100 kHz
  • the capacity of the reactor and the capacitor depends only on the switching frequency and does not depend on the input frequency component, so that the capacity can be made extremely small.
  • the PFC and PWM converter it is necessary to detect the DC voltage and control the input current, but this can be made unnecessary.
  • the PFC and PWM converter have only a boost function. In the 400 V input system, the DC intermediate circuit voltage is high and the load withstand voltage needs to be increased, but according to the present embodiment, the voltage is step-down. For this reason, it is possible to use inexpensive parts with low withstand voltage.
  • the present invention is not limited to the above-described embodiment, and as the bidirectional switch circuit 3, the circuit shown in FIG. 10 can be made to function in the same manner by connecting it to FIGS. is there.
  • the present invention is not limited to this, and satisfies the restrictions on the maximum voltage phase and the minimum voltage phase.
  • a carrier waveform such as a triangular wave may be used.
  • Embodiment 2 A three-phase rectifier according to Embodiment 2 will be described with reference to FIGS.
  • the three-phase rectifier of the first embodiment it is possible to reduce the pulsation of the DC voltage and the harmonics of the input current even when a capacitor or a reactor having a small capacity is used.
  • the applicant of the present application has examined the improvement of the first embodiment in order to reduce the pulsation of the DC voltage and the harmonics of the input current even when a capacitor or reactor having a smaller capacity is used.
  • an intermediate potential phase hereinafter referred to as “intermediate phase”
  • a maximum potential phase hereinafter referred to as “maximum phase”.
  • the conduction time of the intermediate phase and the minimum potential phase hereinafter referred to as“ minimum phase ”
  • the gain k is set to a small value, a spike-like waveform appears in the input current around the mode switching point in FIG. 7, and the harmonic current may increase.
  • 11-1 to 11-3 show the R, S, T phase control voltages ka, kb, kc, sawtooth waves 1 and 2 in the first embodiment in the modes I to VI of FIG. It is a figure which shows an example of a R, S, T phase pulse.
  • the order of the R, S, and T pulses of the section voltage in modes I to VI is irregular.
  • the section 1 voltage is a voltage between STs in mode II, but is a voltage between RTs in mode III. If the pulse order is irregular, charging / discharging of the input capacitor becomes unbalanced, causing a spike-like current waveform as shown in FIG.
  • Step-down is performed by turning off the bidirectional switch circuit in at least two phases (R phase, T phase, S phase) and providing a switching section in which no current flows in all phases (intermediate phase) The voltage is dropped without widening the conduction width.
  • Step-down is performed by turning off the bidirectional switch circuit in at least two phases (R phase, T phase, S phase) and providing a switching section in which no current flows in all phases (intermediate phase) The voltage is dropped without widening the conduction width.
  • (2) Regularly charge and discharge the input capacitor by making the pulse order of the interval voltages in all modes I to VI regular (the same phase in all modes has the same regular switching pattern). .
  • the DC voltage can be dropped without increasing the conduction width of the intermediate phase, so that the voltage fluctuation of the input capacitor of the intermediate phase cannot be increased.
  • charging / discharging of the input capacitor of each phase can be balanced by making the pulse order of the interval voltage in each mode I to VI regular. As a result, it is possible to prevent spike-like current waveforms during charging / discharging of the input capacitor without increasing the switching frequency.
  • the voltage fluctuation of the intermediate phase input capacitor does not increase, it is possible to use an input capacitor having a small capacity.
  • the overall configuration of the power conversion apparatus to which the step-down three-phase rectifier according to the second embodiment is applied is the same as that shown in FIG.
  • FIG. 12 is a block diagram showing an example of the switching pattern generator 5 of FIG.
  • FIG. 13 is a diagram showing a waveform example of sawtooth waves 1 and 2 used when the switching pattern generator 5 generates a switching pattern.
  • FIG. 14 is a diagram illustrating a configuration example of the phase voltage discriminator 52 of the switching pattern generator 5.
  • FIG. 15 is a circuit diagram showing a configuration example of the pattern signal generator 51 of the switching pattern generator 5.
  • the switching pattern generator 5 of the present embodiment generates switching patterns (R, S, T phase pulses) as shown in FIGS. 16 to 18 based on the above guidelines.
  • the switching pattern generator 5 detects which phase of the three-phase AC power source 1 is an intermediate potential phase at a predetermined timing such as a rising edge of a switching cycle, and performs switching using a modulation waveform and a sawtooth wave generated according to the detection result.
  • a switching pattern is generated by obtaining ON / OFF timing of the pattern.
  • the switching pattern generator 5 includes a pattern signal generator 51, a phase voltage discriminator 52, a DC voltage setting unit 53, a sawtooth wave generator 54, and comparators 55-1 to 55-.
  • NOT circuits 56-1 and 56-2 OR circuits 57-1 and 57-2, NOT circuits 58-1 and 58-2, AND circuits 59-1 and 59-2, and AND circuit 60R.
  • 60T an OR circuit 60S, NAND circuits 61R to 61T, AND circuits 62R to 62T, OR circuits 63R to 63T, and an AND circuit 64.
  • the pattern signal generator 51 uses the R-phase voltage normalized signals a and S-phase in which the peak value of the input phase voltage is normalized to “1” in order to regularize the pulse order of the interval voltages in all modes I to VI.
  • the voltage standardized signal b and the T-phase voltage standardized signal c are calculated, and a modulation waveform 1, a modulation waveform 2A, a modulation waveform 2B, and a modulation waveform 3 are output.
  • the DC voltage setting unit 53 sets a DC voltage setting gain k (where k ⁇ 1) in the sawtooth generator 54.
  • the sawtooth wave generator 54 outputs the sawtooth wave 1 and the sawtooth wave 2.
  • the phase voltage discriminator 52 compares the potentials of the input R-phase voltage normalized signal a, S-phase voltage normalized signal b, and T-phase voltage normalized signal c, and R-phase middle, S-phase middle, T-phase An intermediate determination signal (“1” for intermediate, “0” for non-intermediate) is output, respectively. Specifically, in the middle of the S phase, modulation waveforms 1 and 3 are output, and sawtooth waves 1 and 2 are output (see FIG. 16).
  • the switching pattern generator 5 In the middle of the T phase, the modulation waveforms 1 and 2A are output, and the sawtooth wave 1 is output (see FIG. 17). In the middle of the R phase, the modulation waveforms 3 and 2B are output, and the sawtooth wave 2 is output (see FIG. 18).
  • the switching pattern generator 5 the switching pattern generation method is changed according to which phase the intermediate phase is. Thereby, the same regularity is given to the switching pattern of the same phase in all modes.
  • the comparison signal obtained by comparing the modulated waveform 1 and the sawtooth wave 1 by the comparator 55-1 and the output obtained by performing NOT operation on the R-phase intermediate signal by the NOT circuit 58-1 are ANDed by the AND circuit 60R, and R Output as a non-intermediate phase pulse.
  • the comparison signal obtained by comparing the modulated waveform 2B and the sawtooth wave 2 by the comparator 55-3 and the output obtained by performing NOT operation on the T-phase intermediate signal by the NOT circuit 58-2 are ANDed by the AND circuit 60T. Output as a non-intermediate phase pulse.
  • the comparison signal obtained by comparing the modulation waveform 2A and the sawtooth wave 1 by the comparator 55-2A and the output obtained by performing NOT operation on the comparison signal of the comparator 55-1 by the NOT circuit 56-1 are ORed by the OR circuit 57-1. Calculated.
  • the comparison signal obtained by comparing the modulation waveform 2B and the sawtooth wave 2 by the comparator 55-2B and the output obtained by performing the NOT operation on the comparison output of the comparator 55-3 by the NOT circuit 56-2 are ORed by the OR circuit 57-2.
  • the AND circuit 59-1 performs an AND operation on the OR circuit 57-1 and the T-phase intermediate signal
  • the OR circuit 57-2 performs an OR operation on the R-phase intermediate signal. 2 is ANDed by the OR circuit 60S, and an S-phase non-intermediate pulse 27 is output.
  • the NAND circuit 61R performs an NAND operation on the S-phase non-intermediate pulse and the T-phase non-intermediate pulse, and the R-phase intermediate signal is AND-operated by the AND circuit 62R to output an R-phase intermediate pulse.
  • the NAND circuit 61S performs an NAND operation on the R-phase non-intermediate pulse and the T-phase non-intermediate pulse, and the S-phase intermediate signal is AND-processed by the AND circuit 62S and is output as an S-phase intermediate pulse.
  • the NAND circuit 61T performs an NAND operation on the R-phase non-intermediate pulse and the S-phase non-intermediate pulse and the T-phase intermediate signal, and the AND circuit 62T performs an AND operation and outputs the T-phase intermediate pulse.
  • the comparator 65 compares the sawtooth wave 1 with the “0” input, and outputs a comparison signal as a 0 voltage insertion signal.
  • the OR circuit 63R performs an OR operation on the R-phase non-intermediate pulse and the R-phase intermediate pulse and the 0 voltage insertion signal is AND-processed by the AND circuit 64 and is output as an R-phase pulse. Thereby, a switching pattern (section 4) for turning off the bidirectional switch is introduced into the R-phase pulse.
  • the T-phase non-intermediate time pulse and the T-phase intermediate time pulse are ORed and output as a T-phase pulse. Since the output of the OR circuit 63T is “0” during the zero voltage insertion signal period, the T phase pulse is not calculated with the zero voltage insertion signal.
  • the S-phase non-intermediate pulse and the S-phase intermediate pulse are ORed to output an S-phase pulse.
  • the R-phase pulse and the T-phase pulse are “0” during the zero voltage insertion signal period, and no DC voltage is generated even when the S-phase pulse is ON. For the purpose of not increasing the number of times of T-phase switching, the calculation with the zero voltage insertion signal is not performed.
  • the saw-tooth wave generator 54 has a time T based on the DC voltage setting gain k of the DC voltage generator 53, and (time axis kT, gain axis 0) and (time axis 0, A sawtooth wave 1 is output as a straight line connecting the gain axes 1).
  • the sawtooth wave generator 54 outputs the sawtooth wave 2 as a straight line connecting (time axis 0, gain axis 0) and (time axis kT, gain axis 1) based on the DC voltage setting gain k.
  • the phase voltage discriminator 52 includes comparators 70R, 70S, and 70T, AND circuits 71R, 71S, and 71T, AND circuits 72R, 72S, and 72T, and NOR circuits 73R, 73S, and 73T. ing.
  • the comparator 70R compares the R-phase voltage normalized signal a and the S-phase voltage normalized signal b, and compares the comparison signal (“1” when R-phase voltage normalized signal a> S-phase voltage normalized signal b, When the R-phase voltage standardized signal a ⁇ the S-phase voltage standardized signal b, “0”) is output to the AND circuits 71R, 72S, 71T, and 72T.
  • the comparator 70S compares the S-phase voltage normalized signal b and the T-phase voltage normalized signal c, and compares the comparison signal (“1” when S-phase voltage normalized signal b> T-phase voltage normalized signal c; When the S-phase voltage normalized signal b ⁇ T-phase voltage normalized signal c, “0”) is output to the AND circuits 71R, 72R, 71S, and 72T.
  • the comparator 70T compares the T-phase voltage normalized signal c and the R-phase voltage normalized signal a, and compares the comparison signal (“1” when T-phase voltage normalized signal c> R-phase voltage normalized signal a; When the T-phase voltage normalized signal c ⁇ the R-phase voltage normalized signal a, “0”) is output to the AND circuits 72R, 71S, 72S, 71T.
  • the AND circuit 71R outputs an AND operation result of the comparison signal of the comparator 70R and the comparison signal of the comparator 70S.
  • the AND circuit 72R outputs an AND operation result of the comparison signal of the comparator 70S and the comparison signal of the comparator 70T.
  • the AND circuit 71S outputs an AND operation result of the comparison signal of the comparator 70S and the comparison signal of the comparator 70T.
  • the AND circuit 72S outputs an AND operation result of the comparison signal of the comparator 70T and the comparison signal of the comparator 70R.
  • the AND circuit 71T outputs an AND operation result of the comparison signal of the comparator 70T and the comparison signal of the comparator 70R.
  • the AND circuit 72T outputs an AND operation result of the comparison signal of the comparator 70R and the comparison signal of the comparator 70S.
  • the NOR circuit 73R outputs a NOR operation result (“1” when intermediate, “0” when not intermediate) between the output of the AND circuit 71R and the output of the AND circuit 72R as an R-phase intermediate signal.
  • the NOR circuit 73S outputs a NOR operation result (“1” when intermediate, “0” when not intermediate) between the output of the AND circuit 71S and the output of the AND circuit 72S as an S-phase intermediate signal.
  • the NOR circuit 73T outputs a NOR operation result (“1” when intermediate, “0” when not intermediate) between the output of the AND circuit 71T and the output of the AND circuit 72T as a T-phase intermediate signal.
  • the pattern signal generator 51 that forms each modulation waveform includes absolute value circuits 80R, 80S, and 80T, and 3-input adders 81-1 and 81-2.
  • the absolute value circuit 80R calculates the absolute value
  • the absolute value circuit 80S calculates and outputs the absolute value
  • the absolute value circuit 80T calculates the absolute value
  • the 3-input adder 81-1 adds the modulation waveform 1, the output of the absolute value circuit 80S, and the constant ⁇ 1, and outputs a modulation waveform 2A.
  • the 3-input adder 81-2 adds the modulation wavelength 3, the output of the absolute value circuit 80S, and the constant ⁇ 1, and outputs a modulation waveform 2B.
  • FIG. 16 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes II and V.
  • FIG. 17 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes I and IV.
  • FIG. 18 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in modes III and VI.
  • the R-phase pulse is OFF ⁇ ON ⁇ OFF
  • the S-phase pulse is ON ⁇ OFF ⁇ ON
  • the T-phase pulse is ON ⁇ OFF.
  • the same phase in all modes I to VI has the same regularity pattern in which the ON and OFF changes are regular.
  • the R-phase pulse has a period (section 4) in which the zero voltage insertion signal is inserted.
  • the period in which the zero voltage insertion signal is inserted is A switching pattern for turning off the direction switch circuit is inserted. Accordingly, in section 4, two of the three phases (R phase and T phase) are turned off, so that no current flows in all phases.
  • the timing (section 1) when the R-phase pulse is turned on is obtained from the intersection of the R-phase voltage
  • the timing (section 1 + section 2) when the T-phase pulse is turned off is obtained from the intersection of the T-phase voltage
  • the intermediate phase pulse is turned ON when either the maximum phase pulse or the minimum phase pulse is OFF.
  • the S-phase pulse is obtained from the intersection between the R-phase voltage
  • the widths of the sections 1, 2, 3, 4 are kT ⁇ (1 ⁇
  • the average of the DC voltage in the switching period T can be expressed as follows by integrating the DC voltage for each section, adding each, and dividing by the switching period T.
  • the input current As the R-phase input current, a positive current proportional to the time of the R-phase voltage a flows. As the T-phase input current, a negative current proportional to the magnitude of the T-phase voltage
  • flows. As for the S-phase input current, a positive current flows in section 1 and a negative current flows in section 3. Therefore, the flowing current is kT ⁇ (1 ⁇ a) ⁇ kT ⁇ (1 + c) ⁇ kT ( ⁇ ac) kTb, and the interval 4 in which the 0 voltage insertion signal is inserted in the switching period T is excluded. When divided by the period kT, the S-phase voltage b is obtained. Therefore, a current proportional to the R-phase voltage a, the S-phase voltage b, and the T-phase voltage c flows through the R phase, S phase, and T phase, resulting in a sine wave current.
  • the widths of the sections 1, 2, 3, and 4 are kT ⁇ (1 ⁇
  • the average of the DC voltage in the switching period T can be expressed as follows.
  • a positive current proportional to the time of the R-phase voltage a flows in the maximum R-phase.
  • a negative current proportional to the time of the S phase voltage b flows in the S phase of the minimum phase.
  • a negative current flows in section 1 and a positive current flows in section 2.
  • each phase pulse will be described.
  • the S phase is the maximum phase
  • the T phase is the minimum phase
  • the R phase is the intermediate phase.
  • the modulation waveform 3, 2B and the sawtooth wave 2 are used to obtain the ON / OFF timing of each phase pulse shown in FIG.
  • the widths of the sections 1, 2, 3, and 4 are kT ⁇ (
  • the average of the DC voltage in the switching period T can be expressed as follows.
  • the DC voltage can be controlled to a voltage proportional to k in all modes, and the input current can be a sine wave.
  • the voltage is stepped down by introducing the section where the current does not flow in all phases of the switching pattern within each switching cycle.
  • the DC voltage can be lowered without increasing the width, and the voltage fluctuation of the intermediate phase input capacitor can be reduced.
  • an input capacitor having a very small capacity can be used.
  • the mode is divided into a plurality of modes according to the magnitude relation of the voltage of each phase, and a different switching pattern is generated for each phase in each mode.
  • the switching pattern is the same phase in all modes. Since the patterns have the same regularity, charging / discharging of the input capacitors of each phase can be balanced. Thereby, a spike-like current waveform at the time of charging / discharging of the input capacitor can be prevented without increasing the switching frequency.
  • the present invention is not limited to the second embodiment, and as the bidirectional switch circuit 3, the circuit shown in FIG. 22 can be made to function in the same manner by connecting it to FIGS. is there.
  • the circuit of FIG. 22 is obtained by connecting a free-wheeling current diode D1 when 0 voltage is inserted to the output side of the circuit of FIG.
  • a carrier waveform such as a triangular wave may be used. .
  • the three-phase rectifier according to the present invention can be widely used in various devices, and in particular, air conditioners, refrigerators, washing machines, cleaners, ventilation fans, and motor drive devices and motor drive inverter controls used for these. Useful for devices and the like.

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Abstract

　３相整流器は、３相交流電源から供給される３相交流電力を直流電力に変換する３相整流器において、前記３相交流電力を直流電力に整流する全波整流回路と、前記３相交流電源から前記全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路と、前記３相交流電源の各相の電圧を検出して、各相の検出電圧に基づいて、前記双方向スイッチ回路をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、前記双方向スイッチ回路をスイッチング制御する制御手段と、を備えている。

Description

３相整流器
　本発明は、３相交流電力を直流電力に変換する３相整流器に関する。
　従来、３相交流電力を直流電力に変換する方式として、一般的に、３相全波整流方式が使用されている。しかしながら、３相全波整流方式では、各相の電位は、１周期の間に他の２相の電位の中間電位になる場合が、６０°区間幅で２回あり、この区間では、電流が流れない不導通区間となるため、入力電流は高調波電流を含む波形になる。また、その直流電圧は、入力線間電圧の最大電圧をなぞるため、脈動する波形となる。
　入力の不導通区間を少なくし、高調波電流を低減する方法として、いわゆるパッシブな方法は、大容量のリアクトルを入力に接続して電力を蓄積し、不導通区間に放出することで不導通区間を少なくする方法が使用される。また、入力の不導通区間を少なくする方法として、いわゆるアクティブな方法は、半導体を使用して、ＰＦＣ回路や、ＰＷＭ整流回路を構成し、小容量のリアクトルで入力の不導通区間を補償する方法が使用されている。また、直流電圧リップルを除去する方法は、パッシブおよびアクティブのいずれの方法も大容量のコンデンサを直流側に接続して行っている。
　従来の方法のうち、パッシブな方式では、電力の蓄積が必要となる。この方式では、電力の蓄積に大容量のリアクトルとコンデンサが必要となるため、高価かつ回路規模が大型化するという問題がある。
　他方、アクティブな方式では、一般的に、直流電圧を検出して入力電流を制御するため、直流電圧の安定が必要であり、負荷変動や入力電圧変動に伴う直流電圧の変動を考慮して、電力の蓄積要素としての直流中間コンデンサを選定する必要があるため、その容量の小型化には限度があるという問題がある。また、制御が複雑であったり、昇圧機能のみであるので、負荷の耐圧として大きいものを使用するため、高価となるという問題がある。　　　
　上記以外のアクティブな方式に使用される電流形の３相降圧形整流器として、例えば、特許文献１，２が公知である。特許文献１では、自己消弧スイッチング素子により電流型の降圧コンバータを構成し、全パルスＯＦＦまたは短絡パルスにより直流電圧を０にする区間を整流器出力に挿入することで直流電圧の平滑化と高周波電流の低減を行っている。特許文献２では、この方式の直流リアクトルを小型化することを提案している。しかしながら、これらの方式では、直流電圧を一定にすることを意図しておらず、電源周波数成分を完全になくすことができないため、電源周波数成分を吸収するリアクトル、コンデンサの容量は電源周波数（例えば、５０Ｈｚ）に対応した一定以上の大きさが必要になるという問題がある。
特開昭５９－１３９８６８号公報 特開２００５－１４３２１２号公報
　本発明は、上記に鑑みてなされたものであって、容量の小さいコンデンサやリアクトルを使用した場合でも、直流電圧の脈動や入力電流の高調波を低減することが可能な降圧型の３相整流器を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、３相交流電源から供給される３相交流電力を直流電力に変換する３相整流器において、前記３相交流電力を直流電力に整流する全波整流回路と、前記３相交流電源から前記全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路と、前記３相交流電源の各相の電圧を検出して、各相の検出電圧に基づいて、前記双方向スイッチ回路をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、前記双方向スイッチ回路をスイッチング制御する制御手段と、を備えたことを特徴とする。
　また、本発明の好ましい態様によれば、前記各相のスイッチングパターンは、所定のスイッチング周期を有しており、前記制御手段は、前記３相電源の各相の電圧の最大電位相、中間電位相、および最小電位相を検出し、最大電位相および最小電位相の場合は、それぞれの電位に比例する時間ＯＮとなり、かつ、前記スイッチング周期内で少なくとも一方はＯＮとなるスイッチングパターンを生成し、また、中間電位相の場合は、常にＯＮとなるスイッチングパターンを生成することが望ましい。
　また、本発明の好ましい態様によれば、前記３相交流電源と前記双方向スイッチ回路との間にコンデンサを接続することが望ましい。
　また、本発明の好ましい態様によれば、前記全波整流回路と負荷との間に、直流リアクトルを接続することが望ましい。
　また、本発明の好ましい態様によれば、前記制御手段は、各相の電圧の大小関係により、複数のモードに区分し、各モードで各相毎に、異なるスイッチングパターンを生成し、前記スイッチングパターンは、全モードで同一の相は、同一の規則性のあるパターンであることが望ましい。
　また、本発明の好ましい態様によれば、前記各相のスイッチングパターンは、所定のスイッチング周期を有しており、前記制御手段は、各スイッチング周期内で、少なくとも２つの相がＯＦＦする期間を導入することが望ましい。
　また、本発明の好ましい態様によれば、前記制御手段は、１相のスイッチングパターンに０電圧を挿入することが望ましい。
　本発明にかかる３相整流器によれば、３相交流電源から供給される３相交流電力を直流電力に変換する３相整流器において、前記３相交流電力を直流電力に整流する全波整流回路と、前記３相交流電源から前記全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路と、前記３相交流電源の各相の電圧を検出して、各相の検出電圧に基づいて、前記双方向スイッチ回路をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、前記双方向スイッチ回路をスイッチング制御する制御手段と、を備えているので、容量の小さいコンデンサやリアクトルを使用した場合でも、直流電圧の脈動や入力電流の高調波を低減することが可能な３相整流器を提供することが可能になるという効果を奏する。
図１は、本実施の形態にかかる降圧型の３相整流器を適用した電力変換装置の一構成例を示す図である。 図２は、双方向スイッチ回路の１つの相のスイッチの構成例を示す回路図である。 図３は、スイッチングパターン発生器の構成例を示すブロック図である。 図４は、スイッチングパターン発生器でスイッチングパターンを生成する場合に使用される鋸歯状波１、２の波形例を示す図である。 図５は、図３のパターン信号発生器の構成例を示す回路図である。 図６は、図３の相電圧判別器の構成例を示す図である。 図７は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の各区間を説明するための図である。 図８は、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図９は、図１の回路の直流電圧および直流電流のシミュレーション結果を示す図である。 図１０は、双方向スイッチ回路の他の構成例を示す回路図である。 図１１－１は、モードＩ、ＩＩにおける実施の形態１での、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１１－２は、モードＩＩＩ、ＩＶにおける実施の形態１での、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１１－３は、モードＶ、ＶＩにおける実施の形態１での、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１２は、実施の形態２に係るスイッチングパターン発生器の一例を示すブロック図である。 図１３は、鋸歯状波発生器で生成される鋸歯状波１、２の波形例を示す図である。 図１４は、相電圧判別器の構成例を示す図である。 図１５は、パターン信号発生器の構成例を示す図である。 図１６は、モードＩＩ、Ｖにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１７は、モードＩ、ＩＶにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１８は、モードＩＩＩ、ＶＩにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１９は、実施の形態１の回路構成において、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚとした場合のシミュレーション結果を示す図である。 図２０は、実施の形態１の回路構成において、入力コンデンサ＝９μＦ、スイッチング周波数＝５０ｋＨｚとした場合のシミュレーション結果を示す図である。 図２１は、実施の形態２の回路構成において、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚとした場合のシミュレーション結果を示す図である。 図２２は、双方向スイッチ回路の他の構成例を示す回路図である。
　１　３相交流電源
　２　直流リアクトル
　３　双方向スイッチ回路
　４　全波整流回路
　５　スイッチングパターン発生器
　６　駆動回路
　７　負荷
　８　３相リアクトル
　９　入力コンデンサ
　１１　パターン信号発生器
　１２　電圧設定器
　１３　相電圧判別器
　１４Ｒ～１４Ｔ、１５Ｒ～１５Ｔ　コンパレータ
　１６Ｒ～１６Ｔ、１７Ｒ～１７Ｔ、１８Ｒ～１８Ｔ　ＡＮＤ回路
　１９Ｒ～１９Ｔ　ＯＲ回路　
　５１　パターン信号発生器
　５２　相電圧判別器
　５３　直流電圧設定器
　５４　鋸歯状波発生器
　５５－１～５５－３　コンパレータ
　５６－１，５６－２　ＮＯＴ回路
　５７－１，５７－２　ＯＲ回路　５７－１，５７－２と、ＯＲ回路５７－１，５７－２
　５８－１，５８－２　ＮＯＴ回路
　５９－１，５９－２　ＡＮＤ回路
　６０Ｒ～６０Ｔ　ＡＮＤ回路
　６０Ｓ～６０Ｔ　ＯＲ回路
　６１～６１Ｔ　ＮＡＮＤ回路
　６２Ｒ～６２Ｔ　ＡＮＤ回路
　６３Ｒ～６３Ｔ　Ｒ回路
　６１　ＡＮＤ回路
　以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
（実施の形態１）
［３相整流器の構成例］
　図１は、実施の形態１にかかる降圧型の３相整流器を適用した電力変換装置の一構成例を示す図である。本実施の形態の電力変換装置は、図１に示すように、Ｒ，Ｓ，Ｔ相電圧を発生させる３相交流電源１と、３相交流電源１の出力側に接続された３相リアクトル８および入力コンデンサ９と、３相電圧を直流電圧に整流する、６つのダイオードを備えた全波整流回路４と、全波整流回路４の各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路３と、３相の相電圧を検出して、双方向スイッチ回路３のスイッチングパターンを生成するスイッチングパターン発生器５と、スイッチングパターン発生器５で生成されたスイッチングパターンに基づいて、双方向スイッチ回路３のスイッチング素子をスイッチング制御する駆動回路６と、全波整流回路４の出力側に接続された直流リアクトル２およびコンデンサ１０と、コンデンサ１０に並列に接続され、直流電力が供給される負荷７とを備えている。
　上記構成において、スイッチングパターン発生器５および駆動回路６は、３相交流電源３の各相の電圧を検出して、各相の検出電圧に基づいて、双方向スイッチ回路３をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、双方向スイッチ回路３をスイッチング制御する制御手段として機能する。　　　
　図２は、双方向スイッチ回路３の１つの相のスイッチの構成例を示す回路図である。同図に示す双方向スイッチ回路３は、ダイオードとＩＧＢＴ等のスイッチング素子とで構成される公知の回路であるので、その詳細な説明は省略する。
（スイッチングパターン発生器の構成例）
　図３は、スイッチングパターン発生器５の一例を示すブロック図である。図４は、スイッチングパターン発生器５でスイッチングパターンを生成する場合に使用される鋸歯状波１、２の波形例を示す図である。図５は、スイッチングパターン発生器５のパターン信号発生器１１の構成例を示す回路図である。図６は、スイッチングパターン発生器５の相電圧判別器１３の構成例を示す図である。
　スイッチングパターン発生器５は、直流電圧の脈動と入力電流の高調波を抑制するために、以下に説明するような、相双方向スイッチ回路３のスイッチングパターン（Ｒ，Ｓ，Ｔ相パルス）を生成する。スイッチングパターン発生器５は、スイッチング周期の立ち上がり等の所定のタイミングで、３相交流電源１の各相の電圧の最大電位相、中間電位相、および最小電位相をそれぞれ検出し、最大電位相および最小電位相の場合は、それぞれの電位に比例する時間ＯＮとなり、かつ、スイッチング周期Ｔ内で少なくとも一方がＯＮとなるスイッチングパターンを生成し、また、中間電位相の場合は、常にＯＮとなるスイッチングパターンを生成する（後述する図８参照）。なお、スイッチング周期Ｔは、電源周波数（例えば、５０Ｈｚ）に対して十分短い周期（例えば、１／１００ｋＨｚ＝１０μsec）に決定する。
　スイッチングパターン発生器５は、図３に示すように、パターン信号発生器１１と、電圧設定器１２と、相電圧判別器１３と、コンパレータ１４Ｒ～Ｔと，コンパレータ１５Ｒ～Ｔと、ＡＮＤ回路１６Ｒ～Ｔと、ＡＮＤ回路１７Ｒ～Ｔと、ＡＮＤ回路１８Ｒ～Ｔと、ＯＲ回路１９Ｒ～Ｔとを備えている。
　電圧設定器１２は、パターン信号発生器１１に、直流電圧設定値（降圧したい目標の電圧）に応じて決定した直流電圧設定ゲインｋ（但し、ｋ＝０．５～１）を設定する。
　パターン信号発生器１１は、Ｒ，Ｓ、Ｔ相電圧ａ、ｂ、ｃを－１～＋１にそれぞれ規格化した後、電圧設定器１２から入力される直流電圧設定ゲインｋ（０．５～１）との積を演算して、Ｒ相，Ｓ相、Ｔ相制御電圧ｋａ、ｋｂ、ｋｃとして出力する。
　相電圧判別器１３は、Ｒ，Ｓ，Ｔ相電圧ａ，ｂ，ｃを比較して、いずれの相電圧が最大、最小、中間かを判別し、Ｒ，Ｓ，Ｔ相の最大判定信号（最大の場合「１」、最大でない場合「０」）、最小判定信号（最小の場合「１」、最小でない場合「０」）、中間判定信号（中間の場合「１」、中間でない場合「０」）をそれぞれ出力する。
　コンパレータ１４Ｒ～Ｔは、Ｒ相、Ｓ相、Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと鋸歯状波１（図４参照）とをそれぞれ比較して、比較信号を出力する。コンパレータ１５Ｒ～Ｔは、Ｒ相、Ｓ相、Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと鋸歯状波２（図４参照）とをそれぞれ比較して、比較信号を出力する。ＡＮＤ回路１６Ｒ～Ｔは、コンパレータ１４Ｒ～Ｔの比較信号とＲ、Ｓ、Ｔ相最大判定信号とのＡＮＤ演算をそれぞれ行う。ＡＮＤ回路１７Ｒ～Ｔは、コンパレータ１５Ｒ～Ｔの比較信号とＲ、Ｓ、Ｔ相最小判定信号とのＡＮＤ演算をそれぞれ行う。ＡＮＤ回路１８Ｒ～Ｔは、固定値「１」とＲ、Ｓ、Ｔ相中間判定信号とのＡＮＤ演算をそれぞれ行う。ＯＲ回路１９Ｒ～Ｔは、ＡＮＤ回路１６Ｒ～１８Ｒの出力、ＡＮＤ回路１６Ｓ～１８Ｓの出力、ＡＮＤ回路１６Ｔ～１８Ｔの出力をそれぞれＯＲ演算して最終のＲ、Ｓ、Ｔ相パルス（スイッチングパターン）として駆動回路６に出力する。
　Ｒ相に関する動作を説明する。コンパレータ１４Ｒは、パターン信号発生器１１から入力されるＲ相制御電圧ｋａと鋸歯状波１とを比較し、比較信号（Ｒ相制御電圧ｋａ＞鋸歯状波１の場合に「１」、Ｒ相制御電圧ｋａ≦鋸歯状波１の場合に「０」）をＡＮＤ回路１６Ｒに出力する。ＡＮＤ回路１６Ｒは、コンパレータ１４Ｒから入力される比較信号と、Ｒ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。
　コンパレータ１５Ｒは、鋸歯状波２とパターン信号発生器１１から入力されるＲ相制御電圧ｋａとを比較し、比較信号（鋸歯状波２＞Ｒ相制御電圧ｋａの場合に「１」、鋸歯状波２≦Ｒ相制御電圧ｋａの場合に「０」）をＡＮＤ回路１７Ｒに出力する。ＡＮＤ回路１７Ｒは、コンパレータ１５Ｒから入力される比較信号と、Ｒ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。
　ＡＮＤ回路１８Ｒは、固定信号「１」とＲ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。ＯＲ回路１９Ｒは、ＡＮＤ回路１６Ｒ～１８Ｒの出力をＯＲ演算して最終のＲ相パルスとして出力する。
　Ｓ相に関する動作を説明する。コンパレータ１４Ｓは、パターン信号発生器１１から入力されるＳ相制御電圧ｋｂと鋸歯状波１とを比較し、比較信号（Ｓ相制御電圧ｋｂ＞鋸歯状波１の場合に「１」、Ｓ相制御電圧ｋａ≦鋸歯状波１の場合に「０」）をＡＮＤ回路１６Ｓに出力する。ＡＮＤ回路１６Ｓは、コンパレータ１４Ｓから入力される比較信号と、Ｓ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。
　コンパレータ１５Ｓは、鋸歯状波２とパターン信号発生器１１から入力されるＳ相制御電圧ｋｂとを比較し、比較信号（鋸歯状波２＞Ｓ相制御電圧ｋｂの場合に「１」、鋸歯状波２≦Ｓ相制御電圧ｋｂの場合に「０」）をＡＮＤ回路１７Ｓに出力する。ＡＮＤ回路１７Ｓは、コンパレータ１５Ｓから入力される比較信号と、Ｓ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。
　ＡＮＤ回路１８Ｓは、固定信号「１」とＳ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。ＯＲ回路１９Ｓは、ＡＮＤ回路１６Ｓ～１８Ｓの出力をＯＲ演算して最終のＳ相パルスとして出力する。
　Ｔ相に関する動作を説明する。コンパレータ１４Ｔは、パターン信号発生器１１から入力されるＴ相制御電圧ｋｃと鋸歯状波１とを比較し、比較信号（Ｔ相制御電圧ｋｃ＞鋸歯状波１の場合に「１」、Ｔ相制御電圧ｋｃ≦鋸歯状波１の場合に「０」）をＡＮＤ回路１６Ｔに出力する。ＡＮＤ回路１６Ｔは、コンパレータ１４Ｔから入力される比較信号と、Ｔ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。
　コンパレータ１５Ｔは、鋸歯状波２とパターン信号発生器１１から入力されるＴ相制御電圧ｋｃとを比較し、比較信号（鋸歯状波２＞Ｓ相制御電圧ｋｃの場合に「１」、鋸歯状波２≦Ｔ相制御電圧ｋｃの場合に「０」）をＡＮＤ回路１７Ｔに出力する。ＡＮＤ回路１７Ｔは、コンパレータ１５Ｔから入力される比較信号と、Ｔ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。
　ＡＮＤ回路１８Ｔは、固定信号「１」とＴ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。ＯＲ回路１９Ｔは、ＡＮＤ回路１６Ｔ～１８Ｔの出力をＯＲ演算して最終のＴ相パルスとして出力する。
　パターン信号発生器１１は、図５に示すように、Ｒ，Ｓ，Ｔ相電圧ａ，ｂ，ｃと電圧設定器１２から出力される直流電圧制御ゲインｋとをそれぞれ乗算して、Ｒ相，Ｓ相，Ｔ相制御パターンｋａ、ｋｂ、ｋｃをそれぞれ出力する乗算器３０Ｒ、３０Ｓ、３０Ｔを備えている。
　相電圧判別器１３は、図６に示すように、コンパレータ４０Ｒ、４０Ｓ、４０Ｔと、ＡＮＤ回路４１Ｒ、４１Ｓ、４１Ｔと、ＡＮＤ回路４２Ｒ、４２Ｓ、４２Ｔと、ＮＯＲ回路４３Ｒ、４３Ｓ、４３Ｔとを備えている。
　コンパレータ４０Ｒは、Ｒ相電圧ａとＳ相電圧ｂとを比較して、比較信号（Ｒ相電圧ａ＞Ｓ相電圧ｂの場合に「１」、Ｒ相電圧ａ≦Ｓ相電圧ｂの場合に「０」）をＡＮＤ回路４１Ｒ、４２Ｓ、４１Ｔ、４２Ｔに出力する。コンパレータ４０Ｓは、Ｓ相電圧ｂとＴ相電圧ｃとを比較して、比較信号（Ｓ相電圧ｂ＞Ｔ相電圧ｃの場合に「１」、Ｒ相電圧ａ≦Ｔ相電圧ｃの場合に「０」）をＡＮＤ回路４１Ｒ、４２Ｒ、４１Ｓ、４２Ｔに出力する。コンパレータ４０Ｔは、Ｔ相電圧ｃとＲ相電圧ａとを比較して、比較信号（Ｔ相電圧ｃ＞Ｒ相電圧ａの場合に「１」、Ｔ相電圧ｃ≦Ｒ相電圧ａの場合に「０」）をＡＮＤ回路４２Ｒ、４１Ｓ、４２Ｓ、４１Ｔに出力する。
　ＡＮＤ回路４１Ｒは、コンパレータ４０Ｒの比較信号とコンパレータ４０Ｓの比較信号とのＡＮＤ演算結果をＲ相最大判定信号として出力する。ＡＮＤ回路４２Ｒは、コンパレータ４０Ｓの比較信号とコンパレータ４０Ｔの比較信号とのＡＮＤ演算結果をＲ相最小判定信号として出力する。ＡＮＤ回路４１Ｓは、コンパレータ４０Ｓの比較信号とコンパレータ４０Ｔの比較信号とのＡＮＤ演算結果をＳ相最大判定信号として出力する。ＡＮＤ回路４２Ｓは、コンパレータ４０Ｔの比較信号とコンパレータ４０Ｒの比較信号とのＡＮＤ演算結果をＳ相最小判定信号として出力する。ＡＮＤ回路４１Ｔは、コンパレータ４０Ｔの比較信号とコンパレータ４０Ｒの比較信号とのＡＮＤ演算結果をＴ相最大判定信号として出力する。ＡＮＤ回路４２Ｔは、コンパレータ４０Ｒの比較信号とコンパレータ４０Ｓの比較信号とのＡＮＤ演算結果をＴ相最小判定信号として出力する。
　ＮＯＲ回路４３Ｒは、Ｒ相最大判定信号とＲ相最小判定信号とのＮＯＲ演算結果をＲ相中間判定信号として出力する。ＮＯＲ回路４３Ｓは、Ｓ相最大判定信号とＳ相最小判定信号とのＮＯＲ演算結果をＳ相中間判定信号として出力する。ＮＯＲ回路４３Ｔは、Ｔ相最大判定信号とＴ相最小判定信号とのＮＯＲ演算結果をＴ相中間判定信号として出力する。
［実施の形態１による直流電圧の脈動と入力電流の高調波の低減原理］
　つぎに、本実施の形態での直流電圧の脈動と入力電流の高調波を低減する原理を説明する。本実施の形態では、スイッチングパターン発生器５および駆動回路６によって、双方向スイッチ回路３を以下のようにスイッチングすることで、直流電圧の脈動と入力電流の高調波を低減している。図７は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の各区間を説明するための図である。図８は、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルス（スイッチングパターン）の一例を示す図である。
　まず、直流電圧について説明する。図７において、３相交流電圧は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の大小関係により、モード（区間）Ｉ～ＶＩの６つに区分する。Ｒ＞Ｔ＞ＳをモードＩ、Ｒ＞Ｓ＞ＴをモードＩＩ、Ｓ＞Ｒ＞ＴをモードＩＩＩ、Ｓ＞Ｔ＞ＲをモードＩＶ、Ｔ＞Ｓ＞ＲをモードＶ、Ｔ＞Ｒ＞ＳをモードＶＩに区分する。
　ここでは、区間ＩＩのＲ相最大、Ｓ相中間、Ｔ相最小の場合について説明する。Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃは、上述したように、相電圧を「－１」と「１」の間で規格化したものである。直流電圧設定ゲインｋは、上述したように、電圧設定器１２において直流電圧設定値に応じて決定されるゲインで、０．５～１の間の定数となる。直流電圧設定ゲインｋは、パターン信号発生器１１において、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃに乗算され、乗算されたＲ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃは、鋸歯状波１、２と切り合いする波形となる（図８参照）。
　図８において、Ｔはスイッチング周期、ｘはＲ相パルス幅、ｙはＳ相パルス幅、ｚはＴ相パルス幅を示している。区間１、２、３の直流電圧は、それぞれ、区間１電圧＝ＳＴ間電圧＝ｂ－ｃ、区間２電圧＝ＲＴ間電圧＝ａ－ｃ、区間３電圧＝ＲＳ間電圧＝ａ－ｂとなる。区間１の幅は、Ｔ－ｘ、区間２の幅は、ｘ－（Ｔ－ｚ）＝ｘ＋ｚ－Ｔ、区間３の幅は、Ｔ－ｚである。一方、Ｒ相パルス幅ｘは、Ｔ：ｘ＝１：ｋａよりｘ＝ｋａＴ、Ｔ相パルス幅ｚは、Ｔ：ｚ＝１：－ｋｃよりｚ＝－ｋｃＴである。よって、区間１の幅は、Ｔ－ｘ＝Ｔ－ｋａＴ＝Ｔ（１－ｋａ）、区間３の幅は、Ｔ－ｚ＝Ｔ－（－ｋｃＴ）＝Ｔ（１＋ｋｃ）、区間２の幅は、ｘ＋ｚ－Ｔ＝ｋａＴ＋（－ｋｃＴ）－Ｔ＝Ｔ（ｋａ－ｋｃ－１）となる。
　スイッチング周期Ｔの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Ｔで除して、以下のように表すことができる。
　スイッチング周期Ｔの電圧の平均＝｛（ｂ－ｃ）×Ｔ×（１－ｋａ）＋（ａ－ｃ）×Ｔ×（ｋａ－ｋｃ－１）＋（ａ－ｂ）×Ｔ×（１＋ｋｃ）｝／Ｔ
　　　　　　　　　　　　　　　　＝ｋ（ａ２＋ｃ２）－ｋｂ（ａ＋ｃ）
　　　　　　　　　　　　　　　ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
　　　　　　　　　　　　　　　＝ｋ（ａ２＋ｂ２＋ｃ２）
　　　　　　　　　　　　　　　さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より
　　　　　　　　　　　　　　　　＝ｋ×３／２
　なお、上記スイッチング周期Ｔの電圧の平均は、相電圧に基づいて表されている。
　従って、直流電圧のスイッチング区間の平均値は一定となり、直流電圧設定ゲインｋ×３／２となり、鋸歯状波１，２と比較する直流電圧設定ゲインｋに比例する。このため、直流電圧設定ゲインｋを選定することで、降圧して得られる直流電圧の大きさを制御できる。ここで、Ｒ相パルスとＴ相パルスがスイッチング周期Ｔの中で両方ＯＮするために、直流電圧設定ゲインｋの最小値は０．５であり、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃが鋸歯状波１、２を越えないために、直流電圧設定ゲインｋの最大値は、１となる。したがって、ｋの設定可能範囲は、０．５～１の範囲内である。
　つぎに、入力電流について説明する。Ｒ相の入力電流は、Ｒ相制御電圧ｋａの時間に比例する正の電流が流れる。Ｔ相の入力電流は、Ｔ相制御電圧ｋｃの絶対値｜ｋｃ｜に比例する負の電流、すなわち、Ｔ相制御電圧ｋｃに比例する電流が流れる。Ｓ相の入力電流は、区間１＝Ｔ×（１－ｋａ）で正の電流が流れ、区間３＝Ｔ×（１＋ｋｃ）で負の電流が流れる。従って、流れる正の電流は、Ｔ×（１－ｋａ）－Ｔ×（１＋ｋｃ）＝Ｔ×（－ｋａ－ｋｃ）＝Ｔ×ｋ×（－ａ－ｃ）＝Ｔ×ｋ×ｂとなり、スイッチング周期Ｔの平均をＴで除するとＳ相制御電圧ｋｂとなる。このように、Ｒ相、Ｓ相、Ｔ相の電流は、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃに比例する電流が流れることになり、入力の電圧に比例する電流が平均的に流れることになる。
　本スイッチングによる直流電圧と入力電流をまとめると次のようになる。
（１）スイッチング周期Ｔにおける直流電圧の平均値は、降圧された一定の電圧値となる。
（２）スイッチング周期Ｔにおける入力電流の平均値は、入力の電圧比に分配される。
　つぎに、入力電流が正弦波になることを説明する。３相交流電圧のＲ相電圧をＶｓｉｎ（ωｔ）、Ｓ相電圧をＶｓｉｎ（ωｔ＋１２０）、Ｔ相電圧をＶｓｉｎ（ωｔ＋２４０）とする。上記（２）より、入力電流は、Ｒ相電流をＩ（ｔ）ｓｉｎ（ωｔ）、Ｓ相電流をＩ（ｔ）ｓｉｎ（ωｔ＋１２０）、Ｔ相電流をＩ（ｔ）ｓｉｎ（ωｔ＋２４０）と一般化して書くことができる。但し、Ｉ（ｔ）は入力電流の振幅である。
　この時の入力電力Ｐは、以下のように表すことができる。
　Ｐ＝Ｖｓｉｎ（ωｔ）×Ｉ（ｔ）ｓｉｎ（ωｔ）＋Ｖｓｉｎ（ωｔ＋１２０）×Ｉ（ｔ）ｓｉｎ（ωｔ＋１２０）Ｖｓｉｎ（ωｔ＋２４０）＋Ｉ（ｔ）ｓｉｎ（ωｔ＋２４０）　　＝Ｖ×Ｉ（ｔ）ｓｉｎ２（ωｔ）＋Ｖ×Ｉ（ｔ）ｓｉｎ２（ωｔ＋１２０）＋Ｖ×Ｉ（ｔ）ｓｉｎ２（ωｔ＋２４０）
　　＝Ｖ×Ｉ（ｔ）｛ｓｉｎ２（ωｔ）＋ｓｉｎ２（ωｔ＋１２０）＋ｓｉｎ２（ωｔ＋２４０）｝
　｛　｝内を計算すると、｛　｝内は、定数３／２であるので、
　Ｐ＝Ｖ×Ｉ（ｔ）×３／２を変形して、Ｉ（ｔ）＝Ｐ／Ｖ×２／３
　ここで、Ｐが一定の場合、Ｖは一定であるので、Ｉ（ｔ）は、時間に依存しない一定値となる。即ち、入力電流は、正弦波である。
（３）上記（２）の条件の下で、電力が一定である場合、入力電流は正弦波となる。
　上記図１の回路において、スイッチングパターン発生器５および駆動回路６で上記のスイッチングを行い、スイッチング周期Ｔ内での直流電圧の変動を除去する直流リアクトル２を全波整流器４の出力側に接続したため、直流電圧は、上記（１）より一定となる。一般的に、負荷は、短時間（１００ｍｓｅｃ程度）では、一定電力とみなすことができる。スイッチング周期Ｔ内での入力電流変動を除去する入力コンデンサ９を双方向スイッチ回路３の入力側に接続することで、上記（３）より、入力電流は、正弦波となる。
［シミュレーション］
　図９を参照して、本実施の形態による直流電圧および直流電流のシミュレーション結果について説明する。図９は、上記図１の回路の直流電圧および直流電流のシミュレーション結果を示している。図１の回路において、直流入力電圧３相＝２００Ｖ（線間電圧）、負荷７として負荷抵抗＝２０Ω、入力の３相リアクトル８として系統のリアクタンスを考慮して１００μＨ、入力コンデンサ９＝３μＦ／相、コンデンサ１０＝２μＦ、直流リアクトル２＝２ｍＨ、スイッチング周波数５０ｋＨｚ、直流電圧設定ゲインｋ＝０．９の条件でシミュレーションを行った。３相電圧の全波整流のリップルの下限の電圧（直流電圧として取り出せる最大の電圧）は２００×２１／２×（３１／２／２）＝２４５Ｖであるのに対し、図９に示すように、本実施の形態では、直流電圧は、約ＤＣ２２０Ｖで一定で理論通りであり、降圧されており、また、直流電流も一定となっており、入力電流もスイッチングに伴う変動はあるものの正弦波状になっている。なお、上記シミュレーションは、線間電圧に基づいており、直流電圧と直流電流はそれぞれ負荷１０の両端の電圧と負荷１０に流入する電流である。
　このように、実施の形態１の回路構成およびスイッチング方式（直流電圧に応じた固定パルスパターンを発生させる方法）によって、入力電流をその高調波を低減した正弦波とし、直流電圧を一定にすることが確認された。入力コンデンサ９と直流リアクトル２は、スイッチング周期Ｔ内でのリップル電流・電圧を除去する目的であるため、極めて小さな容量にすることができ、スイッチング周波数Ｔを大きくするに従ってさらに容量を小さくすることが可能となる。
　負荷７にインダクタンスが直列にあり、直流電圧を一定にする機能がある場合は、図１の直流リアクトル２の省略が可能である。また、直流出力にインバータが接続され、キャリアに依存するリップル電流がある場合は、リップルを除去するコンデンサ１０を実装すればよい。入力系統インピーダンスが低く、スイッチング周期Ｔ内での直流電流変動が、入力系統に漏れる場合は、入力側に３相リアクトル８を接続すればよい。したがって、本実施の形態では、３相リアクトル８およびコンデンサ１０は、任意の構成要素である。つまり、これらのコンデンサ、リアクトルは、従来必要とされていた電源周波数に依存する
リップルの平滑には無関係である。
　以上説明したように、実施の形態１によれば、３相交流電力を直流電力に整流する全波整流回路４と、３相交流電源１から全波整流回路４への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路３と、３相交流電源の各相の電圧を検出して、各相の検出電圧に基づいて、双方向スイッチ回路３をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、双方向スイッチ回路３をスイッチング制御する制御手段（スイッチングパターン発生器５および駆動回路６）とを備えているので、容量の小さいコンデンサやリアクトルを使用した場合でも、直流電圧の脈動や入力電流の高調波を低減することが可能な３相整流器を提供することが可能になる。
　また、実施の形態１によれば、各相のスイッチングパターンは、所定のスイッチング周期を有しており、制御手段は、３相電源の各相の電圧の最大電位相、中間電位相、および最小電位相を検出し、最大電位相および最小電位相の場合は、それぞれの電位に比例する時間ＯＮとなり、かつ、スイッチング周期内で少なくとも一方はＯＮとなるスイッチングパターンを生成し、また、中間電位相の場合は、常にＯＮとなるスイッチングパターンを生成することとしたので、入力電流の高調波を低減した正弦波とし、直流電圧を一定にすることが可能となる。
　付言すると、実施の形態１によれば、従来は、電源周波数（例えば５０Ｈｚ）を対象に、エネルギー蓄積要素として大容量のリアクトル（例えば、数＋ｍＨ）やコンデンサ（例えば、数百μＦ）を必要としたものを、スイッチング周波数（例えば１００ｋＨｚ）を対象とするエネルギー蓄積要素にすることができる。すなわち、リアクトルやコンデンサの容量はスイッチング周波数のみに依存し入力周波数成分に依存しないため、極めて小容量にすることが可能となる。また、従来のＰＦＣやＰＷＭコンバータでは、直流電圧を検出し、入力電流を制御する必要があったが、これを不要とすることが可能となる。また、ＰＦＣやＰＷＭコンバータは、昇圧機能のみであり、４００Ｖ入力系では、直流中間回路の電圧が高く、負荷の耐圧も大きくする必要があったが、本実施の形態によれば、降圧であるため、耐圧の低い安価な部品の使用が可能となる。
　なお、本発明は上記実施の形態に限られるものではなく、双方向スイッチ回路３として、図１０に示す回路を、図１のイ～チに接続することにより、同様に機能させることが可能である。また、本実施の形態では、スイッチングパターンを生成するために、鋸歯状波を使用した場合を説明したが、これに限られるものではなく、最大電圧相と最小電圧相に対する制約を満足させるものであればよく、例えば、三角波等のキャリア波形を用いることにしてもよい。
（実施の形態２）
　図１１－１～図２２を参照して、実施の形態２に係る三相整流器について説明する。上記実施の形態１の３相整流器によれば、容量の小さいコンデンサやリアクトルを使用した場合でも、直流電圧の脈動や入力電流の高調波を低減することが可能となる。本願出願人は、より容量の小さいコンデンサやリアクトルを使用した場合でも、直流電圧の脈動や入力電流の高調波を低減するために、上記実施の形態１の改善点を検討した。
　上記実施の形態１では、図３に示す電圧設定器１２のゲインｋを１より小さい値にすることで、中間電位相（以下「中間相」と称する）と最大電位相（以下、「最大相」と称する）との導通時間、および中間相と最小電位相（以下「最小相」と称する）との導通時間の両方を広げて（最大相と最小相との同通時間を狭めて）、電圧を降圧している。しかしながら、ゲインｋを小さい値にすると、図７のモードの切り替わり目付近で、入力電流にスパイク状の波形が現れ、高調波電流が大きくなる場合がある。以下にその理由（１）、（２）を説明する。図１１－１～図１１－３は、図７の各モードＩ～ＶＩにおける実施の形態１での、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波１、２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。
（１）ゲインｋを小さくすると、中間相の導通幅が広がってしまうので、中間相の電流の流入および流出量が大きくなり、中間相の入力コンデンサの電圧変動が増加する。中間相の電圧変動が大きくなり最大相や最小相の電圧との逆転が起きると、中間相が中間の電位でなくなるため、最大相から中間相へ、または、中間相から最小相へ電流が流れなくなる。この現象が、図１９に示すような、中間相と最大相、最小相との切り替わり時付近でのスパイク状の電流波形の原因となる。
（２）図１１－１～図１１－３に示すように、モードＩ～ＶＩでの区間電圧のＲ、Ｓ、Ｔパルスの順序がそれぞれ不規則となっている。例えば、区間１電圧はモードＩＩではＳＴ間電圧であるが、モードＩＩＩではＲＴ間電圧となる。パルス順序が不規則であると、入力コンデンサの充放電がアンバランスとなり、図１９に示すような、スパイク状の電流波形が発生する原因となる。
　これに対して、実施の形態１の図３において、（１）電圧設定器１２のゲインｋを高くし、（２）キャリア周波数（スイッチング周波数）を高くし、（３）入力コンデンサを大きくすることで、この問題を解決することができる。しかしながら、（１）ｋを高くすることは、直流電圧の降圧範囲を限定することになり、（２）コンデンサを大きくすることは、コストを大きくすることになり、（３）周波数を高くすることは、スイッチングロスを増加させることになるという問題がある。
　そこで、実施の形態２では、以下の指針で実施の形態１で問題となる点を解決している。
（１）全相（Ｒ相、Ｔ相、Ｓ相）の少なくとも２つの相で双方向スイッチ回路をＯＦＦにして、全相で電流が流れないスイッチング区間を設けることによって、降圧を行う（中間相の導通幅を広げずに電圧を降下する）。
（２）全モードＩ～ＶＩでの区間電圧のパルス順序を規則的（全モードで同一の相は、同一の規則性のあるスイッチングパターン）とすることによって、入力コンデンサを規則的に充放電させる。
　上記（１）により、中間相の導通幅を広げずに直流電圧を降下できるので、中間相の入力コンデンサの電圧変動を増加させないことができる。上記（２）により、各モードＩ～ＶＩでの区間電圧のパルス順序を規則的にすることで、各相の入力コンデンサの充放電をバランスさせることができる。これらにより、スイッチング周波数を高くしないで、入力コンデンサの充放電時のスパイク状の電流波形を防止することが可能となる。また、中間相の入力コンデンサの電圧変動が増加しないので、容量の小さい入力コンデンサを用いることが可能となる。
　実施の形態２にかかる降圧型の３相整流器を適用した電力変換装置の全体構成は、図１と同様である。
（スイッチングパターン発生器の構成例）
　図１２は、図１のスイッチングパターン発生器５の一例を示すブロック図である。図１３は、スイッチングパターン発生器５でスイッチングパターンを生成する場合に使用される鋸歯状波１、２の波形例を示す図である。図１４は、スイッチングパターン発生器５の相電圧判別器５２の構成例を示す図である。図１５は、スイッチングパターン発生器５のパターン信号発生器５１の構成例を示す回路図である。
　本実施の形態のスイッチングパターン発生器５は、上記指針に基づいて図１６～図１８に示すようなスイッチングパターン（Ｒ，Ｓ，Ｔ相パルス）を生成する。スイッチングパターン発生器５は、スイッチング周期の立ち上がり等の所定のタイミングで３相交流電源１のどの相が中間電位相かを検出し、検出結果に応じて発生させた変調波形と鋸歯状波によってスイッチングパターンのＯＮ／ＯＦＦのタイミングを得て、スイッチングパターンを生成する。スイッチングパターン発生器５は、図１２に示すように、パターン信号発生器５１と、相電圧判別器５２と、直流電圧設定器５３と、鋸歯状波発生器５４と、コンパレータ５５－１～５５－３と、ＮＯＴ回路５６－１，５６－２と、ＯＲ回路５７－１，５７－２と、ＮＯＴ回路５８－１，５８－２と、ＡＮＤ回路５９－１，５９－２と、ＡＮＤ回路６０Ｒ、６０Ｔと、ＯＲ回路６０Ｓと、ＮＡＮＤ回路６１Ｒ～６１Ｔと、ＡＮＤ回路６２Ｒ～６２Ｔと、ＯＲ回路６３Ｒ～６３Ｔと、ＡＮＤ回路６４とを備えている。
　パターン信号発生器５１は、全モードＩ～ＶＩでの区間電圧のパルス順序を規則的にするため、入力相電圧のピーク値を「１」に規格化したＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、Ｔ相電圧規格化信号ｃを演算して、変調波形１、変調波形２Ａ、変調波形２Ｂ、変調波形３を出力する。
　直流電圧設定器５３は、鋸歯状波発生器５４に、直流電圧設定ゲインｋ（但し、ｋ≦１）を設定する。鋸歯状波発生器５４は、鋸歯状波１および鋸歯状波２を出力する。相電圧判別器５２は、入力されるＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、およびＴ相電圧規格化信号ｃの電位を比較し、Ｒ相中間、Ｓ相中間、Ｔ相中間を判別して、中間判定信号（中間の場合「１」、中間でない場合「０」）をそれぞれ出力する。具体的には、Ｓ相中間の場合、変調波形１、３を出力し、鋸歯状波１、２を出力する（図１６参照）。Ｔ相中間の場合、変調波形１、２Ａを出力し、鋸歯状波１を出力する（図１７参照）。Ｒ相中間の場合、変調波形３、２Ｂを出力し、鋸歯状波２を出力する（図１８参照）。このように、スイッチングパターン発生器５では、中間相がどの相かに応じてスイッチングパターンの生成方法を変える。これにより、全モードで同一の相のスイッチングパターンに同一の規則性を持たせる。
　コンパレータ５５－１で変調波形１と鋸歯状波１とが比較された比較信号と、Ｒ相中間信号をＮＯＴ回路５８－１でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＲでＡＮＤ演算され、Ｒ相非中間時パルスとして出力される。
　コンパレータ５５－３で変調波形２Ｂと鋸歯状波２とが比較された比較信号と、Ｔ相中間信号をＮＯＴ回路５８－２でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＴでＡＮＤ演算され、Ｔ相非中間時パルスとして出力される。
　コンパレータ５５－２Ａで変調波形２Ａと鋸歯状波１を比較された比較信号と、コンパレータ５５－１の比較信号をＮＯＴ回路５６－１でＮＯＴ演算された出力とが、ＯＲ回路５７－１でＯＲ演算される。コンパレータ５５－２Ｂで変調波形２Ｂと鋸歯状波２を比較した比較信号と、コンパレータ５５－３の比較出力をＮＯＴ回路５６－２でＮＯＴ演算した出力とが、ＯＲ回路５７－２でＯＲ演算される。
　ＯＲ回路５７－１のＯＲ演算した出力とＴ相中間信号とをＡＮＤ回路５９－１でＡＮＤ演算した出力と、ＯＲ回路５７－２のＯＲ演算した出力とＲ相中間信号とをＡＮＤ回路５９－２でＡＮＤ演算した出力とが、ＯＲ回路６０ＳでＯＲ演算され、Ｓ相非中間時パルス２７が出力される。
　ＮＡＮＤ回路６１ＲでＳ相非中間時パルスとＴ相非中間時パルスとをＮＡＮＤ演算した出力と、Ｒ相中間信号とが、ＡＮＤ回路６２ＲでＡＮＤ演算され、Ｒ相中間時パルスが出力される。
　ＮＡＮＤ回路６１ＳでＲ相非中間時パルスとＴ相非中間時パルスがＮＡＮＤ演算された出力と、Ｓ相中間信号とが、ＡＮＤ回路６２ＳでＡＮＤ演算され、Ｓ相中間時パルスとして出力される。
　ＮＡＮＤ回路６１ＴでＲ相非中間時パルスとＳ相非中間時パルスがＮＡＮＤ演算された出力と、Ｔ相中間信号とが、ＡＮＤ回路６２ＴでＡＮＤ演算され、Ｔ相中間時パルスとして出力される。
　コンパレータ６５では、鋸歯状波１と「０」入力が比較され、比較信号が０電圧挿入信号として出力される。
　ＯＲ回路６３ＲでＲ相非中間時パルスとＲ相中間時パルスとがＯＲ演算された出力と、０電圧挿入信号とが、ＡＮＤ回路６４でＡＮＤ演算され、Ｒ相パルスとして出力される。これにより、Ｒ相パルスに、双方向スイッチをＯＦＦするスイッチングパターン（区間４）が導入される。
　ＯＲ回路６３Ｔでは、Ｔ相非中間時パルスとＴ相中間時パルスがＯＲ演算され、Ｔ相パルスとして出力される。かかるＴ相パルスは、ＯＲ回路６３Ｔの出力が、０電圧挿入信号期間時に「０」であるため、０電圧挿入信号との演算は行わない。
　ＯＲ回路６３Ｔでは、Ｓ相非中間時パルスとＳ相中間時パルスがＯＲ演算され、Ｓ相パルスが出力される。Ｒ相パルスとＴ相パルスが、０電圧挿入信号期間時に「０」となり、Ｓ相パルスがＯＮでも直流電圧は発生しない。Ｔ相のスイッチング回数を増加させないことを目的に、０電圧挿入信号との演算を行わないことにしている。
　鋸歯状波発生器５４は、図１３に示すように、直流電圧発生器５３の直流電圧設定ゲインｋに基づき、周期Ｔとした時、（時間軸ｋＴ、ゲイン軸０）と（時間軸０、ゲイン軸１）を結ぶ直線で鋸歯状波１を出力する。また、鋸歯状波発生器５４は、直流電圧設定ゲインｋに基づき、（時間軸０、ゲイン軸０）と（時間軸ｋＴ、ゲイン軸１）を結ぶ直線で鋸歯状波２を出力する。
　相電圧判別器５２は、図１４に示すように、コンパレータ７０Ｒ、７０Ｓ、７０Ｔと、ＡＮＤ回路７１Ｒ、７１Ｓ、７１Ｔと、ＡＮＤ回路７２Ｒ、７２Ｓ、７２Ｔと、ＮＯＲ回路７３Ｒ、７３Ｓ、７３Ｔとを備えている。
　コンパレータ７０Ｒは、Ｒ相電圧規格化信号ａとＳ相電圧規格化信号ｂとを比較して、比較信号（Ｒ相電圧規格化信号ａ＞Ｓ相電圧規格化信号ｂの場合に「１」、Ｒ相電圧規格化信号ａ≦Ｓ相電圧規格化信号ｂの場合に「０」）をＡＮＤ回路７１Ｒ、７２Ｓ、７１Ｔ、７２Ｔに出力する。コンパレータ７０Ｓは、Ｓ相電圧規格化信号ｂとＴ相電圧規格化信号ｃとを比較して、比較信号（Ｓ相電圧規格化信号ｂ＞Ｔ相電圧規格化信号ｃの場合に「１」、Ｓ相電圧規格化信号ｂ≦Ｔ相電圧規格化信号ｃの場合に「０」）をＡＮＤ回路７１Ｒ、７２Ｒ、７１Ｓ、７２Ｔに出力する。コンパレータ７０Ｔは、Ｔ相電圧規格化信号ｃとＲ相電圧規格化信号ａとを比較して、比較信号（Ｔ相電圧規格化信号ｃ＞Ｒ相電圧規格化信号ａの場合に「１」、Ｔ相電圧規格化信号ｃ≦Ｒ相電圧規格化信号ａの場合に「０」）をＡＮＤ回路７２Ｒ、７１Ｓ、７２Ｓ、７１Ｔに出力する。
　ＡＮＤ回路７１Ｒは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｒは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｓは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｓは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｔは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｔは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。
　ＮＯＲ回路７３Ｒは、ＡＮＤ回路７１Ｒの出力とＡＮＤ回路７２Ｒの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＲ相中間信号として出力する。ＮＯＲ回路７３Ｓは、ＡＮＤ回路７１Ｓの出力とＡＮＤ回路７２Ｓの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＳ相中間信号として出力する。ＮＯＲ回路７３Ｔは、ＡＮＤ回路７１Ｔの出力とＡＮＤ回路７２Ｔの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＴ相中間信号として出力する。
各変調波形を形成するパターン信号発生器５１は、図１５に示すように、絶対値回路８０Ｒ、８０Ｓ、８０Ｔと、３入力加算器８１－１，８１－２とを備えている。絶対値回路８０Ｒは、Ｒ相電圧規格化信号ａの絶対値｜ａ｜を演算し、変調波形１を出力する。絶対値回路８０Ｓは、Ｓ相電圧規格化信号ｂの絶対値｜ｂ｜を演算して出力する。絶対値回路８０Ｔは、Ｔ相電圧規格化信号ｃの絶対値｜ｃ｜を演算して変調波形３を出力する。
　３入力加算器８１－１は、変調波形１と、絶対値回路８０Ｓの出力と、定数－１とを加算して、変調波形２Ａを出力する。３入力加算器８１－２は、変調波長３と、絶対値回路８０Ｓの出力と、定数－１とを加算して、変調波形２Ｂを出力する。
［各モードＩ～ＶＩでのスイッチング動作による直流電圧・各相の電流］
　図１６～図１８を参照して、上記図７の各モードＩ～ＶＩでのスイッチング動作による直流電圧・各相の電流を説明する。モードＩとモードＩＶでは共にＴ相が中間相となり、モードＩＩとモードＶでは共にＳ相が中間相となり、モードＩＩＩとモードＶＩでは共にＲ相が中間相となるので、以下、モードＩ、ＩＩ、ＩＩＩについて説明する。図１６は、モードＩＩ、Ｖにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図１７は、モードＩ、ＩＶにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図１８は、モードＩＩＩ、ＶＩにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。
　図１６～図１８に示すように、全モードＩ～ＶＩにおいて、Ｒ相パルスは、ＯＦＦ→ＯＮ→ＯＦＦ、Ｓ相パルスは、ＯＮ→ＯＦＦ→ＯＮ、Ｔ相パルスは、ＯＮ→ＯＦＦとなっており、全モードＩ～ＶＩで同一の相は、ＯＮとＯＦＦの変化が規則的である同一の規則性のあるパターンとなっている。また、全モードＩ～ＶＩでＲ相パルスには、０電圧挿入信号が挿入される期間（区間４）が設けられており、この０電圧挿入信号が挿入された期間は、Ｒ相パルスに双方向スイッチ回路をＯＦＦするスイッチングパターンが挿入される。したがって、区間４では、３相のうち２相（Ｒ相とＴ相）がＯＦＦするので、全相で電流が流れないことになる。
（１）モードＩＩ
　まず、直流電圧について説明する。図１６において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ－ｃ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ａ－ｂ、整流器出力短絡電圧＝０となる。次に、各相パルスについて説明する。モードＩＩでは、Ｒ相が最大相、Ｔ相が最小相、Ｓ相が中間相となる。実施の形態１（図８）と同様に、最大相と最小相では、パルスはそれぞれの電位に比例する時間ＯＮとなる。したがって、Ｒ相のパルス幅ｘ＝ｋＴ｜ａ｜、Ｔ相のパルス幅ｚ＝ｋＴ｜ｃ｜となる。ここで、Ｒ相パルスがＯＮとなるタイミング（区間１）は、Ｒ相電圧｜ａ｜と鋸歯状波１との交点から求められる。また、Ｒ相パルスがＯＦＦとなるタイミング（区間１＋区間２＋区間３）は、鋸歯状波１とゲイン軸０との交点から求められる。これにより、Ｒ相パルスが得られる。一方、Ｔ相パルスがＯＦＦとなるタイミング（区間１＋区間２）は、Ｔ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。これにより、Ｔ相パルスが得られる。中間相パルスは、最大相又は最小相のパルスのどちらかがＯＦＦのときにＯＮする。したがって、Ｓ相パルスは、Ｒ相電圧｜ａ｜と鋸歯状波１との交点、およびＴ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。また、区間１、２、３、４の幅は、それぞれｋＴ×（１－｜ａ｜）、ｋＴ×（｜ａ｜＋｜ｃ｜－１）、ｋＴ×（１－｜ｃ｜）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Ｔで除して、以下のように表すことができる。スイッチング周期Ｔの直流電圧の平均＝｛（ｂ－ｃ）×ｋＴ×（１－ａ）＋（ａ－ｃ）×ｋＴ×（ａ－ｃ－１）＋（ａ－ｂ）×ｋＴ×（１＋ｃ）＋０×Ｔ×（１－ｋ）｝／Ｔ
　　　　　　　　　　　　　　　　　　＝ｋ｛ａ２＋ｃ２－ｂ（ａ＋ｃ）｝
　　　　　　　　ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
　　　　　　　　　　　　　　　　　　＝ｋ（ａ２＋ｂ２＋ｃ２）
　　　　　　　　さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より、
　　　　　　　　　　　　　　　　　　＝ｋ×３／２
　このように、ｋに比例する一定電圧となる。
　つぎに、入力電流について説明する。Ｒ相の入力電流は、Ｒ相電圧ａの時間に比例する正の電流が流れる。Ｔ相の入力電流は、Ｔ相の電圧の大きさ｜ｃ｜に比例する負の電流が流れる。Ｓ相の入力電流は、区間１で正の電流が流れ、区間３で負の電流が流れる。したがって、流れる電流は、ｋＴ×（１－ａ）－ｋＴ×（１＋ｃ）－ｋＴ（－ａ－ｃ）＝ｋＴｂとなり、スイッチング周期Ｔのうち、０電圧挿入信号が挿入される区間４を除いた期間ｋＴで除すると、Ｓ相電圧ｂとなる。したがって、Ｒ相、Ｓ相、Ｔ相には、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃに比例する電流が流れることになり、正弦波電流となる。
（２）モードＩ
　図１７において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｃ－ｂ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ａ－ｂ、整流器出力短絡電圧＝０となる。次に各相のパルスについて説明する。モードＩでは、Ｒ相が最大相、Ｓ相が最小相、Ｔ相が中間相となる。Ｒ，Ｓ，Ｔ相のパルスのＯＮ、ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間ＯＮとするため、モードＩでは、変調波形１，２Ａと鋸波状波１を用いて、図１７に示す各パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれｋＴ×（１－｜ａ｜）、ｋＴ（１－｜ｂ｜）、ｋＴ×（｜ａ｜－｜ｂ｜－１）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。
　スイッチング周期Ｔの直流電圧の平均＝｛（ｃ－ｂ）×ｋＴ×（１－ａ）＋（ａ－ｃ）×ｋＴ×（ｂ＋１）＋（ａ－ｂ）×ｋＴ×（ａ－ｂ－１）＋０×ｋＴ×（１－ｋ）｝／Ｔ
　　　　　　　　　　　　　　　　　　＝ｋ｛ａ２＋ｂ２－ｃ（ａ＋ｂ）｝
　　　　　　　　　　　　　　　ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
　　　　　　　　　　　　　　　　　　＝ｋ（ａ２＋ｂ２＋ｃ２）
　　　　　　　　　　　　　　　さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より
、
　　　　　　　　　　　　　　　　　　＝ｋ×３／２
　このように、ｋに比例する一定電圧となる。
　つぎに、入力電流について説明する。モードＩＩの場合と同様に、最大相のＲ相には、Ｒ相電圧ａの時間に比例する正の電流が流れる。最小相のＳ相には、Ｓ相電圧ｂの時間に比例する負の電流が流れる。Ｔ相は、区間１で負の電流が流れ、区間２で正の電流が流れる。このため、流れる電流は、ｋＴ×（１－ａ）－ｋＴ×（１＋ｂ）＝ｋＴｃとなり、ｋＴで除するとｃとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。
（３）モードＩＩＩ
　図１８において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ－ｃ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ｂ－ａ、整流器出力短絡電圧＝０となる。次に、各相のパルスについて説明する。モードＩＩＩでは、Ｓ相が最大相、Ｔ相が最小相、Ｒ相が中間相となる。モードＩと同じく、Ｒ，Ｓ，Ｔ相のパルスのＯＮ，ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間をＯＮとするため、モードＩＩＩでは、変調波形３、２Ｂと鋸歯状波２を用いて、図１８に示す各相パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれ、ｋＴ×（｜ｂ｜＋｜ｃ｜－１）、ｋＴ×（１－｜ｂ｜）、ｋＴ×（１－｜ｃ｜）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。
　スイッチング周期Ｔの直流電圧の平均＝｛（ｂ－ｃ）×ｋＴ×（－ｃ＋ｂ－１）＋（ａ－ｃ）×ｋＴ×（－ｂ＋１）＋（ｂ－ａ）×ｋＴ×（１＋ｃ）＋０×ｋＴ×（１－ｋ）｝／Ｔ
　　　　　　　　　　　　　　　　　　＝ｋ｛ｂ２＋ｃ２－ａ（ｂ＋ｃ）｝
　　　　　　　　　　　　　　　　ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
　　　　　　　　　　　　　　　　　　＝ｋ（ａ２＋ｂ２＋ｃ２）
　　　　　　　　　　　　　　　さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より
、
　　　　　　　　　　　　　　　　　　＝ｋ×３／２
　このように、ｋに比例する一定電圧となる。
　つぎに、入力電流について説明する。モードＩＩＩでは、Ｓ相が最大相で、Ｔ相が最小相なので、Ｓ相はＳ相電圧ｂの時間に比例する正の電流が流れ、Ｔ相は、Ｔ相電圧ｃの時間に比例する負の電流が流れる。Ｒ相は区間２で負の電流が流れ、区間３で正の電流が流れる。このため、流れる電流は、ｋＴ×（１－ｂ）－ｋＴ×（１＋ｃ）＝ｋＴａとなり、ＲＴで除するとａとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。
　以上のように、全モードで直流電圧をｋに比例する電圧に制御でき、入力電流を正弦波とすることができる。
［シミュレーション］
　図１９～図２１を参照して、本実施の形態による直流電圧および直流電流（Ｒ相電流）のシミュレーション結果について説明する。入力コンデンサの容量およびスイッチング周波数以外は、上記実施の形態１のシミュレーションの条件と同じ条件でシミュレーションを行った。
　図１９は、実施の形態１の回路構成において、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚとした場合のシミュレーション結果を示している。図１９に示すように、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚの条件では、スパイク状の電流波形が発生しており、また、電流の振動が大きい。
　図２０は、実施の形態１の回路構成において、入力コンデンサ＝９μＦ、スイッチング周波数＝５０ｋＨｚとした場合のシミュレーション結果を示している。図２０に示すように、入力コンデンサの容量を大きくし、スイッチング周波数を高くすることで、スパイク状の電流波形は発生しなくなったが、電流の変動が大きいままである。
　図２１は、実施の形態２の回路構成において、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚとした場合のシミュレーション結果を示している。図２１に示すように、入力コンデンサ＝３μＦ、スイッチング周波数＝２０ｋＨｚの条件でも、スパイク状の電流波形が発生しておらず、また、実施の形態１に比して、電流の振動が小さくなっており、実施の形態２の有効性が確認された。
　以上説明したように、実施の形態２によれば、各スイッチング周期内で、スイッチングパターンの全相で電流が流れない区間を導入して、電圧の降圧を行うこととしているので、中間相の導通幅を広げずに直流電圧を降下でき、中間相の入力コンデンサの電圧変動を減少させることが可能となる。これにより、中間相の入力コンデンサの電圧変動が増加しないので、容量が極めて小さい入力コンデンサを用いることができる。
　また、全相で電流が流れない区間を導入するために、１相のスイッチングパターンに双方向スイッチ回路をＯＦＦする区間（０電圧挿入信号挿入期間）を設けたので、回路構成を簡単にすることが可能となる。
　また、実施の形態２によれば、各相の電圧の大小関係により、複数のモードに区分し、各モードで各相毎に異なるスイッチングパターンを生成し、スイッチングパターンは、全モードで同一の相は、同一の規則性のあるパターンであることとしたので、各相の入力コンデンサの充放電をバランスさせることができる。これにより、スイッチング周波数を高くせずに、入力コンデンサの充放電時のスパイク状の電流波形を防止できる。
　なお、本発明は実施の形態２に限られるものではなく、双方向スイッチ回路３として、図２２に示す回路を、図１のイ～チに接続することにより、同様に機能させることが可能である。図２２の回路は、図１０の回路の出力側に、０電圧挿入時の還流電流用のダイオードＤ１を接続したものである。また、本実施の形態では、スイッチングパターンを生成するために、鋸歯状波を使用した場合を説明したが、これに限られるものではなく、例えば、三角波等のキャリア波形を用いることにしてもよい。
　以上のように、本発明にかかる３相整流器は、各種装置に広く利用可能であり、特に、エアコン、冷蔵庫、洗濯機、クリーナー、換気扇、およびこれらに使用するモータ駆動装置・モータ駆動用インバータ制御装置等に有用である。

Claims (7)

  1. 　３相交流電源から供給される３相交流電力を直流電力に変換する３相整流器において、
    　前記３相交流電力を直流電力に整流する全波整流回路と、
    　前記３相交流電源から前記全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路と、
    　前記３相交流電源の各相の電圧を検出して、各相の検出電圧に基づいて、前記双方向スイッチ回路をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成したスイッチングパターンに基づいて、前記双方向スイッチ回路をスイッチング制御する制御手段と、
    　を備えたことを特徴とする３相整流器。
  2. 　前記各相のスイッチングパターンは、所定のスイッチング周期を有しており、
    　前記制御手段は、前記３相電源の各相の電圧の最大電位相、中間電位相、および最小電位相を検出し、最大電位相および最小電位相の場合は、それぞれの電位に比例する時間ＯＮとなり、かつ、前記スイッチング周期内で少なくとも一方はＯＮとなるスイッチングパターンを生成し、また、中間電位相の場合は、常にＯＮとなるスイッチングパターンを生成することを特徴とする請求項１に記載の３相整流器。
  3. 　前記３相交流電源と前記双方向スイッチ回路との間にコンデンサを接続したことを特徴とする請求項１に記載の３相整流器。
  4. 　前記全波整流回路と負荷との間に、直流リアクトルを接続したことを特徴とする請求項１に記載の３相整流器。
  5. 　前記制御手段は、各相の電圧の大小関係により、複数のモードに区分し、各モードで各相毎に、異なるスイッチングパターンを生成し、
    　前記スイッチングパターンは、全モードで同一の相は、同一の規則性のあるパターンであることを特徴とする請求項１に記載の３相整流器。
  6. 　前記各相のスイッチングパターンは、所定のスイッチング周期を有しており、
    　前記制御手段は、各スイッチング周期内で、少なくとも２つの相がＯＦＦする期間を導入したことを特徴とする請求項５に記載の３相整流器。
  7. 　前記制御手段は、１相のスイッチングパターンに０電圧を挿入することを特徴とする請求項６に記載の３相整流器。
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