WO2012103868A2 - Verfahren und vorrichtung zur elektrischen kontaktierung von anschlussflächen zweier substrate - Google Patents

Verfahren und vorrichtung zur elektrischen kontaktierung von anschlussflächen zweier substrate Download PDF

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Definitions

  • the present invention relates to a method for electrically contacting pads of two substrates, wherein the first substrate with its second substrate facing pads is directly and electrically connected mechanically to the pads of the second substrate and the pads of the first substrate are provided with a Lotstoffön Ltd.
  • the first substrate may be a chip and the second substrate a carrier substrate, wherein the chip is contacted face-down with its chip pads against the substrate pads.
  • the invention relates to an apparatus for carrying out a second phase of the method according to the invention.
  • CONFIRMATION COPY facing pads and previously applied to the pads of the chip solder is mounted directly on the carrier substrate or a printed circuit board.
  • the solder agent application is reflowed during reflow soldering in a soldering oven and connects to the connection surfaces of the carrier substrate.
  • phase I the chip is positioned with its pads against the pads of the substrate and the chip pads and / or the substrate pads are provided with a LotstoffKU.
  • phase I the chip is applied with laser energy to the rear, in such a way that the solder is melted or fused at least to the extent to allow a fixation of the chip on the substrate, wherein at the same time a leveling or a uniform flattening of the chips on the chip pads . Plotted on the substrate pads Lotstoffträge takes place, so that a contact is made between all chip pads and substrate pads.
  • an arrangement of the component arrangement formed by the chip and the substrate takes place in a housing which is designed such that, during a reflow of the solder material application, the component arrangement is acted upon by a flux medium, in particular in gaseous form, which preferably consists of a nitrogen - / formic acid mixture consists.
  • a flux medium in particular in gaseous form, which preferably consists of a nitrogen - / formic acid mixture consists.
  • FIG. 1 shows a device for carrying out the method during phase II, after the above-described fixation of the chip on the substrate has previously been carried out in the phase I not shown here.
  • the component assembly is transferred to the position shown in FIG. 1, in which it is located below the housing 3 and then the housing 3 is lowered over the component assembly, as shown in Fig. 1.
  • the component arrangement formed from the chip 6 and the substrate 7 is located in an interior of a housing 3 sealed to the outside by a seal 2 relative to a support table 1.
  • the housing 3 has a wall which is otherwise substantially gas-tight in relation to the surroundings Inflow opening 8 and an outlet Flow opening 9, which allow a flow or flushing or flooding of the housing interior with a gaseous medium.
  • the substantially parallel to a rear side of the chip 6 arranged housing wall is formed by a glass plate or a transparent plate, which allows a backward loading of the chip with laser energy 5, wherein the laser radiation is focused according to the dimensions of the back of the chip 6 to a to avoid direct heat input or energy input into the substrate 7.
  • a reflow of the solder deposit 10 arranged between the chip connection surfaces and the substrate connection surfaces occurs during a flow through the housing interior with a flux gas, which in the present case is formed from a mixture of nitrogen and formic acid.
  • a nitrogen flow outside the housing 3 can be passed over a surface of a formic acid bath, so that the entrained fumes of formic acid mix with the nitrogen prior to the inflow into the housing 3.
  • a flow or purging of the interior of the housing 3 with a preferably pure protective gas flow, in which case preferably a nitrogen flow is used, for flux deposits, ie here in particular Precipitates of formic acid to avoid on the device assembly 6/7.
  • a nitrogen flow is used, for flux deposits, ie here in particular Precipitates of formic acid to avoid on the device assembly 6/7.
  • any gaseous flux which produces comparable effects can be used instead of the formic acid exemplified here.

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur elektrischen Kontaktierung von Anschlussflächen zweier Substrate (6, 7), insbesondere eines Chips (6) und eines Trägersubstrats (7). Weiterhin betrifft die Erfindung eine Vorrichtung zur Ausführung einer zweiten Phase des erfindungsgemäßen Verfahrens, Das erfindungsgemäße Verfahren erfolgt in zwei aufeinanderfolgenden Phasen, wobei in einer ersten Phase der Chip (6) mit seinen Anschlussflächen gegen Anschlussflächen des Substrats (7) positioniert wird und eine rückwärtige Beaufschlagung des Chips (6) mit Laserenergie (5) erfolgt und in einer nachfolgenden zweiten Phase in einem Gehäuse (3) eine Beaufschlagung mit einem Flussmittelmedium und gleichzeitig ein Reflow durch eine rückwärtige Beaufschlagung des Chips (6) mit Laserenergie (5) sowie anschließend ein Spülvorgang des Gehäuseinnenraums ausgeführt wird. Die erfindungsgemäße Vorrichtung zur Ausführung einer zweiten Phase des Verfahrens umfasst einen Trägertisch (1) und ein Gehäuse (3), das zusammen mit einer Oberseite des Trägertisches (1) einen Gehäuseinnenraum ausbildet, in dem die Bauelementeanordnung positioniert ist sowie eine Laserlichtquelle (5), die derart ausgerichtet ist, dass die Laserstrahlung rückseitig auf das erste Substrat (6) trifft.

Description

Verfahren und Vorrichtung zur elektrischen Kontaktierung von Anschlussflächen zweier Substrate
Die vorliegende Erfindung betrifft ein Verfahren zur elektrischen Kontaktierung von Anschlussflächen zweier Substrate, wobei das erste Substrat mit seinen dem zweiten Substrat zugewandten Anschlussflächen direkt mit den Anschlussflächen des zweiten Substrats elektrisch und mechanisch verbunden wird und die Anschlussflächen des ersten Substrats mit einem Lotmittelauftrag versehen sind. Insbesondere können zur Ausbildung eines Chipmoduls das erste Substrat ein Chip und das zweite Substrat ein Trägersubstrat sein, wobei der Chip Face-Down mit seinen Chipanschlussflächen gegen die Substratanschlussflächen kontaktiert wird.
Weiterhin betrifft die Erfindung eine Vorrichtung zur Ausführung einer zweiten Phase des erfindungsgemäßen Verfahrens.
Aus dem allgemeinen Stand der Technik sind Verfahren zur Direktmon- tage von Halbleiter-Chips auf Trägersubstraten bekannt. So existieren Verfahren, bei denen der ungehäuste Chip mit seinen dem Trägersubstrat
BESTÄTIGUNGSKOPIE zugewandten Anschlussflächen und vorher auf die Anschlussflächen des Chips aufgetragenen Lotmitteln (Lotperlen) direkt auf dem Trägersubstrat oder einer Leiterplatte befestigt wird. Dabei wird der Lotmittelauftrag beim Reflow-Löten in einem LÖtofen wiederaufgeschmolzen und verbindet sich mit den Anschlussflächen des Trägersubstrats. Derartige Verfahren gestalten sich sowohl hinsichtlich ihres Ablaufs als auch in Bezug auf die dafür erforderlichen Vorrichtungen als sehr komplex.
Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, einen Verfahrensablauf und eine Vorrichtung zu dessen Durchführung vorzu- schlagen, die den Prozess der elektrischen Kontaktierung von Anschlussflächen zweier Substrate, insbesondere von Halbleiterbauelementen mit Trägersubstraten, technisch vereinfacht und somit wirtschaftlicher gestaltet.
Das erfindungsgemäße Verfahren erfolgt in zwei aufeinanderfolgenden Phasen, wobei in Phase I der Chip mit seinen Anschlussflächen gegen die Anschlussflächen des Substrats positioniert wird und die Chipanschlussflächen und/oder die Substratanschlussflächen mit einem Lotmittelauftrag versehen sind. In Phase I erfolgt eine rückwärtige Beaufschlagung des Chips mit Laserenergie, derart, dass das Lotmittel zumindest soweit aufgeschmolzen bzw. angeschmolzen wird, um eine Fixierung des Chips auf dem Substrat zu ermöglichen, wobei gleichzeitig eine Nivellierung bzw. eine gleichmäßige Abflachung der auf den Chipanschlussflächen bzw. den Substratanschlussflächen angeordneten Lotmittelaufträge erfolgt, so dass zwischen sämtlichen Chipanschlussflächen und Substrat- anschlussflächen ein Kontakt hergestellt ist.
Nachfolgend der Phase I erfolgt eine Anordnung der aus dem Chip und dem Substrat gebildeten Bauelementanordnung in einem Gehäuse, das so ausgebildet ist, dass während eines Reflows des Lotmaterialauftrags eine Beaufschlagung der Bauelementanordnung mit einem, insbesondere gasförmig ausgebildeten, Flussmittelmedium erfolgt, das vorzugsweise aus einem Stickstoff- / Ameisensäure-Gemisch besteht. Besonders vorteilhaft ist es dabei, wenn das Gehäuse so ausgebildet ist, dass eine Durchströmung des Gehäuseinnenraums mit dem Medium erfolgt, wobei gleichzeitig zur Beaufschlagung ein Reflow durch eine rückwärtige Beaufschlagung des Chips mit Laserenergie ähnlich wie in der zuvor geschilderten Phase I erfolgt.
Nachfolgend der Beaufschlagung mit dem Flussmittelmedium, das insbesondere ein Aufbrechen einer möglicherweise in Phase I ausgebildeten Oxidschicht auf dem Lotmittelauftrag ermöglicht, erfolgt ein Spülvorgang des Gehäuseinnenraums, bei dem vorzugsweise ausschließ- lieh ein Schutzgas verwendet wird.
Weitere vorteilhafte Ausgestaltungsmerkmale ergeben sich aus der nachfolgenden Beschreibung und der Zeichnung, die eine bevorzugte Ausführungsform der Erfindung an Hand eines Beispiels erläutert.
Es zeigt: Fig. 1 : eine schematische Darstellung der erfindungsgemäßen
Vorrichtung.
In Fig. 1 ist eine Vorrichtung zur Ausführung des Verfahrens während Phase II dargestellt, nachdem zuvor in der hier nicht näher dargestellten Phase I die vorstehend beschriebene Fixierung des Chips auf dem Sub- strat erfolgt ist. Nach Durchführung der Phase I wird die Bauelementanordnung in die in der Fig. 1 dargestellte Position überführt, in der sie sich unterhalb des Gehäuses 3 befindet und anschließend wird das Gehäuse 3 über die Bauelementanordnung abgesenkt, wie in Fig. 1 dargestellt. In Phase II befindet sich die aus dem Chip 6 und dem Substrat 7 gebildete Bauelementanordnung in einem Innenraum eines nach außen hin durch eine Dichtung 2 gegenüber einem Trägertisch 1 abgedichteten Gehäuses 3. Das Gehäuse 3 weist in einer ansonsten zur Umgebung hin im Wesentlichen gasdichten Umwandung eine Zuströmöffnung 8 sowie eine Aus- Strömöffnung 9 auf, die eine Durchströmung bzw. Spülung oder Flutung des Gehäuseinnenraums mit einem gasförmigen Medium ermöglichen. Die im Wesentlichen parallel zu einer Rückseite des Chips 6 angeordnete Gehäusewandung ist durch eine Glasplatte bzw. eine transparente Platte gebildet, die eine rückwärtige Beaufschlagung des Chips mit Laserenergie 5 ermöglicht, wobei die Laserstrahlung entsprechend den Abmessungen der Rückseite des Chips 6 fokussiert ist, um einen unmittelbaren Wärmeeintrag bzw. Energieeintrag in das Substrat 7 zu vermeiden. In Folge der rückwärtigen Beaufschlagung des Chips 6 mit Laserstrahlung 5 erfolgt ein Reflow des zwischen den Chipanschlussflächen und den Substratanschlussflächen angeordneten Lotmittelauftrags 10 während einer Durchströmung des Gehäuseinnenraums mit einem Flussmittelgas, das im vorliegenden Fall aus einem Gemisch aus Stickstoff und Ameisensäure gebildet ist. Zur Ausbildung dieses Gasgemisches kann bei- spielsweise eine Stickstoffströmung außerhalb des Gehäuses 3 über eine Oberfläche eines Ameisensäurebades geleitet werden, so dass die mitgerissenen Dämpfe der Ameisensäure sich mit dem Stickstoff vor der Einströmung in das Gehäuse 3 vermischen. Nach erfolgtem Reflow, also insbesondere nach Beaufschlagung der Rückseite des Chips mit Laser- energie, erfolgt eine Durchströmung bzw. -Spülung des Innenraums des Gehäuses 3 mit einer vorzugsweise reinen Schutzgasströmung, wobei hier vorzugsweise eine Stickstoffströmung zum Einsatz kommt, um Flussmittelablagerungen, also hier insbesondere Ablagerungen von Ameisensäure, auf der Bauelementanordnung 6/7 zu vermeiden. Anstelle der hier beispielhaft erwähnten Ameisensäure kann grundsätzlich auch j edes gasförmige Flussmittel verwendet werden, das vergleichbare Wirkungen erzeugt.
Abweichend von der in der Fig. 1 beispielhaft erfolgten Darstellung der Bauelementanordnung als eine Kombination aus einem Chip 6 mit einem Substrat 7 ist es auch möglich, das erfindungsgemäße Verfahren auf
Wafer-Ebene durchzuführen, also zwei Wafer miteinander zu verbinden. Darüber hinaus ist es auch möglich, abweichend von der gewählten Darstellung nicht nur einen Chip mit einem Substrat zu verbinden bzw. in einem Reflow-Verfahren zwischen den Substratanschlussflächen und den Chipanschlussflächen angeordnete Lotmaterial aufträge bzw. -depots aufzuschmelzen, sondern auch Stapelanordnungen von Chips mit einer Mehrzahl von übereinander angeordneten Chips mit einem Substrat zu verbinden.

Claims

Patentansprüche
Verfahren zur elektrischen ontaktierung von Anschlussflächen zweier Substrate (6, 7), wobei das erste Substrat (6) mit seinen dem zweiten Substrat (7) zugewandten Anschlussflächen direkt mit den Anschlussflächen des zweiten Substrats (7) elektrisch und mechanisch verbunden wird und die Anschlussflächen des ersten Substrats (6) mit einem Lotmittelauftrag ( 10) versehen sind, und wobei der Verfahrensablauf in zwei aufeinanderfolgenden Phasen erfolgt, mit einer ersten Phase, in der
- das erste Substrat (6) mit seinen Anschlussflächen gegen die Anschlussflächen des zweiten Substrats (7) positioniert wird und
- eine rückwärtige Beaufschlagung des ersten Substrats (6) mit Laserenergie (5) derart erfolgt, dass das Lotmittel ( 10) zumindest soweit aufgeschmolzen wird, dass eine mechanische Fixierung des ersten Substrats (6) auf dem zweiten Substrat (7) ermöglicht wird und eine elektrische Kontaktierung der einander zugewandten Anschlussflächen erfolgt
und mit einer zweiten Phase, in der
- in einem Gehäuseinnenraum eine Beaufschlagung der aus den Substraten (6, 7) gebildeten Bauelementeanordnung mit einem Flussmittelmedium erfolgt,
- gleichzeitig durch eine rückwärtige Beaufschlagung des ersten Substrats (6) mit Laserenergie (5) ein Wiederaufschmelzen des Lotmaterials ( 10) erfolgt und
- nachfolgend ein Spülvorgang des Gehäuseinnenraums durchgeführt wird.
Verfahren nach Anspruch 1 ,
d adurch gek ennz ei chn et ,
dass das Flussmittelmedium einen gasförmigen Zustand aufweist. Verfahren nach Anspruch 2,
dadurch gekennzeichnet,
dass das gasförmige Flussmittelmedium aus einem Stickstoff- Ameisensäure-Gemisch besteht.
Verfahren nach Anspruch 3,
dadurch gekennzeichnet,
dass zur Ausbildung des gasförmigen Flussmittelmediums außerhalb des Gehäuseinnenraums eine Stickstoffströmung über eine Oberfläche eines Ameisensäurebades geleitet wird, so dass sich die mitgerissenen Dämpfe der Ameisensäure vor der Beaufschlagung der Bauelementeanordnung mit dem Stickstoff vermischen.
Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
dass der Spülvorgang mit einer reinen Schutzgasströmung durchgeführt wird.
Verfahren nach Anspruch 5,
dadurch gekennzeichnet,
dass die reine Schutzgasströmung eine Stickstoffströmung ist.
Vorrichtung zur Ausführung einer zweiten Phase des Verfahrens nach Anspruch 1, mit einem Trägertisch (1) zur Auflage der aus den Substraten (6, 7) gebildeten Bauelementeanordnung, mit einem Gehäuse (3), das die Bauelementeanordnung umschließt und zusammen mit einer Oberseite des Trägertisches (1) einen Gehäuseinnenraum ausbildet, in dem die Bauelementeanordnung positioniert ist, und mit einer Laserlichtquelle (5), die derart ausgerichtet ist, dass die Laserstrahlung rückseitig auf das erste Substrat (6) trifft.
8. Vorrichtung nach Anspruch 7,
dadurch gekennzeichnet, dass das Gehäuse (3) mit einer umlaufenden Dichtung (2) gegenüber der Oberseite des Trägertisches (1) versehen ist.
. Vorrichtung nach Anspruch 7 oder 8,
dadurch gekennzeichnet,
dass das Gehäuse (3) eine Zuströmöffnung (8) und eine Ausströmöffnung (9) aufweist, die eine Durchströmung des Gehäuseinnenraums mit einem Flussmittelmedium oder einem Spülmedium ermöglichen.
0. Vorrichtung nach einem der Ansprüche 7 bis 9,
dadurch gekennzeichnet,
dass eine im Wesentlichen parallel zu einer Rückseite des ersten Substrats (6) angeordnete Gehäusewandung (4) des Gehäuses (3) als transparente Platte (4) ausgebildet ist, um eine rückwärtige Beaufschlagung des ersten Substrats (6) mit Laserenergie (5) zu ermöglichen.
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KR1020137022826A KR20140014156A (ko) 2011-02-02 2012-01-30 기체상의 플럭스 매체를 이용한 레이저 납땜에 의한 두 기판의 접속 영역의 전기적인 본딩 방법 및 장치
US13/982,837 US9649711B2 (en) 2011-02-02 2012-01-30 Method and device for electrically contacting terminal faces of two substrates by laser soldering using a gaseous flux medium
JP2013552102A JP2014506012A (ja) 2011-02-02 2012-01-30 ガスフラックス媒体を用いるレーザ半田付けにより2つの基板の端子面を電気的に接触させるための方法および装置
EP12714202.4A EP2671251A2 (de) 2011-02-02 2012-01-30 Verfahren und vorrichtung zur elektrischen kontaktierung von anschlussflächen zweier substrate
CN201280007342.5A CN103477424B (zh) 2011-02-02 2012-01-30 用于通过利用气态熔剂介质激光焊接对两个衬底的连接面进行电接触的方法和设备

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104842069A (zh) * 2014-02-13 2015-08-19 泰科电子(上海)有限公司 激光焊接系统
WO2017025744A1 (en) * 2015-08-13 2017-02-16 Bae Systems Plc Apparatus and method for communications management
WO2017051221A1 (en) * 2015-09-25 2017-03-30 Telefonaktiebolaget Lm Ericsson (Publ) Interference management for multiuser in-coverage device to device communication
FR3061801A1 (fr) * 2017-01-12 2018-07-13 Commissariat Energie Atomique Procede de connexion electrique entre au moins deux elements
KR102052904B1 (ko) 2018-03-27 2019-12-06 순천향대학교 산학협력단 인지 기능 검사가 가능한 주사위 게임 장치
DE102018114013A1 (de) * 2018-06-12 2019-12-12 Osram Opto Semiconductors Gmbh Verfahren zum fixieren eines halbleiterchips auf einer oberfläche, verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
KR102208069B1 (ko) * 2019-01-29 2021-01-27 주식회사 프로텍 질소 분위기 레이저 본딩 장치
US11651973B2 (en) 2020-05-08 2023-05-16 International Business Machines Corporation Method and apparatus of processor wafer bonding for wafer-scale integrated supercomputer
KR20230157553A (ko) * 2022-05-09 2023-11-17 삼성디스플레이 주식회사 레이저 가압 헤드 모듈 및 이를 포함하는 레이저 본딩 장치

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3429040A (en) 1965-06-18 1969-02-25 Ibm Method of joining a component to a substrate
US3486223A (en) * 1967-04-27 1969-12-30 Philco Ford Corp Solder bonding
US4278867A (en) 1978-12-29 1981-07-14 International Business Machines Corporation System for chip joining by short wavelength radiation
DE3737563A1 (de) 1987-11-05 1989-05-18 Ernst Hohnerlein Loetmaschine
JPH0763861B2 (ja) * 1989-10-23 1995-07-12 日産自動車株式会社 パネル部品の溶接装置
JPH04186696A (ja) * 1990-11-16 1992-07-03 Mitsubishi Electric Corp ボンディング装置
US5227604A (en) 1991-06-28 1993-07-13 Digital Equipment Corporation Atmospheric pressure gaseous-flux-assisted laser reflow soldering
JPH0677638A (ja) * 1992-08-21 1994-03-18 Matsushita Electric Ind Co Ltd レーザー半田付け装置
JP3416979B2 (ja) * 1993-03-11 2003-06-16 セイコーエプソン株式会社 接合装置
JP3269211B2 (ja) 1993-09-01 2002-03-25 株式会社デンソー 半導体装置の製造方法
US5346118A (en) 1993-09-28 1994-09-13 At&T Bell Laboratories Surface mount solder assembly of leadless integrated circuit packages to substrates
DE4443822C2 (de) * 1994-12-09 1997-07-10 Telefunken Microelectron Verfahren zur Laserlötung
JP3285294B2 (ja) * 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
DE19751487A1 (de) * 1997-11-20 1999-06-02 Pac Tech Gmbh Verfahren und Vorrichtung zur thermischen Verbindung von Anschlußflächen zweier Substrate
JP2000174059A (ja) * 1998-12-09 2000-06-23 Matsushita Electric Ind Co Ltd 電子部品の実装方法
JP2001156436A (ja) * 1999-11-30 2001-06-08 Ueda Japan Radio Co Ltd 電子部品のはんだ付け方法
JP3350529B1 (ja) * 2001-06-07 2002-11-25 富士通株式会社 はんだ接合装置及びはんだ接合方法
TW570856B (en) * 2001-01-18 2004-01-11 Fujitsu Ltd Solder jointing system, solder jointing method, semiconductor device manufacturing method, and semiconductor device manufacturing system
JP3404021B2 (ja) * 2001-01-18 2003-05-06 富士通株式会社 はんだ接合装置
US6495397B2 (en) 2001-03-28 2002-12-17 Intel Corporation Fluxless flip chip interconnection
DE10213577B3 (de) * 2002-03-26 2004-02-19 Siemens Ag Verfahren zum simultanen Laserstrahllöten
WO2005005088A2 (en) 2003-07-01 2005-01-20 Chippac, Inc. Method and apparatus for flip chip attachment by post-collapse re-melt and re-solidification of bumps
JP4735945B2 (ja) 2004-03-11 2011-07-27 日立金属株式会社 電子部品等の接続バンプの製造システム並びに導電性ボールの接合装置
JP4522752B2 (ja) * 2004-06-10 2010-08-11 三菱電機株式会社 半田付けによる端子接合方法
KR101165029B1 (ko) * 2007-04-24 2012-07-13 삼성테크윈 주식회사 칩 가열장치, 이를 구비한 플립 칩 본더 및 이를 이용한플립 칩 본딩 방법
US20090045444A1 (en) * 2007-08-13 2009-02-19 Holger Huebner Integrated device and circuit system
US7642135B2 (en) 2007-12-17 2010-01-05 Skyworks Solutions, Inc. Thermal mechanical flip chip die bonding
JP5378078B2 (ja) * 2009-06-19 2013-12-25 株式会社東芝 半導体装置の製造方法
JP4901933B2 (ja) * 2009-09-29 2012-03-21 株式会社東芝 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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