WO2012127934A1 - 駆動装置及び表示装置 - Google Patents

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WO2012127934A1
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power supply
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input
buffer unit
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理史 橋本
正彦 中溝
下敷領　文一
卓哉 渡邉
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Sharp Corp
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    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing

Definitions

  • the present invention relates to a display device used in an electronic device typified by a word processor, a personal computer, a television device or the like.
  • the present invention relates to an active matrix liquid crystal display device.
  • liquid crystal display devices having excellent features such as high definition, thinness, light weight, and low power consumption have become widespread.
  • improvements on various issues are being studied, one of which is the viewing angle dependence of ⁇ characteristics (the relationship between pixel gradation data and display brightness; the same shall apply hereinafter).
  • the problem is that the ⁇ characteristic when the liquid crystal display device is observed in the front direction is different from the ⁇ characteristic when observed in the oblique direction.
  • the display brightness at the time of front direction observation is appropriate, the display brightness at the time of oblique direction observation is higher than that at the time of front direction observation, so that it appears whitish (floats), It becomes prominent when displaying TV broadcasts.
  • Patent Document 1 proposes a technique called “multi-picture element driving”.
  • this multi-picture element drive one picture element is composed of a plurality of sub-picture elements whose display brightness can be varied, so that the display brightness during oblique viewing is changed to the display brightness during front viewing. It is close.
  • the display brightness of a plurality of sub-picture elements constituting one picture element is made different, and the average display brightness of the plurality of picture elements is targeted (at the time of front observation). ) Display brightness.
  • FIG. 11 is a graph showing the ⁇ characteristic of the liquid crystal display device.
  • the horizontal axis represents pixel gradation data (voltage applied to the pixel, 256 gradations from 0 to 255 in this example) X
  • the vertical axis represents the luminance ratio (gradation data).
  • the ⁇ characteristic at the time of front direction observation in the liquid crystal display device that does not perform the multi-picture element driving is indicated by a solid line
  • the ⁇ characteristic at the time of oblique direction observation in the liquid crystal display device is indicated by a broken line.
  • the ⁇ characteristic at the time of oblique observation in the liquid crystal display device that performs multi-picture element driving is indicated by a one-dot chain line.
  • the display luminance during oblique direction observation is larger than the display luminance during front direction observation (whitening occurs).
  • the difference becomes larger as the display luminance is in the middle tone away from the vicinity of the dark luminance (the gradation data X is near the minimum value 0) and the bright luminance (the gradation data X is near the maximum value 255) (white).
  • the float becomes noticeable).
  • the display luminance at the time of oblique direction observation is close to the display luminance at the time of front direction observation.
  • FIG. 12 is a circuit diagram showing a configuration example of one picture element of a display device that performs multi-picture element driving.
  • one picture element PE of the display device that performs multi-picture element driving is composed of a plurality of sub-picture elements SPE1 and SPE2.
  • the sub-picture element SPE1 includes a liquid crystal capacitor LS1 and an auxiliary capacitor CCS1, and a drain electrode of a TFT (Thin Film Transistor) t1 is connected to one end of the liquid crystal capacitor LS1 and one end of the auxiliary capacitor CCS1.
  • a counter electrode COM is connected to the other end of the liquid crystal capacitor LS1, and a counter electrode voltage (hereinafter referred to as a common voltage) can be applied.
  • TFT Thin Film Transistor
  • an auxiliary capacitance line CSL1 is connected to the other end of the auxiliary capacitance CCS1, and an auxiliary capacitance driving voltage (hereinafter referred to as CS voltage) can be applied.
  • the sub-pixel SPE2 includes a liquid crystal capacitor LS2 and an auxiliary capacitor CCS2, and the drain electrode of the TFT t2 is connected to one end of the liquid crystal capacitor LS2 and one end of the auxiliary capacitor CCS2. Further, the counter electrode COM is connected to the other end of the liquid crystal capacitor LS2, and a common voltage can be applied.
  • an auxiliary capacitance line CSL2 is connected to the other end of the auxiliary capacitance CCS2, and a CS voltage can be applied.
  • the gate electrodes of TFTs t1 and t2 are connected to a common (same) scanning line GL, and the source electrodes of TFTs t1 and t2 are connected to a common (same) signal line SL.
  • a common (same) scanning line GL and the source electrodes of TFTs t1 and t2 are connected to a common (same) signal line SL.
  • a plurality of picture elements PE are arranged in a row direction and a column direction (in a matrix).
  • the same scanning line GL can be connected to the TFTs t1 and t2 of the picture elements PE arranged in the same row, and the same scanning line voltage can be applied.
  • the same signal line SL can be connected to the TFTs t1 and t2 of the picture elements PE arranged in the same column, and the same signal line voltage can be applied.
  • the same counter electrode COM is connected to the liquid crystal capacitors LS1 and LS2 of all the picture elements PE, and the same common voltage can be applied.
  • auxiliary capacitance lines CSL1 and CSL2 are connected to the auxiliary capacitances CCS1 and CCS2 included in one picture element PE, and different CS voltages can be applied.
  • the same auxiliary capacity line CSL1 is connected to the auxiliary capacity CCS1 of each sub-picture element SPE1
  • the same auxiliary capacity CCS2 is assigned to the auxiliary capacity CCS2 of each sub-picture element SPE2.
  • a capacitor line CSL2 is connected.
  • FIG. 13 is a graph showing an example of the waveform of the signal line voltage and the CS voltage applied to each sub-picture element shown in FIG.
  • the upper graph in the figure shows an example of the waveform of the signal line voltage and the CS voltage applied to the sub-picture element SPE1 in FIG. 12, and the lower graph in the figure shows the sub-picture element SPE2 in FIG.
  • the example of the waveform of the applied signal line voltage and CS voltage is shown.
  • shaft of the graph shown in FIG. 12 has shown the voltage value, and the horizontal axis has shown time.
  • the example shown in FIG. 13 is for AC (Alternating Current) driving in which the polarity of the voltage applied to the liquid crystal is inverted every predetermined period.
  • AC Alternating Current
  • the same signal line voltage and the same scanning line voltage are applied to the TFTs t1 and t2. Therefore, as shown in FIG. 13, the signal line voltages applied to the sub-picture elements SPE1 and SPE2 via the TFTs t1 and t2 are the same. However, the CS voltages applied to the auxiliary capacitors CCS1 and CCS2 via the auxiliary capacitor lines CSL1 and CSL2 can be different. Therefore, as shown in FIG. 13, the voltage Va applied to the sub-picture element SPE1 may be different from the voltage Vb applied to the sub-picture element SPE2. As a result, the display luminances of the sub-picture elements SPE1 and SPE2 can be made different.
  • the CS voltage applied to the sub-picture element SPE1 and the CS voltage applied to the sub-picture element SPE2 have the same amplitude and frequency but have a phase difference of 180 degrees.
  • the desired voltages Va and Vb are applied to the sub picture elements SPE1 and SPE2 by inverting the CS voltage applied to each of the sub picture elements SPE1 and SPE2 in synchronization with the inversion of the signal line voltage.
  • a horizontal scanning period (a period in which a voltage is applied to one line of picture elements PE) is shortened, and the number of auxiliary capacitors CCS1 and CCS2 is increased.
  • the waveform of the CS voltage may become dull from the intended waveform.
  • the degree of the waveform dullness varies depending on the arrangement location of the picture element PE.
  • the effective voltage applied to the sub-picture elements SPE1 and SPE2 varies depending on the arrangement location of the picture elements PE, so that uneven display luminance can occur.
  • Patent Document 2 proposes a method for reducing the above-described display luminance unevenness by making the reversal of the CS voltage longer than one horizontal scanning period. This method will be described with reference to the drawings.
  • FIG. 14 is a graph showing an example of a waveform of a CS voltage that reduces unevenness in display luminance.
  • FIG. 15 is a circuit diagram showing a configuration example of a liquid crystal display device to which the CS voltage shown in FIG. 14 is applied.
  • FIG. 16 is a circuit diagram showing an arrangement example of each part of the liquid crystal display device shown in FIG.
  • shaft of the graph shown in FIG. 14 shows a voltage value, and the horizontal axis has shown time.
  • FIG. 14 illustrates a case where each CS voltage is inverted every two horizontal scanning periods (that is, four horizontal scanning periods are set as one cycle).
  • the CS voltage CSVX1 and the CS voltage CSVX2, and the CS voltage CSVX3 and the CS voltage CSVX4 are different in phase from each other by two horizontal scanning periods (180 degrees).
  • the CS voltage CSVX1 and the CS voltage CSVX3, and the CS voltage CSVX2 and the CS voltage CSVX4 are different in phase by one horizontal scanning period (90 degrees).
  • the CS voltages CSVX1 to CSVX4 are arranged in each row via the auxiliary capacity main line CSLX and the auxiliary capacity lines CSL1 and CSL2 drawn from the auxiliary capacity main line CSLX. Applied to the sub-picture elements SPE1 and SPE2 constituting the picture element PE.
  • the CS voltage CSVX1 and the CS voltage CSVX2 are applied to the sub-picture elements SPE1 and SPE2 provided in the picture element PE arranged in a certain row, the sub-picture element SPE1 provided in the picture element PE adjacent to the picture element PE.
  • SPE2 are applied with CS voltage CSVX3 and CS voltage CSVX4.
  • a CS voltage CSVX1 is applied to one of the auxiliary capacity trunk lines CSLX
  • a CS voltage CSVX2 is applied to one of the auxiliary capacity trunk lines CSLX
  • a CS voltage CSVX3 is applied to one of the auxiliary capacity trunk lines CSLX.
  • the CS voltage CSVX4 is applied to one of the auxiliary capacity trunk lines CSLX.
  • the auxiliary capacitance lines CSL1 and CSL2 extend in the row direction in order to apply the same CS voltage to the sub-picture elements SPE1 and SPE2 provided in the picture elements PE arranged in the same row.
  • the auxiliary capacity trunk line CSLX is arranged to be orthogonal to the auxiliary capacity lines CSL1 and CSL2 (extend in the column direction) so that the auxiliary capacity lines CSL1 and CSL2 can be easily drawn out. Further, the auxiliary capacity trunk line CSLX is arranged at both ends of the auxiliary capacity lines CSL1 and CSL2, respectively.
  • the liquid crystal display device 100 (particularly, a liquid crystal display panel) includes a gate driver 110, a source driver 120, and a glass substrate 130.
  • a gate driver to which a gate driver control signal for controlling the picture element PE, the scanning line GL, the auxiliary capacity trunk line CSLX, the auxiliary capacity lines CSL1 and CSL2, the signal line SL, and the gate driver 110 is applied to the glass substrate 130.
  • Each of the control signal lines CGL is formed.
  • gate driver control signals and CS voltages CSVX1 to CSVX4 generated by a controller are applied to the gate driver control signal line CGL and the auxiliary capacity trunk line CSLX.
  • the gate driver 110 includes a scanning line voltage generation unit 111 that generates a scanning line voltage and applies the scanning line voltage to the scanning line GL based on a gate driver control signal input via the gate driver control signal line CGL.
  • the source driver 120 includes a signal line voltage generation unit 121 that generates a signal line voltage based on an input source driver control signal (for example, generated by a controller (not shown)) and applies the signal line voltage to the signal line SL.
  • a plurality of gate drivers 110 may be provided along the column direction. As shown in FIG. 16, when a plurality of gate drivers 110 are provided in one liquid crystal display device 100, adjacent gate drivers 110 are connected, and a gate driver control signal is transmitted from the preceding gate driver 110 to the succeeding gate driver 110. Are transmitted sequentially.
  • the auxiliary capacity trunk line CSLX needs to be formed on the glass substrate 130, but the wiring on the glass substrate 130 has a large wiring resistance. In this case, from the viewpoint of suppressing unevenness in display brightness of the picture element PE, it is necessary to increase the respective line widths of the auxiliary capacity trunk line CSLX to reduce the impedance. Then, since the area occupied by the auxiliary capacity trunk line CSLX becomes larger on the glass substrate 130, the frame portion of the glass substrate 130 (the peripheral portion excluding the portion where the picture element PE is arranged; the same applies hereinafter) is narrowed. Becomes difficult.
  • the CS voltage is taken into the gate driver, and the waveform of the CS voltage is shaped by a buffer unit provided in the gate driver (for example, auxiliary capacitance such as waveform blunting and noise reduction is reduced).
  • a buffer unit provided in the gate driver
  • auxiliary capacitance such as waveform blunting and noise reduction is reduced.
  • a configuration for applying the sub-pixel to each sub-capacitor line after each of the auxiliary capacitance lines has been proposed. According to this configuration, it is not necessary to extend the auxiliary capacity main line along the column direction as shown in FIG. 16, and each can be divided. Therefore, since the line width can be reduced by suppressing the wiring resistance of the auxiliary capacity trunk line, the frame portion can be narrowed.
  • FIG. 17 is a block diagram schematically showing a configuration example of a main part of a liquid crystal display device that applies a CS voltage to an auxiliary capacitance line using a buffer unit.
  • FIG. 18 is a graph showing respective states of the CS voltage input and output by the buffer unit shown in FIG. 17 and the power supply voltage of the buffer unit.
  • the buffer unit BF is supplied with a voltage VCSH, which is a high-voltage power supply voltage, and a voltage VCSL, which is a low-voltage power supply voltage, from a predetermined power supply (for example, the above-described controller). .
  • a resistor RL shown between the buffer unit BF and the respective voltages VCSH and VCSL in the drawing is a wiring resistance between the power supply and the buffer unit BF.
  • four CS voltages CSVY1a to CSVY4a having different phases are input to the four input terminals IN1 to IN4 of the buffer unit BF, and each of the four output terminals OUT1 to OUT4 of the buffer unit BF is the buffer unit.
  • the CS voltages CSVY1b to CSVY4b whose waveforms are shaped by BF are output.
  • Each of these CS voltages CSVY1b to CSVY4b corresponds to the auxiliary capacitor CCS (which corresponds to the above-described auxiliary capacitor lines CSL1 and CSL2, and is referred to in this way unless otherwise distinguished. The same applies hereinafter).
  • the auxiliary capacitors CCS1 and CCS2 are referred to as above when they are not particularly distinguished.
  • the resistor RCSL shown in each of the storage capacitor lines CSL in the drawing is a wiring resistance of the storage capacitor line CSL.
  • FIG. 18 is a graph showing the waveforms of the CS voltages CSVY1a to CSVY4a input to the input terminals IN1 to IN4.
  • the CS voltage CSVY1a is indicated by a thick solid line
  • the other CS voltages CSVY2a to CSVY4a are indicated by thin broken lines.
  • the lower graph in FIG. 18 shows the state of the CS voltage CSVY1b output from the output terminal OUT1 with a thick solid line when the CS voltages CSVY1a to CSVY4a shown in the upper graph are input to the input terminals IN1 to IN4 of the buffer unit BF.
  • the states of the voltages VCSH and VCSL supplied to the buffer unit BF are indicated by broken lines.
  • shaft of the graph shown in FIG. 18 shows a voltage value
  • the horizontal axis has shown time.
  • the CS voltage CSVY1b when the CS voltage CSVY1a tries to rise, the CS voltage CSVY1b also rises accordingly.
  • the voltage VCSH supplied to the buffer unit BF becomes unstable (decreases), and the CS voltage CSVY1b has an intended voltage value (for example, VCSH). It may happen that it does not stand up. This can also occur at the falling edge of the CS voltage CSVY1a. That is, the voltage VCSL supplied to the buffer unit BF may become unstable (rise), and the CS voltage CSVY1b may not fall to the intended voltage value (for example, VCSH).
  • the luminance of the sub-picture elements may not be intended, and problems such as uneven display luminance may occur.
  • the buffer unit BF consumes a large amount of current due to a large capacitive load of the auxiliary capacitor CCS and an increase in the wiring resistance RL as a result of reducing the line width for narrowing the frame. obtain.
  • the line width must be increased, and it becomes difficult to narrow the frame.
  • the present invention realizes a narrower frame of a display device and a drive device capable of accurately applying an intended voltage to an auxiliary capacitor, and a display device including the drive device.
  • the purpose is to provide.
  • the present invention is connected to one end of a different auxiliary capacitance line connected to an auxiliary capacitance provided in each of a plurality of sub-picture elements constituting one picture element, and the auxiliary capacitance line
  • a driving device capable of differentiating the display luminance of the sub-pixel by applying different auxiliary capacitance driving voltages to each of the sub-pixels, Using the supplied first voltage as a common power supply voltage, shaping the waveform of each of the auxiliary capacitance driving voltages, and applying the buffer portion to each of the auxiliary capacitance lines;
  • a stabilized power supply unit that supplies the first voltage to the buffer unit, Provided is a driving device in which the stabilized power supply unit generates the first voltage by using a second voltage that is equal to or higher than the first voltage and a third voltage that is equal to or lower than the first voltage as a power supply voltage.
  • a fourth voltage that is a voltage value to be supplied to the buffer unit is input to the stabilized power source unit.
  • the stabilized power supply unit generates the first voltage to be equal to the fourth voltage.
  • the stabilized power supply unit is configured such that the fourth voltage is input to a non-inverting input terminal, the second voltage and the third voltage are input to a power supply terminal, and an output terminal outputs the output voltage.
  • the first voltage is preferably an operational amplifier that is input to an inverting input terminal.
  • the stabilized power supply unit includes an input terminal to which the second voltage or the third voltage is input, an output terminal that outputs the first voltage, and a ground terminal that is grounded.
  • a three-terminal regulator having
  • the drive device having the above-described characteristics includes a plurality of the stabilized power supply units for supplying the one first voltage to the buffer unit.
  • the buffer unit may perform waveform shaping in which the auxiliary capacitor driving voltage before waveform shaping is input to a non-inverting input terminal, the first voltage is input to a power supply terminal, and an output terminal outputs. It is preferable that the later storage capacitor driving voltage is composed of an operational amplifier inputted to the inverting input terminal.
  • the drive device having the above characteristics includes the two stabilized power supply units,
  • the first voltage supplied by one of the stabilized power supply units is a power supply voltage on the high voltage side of the buffer unit, It is preferable that the first voltage supplied by the other stabilized power supply unit is a low-voltage power supply voltage of the buffer unit.
  • the present invention is connected to one end of a different auxiliary capacitance line connected to an auxiliary capacitance provided in each of a plurality of sub-picture elements constituting one picture element, and different auxiliary capacitance lines are connected to the auxiliary capacitance lines.
  • a driving device capable of varying the display luminance of the sub-picture element by applying a capacitive driving voltage, Using the supplied first voltage as a common power supply voltage, and shaping the waveform of each of the auxiliary capacitance drive voltages, and including a buffer unit that applies to each of the auxiliary capacitance lines,
  • the buffer unit the auxiliary capacitance driving voltage before waveform shaping is input to the non-inverting input terminal, the supplied power supply voltage is input to the power supply terminal, and the auxiliary capacitance driving voltage after waveform shaping output from the output terminal is Provided is a driving device including an operational amplifier input to an inverting input terminal.
  • the driving device having each feature described above is connected in common to the plurality of sub-pixels that constitute each of the pixels arranged along the auxiliary capacitance line among the pixels arranged in a matrix, and the auxiliary devices
  • the present invention also provides a display device comprising at least one drive device having the above characteristics.
  • the power supply voltage of the buffer unit can be stabilized. Therefore, it is possible for the buffer unit to apply the auxiliary capacitance driving voltage having the expected voltage value to the auxiliary capacitance line without increasing the wiring for supplying the power supply voltage of the buffer unit. Therefore, it is possible to realize a narrow frame of the display device and to accurately apply an intended voltage to the auxiliary capacitor.
  • the block diagram shown about the schematic structural example of the gate driver which concerns on embodiment of this invention 1 is a circuit diagram showing a configuration example of the buffer unit in FIG.
  • the circuit diagram which shows an example of the arrangement method and connection method of the gate driver which concern on embodiment of this invention Block diagram showing the first example of the stabilized power supply unit
  • FIG. 12 is a graph showing an example of the waveform of the signal line voltage and the CS voltage applied to each sub-picture element shown in FIG.
  • Graph showing waveform example of CS voltage to reduce unevenness of display brightness 14 is a circuit diagram showing a configuration example of a liquid crystal display device to which the CS voltage shown in FIG. 14 is applied.
  • the circuit diagram which shows the example of arrangement
  • the block diagram which showed typically the example of a principal part structure of the liquid crystal display device which applies CS voltage to an auxiliary capacity line using a buffer part
  • the graph which showed each state of CS voltage which the buffer part shown in FIG. 17 inputs and outputs, and the power supply voltage of the said buffer part
  • a gate driver that applies a voltage to the auxiliary capacitance line and the scanning line is exemplified as the driving device according to the embodiment of the present invention. It may be a drive device that applies a voltage only to the.
  • the gate driver described below drives the picture element PE shown in FIG. 12 (performs multi-picture element driving).
  • FIG. 1 is a block diagram showing a schematic configuration of a gate driver according to an embodiment of the present invention.
  • the gate driver 1 includes control logics 11A and 11B, a bidirectional shift register 12, a level shifter 13, an output circuit 14, buffer units 21A and 21B, and various terminals (white coating in the figure). A portion indicated by a circle). Although details will be described later, the terminals of the same name can be connected by wiring in the gate driver 1.
  • FIG. 1 shows the terminals arranged at positions that may be different from actual positions.
  • the terminal LBR is an input terminal to which a control signal indicating the shift direction of the bidirectional shift register 12 is input. For example, a signal that can take two states of H (high) and L (low) is input to the terminal LBR.
  • the control logics 11A and 11B control the shift direction of the bidirectional shift register 12 so as to correspond to the state of the control signal.
  • the scanning direction of the picture element PE is determined by the shift direction of the bidirectional shift register 12.
  • Each of the terminal GSPOI and the terminal GSPIO is an IO (Input / Output) terminal capable of switching between an input terminal and an output terminal.
  • the control logics 11A and 11B perform the switching according to the state of the control signal input to the terminal LBR. Specifically, for example, when the state of the control signal input to the terminal LBR is H, the control logics 11A and 11B use the terminal GSPOI as an input terminal and the terminal GSPIO as an output terminal. For example, when the state of the control signal input to the terminal LBR is L, the control logics 11A and 11B use the terminal GSPOI as an output terminal and the terminal GSPIO as an input terminal.
  • a signal for starting the operation of the bidirectional shift register 12 (hereinafter referred to as a scanning start signal) is input to a terminal serving as an input terminal among the terminals GSPOI and GSPIO. Further, when a plurality of gate drivers are used in cascade connection, if there is a subsequent gate driver, the terminal serving as an output terminal among the terminals GSPOI and GSPIO outputs the scanning start signal to the subsequent gate driver. (See FIG. 4 described later).
  • the terminal GCKOI and the terminal GCKIO are IO terminals that can be switched between the input terminal and the output terminal.
  • the control logics 11A and 11B perform the switching according to the state of the control signal input to the terminal LBR. Specifically, for example, when the state of the control signal input to the terminal LBR is H, the control logics 11A and 11B use the terminal GCKOI as an input terminal and the terminal GCKIO as an output terminal. For example, when the state of the control signal input to the terminal LBR is L, the control logics 11A and 11B use the terminal GCKOI as an output terminal and the terminal GCKIO as an input terminal.
  • a driving clock signal of the bidirectional shift register 12 is input to a terminal serving as an input terminal among the terminals GCKOI and the terminal GCKIO.
  • the terminal GCKOI and the terminal GCKIO which is an output terminal, outputs the drive clock signal to the subsequent gate driver. (See FIG. 4 described later).
  • the terminal VGL and the terminal VGH are terminals to which a power supply voltage for operating the output circuit 14 is supplied.
  • the output circuit 14 generates a scanning line voltage and outputs it to each of terminals OG1 to OG272 described later. If the voltage value of the voltage supplied to the terminal VGL is vgl and the voltage value of the voltage supplied to the terminal VGH is vgh, the scanning line voltage can be a voltage having an amplitude from the voltage value vgl to the voltage value vgh, for example.
  • the terminal VCC is a terminal to which a power supply voltage for operating the entire gate driver 1 is supplied.
  • the terminal GND is a ground terminal and supplies the ground voltage to the entire gate driver 1.
  • Scan lines are connected to the 272 terminals OG1 to OG272 from the outside of the gate driver 1, respectively.
  • Terminals OG1 to OG272 are terminals that apply the scanning line voltage generated by the output circuit 14 to the connected scanning lines, respectively.
  • Each of the terminals CSVA1a to CSVA4a and the terminals CSVB1a to CSVB4a is a terminal to which a CS voltage input to the buffer units 21A and 21B is supplied.
  • Each of the terminals CSVA1b to CSVA4b and the terminals CSVB1b to CSVB4b is a terminal for applying the CS voltage shaped by the buffer units 21A and 21B to the auxiliary capacitance line CSL.
  • the terminal CSVA1a and the terminal CSVB1a, the terminal CSVA2a and the terminal CSVB2a, the terminal CSVA3a and the terminal CSVB3a, the terminal CSVA4a and the terminal CSVB4a are respectively connected. Therefore, for example, the CS voltage input from one of the terminals CSVA1a to CSVA4a and the terminals CSVB1a to CSVB4a can be output from the other and can be input to each of the buffer units 21A and 21B.
  • the buffer units 21A and 21B reshape the waveform of the input CS voltage, and the reshaped CS voltage is output from the terminals CSVA1b to CSVA4b and the terminals CSVB1b to CSVB4b and applied to the auxiliary capacitance line CSL. Then, the auxiliary capacitor CCS is driven.
  • the terminal VCSH and the terminal VCSL are terminals to which the voltage VCSH and the voltage VCSL, which are the respective power supply voltages of the buffer units 21A and 21B, are supplied.
  • the voltage VCSH is the power supply voltage on the high voltage side of the buffer units 21A and 21B
  • the voltage VCSL is the power supply voltage on the low voltage side of the buffer units 21A and 21B.
  • the gate driver 1 further includes a stabilized power supply unit in order to stabilize the voltage VCSH and the voltage VCSL which are the power supply voltages of the buffer unit 21. Details of the stabilized power supply unit will be described later with reference to the drawings.
  • the scan start signal generated based on the vertical synchronization signal is input from the terminal GSPOI, and the bidirectional shift register 12 is synchronized with the drive clock signal generated based on the horizontal synchronization signal input from the terminal GCKOI. (For example, every horizontal scanning period), the shift operation is started.
  • the first pulse signal that is a pulse signal is generated by this shift operation.
  • the first pulse signal is converted by the level shifter 13 into a scanning line voltage having an amplitude of the voltage vgh from the voltage vgl, and is output from the output circuit 14 to the terminal OG1.
  • the bidirectional shift register 12 generates a second pulse signal that is a pulse signal different from the first pulse signal by the above-described shift operation.
  • This second pulse signal is converted by the level shifter 13 into a scanning line voltage having an amplitude of the voltage value vgh from the voltage value vgl, and is output from the output circuit 14 to the terminal OG2.
  • the bidirectional shift register 12 sequentially generates the nth pulse signal by the above shift operation
  • the level shifter 13 sequentially converts the nth pulse signal from the voltage value vgl to the scanning line voltage having the amplitude of the voltage value vgh.
  • the output circuit 14 sequentially outputs the scanning line voltage via the terminal OGn (n is a natural number). Therefore, in this example, the scanning direction of the scanning line voltage output from the output circuit 14, that is, the order of the scanning lines to which the scanning line voltage is applied is connected to the scanning line connected to the terminal OG1 and the terminal OG2. Scan lines,..., Scan lines connected to the terminal OG272.
  • the gate driver 1 When the above shift operation is completed (when the scanning line voltage is output to the terminal OG272), the gate driver 1 outputs a scanning start signal from the terminal GSPIO to the subsequent gate driver 1 and is driven from the terminal GCKIO. Outputs a clock signal. As a result, the subsequent gate driver performs the same operation as that of the gate driver 1, and sequentially applies the scanning line voltage to the connected scanning lines.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a buffer circuit included in the buffer unit of FIG.
  • the buffer circuit 210 includes an input terminal IN, two inverters 211 and 212, and an output terminal OUT. Further, the input terminal IN, the inverter 211, the inverter 212, and the output terminal OUT are connected in series in this order. Note that a plurality of buffer circuits 210 may be provided in the buffer unit 21.
  • the CS voltages CSVA1a to CSVA4a or the CS voltages CSVB1a to CSVB4a input to the gate driver 1 from the terminals CSVA1a to CSVA4a or the terminals CSVB1a to CSVB4a are input to the input terminal IN.
  • an input terminal IN is connected to terminals CSVA1a and CSVB1a
  • an input terminal IN is connected to terminals CSVA2a and CSVB2a
  • an input terminal IN is connected to terminals CSVA3a and CSVB3a
  • an input terminal IN is connected to terminals CSVA4a and CSVA4a.
  • the inverter 211 includes a p-channel MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) 211P to which the voltage VCSH is applied to the source, and an n-channel MOSFET 211N to which the voltage VCSL is applied to the source.
  • the CS voltage input to the input terminal IN is input to the gates of the MOSFET 211P and the MOSFET 211N. Also, the respective drains of the MOSFET 211P and the MOSFET 211N are connected, and the voltage at this connection node is output to the inverter 212 at the subsequent stage.
  • MOSFET Metal Oxide Semiconductor Field-Effect Transistor
  • the inverter 212 includes a p-channel MOSFET 212P to which the voltage VCSH is applied to the source and an n-channel MOSFET 212N to which the voltage VCSL is applied to the source.
  • the voltage output from the inverter 211 is input to the respective gates of the MOSFET 212P and the MOSFET 212N. Further, the respective drains of the MOSFET 212P and the MOSFET 212N are connected, and the voltage of this connection node is output to the output terminal OUT at the subsequent stage.
  • the output terminal OUT outputs the CS voltage whose waveform is shaped to the terminals CSVA1b to CSVA4b or the terminals CSVB1b to CSVB4b.
  • a certain output terminal OUT is connected to the terminal CSVA1b
  • a certain output terminal OUT is connected to the terminal CSVA2b
  • a certain output terminal OUT is connected to the terminal CSVA3b
  • a certain output The terminal OUT is connected to the terminal CSVA4b.
  • a certain output terminal OUT is connected to the terminal CSVB1b
  • a certain output terminal OUT is connected to the terminal CSVB2b
  • a certain output terminal OUT is connected to the terminal CSVB3b
  • a certain output terminal. OUT is connected to the terminal CSVB4b.
  • FIG. 3 is a diagram illustrating an example of terminal arrangement and internal wiring of the gate driver according to the embodiment of the present invention.
  • a part related to the CS voltage mainly wiring
  • a part related to cascade connection of the gate driver 1 mainly wiring
  • the gate driver 1 includes a tape portion 31 where various wirings are formed, an integrated circuit portion 32 including at least buffer portions 21A and 21B, and a terminal portion 33 where the above-described various terminals are disposed. .
  • terminals OG1 to OG272 are arranged in this order. From the terminal OG1 toward one end of the gate driver 1, the terminals CSVA4b to CSVA1b, the terminal GCKOI, the terminal GSPOI, the terminal VCSL, the terminal VCSH, the terminal VCC, the terminal LBR, the terminal GND, the terminal VGH, the terminal VGL, and the terminal CSVA4a to The CSVA 1a is arranged in this order.
  • terminals CSVB1b to CSVB4b are arranged in this order.
  • this arrangement example is merely an example, and the arrangement of arbitrary terminals may be changed as appropriate.
  • the gate driver 1 is connected as shown in FIG. 4 to be described later, the first stage gate driver 1 and the rear stage gate driver 1 (in the first stage gate driver 1, a device for outputting a signal or voltage from a controller or the like instead of the previous stage gate driver. It is preferable to arrange a terminal that can be connected to the end of the gate driver 1.
  • terminals of the same name are connected by wiring in the gate driver 1.
  • terminal GPKOI and the terminal GCKIO, and the terminal GPPOI and the terminal GCOPIO are also connected by wiring in the gate driver 1, respectively. Note that this wiring is a direct connection or an indirect connection between terminals (for example, when a signal or voltage is transmitted between the terminals while some processing is performed on the signal or voltage). ).
  • Terminals CSVA1a to CSVA4a are connected to terminals CSVB1a to CSVB4a, respectively.
  • the terminals CSVA1a to CSVA4a and the terminals CSVB1a to CSVB4a are indirectly connected to the terminals CSVA1b to CSVA4b and the terminals CSVB1b to CSVB4b via the buffers 21A and 21B.
  • FIG. 3 and FIG. 4 to be described later a part of the wiring through which the CS voltage in the gate driver 1 passes is shown as a single thick line for convenience of illustration.
  • FIG. 4 is a circuit diagram illustrating an example of a gate driver arrangement method and connection method according to an embodiment of the present invention. 4 shows the first stage gate driver 1F and the subsequent stage gate driver 1S, it is possible to connect three or more gate drivers in the same manner.
  • Each picture element PE shown in FIG. 4 has the same configuration as the picture element PE shown in FIG. 12, and includes a plurality of sub-picture elements SPE1 and SPE2.
  • the liquid crystal display device 40 (particularly a liquid crystal display panel) includes a plurality of cascade-connected gate drivers 1F and 1S, a source driver 40, a controller 50, and a glass substrate 60.
  • a source driver 40 On the glass substrate 60, each of the picture element PE, the scanning line GL, the signal line SL, the auxiliary capacity trunk line CSLA, the auxiliary capacity lines CSL1 and CSL2, and the control line CL that connects the controller 50 and the first stage gate driver 1 is provided. It is formed.
  • the source driver 40 includes a signal line voltage generation unit 41 that generates a signal line voltage and applies the signal line voltage to the signal line SL.
  • a part of the control line CL is collectively shown as one thick line for convenience of illustration.
  • the controller 50 inputs the CS voltages CSVA1a to CSVA4a to the terminals CSVA1a to CSVA4a of the gate driver 1F via the control line CL. Similarly, the controller 50 inputs the above-described various voltages to the terminal VCSL, terminal VCSH, terminal VCC, terminal LBR, terminal GND, terminal VGH, and terminal VGL of the gate driver 1F via the control line CL. However, the same voltage as the voltage supplied to the terminal VCC is input to the terminal LBR of the gate driver 1F.
  • the controller 50 when the state of the voltage input to the terminal LBR of the gate driver 1F is H (when each of the terminal GSPOI and the terminal GCKOI of the gate driver 1F is an input terminal as in the above example), the controller 50 The scan start signal and the drive clock signal are input to the terminal GSPOI and the terminal GCKOI of the gate driver 1F via the control line CL, respectively.
  • the gate drivers 1F and 1S are arranged so that the end portion where the terminals CSVB1a to CSVB4a of the gate driver 1F are arranged and the end portion where the terminals CSVA1a to CSVA4a of the gate driver 1S are arranged are close to each other.
  • the terminals CSVA1a to CSVA4a near the end, the terminal VCSL, the terminal VCSH, the terminal VCC, the terminal LBR, the terminal GND, the terminal VGH, and the terminal VGL are connected to each other with the same name by wiring formed on the glass substrate 60. Is done.
  • terminal GCKIO and the terminal GSPIO of the gate driver 1F and the terminal GCKOI and the terminal GSPOI of the gate driver 1S are also connected by wirings formed on the glass substrate 60, respectively.
  • the signal and voltage input by the controller 50 to the gate driver 1F can be transmitted to the gate driver 1S subsequent to the gate driver 1F.
  • the terminals OG1 to OG272 of the gate drivers 1F and 1S apply the scanning line voltage to the scanning lines GL connected to the respective picture elements PE.
  • the signal line voltage generation unit 41 of the source driver 40 generates a signal line voltage based on, for example, a source driver control signal input from the controller 50 and applies it to the signal line SL. Thereby, each picture element PE is driven and a display operation is performed.
  • the waveforms of the CS voltages CSVA1a to CSVA4a input from the controller 50 to the gate driver 1F as described above are shaped by the buffer units 21A and 21B in the integrated circuit 32, and the terminals CSVA1b to CSVA4b and the terminals CSVB1b to CSVB4b respectively. Is output from.
  • the CS voltage output from each of the terminals CSVA1b to CSVA4b and the terminals CSVB1b to CSVB4b is applied to the auxiliary capacity main line CSLA connected to the terminals, and further, the auxiliary capacity lines CSL1 and CSL2 connected to the auxiliary capacity main line CSLA.
  • the subsequent gate driver 1S also drives the auxiliary capacitors CCS1 and CCS2 in the same manner as the gate driver 1F, except that the CS voltages CSVA1a to CSVA4a are input from the gate driver 1F.
  • the auxiliary capacity trunk line CSLA can be divided according to the number of buffers 21A and 21B included in the gate drivers 1F and 1S. Therefore, unlike the auxiliary capacity main line CSLX shown in FIGS. 15 and 16, the auxiliary capacity main line CSLA can be divided and shortened. Accordingly, since the wiring resistance of the auxiliary capacity main line CSLA is reduced, it is possible to reduce the line width of the auxiliary capacity main line CSLA (to narrow the frame). In addition, since it is related to the size of the buffer units 21A and 21B, it cannot be generally stated. However, in the case where the liquid crystal display device 40 shown in FIG. 4 includes four gate drivers, eight auxiliary capacity trunk lines CSLA are provided. Can be divided. Therefore, as compared with the conventional liquid crystal display device 100 as shown in FIG. 16, it is possible to make the auxiliary capacitor main line narrow to about 1/8 (to narrow the frame).
  • the buffer units 21A and 21B in the gate driver (that is, providing the buffer units 21A and 21B in a distributed manner throughout the liquid crystal display device 40), it is possible to suitably drive the auxiliary capacitor. Therefore, when the line width is narrowed without dividing the auxiliary capacity trunk line, it may be possible to suppress unevenness in display luminance and the like.
  • FIG. 5 is a block diagram illustrating a first example of the stabilized power supply unit.
  • regulators 711 and 712 are provided as stabilized power supply units.
  • the regulator 711 supplies a voltage VCSH which is a power supply voltage on the high voltage side of the buffer unit 21, and the regulator 712 supplies a voltage VCSL which is a power supply voltage on the low voltage side of the buffer unit 21.
  • the voltage VCSH supplied via the terminal VCSH of the gate driver 1 described above is input to the regulator 711.
  • the regulator 711 is supplied with a voltage AVCH, which is a high-voltage side power supply voltage, and a voltage AVCL, which is a low-voltage power supply voltage, from a predetermined power supply (for example, the controller 50 described above).
  • the voltage VCSL supplied through the terminal VCSL of the gate driver 1 described above is input to the regulator 712.
  • the regulator 712 is supplied with a voltage AVCH, which is a high-voltage side power supply voltage, and a voltage AVCL, which is a low-voltage power supply voltage, from a predetermined power supply (for example, the controller 50 described above).
  • the voltage AVCH is equal to or higher than the voltage VCSH
  • the voltage AVCL is equal to or lower than the voltage VCSL.
  • a resistor RL shown between the regulators 711 and 712 and the respective voltages AVCH and AVCL in the figure is a wiring resistance between the power supply and the regulators 711 and 712.
  • the regulators 711 and 712 use the voltage AVCH and the voltage AVCL as power supply voltages to suppress fluctuations in the voltages VCSH and VCSL supplied to the buffer unit 21 (in other words, the voltages VCSH and VCSL supplied to the buffer unit 21 are , So as to be equal to the input voltages VCSH and VCSL).
  • FIG. 6 is a graph showing the states of the CS voltage output from the buffer unit shown in FIG. 5, the power supply voltage of the buffer unit, and the power supply voltage of the regulator.
  • the CS voltage CSVA1b is illustrated as the CS voltage output from the buffer unit 21, and the state of the voltage is indicated by a thick solid line.
  • the power supply voltage state of the regulators 711 and 712 is indicated by a broken line, and the power supply voltage state of the buffer unit 21 is indicated by a one-dot chain line.
  • shaft of the graph shown in FIG. 6 shows the voltage value, and the horizontal axis has shown time.
  • the regulator 711 uses the voltage AVCH equal to or higher than the voltage VCSH to be supplied to the buffer unit 21 and the voltage AVCL equal to or lower than the voltage VCSH to be supplied to the buffer unit 21 as the power supply voltage, the buffer unit 21. Even when another CS voltage having a different phase is input and a large amount of current is consumed due to the influence of the wiring resistance RL, the capacitive load of the auxiliary capacitor CCS, or the like, the voltage AVCH is suppressed from becoming smaller than the voltage VCSH. Therefore, the regulator 711 can stably supply the voltage VCSH to the buffer unit 21.
  • the regulator 712 uses a voltage AVCH equal to or higher than the voltage VCSL to be supplied to the buffer unit 21 and a voltage AVCL equal to or lower than the voltage VCSL to be supplied to the buffer unit 21 as a power supply voltage, Even if another CS voltage having a different phase is input to the unit 21 and a large amount of current is consumed due to the influence of the wiring resistance RL or the capacitive load of the auxiliary capacitor CCS, the voltage AVCL is suppressed from becoming larger than the voltage VCSL. The Therefore, the regulator 712 can stably supply the voltage VCSL to the buffer unit 21.
  • FIG. 7 is a block diagram illustrating a second example of the stabilized power supply unit.
  • operational amplifiers 721 and 722 are provided as stabilized power supply units.
  • the operational amplifier 721 supplies a voltage VCSH which is a power supply voltage on the high voltage side of the buffer unit 21, and the operational amplifier 722 supplies a voltage VCSL which is a power supply voltage on the low voltage side of the buffer unit 21.
  • the voltage VCSH supplied via the terminal VCSH of the gate driver 1 described above is input to the non-inverting input terminal of the operational amplifier 721.
  • the power terminal of the operational amplifier 721 is supplied with a voltage AVCH, which is a high-voltage side power supply voltage, and a voltage AVCL, which is a low-voltage power supply voltage, from a predetermined power supply (for example, the controller 50 described above).
  • the voltage VCSH output from the output terminal of the operational amplifier 721 is input to the inverting input terminal of the operational amplifier 721.
  • a voltage VCSL supplied via the terminal VCSL of the gate driver 1 described above is input to the non-inverting input terminal of the operational amplifier 722.
  • the power terminal of the operational amplifier 722 is supplied with a voltage AVCH, which is a high-voltage power supply voltage, and a voltage AVCL, which is a low-voltage power voltage, from a predetermined power supply (for example, the controller 50 described above).
  • the voltage VCSL output from the output terminal of the operational amplifier 722 is input to the inverting input terminal of the operational amplifier 722.
  • the voltage AVCH is equal to or higher than the voltage VCSH
  • the voltage AVCL is equal to or lower than the voltage VCSL.
  • a resistor RL shown between the operational amplifiers 721 and 722 and the respective voltages AVCH and AVCL in the figure is a wiring resistance between the power supply and the operational amplifiers 721 and 722.
  • the operational amplifiers 721 and 722 in this example also use the voltage AVCH and the voltage AVCL as power supply voltages to suppress fluctuations in the voltages VCSH and VCSL supplied to the buffer unit 21 (in other words, Then, the voltages VCSH and VCSL supplied to the buffer unit 21 are made equal to the input voltages VCSH and VCSL).
  • the operational amplifier 721 uses the voltage AVCH that is higher than or equal to the voltage VCSH to be supplied to the buffer unit 21 and the voltage AVCL that is lower than or equal to the voltage VCSH that is to be supplied to the buffer unit 21 as power supply voltages, Even if a voltage is input and a large amount of current is consumed due to the influence of the wiring resistance RL, the capacitive load of the auxiliary capacitor CCS, or the like, the influence of the fluctuation of the voltage AVCH can be suppressed and the voltage VCSH can be output. Therefore, the operational amplifier 721 can stably supply the voltage VCSH to the buffer unit 21.
  • the buffer unit 21 has a different phase. Even if a large current is consumed due to the influence of the wiring resistance RL, the capacitive load of the auxiliary capacitor CCS, and the like, the influence of the fluctuation of the voltage AVCL can be suppressed and the voltage VCSL can be output. Therefore, the operational amplifier 722 can stably supply the voltage VCSL to the buffer unit 21.
  • FIG. 8 is a block diagram illustrating a third example of the stabilized power supply unit.
  • three-terminal regulators 731 and 732 are provided as stabilized power supply units.
  • the three-terminal regulator 731 supplies a voltage VCSH that is a high-voltage side power supply voltage of the buffer unit 21, and the three-terminal regulator 732 supplies a voltage VCSL that is a low-voltage side power supply voltage of the buffer unit 21. is there.
  • the input terminal of the three-terminal regulator 731 receives a voltage AVCH, which is a high-voltage power supply voltage, from a predetermined power source (for example, the controller 50 described above).
  • AVCH a high-voltage power supply voltage
  • the ground terminal of the three-terminal regulator 731 is grounded.
  • a voltage AVCL which is a low-voltage power supply voltage
  • AVCL a voltage AVCL
  • the ground terminal of the three-terminal regulator 732 is grounded.
  • the voltage AVCH is equal to or higher than the voltage VCSH
  • the voltage AVCL is equal to or lower than the voltage VCSL.
  • a resistor RL shown between the three-terminal regulators 731 and 732 and the respective voltages AVCH and AVCL in the figure is a wiring resistance between the power supply and the three-terminal regulators 731 and 732.
  • the three-terminal regulators 731 and 732 in this example absorb the fluctuation within the range up to the supplied voltage AVCH or voltage AVCL when the voltages VCSH and VCSL supplied to the buffer unit 21 are about to fluctuate. is there.
  • the three-terminal regulator 731 When the voltage AVCH equal to or higher than the voltage VCSH to be supplied to the buffer unit 21 is supplied to the three-terminal regulator 731, another CS voltage having a different phase is input to the buffer unit 21, and the wiring resistance RL and the auxiliary capacitor CCS Even if a large amount of current is consumed due to the influence of a capacitive load or the like, the voltage AVCH is suppressed from becoming smaller than the voltage VCSH. Therefore, the three-terminal regulator 731 can stably supply the voltage VCSH to the buffer unit 21.
  • the three-terminal regulator 732 When the voltage AVCL equal to or lower than the voltage VCSL to be supplied to the buffer unit 21 is supplied to the three-terminal regulator 732, another CS voltage having a different phase is input to the buffer unit 21, and the wiring resistance RL or the auxiliary capacitance Even if a large amount of current is consumed due to the influence of the capacitive load of the CCS, the voltage AVCL is suppressed from becoming larger than the voltage VCSL. Therefore, the three-terminal regulator 732 can stably supply the voltage VCSL to the buffer unit 21.
  • FIG. 9 is a block diagram showing a fourth example of the stabilized power supply unit.
  • operational amplifiers 7411, 7412, 7421, and 7422 are provided as stabilized power supply units.
  • the operational amplifiers 7411 and 7412 supply the voltage VCSH that is the power supply voltage on the high voltage side of the buffer unit 21, and the operational amplifiers 7421 and 7422 supply both the voltage VCSL that is the power supply voltage on the low voltage side of the buffer unit 21. Is.
  • the voltage VCSH supplied via the terminal VCSH of the gate driver 1 described above is input to the non-inverting input terminals of the operational amplifiers 7411 and 7412, respectively.
  • a voltage AVCH that is a high-voltage side power supply voltage and a voltage AVCL that is a low-voltage power supply voltage are respectively supplied from a predetermined power supply (for example, the above-described controller 50) to the power supply terminals of the operational amplifiers 7411 and 7412. Is done.
  • the voltage VCSH output from the output terminal of the operational amplifier 7411 is input to the inverting input terminal of the operational amplifier 7411, and the voltage VCSH output from the output terminal of the operational amplifier 7412 is input to the inverting input terminal of the operational amplifier 7412.
  • the voltage VCSL supplied via the terminal VCSL of the gate driver 1 described above is input to the non-inverting input terminals of the operational amplifiers 7421 and 7422, respectively.
  • a voltage AVCH which is a high-voltage side power supply voltage
  • a voltage AVCL which is a low-voltage side power supply voltage
  • the voltage VCSL output from the output terminal of the operational amplifier 7421 is input to the inverting input terminal of the operational amplifier 7421, and the voltage VCSL output from the output terminal of the operational amplifier 7422 is input to the inverting input terminal of the operational amplifier 7422.
  • the voltage AVCH is equal to or higher than the voltage VCSH
  • the voltage AVCL is equal to or lower than the voltage VCSL.
  • a resistor RL shown between the operational amplifiers 7411, 7412, 7421, 7422 and the respective voltages AVCH, AVCL in the figure is a wiring resistance between the power supply and the operational amplifiers 7411, 7412, 7421, 7422.
  • the voltage supplied is more than that provided with only one stabilized power supply unit. It becomes possible to stabilize VCSH.
  • the plurality of stabilized power supply units (operational amplifiers 7421 and 7422) supply the voltage VCSL to the buffer unit 21, the voltage VCSL to be supplied is more than that provided with only one stabilized power supply unit. It becomes possible to stabilize.
  • the power supply voltage of the buffer unit 21 can be stabilized by providing the gate driver 1 with the stabilized power supply unit. Therefore, it is possible for the buffer unit 21 to apply the CS voltage having the expected voltage value to the auxiliary capacitance line CSL without increasing the wiring for supplying the power supply voltage of the buffer unit 21. Therefore, it is possible to realize a narrow frame of the liquid crystal display device 40 and to accurately apply an intended voltage to the auxiliary capacitor CCS.
  • the voltages AVCH and AVCL used as the power supply voltage by the stabilized power supply unit in each of the above examples may be supplied from the controller 50 to the gate driver 1 in the same manner as the voltages VCSH and VCSL described above. Further, in this case, similarly to the voltages VCSH and VCSL, the gate driver 1 may include terminals corresponding to the voltages AVCH and AVCL, and wiring and connections similar to those of the terminals VCSH and VCSL may be made inside and outside the gate driver 1. (See FIG. 4).
  • [2] A configuration in which the stabilized power supply unit that supplies the power supply voltage on the high voltage side of the buffer unit 21 and the stabilized power supply unit that supplies the power supply voltage on the low voltage side uses the same voltage AVCH and AVCL as the power supply voltage is illustrated. However, at least one voltage may be different. However, the configuration of the gate driver 1 and the liquid crystal display device 40 can be simplified by using the same voltage.
  • FIG. 1 the configuration in which the two buffer units 21A and 21B are provided in one gate driver 1, 1F, and 1S is illustrated, but the configuration in which one buffer unit 21 is provided. Alternatively, a configuration including three or more may be used.
  • FIG. 2 The configuration shown in FIG. 2 is exemplified as the configuration of the buffer unit 21, but other configurations may be used. Another configuration example of the buffer unit 21 will be described with reference to FIG.
  • FIG. 10 is a block diagram illustrating another configuration example of the buffer unit.
  • the buffer unit 210a of this example includes an operational amplifier 211a.
  • the input terminal IN of the buffer unit 210a is connected to the non-inverting input terminal of the operational amplifier 211a.
  • the voltage VCSH and the voltage VCSL supplied as the power supply voltage of the buffer unit 210a are supplied to the power supply terminal of the operational amplifier 211a, respectively.
  • the CS voltage output from the output terminal of the operational amplifier 211a is input to the inverting input terminal of the operational amplifier 211a.
  • the output terminal OUT of the buffer unit 210a is connected to the output terminal of the operational amplifier 211a.
  • the buffer unit 210a By using the operational amplifier 211a as the buffer unit 210a, it is possible to suppress the influence of fluctuations in the voltage VCSH and the voltage VCSL, which are power supply voltages, and to output a stable CS voltage. Therefore, the buffer unit 210a can apply the CS voltage having the expected voltage value to the auxiliary capacitance line CSL without increasing the wiring for supplying the power supply voltage of the buffer unit 210a. Therefore, it is possible to realize a narrow frame of the liquid crystal display device 40 and to accurately apply an intended voltage to the auxiliary capacitor CCS.
  • the buffer unit 210a of this modification can stably output the CS voltage without applying the stabilized power supply unit of each example described above.
  • the configuration including the stabilized power supply unit of each example described above is preferable because the buffer unit 210a can output a more stable CS voltage.
  • the present invention can be applied to a driving device that drives an auxiliary capacitor provided in a display device such as a liquid crystal display device.
  • a driving device that drives an auxiliary capacitor provided in a display device such as a liquid crystal display device.
  • a gate driver that drives a scanning line of a display device.

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Abstract

表示装置の狭額縁化を実現するとともに、補助容量に対して意図した電圧を精度良く印加することができる駆動装置や、当該駆動装置を備える表示装置を提供する。バッファ部（２１）の電源電圧を供給する安定化電源部（レギュレータ７１１，７１２）を備える。当該安定化電源部は、バッファ部（２１）に供給する電圧ＶＣＳＨ，ＶＣＳＬ以上の電圧ＡＶＣＨと、電圧ＶＣＳＨ，ＶＣＳＬ以下の電圧ＡＶＣＬと、を電源電圧として用いて、電圧ＶＣＳＨ，ＶＣＳＬを生成しバッファ部（２１）に供給する。これにより、バッファ部（２１）の電源電圧を供給する配線を太くすることなく、バッファ部（２１）が、期待した電圧値の補助容量駆動電圧を補助容量線に印加することが可能になる。

Description

駆動装置及び表示装置
　本発明はワードプロセッサやパーソナルコンピュータ、テレビジョン装置などに代表される電子機器に用いられる表示装置に関する。特に、アクティブマトリクス型の液晶表示装置に関する。
　近年、高精細、薄型、軽量及び低消費電力等の優れた特長を有する液晶表示装置が、普及している。液晶表示装置の普及に伴い、様々な課題についての改善が検討されているが、その一つにγ特性（絵素の階調データと表示輝度との関係。以下同じ。）の視野角依存性がある。この課題は、液晶表示装置の正面方向観察時のγ特性と、斜方向観察時のγ特性とが異なることである。具体的に例えば、正面方向観察時の表示輝度が適正であっても、斜方向観察時の表示輝度が正面方向観察時よりも大きくなることで白っぽく見える（白浮きする）ことであり、写真やテレビ放送等を表示する際に顕著になる。
　この課題を改善するべく、特許文献１では「マルチ絵素駆動」と呼ばれる技術が提案されている。このマルチ絵素駆動は、１つの絵素を、表示輝度を異ならせることが可能な複数の副絵素で構成することで、斜方向観察時の表示輝度を、正面方向観察時の表示輝度に近づけるものである。具体的に、マルチ絵素駆動は、１つの絵素を構成する複数の副絵素の表示輝度を異ならせるとともに、当該複数の絵素の平均の表示輝度を、目標とする（正面観察時の）表示輝度にするものである。
　このマルチ絵素駆動について、以下図面を参照して説明する。図１１は、液晶表示装置のγ特性を示すグラフである。なお、図１１に示すグラフにおいて、横軸は絵素の階調データ（絵素に印加する電圧であり、本例では０～２５５の２５６階調）Ｘ、縦軸は輝度比（階調データＸの輝度をＬＸとしたとき、（ＬＸ－Ｌ０）／（Ｌ２５５－Ｌ０））である。図１１に示すグラフでは、上記のマルチ絵素駆動を行わない液晶表示装置における正面方向観察時のγ特性を実線で示し、当該液晶表示装置における斜方向観察時のγ特性を破線で示している。さらに、図１１に示すグラフでは、上記のマルチ絵素駆動を行う液晶表示装置における斜方向観察時のγ特性を一点鎖線で示している。
　図１１に示すように、上記のマルチ絵素駆動を行わない液晶表示装置では、斜方向観察時の表示輝度が、正面方向観察時の表示輝度よりも大きくなる（白浮きする）。特に、暗輝度付近（階調データＸが、最小値０の付近）及び明輝度（階調データＸが、最大値２５５の付近）から離れた中間調の表示輝度ほど、差が大きくなる（白浮きが顕著になる）。これに対して、マルチ絵素駆動を行う液晶表示装置では、中間調であっても、斜方向観察時の表示輝度が、正面方向観察時の表示輝度に近いものとなる。これは、マルチ絵素駆動では、１つの絵素を構成する複数の副絵素が、表示輝度のズレが小さい明輝度付近及び暗輝度付近の表示を行うとともに、目標とする表示輝度を当該副絵素の表示輝度の平均で表現するためである。
　図１２は、マルチ絵素駆動を行う表示装置の１つの絵素の構成例を示す回路図である。図１２に示すように、マルチ絵素駆動を行う表示装置の１つの絵素ＰＥは、複数の副絵素ＳＰＥ１、ＳＰＥ２で構成されている。副絵素ＳＰＥ１は、液晶容量ＬＳ１と補助容量ＣＣＳ１とを備え、液晶容量ＬＳ１の一端及び補助容量ＣＣＳ１の一端に、ＴＦＴ（Thin Film Transistor）ｔ１のドレイン電極が接続される。また、液晶容量ＬＳ１の他端には対向電極ＣＯＭが接続され、対向電極電圧（以下、コモン電圧とする）が印加され得る。一方、補助容量ＣＣＳ１の他端には補助容量線ＣＳＬ１が接続され、補助容量駆動電圧（以下、ＣＳ電圧とする）が印加され得る。同様に、副絵素ＳＰＥ２は、液晶容量ＬＳ２と補助容量ＣＣＳ２とを備え、液晶容量ＬＳ２の一端及び補助容量ＣＣＳ２の一端に、ＴＦＴｔ２のドレイン電極が接続される。また、液晶容量ＬＳ２の他端には対向電極ＣＯＭが接続され、コモン電圧が印加され得る。一方、補助容量ＣＣＳ２の他端には補助容量線ＣＳＬ２が接続され、ＣＳ電圧が印加され得る。また、ＴＦＴｔ１、ｔ２のゲート電極には、共通（同一）の走査線ＧＬに接続され、ＴＦＴｔ１、ｔ２のソース電極には、共通（同一）の信号線ＳＬが接続されている。なお、以下の説明において、この図１２を随時参照する。
　絵素ＰＥは、行方向及び列方向に複数整列して（マトリクス状に）配置される。同一行に配置される絵素ＰＥのＴＦＴｔ１、ｔ２には、同一の走査線ＧＬが接続され、同一の走査線電圧が印加され得る。また、同一列に配置される絵素ＰＥのＴＦＴｔ１、ｔ２には、同一の信号線ＳＬが接続され、同一の信号線電圧が印加され得る。また、全ての絵素ＰＥの液晶容量ＬＳ１，ＬＳ２には、同一の対向電極ＣＯＭが接続され、同一のコモン電圧が印加され得る。
　これに対して、１つの絵素ＰＥが備える補助容量ＣＣＳ１，ＣＣＳ２には、異なる補助容量線ＣＳＬ１，ＣＳＬ２が接続され、異なるＣＳ電圧が印加され得る。ただし、同一行に配置される絵素ＰＥについて、それぞれの副絵素ＳＰＥ１の補助容量ＣＣＳ１には同一の補助容量線ＣＳＬ１が接続され、それぞれの副絵素ＳＰＥ２の補助容量ＣＣＳ２には同一の補助容量線ＣＳＬ２が接続される。
　図１３は、図１２に示すそれぞれの副絵素に印加される信号線電圧及びＣＳ電圧の波形例を示すグラフである。図中上側のグラフが、図１２の副絵素ＳＰＥ１に印加される信号線電圧及びＣＳ電圧の波形例を示したものであり、図中下側のグラフが、図１２の副絵素ＳＰＥ２に印加される信号線電圧及びＣＳ電圧の波形例を示したものである。なお、図１２に示すグラフの縦軸は電圧値を示し、横軸は時間を示している。また、図１３に示す例は、所定の期間毎に液晶に印加する電圧の極性を反転する、ＡＣ（Alternating Current）駆動を行う場合のものである。
　上述のように、ＴＦＴｔ１、ｔ２には、同一の信号線電圧及び同一の走査線電圧が印加される。そのため、図１３に示すように、ＴＦＴｔ１、ｔ２を介して副絵素ＳＰＥ１，ＳＰＥ２に印加される信号線電圧は、同一となる。しかし、補助容量線ＣＳＬ１，ＣＳＬ２を介して補助容量ＣＣＳ１，ＣＣＳ２に印加されるＣＳ電圧は、異なり得る。そのため、図１３に示すように、副絵素ＳＰＥ１に印加される電圧Ｖａと、副絵素ＳＰＥ２に印加される電圧Ｖｂとは、異なり得る。これにより、副絵素ＳＰＥ１、ＳＰＥ２の表示輝度を、異ならせることが可能になる。このとき、マルチ絵素駆動を行わない液晶表示装置において、目標の表示輝度を得るために絵素に印加する電圧をＶｍとすると、絵素ＰＥが当該目標の表示輝度を得ようとする場合、Ｖｍ＝（Ｖａ＋Ｖｂ）／２を満たすように電圧Ｖａ，Ｖｂをそれぞれ選択すると、好ましい。
　なお、図１３では、副絵素ＳＰＥ１に印加されるＣＳ電圧と、副絵素ＳＰＥ２に印加されるＣＳ電圧とが、等しい振幅及び周波数であるが位相が１８０度異なるものを、例示している。この場合、信号線電圧の反転に同期して、副絵素ＳＰＥ１，ＳＰＥ２のそれぞれに印加するＣＳ電圧を反転させることで、所望の電圧Ｖａ，Ｖｂが副絵素ＳＰＥ１、ＳＰＥ２に印加されるようにする。
　ところで、高精細の画像を表示する液晶表示装置では、水平走査期間（１行の絵素ＰＥを対象として電圧を印加する期間）が短くなり、かつ補助容量ＣＣＳ１，ＣＣＳ２の数が多くなる。そのため、ＣＳ電圧の波形が、意図した波形から鈍ることが生じ得る。さらに、この波形鈍りの程度は、絵素ＰＥの配置場所によって異なる。このため、副絵素ＳＰＥ１，ＳＰＥ２に印加される実効的な電圧が、絵素ＰＥの配置場所によって異なることで、表示輝度のムラが発生し得る。
　この問題に対して、特許文献２では、ＣＳ電圧の反転を１水平走査期間よりも長くすることで、上記の表示輝度のムラを低減する方法が提案されている。この方法について、図面を参照して説明する。図１４は、表示輝度のムラを低減するＣＳ電圧の波形例を示すグラフである。また、図１５は、図１４に示すＣＳ電圧が適用される液晶表示装置の構成例を示す回路図である。また、図１６は、図１５に示す液晶表示装置の各部の配置例を示す回路図である。なお、図１４に示すグラフの縦軸は電圧値を示し、横軸は時間を示している。
　図１４は、それぞれのＣＳ電圧が、２水平走査期間毎に反転する（即ち、４水平走査期間を１周期とする）場合を例示している。本例の場合、位相が１水平走査期間（９０度）ずつずれたＣＳ電圧ＣＳＶＸ１～ＣＳＶＸ４の、４種類のＣＳ電圧を用意する必要がある。なお、ＣＳ電圧ＣＳＶＸ１及びＣＳ電圧ＣＳＶＸ２と、ＣＳ電圧ＣＳＶＸ３及びＣＳ電圧ＣＳＶＸ４とは、それぞれ位相が２水平走査期間（１８０度）異なる。また、ＣＳ電圧ＣＳＶＸ１及びＣＳ電圧ＣＳＶＸ３と、ＣＳ電圧ＣＳＶＸ２及びＣＳ電圧ＣＳＶＸ４とは、それぞれ位相が１水平走査期間（９０度）異なる。
　また、図１５に示すように、上記のＣＳ電圧ＣＳＶＸ１～ＣＳＶＸ４は、補助容量基幹線ＣＳＬＸと当該補助容量基幹線ＣＳＬＸから引き出される上述の補助容量線ＣＳＬ１，ＣＳＬ２とを介して、各行に配置される絵素ＰＥを構成する副絵素ＳＰＥ１，ＳＰＥ２にそれぞれ印加される。ある行に配置される絵素ＰＥが備える副絵素ＳＰＥ１，ＳＰＥ２に、ＣＳ電圧ＣＳＶＸ１及びＣＳ電圧ＣＳＶＸ２が印加される場合、当該絵素ＰＥと隣接する行の絵素ＰＥが備える副絵素ＳＰＥ１，ＳＰＥ２には、ＣＳ電圧ＣＳＶＸ３及びＣＳ電圧ＣＳＶＸ４が印加される。なお、補助容量基幹線ＣＳＬＸの一つにはＣＳ電圧ＣＳＶＸ１が印加され、補助容量基幹線ＣＳＬＸの一つにはＣＳ電圧ＣＳＶＸ２が印加され、補助容量基幹線ＣＳＬＸの一つにはＣＳ電圧ＣＳＶＸ３が印加され、補助容量基幹線ＣＳＬＸの一つにはＣＳ電圧ＣＳＶＸ４が印加される。
　上述のように、補助容量線ＣＳＬ１，ＣＳＬ２は、同一行に配置される絵素ＰＥが備える副絵素ＳＰＥ１，ＳＰＥ２のそれぞれに対して同じＣＳ電圧を印加するべく、行方向に延在する。補助容量基幹線ＣＳＬＸは、補助容量線ＣＳＬ１，ＣＳＬ２が容易に引き出されるようにすべく、補助容量線ＣＳＬ１，ＣＳＬ２と直交するように（列方向に延在するように）配置される。また、補助容量基幹線ＣＳＬＸは、補助容量線ＣＳＬ１，ＣＳＬ２の両端にそれぞれ配置される。
　また、図１６に示すように、液晶表示装置１００（特に、液晶表示パネル）は、ゲートドライバ１１０と、ソースドライバ１２０と、ガラス基板１３０と、を備える。ガラス基板１３０には、絵素ＰＥや、走査線ＧＬ、補助容量基幹線ＣＳＬＸ、補助容量線ＣＳＬ１，ＣＳＬ２、信号線ＳＬ、ゲートドライバ１１０を制御するためのゲートドライバ制御信号が印加されるゲートドライバ制御信号線ＣＧＬのそれぞれが形成される。ゲートドライバ制御信号線ＣＧＬ及び補助容量基幹線ＣＳＬＸには、例えば、不図示のコントローラが生成したゲートドライバ制御信号及びＣＳ電圧ＣＳＶＸ１～ＣＳＶＸ４が印加される。
　ゲートドライバ１１０は、ゲートドライバ制御信号線ＣＧＬを介して入力されるゲートドライバ制御信号に基づいて、走査線電圧を生成して走査線ＧＬに印加する走査線電圧生成部１１１を備える。同様に、ソースドライバ１２０は、入力されるソースドライバ制御信号（例えば、不図示のコントローラが生成）に基づいて、信号線電圧を生成して信号線ＳＬに印加する信号線電圧生成部１２１を備える。また、ゲートドライバ１１０は、列方向に沿って複数備えられ得る。図１６に示すように、１つの液晶表示装置１００にゲートドライバ１１０が複数備えられる場合、隣接するゲートドライバ１１０が接続され、前段のゲートドライバ１１０から後段のゲートドライバ１１０へと、ゲートドライバ制御信号が順次伝達される。
　上記構成の液晶表示装置１００では、補助容量基幹線ＣＳＬＸをガラス基板１３０上に形成する必要があるが、ガラス基板１３０上の配線は、配線抵抗が大きくなる。この場合、絵素ＰＥの表示輝度のムラなどを抑制する観点から、補助容量基幹線ＣＳＬＸのそれぞれの線幅を大きくして、インピーダンスを低下させる必要がある。すると、ガラス基板１３０上で、補助容量基幹線ＣＳＬＸが占める領域が大きくなることから、ガラス基板１３０の額縁部分（絵素ＰＥが配置された部分を除く周囲の部分。以下同じ。）の狭小化が困難になる。さらに、生成及び印加するＣＳ電圧の波形の種類（上述の例では、ＣＳＶＸ１～ＣＳＶＸ４の４種類）が多くなると、ＣＳ電圧生成のための電圧源が多数必要となるため、額縁部分の狭小化が困難になる。
　この問題に対して、特許文献３では、ＣＳ電圧をゲートドライバに取り込むとともに、ゲートドライバに設けたバッファ部により当該ＣＳ電圧の波形を整形（例えば、波形の鈍りや雑音の低減など、補助容量を好適に駆動し得るための処理。以下同じ。）した上で、それぞれの補助容量線を介して副絵素に印加する構成が提案されている。この構成によれば、補助容量基幹線を図１６に示したように列方向に沿って延在させる必要がなくなり、それぞれ分割可能になる。したがって、補助容量基幹線の配線抵抗を抑制することで線幅を小さくすることが可能になるため、額縁部分の狭小化が可能になる。
特開２００４－６２１４６号公報 特開２００５－１８９８０４号公報 特開２００９－１２８５３３号公報
　しかしながら、上記構成では、バッファ部の電源電圧が不安定になると、バッファ部が補助容量線に印加するＣＳ電圧が不十分となり、表示輝度のムラが生じ得るため、問題となる。この問題について、以下図面を参照して説明する。図１７は、バッファ部を用いてＣＳ電圧を補助容量線に印加する液晶表示装置の要部構成例を模式的に示したブロック図である。また、図１８は、図１７に示すバッファ部が入出力するＣＳ電圧及び当該バッファ部の電源電圧のそれぞれの状態を示したグラフである。
　図１７に示すように、バッファ部ＢＦには、所定の電源（例えば、上述のコントローラ）から、高圧側の電源電圧である電圧ＶＣＳＨ及び低圧側の電源電圧である電圧ＶＣＳＬが、それぞれ供給される。なお、図中のバッファ部ＢＦとそれぞれの電圧ＶＣＳＨ，ＶＣＳＬとの間に示す抵抗ＲＬは、電源とバッファ部ＢＦとの間の配線抵抗である。また、バッファ部ＢＦの４つの入力端子ＩＮ１～ＩＮ４には、それぞれ位相が異なる４つのＣＳ電圧ＣＳＶＹ１ａ～ＣＳＶＹ４ａのそれぞれが入力され、バッファ部ＢＦの４つの出力端子ＯＵＴ１～ＯＵＴ４のそれぞれが、バッファ部ＢＦによって波形が整形されたＣＳ電圧ＣＳＶＹ１ｂ～ＣＳＶＹ４ｂを出力する。このＣＳ電圧ＣＳＶＹ１ｂ～ＣＳＶＹ４ｂは、それぞれ補助容量線ＣＳＬ（上述の補助容量線ＣＳＬ１,ＣＳＬ２に相当し、これらを特に区別しない場合にこのように称する。以下同じ。）を介して補助容量ＣＣＳ（上述の補助容量ＣＣＳ１,ＣＣＳ２に相当し、これらを特に区別しない場合にこのように称する。以下同じ。）に印加される。なお、図中の補助容量線ＣＳＬのそれぞれの中に示す抵抗ＲＣＳＬは、補助容量線ＣＳＬの配線抵抗である。
　図１８の上段のグラフは、それぞれの入力端子ＩＮ１～ＩＮ４に入力されるＣＳ電圧ＣＳＶＹ１ａ～ＣＳＶＹ４ａの波形を示したグラフである。当該グラフにおいて、ＣＳ電圧ＣＳＶＹ１ａを太い実線で示し、他のＣＳ電圧ＣＳＶＹ２ａ～ＣＳＶＹ４ａを細い破線で示している。図１８の下段のグラフは、上段のグラフに示すＣＳ電圧ＣＳＶＹ１ａ～ＣＳＶＹ４ａがバッファ部ＢＦの入力端子ＩＮ１～ＩＮ４に入力された場合において、出力端子ＯＵＴ１が出力するＣＳ電圧ＣＳＶＹ１ｂの状態を太い実線で示し、バッファ部ＢＦに供給される電圧ＶＣＳＨ，ＶＣＳＬの状態を破線で示したものである。なお、図１８に示すグラフの縦軸は電圧値を示し、横軸は時間を示している。
　図１８に示すように、ＣＳ電圧ＣＳＶＹ１ａが立ち上がろうとすると、それに応じてＣＳ電圧ＣＳＶＹ１ｂも立ち上がろうとする。しかしながら、ＣＳＶＹ１ａに遅れてＣＳ電圧ＣＳＶＹ２ａ～ＣＳＶ４ａが立ち上がろうとすることで、バッファ部ＢＦに供給される電圧ＶＣＳＨが不安定になり（降下し）、ＣＳ電圧ＣＳＶＹ１ｂが意図した電圧値（例えば、ＶＣＳＨ）まで立ち上がらないことが生じ得る。このことは、ＣＳ電圧ＣＳＶＹ１ａの立ち下がりでも同様に生じ得る。即ち、バッファ部ＢＦに供給される電圧ＶＣＳＬが不安定になり（上昇し）、ＣＳ電圧ＣＳＶＹ１ｂが意図した電圧値（例えば、ＶＣＳＨ）まで立ち下がらないことが生じ得る。このように、ＣＳ電圧ＣＳＶＹ１ｂ～ＣＳＶＹ４ｂが意図した電圧値に達しない場合、副絵素の輝度が意図したものにならない可能性があり、表示輝度のムラなどの問題が生じ得る。
　これは、補助容量ＣＣＳの容量負荷が大きいことや、狭額縁化のために線幅を小さくした結果として配線抵抗ＲＬが大きくなることなどにより、バッファ部ＢＦが多大な電流を消費することで生じ得る。配線抵抗ＲＬを小さくすることは容易であるが、そのためには線幅を大きくせざるを得ず、狭額縁化が困難になる。
　本発明は、上記の問題点に鑑み、表示装置の狭額縁化を実現するとともに、補助容量に対して意図した電圧を精度良く印加することができる駆動装置や、当該駆動装置を備える表示装置を提供することを目的とする。
　上記目的を達成するため、本発明は、１つの絵素を構成する複数の副絵素のそれぞれに設けられた補助容量にそれぞれ接続される異なる補助容量線の一端に接続され、当該補助容量線のそれぞれに異なる補助容量駆動電圧を印加することで、前記副絵素の表示輝度を異ならせ得る駆動装置であって、
　供給される第１電圧を共通の電源電圧として用いて、それぞれの前記補助容量駆動電圧の波形を整形し、前記補助容量線のそれぞれに印加するバッファ部と、
　前記バッファ部に前記第１電圧を供給する安定化電源部と、を備え、
　前記安定化電源部が、前記第１電圧以上の第２電圧及び前記第１電圧以下の第３電圧を電源電圧として用いて、前記第１電圧を生成することを特徴とする駆動装置を提供する。
　さらに、上記特徴の駆動装置は、前記安定化電源部に、前記バッファ部に供給すべき電圧値である第４電圧が入力され、
　前記安定化電源部は、前記第４電圧と等しくなるように前記第１電圧を生成すると、好ましい。
　さらに、上記特徴の駆動装置は、前記安定化電源部が、前記第４電圧が非反転入力端子に入力され、前記第２電圧及び前記第３電圧が電源端子に入力され、出力端子が出力する前記第１電圧が反転入力端子に入力されるオペアンプから成ると、好ましい。
　さらに、上記特徴の駆動装置は、前記安定化電源部が、前記第２電圧または前記第３電圧が入力される入力端子と、前記第１電圧を出力する出力端子と、接地される接地端子とを有する三端子レギュレータであると、好ましい。
　さらに、上記特徴の駆動装置は、１つの前記第１電圧を前記バッファ部に供給するための前記安定化電源部を、複数備えると、好ましい。
　さらに、上記特徴の駆動装置は、前記バッファ部が、波形整形前の前記補助容量駆動電圧が非反転入力端子に入力され、前記第１電圧が電源端子に入力され、出力端子が出力する波形整形後の前記補助容量駆動電圧が反転入力端子に入力されるオペアンプから成ると、好ましい。
　さらに、上記特徴の駆動装置は、２つの前記安定化電源部を備え、
　一方の前記安定化電源部が供給する前記第１電圧が、前記バッファ部の高圧側の電源電圧であり、
　他方の前記安定化電源部が供給する前記第１電圧が、前記バッファ部の低圧側の電源電圧であると、好ましい。
　また、本発明は、１つの絵素を構成する複数の副絵素のそれぞれに設けられた補助容量にそれぞれ接続される異なる補助容量線の一端に接続され、当該補助容量線のそれぞれに異なる補助容量駆動電圧を印加することで、前記副絵素の表示輝度を異ならせ得る駆動装置であって、
　供給される第１電圧を共通の電源電圧として用いて、それぞれの前記補助容量駆動電圧の波形を整形し、前記補助容量線のそれぞれに印加するバッファ部を備え、
　前記バッファ部が、波形整形前の前記補助容量駆動電圧が非反転入力端子に入力され、供給される電源電圧が電源端子に入力され、出力端子が出力する波形整形後の前記補助容量駆動電圧が反転入力端子に入力されるオペアンプを備えることを特徴とする駆動装置を提供する。
　さらに、上記各特徴の駆動装置は、マトリクス状に配置される前記絵素のうち前記補助容量線に沿って配列されるそれぞれを構成する複数の前記副絵素に共通して接続され、当該補助容量線と平行に形成される走査線に、走査線電圧を印加する走査線駆動部を、
　さらに備えると、好ましい。
　また、本発明は、上記特徴の駆動装置を、少なくとも１つ備えることを特徴とする表示装置を提供する。
　上記特徴の駆動装置及び表示装置では、バッファ部の電源電圧を安定させることが可能になる。そのため、バッファ部の電源電圧を供給する配線を太くすることなく、バッファ部が、期待した電圧値の補助容量駆動電圧を補助容量線に印加することが可能になる。したがって、表示装置の狭額縁化を実現するとともに、補助容量に対して意図した電圧を精度良く印加することが可能になる。
本発明の実施形態に係るゲートドライバの概略構成例について示すブロック図 図１のバッファ部の構成例について示す回路図 本発明の実施形態に係るゲートドライバの端子の配置及び内部の配線の一例を示す図 本発明の実施形態に係るゲートドライバの配置方法及び接続方法の一例を示す回路図 安定化電源部の第１例について示すブロック図 図５に示すバッファ部が出力するＣＳ電圧、バッファ部の電源電圧及びレギュレータの電源電圧のそれぞれの状態を示したグラフ 安定化電源部の第２例について示すブロック図 安定化電源部の第３例について示すブロック図 安定化電源部の第４例について示すブロック図 バッファ部の別の構成例について示すブロック図 液晶表示装置のγ特性を示すグラフ マルチ絵素駆動を行う表示装置の１つの絵素の構成例を示す回路図 図１２に示すそれぞれの副絵素に印加される信号線電圧及びＣＳ電圧の波形例を示すグラフ 表示輝度のムラを低減するＣＳ電圧の波形例を示すグラフ 図１４に示すＣＳ電圧が適用される液晶表示装置の構成例を示す回路図 図１５に示す液晶表示装置の各部の配置例を示す回路図 バッファ部を用いてＣＳ電圧を補助容量線に印加する液晶表示装置の要部構成例を模式的に示したブロック図 図１７に示すバッファ部が入出力するＣＳ電圧及び当該バッファ部の電源電圧のそれぞれの状態を示したグラフ
　以下、本発明の実施形態に係る駆動装置について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の実施形態に係る駆動装置として、補助容量線及び走査線に電圧を印加するゲートドライバを例示するが、本発明の駆動装置は、補助容量線にのみ電圧を印加する駆動装置であっても良い。また、以下説明するゲートドライバは、図１２に示した絵素ＰＥを駆動する（マルチ絵素駆動を行う）ものである。
＜ゲートドライバ＞
　最初に、ゲートドライバの全体的な構成例について、図面を参照して説明する。図１は、本発明の実施形態に係るゲートドライバの概略構成について示すブロック図である。図１に示すように、ゲートドライバ１は、コントロールロジック１１Ａ，１１Ｂと、双方向シフトレジスタ１２と、レベルシフタ１３と、出力回路１４と、バッファ部２１Ａ，２１Ｂと、各種端子（図中の白塗りの丸で示す部分）と、を備える。なお、詳細については後述するが、同名の端子は、ゲートドライバ１内の配線により接続され得る。また、図１では説明の便宜上、実際とは異なり得る位置にそれぞれの端子を配置したものを、図示している。
　端子ＬＢＲは、双方向シフトレジスタ１２のシフト方向を示す制御信号が入力される入力端子である。例えば端子ＬＢＲには、Ｈ（ハイ）とＬ（ロー）の二つの状態を取り得る
信号が入力される。コントロールロジック１１Ａ，１１Ｂは、双方向シフトレジスタ１２のシフト方向が、当該制御信号の状態に応じたものになるように制御する。そして、双方向シフトレジスタ１２のシフト方向によって、絵素ＰＥの走査方向が決定される。
　端子ＧＳＰＯＩ及び端子ＧＳＰＩＯのそれぞれは、入力端子及び出力端子の切り替えが可能なＩＯ（Input/Output）端子である。コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態に応じて、当該切替を行う。具体的に例えば、コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態がＨである場合、端子ＧＳＰＯＩを入力端子、端子ＧＳＰＩＯを出力端子とする。また例えば、コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態がＬである場合、端子ＧＳＰＯＩを出力端子、端子ＧＳＰＩＯを入力端子とする。なお、端子ＧＳＰＯＩ及び端子ＧＳＰＩＯのうち入力端子となる端子には、双方向シフトレジスタ１２の動作を開始させるための信号（以下、走査開始信号とする）が入力される。また、複数のゲートドライバをカスケード接続して用いる場合、後段のゲートドライバが存在すれば、端子ＧＳＰＯＩ及び端子ＧＳＰＩＯのうち出力端子となる端子が、当該走査開始信号を当該後段のゲートドライバに出力する（後述の図４参照）。
　端子ＧＣＫＯＩ及び端子ＧＣＫＩＯも、端子ＧＳＰＯＩ及び端子ＧＳＰＩＯと同様に、入力端子及び出力端子の切り替えが可能なＩＯ端子である。コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態に応じて、当該切替を行う。具体的に例えば、コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態がＨである場合、端子ＧＣＫＯＩを入力端子、端子ＧＣＫＩＯを出力端子とする。また例えば、コントロールロジック１１Ａ，１１Ｂは、端子ＬＢＲに入力される制御信号の状態がＬである場合、端子ＧＣＫＯＩを出力端子、端子ＧＣＫＩＯを入力端子とする。なお、端子ＧＣＫＯＩ及び端子ＧＣＫＩＯのうち入力端子となる端子は、双方向シフトレジスタ１２の駆動クロック信号が入力される。また、複数のゲートドライバをカスケード接続して用いる場合、後段のゲートドライバが存在すれば、端子ＧＣＫＯＩ及び端子ＧＣＫＩＯのうち出力端子となる端子が、当該駆動クロック信号を当該後段のゲートドライバに出力する（後述の図４参照）。
　端子ＶＧＬ及び端子ＶＧＨは、出力回路１４が動作するための電源電圧が供給される端子である。なお、出力回路１４は、走査線電圧を生成し、後述する端子ＯＧ１～ＯＧ２７２のそれぞれに出力する。端子ＶＧＬに供給される電圧の電圧値をｖｇｌ、端子ＶＧＨに供給される電圧の電圧値をｖｇｈとすると、走査線電圧は、例えば電圧値ｖｇｌから電圧値ｖｇｈの振幅を有する電圧となり得る。
　端子ＶＣＣは、ゲートドライバ１全体が動作するための電源電圧が供給される端子である。また、端子ＧＮＤは接地端子であり、ゲートドライバ１全体に接地電圧を供給する。
　２７２個の端子ＯＧ１～ＯＧ２７２には、ゲートドライバ１の外部から走査線がそれぞれ接続される。端子ＯＧ１～ＯＧ２７２は、出力回路１４が生成する走査線電圧を、接続される当該走査線に対してそれぞれ印加する端子である。なお、端子ＯＧ１～ＯＧｎの自然数ｎは任意の数であり、本例のｎ＝２７２は一例に過ぎない。
　端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａ及び端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａのそれぞれは、バッファ部２１Ａ，２１Ｂに入力するＣＳ電圧が供給される端子である。端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ及び端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂのそれぞれは、バッファ部２１Ａ，２１Ｂが整形したＣＳ電圧を補助容量線ＣＳＬに印加する端子である。
　端子ＣＳＶＡ１ａ及び端子ＣＳＶＢ１ａ、端子ＣＳＶＡ２ａ及び端子ＣＳＶＢ２ａ、端子ＣＳＶＡ３ａ及び端子ＣＳＶＢ３ａ、端子ＣＳＶＡ４ａ及び端子ＣＳＶＢ４ａは、それぞれ接続される。したがって、例えば端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａ及び端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａの一方から入力されるＣＳ電圧は、他方から出力され得るとともに、バッファ部２１Ａ，２１Ｂのそれぞれに入力され得る。そして、バッファ部２１Ａ，２１Ｂが、入力されるＣＳ電圧の波形を整形し、波形が整形された当該ＣＳ電圧は、端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ及び端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂからそれぞれ出力されて補助容量線ＣＳＬに印加され、補助容量ＣＣＳを駆動する。
　端子ＶＣＳＨ及び端子ＶＣＳＬは、バッファ部２１Ａ，２１Ｂのそれぞれの電源電圧である電圧ＶＣＳＨ及び電圧ＶＣＳＬが供給される端子である。なお、電圧ＶＣＳＨが、バッファ部２１Ａ，２１Ｂの高圧側の電源電圧であり、電圧ＶＣＳＬが、バッファ部２１Ａ，２１Ｂの低圧側の電源電圧である。
　なお、本発明の実施形態に係るゲートドライバ１は、バッファ部２１の電源電圧である電圧ＶＣＳＨ及び電圧ＶＣＳＬの安定化を図るべく、安定化電源部をさらに備える。この安定化電源部の詳細については、別途図面を参照するとともに後述する。
　また、ゲートドライバ１による走査線電圧の生成動作の概要について説明する。なお、以下では説明の具体化のため、端子ＬＢＲに入力される制御信号の状態がＨであり、端子ＧＳＰＯＩが入力端子、端子ＧＳＰＩＯが出力端子となる場合について例示する
　この場合、垂直同期信号を基に生成された走査開始信号が端子ＧＳＰＯＩから入力され、双方向シフトレジスタ１２が、端子ＧＣＫＯＩから入力される水平同期信号を基に生成された駆動クロック信号に同期して（例えば、１水平走査期間毎に）シフト動作を開始する。そして、このシフト動作により、パルス信号である第１パルス信号が生成される。この第１パルス信号は、レベルシフタ１３にて電圧ｖｇｌから電圧ｖｇｈの振幅を有する走査線電圧に変換され、出力回路１４から端子ＯＧ１に出力される。
　次に、双方向シフトレジスタ１２は、上記のシフト動作により、第１パルス信号とは別のパルス信号である第２パルス信号を生成する。この第２パルス信号は、レベルシフタ１３にて電圧値ｖｇｌから電圧値ｖｇｈの振幅を有する走査線電圧に変換され、出力回路１４から端子ＯＧ２に出力される。
　同様に、双方向シフトレジスタ１２が上記のシフト動作により第ｎパルス信号を順次生成し、レベルシフタ１３が当該第ｎパルス信号を電圧値ｖｇｌから電圧値ｖｇｈの振幅を有する走査線電圧に順次変換し、出力回路１４が端子ＯＧｎを介して当該走査線電圧を順次出力する（ｎは自然数）。したがって、本例の場合、出力回路１４が出力する走査線電圧の走査方向、即ち、走査線電圧が印加される走査線の順番は、端子ＯＧ１に接続される走査線、端子ＯＧ２に接続される走査線、・・・、端子ＯＧ２７２に接続される走査線、となる。
　上記のシフト動作が終了すると（端子ＯＧ２７２に走査線電圧が出力されると）、ゲートドライバ１は、後段のゲートドライバ１に対して、端子ＧＳＰＩＯから走査開始信号を出力するとともに、端子ＧＣＫＩＯから駆動クロック信号を出力する。これにより、当該後段のゲートドライバでは、ゲートドライバ１と同様の動作が行われ、接続される走査線に対して走査線電圧を順次印加することになる。
　また、図１に示すバッファ部２１（上述のバッファ部２１Ａ，２１Ｂに相当し、これらを特に区別しない場合にこのように称する。以下同じ。）の構成例について、図面を参照して説明する。図２は、図１のバッファ部が備えるバッファ回路の構成例について示す回路図である。
　図２に示すように、バッファ回路２１０は、入力端子ＩＮと、２つのインバータ２１１，２１２と、出力端子ＯＵＴとを備える。また、入力端子ＩＮ、インバータ２１１、インバータ２１２、出力端子ＯＵＴが、この順に直列的に接続される。なお、当該バッファ回路２１０は、バッファ部２１に複数備えられ得る。
　端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａまたは端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａからゲートドライバ１に入力される、ＣＳ電圧ＣＳＶＡ１ａ～ＣＳＶＡ４ａまたはＣＳ電圧ＣＳＶＢ１ａ～ＣＳＶＢ４ａは、入力端子ＩＮに入力される。換言すると、ある入力端子ＩＮは端子ＣＳＶＡ１ａ及びＣＳＶＢ１ａに接続し、ある入力端子ＩＮは端子ＣＳＶＡ２ａ及びＣＳＶＢ２ａに接続し、ある入力端子ＩＮは端子ＣＳＶＡ３ａ及びＣＳＶＢ３ａに接続し、ある入力端子ＩＮは端子ＣＳＶＡ４ａ及びＣＳＶＢ４ａに接続する。これは、バッファ回路２１０をバッファ部２１Ａに適用する場合であっても、バッファ部２１Ｂに適用する場合であっても、同様である。
　インバータ２１１は、電圧ＶＣＳＨがソースに印加されるｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２１１Ｐと、電圧ＶＣＳＬがソースに印加されるｎチャネル型のＭＯＳＦＥＴ２１１Ｎとを備える。入力端子ＩＮに入力されるＣＳ電圧は、ＭＯＳＦＥＴ２１１Ｐ及びＭＯＳＦＥＴ２１１Ｎのそれぞれのゲートに入力される。また、ＭＯＳＦＥＴ２１１Ｐ及びＭＯＳＦＥＴ２１１Ｎのそれぞれのドレインが接続され、この接続ノードの電圧が、後段のインバータ２１２に出力される。
　同様に、インバータ２１２は、電圧ＶＣＳＨがソースに印加されるｐチャネル型のＭＯＳＦＥＴ２１２Ｐと、電圧ＶＣＳＬがソースに印加されるｎチャネル型のＭＯＳＦＥＴ２１２Ｎとを備える。インバータ２１１が出力する電圧は、ＭＯＳＦＥＴ２１２Ｐ及びＭＯＳＦＥＴ２１２Ｎのそれぞれのゲートに入力される。また、ＭＯＳＦＥＴ２１２Ｐ及びＭＯＳＦＥＴ２１２Ｎのそれぞれのドレインが接続され、この接続ノードの電圧が、後段の出力端子ＯＵＴに出力される。
　出力端子ＯＵＴは、波形が整形されたＣＳ電圧を、端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂまたは端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂに出力する。換言すると、バッファ回路２１０をバッファ部２１Ａに適用する場合、ある出力端子ＯＵＴは端子ＣＳＶＡ１ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＡ２ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＡ３ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＡ４ｂに接続する。一方、バッファ回路２１０をバッファ部２１Ｂに適用する場合、ある出力端子ＯＵＴは端子ＣＳＶＢ１ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＢ２ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＢ３ｂに接続し、ある出力端子ＯＵＴは端子ＣＳＶＢ４ｂに接続する。
　また、ゲートドライバ１の端子の配置や内部の配線について、図３を参照して説明する。図３は、本発明の実施形態に係るゲートドライバの端子の配置及び内部の配線の一例を示す図である。なお、この図３や後述する図４では、説明の明確化のため、ゲートドライバ１の内部において、ＣＳ電圧に関する部分（主に配線）とゲートドライバ１のカスケード接続に関する部分（主に配線）とのみを図示しており、他の部分の図示を省略している。
　図３に示すように、ゲートドライバ１は、種々の配線が形成されるテープ部３１と、少なくともバッファ部２１Ａ，２１Ｂを備える集積回路部３２と、上述の各種端子が配置される端子部３３と、を備える。
　端子部３３の中央には、端子ＯＧ１～ＯＧ２７２が、この順で配置される。端子ＯＧ１からゲートドライバ１の一方の端部に向かって、端子ＣＳＶＡ４ｂ～ＣＳＶＡ１ｂ、端子ＧＣＫＯＩ、端子ＧＳＰＯＩ、端子ＶＣＳＬ、端子ＶＣＳＨ、端子ＶＣＣ、端子ＬＢＲ、端子ＧＮＤ、端子ＶＧＨ、端子ＶＧＬ、端子ＣＳＶＡ４ａ～ＣＳＶＡ１ａが、この順で配置される。また、端子ＯＧ２７２からゲートドライバ１の他方の端部に向かって、端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂ、端子ＧＣＫＩＯ、端子ＧＳＰＩＯ、端子ＶＣＳＬ、端子ＶＣＳＨ、端子ＶＣＣ、端子ＬＢＲ、端子ＧＮＤ、端子ＶＧＨ、端子ＶＧＬ、端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａが、この順で配置される。なお、この配置例は一例に過ぎず、任意の端子の配置を適宜入れ替えても良い。ただし、後述の図４のようにゲートドライバ１を接続する場合、前段及び後段のゲートドライバ１（初段のゲートドライバ１においては、前段のゲートドライバに代えてコントローラ等の信号や電圧を出力する装置）に接続し得る端子を、ゲートドライバ１の端部側に配置すると、好ましい。
　上述のように、同名の端子（端子ＶＣＳＬ、端子ＶＣＳＨ、端子ＶＣＣ、端子ＬＢＲ、端子ＧＮＤ、端子ＶＧＨ、端子ＶＧＬ）のそれぞれは、ゲートドライバ１内の配線で接続される。また、端子ＧＰＫＯＩ及び端子ＧＣＫＩＯ、端子ＧＰＰＯＩ及び端子ＧＣＯＰＩＯも、ゲートドライバ１内の配線でそれぞれ接続される。なお、この配線は、端子間の直接的な接続または間接的な接続（例えば、当該端子間を信号や電圧が伝達される間に、当該信号や電圧に対して何らかの処理が行われる場合の接続）を示したものである。
　端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａは、端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａのそれぞれと接続される。また、端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａ及び端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａは、バッファ２１Ａ，２１Ｂを介して、端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ及び端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂのそれぞれと間接的に接続される。なお、図３及び後述する図４において、ゲートドライバ１内のＣＳ電圧が通過する配線の一部については、図示の便宜のために複数をまとめて１本の太線で図示している。
　また、複数のゲートドライバ１の配置や接続について、図４を参照して説明する。図４は、本発明の実施形態に係るゲートドライバの配置方法及び接続方法の一例を示す回路図である。なお、図４には、初段のゲートドライバ１Ｆと、その後段のゲートドライバ１Ｓとを示しているが、同様に３個以上のゲートドライバを接続することが可能である。また、図４に示すそれぞれの絵素ＰＥは、図１２に示した絵素ＰＥと同様の構成であり、複数の副絵素ＳＰＥ１，ＳＰＥ２を備えるものである。
　図４に示すように、液晶表示装置４０（特に、液晶表示パネル）は、複数のカスケード接続されたゲートドライバ１Ｆ，１Ｓと、ソースドライバ４０と、コントローラ５０と、ガラス基板６０と、を備える。ガラス基板６０には、絵素ＰＥや、走査線ＧＬ、信号線ＳＬ、補助容量基幹線ＣＳＬＡ、補助容量線ＣＳＬ１，ＣＳＬ２、コントローラ５０と初段のゲートドライバ１とを接続する制御線ＣＬのそれぞれが形成される。また、ソースドライバ４０は、信号線電圧を生成して信号線ＳＬに印加する信号線電圧生成部４１を備える。なお、図４において、制御線ＣＬの一部については、図示の便宜のために複数をまとめて１本の太線で図示している。
　コントローラ５０は、ＣＳ電圧ＣＳＶＡ１ａ～ＣＳＶＡ４ａを、制御線ＣＬを介してゲートドライバ１Ｆの端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａに入力する。同様に、コントローラ５０は、上述の各種電圧を、制御線ＣＬを介してゲートドライバ１Ｆの端子ＶＣＳＬ、端子ＶＣＳＨ、端子ＶＣＣ、端子ＬＢＲ、端子ＧＮＤ、端子ＶＧＨ、端子ＶＧＬに入力する。ただし、ゲートドライバ１Ｆの端子ＬＢＲには、端子ＶＣＣに供給される電圧と同じ電圧が入力される。
　例えば、ゲートドライバ１Ｆの端子ＬＢＲに入力される電圧の状態がＨである場合（上述の例のように、ゲートドライバ１Ｆの端子ＧＳＰＯＩ及び端子ＧＣＫＯＩのそれぞれが入力端子になる場合）、コントローラ５０は、走査開始信号及び駆動クロック信号を、制御線ＣＬを介してゲートドライバ１Ｆの端子ＧＳＰＯＩ及び端子ＧＣＫＯＩにそれぞれ入力する。
　この場合、ゲートドライバ１Ｆ，１Ｓは、ゲートドライバ１Ｆの端子ＣＳＶＢ１ａ～ＣＳＶＢ４ａが配置される端部と、ゲートドライバ１Ｓの端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａが配置される端部とが近接するように配置され、当該端部に近い双方の端子ＣＳＶＡ１ａ～ＣＳＶＡ４ａ、端子ＶＣＳＬ、端子ＶＣＳＨ、端子ＶＣＣ、端子ＬＢＲ、端子ＧＮＤ、端子ＶＧＨ、端子ＶＧＬは、ガラス基板６０に形成される配線により、同名の端子同士がそれぞれ接続される。さらに、ゲートドライバ１Ｆの端子ＧＣＫＩＯ及び端子ＧＳＰＩＯと、ゲートドライバ１Ｓの端子ＧＣＫＯＩ及び端子ＧＳＰＯＩも、ガラス基板６０に形成される配線によってそれぞれ接続される。これにより、コントローラ５０がゲートドライバ１Ｆに入力した信号や電圧が、ゲートドライバ１Ｆの後段のゲートドライバ１Ｓに伝達可能になる。
　また、上述のように、ゲートドライバ１Ｆ，１Ｓの端子ＯＧ１～ＯＧ２７２は、それぞれの絵素ＰＥに接続される走査線ＧＬに走査線電圧を印加する。同様に、ソースドライバ４０の信号線電圧生成部４１は、例えばコントローラ５０から入力されるソースドライバ制御信号に基づいて信号線電圧を生成し、信号線ＳＬに印加する。これにより、それぞれの絵素ＰＥが駆動されて表示動作が行われる。
　一方、上記のようにコントローラ５０からゲートドライバ１Ｆに入力されるＣＳ電圧ＣＳＶＡ１ａ～ＣＳＶＡ４ａは、集積回路３２内のバッファ部２１Ａ，２１Ｂで波形が整形され、端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ及び端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂのそれぞれから出力される。端子ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ及び端子ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂのそれぞれから出力されるＣＳ電圧は、当該端子に接続される補助容量基幹線ＣＳＬＡに印加され、さらに補助容量基幹線ＣＳＬＡに接続される補助容量線ＣＳＬ１，ＣＳＬ２に印加されることで、補助容量ＣＣＳ１，ＣＣＳ２が駆動される。なお、後段のゲートドライバ１Ｓも、ゲートドライバ１ＦからＣＳ電圧ＣＳＶＡ１ａ～ＣＳＶＡ４ａが入力される点を除き、ゲートドライバ１Ｆと同様に補助容量ＣＣＳ１，ＣＣＳ２を駆動する
　上記の構成であれば、ゲートドライバ１Ｆ，１Ｓが備えるバッファ２１Ａ，２１Ｂの数に応じて、補助容量基幹線ＣＳＬＡを分割することが可能になる。そのため、図１５及び図１６に示す補助容量基幹線ＣＳＬＸとは異なり、補助容量基幹線ＣＳＬＡを分割して短くすることが可能になる。したがって、補助容量基幹線ＣＳＬＡの配線抵抗が低減されるため、補助容量基幹線ＣＳＬＡの線幅を細くする（狭額縁化を図る）ことが可能になる。なお、バッファ部２１Ａ，２１Ｂの大きさにも関係するため一概には言えないが、図４に示す液晶表示装置４０が４個のゲートドライバを備える構成の場合、補助容量基幹線ＣＳＬＡを８つに分割可能である。そのため、図１６に示すような従来の液晶表示装置１００と比較して、補助容量基幹線の線幅を１／８程度に細くする（狭額縁化を図る）ことが可能になる。
　なお、ゲートドライバにバッファ部２１Ａ，２１Ｂを設ける（即ち、液晶表示装置４０全体でバッファ部２１Ａ，２１Ｂを分散して設ける）ことで、補助容量の駆動を好適に実行することが可能になる。そのため、補助容量基幹線を分割せずに線幅を細くした場合に、表示輝度のムラ等の抑制が可能になる場合がある。
＜安定化電源部＞
　次に、上述した安定化電源部の詳細について、以下図面を参照して説明する。なお、以下に挙げる第１例～第４例は、矛盾無き限りそれぞれ組み合わせて実行することが可能である。
　［第１例］
　図５は、安定化電源部の第１例について示すブロック図である。図５に示すように、本例では安定化電源部として、レギュレータ７１１，７１２を備える。レギュレータ７１１は、バッファ部２１の高圧側の電源電圧である電圧ＶＣＳＨを供給するものであり、レギュレータ７１２は、バッファ部２１の低圧側の電源電圧である電圧ＶＣＳＬを供給するものである。
　レギュレータ７１１には、例えば上述のゲートドライバ１の端子ＶＣＳＨを介して供給される電圧ＶＣＳＨが、入力される。また、レギュレータ７１１は、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。
　一方、レギュレータ７１２には、例えば上述のゲートドライバ１の端子ＶＣＳＬを介して供給される電圧ＶＣＳＬが、入力される。また、レギュレータ７１２は、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。
　ただし、電圧ＡＶＣＨは電圧ＶＣＳＨ以上であり、電圧ＡＶＣＬは電圧ＶＣＳＬ以下である。また、図中のレギュレータ７１１，７１２とそれぞれの電圧ＡＶＣＨ，ＡＶＣＬとの間に示す抵抗ＲＬは、電源とレギュレータ７１１，７１２との間の配線抵抗である。
　即ち、レギュレータ７１１，７１２は、電圧ＡＶＣＨ及び電圧ＡＶＣＬを電源電圧として用いて、バッファ部２１に供給する電圧ＶＣＳＨ，ＶＣＳＬの変動を抑制する（換言すると、バッファ部２１に供給する電圧ＶＣＳＨ，ＶＣＳＬが、入力される電圧ＶＣＳＨ，ＶＣＳＬと等しくなるようにする）ものである。
　このレギュレータ７１１，７１２を用いた場合における種々の電圧の状態を、図６を参照して説明する。図６は、図５に示すバッファ部が出力するＣＳ電圧、バッファ部の電源電圧及びレギュレータの電源電圧のそれぞれの状態を示したグラフである。図６に示すグラフでは、バッファ部２１が出力するＣＳ電圧として、ＣＳ電圧ＣＳＶＡ１ｂを例示するとともに、当該電圧の状態を太い実線で示している。また、レギュレータ７１１，７１２の電源電圧の状態を破線で示し、バッファ部２１の電源電圧の状態を一点鎖線で示している。なお、図６に示すグラフの縦軸は電圧値を示し、横軸は時間を示している。
　図６に示すように、レギュレータ７１１が、バッファ部２１に供給すべき電圧ＶＣＳＨ以上の電圧ＡＶＣＨと、バッファ部２１に供給すべき電圧ＶＣＳＨ以下の電圧ＡＶＣＬとを電源電圧として用いると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＨが電圧ＶＣＳＨより小さくなることが抑制される。したがって、レギュレータ７１１は、バッファ部２１に対して、電圧ＶＣＳＨを安定して供給することが可能になる。
　また、図６に示すように、レギュレータ７１２が、バッファ部２１に供給すべき電圧ＶＣＳＬ以上の電圧ＡＶＣＨと、バッファ部２１に供給すべき電圧ＶＣＳＬ以下の電圧ＡＶＣＬとを電源電圧として用いると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＬが電圧ＶＣＳＬより大きくなることが抑制される。したがって、レギュレータ７１２は、バッファ部２１に対して、電圧ＶＣＳＬを安定して供給することが可能になる。
　［第２例］
　図７は、安定化電源部の第２例について示すブロック図である。図７に示すように、本例では安定化電源部として、オペアンプ７２１，７２２を備える。オペアンプ７２１は、バッファ部２１の高圧側の電源電圧である電圧ＶＣＳＨを供給するものであり、オペアンプ７２２は、バッファ部２１の低圧側の電源電圧である電圧ＶＣＳＬを供給するものである。
　オペアンプ７２１の非反転入力端子には、例えば上述のゲートドライバ１の端子ＶＣＳＨを介して供給される電圧ＶＣＳＨが、入力される。また、オペアンプ７２１の電源端子には、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。さらに、オペアンプ７２１の出力端子から出力される電圧ＶＣＳＨは、オペアンプ７２１の反転入力端子に入力される。
　一方、オペアンプ７２２の非反転入力端子には、例えば上述のゲートドライバ１の端子ＶＣＳＬを介して供給される電圧ＶＣＳＬが、入力される。また、オペアンプ７２２の電源端子には、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。さらに、オペアンプ７２２の出力端子から出力される電圧ＶＣＳＬは、オペアンプ７２２の反転入力端子に入力される。
　ただし、第１例と同様に、電圧ＡＶＣＨは電圧ＶＣＳＨ以上であり、電圧ＡＶＣＬは電圧ＶＣＳＬ以下である。また、図中のオペアンプ７２１，７２２とそれぞれの電圧ＡＶＣＨ，ＡＶＣＬとの間に示す抵抗ＲＬは、電源とオペアンプ７２１，７２２との間の配線抵抗である。
　第１例のレギュレータ７１１，７１２と同様に、本例におけるオペアンプ７２１，７２２も、電圧ＡＶＣＨ及び電圧ＡＶＣＬを電源電圧として用いて、バッファ部２１に供給する電圧ＶＣＳＨ，ＶＣＳＬの変動を抑制する（換言すると、バッファ部２１に供給する電圧ＶＣＳＨ，ＶＣＳＬが、入力される電圧ＶＣＳＨ，ＶＣＳＬと等しくなるようにする）ものである。
　オペアンプ７２１が、バッファ部２１に供給すべき電圧ＶＣＳＨ以上の電圧ＡＶＣＨと、バッファ部２１に供給すべき電圧ＶＣＳＨ以下の電圧ＡＶＣＬとを電源電圧として用いると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＨの変動の影響を抑制して電圧ＶＣＳＨを出力することができる。したがって、オペアンプ７２１は、バッファ部２１に対して、電圧ＶＣＳＨを安定して供給することが可能になる。
　また、オペアンプ７２２が、バッファ部２１に供給すべき電圧ＶＣＳＬ以上の電圧ＡＶＣＨと、バッファ部２１に供給すべき電圧ＶＣＳＬ以下の電圧ＡＶＣＬとを電源電圧として用いると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＬの変動の影響を抑制して電圧ＶＣＳＬを出力することができる。したがって、オペアンプ７２２は、バッファ部２１に対して、電圧ＶＣＳＬを安定して供給することが可能になる。
　［第３例］
　図８は、安定化電源部の第３例について示すブロック図である。図８に示すように、本例では安定化電源部として、三端子レギュレータ７３１，７３２を備える。三端子レギュレータ７３１は、バッファ部２１の高圧側の電源電圧である電圧ＶＣＳＨを供給するものであり、三端子レギュレータ７３２は、バッファ部２１の低圧側の電源電圧である電圧ＶＣＳＬを供給するものである。
　三端子レギュレータ７３１の入力端子には、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨが入力される。また、三端子レギュレータ７３１の接地端子は、接地される。
　一方、三端子レギュレータ７３２の入力端子には、所定の電源（例えば、上述のコントローラ５０）から、低圧側の電源電圧である電圧ＡＶＣＬが入力される。また、三端子レギュレータ７３２の接地端子は、接地される。
　ただし、第１例と同様に、電圧ＡＶＣＨは電圧ＶＣＳＨ以上であり、電圧ＡＶＣＬは電圧ＶＣＳＬ以下である。また、図中の三端子レギュレータ７３１，７３２とそれぞれの電圧ＡＶＣＨ，ＡＶＣＬとの間に示す抵抗ＲＬは、電源と三端子レギュレータ７３１，７３２との間の配線抵抗である。
　本例における三端子レギュレータ７３１，７３２は、バッファ部２１に供給する電圧ＶＣＳＨ，ＶＣＳＬが変動しようとした場合に、供給される電圧ＡＶＣＨまたは電圧ＡＶＣＬまでの範囲内で、当該変動を吸収するものである。
　三端子レギュレータ７３１に、バッファ部２１に供給すべき電圧ＶＣＳＨ以上の電圧ＡＶＣＨが供給される構成にすると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＨが電圧ＶＣＳＨより小さくなることが抑制される。したがって、三端子レギュレータ７３１は、バッファ部２１に対して、電圧ＶＣＳＨを安定して供給することが可能になる。
　また、三端子レギュレータ７３２に、バッファ部２１に供給すべき電圧ＶＣＳＬ以下の電圧ＡＶＣＬが供給される構成にすると、バッファ部２１に位相が異なる他のＣＳ電圧が入力され、配線抵抗ＲＬや補助容量ＣＣＳの容量負荷等の影響によって多大な電流が消費されたとしても、電圧ＡＶＣＬが電圧ＶＣＳＬより大きくなることが抑制される。したがって、三端子レギュレータ７３２は、バッファ部２１に対して、電圧ＶＣＳＬを安定して供給することが可能になる。
　［第４例］
　本例は、上述の第１例～第３例の変形例に相当する。以下では説明の具体化のため、上述の第２例に本例を適用した場合について例示する。
　図９は、安定化電源部の第４例について示すブロック図である。図９に示すように、本例では安定化電源部として、オペアンプ７４１１，７４１２，７４２１，７４２２を備える。オペアンプ７４１１，７４１２は、バッファ部２１の高圧側の電源電圧である電圧ＶＣＳＨを共に供給するものであり、オペアンプ７４２１，７４２２は、バッファ部２１の低圧側の電源電圧である電圧ＶＣＳＬを共に供給するものである。
　オペアンプ７４１１，７４１２のそれぞれの非反転入力端子には、例えば上述のゲートドライバ１の端子ＶＣＳＨを介して供給される電圧ＶＣＳＨが、それぞれ入力される。また、オペアンプ７４１１，７４１２のそれぞれの電源端子には、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。さらに、オペアンプ７４１１の出力端子から出力される電圧ＶＣＳＨは、オペアンプ７４１１の反転入力端子に入力され、オペアンプ７４１２の出力端子から出力される電圧ＶＣＳＨは、オペアンプ７４１２の反転入力端子に入力される。
　一方、オペアンプ７４２１，７４２２のそれぞれの非反転入力端子には、例えば上述のゲートドライバ１の端子ＶＣＳＬを介して供給される電圧ＶＣＳＬが、それぞれ入力される。また、オペアンプ７４２１，７４２２のそれぞれの電源端子には、所定の電源（例えば、上述のコントローラ５０）から、高圧側の電源電圧である電圧ＡＶＣＨ及び低圧側の電源電圧である電圧ＡＶＣＬが、それぞれ供給される。さらに、オペアンプ７４２１の出力端子から出力される電圧ＶＣＳＬは、オペアンプ７４２１の反転入力端子に入力され、オペアンプ７４２２の出力端子から出力される電圧ＶＣＳＬは、オペアンプ７４２２の反転入力端子に入力される。
　ただし、第１例と同様に、電圧ＡＶＣＨは電圧ＶＣＳＨ以上であり、電圧ＡＶＣＬは電圧ＶＣＳＬ以下である。また、図中のオペアンプ７４１１，７４１２，７４２１，７４２２とそれぞれの電圧ＡＶＣＨ，ＡＶＣＬとの間に示す抵抗ＲＬは、電源とオペアンプ７４１１，７４１２，７４２１，７４２２との間の配線抵抗である。
　上記のように、複数の安定化電源部（オペアンプ７４１１，７４１２）が、共にバッファ部２１に対して電圧ＶＣＳＨを供給する構成にすると、安定化電源部を１つだけ備える場合よりも供給する電圧ＶＣＳＨを安定させることが可能になる。同様に、複数の安定化電源部（オペアンプ７４２１，７４２２）が、共にバッファ部２１に対して電圧ＶＣＳＬを供給する構成にすると、安定化電源部を１つだけ備える場合よりも供給する電圧ＶＣＳＬを安定させることが可能になる。
　以上の各例のように、ゲートドライバ１に安定化電源部を備えることで、バッファ部２１の電源電圧を安定させることが可能になる。そのため、バッファ部２１の電源電圧を供給する配線を太くすることなく、バッファ部２１が、期待した電圧値のＣＳ電圧を補助容量線ＣＳＬに印加することが可能になる。したがって、液晶表示装置４０の狭額縁化を実現するとともに、補助容量ＣＣＳに対して意図した電圧を精度良く印加することが可能になる。
＜変形例＞
　［１］　上述の各例における安定化電源部が電源電圧として用いる電圧ＡＶＣＨ，ＡＶＣＬは、上述の電圧ＶＣＳＨ，ＶＣＳＬと同様に、コントローラ５０からゲートドライバ１に供給されるものとしても良い。さらにこの場合、電圧ＶＣＳＨ，ＶＣＳＬと同様に、電圧ＡＶＣＨ，ＡＶＣＬに対応する端子をゲートドライバ１が備え、ゲートドライバ１の内外において端子ＶＣＳＨ，ＶＣＳＬと同様の配線や接続がなされることとしても良い（図４参照）。
　［２］　バッファ部２１の高圧側の電源電圧を供給する安定化電源部と、低圧側の電源電圧を供給する安定化電源部と、が電源電圧として同じ電圧ＡＶＣＨ，ＡＶＣＬを用いる構成について例示したが、少なくとも１つの電圧が異なっても良い。ただし、同じ電圧を用いることで、ゲートドライバ１や液晶表示装置４０の構成を簡略化することができる。
　［３］　バッファ部２１の電源電圧のうち、高圧側及び低圧側の双方の電源電圧を、上述の各例の安定化電源部が供給する構成について例示したが、いずれか一方の電源電圧のみを安定化電源部が供給する構成であっても良い。また、バッファ部２１の高圧側の電源電圧を供給する安定化電源部と、低圧側の電源電圧を供給する安定化電源部と、は異なるものであっても（例えば、上述の各例を組み合わせたものであっても）良い。
　［４］　図１、図３及び図４では、１つのゲートドライバ１，１Ｆ，１Ｓに２つのバッファ部２１Ａ，２１Ｂが備えられる構成について例示したが、バッファ部２１を１つ備える構成であっても、３つ以上備える構成であっても良い。
　［５］　バッファ部２１の構成として、図２に示す構成を例示したが、他の構成としても良い。バッファ部２１の別の構成例について、図１０を参照して説明する。図１０は、バッファ部の別の構成例について示すブロック図である。
　図１０に示すように、本例のバッファ部２１０ａは、オペアンプ２１１ａを備える。オペアンプ２１１ａの非反転入力端子には、バッファ部２１０ａの入力端子ＩＮが接続される。また、オペアンプ２１１ａの電源端子には、バッファ部２１０ａの電源電圧として供給される電圧ＶＣＳＨ及び電圧ＶＣＳＬが、それぞれ供給される。さらに、オペアンプ２１１ａの出力端子から出力されるＣＳ電圧は、オペアンプ２１１ａの反転入力端子に入力される。また、オペアンプ２１１ａの出力端子には、バッファ部２１０ａの出力端子ＯＵＴが接続される。
　バッファ部２１０ａとしてオペアンプ２１１ａを用いることで、電源電圧である電圧ＶＣＳＨ及び電圧ＶＣＳＬの変動の影響を抑制して、安定したＣＳ電圧を出力することが可能になる。そのため、バッファ部２１０ａの電源電圧を供給する配線を太くすることなく、バッファ部２１０ａが、期待した電圧値のＣＳ電圧を補助容量線ＣＳＬに印加することが可能になる。したがって、液晶表示装置４０の狭額縁化を実現するとともに、補助容量ＣＣＳに対して意図した電圧を精度良く印加することが可能になる。
　なお、本変形例のバッファ部２１０ａは、上述した各例の安定化電源部を適用しなくても、安定してＣＳ電圧を出力することができる。ただし、上述した各例の安定化電源部を備える構成にすると、バッファ部２１０ａがさらに安定したＣＳ電圧を出力することができるようになるため、好ましい。
　本発明は、液晶表示装置などの表示装置に備えられる補助容量を駆動する駆動装置に適用可能である。例えば、表示装置の走査線を駆動するゲートドライバに適用すると、好適である。
　　１，１Ｆ，１Ｓ　：　ゲートドライバ
　２１，２１Ａ，２１Ｂ，２１０ａ　：　バッファ部
　２１１ａ　：オペアンプ
　７１１，７１２　：　レギュレータ
　７２１，７２２，７４１１，７４１２，７４２１，７４２２　：　オペアンプ
　７３１，７３２　：　三端子レギュレータ
　ＣＣＳ，ＣＣＳ１，ＣＣＳ２　：　補助容量
　ＣＳＬ，ＣＳＬ１，ＣＬＳ２　：　補助容量線
　ＰＥ　：　絵素
　ＳＰＥ１，ＳＰＥ２　：　副絵素
　ＣＳＶＡ１ａ～ＣＳＶＡ４ａ，ＣＳＶＡ１ｂ～ＣＳＶＡ４ｂ，ＣＳＶＢ１ａ～ＣＳＶＢ４ａ，ＣＳＶＢ１ｂ～ＣＳＶＢ４ｂ　：補助容量駆動電圧（ＣＳ電圧）
　ＶＣＳＨ，ＶＣＳＬ　：電圧（電源電圧）
　ＡＶＣＨ，ＡＶＣＬ　：電圧（電源電圧）

Claims (10)

  1. 　１つの絵素を構成する複数の副絵素のそれぞれに設けられた補助容量にそれぞれ接続される異なる補助容量線の一端に接続され、当該補助容量線のそれぞれに異なる補助容量駆動電圧を印加することで、前記副絵素の表示輝度を異ならせ得る駆動装置であって、
    　供給される第１電圧を共通の電源電圧として用いて、それぞれの前記補助容量駆動電圧の波形を整形し、前記補助容量線のそれぞれに印加するバッファ部と、
    　前記バッファ部に前記第１電圧を供給する安定化電源部と、を備え、
    　前記安定化電源部が、前記第１電圧以上の第２電圧及び前記第１電圧以下の第３電圧を電源電圧として用いて、前記第１電圧を生成することを特徴とする駆動装置。
  2. 　前記安定化電源部に、前記バッファ部に供給すべき電圧値である第４電圧が入力され、
    　前記安定化電源部は、前記第４電圧と等しくなるように前記第１電圧を生成することを特徴とする請求項１に記載の駆動装置。
  3. 　前記安定化電源部が、前記第４電圧が非反転入力端子に入力され、前記第２電圧及び前記第３電圧が電源端子に入力され、出力端子が出力する前記第１電圧が反転入力端子に入力されるオペアンプから成ることを特徴とする請求項２に記載の駆動装置。
  4. 　前記安定化電源部が、前記第２電圧または前記第３電圧が入力される入力端子と、前記第１電圧を出力する出力端子と、接地される接地端子とを有する三端子レギュレータであることを特徴とする請求項１に記載の駆動装置。
  5. 　１つの前記第１電圧を前記バッファ部に供給するための前記安定化電源部を、複数備えることを特徴とする請求項１～４の何れか１項に記載の駆動装置。
  6. 　前記バッファ部が、波形整形前の前記補助容量駆動電圧が非反転入力端子に入力され、前記第１電圧が電源端子に入力され、出力端子が出力する波形整形後の前記補助容量駆動電圧が反転入力端子に入力されるオペアンプから成ることを特徴とする請求項１～５の何れか１項に記載の駆動装置。
  7. 　２つの前記安定化電源部を備え、
    　一方の前記安定化電源部が供給する前記第１電圧が、前記バッファ部の高圧側の電源電圧であり、
    　他方の前記安定化電源部が供給する前記第１電圧が、前記バッファ部の低圧側の電源電圧であることを特徴とする請求項１～６の何れか１項に記載の駆動装置。
  8. 　１つの絵素を構成する複数の副絵素のそれぞれに設けられた補助容量にそれぞれ接続される異なる補助容量線の一端に接続され、当該補助容量線のそれぞれに異なる補助容量駆動電圧を印加することで、前記副絵素の表示輝度を異ならせ得る駆動装置であって、
    　供給される第１電圧を共通の電源電圧として用いて、それぞれの前記補助容量駆動電圧の波形を整形し、前記補助容量線のそれぞれに印加するバッファ部を備え、
    　前記バッファ部が、波形整形前の前記補助容量駆動電圧が非反転入力端子に入力され、供給される電源電圧が電源端子に入力され、出力端子が出力する波形整形後の前記補助容量駆動電圧が反転入力端子に入力されるオペアンプを備えることを特徴とする駆動装置。
  9. 　マトリクス状に配置される前記絵素のうち前記補助容量線に沿って配列されるそれぞれを構成する複数の前記副絵素に共通して接続され、当該補助容量線と平行に形成される走査線に、走査線電圧を印加する走査線駆動部を、
    　さらに備えることを特徴とする請求項１～８の何れか１項に記載の駆動装置。
  10. 　請求項９に記載の駆動装置を、少なくとも１つ備えることを特徴とする表示装置。
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