WO2013076830A1 - 電子部品およびその製造方法 - Google Patents

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島内　岳明
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Definitions

  • the embodiment described below relates to an electronic component and a manufacturing method thereof.
  • Wafer level packaging technology is a technology that encapsulates a large number of elements formed on a semiconductor wafer in a lump before dividing the semiconductor wafer into individual chips. Since it can be formed in the size of individual chips, it is widely used in the manufacture of small semiconductor devices.
  • an electronic component has a movable part
  • a lid member covering the element is placed on the wafer, and the lid member is placed on the wafer. It is desirable to seal so as to define a space surrounding the element.
  • Patent Document 1 discloses a method in which an element is formed in a recess on the wafer surface, and a lid member is bonded to the surface of the wafer via a brazing material to seal the element. Further, in Patent Document 2, a lid member is bonded to the upper surface of an outer peripheral wall member formed on the wafer so as to surround the element via a brazing material layer, thereby sealing the element.
  • the brazing material layer when joining the lid member to the wafer surface or the upper surface of the outer peripheral wall member formed on the wafer surface via the brazing material layer, it is necessary to melt the brazing material layer, and the molten brazing material It is preferable to lightly press the lid member so that the layer can absorb the irregularities on the substrate surface and the lid member surface to obtain reliable sealing.
  • the molten brazing material layer when the molten brazing material layer is pressed, the brazing material may flow out or be pushed out into the space surrounding the element.
  • the brazing material that has flowed out contacts the element it not only causes an electrical failure, but particularly in the case of an element having a movable part, the operation of the movable part is hindered.
  • an electronic component is disposed on a substrate, an element formed on the substrate, a side wall member surrounding the element on the substrate, and the side wall member.
  • a lid member that defines a space surrounding the element on the substrate; and a sealing member that is provided outside the side wall member, joins the side wall member and the lid member to the surface of the substrate, and seals the space.
  • an electronic component manufacturing method includes a step of forming a plurality of elements on a wafer in a matrix, and a plurality of lid members respectively corresponding to the plurality of elements are formed in a matrix.
  • the member includes a side wall surrounding the corresponding element, the adjacent lid members are separated from each other by a groove portion, and the adjacent lid members are connected to each other by a bridging portion that bridges the groove portion.
  • a method of manufacturing an electronic component includes a step of forming a plurality of elements in a matrix on a wafer, and the surface of the wafer is erected so as to surround the plurality of elements on the wafer.
  • a step of forming a plurality of side wall members as a seal ring, a plurality of lid members respectively corresponding to the plurality of elements are formed in a matrix, adjacent lid members are separated from each other by a groove portion, and adjacent lid members
  • An element of the sealing member is formed by enclosing the element on the substrate with the lid member and the side wall member, and sealing the element by coupling the side wall member and the lid member to the substrate surface by the sealing member outside the side wall member. It is possible to avoid the protrusion to the existing space.
  • FIG. 3 is a process cross-sectional view (part 1) illustrating a process of forming a main body portion of the MEMS switch of FIG.
  • FIG. 3 is a process cross-sectional view (part 2) illustrating a process of forming a main body portion of the MEMS switch of FIG.
  • FIG. 6 is a process cross-sectional view (part 3) illustrating the process of forming the main body of the MEMS switch of FIG. 1;
  • FIG. 6 is a process cross-sectional view (part 4) illustrating a process of forming a main body portion of the MEMS switch in FIG. 1;
  • FIG. 6 is a process cross-sectional view (part 5) illustrating a process of forming a main body portion of the MEMS switch of FIG. 1;
  • FIG. 6 is a process cross-sectional view (part 6) illustrating a process of forming a main body portion of the MEMS switch in FIG. 1;
  • FIG. 8 is a process cross-sectional view (part 7) illustrating the process of forming the main body of the MEMS switch in FIG. 1;
  • FIG. 9 is a process cross-sectional view (No. 8) for explaining the formation process of the main body portion of the MEMS switch in FIG. 1;
  • FIG. 9 is a process cross-sectional view (No. 9) for explaining a formation process of the main body portion of the MEMS switch in FIG. 1;
  • It is a disassembled perspective view which shows the outline
  • It is a top view which shows the wafer surface in which the MEMS switch was formed. It is a top view which shows the upper surface of a cap board
  • FIG. 6 is a process cross-sectional view (part 1) illustrating wafer level packaging according to the first embodiment;
  • FIG. 6 is a process cross-sectional view (part 1) illustrating wafer level packaging according to the first embodiment;
  • FIG. 6 is a process cross-sectional view (part 1) illustrating wafer level packaging according to the
  • FIG. 6 is a process cross-sectional view (part 2) illustrating the wafer level packaging according to the first embodiment;
  • FIG. 6 is a process cross-sectional view (part 3) illustrating the wafer level packaging according to the first embodiment;
  • FIG. 9 is a process cross-sectional view (part 4) illustrating the wafer level packaging according to the first embodiment;
  • It is another process sectional view (the 1) showing wafer level packaging by a 1st embodiment.
  • FIG. 10 is another process cross-sectional view (part 2) illustrating the wafer level packaging according to the first embodiment;
  • FIG. 10 is another process cross-sectional view (part 3) illustrating the wafer level packaging according to the first embodiment;
  • 11 is another process cross-sectional view (part 4) illustrating the wafer level packaging according to the first embodiment; It is sectional drawing (the 1) which shows the formation process of the cap board
  • FIG. 15 is an equivalent circuit diagram of the variable capacitance element of FIG. 14.
  • FIG. 15 is a process cross-sectional view (part 1) illustrating a process for forming a main body portion of the variable capacitance element in FIG. 14; FIG.
  • FIG. 15 is a process cross-sectional view (part 2) illustrating the process of forming the main body portion of the variable capacitance element in FIG. 14;
  • FIG. 15 is a process cross-sectional view (part 3) illustrating the process of forming the main body portion of the variable capacitance element in FIG. 14;
  • FIG. 15 is a process cross-sectional view (part 4) illustrating the process of forming the main body portion of the variable capacitor in FIG. 14;
  • FIG. 15 is a process cross-sectional view (part 5) illustrating the process of forming the main body portion of the variable capacitor in FIG. 14;
  • FIG. 15 is a process cross-sectional view (part 6) illustrating the process of forming the main body portion of the variable capacitor in FIG. 14;
  • FIG. 15 is a process cross-sectional view (part 7) illustrating the process of forming the main body portion of the variable capacitance element in FIG. 14; It is process sectional drawing (the 1) explaining the formation process of the cap board
  • FIG. 1 is a sectional view showing an example of an electronic component 20 according to the first embodiment
  • FIG. 2 is a plan view showing a wafer 10 from which the electronic component 20 of FIG. 1 is cut out.
  • the wafer 10 has, for example, a square planar shape, and on the wafer 10, a plurality of electronic component elements 10 ⁇ / b> A, 10 ⁇ / b> B, corresponding to the electronic components 20, respectively. 10C... Are separated by a scribe line 10L and formed in a matrix. 1 is obtained, for example, by dicing any one of the electronic component elements 10A, 10B, 10C,... Formed on the wafer 10 along the scribe line 10L. .
  • the wafer is made of, for example, a low-temperature fired ceramic (LTCC) or the like, but can be made of glass, resin, a silicon substrate, or the like.
  • LTCC low-temperature fired ceramic
  • the electronic component 20 is a MEMS (micro-electromechanical system) switch, which is made of a low-temperature fired ceramic and is formed on a substrate 21 corresponding to the wafer 10.
  • a MEMS (micro-electromechanical system) switch which is made of a low-temperature fired ceramic and is formed on a substrate 21 corresponding to the wafer 10.
  • a cantilever 23 carrying a contact 23A is formed at the tip portion via a support 22A made of copper (Cu) or the like.
  • a contact 22C corresponding to the contact 23A is formed on the surface 21S of the substrate 21, and a drive electrode pattern 22B is formed for driving the cantilever 23 with electrostatic force.
  • the contact 22C is actually composed of two contacts 22C 1 and 22C 2 , the cantilever 23 is attracted to the drive electrode pattern 22B, and the contact 23A is contacted with the contacts 22C 1 and 22C 1 . If contact with the 22C 2, for example, high-frequency signal incoming to the contact 22C 1 is output from the contact point 22C 2 conducts the contact 23A.
  • the contact 22C includes the contacts 22C 1 and 22C 2 .
  • the cantilever 23 is formed of, for example, a silicon oxide film, and carries an upper electrode pattern 23B thereon. Therefore, by applying a driving voltage between the driving electrode pattern 22B and the upper electrode pattern 23B, the cantilever 23 is generated between the driving electrode pattern 22B and the upper electrode pattern 23B. As a result, the contact 23A contacts or leaves the contact 22C.
  • an electrode pattern 22D for supplying power to the upper electrode pattern 23B on the cantilever 23 through a bonding wire is formed on the surface 21S of the substrate 21.
  • via plugs 21B and 21C are formed in the substrate 21 corresponding to the electrode patterns 22B and 22C, respectively. Although not shown in the cross section of FIG. 1, similar through via plugs are formed in the substrate 21 corresponding to the electrode patterns 22D.
  • the through via plugs 21B and 21C, the support 22A, and the upper electrode pattern 23B are made of copper (Cu), for example, and the drive electrode pattern 22B and the contacts 22C and 23A are acid resistant such as gold (Au), for example. It is composed of a changeable metal.
  • the support 22A, the electrode patterns 22B and 22D, the cantilever 23 and the contact 22C are continuously surrounded, and made of, for example, gold (Au) or gold / titanium (Au / A seal ring 22S having a Ti) laminated structure or a gold / chrome (Au / Cr) laminated structure is formed in an annular shape.
  • a lid member 25 made of, for example, silicon and integrally including a side wall member 25S and a lid member 25C is disposed on the upper surface 21S of the substrate 21.
  • the column 22A, the electrode patterns 22B to 22D, the cantilever 23, and the contact point 22C are placed so as to define an operation space 24 in which the contact point 22C is accommodated.
  • the lid member 25 has an adhesion layer 25a of, for example, a gold / titanium or gold / chromium laminated structure formed on the entire upper surface thereof, ie, the surface opposite to the substrate 21.
  • the side wall member 25S is bonded to the corresponding seal ring 22S via the adhesion layer 25a by placing the lid member 25 on the substrate 21. Further, a shield layer 26 made of, for example, iron-nickel alloy is bonded to the upper surface of the lid member 25.
  • the outside of the side wall member 25S is filled with a space between the upper surface 21S of the substrate 21 and the lower surface 26S of the shield layer 26, and is in contact with the adhesion layer 25a covering the side wall surface of the side wall member 25S.
  • a sealing member 27 made of tin-bismuth solder is formed.
  • the side wall member 25S is further formed with a stepped portion made of a surface 25s facing the upper surface 21S of the substrate 21, and the sealing member 27 is only the side wall surface of the side wall member 25S of the lid member 25.
  • the shield layer 26 and the lid member 25 are firmly bonded to the upper surface 21S of the substrate 21 by the sealing member 27.
  • the sealing member 27 has a sidewall surface obtained by extending the sidewall surface 21SW of the substrate 21. Note that it is defined by 27SW.
  • the sealing member 27 is formed outside the side wall member 25S when viewed from the working space 24.
  • the sealing member 27 is bonded to the lid member 25 and the substrate 21, or the shield layer 26 and the substrate.
  • the molten sealing member 27 does not flow into the working space 24 in order to promote the joining to the substrate 21.
  • a close and strong joint can be realized directly between the seal ring 22S and the lid member 25 or via the sealing member 27, and the size of the working space 24 is made larger than necessary. A desirable feature that there is no need to set can be obtained.
  • FIG. 3 is a perspective view showing the main body of the MEMS switch 20 in more detail with the lid member 25, the shield layer 26, and the sealing member 27 removed.
  • the electrode pattern 22D is formed on the upper surface 21S of the substrate 21 in the vicinity of the support 22A.
  • the electrode pattern 22D is an upper electrode pattern 23B on the cantilever 23. It can be seen that they are connected by a bonding wire 23W. Further, as described above, through electrodes not shown corresponding to the electrode patterns 22D are formed in the substrate 21 in the same manner as the through electrode patterns 21B and 21C.
  • the corresponds to the contact 22C has two contacts 22C 1 and 22C 2 is formed, a state where no driving voltage is applied between the electrode pattern 22B and 23B as shown in FIG. 4A in the two contacts 22C 1 and 22C 2 whereas in an electrically non-conductive, said state of Figure 4B where the DC drive voltage from the DC power supply 220 between the electrode pattern 22B and 23B is applied the contact 22C 1 and 22C 2 and conducted through the contact 23A, a high-frequency signal is output to the contact 22C 2, for example the incoming to an input terminal of the contact 22C 1.
  • the seal ring 22S and the drive electrode pattern are formed on the surface 21S of the substrate 21 corresponding to the wafer 10.
  • 22B and further contacts 22C 1 and 22C 2 are formed to a thickness of 1 ⁇ m, for example, by depositing and patterning a gold film, for example.
  • the seal ring 22S is formed with a width of, for example, 150 ⁇ m along a scribe line 10L that defines an element region having a size of, for example, 1500 ⁇ m ⁇ 1000 ⁇ m, and is formed in the element region as described above.
  • the pillars 22A, the electrode patterns 22B and 22D, and the contacts 22C 1 and 22C 2 are formed in an annular shape so as to continuously surround the structure.
  • the seal ring 22S, the drive electrode pattern 22B, and the contacts 22C 1 and 22C 2 are not shown, but a thin gold film is formed as a seed layer on the surface of the substrate 21, that is, the wafer 10, and each of them is formed thereon.
  • a resist film having a resist opening corresponding to the electrode pattern is formed, and the resist film can be formed by an electrolytic plating method using the resist film as a mask.
  • a resist film 31 is formed on the substrate 21 so as to cover the structure on the surface 21S. Further, as shown in FIG. 5C, the resist film 31 corresponds to the support 22A. Thus, an opening 31A exposing the surface 21S is formed.
  • the support 22A is formed to a height of 8 ⁇ m, for example, as shown in FIG.
  • the gold film previously formed on the surface of the wafer 10 in the step of FIG. 5A can be used as a plating seed layer.
  • an opening 31B for the contact 23A corresponding to the contacts 22C 1 and 22C 2 is formed to a predetermined depth of 2 ⁇ m, for example, as shown in FIG. 5E.
  • a gold pattern filling the opening 31B is formed as the contact 23A to a thickness of 2 ⁇ m.
  • the cantilever 23 is formed on the resist film 31 by, for example, a silicon oxide film having a thickness of 5 ⁇ m so as to extend from the support 22A to the contact 23A, and further on the cantilever 23.
  • the upper electrode pattern 23B is formed by a copper pattern having a thickness of 0.5 ⁇ m, for example.
  • the resist film 31 is dissolved in a solvent or removed by ashing in an oxygen atmosphere, and the upper electrode pattern 23B is not shown in the cross section of FIG. 5I.
  • the MEMS switch 20 is formed by connecting the bonding wires 22W as described above with reference to FIG.
  • the thin plating seed layer remaining on the surface of the wafer 10 in the step of FIG. 5A is removed by wet etching or the like. Since the plating seed layer is extremely thin, the structure formed in the element region is not substantially affected even when wet etching is performed in this way.
  • the main body of the MEMS switch 20 shown in the perspective view of FIG. 3 is formed in all the element regions 10A, 10B, 10C... On the wafer 10 of FIG. It is formed.
  • the MEMS switches 20 shown in the perspective view of FIG. 3 are formed in a matrix form on the wafer 10 and separated from each other by a scribe line 10L.
  • a cap substrate 250 formed by joining the lid member 25 in a matrix corresponding to the element region on the wafer 10 is bonded onto the wafer 10 and further melted from above the cap substrate 250 to the lower surface.
  • the shield substrate 260 carrying the sealant layer 270 such as solder is pressed.
  • slit portions 250L corresponding to the scribe lines 10L on the wafer 10 are formed vertically and horizontally so as to surround the lid member 25, and the shield substrate 260 is formed on the cap substrate 250 from above.
  • the sealant layer 270 flows under the cap substrate 250 from the slit portion 250L, and is a space between the plurality of MEMS switches 20 having the cross-sectional structure of FIG. Fill.
  • FIG. 7 is a plan view showing the wafer 10 in the exploded perspective view of FIG.
  • a body portion of the MEMS switch 20 shown in the perspective view of FIG. 3 is formed in the plurality of element regions 10A, 10B, 10C,.
  • FIG. 8A is a plan view of the cap substrate 250 in the exploded perspective view of FIG. 6 as viewed from the top, that is, the shield substrate 260 in FIG. 6, and FIG. 8B is the bottom of the cap substrate 250, that is, the wafer 10 in FIG. It is the top view seen from the side.
  • the substrate 21 in FIG. 1 is formed by cutting the wafer 10 along the scribe line 10L.
  • slits 250L extend vertically and horizontally corresponding to the scribe lines 10L of the wafer 10, and individual lid members 25 are defined.
  • each lid member 25 is connected to the adjacent lid member 25 by a rib-like bridge portion 250A.
  • Mechanically coupled by 250B the bridging portion 250A couples one lid member 25 to the lid member 25 adjacent in the row direction or the column direction, and the bridging portion 250B couples one lid member 25 to the lid member 25 adjacent in the oblique direction.
  • the lower surface of the silicon substrate constituting the cap substrate 250 surrounds a recess corresponding to the working space 24 of FIG. It can be seen that it is formed in a ring shape in the form of a pattern.
  • a method for manufacturing such a cap substrate 250 will be described later with reference to FIGS. 11A to 11D.
  • FIGS. 9A to 9D are cross-sectional views along line AA ′ in FIG. 8A
  • FIGS. 10A to 10D are cross-sectional views along line BB ′ in FIG. 8A.
  • the adhesion layer 25a is formed on the lower surface of the cap substrate 250, and the side wall member 25S is disposed on the wafer 10 via the adhesion layer 25a.
  • the side wall member 25S is disposed so as to contact the seal ring 22S and further presses the cap substrate 250 against the wafer 10 with a pressure of, for example, 1 MPa while being heated to a temperature of, for example, 280 ° C. Even if the seal ring 22S has some unevenness on the surfaces of the side wall member 25S and the seal ring 22S, the seal ring 22S is reliably bonded via the adhesion layer 25a.
  • the working space 24 is defined. In the following description, only the working space 24 is illustrated for the element region adjacent to the element region, and the illustration of the MEMS switch 20 main body is omitted.
  • a shield substrate 260 carrying a solder layer 270 on the lower surface is disposed on the structure of FIG. 9A.
  • the solder layer 270 is melted in an inert atmosphere such as nitrogen, and the shield substrate 260 is pressed in the direction of the arrow, so that the molten solder layer 270 corresponds to the scribe line 10L from the slit 250L. It pushes out into the space 250V formed between each side wall member 25S and 25S between one element area and the adjacent element area.
  • the space 250V is connected on the wafer 10, and the nitrogen gas filling the space 250V and excess molten solder pass through the space 250V and pass through the wafer 10.
  • the space 250V is filled with the molten solder layer 270.
  • the side wall member 25S is joined to the corresponding seal ring 22S in each element region.
  • the working space 24 is filled with an inert gas such as nitrogen gas.
  • an inert gas such as nitrogen gas.
  • the wafer 10 is caused to act along the scribe line 10L, for example, the dicing blade 31 as indicated by an arrow, thereby causing the wafer 10 to move. Is divided into individual element regions, and the MEMS switch 20 described above with reference to FIG. 1 is obtained.
  • 11A to 11D are process cross-sectional views illustrating a method for manufacturing the cap substrate 250.
  • a resist pattern R1 corresponding to the side wall member 25S shown in the plan view of FIG. 8B is formed on a silicon substrate 250S formed in a square shape corresponding to the wafer 10.
  • the silicon substrate 250S is etched to a predetermined depth corresponding to the height of the working space 24, for example, 50 ⁇ m, using the resist pattern R1 as a mask.
  • the side wall member 25S is formed on the silicon substrate 250S, and the space 250V is formed between the side wall member 25S defining one element region and the side wall member 25S defining an adjacent element region. Is formed.
  • the silicon substrate 250S in the state of FIG. 11B is turned upside down, and a resist pattern R3 having a resist opening R3A corresponding to the slit 250L is formed on the upper surface, and the resist pattern R3 is further formed.
  • the slit 250L is formed in communication with the space 250V as shown in FIG. 11D.
  • the process from the surface in which the space 250V is formed is also possible without turning the substrate 250S upside down.
  • the silicon substrate 250S in the state of FIG. 11D is turned upside down, and the adhesion layer 25a is formed with a film thickness of, for example, 0.5 ⁇ m on the surface on which the side wall member 25S is formed.
  • the cap substrate 250 is formed.
  • the cap substrate 250 is formed of the silicon substrate 250S, and the lid member 25 is also formed of silicon. Accordingly, the present embodiment is not limited to such a specific material.
  • the cap substrate 250 and the lid member 25 can be made of glass, metal, ceramic, or the like in addition to silicon.
  • FIG. 12 is a cross-sectional view showing a configuration of a MEMS switch 20A according to a modification of the present embodiment.
  • the same reference numerals are given to the portions corresponding to the previous embodiment, and the description will be omitted.
  • a seal ring 32S having a height corresponding to the height of the working space 24 is formed by, for example, electrolytic plating of copper, and the like. Further, the working space 24 is defined by joining a flat lid member 35.
  • the flat lid member 35 is made of, for example, silicon and has the same configuration as the lid member 35 made of silicon, but lacks the side wall portion 25S and has a flat lower surface.
  • the adhesion layer 25a is formed on the lower surface and the side wall surface of the lid member 35, and the lid member 35 is disposed outside the seal ring 32S constituting the side wall member via a sealing member 27 such as solder.
  • the substrate 21 is firmly bonded to the surface 21S.
  • the shield layer 26 has an outer shape corresponding to the outer shape of the substrate 21, and the side wall surface defining the outer periphery of the lid member 35 is the side wall surface defining the outer periphery of the shield layer 26. 12 and the side wall surface defining the outer periphery of the seal ring 32S is formed at a position further retracted from the side wall surface of the lid member.
  • Two step portions are formed as shown in FIG. In the embodiment of FIG. 12, both of the two stepped portions are filled with solder constituting the sealing portion 27, and as a result, the lid member 35 is firmly bonded to the surface of the substrate 21. .
  • FIG. 12 uses a substrate having a flat bottom surface in which the side wall member 25S is not formed in the plan view of FIG. 8B as the cap substrate 250 in the wafer level packaging described with reference to FIG. 9A to 9D and FIGS. 10A to 10D can be formed in the same manner.
  • FIG. 13 is a cross-sectional view showing a configuration of a MEMS switch 20B according to another modification of the present embodiment.
  • portions corresponding to the previous embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the side wall surface defining the outer periphery of the lid member 35 is the side wall member 32S that also serves as the side wall surface defining the outer periphery of the shield layer 26 that coincides with the outer periphery of the substrate 21 and the seal ring. It should be noted that it is formed at a position that is recessed from any of the side wall surfaces that define the outer periphery.
  • a stepped portion filled with the sealing member 27 is formed as shown in the figure, and the shield layer 26 is formed on the substrate 21 by the sealing member 27. Tightly coupled.
  • the lid member 35 is firmly coupled to the substrate 11.
  • FIG. 14 is a cross-sectional view showing the configuration of the variable capacitance element 40 according to the second embodiment
  • FIG. 15 is a perspective view showing the configuration of the main body of the variable capacitance element 40 of FIG.
  • the cross-sectional view of FIG. 14 shows a cross section taken along line CC ′ in the perspective view of FIG.
  • portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.
  • a ground electrode pattern made of gold instead of the support 22A and the electrode pattern 22C on the substrate 21 corresponding to one element region of the wafer 10.
  • 42A and 42C are formed, respectively, and pillars 41A and 41C made of copper are formed on the ground electrode patterns 42A and 42C, for example, at a height of 2 ⁇ m.
  • An upper electrode pattern 42 of an air bridge structure made of a gold film is formed between the support posts 41A and 41C with a film thickness of, for example, 1 ⁇ m.
  • a lower electrode pattern 42B is formed to face the upper electrode 42.
  • the upper electrode pattern 42 is provided so as to be displaceable with respect to the opposed lower electrode pattern 42B, and the upper electrode pattern 42 and the lower electrode pattern 42B constitute a variable capacitance element.
  • a capacitor dielectric film 43 made of a silicon oxide film or the like is formed on the lower electrode pattern 42B so that the upper electrode pattern 42 and the lower electrode pattern 42B are not short-circuited.
  • the seal ring 22S defines an element region on the substrate 21 as in the previous embodiment, and the lower electrode pattern 42B is on the surface 21S of the substrate 21. It can be seen that it extends under the upper electrode pattern 42 from the high frequency signal input side (RFin) to the high frequency signal output side (RFout). Also in the substrate 21, the via plug 21B 1 and 21B 2 shown in cross section in FIG. 14, it is formed to correspond to and the output side to each of the input side.
  • the seal ring 22S and the electrode patterns 42A and 42C are grounded via through via plugs 21A and 21C formed in the substrate 21, respectively (GND).
  • the variable capacitance element 40 is connected to a high-frequency transmission path formed by the lower electrode pattern 42B by a capacitance Ccap formed between the upper electrode pattern 42 and the lower electrode pattern 42B. An element having the above structure is formed.
  • FIG. 16A and 16B are diagrams for explaining the operation of the variable capacitance element 40.
  • FIG. 16A and 16B are diagrams for explaining the operation of the variable capacitance element 40.
  • variable capacitance element 40 by applying a DC voltage between the upper electrode 42 and the lower electrode 42B, the lower electrode pattern 42B is formed as shown in the equivalent circuit diagram of FIG. 16C.
  • the capacitance of the capacitor connected to the transmission path of the high frequency signal to be configured can be changed.
  • the adhesion layer 25 a having an Au / Ti laminated structure is removed from the portion of the lid member 25 facing the substrate 21 in the working space 24. It should be noted that. According to this configuration, no parasitic capacitance is generated between the electrode pattern to which a high frequency signal is supplied on the substrate 21 and the lid member 25, and the influence of the parasitic capacitance on the operation of the variable capacitance element 40 is suppressed. can do.
  • variable capacitance element 40 of FIG. 14 will be described.
  • the seal ring 22S and the ground electrode pattern are formed on the surface 21S of the substrate 21 corresponding to the wafer 10.
  • 42A, 42C and the lower electrode pattern 42B are formed to a thickness of 1 ⁇ m, for example, by depositing and patterning a gold film, for example.
  • the seal ring 22S is formed with a width of, for example, 150 ⁇ m along the scribe line 10L that defines an element region having a dimension of, for example, 1500 ⁇ m ⁇ 1000 ⁇ m.
  • the electrode patterns 42A to 42C and the like formed in the element region are formed in an annular shape so as to continuously surround the structure.
  • a thin gold film that is not shown in the drawing and serves as a plating seed layer is formed on the surface 21S of the substrate 21, and thus on the surface of the wafer 10.
  • the seal ring 22S and the electrode patterns 42A to 42C are formed by electrolytic plating using a resist pattern formed on the plating seed layer and having a resist opening corresponding to each of the electrode patterns 42A to 42C as a mask.
  • a dielectric film such as a silicon oxide film is formed on the substrate 21 and further patterned by a resist process (not shown), thereby forming the dielectric film on the lower electrode pattern 42B as shown in FIG. 17B.
  • a capacitor insulating film 43 made of, for example, a silicon oxide film is formed.
  • a resist film 45 is formed on the substrate 21 so as to cover the seal ring 22S and the electrode patterns 42A to 42C, and further, the ground electrode is formed in the resist film 45 as shown in FIG. 17D.
  • openings 45A and 45C are formed so as to expose the ground electrode patterns 42A and 42C.
  • a copper film is formed on the ground electrode patterns 42A and 42C so as to fill the resist openings 45A and 45C.
  • a support post 41A made of copper and a support post 41C made of copper are formed on the ground electrode pattern 42C by electrolytic plating.
  • the gold film previously formed on the surface of the wafer 10 in the step of FIG. 17A can be used as a plating seed layer.
  • a gold film is formed on the resist film 45 by a low temperature process such as sputtering, and further patterned to form an upper electrode pattern 42 that bridges the support columns 41A and 41C.
  • the resist film 45 is dissolved in a solvent or the like, or is removed by ashing in an oxygen atmosphere, whereby the variable capacitance element 40 of FIG. 14 is formed.
  • the seal ring 22S, the electrode patterns 22B, 22C, etc. are formed by the electrolytic plating method in the process of FIG. 17A, the plating seed layer remaining on the surface of the wafer 10 is After the resist film 45 is removed, the resist film 45 is removed by wet etching or the like.
  • variable capacitance element 40 is formed in each of the element regions 10A, 10B, 10C,..., FIGS. 6, 7, 8A to 8B, and 9A to 9D are previously described.
  • the variable capacitance element 40 shown in FIG. 14 is completed.
  • the adhesive layer 25a is removed from the lower surface of the lid member 25 made of silicon in order to reduce parasitic capacitance. Should.
  • the process of FIGS. 18A and 18B is further performed following the process of FIG.
  • the adhesion layer 25 a is removed from the portion of the substrate 250 that faces the surface 21 ⁇ / b> S of the substrate 21 when the lid member 25 is mounted on the substrate 21.
  • a resist pattern R4 is formed on the silicon substrate 250S constituting the cap substrate 250 so as to cover the slit portion 250L and the side wall member 25S, and further, the silicon substrate using the resist pattern R4 as a mask.
  • the adhesion layer 25a exposed on 250S is removed by, for example, sputter etching or wet etching.
  • variable capacitor 40 having the structure described above with reference to FIG. 14 can be obtained.
  • the lid member 25, and thus the cap substrate 250 is not limited to silicon, but can be formed of an insulating material such as glass or ceramic.
  • the lid member 25, and hence the cap substrate 250 is formed of silicon, it is preferable to use an insulating silicon substrate having a specific resistance of 1000 ⁇ cm or more.
  • FIG. 19 is a cross-sectional view showing a configuration of a variable capacitor 40A according to a modification of the present embodiment.
  • the same reference numerals are assigned to portions corresponding to the previous embodiment, and the description thereof is omitted.
  • a seal ring 32 ⁇ / b> S having a height corresponding to the height of the working space 24 is replaced with, for example, copper.
  • the working space 24 is defined by joining a flat lid member 35 thereon.
  • the flat lid member 35 is made of, for example, silicon and has the same configuration as the lid member 35 made of silicon, but lacks the side wall portion 25S and has a flat lower surface.
  • the adhesion layer 25a is formed on the lower surface and the side wall surface of the lid member 35, and the lid member 35 is disposed outside the seal ring 32S constituting the side wall member via a sealing member 27 such as solder.
  • the substrate 21 is firmly bonded to the surface 21S.
  • the shield layer 26 has an outer shape corresponding to the outer shape of the substrate 21, and the side wall surface defining the outer periphery of the lid member 35 is the side wall surface defining the outer periphery of the shield layer 26. 19 and the side wall surface defining the outer periphery of the seal ring 32S is formed at a position further retracted from the side wall surface of the lid member.
  • Two step portions are formed as shown in FIG. In the embodiment of FIG. 19, both of the two stepped portions are filled with solder constituting the sealing portion 27, and as a result, the lid member 35 is firmly bonded to the surface of the substrate 21. .
  • FIG. 19 uses a substrate having a flat bottom surface in which the side wall member 25S is not formed in the plan view of FIG. 8B as the cap substrate 250 in the wafer level packaging described with reference to FIG. 9A to 9D and FIGS. 10A to 10D can be formed in the same manner.
  • FIG. 20 is a cross-sectional view showing a configuration of a variable capacitor 40B according to another modification of the present embodiment.
  • parts corresponding to those of the previous embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the side wall surface that defines the outer periphery of the lid member 35 is the side wall member 32 ⁇ / b> S that also functions as the side wall surface that defines the outer periphery of the shield layer 26 that coincides with the outer periphery of the substrate 21. It should be noted that it is formed at a position that is recessed from any of the side wall surfaces that define the outer periphery.
  • a stepped portion filled with the sealing member 27 is formed as shown in the figure, and the shield layer 26 is formed on the substrate 21 by the sealing member 27. Tightly coupled.
  • the lid member 35 is firmly coupled to the substrate 11.
  • the size of the lid member 35 is reduced, and the variable capacitance element 40B can be further downsized.
  • the sealing member 27 is not limited to solder, and for example, a resin can be used. By using a resin as the sealing member 27, the electronic component can be reduced in weight.
  • the element formed in the working space 24 is not limited to a MEMS switch or a variable capacitance element, and it is also possible to form a crystal resonator, for example.

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Abstract

　電子部品は、基板と、前記基板上に形成された素子と、前記基板上において前記素子を囲む側壁部材と、前記側壁部材上に配設され、前記側壁部材と共に、前記基板上において前記素子を囲む空間を画成する蓋部材と、前記側壁部材の外側に設けられ、前記側壁部材および蓋部材を前記基板の表面に接合し、前記空間を封止する封止部材と、を備える。

Description

電子部品およびその製造方法
　以下に説明する実施形態は、電子部品およびその製造方法に関する。
　ウェハレベルパッケージ技術は、半導体ウェハ上に形成された多数の素子を、半導体ウェハを個々のチップに分割する前に一括して封止する技術であり、費用が安く、また得られる電子素子を大略、個々のチップのサイズに形成できることから、小型の半導体装置の製造に広く使われている。
　一方、最近では、ウェハ上に可動部を有するスイッチや容量可変キャパシタ、水晶振動子などの電子部品を一括して形成する試みがなされている。そこで、このような電子部品素子の製造においても、これらウェハ上に上記電子部品に対応して形成された電子部品素子を、ウェハレベルパッケージ技術により封止し、電子部品の小型化と製造費用の低減を図りたいとの要望がある。
　例えば電子部品が可動部を有するものである場合、電子部品に対応してウェハ上に形成された素子を封止しようとすると、当該素子を覆う蓋部材をウェハ上に、前記蓋部材が前記ウェハ上において前記素子を囲む空間を画成するように封止するのが望ましい。
　例えば特許文献１においては素子がウェハ表面の凹部に形成され、蓋部材を前記ウェハの表面にロウ材を介して接合することにより、前記素子を封止する方法が開示されている。また特許文献２においては、蓋部材がウェハ上に素子を囲んで形成された外周壁部材の上面にロウ材層を介して接合され、これにより前記素子の封止がなされている。
　このように蓋部材をウェハ表面、あるいはウェハ表面上に形成された外周壁部材の上面にロウ材層を介して接合する場合には、ロウ材層を溶融させる必要があり、また溶融したロウ材層が基板表面や蓋部材表面の凹凸を吸収することで確実な封止が得られるように、蓋部材を軽く押圧するのが好ましい。しかし、溶融したロウ材層を圧迫すると、ロウ材が前記素子を囲む空間に流れ出す、あるいは押し出されてしまうおそれがある。流れ出したロウ材が素子に接触すると、電気的な不良を引き起こすのみならず、特に可動部を有する素子の場合、前記可動部の動作が妨げられてしまう。
　そこで、このような従来の構成では、前記空間の寸法を、このようなロウ材の流入を考慮して必要以上に大きく設定する必要があり、電子部品の寸法の増大を招いていた。
特開平１１－３４０３５０号公報 特開２００６－７４２９１号公報
　一の側面によれば電子部品は、基板と、前記基板上に形成された素子と、前記基板上において前記素子を囲む側壁部材と、前記側壁部材上に配設され、前記側壁部材と共に、前記基板上において前記素子を囲む空間を画成する蓋部材と、前記側壁部材の外側に設けられ、前記側壁部材および蓋部材を前記基板の表面に接合し、前記空間を封止する封止部材と、を備える。
　他の側面によれば電子部品の製造方法は、ウェハ上に複数の素子を行列状に形成する工程と、前記複数の素子にそれぞれ対応した複数の蓋部材が行列状に形成され、それぞれの蓋部材が対応する素子を囲む側壁部を含み、また隣接する蓋部材どうしが溝部で相互に隔てられ、かつ隣接する蓋部材どうしが前記溝部を架橋する架橋部により相互に結合した状態で形成されたキャップ基板を作製する工程と、前記キャップ基板を前記ウェハ上に、それぞれの蓋部材において側壁部が対応する素子を囲むように載置する工程と、前記キャップ基板上に流動状態の封止層を担持したシールド基板を押圧し、前記溝部を介して、前記それぞれの素子を囲む側壁部の外側に圧入し、固化させることにより、前記シールド基板の下方において隣接する側壁部の間を封止部材で充填する工程と、前記シールド基板、前記キャップ基板および前記ウェハを前記溝部に沿って切断し、前記複数の素子を個々の電子部品に分離させる工程と、を含む。
　他の側面によれば電子部品の製造方法は、ウェハ上に複数の素子を行列状に形成する工程と、前記ウェハ上に、前記複数の素子をそれぞれ囲むように、前記ウェハの表面から屹立する複数の側壁部材をシールリングとして形成する工程と、前記複数の素子にそれぞれ対応した複数の蓋部材が行列状に形成され、隣接する蓋部材どうしが溝部で相互に隔てられ、かつ隣接する蓋部材どうしが前記溝部を架橋する架橋部により相互に結合した状態で形成されたキャップ基板を作製する工程と、前記キャップ基板を前記ウェハ上に、それぞれの蓋部材が対応する素子を覆い、また対応する側壁部材に係合するように載置する工程と、前記キャップ基板上に流動状態の封止層を担持したシールド基板を押圧し、前記溝部を介して、前記それぞれの素子を囲む側壁部材の外側に圧入し、固化させることにより、前記シールド基板の下方において隣接する側壁部材の間を封止部材で充填する工程と、前記シールド基板、前記キャップ基板および前記ウェハを前記溝部に沿って切断し、前記複数の素子を個々の電子部品に分離させる工程と、を含む。
　基板上の素子を蓋部材および側壁部材で囲み、側壁部材の外側において当該側壁部材および蓋部材を封止部材により基板表面に結合し素子を封止することにより、封止部材の素子が形成されている空間へのはみ出しを回避することが可能となる。
第１の実施形態によるＭＥＭＳスイッチの構成を示す断面図である。 図１のＭＥＭＳスイッチが多数形成されるウェハを示す平面図である。 図１のＭＥＭＳスイッチの本体部を示す斜視図である。 図１のＭＥＭＳスイッチの第１の動作状態を示す図である。 図１のＭＥＭＳスイッチの第２の動作状態を示す図である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その１）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その２）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その３）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その４）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その５）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その６）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その７）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その８）である。 図１のＭＥＭＳスイッチの本体部の形成工程を説明する工程断面図（その９）である。 第１の実施形態によるウェハレベルパッケージングの概要を示す分解斜視図である。 ＭＥＭＳスイッチが形成されたウェハ表面を示す平面図である。 キャップ基板の上面を示す平面図である。 キャップ基板の下面を示す平面図である。 第１の実施形態によるウェハレベルパッケージングを示す工程断面図（その１）である。 第１の実施形態によるウェハレベルパッケージングを示す工程断面図（その２）である。 第１の実施形態によるウェハレベルパッケージングを示す工程断面図（その３）である。 第１の実施形態によるウェハレベルパッケージングを示す工程断面図（その４）である。 第１の実施形態によるウェハレベルパッケージングを示す別の工程断面図（その１）である。 第１の実施形態によるウェハレベルパッケージングを示す別の工程断面図（その２）である。 第１の実施形態によるウェハレベルパッケージングを示す別の工程断面図（その３）である。 第１の実施形態によるウェハレベルパッケージングを示す別の工程断面図（その４）である。 第１の実施形態におけるキャップ基板の形成工程を示す断面図（その１）である。 第１の実施形態におけるキャップ基板の形成工程を示す断面図（その２）である。 第１の実施形態におけるキャップ基板の形成工程を示す断面図（その３）である。 第１の実施形態におけるキャップ基板の形成工程を示す断面図（その４）である。 第１の実施形態におけるキャップ基板の形成工程を示す断面図（その５）である。 第１の実施形態の一変形例によるＭＥＭＳスイッチを示す断面図である。 第１の実施形態の他の変形例によるＭＥＭＳスイッチを示す断面図である。 第２の実施形態による可変容量素子の構成を示す断面図である。 図１４の可変容量素子の本体部を示す斜視図である。 図１４の可変容量素子の第１の動作状態を示す図である。 図１４の可変容量素子の第２の動作状態を示す図である。 図１４の可変容量素子の等価回路図である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その１）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その２）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その３）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その４）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その５）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その６）である。 図１４の可変容量素子の本体部の形成工程を説明する工程断面図（その７）である。 第２の実施形態におけるキャップ基板の形成工程を説明する工程断面図（その１）である。 第２の実施形態におけるキャップ基板の形成工程を説明する工程断面図（その２）である。 第２の実施形態の一変形例による可変容量素子を示す断面図である。 第１の実施形態の他の変形例による可変容量素子を示す断面図である。
　１０　ウェハ
　１０Ａ，１０Ｂ，１０Ｃ　素子領域
　１０Ｌ　スクライブライン
　２０　ＭＥＭＳスイッチ
　２１　基板
　２１Ａ～２１Ｃ，２１Ｂ１，２１Ｂ２　貫通ビアプラグ
　２１Ｓ　基板表面
　２１ＳＷ　基板側壁面
　２２Ａ　支柱
　２２Ｂ　駆動電極パターン
　２２Ｃ，２２Ｃ１，２２Ｃ２，２３Ａ　接点
　２２Ｄ　電極パターン
　２２Ｓ　シールリング
　２２０，４２０　直流電圧源
　２３　カンチレバー
　２３Ｂ　上部電極パターン
　２３Ｗ　ボンディングワイヤ
　２４　作動空間
　２５　蓋部材
　２５Ｓ　側壁部材
　２５ａ　密着層
　２５０　キャップ基板
　２５０Ａ，２５０Ｂ　架橋部
　２５０Ｌ　スリット部
　２５０Ｖ　空間
　２６　シールド層
　２６Ｓ　シールド層下面
　２６０　シールド基板
　２７　封止部材
　２７ＳＷ　封止部材側壁面
　２７０　封止材層
　３１，４５　レジスト膜
　３１Ａ，３１Ｂ，４５Ａ，４５Ｃ　レジスト開口部
[第１の実施形態]
　［第１の実施形態］
　図１は、第１の実施形態による電子部品２０の例を示す断面図，図２は図１の電子部品２０が切り出されるウェハ１０を示す平面図である。
　まず図２の平面図を参照するに、前記ウェハ１０は例えば正方形の平面形状を有しており、前記ウェハ１０上には、前記電子部品２０にそれぞれ対応する複数の電子部品要素１０Ａ，１０Ｂ，１０Ｃ・・・が、スクライブライン１０Ｌにより隔てられて、行列状に形成されている。図１の電子部品２０は、例えば前記ウェハ１０上に形成された電子部品要素１０Ａ，１０Ｂ，１０Ｃ・・・のいずれかを、前記スクライブライン１０Ｌに沿ってダイシングすることにより得られたものである。前記ウェハは例えば低温焼成セラミック（ＬＴＣＣ）などより構成されるが、ガラスや樹脂、シリコン基板などより構成することも可能である。
　次に図１の断面図を参照するに、図示の例では電子部品２０はＭＥＭＳ（micro-electromechanical system）スイッチであり、低温焼成セラミックよりなり前記ウェハ１０に対応する基板２１上に形成されており、前記基板２１の表面２１Ｓ上には銅（Ｃｕ）などよりなる支柱２２Ａを介して、先端部に接点２３Ａを担持するカンチレバー２３が形成されている。また前記基板２１の表面２１Ｓ上には、前記接点２３Ａに対応する接点２２Ｃが形成され、さらに前記カンチレバー２３を静電気力で駆動するために駆動電極パタ―ン２２Ｂが形成されている。後で説明するように、前記接点２２Ｃは実際には二つの接点２２Ｃ１，２２Ｃ２より構成されており、前記カンチレバー２３が駆動電極パタ―ン２２Ｂに吸引されて前記接点２３Ａが接点２２Ｃ１，２２Ｃ２にコンタクトした場合、例えば前記接点２２Ｃ１に入来した高周波信号が、前記接点２３Ａを導通して接点２２Ｃ２から出力される。以下における図１の断面図の説明では、前記接点２２Ｃは前記接点２２Ｃ１，２２Ｃ２を包含するものとする。
　前記カンチレバー２３は、例えばシリコン酸化膜などより形成され、その上に上部電極パタ―ン２３Ｂを担持している。そこで、前記駆動電極パタ―ン２２Ｂと上部電極パタ―ン２３Ｂの間に駆動電圧を印加することにより、前記カンチレバー２３は、前記駆動電極パタ―ン２２Ｂと上部電極パタ―ン２３Ｂの間に生じた電磁力による駆動され、その結果、前記接点２３Ａが前記接点２２Ｃにコンタクトしたり離れたりする。
　また図１の断面には図示されないが、前記基板２１の表面２１Ｓ上には、前記カンチレバー２３上の上部電極パターン２３Ｂにボンディングワイヤを介して給電するための電極パタ―ン２２Ｄが形成されている。図１のＭＥＭＳスイッチ２０本体のより詳細な説明は、後で図３の斜視図を参照しながら行う。
　前記基板２１中にはさらに、前記電極パタ―ン２２Ｂ，２２Ｃにそれぞれ対応して貫通ビアプラグ２１Ｂ，２１Ｃがそれぞれ形成されている。図１の断面には図示されないが、同様な貫通ビアプラグが、前記基板２１中に、前記電極パタ―ン２２Ｄに対応して形成されている。
　一例によれば、前記貫通ビアプラグ２１Ｂ，２１Ｃ、支柱２２Ａ、上部電極パタ―ン２３Ｂは例えば銅（Ｃｕ）より構成され、前記駆動電極パターン２２Ｂ，接点２２Ｃ，２３Ａは例えば金（Ａｕ）などの耐酸化性金属により構成される。
　さらに前記基板２１の表面２１Ｓ上には、前記支柱２２Ａおよび電極パタ―ン２２Ｂ，２２Ｄ、カンチレバー２３および接点２２Ｃを連続的に囲んで、例えば金（Ａｕ）よりなる、あるいは金／チタン（Ａｕ／Ｔｉ）積層構造、あるいは金／クロム（Ａｕ／Ｃｒ）積層構造を有するシールリング２２Ｓが環状に形成されている。
　前記シールリング２２Ｓ上には、例えばシリコンよりなり、側壁部材２５Ｓと蓋部材２５Ｃとを一体的に有する蓋部材２５が、前記基板２１の上面２１Ｓ上に、前記支柱２２Ａ、電極パタ―ン２２Ｂ～２２Ｄおよびカンチレバー２３、さらに前記接点２２Ｃなどが収納される作動空間２４を画成するように載置される。図示の実施形態では前記蓋部材２５は、その上面、すなわち前記基板２１とは反対の側の面を除いて全面に、例えば金／チタンあるいは金／クロム積層構造の密着層２５ａが形成されており、前記側壁部材２５Ｓは、前記蓋部材２５を前記基板２１上に載置することにより、対応するシールリング２２Ｓに、かかる密着層２５ａを介して接合されている。また前記蓋部材２５には、その上面に、例えば鉄ニッケル合金などよりなるシールド層２６が接合されている。
　さらに前記側壁部材２５Ｓの外側には、前記基板２１の上面２１Ｓと前記シールド層２６の下面２６Ｓの間の空間を充填して、また前記側壁部材２５Ｓの側壁面を覆う密着層２５ａに接して、例えばスズビスマス系のはんだよりなる封止部材２７が形成されている。図示の例では、前記側壁部材２５Ｓには、前記基板２１の上面２１Ｓに対面する面２５ｓよりなる段差部がさらに形成され、前記封止部材２７は前記蓋部材２５の側壁部材２５Ｓの側壁面のみならず、かかる段差部にも接合していることに注意すべきである。その結果、前記シールド層２６および前記蓋部材２５は前記封止部材２７により、前記基板２１の上面２１Ｓにしっかりと接合される。
　また本実施形態では、後で詳細に説明するように、ウェハレベルパッケージングに引き続き実行されるダイシング工程が行われる結果、前記封止部材２７は、前記基板２１の側壁面２１ＳＷを延長した側壁面２７ＳＷにより画成されていることに注意すべきである。
　本実施形態によれば、前記封止部材２７は、前記作動空間２４から見て前記側壁部材２５Ｓの外側に形成されるため、例えば蓋部材２５および基板２１に対する接合、あるいは前記シールド層２６および基板２１に対する接合を促進すべく、例えば前記封止部材２７が溶融した状態で前記蓋部材２５を基板２１に対して押圧しても、溶融した封止部材２７が前記作動空間２４に流入することはなく、前記シールリング２２Ｓと蓋部材２５との間に直接に、また前記封止部材２７を介しても、密接で強固な接合を実現でき、さらに前記作動空間２４の大きさを必要以上に大きく設定する必要がないという、好ましい特徴を得ることが出来る。
　図３は、前記ＭＥＭＳスイッチ２０の本体部を、前記蓋部材２５およびシールド層２６，封止部材２７を除去した状態でより詳細に示す斜視図である。
　図３を参照するに、前記基板２１の上面２１Ｓ上には前記支柱２２Ａの近傍に前記電極パタ―ン２２Ｄが形成されており、前記電極パタ―ン２２Ｄは前記カンチレバー２３上の上部電極パターン２３Ｂにボンディングワイヤ２３Ｗにより接続されているのがわかる。また先に説明したように前記基板２１中には、前記電極パターン２２Ｄに対応して図示していない貫通電極が、前記貫通電極パターン２１Ｂ，２１Ｃと同様に形成されている。
　図３の構成では、前記接点２２Ｃに対応して二つの接点２２Ｃ１および２２Ｃ２が形成されており、図４Ａに示すように前記電極パターン２２Ｂと２３Ｂの間に駆動電圧が印加されていない状態では前記二つの接点２２Ｃ１および２２Ｃ２は電気的に非導通であるのに対し、前記電極パターン２２Ｂと２３Ｂの間に直流電源２２０から直流の駆動電圧が印加されている図４Ｂの状態では前記接点２２Ｃ１および２２Ｃ２とは前記接点２３Ａを介して導通し、例えば前記接点２２Ｃ１の入力端子に入来した高周波信号が接点２２Ｃ２へと出力される。
　以下、図１のＭＥＭＳスイッチ２０の製造方法を説明する。
　最初に、前記ＭＥＭＳスイッチ２０の本体部の製造について、図５Ａ～図５Ｉを参照しながら簡単に説明する。
　図５Ａを参照するに、最初に図２のウェハ１０の各々の素子領域１０Ａ，１０Ｂ，１０Ｃ・・・において、前記ウェハ１０に対応する基板２１の表面２１Ｓ上に、シールリング２２Ｓおよび駆動電極パターン２２Ｂ、さらに接点２２Ｃ１，２２Ｃ２が、例えば金膜の堆積およびパターニングにより、例えば１μｍの厚さに形成される。ここで前記シールリング２２Ｓは例えば各々１５００μｍ×１０００μｍの寸法の素子領域を画成するスクライブライン１０Ｌに沿って、例えば１５０μｍの幅で形成されており、先にも述べたように当該素子領域に形成される支柱２２Ａや電極パターン２２Ｂ，２２Ｄ、接点２２Ｃ１，２２Ｃ２などの構造を連続して囲むように環状に形成される。
　例えば前記シールリング２２Ｓおよび駆動電極パターン２２Ｂ、さらに接点２２Ｃ１，２２Ｃ２は、図示は省略するが、前記基板２１、すなわちウェハ１０の表面に薄い金膜をシード層として形成し、その上にそれぞれの電極パターンに対応したレジスト開口部を有するレジスト膜を形成し、前記レジスト膜をマスクとした電解メッキ法などにより形成することができる。
　次に図５Ｂに示すように前記基板２１上に、前記表面２１Ｓ上の構造を覆って、レジスト膜３１が形成され、さらに図５Ｃに示すように前記レジスト膜３１中に、前記支柱２２Ａに対応して前記表面２１Ｓを露出する開口部３１Ａが形成される。
　さらに前記開口部３１Ａにおいて銅層を例えば電解メッキ法により堆積することにより、前記支柱２２Ａが図５Ｄに示すように、例えば８μｍの高さに形成される。ここで、前記支柱２２Ａ，２２Ｃを電解メッキにより形成するにあたっては、先に図５Ａの工程で前記ウェハ１０の表面に形成してあった金膜を、メッキシード層として使うことができる。
　さらに前記レジスト膜３１中には前記接点２２Ｃ１，２２Ｃ２に対応して図５Ｅに示すように前記接点２３Ａのための開口部３１Ｂが所定の例えば２μｍの深さに形成され、さらに図５Ｆに示すように前記開口部３１Ｂを充填して金パタ―ンが、前記接点２３Ａとして、２μｍの厚さに形成される。
　さらに図５Ｇに示すように前記レジスト膜３１上に、前記支柱２２Ａから接点２３Ａまで延在するように、例えば厚さが５μｍのシリコン酸化膜により、前記カンチレバー２３が形成され、さらに前記カンチレバー２３上に、図５Ｈに示すように例えば厚さが0.5μｍの銅パタ―ンにより、前記上部電極パターン２３Ｂを形成する。
　さらに図５Ｉに示すように前記レジスト膜３１を溶媒などに溶解させることにより、あるいは酸素雰囲気中でのアッシングにより除去し、前記上部電極パターン２３Ｂを図５Ｉの断面には示されていない電極パターン２２Ｄに、ボンディングワイヤ２２Ｗにより、先に図３で説明したように接続することにより、ＭＥＭＳスイッチ２０が形成される。
　また図５Ｉの工程では、先に図５Ａの工程で前記ウェハ１０の表面に形成されたまま残っている薄いメッキシード層が、ウェットエッチングなどにより除去される。メッキシード層は極めて薄いため、このようにウェットエッチングを行っても、前記素子領域に形成された構造は、実質的な影響を受けない。
　このようにして図５Ａ～図５Ｉの工程により、前記図２のウェハ１０上のすべての素子領域１０Ａ，１０Ｂ，１０Ｃ・・・において、前記図３の斜視図に示すＭＥＭＳスイッチ２０の本体部が形成される。
　なお前記基板２１中には、図５Ａの工程の段階で、前記貫通ビアプラグ２１Ｂ，２１Ｃなどはすでに形成されているものとする。
　次に、このようなウェハ１０に対して行われる第１の実施形態によるウェハレベルパッケージングについて、まず概要を図６の分解斜視図を参照しながら説明する。
　図６を参照するに、前記ウェハ１０上にはそれぞれの素子領域に前記図３の斜視図に示したＭＥＭＳスイッチ２０が、スクライブライン１０Ｌにより相互に隔てられて行列状に形成されており、前記ウェハ１０上には、前記蓋部材２５を、前記ウェハ１０上の素子領域に対応して行列状に結合して形成したキャップ基板２５０が接合され、さらに前記キャップ基板２５０の上方から、下面に溶融はんだなどの封止剤層２７０を担持したシールド基板２６０が押圧される。
　前記キャップ基板２５０には、前記ウェハ１０上のスクライブライン１０Ｌに対応したスリット部２５０Ｌが、前記蓋部材２５を囲むように縦横に形成されており、前記シールド基板２６０を前記キャップ基板２５０に上方から押圧すると前記封止剤層２７０は前記スリット部２５０Ｌから前記キャップ基板２５０の下に流入し、前記ウェハ１０上に形成されている前記図１の断面構造を有する多数のＭＥＭＳスイッチ２０の間の空間を充填する。
　図７は、図６の分解斜視図におけるウェハ１０を示す平面図である。
　図７を参照するに、前記ウェハ１０上には、前記図２の平面図に対応して素子領域１０Ａ，１０Ｂ，１０Ｃ・・・が、縦横に延在する幅が例えば１１０μｍのスクライブライン１０Ｌにより画成されており、前記複数の素子領域１０Ａ，１０Ｂ，１０Ｃ・・・にはシールリング２２Ｓに囲まれて、前記図３の斜視図に示したＭＥＭＳスイッチ２０の本体部が形成されている。
　図８Ａは、前記図６の分解斜視図におけるキャップ基板２５０を上面、すなわち図６におけるシールド基板２６０の側から見た平面図、図８Ｂは前記キャップ基板２５０を下面、すなわち図６におけるウェハ１０の側から見た平面図である。前記ウェハ１０を前記スクライブライン１０Ｌに沿って切断することにより、図１における基板２１が形成される。
　図８Ａの平面図を参照するに、前記キャップ基板２５０を構成するシリコン基板中には、前記ウェハ１０のスクライブライン１０Ｌに対応してスリット２５０Ｌが縦横に延在し、個々の蓋部材２５を画成しており、また個々の蓋部材２５は隣接する蓋部材２５に、リブ状の架橋部２５０Ａ．２５０Ｂにより、機械的に結合されている。このうち架橋部２５０Ａは一つの蓋部材２５を、行方向あるいは列方向に隣接する蓋部材２５に結合し、架橋部２５０Ｂは一つの蓋部材２５を斜め方向に隣接する蓋部材２５に結合する。
　また図８Ｂの平面図を参照するに、キャップ基板２５０を構成する前記シリコン基板の下面には、前記図１の作動空間２４に対応する凹部を囲んで、各々の素子領域に側壁部材２５Ｓが凸パタ―ンの形で環状に形成されているのがわかる。
　このようなキャップ基板２５０の製造方法については、後で図１１Ａ～図１１Ｄを参照しながら説明する。
　次に、本実施形態によるウェハレベルパッケージングのより詳細な説明を、図９Ａ～図９Ｄおよび図１０Ａ～図１０Ｄの工程断面図を参照しながら行う。ただし図９Ａ～図９Ｄは図８Ａ中、線Ａ－Ａ'に沿った断面図であり、図１０Ａ～図１０Ｄは図８Ａ中、線Ｂ－Ｂ'に沿った断面図である。
　図９Ａおよび図１０Ａを参照するに、前記キャップ基板２５０の下面には前記密着層２５ａが形成され、前記キャップ基板２５０は、前記ウェハ１０上に、前記側壁部材２５Ｓが前記密着層２５ａを介して前記シールリング２２Ｓにコンタクトするように配設され、さらに例えば２８０℃の温度に加熱しながら前記ウェハ１０に対して前記キャップ基板２５０を例えば１ＭＰａの圧力で押圧することにより、前記側壁部材２５Ｓが前記シールリング２２Ｓに、前記側壁部材２５Ｓおよび前記シールリング２２Ｓの表面に多少の凹凸があったとしても、前記密着層２５ａを介して確実に接合される。前記側壁部材２５Ｓが各々の素子領域１０Ａ，１０Ｂ，１０Ｃ・・・においてそれぞれのシールリング２２Ｓと接合する結果、前記各々の素子領域１０Ａ，１０Ｂ，１０Ｃ・・・には、前記側壁部材２５Ｓにより囲まれて、前記作動空間２４が画成されている。なお以下の説明では、当該素子領域に隣接する素子領域については、作動空間２４のみを図示し、ＭＥＭＳスイッチ２０本体の図示は省略する。
　次に図９Ｂおよび図１０Ｂに示すように、前記図９Ａの構造上に、下面にハンダ層２７０を担持したシールド基板２６０を配設し、さらに図９Ｃおよび図１０Ｃに示すように、前記ハンダ層２７０を、例えば窒素などの不活性雰囲気中において溶融させ、さらに前記シールド基板２６０を矢印の方向に押圧することにより、前記溶融ハンダ層２７０を前記スリット２５０Ｌから、前記スクライブライン１０Ｌに対応して、一の素子領域と隣接する素子領域の間においてそれぞれの側壁部材２５Ｓと２５Ｓの間に形成される空間２５０Ｖに押し出す。前記空間２５０Ｖは図８Ｂの平面図からわかるように前記ウェハ１０上において連結しており、前記空間２５０Ｖを充填していた窒素ガスや、余分の溶融ハンダは、前記空間２５０Ｖを通って前記ウェハ１０の外部へと排出され、前記空間２５０Ｖは前記溶融ハンダ層２７０により充填される。
　図９Ｃおよび図１０Ｃの状態では、前記側壁部材２５Ｓがそれぞれの素子領域において、対応するシールリング２２Ｓに接合されている結果、前記作動空間２４は窒素ガスなどの不活性ガスが充填された状態で密閉されており、前記シールド基板２６０を押圧しても、前記溶融ハンダ層２７０が作動空間２４に流入することはない。このため本実施形態では、前記作動空間２４を、それぞれの素子領域におけるカンチレバー２３などの寸法に対して、溶融はんだ層２７０の流入を勘案して過大に設定する必要がなく、ＭＥＭＳスイッチ２０を小型に形成することが可能となる。
　さらに前記溶融ハンダ層２７０を固化させた後、図９Ｄおよび図１０Ｄに示すように前記ウェハ１０をスクライブライン１０Ｌに沿って、例えばダイシングブレード３１を矢印で示すように作用させることにより、前記ウェハ１０は個々の素子領域に分割され、先に図１で説明したＭＥＭＳスイッチ２０が得られる。
　さらに図１１Ａ～図１１Ｄは、前記キャップ基板２５０の製造方法を説明する工程断面図である。
　図１１Ａを参照するに、例えば前記ウェハ１０に対応して正方形形状に形成されたシリコン基板２５０Ｓ上に、図８Ｂの平面図に示された側壁部材２５Ｓに対応してレジストパターンＲ１が形成され、図１１Ｂに示すように前記シリコン基板２５０Ｓを、前記レジストパターンＲ１をマスクに、前記作動空間２４の高さに対応する所定の深さ、例えば５０μｍまで、エッチングする。かかるエッチングの結果、前記シリコン基板２５０Ｓには前記側壁部材２５Ｓが形成され、また一の素子領域を画成する側壁部材２５Ｓと隣接する素子領域を画成する側壁部材２５Ｓとの間に前記空間２５０Ｖが形成される。
　さらに図１１Ｃに示すように前記図１１Ｂの状態のシリコン基板２５０Ｓを上下反転させ、さらに上面に、前記スリット２５０Ｌに対応したレジスト開口部Ｒ３Ａを有するレジストパターンＲ３を形成し、さらに前記レジストパターンＲ３をマスクに前記シリコン基板２５０をエッチングすることにより、図１１Ｄに示すように、前記空間２５０Ｖに連通して前記スリット２５０Ｌを形成する。
　なお基板２５０Ｓの上下反転無しで、空間２５０Ｖを形成した面からの加工も可能である

　さらに図１１Ｅに示すように前記図１１Ｄの状態のシリコン基板２５０Ｓを上下反転させ、前記側壁部材２５Ｓが形成されている側の面に前記密着層２５ａを、例えば０．５μｍの膜厚で形成することにより、前記キャップ基板２５０が形成される。
　このように本実施形態では前記キャップ基板２５０をシリコン基板２５０Ｓより形成しており、これに伴い蓋部材２５もシリコンより構成されるが、本実施形態はかかる特定の材料に限定されるものではなく、前記キャップ基板２５０および蓋部材２５は、シリコン以外にガラスや金属、セラミックなどより構成することも可能である。
　図１２は、本実施形態の一変形例によるＭＥＭＳスイッチ２０Ａの構成を示す断面図である。ただし図１２中、先の実施形態に対応する部分には同一の参照符号を付し、説明を省略する。
　図１２を参照するに、本実施形態では前記シールリング２２Ｓの代わりに、前記作動空間２４の高さに対応する高さを有するシールリング３２Ｓを、例えば銅の電解メッキなどにより形成し、その上に、平板状の蓋部材３５を接合することにより、前記作動空間２４を画成している。前記平板状の蓋部材３５は例えばシリコンよりなり、シリコンよりなる前記蓋部材３５と同様の構成を有しているが、前記側壁部２５Ｓを欠いており、平坦な下面を有している。
　前記蓋部材３５の下面および側壁面には前記密着層２５ａが形成されており、前記蓋部材３５は、側壁部材を構成するシールリング３２Ｓの外側において、ハンダなどの封止部材２７を介して前記基板２１の表面２１Ｓに強固に接合される。
　図１２の例では前記シールド層２６が前記基板２１の外形に対応した外形を有しており、前記蓋部材３５の外周を画成する側壁面は前記シールド層２６の外周を画成する側壁面から後退して形成されており、また前記シールリング３２Ｓの外周を画成する側壁面は、前記蓋部材の側壁面からさらに後退した位置に形成されているため、図１２の構成では、図中に囲んでしめしたように二つの段差部が形成される。図１２の実施形態では、上記二つの段差部は、いずれも前記封止部２７を構成するハンダにより充填されており、その結果、前記蓋部材３５は前記基板２１の表面に強固に結合される。
　図１２の構成は、先に図６で説明したウェハレベルパッケージングの際に、前記キャップ基板２５０として、図８Ｂの平面図において前記側壁部材２５Ｓを形成していない、下面が平坦な基板を使って、前記図９Ａ～図９Ｄおよび図１０Ａ～図１０Ｄのプロセスを実行することにより、同様に形成することができる。
　図１３は、本実施形態の他の変形例によるＭＥＭＳスイッチ２０Ｂの構成を示す断面図である。ただし図１３中、先の実施形態に対応する部分には同一の参照符号を付し、説明を省略する。
　図１３の変形例では、前記蓋部材３５の外周を画成する側壁面が、前記基板２１の外周と一致するシールド層２６の外周を画成する側壁面およびシールリングを兼用する前記側壁部材３２Ｓの外周を画成する側壁面のいずれよりも後退した位置に形成されていることに注意すべきである。
　かかる構成の結果、図１３の変形例では、図中に囲んで示したように封止部材２７により充填された段差部が形成され、前記シールド層２６が前記基板２１に前記封止部材２７により強固に結合される。その結果、図１３の変形例においても、前記蓋部材３５は前記基板１１に強固に結合される。
　また図１３の構成では、前記蓋部材３５の寸法が縮小され、ＭＥＭＳスイッチ２０Ｂをさらに小型化することが可能である。

　［第２の実施形態］
　図１４は、第２の実施形態による可変容量素子４０の構成を示す断面図、図１５は前記図１４の可変容量素子４０の本体部の構成を示す斜視図である。図１４の断面図は、図１５の斜視図中、線Ｃ－Ｃ'に沿った断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
　図１４の断面図を参照するに、本実施形態では前記ウェハ１０の一つの素子領域に対応する基板２１上に、前記支柱２２Ａおよび電極パタ―ン２２Ｃの代わりに金よりなる接地電極パタ―ン４２Ａ，４２Ｃがそれぞれ形成され、前記接地電極パタ―ン４２Ａ，４２Ｃ上に銅よりなる支柱４１Ａ，４１Ｃがそれぞれ、例えば２μｍの高さに形成されている。また前記支柱４１Ａおよび４１Ｃの間には、金膜よりなるエアブリッジ構造の上部電極パタ―ン４２が、例えば１μｍの膜厚で形成されており、さらに前記基板２１上、前記接地電極パターン４２Ａと４２Ｃの間には、前記上部電極４２に対向して下部電極パタ―ン４２Ｂが形成されている。
　図１４の構成では、前記上部電極パターン４２は対向する下部電極パターン４２Ｂに対して変位可能に設けられており、前記上部電極パタ―ン４２と下部電極パターン４２Ｂとは可変容量素子を構成する。その際、前記上部電極パターン４２と下部電極パターン４２Ｂとが短絡することがないように、前記下部電極パターン４２Ｂ上にはシリコン酸化膜などよりなるキャパシタ誘電体膜４３が形成されている。
　図１５の斜視図を参照するに、前記シールリング２２Ｓが先の実施形態と同様に基板２１上の素子領域を画成しており、前記下部電極パターン４２Ｂが前記基板２１の表面２１Ｓ上を、高周波信号入力側（ＲＦin）から高周波信号出力側（ＲＦout）まで、前記上部電極パターン４２の下を延在しているのがわかる。また前記基板２１中には、図１４の断面図中に示したビアプラグ２１Ｂ１および２１Ｂ２が、それぞれ前記入力側におよび出力側に対応して形成されている。また前記シールリング２２Ｓおよび電極パターン４２Ａ，４２Ｃは、それぞれ前記基板２１中に形成された貫通ビアプラグ２１Ａおよび２１Ｃを介して接地されている（ＧＮＤ）。かかる構成により、前記可変容量素子４０は、図１６Ｃに示すように、前記下部電極パターン４２Ｂよりなる高周波伝送路に、前記上部電極パターン４２と下部電極パターン４２Ｂの間に形成されるキャパシタンスＣcapが接続された構成の素子を形成する。
　図１６Ａおよび図１６Ｂは、前記可変容量素子４０の動作を説明する図である。
　図１６Ａを参照するに、前記下部電極パターン４２Ｂに外部の直流電圧源から直流電圧が印加されていない場合には、両者の間に静電気力が生じることはなく、前記上部電極パターン４２と下部電極パターン４２Ｂは離間しており、前記キャパシタンスＣcapは第１の値Ｃ１をとる。
　これに対し図１６Ｂに示すように前記上部電極パターン４２と下部電極パタ―ン４２Ｂの間に直流電圧を、直流電圧源４２０からシャントキャパシタなどを含む高周波遮断回路４１を介して印加した場合、前記上部電極パターン４２は前記下部電極パターン４２Ｂに静電気力により吸引され、最も極端な場合、前記下部電極パターン４２Ｂに、前記キャパシタンス誘電体膜４３を介してコンタクトする。このような状態では、前記キャパシタンスＣcapは、前記第１の値Ｃ１よりも大きな第２の値Ｃ２を有する。
　このように本実施形態における可変容量素子４０では、前記上部電極４２と下部電極４２Ｂの間に直流電圧を印加することにより、図１６Ｃの等価回路図に示されるように、前記下部電極パターン４２Ｂが構成する高周波信号の伝送路に接続されたキャパシタの容量を変化させることができる。
　本実施形態では、図１４の断面図に示すように、Ａｕ／Ｔｉ積層構造を有する密着層２５ａが前記蓋部材２５のうち、前記作動空間２４中において前記基板２１に対向する部分から除去されていることに注意すべきである。かかる構成によれば、前記基板２１上において高周波信号が供給される電極パターンと前記蓋部材２５との間に寄生容量が発生することがなく、可変容量素子４０の動作に対する寄生容量の影響を抑制することができる。
　以下、図１４の可変容量素子４０の製造方法を説明する。
　最初に、前記可変容量素子４０の本体部の製造について、図１７Ａ～図１７Ｉを参照しながら簡単に説明する。
　図１７Ａを参照するに、最初に図２のウェハ１０の各々の素子領域１０Ａ，１０Ｂ，１０Ｃ・・・において、前記ウェハ１０に対応する基板２１の表面２１Ｓ上に、シールリング２２Ｓおよび接地電極パタ―ン４２Ａ，４２Ｃ、および下部電極パターン４２Ｂが、例えば金膜の堆積およびパターニングにより、例えば１μｍの厚さに形成される。ここで前記シールリング２２Ｓは先の実施形態の場合と同様に、例えば各々１５００μｍ×１０００μｍの寸法の素子領域を画成するスクライブライン１０Ｌに沿って、例えば１５０μｍの幅で形成されており、先にも述べたように当該素子領域に形成される電極パターン４２Ａ～４２Ｃなどの構造を連続して囲むように環状に形成される。
　本実施形態においても、前記基板２１の表面２１Ｓ、従ってウェハ１０の表面には、図示はしないがメッキシード層となる薄い金膜が形成されており、前記シールリング２２Ｓや電極パターン４２Ａ～４２Ｃは、前記メッキシード層上に形成され、前記電極パターン４２Ａ～４２Ｃにそれぞれ対応したレジスト開口部を有するレジストパターンをマスクとした電解メッキ法により形成される。
　次に図１７Ｂの工程において前記基板２１上に、シリコン酸化膜などの誘電体膜が形成され、さらにこれを図示しないレジストプロセスによりパターニングすることにより、図１７Ｂに示すように前記下部電極パターン４２Ｂ上に、例えばシリコン酸化膜よりなるキャパシタ絶縁膜４３が形成される。
　さらに図１７Ｃの工程において前記基板２１上に、前記シールリング２２Ｓおよび電極パターン４２Ａ～４２Ｃを覆うようにレジスト膜４５が形成され、さらに図１７Ｄに示すように前記レジスト膜４５中に、前記接地電極パターン４２Ａ，４２Ｃにそれぞれ対応して、開口部４５Ａ，４５Ｃが、前記接地電極パターン４２Ａ，４２Ｃを露出するように形成される。
　さらに図１７Ｅの工程において前記レジスト膜４５をマスクに、前記接地電極パターン４２Ａ，４２Ｃ上に銅膜が前記レジスト開口部４５Ａ，４５Ｃを充填するように形成され、これにより前記接地電極パターン４２Ａ上に銅よりなる支柱４１Ａが、また前記接地電極パターン４２Ｃ上に銅よりなる支柱４１Ｃが、それぞれ電解メッキ法により形成される。なお前記支柱４１Ａ，４１Ｃを電解メッキにより形成するにあたっては、先に図１７Ａの工程で前記ウェハ１０の表面に形成してあった金膜を、メッキシード層として使うことができる。
　さらに図１７Ｆの工程において前記レジスト膜４５上に金膜が、例えばスパッタ法などの低温プロセスにより形成され、さらにこれをパターニングすることにより、前記支柱４１Ａと４１Ｃを架橋する上部電極パターン４２が形成される。
　さらに図１７Ｆに示すように前記レジスト膜４５を溶媒などに溶解させることにより、あるいは酸素雰囲気中でのアッシングにより除去することにより、図１４の可変容量素子４０が形成される。
　さらに先に図１７Ａの工程で前記シールリング２２Ｓ，電極パターン２２Ｂ，２２Ｃなどを電解メッキ法で形成していた場合には、前記ウェハ１０の表面に形成されたまま残っているメッキシード層を、前記レジスト膜４５を除去した後、ウェットエッチングなどにより除去する。
　このようにして図１７Ａ～図１７Ｇの工程により、前記図２のウェハ１０上のすべての素子領域１０Ａ，１０Ｂ，１０Ｃ・・・において、前記図１５の斜視図に示す可変容量素子４０の本体部が形成される。
　なお前記基板２１中には、図１７Ａの工程の段階で、前記貫通ビアプラグ２１Ａ～２１Ｃがすでに形成されているものとする。
　さらに、このような可変容量素子４０がそれぞれの素子領域１０Ａ，１０Ｂ，１０Ｃ・・・に形成されたウェハ１０に対し、先に図６，図７，図８Ａ～図８Ｂ，図９Ａ～図９Ｄ，図１０Ａ～図１０Ｄで説明したウェハレベルパッケージプロセスを実行することにより、図１４に記載の可変容量素子４０が完成する。
　その際、先にも説明したように、本実施形態による可変容量素子４０では、寄生容量を低減するため、シリコンよりなる前記蓋部材２５の下面からは密着層２５ａを除去していることに注意すべきである。
　このため本実施形態では、前記キャップ基板２５０を先に図１１Ａ～図１１Ｅで説明したプロセスにより作製する際に、さらに図１１Ｅの工程に引き続いて、図１８Ａおよび図１８Ｂの工程を行い、前記キャップ基板２５０のうち、蓋部材２５が前記基板２１上に実装された場合に基板２１の表面２１Ｓに対面する部分から、前記密着層２５ａを除去する。
　すなわち図１８Ａの工程において、前記キャップ基板２５０を構成するシリコン基板２５０Ｓ上に、前記スリット部２５０Ｌおよび側壁部材２５Ｓを覆ってレジストパターンＲ４が形成され、さらに前記レジストパターンＲ４をマスクに、前記シリコン基板２５０Ｓ上において露出されている密着層２５ａが、例えばスパッタエッチングやウェットエッチングにより除去される。
　そこで図１８Ｂに示すようにレジストパターンＲ４を除去することにより、個々の蓋部材２５において前記基板２１に対面する面から前記密着層２５ａが除去された構造が、キャップ基板２５０として得られる。
　そこでかかるキャップ基板２５０を使うことにより、先に図１４で説明した構造の可変容量素子４０を得ることができる。
　本実施形態においては、前記蓋部材２５、従ってキャップ基板２５０は、シリコンに限定されるものではなく、ガラスやセラミックなどの絶縁材料により形成することも可能である。また前記蓋部材２５、従ってキャップ基板２５０をシリコンにより形成する場合には、比抵抗が１０００Ωｃｍ以上の、絶縁性のシリコン基板を使うのが好ましい。前記蓋部材２５としてこのように絶縁性の部材を使うことにより、図１４の構成の可変容量素子４０では、蓋部材２５による寄生容量の効果を低減することができる。
　図１９は、本実施形態の一変形例による可変容量素子４０Ａの構成を示す断面図である。ただし図１９中、先の実施形態に対応する部分には同一の参照符号を付し、説明を省略する。
　図１９を参照するに、本実施形態では前記シールリング２２Ｓの代わりに、前記作動空間２４の高さに対応する高さを有するシールリング３２Ｓを、前記図１２の実施形態に対応して例えば銅の電解メッキなどにより形成し、その上に、平板状の蓋部材３５を接合することにより、前記作動空間２４を画成している。前記平板状の蓋部材３５は例えばシリコンよりなり、シリコンよりなる前記蓋部材３５と同様の構成を有しているが、前記側壁部２５Ｓを欠いており、平坦な下面を有している。
　前記蓋部材３５の下面および側壁面には前記密着層２５ａが形成されており、前記蓋部材３５は、側壁部材を構成するシールリング３２Ｓの外側において、ハンダなどの封止部材２７を介して前記基板２１の表面２１Ｓに強固に接合される。
　図１９の例でも前記シールド層２６が前記基板２１の外形に対応した外形を有しており、前記蓋部材３５の外周を画成する側壁面は前記シールド層２６の外周を画成する側壁面から後退して形成されており、また前記シールリング３２Ｓの外周を画成する側壁面は、前記蓋部材の側壁面からさらに後退した位置に形成されているため、図１９の構成では、図中に囲んでしめしたように二つの段差部が形成される。図１９の実施形態では、上記二つの段差部は、いずれも前記封止部２７を構成するハンダにより充填されており、その結果、前記蓋部材３５は前記基板２１の表面に強固に結合される。
　図１９の構成は、先に図６で説明したウェハレベルパッケージングの際に、前記キャップ基板２５０として、図８Ｂの平面図において前記側壁部材２５Ｓを形成していない、下面が平坦な基板を使って、前記図９Ａ～図９Ｄおよび図１０Ａ～図１０Ｄのプロセスを実行することにより、同様に形成することができる。
　図２０は、本実施形態の他の変形例による可変容量素子４０Ｂの構成を示す断面図である。ただし図２０中、先の実施形態に対応する部分には同一の参照符号を付し、説明を省略する。
　図２０の変形例では、前記蓋部材３５の外周を画成する側壁面が、前記基板２１の外周と一致するシールド層２６の外周を画成する側壁面およびシールリングを兼用する前記側壁部材３２Ｓの外周を画成する側壁面のいずれよりも後退した位置に形成されていることに注意すべきである。
　かかる構成の結果、図２０の変形例では、図中に囲んで示したように封止部材２７により充填された段差部が形成され、前記シールド層２６が前記基板２１に前記封止部材２７により強固に結合される。その結果、図１３の変形例においても、前記蓋部材３５は前記基板１１に強固に結合される。
　また図２０の構成では、前記蓋部材３５の寸法が縮小され、可変容量素子４０Ｂをさらに小型化することが可能である。
　なお以上に説明した各実施形態において、前記封止部材２７はハンダに限定されるものではなく、例えば樹脂を使うことも可能である。前記封止部材２７として樹脂を使うことにより、電子部品を軽量化することができる。
　さらに以上の各実施形態において、前記作動空間２４に形成される素子はＭＥＭＳスイッチや可変容量素子に限定されるものではなく、例えば水晶振動子などを形成することも可能である。
　以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

Claims (16)

  1. 　基板と、
    　前記基板上に形成された素子と、
    　前記基板上において前記素子を囲む側壁部材と、
    　前記側壁部材上に配設され、前記側壁部材と共に、前記基板上において前記素子を囲む空間を画成する蓋部材と、
    　前記側壁部材の外側に設けられ、前記側壁部材および蓋部材を前記基板の表面に接合し、前記空間を封止する封止部材と、
    　を備えたことを特徴とする電子部品。
  2. 　前記基板は外周を側壁面で画成されており、前記封止部材は、前記基板の側壁面を延長した面に一致する側壁面により外周を画成されていることを特徴とする請求項１記載の電子部品。
  3. 　前記蓋部材と前記側壁部材とは一体の部材よりなり、前記側壁部材は前記基板の表面において前記素子を囲むシールリングに接合されていることを特徴とする請求項１記載の電子部品。
  4. 　前記蓋部材は平板状の部材であり、前記側壁部材上に接合されていることを特徴とする請求項１記載の電子部品。
  5. 　前記側壁部材は、前記基板上において前記素子を囲むシールリングの一部を構成することを特徴とする請求項４記載の電子部品。
  6. 　前記側壁部材は、前記蓋部材の外周を画成する側壁面から後退した位置にある側壁面により外周を画成され、前記蓋部材の側壁面と前記側壁部材の側壁面との間には段差部が形成され、前記段差部は前記封止部材により充填されていることを特徴とする請求項１記載の電子部品。
  7. 　前記蓋部材は平板状の部材であって前記側壁部材上に接合されており、前記蓋部材上には、前記基板の外周に一致する形状の外周を有するシールド部材が形成されており、前記蓋部材は、前記シールド部材の外周を画成する側壁面から後退した位置にある側壁面により外周を画成され、前記側壁部材の外周を画成する側壁面は、前記シールド部材の外周を画成する側壁面および前記蓋部材の外周を画成する側壁面のいずれに対しても後退した位置に形成されて段差部を形成し、前記段差部は前記封止部材により充填されていることを特徴とする請求項１記載の電子部品。
  8. 　前記蓋部材は平板状の部材であって前記側壁部材上に接合されており、前記蓋部材上には、前記基板の外周に一致する形状の外周を有するシールド部材が形成されており、前記側壁部材は、前記シールド部材の外周を画成する側壁面から後退した位置にある側壁面により外周を画成され、前記蓋部材の外周を画成する側壁面は、前記シールド部材の外周を画成する側壁面および前記側壁部材の外周を画成する側壁面のいずれに対しても後退した位置に形成されて段差部を形成し、前記段差部は前記封止部材により充填されていることを特徴とする請求項１記載の電子部品。
  9. 　前記蓋部材および前記側壁部材は前記封止部材と、チタン層を含む密着層を介して接することを特徴とする請求項１記載の電子部品。
  10. 　前記側壁部材は、前記基板上において前記素子を囲む金属よりなるシールリングと、前記密着層を介して接合することを特徴とする請求項９記載の電子部品。
  11. 　前記密着層は前記蓋部材のうち、前記空間において前記基板に対面する部分には形成されないことを特徴とする請求項９記載の電子部品。
  12. 　前記素子は、可動部材を構成する電極を備えた可変容量素子であることを特徴とする請求項１１記載の電子部品。
  13. 　前記封止部材は、ハンダまたは樹脂であることを特徴とする請求項１記載の電子部品。
  14. 　ウェハ上に複数の素子を行列状に形成する工程と、
    　前記複数の素子にそれぞれ対応した複数の蓋部材が行列状に形成され、それぞれの蓋部材が対応する素子を囲む側壁部を含み、また隣接する蓋部材どうしが溝部で相互に隔てられ、かつ隣接する蓋部材どうしが前記溝部を架橋する架橋部により相互に結合した状態で形成されたキャップ基板を作製する工程と、
    　前記キャップ基板を前記ウェハ上に、それぞれの蓋部材において側壁部が対応する素子を囲むように載置する工程と、
    　前記キャップ基板上に流動状態の封止層を担持したシールド基板を押圧し、前記溝部を介して、前記それぞれの素子を囲む側壁部の外側に圧入し、固化させることにより、前記シールド基板の下方において隣接する側壁部の間を封止部材で充填する工程と、
    　前記シールド基板、前記キャップ基板および前記ウェハを前記溝部に沿って切断し、前記複数の素子を個々の電子部品に分離させる工程と、
    　を含むことを特徴とする電子部品の製造方法。
  15. 　前記ウェハ上に複数の素子を行列状に形成する工程は、前記ウェハの表面に、前記複数の素子を囲んで複数のシールリングを形成する工程を含み、
    　前記キャップ基板を載置する工程は、前記側壁部が、対応する素子を囲むシールリングに係合するように実行されることを特徴とする請求項１３記載の電子部品の製造方法。
  16. 　ウェハ上に複数の素子を行列状に形成する工程と、
    　前記ウェハ上に、前記複数の素子をそれぞれ囲むように、前記ウェハの表面から屹立する複数の側壁部材をシールリングとして形成する工程と、
    　前記複数の素子にそれぞれ対応した複数の蓋部材が行列状に形成され、隣接する蓋部材どうしが溝部で相互に隔てられ、かつ隣接する蓋部材どうしが前記溝部を架橋する架橋部により相互に結合した状態で形成されたキャップ基板を作製する工程と、
    　前記キャップ基板を前記ウェハ上に、それぞれの蓋部材が対応する素子を覆い、また対応する側壁部材に係合するように載置する工程と、
    　前記キャップ基板上に流動状態の封止層を担持したシールド基板を押圧し、前記溝部を介して、前記それぞれの素子を囲む側壁部材の外側に圧入し、固化させることにより、前記シールド基板の下方において隣接する側壁部材の間を封止部材で充填する工程と、
    　前記シールド基板、前記キャップ基板および前記ウェハを前記溝部に沿って切断し、前記複数の素子を個々の電子部品に分離させる工程と、
    　を含むことを特徴とする電子部品の製造方法。
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