WO2013103136A1 - 半導体装置およびその製造方法 - Google Patents

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Definitions

  • a cavity dam 30 is formed on the transparent glass substrate 20 as a spacer surrounding the periphery of the color filter layer 50 and the microlens array 51 of the semiconductor substrate 10. Further, the cavity dam 30 of the glass substrate 20 is bonded to the first surface of the semiconductor substrate 10. That is, the transparent glass substrate 20 covers the lower side of the microlens array 51 on the first surface of the semiconductor substrate 10, and the side surface of the microlens array 51 is covered with the cavity dam 30.
  • the cavity 32 is formed in which the integrated circuit 11, the color filter layer 50, and the microlens array 51 of the semiconductor substrate 10 are closed by the glass substrate 20 and the cavity dam 30.
  • Step 7 Bosch dry etching is performed in which etching by SF 6 and formation of a protective film on the sidewalls by C 4 F 8 (perfluorocyclobutane) are alternately performed.
  • the dry etching in the Bosch mode is performed until the I / O pad 12 is reached at a coil voltage of 2500 W by alternately repeating an etching step of 6 seconds and a passivation step of 2 seconds for forming a protective film.
  • the insulating film 14A made of SiO 2 in the vicinity of the opening of the first hole 13a of the two-stage through hole 13 had a thickness of 1.5 ⁇ m.
  • An insulating film 14A having a thickness of 0.6 ⁇ m was formed on a vertical cylindrical wall surface of the second hole 13b of the through hole 13 having a two-stage structure, which is considered difficult to form a film.
  • An insulating film 14A having a thickness of 0.5 ⁇ m was formed on the I / O pad 12 at the bottom of the second hole 13b of the two-stage through hole 13.
  • a first hole 13 a having a wide opening portion and having a tapered hole diameter is formed on the second surface side of the semiconductor substrate 10. Since the shape is tapered, the entire first hole 13 a can be filled with the solder resist 42.
  • the support substrate 12 can be bonded to the semiconductor substrate 10 using a transparent material such as quartz or glass for the support substrate 12 and using an ultraviolet curable resin for the adhesive layer 34.
  • the method of peeling the semiconductor substrate 10 from the supporting substrate 12 can be peeled off by local heating of the bonding surface by laser or heating of the whole.
  • Step 8 A copper seed layer was formed by sputtering.
  • Step 9 By electrolytic plating, copper was formed thick and a conductive layer was formed to form a through electrode (TSV) 15.
  • TSV through electrode

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Abstract

　半導体装置は、集積回路と集積回路に電気接続されるＩ／Ｏパッドとが形成された第１面と、第１面と反対側の第２面と、を有する半導体基板と、半導体基板に形成され、壁面を有し、第２面側から半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第１形状部と、第１形状部から第１面側のＩ／Ｏパッドに達する円筒状の第２形状部と、を有する２段構成の貫通孔と、２段構成の貫通孔の壁面と第２面とに形成される無機の絶縁膜と、Ｉ／Ｏパッドと２段構成の貫通孔の壁面とに形成される金属層の貫通電極と、第２面に形成され、貫通電極に接続される配線パターンと、を備える。

Description

半導体装置およびその製造方法
　本発明は、低コストで製造でき、かつ、接続信頼性の高い貫通電極を有する半導体装置、および、その製造方法に関する。
　本願は、２０１２年１月６日に日本に出願された特願２０１２－００１１５５号に基づき優先権を主張し、その内容をここに援用する。
　近年では、ＣＣＤ、ＣＭＯＳなどの半導体装置を備える固体撮像装置をカメラに装着して、デジタルカメラ、ビデオカメラが製造される。さらに、携帯電話に付随するカメラ機能として、固体撮像装置とレンズ系とからなるカメラモジュールが携帯電話に内蔵される。これらの用途に対して、小型・軽量・薄型でかつ高解像度の固体撮像装置が求められている。そこで、例えば、１０００万画素の解像画素数を小型の固体撮像素子で実現するために、大きさが数μｍ四方程度の微細な画素を製造することが行われている。
　従来、以下のように固体撮像装置を製造している（特許文献１参照）。まず、シリコン基板などの半導体基板の表面に片面露光プロセスにより集積回路の固体撮像素子および集積回路の回路パターンを作製する。この半導体基板の表面にガラス基板２０を貼り合わせ、半導体基板を裏面から研磨して基板を薄くし、半導体基板に貫通孔（スルー・シリコン・ビア：以下、ＴＳＶと略称する）を加工する。さらに、ＴＳＶの内壁に導電物質を形成して貫通電極を形成し、半導体基板の表面に形成した固体撮像素子にて得られる画像情報の電気信号を、貫通電極を介して半導体基板の裏面に導く。この半導体基板の裏面に形成したＢＧＡ（ボール・グリッド・アレイ）方式の接続端子１６を通じて、外部回路への電気接続を可能にする。
日本国特開２０１１－００３８６３号公報 日本国特開２００７－０５３１４９号公報
　上述のように、シリコン基板などの半導体基板に半導体素子を形成するには、素子形成面の片面露光プロセスを用いるが、半導体チップを多層積層するためには、貫通孔の壁面に絶縁膜を介して導体層が形成されている貫通電極が必要である。貫通孔は通常プラズマを使用したドライエッチング法により形成される。しかし、エッチング深さは、通常の半導体プロセスの数倍以上、例えば２０～５００μｍであるため、エッチング時間も長くなる。そのため、半導体基板に形成された半導体素子に対してプラズマが影響をおよぼす。長時間プラズマに暴露されると、半導体基板表面の温度が上昇したり、プラズマの電界により半導体素子に不良が生じる。
　また、半導体基板の裏面に到達するように貫通孔を形成する時間を短くするために、半導体基板の裏面に対してケミカルメカニカルポリッシング（ＣＭＰ）を行ったり、エッチングで削って厚さを薄くする。しかし、裏面を削るには時間がかかり、製造コストが高くなる。
　上述のような貫通孔を低コストで形成するために、穴をドライエッチング加工するための開口を有するドライエッチング用フォトレジストを形成し、開口よりも外側まで半導体基板を加工する等方エッチングを行って、テーパ状の第１の穴を形成する方法もある（特許文献２参照）。この方法によれば、次に異方性エッチングを行って、テーパ状の第１の穴の底面から半導体基板の下側のＩ／Ｏパッド１２の位置の絶縁膜まで、ドライエッチング用フォトレジストの開口の径で垂直な円筒状の壁面を有する第２の孔を形成する。こうして２段構成の貫通孔の下穴を、Ｉ／Ｏパッド１２の位置の絶縁膜まで形成する。
　特許文献２では、以下の工程が示されている。
（１）２段構成の貫通孔の下穴の壁面と底面に、絶縁膜を形成し、絶縁膜上にエッチングレジスト用のＡｌ膜を形成する。
（２）エッチングレジスト用のＡｌ膜上に、２段構成の貫通孔の底部に開口を有するエッチングレジストのパターンを形成する。
（３）エッチングレジストの開口部に露出したＡｌ膜をエッチング液でエッチングする。
（４）エッチングレジストを除去する。
（５）２段構成の貫通孔の底部に開口を有するＡｌ膜をエッチングの保護膜として、開口部分に露出した絶縁膜をドライエッチングにより除去する。
　ここまでの工程で、Ｉ／Ｏパッド１２まで到達する２段構成の貫通孔を製造する。
（６）Ａｌ膜を除去する。
（７）Ｉ／Ｏパッド１２に接続する２段構成の貫通孔の壁面に導体を形成する。
　しかし、上記特許文献２の方法では、貫通電極を製造するために多くの工程が必要であり、製造コストが高くなる。また、製造工程が複雑であるため、貫通電極の歩留まりが低下し、貫通電極の信頼性が低くなる。
　本発明は、上記の問題点に鑑みて、低コストな製造方法で製造でき、品質が高く信頼性が高い貫通電極を備える半導体装置を提供する。
　なお、本発明が適用される半導体装置としては、集積回路素子（IC-chip）を密封保持して外部回路に接続するパッケージには限定されない。上面にベア・チップを搭載し下面に端子を備えるプリント基板（例えば、インターポーザ；Interposer）への適用も可能である。
　また、パッケージやインターポーザに搭載される集積回路素子の種類も多様であるが、以降の説明では、主に固体撮像素子を例示する。
　本発明の一態様は、半導体装置であって、集積回路と集積回路に電気接続されるＩ／Ｏパッドとが形成された第１面と、第１面と反対側の第２面と、を有する半導体基板と、半導体基板に形成され、壁面を有し、第２面側から半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第１形状部と、第１形状部から第１面側のＩ／Ｏパッドに達する円筒状の第２形状部を有する２段構成の貫通孔と、２段構成の貫通孔の壁面と第２面とに形成される無機の絶縁膜と、Ｉ／Ｏパッドと２段構成の貫通孔の壁面とに形成される金属層の貫通電極と、第２面に形成され、貫通電極に接続される配線パターンと、を備える。
　本発明は、上記一態様の半導体装置において、第２形状部の深さが第２形状部の直径の４倍以下である。
　本発明は、上記一態様の半導体装置において、第１形状部はテーパ状の壁面を有し、第１形状部の断面においてテーパ状の壁面は、第２面に対する傾きが６０度以上８０度以下である。
　本発明は、上記一態様の半導体装置において、第２面を保護し、第１形状部に充填されるソルダーレジストをさらに備える。
　また、本発明の一態様は、半導体装置の製造方法であって、半導体基板の第１面側に、集積回路と集積回路に電気接続するＩ／Ｏパッドとを形成し、第１面と反対側の第２面側に、開口を有するドライエッチング用レジストのパターンを形成し、ドライエッチング用レジストをマスクとしてドライエッチング装置を用いてＲＩＥモードで半導体基板をドライエッチングして、第２面側における第１形状部の開口の直径がドライエッチング用レジストの開口の直径よりも大きく、かつ、第１形状部の穴径が第１形状部の底部に向けて細くなるテーパ状に第１形状部が形成されるように、第２面側から半導体基板の厚み方向の所定の位置まで開口する第１形状部を形成し、ドライエッチング用レジストをマスクとしてドライエッチング装置を用いてボッシュモードでドライエッチングして、第１形状部の底部からＩ／Ｏパッドに達する、ドライエッチング用レジストの開口と同じ径の円筒状の壁面を有する第２形状部を形成し、第１形状部と第２形状部で構成される２段構成の貫通孔の壁面と第２面とに、化学気相蒸着法で無機の絶縁膜を形成し、絶縁膜の全面をドライエッチングし、２段構成の貫通孔の壁面と第２面とに絶縁膜を残しつつＩ／Ｏパッド上の絶縁膜を除去し、Ｉ／Ｏパッドと２段構成の貫通孔の壁面とに金属膜で貫通電極を形成し、貫通電極に接続する第２面の配線パターンを形成する。
　本発明は、上記一態様の半導体装置の製造方法において、さらに、第２面を保護するソルダーレジストを形成し、ソルダーレジストを第１形状部に充填する。
　上記本発明の一態様によれば、半導体基板に、テーパ状の第１形状部と、垂直な円筒状の壁面を有する第２形状部とからなる２段構成の貫通孔を形成することにより、２段構成の貫通孔に、化学気相蒸着法で、壁面および底部まで均一な高品質の無機の絶縁膜を成膜できる。
　また、絶縁膜の全面をドライエッチングすることにより、２段構成の貫通孔の壁面および半導体基板の第２面に絶縁膜を残しつつ、Ｉ／Ｏパッド上の絶縁膜を除去した構造を低コストで形成できる。さらに、Ｉ／Ｏパッドと２段構成の貫通孔の壁面に均一で高品質な金属膜の貫通電極が形成できる。これにより、低コストな製造方法で製造でき、品質がよく信頼性の高い貫通電極を形成した半導体装置が得られる。
本発明の第１の実施形態による半導体装置の概略構造を示す模式断面図である。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（１）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（２）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（３）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（４）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（５）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（６）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（７）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（８）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（９）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（１０）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（１１）。 本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（１２）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（１）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（２）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（３）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（４）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（５）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（６）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（７）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（８）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（９）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（１０）。 本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（１１）。
　添付図面を参照して、本発明の実施形態にかかる半導体装置を以下に詳細に説明する。
　＜第１の実施形態＞
　本発明の第１の実施形態に係る固体撮像装置の半導体装置を、図面を用いて詳細に説明する。図１は、本実施形態による半導体装置１００の概略構造を示す模式断面図である。なお、図１では、半導体基板１０の面に垂直な面で切断した半導体装置１００の断面図を示す。
　図１のように、半導体装置１００は、固体撮像素子の集積回路１１を形成した半導体基板１０と、半導体基板１０に形成された集積回路１１の固体撮像素子の受光面（以下、第１面とする）側に配設されたガラス基板２０と、半導体装置１００とガラス基板２０との間に所定の空間（キャビティ３２）を形成するためのスペーサであるキャビティダム３０を備える。半導体基板１０における集積回路１１が形成された面と反対側の面（以下、第２面とする）には、外部接続端子４０として、半田ボールが実装されている。
　半導体基板１０には、例えばシリコン（１１１）基板を半導体基板１０Ａとして、半導体基板１０Ａの厚さを１００μｍ以下に薄くした半導体基板１０を用いる。半導体基板１０の第１面側に形成する集積回路１１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ、ＣＣＤ（Charge Coupled Device）センサ、フォトダイオードなどの固体撮像素子を形成した集積回路１１である。半導体基板１０の第１面側には、集積回路１１の、絶縁層１２ｂ上に形成した配線１２ａのパターンの一部を用いてＩ／Ｏパッド１２を形成する。
　半導体基板１０には、第２面側から第１面まで貫通してＩ／Ｏパッド１２に達する２段構成の貫通孔１３を形成する。２段構成の貫通孔１３の側壁には絶縁膜１４を形成し、絶縁膜１４の壁面に金属で形成した貫通電極１５を形成する。貫通電極１５は、Ｉ／Ｏパッド１２と半導体基板１０の第２面の配線パターン４１とを電気接続する。すなわち、貫通電極１５が、半導体基板１０の配線をＩ／Ｏパッド１２から第２面側の配線パターン４１まで引き出される。
　次いで、半導体基板１０の配線パターン４１が形成された第２面側を保護する絶縁樹脂のソルダーレジスト４２を形成する。ソルダーレジスト４２の開口４３に露出した配線パターン４１上に半田ボールを形成することで外部接続端子４０を形成する。
　半導体基板１０の２段構成の貫通孔１３は、第２面側に広い開口部分を有しテーパ状に穴径が細くなる第１の穴（第１形状部）１３ａを有する。第１の穴１３ａは、形状がテーパ状であるので、第１の穴１３ａ全体をソルダーレジスト４２で充填できる効果がある。
　集積回路１１は、例えばＣＭＯＳセンサまたはフォトダイオードで集積回路１１を形成する場合、ＣＭＯＳセンサまたはフォトダイオードなどの半導体素子からなる固体撮像素子の１つの画素を半導体基板１０の第１面に２次元アレイ状に複数配列した構成を有する。
　半導体基板１０の第１面側に形成された集積回路１１の固体撮像素子の画素が形成された領域には、各画素に応じたＲＧＢのカラーフィルタおよびパッシベーション層を含むカラーフィルタ層５０を形成する。
　なお、カラーフィルタ層５０の部分には、半導体基板１０の第１面における集積回路１１の固体撮像素子が形成されていない領域を覆う遮光膜も形成することができる。カラーフィルタ層５０の表面に、集積回路１１の各固体撮像素子と対応する箇所に集光用のマイクロレンズアレイ５１を形成することもできる。
　さらに、透明なガラス基板２０上に、半導体基板１０のカラーフィルタ層５０とマイクロレンズアレイ５１の周辺を囲むスペーサとしてキャビティダム３０を形成する。また、ガラス基板２０のキャビティダム３０を半導体基板１０の第１面に接着する。すなわち、透明なガラス基板２０で半導体基板１０の第１面のマイクロレンズアレイ５１の下側を覆い、マイクロレンズアレイ５１の側面をキャビティダム３０で覆う。これにより、半導体基板１０の集積回路１１とカラーフィルタ層５０とマイクロレンズアレイ５１の全方向をガラス基板２０とキャビティダム３０とで塞いだキャビティ３２を形成する。
　半導体基板１０の第１面側には、集積回路１１の配線１２ａの一部を用いてＩ／Ｏパッド１２が形成される。Ｉ／Ｏパッド１２のパターンを含む集積回路１１の配線１２ａは、例えばアルミニウム（Ａｌ）膜で形成することができる。ただし、集積回路１１の配線１２ａは、これに限定されず、銅（Ｃｕ）膜、チタニウム（Ｔｉ）膜、他の金属膜、合金膜、または、これらの積層膜など、種々の導電体膜を用いることが可能である。
　さらに、半導体基板１０の第１面に形成された集積回路１１の配線１２ａのパターンの一部で形成したＩ／Ｏパッド１２から、貫通電極１５によって半導体基板１０の第２面側にまで配線を引き出す。貫通電極１５の配線を半導体基板１０の第２面に形成した配線パターン４１と外部接続端子４０に接続する。
　貫通電極１５は、半導体基板１０を第２面側から貫通して第１面のＩ／Ｏパッド１２に達する２段構成の貫通孔１３（コンタクトホールともいう）を用いて形成する。すなわち、２段構成の貫通孔１３の壁面に絶縁膜１４を形成し、その絶縁膜１４上に金属膜で貫通電極１５を形成する。
　２段構成の貫通孔１３内の壁面に形成する絶縁膜１４は、貫通電極１５と半導体基板１０との直接接触を防止する。また、絶縁膜１４は、半導体基板１０の第２面上にも延在し、その上に第２面側の配線パターン４１を形成することで、配線パターン４１と半導体基板１０との直接接触を防止する。
　貫通電極１５の金属膜を形成する際に第２面の配線パターン４１の導電層も一緒に形成する。また、貫通電極１５は、２段構成の貫通孔１３の底に露出しているＩ／Ｏパッド１２に電気的に接続させる。
　貫通電極１５と配線パターン４１とは、同一の金属の導電層で形成する。貫通電極１５および配線パターン４１を形成する導電層は、例えば、Ａｌ膜で形成することもでき、あるいは、ＴｉとＣｕとの積層膜を下地層としたＣｕ膜で形成することもできる。導電層の膜厚は、例えば５μｍ程度であればよい。
　配線パターン４１を形成した半導体基板１０の第２面側には、絶縁性のソルダーレジスト４２を形成する。ソルダーレジスト４２は、例えば感光性を備えたエポキシ系の絶縁樹脂を用いて形成することができる。ソルダーレジスト４２には、外部接続端子４０の半田ボールが選択的にマウントされる開口４３を形成する。開口４３に、液状の半田をセルフアラインさせて半田ボールをボールマウントして外部接続端子４０を形成する。
　ソルダーレジスト４２は半導体基板１０を熱から保護する。また、ソルダーレジスト４２は２段構成の貫通孔１３の第２面側に開口したテーパ状の第１の穴１３ａを充填する。これにより、ソルダーレジスト４２の充填部分がアンカーとなって第２面にソルダーレジスト４２を強固に固定できる。従って、ソルダーレジスト４２の第２面への密着信頼性を高くできる。
　（製造方法）
　次に、本実施形態による半導体装置１００の製造方法を、図面と共に詳細に説明する。
図２～図１３は、本実施形態による半導体装置１００の製造方法を示すプロセス図である。なお、本実施形態による半導体装置１００の製造方法では、１つのウエハに対して複数の半導体装置１００を作り込む、いわゆるＷ－ＣＳＰ（Wafer Level Chip Size Package）技術を用いる。しかし、以下では、説明の簡略化のため、１つのチップ（半導体装置１００）に着目する。
　（工程１）
　本実施形態では、まず、直径２０ｃｍ、３０ｃｍ、または、他のサイズのシリコンウエハの半導体基板１０Ａの表面（第１面）に、多数の固体撮像素子からなる集積回路１１を形成する。また、集積回路１１の絶縁層１２ｂ上に形成した配線１２ａのパターンの一部でＩ／Ｏパッド１２を形成する。
　このように半導体基板１０Ａの第１面側に集積回路１１を形成した後に、図２の断面図のように、第１面の固体撮像素子上に各画素に対応させて色分解用のカラーフィルタ層５０および集光用のマイクロレンズアレイ５１を順次形成する。なお、図２における半導体基板１０Ａの第１面の集積回路１１の配線１２ａの一部のＩ／Ｏパッド１２は、Ｉ／Ｏパッド１２の上に貫通電極１５を形成する基礎にする導体パターンである。
　（工程２）
　次に、図３のように、透明なガラス基板２０上に、半導体基板１０Ａのカラーフィルタ層５０とマイクロレンズアレイ５１の周辺を囲むスペーサとするキャビティダム３０を形成する。
　キャビティダム３０の材料としては、接着性に富む樹脂膜であって、熱硬化性のポリイミド、エポキシ樹脂、もしくは、アクリルウレタン系の感光性樹脂を利用できる。感光性樹脂をガラス基板２０に塗布後、露光・現像工程を有するフォトリソグラフィ法により、図３のように、ガラス基板２０上に、半導体基板１０のカラーフィルタとマイクロレンズを取り囲む位置の所望のパターンで、５０～１００μｍ程度の厚さのキャビティダム３０を形成する。
　（工程３）
　続いて、図４のように、キャビティダム３０を半導体基板１０の第１面に接着して、透明なガラス基板２０で半導体基板１０の第１面のマイクロレンズアレイ５１の下側を覆う。これにより、図５のように、半導体基板１０とガラス基板２０とキャビティダム３０で全方向を塞がれたキャビティ３２を形成する。これにより、ガラス基板２０とマイクロレンズアレイ５１との間にキャビティ３２の空隙を確保し、各マイクロレンズの集光効果が損なわれることを防止できる。
　（工程４）
　次に、図５のように、半導体基板１０Ａを第２面側から薄くする。これは、例えば研削、ＣＭＰ（ケミカルメカニカルポリッシング）、および、ウェットエッチングを必要に応じて組み合わせることで行うことができる。また、薄くした後の半導体基板１０の膜厚は、略５０～１００μｍ以下とすることが好ましい。これにより、半導体装置１００の剛性を維持しつつさらなる小型化および薄型化が可能になる。
　（貫通電極（ＴＳＶ）の形成）
（工程５）
　次に、図６のように、薄型化された例えば厚さが１００μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成する。半導体基板１０の表面に、ノボラック系のポジ型の感光性のドライエッチング用フォトレジスト６０をスピンコーターにて最終的に１０μｍ厚となるように塗布し、オーブンにて加熱（１３０℃）乾燥する。このドライエッチング用フォトレジスト６０を露光装置で露光し現像することで、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンを形成する。
　（工程６）
　その後、ドライエッチング装置にて、ＳＦ６（６フッ化硫黄）ガスを主成分とするＯ２との混合ガスを用いて、ドライエッチング用フォトレジスト６０をマスクとして、半導体基板１０を第２面側からＲＩＥ（Reactive Ion Etching）モードで５分間ドライエッチングを行う。
　これにより、図７のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、開口６１の直径よりも大きい直径５０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが５０μｍの第１の穴１３ａを形成する。
　（工程７）
　次に、ＳＦ６によるエッチングとＣ４Ｆ８（パーフルオロシクロブタン）による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。ボッシュモードのドライエッチングは、コイル電圧２５００Ｗにて、エッチングステップ６秒、保護膜形成であるパッシベーションステップ２秒を交互に繰り返し、Ｉ／Ｏパッド１２に達するまで行う。
　ボッシュモードのドライエッチングにより、図８に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０と絶縁層１２ｂを貫通して第１面側のＩ／Ｏパッド１２に達する５０μｍの深さの第２の穴（第２形状部）１３ｂを形成する。第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有するように形成される。
　以上により、まず、半導体基板１０の第２面側から、開口径が５０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａを形成し、さらに、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する直径２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂを形成する。こうして厚さ１００μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとからなる２段構成の貫通孔１３を形成する。図８のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成する。
　２段構成の貫通孔１３の上部は、壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第１の穴１３ａで構成されている。このテーパ状の壁面が、２段構成の貫通孔１３における絶縁膜１４Ａの成膜プロセス、および、絶縁膜１４Ａ上における貫通電極１５の成膜プロセスに適している。
　また、２段構成の貫通孔１３の第１の穴１３ａの底部から下部のＩ／Ｏパッド１２に達する第２の穴１３ｂの壁面が垂直な円筒状で穴径が一定であり、半導体基板１０の厚さが変わっても、２段構成の貫通孔１３の下部の孔の開口径が第２の穴１３ｂの穴径と同じである。この構造が、２段構成の貫通孔１３の第１の穴１３ａの底部からＩ／Ｏパッド１２に至る壁面における安定した絶縁膜１４Ａの成膜プロセス、および、絶縁膜１４Ａ上における貫通電極１５の成膜プロセスに適している。
　（工程８）
　次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離する。
　（工程９）
　次に、図９のように、シリコンの半導体基板１０の第２面と２段構成の貫通孔１３の壁面に絶縁膜１４Ａを成膜する。絶縁膜１４Ａは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの無機絶縁膜で形成する。
　無機の絶縁膜１４Ａを形成するために、ＣＶＤ（Chemical Vapor Deposition）などを用いて絶縁膜１４Ａを形成することができる。例えば、プラズマＣＶＤ装置を用いて化学気相蒸着法でＳｉＯ２による絶縁膜１４Ａを成膜する場合は、材料ガスに、正珪酸四エチルＳｉ（ＯＣ２Ｈ５）４、ＴＥＯＳ（Tetraethoxysilane）などを用いてＳｉＯ２による絶縁膜１４Ａを成膜することができる。
　実験の結果、プラズマＣＶＤ装置を用いて化学気相蒸着法で無機のＳｉＯ２の絶縁膜１４Ａを形成すると、２段構成の貫通孔１３の壁面および２段構成の貫通孔１３底部まで均一な絶縁膜１４Ａが成膜された。均一な高品質の膜が成膜できるのは、２段構成の貫通孔１３が、テーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体であることによる。
　絶縁膜１４Ａの各部における厚さについて、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍でのＳｉＯ２の絶縁膜１４Ａは、膜厚１．５μｍであった。膜形成が難しいとされる２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には０．６μｍの膜厚の絶縁膜１４Ａが形成された。また、２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には０．５μｍの膜厚の絶縁膜１４Ａが形成された。
　（工程１０）
　次いで、図１０のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行う。エッチングは、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２を露出させるまで行う。
　この工程によれば、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２を露出させた場合に、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残った。２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
　すなわち、レジストマスクを使用しないで全面ドライエッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができる。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをドライエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができる。
　このように、本実施形態では、２段構成の貫通孔１３をテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体にすることにより、レジストマスクを使用しない絶縁膜１４Ａの全面エッチング処理による低コストな手法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を絶縁膜１４から露出させた構造を形成できる。
　レジストマスクを使用しない絶縁膜１４Ａの全面エッチング処理による低コストな手法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を絶縁膜１４から露出させることができるのは、２段構成の貫通孔１３を構成するテーパ状の第１の穴１３ａと垂直な円柱状の第２の穴とが以下の構成を持つからである。
　２段構成の貫通孔１３を構成する第２の穴１３ｂは、直径２０μｍ程度の垂直な円柱状である。しかし、その深さが直径の４倍以下（第２の穴１３ｂの直径が１８μｍの場合に第２の穴１３ｂの深さが７０μｍ以下）で比較的浅いため、工程９において化学気相蒸着法で絶縁膜１４Ａを形成すると、第２の穴１３ｂの壁面に均一な絶縁膜１４Ａが比較的厚く成膜される。
　次に、本実施形態において、２段構成の貫通孔１３を構成する第１の穴１３ａの開口の直径が５０μｍ、深さが５０μｍ、底部の直径が３０μｍである場合は、テーパ状の壁面の傾き（すなわち、貫通孔１３または第１の穴１３ａの断面から見て、第２面に対する傾き）は、ａｒｃｔａｎ（５０／１０）＝７９度である。２段構成の貫通孔１３を構成する第１の穴１３ａのテーパ状の壁面の傾きが８０度以下の場合、絶縁膜１４Ａを成膜するための化学気相蒸着法の材料ガスが、第１の穴１３ａ内を妨害されずに自由に流通して第２の穴１３ｂにまで達することができる。
　また、第１の穴１３ａの断面においてテーパ状の壁面は、第２面に対する傾きが６０度以上あることが好ましい。第１の穴１３ａを半導体基板１０の厚さの半分程度の深さまで形成する場合に、第１の穴の開口の直径を、（第１の穴１３ａの底部の直径）＋（半導体基板１０の厚さ／２）よりも小さくして、貫通電極１５の開口の直径を半導体基板１０の厚さよりも小さくすることが好ましいからである。
　以上の理由により、貫通孔１３（または第１の穴１３ａ）の断面においてテーパ状の壁面は、第２面に対する傾きが６０度以上８０度以下（貫通孔１３の軸に対する傾きが１０度以上３０度以下）であることが好ましい。なお、テーパ状の壁面の傾きは、半導体基板１０のエッチングのプロセス条件を調整することで制御できる。
　（工程１１）
　次に、スパッタリング装置を使用し、図１１のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁と底面にＡｌ層による金属膜を堆積して貫通電極１５を形成する。貫通電極１５は、シリコン基板の半導体基板１０の表面および裏面を電気的に導通するためのスルー・シリコン・ビア（ＴＳＶ）である。
　実験の結果、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面、および、２段構成の貫通孔１３の底まで、Ａｌ層による金属膜が均一に成膜されて貫通電極１５が形成できた。また、２段構成の貫通孔１３の上端の開口部近傍でのＡｌ層の膜厚は６μｍ、一番膜が付きにくい２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面に０．２μｍ、２段構成の貫通孔１３の孔底のＩ／Ｏパッド１２の上に０．３μｍの膜厚のＡｌの金属層が形成できた。
　このように、２段構成の貫通孔１３をテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体にすることにより、真空成膜方式により２段構成の貫通孔１３の内壁面に均一な高品質の貫通電極１５を形成することができる。
　また、本実施形態では、金属層を成膜するために、スパッタ法に限らず、ＣＶＤ法の真空成膜方式を用いても、２段構成の貫通孔１３の壁面に欠陥を生じさせることなく良好に金属層を成膜することができる。
　（工程１２）
　次に、半導体基板１０の第２面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、半導体基板１０の第２面に配線パターン４１を形成する。
　（工程１３）
　配線パターン４１が形成された半導体基板１０の第２面側にソルダーレジストの溶液を塗布する。このソルダーレジストを乾燥し、次にフォトリソグラフィ工程およびエッチング工程にてパターニングする。それにより、図１２に示すように、外部接続端子４０の半田ボールをマウントする箇所に開口４３が形成されたソルダーレジスト４２を形成する。
　半導体基板１０の第２面側には、広い開口部分を有しテーパ状に穴径が細くなる第１の穴１３ａが形成される。形状がテーパ状であるので、第１の穴１３ａ全体がソルダーレジスト４２で充填できる。
　（工程１４）
　次に、既存のボールマウント装置を用いることで、図１３に示すように、ソルダーレジスト４２の開口４３に露出した配線パターン上に半田ボールを搭載して外部接続端子４０を形成する。
　（工程１５）
　次に、例えばダイヤモンドカッターまたはレーザ光を用いて半導体基板１０をスクライブ領域に沿ってダイシングする。これにより、シリコンの半導体基板１０に２次元アレイ状に形成された半導体装置１００を断片化する。
　以上のように、本実施形態による半導体装置１００は、第１面に半導体素子としての集積回路１１が形成された半導体基板１０に、第２面から第１面のＩ／Ｏパッド１２に達する、テーパ状の第１の穴１３ａと円筒状の壁面を有する第２の穴１３ｂとからなる２段構成の貫通孔１３を形成する。これにより、２段構成の貫通孔１３に高品質の絶縁膜１４および高品質の金属層の貫通電極１５（ＴＳＶ）が形成できる。従って、集積回路１１の配線と第２面側の配線パターン４１とを高品質の貫通電極１５で電気接続した半導体装置１００が得られる。
　なお、第１の穴１３ａおよび第２の穴１３ｂの深さは必ずしも同じ深さに形成しなくてもよい。半導体基板１０の厚み方向の所定の位置まで第１の穴１３ａを形成し、その下に第２の穴１３ｂを形成してもよい。
　＜第２の実施形態＞
　第２の実施形態は、固体撮像装置以外の半導体装置を製造する点で第１の実施形態と相違する。また、第２の実施形態では、金属層に銅を用いて貫通電極１５（ＴＳＶ）および配線パターン４１を形成する。
　（製造方法）
　以下で、第２の実施形態の半導体装置の製造方法を、図面を参照して説明する。
　（工程１）
　本実施形態では、図１４の断面図のように、シリコンウエハの半導体基板１０Ａの表面に集積回路１１と、集積回路１１の絶縁層１２ｂ上に形成した配線１２ａの一部を用いてＩ／Ｏパッド１２を形成する。
　（工程２）
　次に、図１５のように、半導体基板１０Ａに支持基板１２を貼り付けて一体構造を形成する。これにより、一体構造の剛性を高め、半導体基板１０Ａをハンドリングし易くし、半導体基板１０Ａの厚みを１０μｍ～５０μｍ程度に薄くする構造を形成する加工の加工精度および歩留まりを向上させる。
　すなわち、図１５のように、まず、シリコンの半導体基板１０Ａの表面の集積回路１１とＩ／Ｏパッド１２を覆うシリコン窒化膜などのパッシベーション膜３３を形成する。さらに、パッシベーション膜３３上に、接着層３４を塗布し、半導体基板１０Ａに接着層３４を介して支持基板１２を貼り合わせる。支持基板１２は、石英やガラス、シリコンウエハなどを用いることができる。
　接着層３４は、素子面電極４、半導体素子、および、層間絶縁膜を保護する機能も有している。
　接着層３４は、薄膜化した半導体基板１０の裏面加工をした後に、半導体基板１０と支持基板１２とを引き剥がすことができる剥離可能な材質を用いる。すなわち、接着層３４には、例えば、熱可塑性の接着剤を用いる。熱可塑性の接着剤は、加熱により軟化させて、貼り合わせ、または、引き剥がしを行うことができる。
　また、支持基板１２に石英、ガラスなどの透明な材料を用い、接着層３４には紫外線硬化樹脂を用いて、半導体基板１０に支持基板１２を張り合わせることができる。この場合に支持基板１２から半導体基板１０を剥離する方法は、レーザによる貼り合わせ面の局所加熱、または、全体の加熱によって引き剥がすことができる。
　（工程３）
　次に、図１６のように、半導体基板１０Ａの裏面を削ることで厚さを薄くする。半導体基板１０Ａの裏面を削る方法としては、研削、研磨などがあるが、特に、ドライポリッシュ、エッチング、あるいはＣＭＰ（ケミカルメカニカルポリッシング）を実施することが好ましい。削ることで、半導体基板１０の厚さを１００μｍ以下、好ましくは５０μｍ以下の厚さに形成する。また、半導体基板１０を多数積層した半導体装置の厚みを薄くするためには、半導体基板１０の厚みは３０μｍ以下にすることが好ましい。
　（貫通電極（ＴＳＶ）の形成）
　次に、以下の工程４から工程１１により金属層に銅を用いた貫通電極（ＴＳＶ）１５および配線パターン４１を形成する。
　（工程４）
　次に、図１７のように、薄型化された例えば厚さ１００μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成する。このドライエッチング用フォトレジスト６０を露光装置で露光し現像することで、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンを形成する。
　（工程５）
　その後、ドライエッチング装置にて、ＳＦ６（６フッ化硫黄）ガスを主成分とするＯ２との混合ガスを用いて、ドライエッチング用フォトレジスト６０をマスクとして、半導体基板１０を第２面側からＲＩＥモードで５分間ドライエッチングを行う。
　これにより、図１８のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、開口６１の直径よりも大きい直径５０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが５０μｍの第１の穴１３ａを形成する。
　（工程６）
　次に、ＳＦ６によるエッチングとＣ４Ｆ８（パーフルオロシクロブタン）による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。ボッシュモードのドライエッチングにより、図１９のように、先に形成したテーパ状の第１の穴１３ａの底から、シリコンの半導体基板１０と絶縁層１２ｂを貫通して半導体基板１０の絶縁層１２ｂの底のＩ／Ｏパッド１２に達する５０μｍの深さの第２の穴１３ｂを形成する。この第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有するように形成される。
　以上により、まず、半導体基板１０の第２面側から、開口径が５０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが形成される。さらに、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する直径２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成される。こうして厚さ１００μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとからなる２段構成の貫通孔１３が形成される。図８のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成される。
　本実施形態では、第１の実施形態と同様に、２段構成の貫通孔１３の上部は壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第１の穴１３ａで構成されている。このテーパ状の壁面が、２段構成の貫通孔１３における絶縁膜１４Ａの成膜プロセス、および、絶縁膜１４Ａ上における貫通電極１５の成膜プロセスに適している。
　また、２段構成の貫通孔１３の第１の穴１３ａの底部から下部のＩ／Ｏパッド１２に達する第２の穴１３ｂの壁面が垂直な円筒状で穴径が一定であり、半導体基板１０の厚さが変わっても、２段構成の貫通孔１３の下部の孔の開口径が第２の穴１３ｂの穴径と同じである。この構造が、２段構成の貫通孔１３の第１の穴１３ａの底部からＩ／Ｏパッド１２に至る第２の穴１３ｂの壁面における安定した絶縁膜１４Ａの成膜プロセス、および、絶縁膜１４Ａ上における貫通電極１５の成膜プロセスに適している。
　（工程７）
　次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離する。
　（工程８）
　図２０のように、シリコンの半導体基板１０の第２面と２段構成の貫通孔１３の壁面に絶縁膜１４Ａを成膜する。絶縁膜１４Ａは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの無機絶縁膜で形成する。
　無機の絶縁膜１４Ａを形成するために、ＣＶＤなどを用いて絶縁膜１４Ａを形成する。
プラズマＣＶＤ装置を用いて化学気相蒸着法で無機のＳｉＯ２の絶縁膜１４Ａを形成すると、２段構成の貫通孔１３の壁面および２段構成の貫通孔１３底部まで均一な絶縁膜１４Ａが成膜される。均一な高品質の膜が成膜できるのは、２段構成の貫通孔１３がテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体であることによる。
　ＳｉＯ２の絶縁膜１４Ａの厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍で１．５μｍ、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面で０．６μｍであった。２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には、０．５μｍの膜厚の絶縁膜１４Ａが形成された。
　（工程９）
　次いで、レジストマスクは使用せずに、酸化膜エッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行う。図２１のように、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底にＩ／Ｏパッド１２を露出させるまでエッチングを行う。これにより、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍の膜厚は、０．７μｍ、半導体基板１０の上面の膜厚も０．７μｍ残すことができる。
　すなわち、レジストマスクを使用しない全面エッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができる。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができる。
　（工程１０）
　スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁に、チタンナイトライド（ＴｉＮ）またはタンタルナイトライド（ＴａＮ）などの拡散防止層を成膜する。あるいは、拡散防止層をＣＶＤ法で成膜してもよい。
　（工程１１）
　次に、スパッタリング法で銅のシード層を形成し、電解めっき法により銅を厚く形成して導電層を形成する。なお、銅のシード層形成はスパッタリング法に代えて、無電解銅めっきで行ってもよい。このような工程を経て、金属層として銅を使った貫通電極１５を形成する。貫通電極１５は、シリコンの半導体基板１０の表面および裏面を電気的に導通するためのスルー・シリコン・ビア（ＴＳＶ）である。
　このように、真空成膜方式により２段構成の貫通孔１３の内壁面に拡散防止層を成膜し、銅の金属層を形成して、均一な高品質の貫通電極１５を形成できる。これにより、２段構成の貫通孔１３の底部まで欠陥を生じさせることなく成膜することができる。
　（工程１２）
　半導体基板１０の第２面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、フォトレジストで保護された金属層以外のパターンをエッチングして除去することで、図２３のように、半導体基板１０の第２面に配線パターン４１を形成する。
　（工程１３）
　図２４のように、支持基板１２から半導体基板１０を引き剥がす。すなわち、接着層３４に熱可塑性の接着剤を用いた場合は、加熱により熱可塑性の接着剤を軟化させて、支持基板１２から半導体基板１０の引き剥がしを行う。また、紫外線硬化樹脂の接着層３４を使って張り合わせた場合は、レーザによる貼り合わせ面の局所加熱、または、全体の加熱によって支持基板１２から半導体基板１０を引き剥がす。
　以下、２段構成の貫通孔１３を形成する実施例を説明する。
＜実施例１＞
　まず、第２の実施形態の工程１から工程３の処理により、図１７のように、薄型化された厚さが８０μｍの半導体基板１０を形成した。
　（工程１）
　厚さが８０μｍの半導体基板１０の第２面に、フォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成した。ドライエッチング用フォトレジスト６０は、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に、直径２０μｍの開口６１を持つパターンとして形成した。
　（工程２）
　その後、ドライエッチング装置を用いて、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして、厚さ８０μｍの半導体基板１０の第２面側から、ＲＩＥ（Reactive Ion Etching）モードで、６分間ドライエッチングを行った。ＲＩＥモードでは、ＳＦ6（６フッ化硫黄）ガスの流量を１００ｓｃｃｍとし、Ｏ２ガスの流量を２５０ｓｃｃｍとし、コイル電圧を２６００Ｗにした。
　これにより、図１８のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、開口６１の直径よりも大きい直径６０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが４５μｍの第１の穴１３ａが形成された。
　（工程３）
　次に、ドライエッチング装置で、ＳＦ６ガスの流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて２．５秒のエッチングステップを行った。次に、Ｃ4Ｆ8（パーフルオロシクロブタン）の流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて１秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを７０回、４分５秒間行った。
　これにより、図１９に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０の第１面側のＩ／Ｏパッド１２に達する３５μｍの深さの第２の穴１３ｂが形成された。第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有するように形成された。
　以上により、半導体基板１０の第２面側から、開口径が６０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが４５μｍの深さで形成された。また、第１の穴１３ａの底部からＩ／Ｏパッド１２に達する深さが３５μｍで、直径が２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成された。
　こうして厚さ８０μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとからなる２段構成の貫通孔１３が形成された。図１９のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成された。
　（工程４）
　次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ2ガスを用いて剥離した。
　（工程５）
　図２０のように、プラズマＣＶＤ装置を用いて、材料ガスに、ＴＥＯＳ（Tetraethoxysilane）を用いた化学気相蒸着法で、半導体基板１０の第２面と２段構成の貫通孔１３の壁面に、無機のＳｉＯ2の絶縁膜１４Ａを成膜した。
　その結果、２段構成の貫通孔１３の壁面および２段構成の貫通孔１３底部までＳｉＯ2の均一な絶縁膜１４Ａが成膜された。絶縁膜１４Ａの厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍で１．５μｍ、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面では０．６μｍであった。２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には、０．５μｍの膜厚の絶縁膜１４Ａが形成された。
　（工程６）
　図２１のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ6ガスを主成分とするＣ4Ｆ8ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行った。エッチングは、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２が露出されるまで行った。
　この結果、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
　すなわち、レジストマスクを使用しない全面エッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができた。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができた。
　（工程７）
　スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁と底面にＡｌ層による金属膜を堆積して貫通電極（ＴＳＶ）１５を形成した。
　その結果、Ａｌ層による金属膜が、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒の壁面、および、２段構成の貫通孔１３の底まで均一に成膜されて貫通電極１５が形成できた。また、Ａｌ層の金属膜の各部分の厚さは、２段構成の貫通孔１３の上端の第１の穴１３ａの開口部近傍で６μｍ、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面で０．２μｍ、２段構成の貫通孔１３の孔底のＩ／Ｏパッド１２の上では０．３μｍであった。
　＜実施例２＞
　第２の実施形態の工程１から工程３の処理により、図１７のように、薄型化された厚さが９０μｍの半導体基板１０を形成した。
　（工程１）
　薄型化された厚さが９０μｍの半導体基板１０の第２面に、フォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成した。ドライエッチング用フォトレジスト６０は、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンに形成された。
　（工程２）
　その後、実施例１と同様にして、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして、厚さ９０μｍの半導体基板１０の第２面側から、ＲＩＥモードでドライエッチングを行った。さらに、図１８のように、半導体基板１０の第２面側に、直径６０μｍの開口を有するテーパ状で深さが４５μｍの第１の穴１３ａを形成した。
　（工程３）
　ドライエッチング装置で、ＳＦ6ガスの流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて２．５秒のエッチングステップを行った。次に、Ｃ４Ｆ８（パーフルオロシクロブタン）の流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて１秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを９０回、５分１５秒間行った。
　これにより、図１９に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０の第１面側のＩ／Ｏパッド１２に達する４５μｍの深さの第２の穴１３ｂが形成された。第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有するように形成された。
　以上により、半導体基板１０の第２面側から、開口径が６０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが、４５μｍの深さで形成された。また、第１の穴１３ａの底部からＩ／Ｏパッド１２に達する、深さが４５μｍで直径が２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成された。こうして、厚さ９０μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとからなる２段構成の貫通孔１３が形成された。図１９のように、２段構成の貫通孔１３の断面形状は、ワイングラス（あるいはカクテルグラス）形状に形成された。
　（工程４）
　次に、実施例１と同様にして、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離した。
　（工程５）
　実施例１と同様にして、図２０のように、化学気相蒸着法で、半導体基板１０の第２面と２段構成の貫通孔１３の壁面に、無機のＳｉＯ2の絶縁膜１４Ａを成膜した。
　その結果、２段構成の貫通孔１３の壁面および２段構成の貫通孔１３底部までＳｉＯ2の均一な絶縁膜１４Ａが成膜された。絶縁膜１４Ａの厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍で１．５μｍ、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面では０．６μｍであった。２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には、０．５μｍの膜厚の絶縁膜１４Ａが形成された。
　（工程６）
　次に、実施例１と同様にして、図２１のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ6ガスを主成分とするＣ4Ｆ8ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行った。エッチングは、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ2膜を除去して、穴底のＩ／Ｏパッド１２が露出されるまで行った。
　この結果、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
　（工程７）
　スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁に、チタンナイトライド（ＴｉＮ）の拡散防止層を成膜した。
　（工程８）
　スパッタリング法で銅のシード層を形成した。
　（工程９）
　電解めっき法により、銅を厚く形成して導電層を形成して貫通電極（ＴＳＶ）１５を形成した。
　この結果、銅層による金属膜が、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面、および、２段構成の貫通孔１３の底まで均一に成膜されて、貫通電極１５が形成できた。
　なお、本発明は、上記実施例および実施形態で説明した構成に限定されない。例えば、上記実施形態では、２段構成の貫通孔１３を形成する際に、半導体基板１０の第２面側からＲＩＥモードでエッチングしてテーパ状の第１の穴１３ａを形成し、次に第１の穴１３ａの底部からボッシュモードで垂直な円筒状の壁面を有する第２の穴１３ｂを形成した。しかし、本発明はこの手順に限定されず、以下の手順で２段構成の貫通孔１３を形成することもできる。
　例えば、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして、半導体基板１０の第２面側からＩ／Ｏパッド１２の近くまでボッシュモードで直径２０μｍの垂直な円筒状の壁面を有する穴を形成する。次に、ＲＩＥモードで第２面側にドライエッチング用フォトレジスト６０の開口６１よりも大きな直径を有する第１の穴１３ａを形成する。これにより、ワイングラス状の形を有する２段構成の貫通孔１３を形成することもできる。
　また、第１の実施形態では、２段構成の貫通孔１３の絶縁膜１４上にアルミニウム層をスパッタリングで成膜して貫通電極１５を形成した。第２の実施形態では、２段構成の貫通孔１３の絶縁膜１４上にスパッタリングで拡散防止層を形成し、銅をめっきすることで貫通電極１５を形成した。しかし、第１および第２の実施形態の貫通電極１５の導電層を成膜する金属は、適宜入れ替えて用いることができる。また、貫通電極１５の導電層を成膜する金属は適宜、Ａｌ、銅など以外の金属を用いることもできる。
　本発明の半導体装置の２段構成の貫通孔１３の軸に垂直な断面形状は、円形、楕円形状、または、四角形状に形成することができる。
　また、本発明で用いるドライエッチング用フォトレジスト６０は、フォトレジストに限定されず、電子線で描画することができるレジスト、あるいは、その他の方法で開口６１を形成することができるドライエッチング用レジストを用いることが可能である。
　本発明の半導体装置の半導体基板１０の材料はシリコン基板に限らない。他の材料の半導体基板１０に対しても、上記実施形態と同様な形の２段構成の貫通孔１３をＩ／Ｏパッド１２上に形成し、内壁面に化学気相蒸着法で絶縁膜１４Ａの層を形成し、全面ドライエッチングすることで、２段構成の貫通孔１３の壁面に絶縁膜１４を残しつつ、Ｉ／Ｏパッド１２上の絶縁膜１４Ａを除去した構造が形成できる。２段構成の貫通孔１３であれば、均一な金属膜による高品質な貫通電極１５を形成できる。
　本発明は、低コストで製造でき、かつ、接続信頼性の高い貫通電極を有する半導体装置、および、その製造方法に適用可能である。
　１００　　半導体装置
　１０、１０Ａ　　半導体基板
　１１　　集積回路
　１２　　Ｉ／Ｏパッド
　１２ａ　　（集積回路の）配線
　１２ｂ　　絶縁層
　１３　　２段構成の貫通孔
　１３ａ　　第１の穴
　１３ｂ　　第２の穴
　１４、１４Ａ　　絶縁膜
　１５　　貫通電極、
　２０　　ガラス基板
　３０　　キャビティダム
　３２　　キャビティ
　３３　　パッシベーション膜
　３４　　接着層
　４０　　外部接続端子
　４１　　配線パターン
　４２　　ソルダーレジスト
　４３　　開口
　５０　　カラーフィルタ層
　５１　　マイクロレンズアレイ
　６０　　ドライエッチング用フォトレジスト
　６１　　開口

Claims (6)

  1. 　半導体装置であって、
    　集積回路と前記集積回路に電気接続されるＩ／Ｏパッドとが形成された第１面と、前記第１面と反対側の第２面と、を有する半導体基板と、
    　前記半導体基板に形成され、壁面を有し、前記第２面側から前記半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第１形状部と、前記第１形状部から前記第１面側の前記Ｉ／Ｏパッドに達する円筒状の第２形状部と、を有する２段構成の貫通孔と、
    　前記２段構成の貫通孔の前記壁面と前記第２面とに形成される無機の絶縁膜と、
    　前記Ｉ／Ｏパッドと前記２段構成の貫通孔の前記壁面とに形成される金属層の貫通電極と、
    　前記第２面に形成され、前記貫通電極に接続される配線パターンと、
    を備える、半導体装置。
  2. 　請求項１記載の半導体装置であって、
    　前記第２形状部の深さが前記第２形状部の直径の４倍以下である、半導体装置。
  3. 　請求項１または２に記載の半導体装置であって、前記第１形状部はテーパ状の壁面を有し、前記第１形状部の断面において前記テーパ状の前記壁面は、前記第２面に対する傾きが６０度以上８０度以下である、半導体装置。
  4. 　請求項１乃至３の何れか一項に記載の半導体装置であって、前記第２面を保護し、前記第１形状部に充填されるソルダーレジストをさらに備える、半導体装置。
  5. 　半導体基板の第１面側に、集積回路と前記集積回路に電気接続するＩ／Ｏパッドとを形成し、
    　前記第１面と反対側の第２面側に、開口を有するドライエッチング用レジストのパターンを形成し、
    　前記ドライエッチング用レジストをマスクとしてドライエッチング装置を用いてＲＩＥモードで前記半導体基板をドライエッチングして、前記第２面側における第１形状部の開口の直径が前記ドライエッチング用レジストの開口の直径よりも大きく、かつ、前記第１形状部の穴径が前記第１形状部の底部に向けて細くなるテーパ状に前記第１形状部が形成されるように、前記第２面側から前記半導体基板の厚み方向の所定の位置まで開口する前記第１形状部を形成し、
    　前記ドライエッチング用レジストをマスクとしてドライエッチング装置を用いてボッシュモードでドライエッチングして、前記第１形状部の前記底部から前記Ｉ／Ｏパッドに達する、前記ドライエッチング用レジストの開口と同じ径の円筒状の壁面を有する第２形状部を形成し、
    　前記第１形状部と前記第２形状部で構成される２段構成の貫通孔の壁面と前記第２面とに、化学気相蒸着法で無機の絶縁膜を形成し、
    　前記絶縁膜の全面をドライエッチングし、前記２段構成の貫通孔の前記壁面と前記第２面とに前記絶縁膜を残しつつ前記Ｉ／Ｏパッド上の前記絶縁膜を除去し、
    　前記Ｉ／Ｏパッドと前記２段構成の貫通孔の前記壁面とに金属膜で貫通電極を形成し、
    　前記貫通電極に接続する前記第２面の配線パターンを形成する、
    半導体装置の製造方法。
  6. 　請求項５に記載の半導体装置の製造方法であって、さらに、前記第２面を保護するソルダーレジストを形成し、前記ソルダーレジストを前記第１形状部に充填する、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020022349A1 (ja) * 2018-07-26 2020-01-30 ソニー株式会社 固体撮像素子、固体撮像装置及び固体撮像素子の製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6185813B2 (ja) * 2013-09-30 2017-08-23 三星ダイヤモンド工業株式会社 イメージセンサ用ウエハ積層体の分断方法並びに分断装置
MA36343B1 (fr) * 2013-10-14 2016-04-29 Nemotek Technologies Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
CN104617033B (zh) * 2013-11-05 2018-09-14 中芯国际集成电路制造(上海)有限公司 晶圆级封装方法
JP6191417B2 (ja) * 2013-11-28 2017-09-06 凸版印刷株式会社 半導体素子アレイ基板の再生方法
JP5913489B2 (ja) * 2014-09-03 2016-04-27 三星ダイヤモンド工業株式会社 イメージセンサ用ウエハ積層体のスクライブライン形成及び分断方法並びにスクライブライン形成及び分断装置
US10622402B2 (en) 2015-03-31 2020-04-14 Hamamatsu Photonics K.K. Semiconductor device
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
TWI702655B (zh) * 2016-04-13 2020-08-21 日商濱松赫德尼古斯股份有限公司 半導體裝置及其製造方法
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
JP6838893B2 (ja) 2016-08-25 2021-03-03 キヤノン株式会社 半導体装置及びその製造方法
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) * 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US12180108B2 (en) 2017-12-19 2024-12-31 Corning Incorporated Methods for etching vias in glass-based articles employing positive charge organic molecules
JP2020155591A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置
JP7340965B2 (ja) 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
US20230178579A1 (en) * 2020-03-31 2023-06-08 Sony Semiconductor Solutions Corporation Light receiving element and electronic device
WO2023021670A1 (ja) * 2021-08-19 2023-02-23 オリンパス株式会社 半導体装置、撮像ユニット、内視鏡、および、半導体装置の製造方法
JP7823433B2 (ja) * 2022-03-08 2026-03-04 セイコーエプソン株式会社 回路基板、回路基板の製造方法、及び振動デバイス
US20240178164A1 (en) * 2022-11-28 2024-05-30 Texas Instruments Incorporated Sensor package with low aspect ratio through silicon via

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20060046463A1 (en) * 2004-08-24 2006-03-02 Watkins Charles M Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
JP2007053149A (ja) 2005-08-16 2007-03-01 Renesas Technology Corp 半導体ウエハ及びその製造方法
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008288309A (ja) * 2007-05-16 2008-11-27 Sony Corp 半導体装置及びその製造方法
JP2011003863A (ja) 2009-06-22 2011-01-06 Toshiba Corp 半導体装置およびカメラモジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960837B2 (en) * 2002-02-26 2005-11-01 International Business Machines Corporation Method of connecting core I/O pins to backside chip I/O pads
JP2005311117A (ja) 2004-04-22 2005-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7081408B2 (en) * 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
JP2007295280A (ja) * 2006-04-25 2007-11-08 Toshiba Corp 電子素子
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7863721B2 (en) * 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
JP4601686B2 (ja) * 2008-06-17 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20100013060A1 (en) * 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
CN102263192B (zh) * 2010-05-31 2016-02-03 精材科技股份有限公司 发光二极管次基板、发光二极管封装及其制造方法
JP2010251791A (ja) * 2010-06-24 2010-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20060046463A1 (en) * 2004-08-24 2006-03-02 Watkins Charles M Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
JP2007053149A (ja) 2005-08-16 2007-03-01 Renesas Technology Corp 半導体ウエハ及びその製造方法
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008288309A (ja) * 2007-05-16 2008-11-27 Sony Corp 半導体装置及びその製造方法
JP2011003863A (ja) 2009-06-22 2011-01-06 Toshiba Corp 半導体装置およびカメラモジュール

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2802005A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020022349A1 (ja) * 2018-07-26 2020-01-30 ソニー株式会社 固体撮像素子、固体撮像装置及び固体撮像素子の製造方法
JPWO2020022349A1 (ja) * 2018-07-26 2021-08-05 ソニーグループ株式会社 固体撮像素子、固体撮像装置及び固体撮像素子の製造方法
JP7423527B2 (ja) 2018-07-26 2024-01-29 ソニーグループ株式会社 固体撮像素子、固体撮像装置及び固体撮像素子の製造方法
US12002832B2 (en) 2018-07-26 2024-06-04 Sony Corporation Solid-state image sensor, solid-state imaging device, and method of manufacturing solid-state image sensor

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