WO2013150809A1 - 半導体装置 - Google Patents

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Fuji Electric Co Ltd
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    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load

Definitions

  • the present invention is used for a half-bridge power supply or the like, and transmits an input signal of a low potential system that is a primary system to a high potential system that is a secondary system that operates at a potential different from the primary operation potential.
  • the present invention relates to a semiconductor device having a level shift circuit.
  • a circuit such as a half-bridge power supply is configured as shown in FIG.
  • This circuit includes an output circuit 60 in which a high potential side switching element XD1 and a low potential side switching element XD2 are connected in series.
  • an input buffer & protection circuit 70 for generating a high side drive signal Hdrv for driving the high potential side switching element XD1 and a low side drive signal Ldrv for driving the low potential side switching element XD2.
  • this circuit includes a low side drive circuit 80 that outputs a drive signal LO for driving the low potential side switching element XD2 based on the low side drive signal Ldrv.
  • This circuit also transmits a high-side drive signal Hdrv, which is a low-potential pulse signal output from the input buffer & protection circuit 70, to the high-potential system to drive the high-potential side switching element XD1. 90.
  • the present invention relates to a high-side drive circuit, and the low-side drive circuit uses conventional technology. For this reason, the description of the low-side drive circuit is omitted below.
  • the high side drive circuit 90 includes a pulse generation circuit 91, two level shift circuits 93 and 94, a latch malfunction protection circuit 95, a latch circuit 96, and a high side driver 97.
  • the pulse generation circuit 91 outputs two minute pulse signals synchronized with the rising edge and falling edge of the high-side drive signal Hdrv, which is a low-potential pulse signal output from the input buffer & protection circuit 70.
  • the minute pulse signal synchronized with the rising edge of the high side drive signal Hdrv is a set signal (SET) for turning on the high potential side switching element XD1.
  • the minute pulse signal synchronized with the falling edge of the high side drive signal Hdrv is a reset signal (RESET) for turning off the high potential side switching element XD1.
  • the level shift circuit 93 shifts the level of the set signal (SET) output from the pulse generation circuit 91 to the high potential system, and outputs a level-shifted reset signal (SETDRN) that is a high potential system set signal.
  • the level shift circuit 94 shifts the level of the reset signal (RESET) output from the pulse generation circuit 91 to a high potential system, and outputs a level-shifted reset signal (RESDRN) that is a high potential system reset signal.
  • the latch circuit 96 latches the level-shifted set signal (SETDRN) and the level-shifted reset signal (RESDRN), and outputs the latched signal.
  • the high side driver 97 outputs a drive signal HO for driving the high potential side switching element XD1 based on the signal latched by the latch circuit 96.
  • the latch malfunction protection circuit 95 is provided before the latch circuit 96 and prevents malfunction of the latch circuit 96.
  • FIG. 17 is an operation time chart of the conventional high-side drive circuit 90.
  • a set signal (SET) is output at the falling edge of the control input signal Hdrv, and a reset signal (RESET) is output at the rising edge of Hdrv.
  • the level-shifted set signal (SETDRN) and the level-shifted reset signal (RESDRN), which are the outputs of the level shift circuits 93 and 94, are output as negative logic signals, respectively.
  • the control signal output circuit 92 including the latch malfunction protection circuit 95, the latch circuit 96, and the high side driver 97 turns on the drive signal HO when the SETDRN signal is negative (valid).
  • the RESDRN signal is negative (invalid)
  • the drive signal HO is turned off.
  • the drive signal HO is on, the high potential side switching element XD1 is in a conductive state, and when the drive signal HO is off, the high potential side switching element XD1 is in a nonconductive state.
  • the potential Vs at the connection point P1 of the switching element may fluctuate and dV / dt noise may be generated.
  • Patent Document 1 proposes a technique that can prevent malfunction due to dv / dt noise without generating a through current by feeding back the output of the latch circuit to the level shift circuit side.
  • Patent Document 2 proposes a technique for preventing malfunction by applying a continuous pulse (repetitive pulse) to each of the two level shift circuits.
  • JP 2011-139423 A Japanese Patent No. 3773863
  • Patent Document 1 and Patent Document 2 uses two level shift circuits on the set side and the reset side, and a steep voltage change (dV / dt) occurs due to the operation of the switching element.
  • dV / dt steep voltage change
  • the device element characteristic variation includes, for example, variations in parasitic capacitances Cds1 and Cds2.
  • the present invention has been made in view of the above-described circumstances, and can take measures against malfunctions due to the influence of variations in characteristics of device elements on the set side and the reset side, dV / dt noise, and the like, and can reduce costs.
  • An object is to provide a semiconductor device.
  • a high potential side switching element and a low potential side switching connected in series and interposed between a high potential main power supply potential and a low potential main power supply potential.
  • a semiconductor device that controls driving of a high-potential side switching element, and an input signal in a low-side region that operates in a low-voltage potential system is used as a signal in a high-side region that operates in a high-voltage potential system.
  • 1 level shift circuit that outputs a signal with a high level, and a data symbol that operates in the low-side region and that consists of two or more bits when one bit is a combination of a pair of H and L codes and represents a set signal or a reset signal
  • a pulse modulation circuit that generates and outputs as an input signal of the level shift circuit, operates in a high side region, and outputs from the level shift circuit Demodulating the received data symbol and generating a level-shifted set signal or reset signal, and the high potential side based on the level-shifted set signal / reset signal output from the pulse demodulation circuit
  • a control circuit for controlling conduction / non-conduction of the switching element.
  • the set signal and the reset signal for operating the high potential side switching element are not transmitted to the high potential system via the level shift circuit, but are converted into data symbols, and one level shift is performed. Since the signal is transmitted to the high potential system by the circuit, it is possible to prevent malfunction due to characteristic variations of the semiconductor device. Further, inter-symbol interference can be reduced by using one bit as a combination of a set of H and L codes, and a signal component band compared to an NRZ code in which one bit is represented by either H level or L level. Becomes wider. For this reason, the semiconductor device can be operated at high speed.
  • the pulse modulation circuit of the semiconductor device includes a state machine in which an internal state sequentially changes according to a clock input, a first timer circuit that determines a falling timing of the data symbol, and a rising edge of a control input signal. And a second timer circuit that detects and determines the state transition timing of the state machine, and the state machine transits at least the first state and the second state in order by the second timer circuit.
  • a start bit is transmitted
  • a data bit representing a set signal or a reset signal is transmitted.
  • control input signal is converted into a data symbol using a state machine in the low side region, and the data symbol is demodulated using the state machine in the high side region, so that data generated due to the influence of dV / dt noise or the like. Malfunctions due to errors can be suppressed.
  • the semiconductor device further includes a level shift circuit for providing a low-side region input signal as a low-side region input signal and lowering the signal level, thereby enabling bidirectional signal transmission. It is provided with. As a result, it is possible to monitor errors such as checking the verification of the signal transmitted from the low side area to the high side area by turning it back to the low side area.
  • the semiconductor device of the present invention transmits a set signal and a reset signal for controlling the high-potential side switching element by modulation / demodulation with one level shift circuit, the influence of dV / dt noise and the like is reduced. At the same time, it is possible to prevent malfunction caused by variations in device characteristics when the system is configured with two sets of level shift circuits. Conventionally, two level shift circuits are used to drive the high potential side switching element. However, in the semiconductor device of the present invention, the high potential side switching element can be driven by one level shift circuit. Can reduce costs.
  • FIG. 1 is a block configuration diagram of a semiconductor device (high-side drive circuit 10) according to an embodiment of the present invention. It is a block block diagram of the pulse modulation circuit 11 of FIG.
  • FIG. 3 is a detailed block diagram of FIG. 2. It is an operation
  • FIG. 4 is a circuit configuration diagram of a second timer circuit 26 in FIG. 3.
  • FIG. 4 is a circuit configuration diagram of a first timer circuit 25 in FIG. 3.
  • 8 is a time chart of timer circuits 25 and 26 shown in FIGS. 6 and 7. It is a figure which shows the circuit simulation result of the pulse modulation circuit of FIG.
  • FIG. 11 It is a block block diagram of the pulse demodulation circuit 13 of FIG. 11 is an operation time chart of the pulse demodulation circuit 13 of FIG. 10. It is a figure which shows the circuit simulation result of the pulse demodulation circuit 13 of FIG.
  • FIG. 14A is a data format in the case of the number of pulses (3 times) according to the embodiment of the present invention (FIG. 14A), and FIG. 14B is a data format in the case of the minimum number of pulses (2 times).
  • FIG. 16 is a block configuration diagram of a high-side drive circuit 90 in FIG. 15. 17 is an operation time chart of the conventional high-side drive circuit 90 shown in FIG.
  • FIG. 1 shows a block diagram of a high-side drive circuit 10 as an example of a semiconductor device according to an embodiment of the present invention. The same elements as those in FIG.
  • a high-side drive circuit 10 includes a pulse modulation circuit 11 that generates a modulation signal (SIG) of a predetermined pulse from one output terminal at the on / off timing of a low-potential input signal (Hdrv), and a pulse One level shift circuit 12 that shifts a signal to a high potential system, a pulse demodulation circuit 13 that demodulates a shifted pulse signal (SIGDRN) to generate a set signal and a reset signal, and holds the set signal and the reset signal
  • the latch circuit 96 includes a high-side driver 97 that outputs a drive signal (HO) for the high-potential side switching element based on the output of the latch circuit 96.
  • the output signal HO from the high side driver 97 is input to the gate terminal of the high potential side switching element XD1, and turns on / off the high potential side switching element XD1.
  • the low potential side switching element XD2 is turned on / off by the low side driver 81 of the conventional low side driving circuit 80.
  • the high-potential side switching element XD1 and the low-potential side switching element XD2 connected in series are connected to the external power supply PS, and are connected from the connection point P1 of both switches to one end of the load L1.
  • the other end of the load L1 is connected to the ground side of the external power source PS.
  • the level shift circuit 12 is configured by a series circuit with a resistance element LSR3 having one end connected to the drain of an N-channel MOSFET (HVN3).
  • the other end of the resistance element LSR3 is connected to the high potential side power supply potential (Vb) of the secondary potential system.
  • the source terminal of the MOSFET (HVN3) is connected to the low potential side power supply potential (GND) of the primary side potential system and the secondary side potential system.
  • the modulation signal (SIG) output from the pulse modulation circuit 11 is input to the gate terminal of the N-channel MOSFET (HVN3) and shifted from the connection point P3 between the resistor element LSR3 and the N-channel MOSFET (HVN3). Pulse signal (SIGDRN) is output.
  • the high-side drive circuit 10 uses one level shift circuit 12 composed of a resistive element and an N-channel type MOSFET, and the input terminal of the level shift circuit 12 (the gate terminal of the MOSFET). ) Is connected to the pulse modulation circuit 11, and the pulse demodulation circuit 13 is connected to the output terminal (connection point P 3) of the level shift circuit 12.
  • a diode D3 is connected between the connection point P3, which is the output terminal of the level shift circuit 12, and the reference potential (Vs) on the high side with the connection point P3 as the cathode side.
  • the diode D3 plays a role of making the potential between Vb and Vs constant.
  • FIG. 2 shows a block diagram of the pulse modulation circuit 11.
  • the pulse modulation circuit 11 has three main components: a change point detection circuit 20 that detects the timing of modulation start, a state transition logic circuit 23, and a state control timer circuit 24.
  • the change point detection circuit 20 connects a control input signal (Hdrv) to one input terminal of a two-input exclusive OR (EX-OR) circuit 22, and sends the control input signal (Hdrv) to a delay circuit (DELAY) 21. To the other input terminal of the exclusive OR circuit 22.
  • the output terminal of the exclusive OR circuit 22, that is, the output terminal of the change point detection circuit 20 is connected to the input terminal of the state transition logic circuit 23, and a pulse signal (SIG) is output from the state transition logic circuit 23.
  • This state transition logic circuit 23 is operated by a state control timer circuit 24.
  • the state transition logic circuit 23 includes a state machine (FSM) 23b whose state is changed by an input clock signal (CLK) and a pulse generation circuit (SIGREG) that generates a pulse signal according to the internal state of the state machine 23b. 23c.
  • the clock signal (CLK) used for the state machine 23b is a one-shot pulse signal (XCHG) that is an output signal of the change point detection circuit 20, and an output signal (UP2) of the second timer circuit 26 that determines the state control timing. It is made by the logical sum condition.
  • FIG. 4 shows an operation time chart of the pulse modulation circuit 11 having the above configuration.
  • the pulse modulation circuit 11 detects the rising edge of the control input signal (Hdrv) by the change point detection circuit 20 and generates a one-shot pulse signal (XCHG). With this pulse signal, the state machine 23b of the state transition logic circuit 23 changes from the idle state (IDLE) which is the initial state to the next state (ST1).
  • the pulse modulation circuit 11 includes two timer circuits, the first timer circuit 25 determines the falling timing of the output signal (SIG) of the pulse modulation circuit 11, and the second timer circuit 26 includes a state machine. The state transition timing of 23b is determined.
  • the internal state of the state machine 23b has four states including an idle state (IDLE), and data in a data format modulated by three states (ST1 / ST2 / ST3) excluding the idle state (IDLE). Number.
  • IDLE idle state
  • IDLE data in a data format modulated by three states (ST1 / ST2 / ST3) excluding the idle state (IDLE). Number.
  • ST1 / ST2 / ST3 three states are generated.
  • FIG. 5 shows a state transition diagram of the state machine (FSM) 23b. Basically, IDLE ⁇ ST1 ⁇ ST2 ⁇ ST3 ⁇ IDLE transition in order at the rising edge of the input clock signal. For each state ST1, ST2, ST3, the output signals of STATE1, STATE2, and STATE3 become active. During the transition state, an EN (enable) signal that is a signal for operating the timer circuits 25 and 26 is active.
  • EN enable
  • the timer circuit 24 of the present embodiment uses two timer circuits using RC time constants.
  • the first timer circuit 25 is used to generate the falling timing of a data symbol that is a modulation pulse generated by the pulse modulation circuit 11.
  • the second timer circuit 26 detects the rising edge of the control input signal and is used to determine the state transition timing of the 23b state machine.
  • FIG. 6 shows a circuit configuration of the second timer circuit 26.
  • the timing is performed by an RC circuit composed of a resistor 26a and a capacitor 26c.
  • the timer circuit 26 starts charging of the capacitor 26c, that is, timing, when the EN signal, which is the output of the state machine 23b, changes from L level to H bell.
  • the output of the buffer 26e changes from L level to H level.
  • a one-shot pulse signal is output from the AND circuit 26g.
  • the N-channel MOSFET 26d is turned on via the OR circuit 26b, and the charge charged in the capacitor 26c is discharged.
  • the second timer circuit 26 repeats the time counting and the discharge at the specified time. During the control period of the second timer circuit 26, that is, while the EN signal is at the H level, the timer circuit is timed and the state of the state machine 23b changes.
  • the RC time constant value is set in consideration of the time that the signal is reliably transmitted from the low side to the high side.
  • RC time constant ⁇ number of state transitions + ⁇ is set to be equal to or smaller than the minimum pulse width (tPW) of the control input signal Hdrv.
  • ⁇ is a time margin necessary for other controls.
  • the ON time of the EN signal is determined in advance depending on how many pulses are generated.
  • FIG. 7 shows a circuit configuration of the first timer circuit 25.
  • the timing is performed by an RC circuit including resistors 25c and 25d and a capacitor 25f.
  • a one-shot pulse signal is generated and a timer reset is performed.
  • the first timer circuit 25 performs control different from that of the second timer circuit 26 in order to determine the falling timing of the output (SIG) of the pulse modulation circuit 11.
  • the second timer circuit 26 measures time in the same cycle according to the EN signal.
  • the first timer circuit 25 is controlled so that the RC time constant is 1 ⁇ 2 times the subsequent period only for the first time measurement. Therefore, the first timer circuit 25 is provided with a control latch circuit 25a.
  • the resistors 25c and 25d of the RC time constant circuit of the first timer circuit 25 each have a resistance value that is 1 ⁇ 2 of the resistor 26a of the second timer circuit 26.
  • the capacitance of the capacitor 25f of the RC time constant circuit of the first timer circuit 25 is the same as the capacitance of the capacitor 26c of the second timer circuit 26.
  • the latch circuit 25a When the input signal (EN) to the first timer circuit 25 is L level, the latch circuit 25a is set and the output RCHHG of the latch circuit 25a becomes H level.
  • the latch output acts so that one of the two series resistance elements 25c of the RC time constant circuit is short-circuited by the MOSFET 25b. For this reason, the resistance value of the RC time constant circuit is only the resistance value of the resistor 25d. That is, the resistance value of the RC time constant circuit is 1 ⁇ 2 of the total resistance value of two series.
  • the resistance value of the RC time constant circuit is set to a value twice that when the output RCHHG is at the H level. Accordingly, the subsequent RC time constant operates in the same state as the RC time constant of the second timer circuit 26. For this reason, the interval of the timer timing is the same.
  • FIG. 8 shows a time chart of the timer circuits 25 and 26 of the present embodiment. Since the charging voltage waveform (TIMER2) of the capacitor 26c of the second timer circuit 26 measures the transition time of the state machine, it has a sawtooth waveform three times in accordance with the number of states in this embodiment. Further, the output signal (UP1) of the first timer circuit 25 has a pulse generated at a timing that is 1/2 cycle earlier than the output signal (UP2) of the second timer circuit 26.
  • TIMER2 charging voltage waveform
  • FIG. 9 shows a circuit simulation result of the pulse modulation circuit.
  • the output signal SIG of the pulse modulation circuit 11 sequentially changes among the three states (ST1, ST2, ST3), and pulses for each state.
  • Output data The format of the output signal SIG of this embodiment is composed of ST1: start bit, ST2: data bit, and ST3: completion bit.
  • the data bit indicating the set signal (SET) has no pulse
  • the data bit indicating the reset signal (RESET) has a pulse.
  • the output signal SIG has a data format having a configuration with pulse ⁇ without ⁇ with pulse. Further, when the control input signal Hdrv becomes the L level, the output signal SIG has a data format having a configuration of having pulse ⁇ with ⁇ with.
  • FIG. 10 shows a block configuration of the pulse demodulation circuit 13.
  • the demodulation change point detection circuit 30 and the demodulation state transition logic circuit 31 correspond to the change point detection circuit 20 and the state transition logic circuit 23 of the pulse modulation circuit 11, respectively.
  • the state machine (FSM) 13f and the state control timer circuit (TIMER) 13g of the demodulation state transition logic circuit 31 have the same functions as the state machine (FSM) 23b and the state control timer circuit 24 of the state transition logic circuit 23, respectively. is there.
  • a data bit detection logic circuit 32 is added.
  • the demodulation change point detection circuit 30 detects the change point of the shifted output signal (SIGDRN), which is a negative logic signal, and outputs a one-shot pulse signal (XCHG) only in the idle state (IDLE). To do.
  • the latch circuit 13k is set by the timer output signal (UP1) when the shifted output signal (SIGDRN) is positive in the state ST2.
  • the latch circuit 13r is turned on at the output timing of the next timer output signal (UP1) when the latch circuit 13k is turned on. Thereafter, the latch circuit 13r is turned off at the output timing of the timer output signal (UP2).
  • a one-shot set signal (S) is output from the latch circuit 13r.
  • the latch circuit 13m is set by the timer output signal (UP1) when the shifted output signal (SIGDRN) is negative in the state ST2.
  • the latch circuit 13s is turned on at the output timing of the next timer output signal (UP1) when the latch circuit 13m is turned on. Thereafter, the latch circuit 13s is turned off at the output timing of the timer output signal (UP2).
  • a one-shot reset signal (R) is output from the latch circuit 13s.
  • FIG. 11 shows an operation time chart of the pulse demodulation circuit 13.
  • the shifted output signal (SIGDRN) output from the level shift circuit 12 is an input signal to the pulse demodulation circuit 13.
  • the shifted output signal (SIGDRN) is inverted in logic with respect to the output signal (SIG) of the pulse modulation circuit 11.
  • the pulse demodulation circuit 13 outputs a one-shot pulse signal (XCHG) for identifying the start of demodulation by detecting the falling edge of the shifted output signal (SIGDRN) in the initial state (IDLE state).
  • XCHG one-shot pulse signal
  • the state machine (FSM) 13f and the state control timer circuit 13g of the pulse demodulation circuit 13 have the same functions as the state machine (FSM) 23b and the state control timer circuit 24 of the pulse modulation circuit 11.
  • the time constants of the state control timer circuits 13g and 24 are also the same.
  • this one-shot pulse signal (XCHG) turns on the EN signal of the state machine (FSM) 13f for a certain period of time. Then, while the EN signal is on, the two timer circuits (first timer circuit and second timer circuit) of the state control timer circuit 13g operate. As a result, the output signals (UP1, UP2) of the state control timer circuit 13g are output from the time when the one-shot pulse signal (XCHG) is generated at the same time interval as that at the time of modulation.
  • the output signal (UP2) of the state control timer circuit 13g is a pulse signal for state transition of the state machine (FSM) 13f.
  • the output signal (UP1) of the state control timer circuit 13g is a pulse signal for latching the data bit (SIGDRN) in the ST2 state.
  • the demodulation process is completed by the above process.
  • the LTO signal passes through the high side driver 97 and becomes an HO output that is input to the gate of the high potential side switching element XD1.
  • FIG. 12 shows a circuit simulation result of the pulse demodulation circuit 13.
  • the LTO signal is demodulated based on the three pulses of the SIGDRN signal.
  • the high-side drive circuit is characterized by using only one level shift circuit, providing a pulse modulation circuit instead of the low-potential side pulse generation circuit,
  • the demodulating function is added to the previous stage of the latch circuit.
  • FIG. 13A shows a time chart of input / output signals (Hdrv, HO) and modulation signals (SIG) of the high-side drive circuit 10 having the configuration shown in FIG.
  • FIG. 13B shows a conventional time chart for comparison.
  • the minimum pulse width (tPW) of the control input signal Hdrv is determined, and at least twice from the low side to the high side within the time of the minimum pulse width (tPW).
  • the above-described pulse signal is transmitted.
  • the first pulse signal of data generated on the modulation side indicates a start bit, and a pulse signal is always output. Based on this pulse signal, the demodulation side recognizes the start of the data signal.
  • the second data represents a data bit. The presence or absence of a pulse is determined by the value of the binary data.
  • This binary data is used to represent a set signal and a reset signal. For example, the set state represents a pulse, and the reset state represents no pulse.
  • modulation / demodulation can be performed with a minimum of two pulses
  • the data format used for modulation / demodulation is 1: start bit, 2: data bit only
  • the state transition logic (FSM) state is the IDLE state. It is possible to perform modulation / demodulation by setting three states including.
  • the minimum value of the number of pulses to which the present invention can be applied is 2.
  • the minimum pulse width (tPW) of the control input signal Hdrv is determined in advance, and at least two pulse signals are transmitted from the low side to the high side within the time of the minimum pulse width (tPW). It is a prerequisite to be able to.
  • the high-side drive circuit which is a semiconductor device according to the present invention can perform data modulation / demodulation using a plurality of times of pulses within the range of this precondition. In this case, it is possible to add a simple parity bit to identify an erroneous pulse, or to add an error correction code to correct the erroneous pulse.
  • the high potential side switching element can be driven by one level shift circuit, so that the cost can be reduced.
  • the set signal and the reset signal for controlling the high potential side switching element are transmitted by modulation / demodulation by one level shift circuit, so that the influence of dV / dt noise and the like is reduced, It is possible to prevent malfunction caused by variation in device characteristics when a system is configured with two sets of level shift circuits.
  • the level-up circuit group that performs signal transmission in the level-up direction from the low side to the high side has been described.
  • the level down circuit group that performs signal transmission in the level down direction from the high side to the low side can also be realized by replacing the modulation / demodulation circuit between the high side and the low side.
  • the semiconductor device of the present invention can perform bidirectional signal transmission by providing a level-up circuit group and a level-down circuit group, respectively.
  • the level down circuit group can transmit the overcurrent detection of the high potential side switching element XD1 driven by the high side output (HO) and the overheat detection result to the low side.

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Abstract

　高電位側スイッチング素子の駆動制御を行う半導体装置において、ローサイドの入力信号をハイサイドの信号として信号レベルを上げて出力する１つのレベルシフト回路と、ローサイド領域で動作し、１ビットを一組のＨ，Ｌの符号の組み合わせとしたとき、２ビット以上から成り、セット信号またはリセット信号を表すデータシンボルを生成し、レベルシフト回路の入力信号として出力するパルス変調回路と、ハイサイド領域で動作し、レベルシフト回路から出力されたデータシンボルを復調し、レベルシフト済みのセット信号またはリセット信号を生成するパルス復調回路と、パルス復調回路から出力されたセット信号／リセット信号をもとに高電位側スイッチング素子の導通／非導通を制御する制御回路とを備える。

Description

半導体装置
　本発明は、ハーフブリッジ電源等に用いられ、一次側の系である低電位系の入力信号を一次側の動作電位とは異なる電位で動作する二次側の系である高電位系に伝達するレベルシフト回路を有する半導体装置に関する。
　一般に、ハーフブリッジ電源等の回路は、図１５に示すように構成される。この回路は、高電位側スイッチング素子XD1と低電位側スイッチング素子XD2とを直列に接続した出力回路６０を備える。出力回路６０には、高電位側スイッチング素子XD1を駆動するためのハイサイド駆動信号Hdrvと低電位側スイッチング素子XD2を駆動するためのローサイド駆動信号Ldrvを発生する入力バッファ＆保護回路７０が接続される。さらに、この回路は、ローサイド駆動信号Ldrvをもとに、低電位側スイッチング素子XD2を駆動するための駆動信号LOを出力するローサイド駆動回路８０を備える。また、この回路は、入力バッファ＆保護回路７０から出力された低電位系のパルス信号であるハイサイド駆動信号Hdrvを高電位系に伝達して高電位側スイッチング素子XD1を駆動するハイサイド駆動回路９０を有している。
　なお、本発明は、ハイサイド駆動回路に関するものであり、ローサイド駆動回路は従来技術を用いる。このため、以下ローサイド駆動回路の説明は省略する。
　次に、図１６を用いてハイサイド駆動回路９０の構成を説明する。ハイサイド駆動回路９０は、パルス発生回路９１と、２つのレベルシフト回路９３，９４と、ラッチ誤動作保護回路９５と、ラッチ回路９６と、ハイサイドドライバ９７と、を備えている。
　パルス発生回路９１は、入力バッファ＆保護回路７０から出力された低電位系のパルス信号であるハイサイド駆動信号Hdrvの立ち上がりエッジと立ち下がりエッジに同期した２つの微小パルス信号を出力する。ハイサイド駆動信号Hdrvの立ち上がりエッジに同期した微小パルス信号は、高電位側スイッチング素子XD1をオンするためのセット信号（SET）である。また、ハイサイド駆動信号Hdrvの立ち下がりエッジに同期した微小パルス信号は、高電位側スイッチング素子XD1をオフするためのリセット信号（RESET）である。
　レベルシフト回路９３は、パルス発生回路９１から出力されたセット信号（SET）のレベルを高電位系にシフトして、高電位系のセット信号であるレベルシフト済みリセット信号（SETDRN）を出力する。レベルシフト回路９４は、パルス発生回路９１から出力されたリセット信号（RESET）のレベルを高電位系にシフトして、高電位系のリセット信号であるレベルシフト済みリセット信号（RESDRN）を出力する。
　ラッチ回路９６は、レベルシフト済みセット信号（SETDRN）とレベルシフト済みリセット信号（RESDRN）をラッチし、ラッチされた信号を出力する。ハイサイドドライバ９７は、ラッチ回路９６によってラッチされた信号をもとに高電位側スイッチング素子XD1を駆動する駆動信号HOを出力する。ラッチ誤動作保護回路９５は、ラッチ回路９６の前段に設けられ、ラッチ回路９６の誤動作を防止する。
　図１７は、従来のハイサイド駆動回路９０の動作タイムチャートである。制御入力信号Hdrvの立ち下がりでセット信号（SET）が出力され、Hdrvの立ち上がりでリセット信号（RESET）が出力されている。また、レベルシフト回路９３，９４の出力であるレベルシフト済みセット信号（SETDRN）、レベルシフト済みリセット信号（RESDRN）は、それぞれ負論理の信号として出力される。ラッチ誤動作保護回路９５，ラッチ回路９６，ハイサイドドライバ９７から構成される制御信号出力回路９２は、この信号をもとに、SETDRN信号が負（有効）のときは、駆動信号HOがオンになり、RESDRN信号が負（無効）のときは、駆動信号HOがオフになる。駆動信号HOがオンのときは、高電位側スイッチング素子XD1は導通状態となり、駆動信号HOがオフのときは、高電位側スイッチング素子XD1は非導通状態となる。
　スイッチング素子XD1，XD2を駆動し、誘導性負荷L1に電力を供給すると、スイッチング素子の接続点P1の電位Vsが変動してdV/dtノイズを発生させる場合がある。
　従来、スイッチング素子の動作による急峻な電圧変化（dV/dt）が発生したときのノイズであるdV/dtノイズによる誤動作を防止するための技術が提案されている。
　例えば、特許文献１では、ラッチ回路の出力をレベルシフト回路側にフィードバックすることによって、貫通電流を発生させることなくdv/dtノイズによる誤動作を防止することができる技術が提案されている。
　また、特許文献２では、２つのレベルシフト回路のそれぞれに連続パルス（反復パルス）を印加することによって、誤動作を防止する技術が提案されている。
特開２０１１－１３９４２３号公報 特許第３７７３８６３号公報
　しかしながら、上述の特許文献１や特許文献２の技術は、いずれもセット側とリセット側の２つのレベルシフト回路を用いており、スイッチング素子の動作による急峻な電圧変化（dV/dt）が発生したときに半導体装置内のセット側とリセット側のデバイス素子の特性ばらつきに起因する動作のずれが生じ、これが誤動作発生の原因となっていた。デバイス素子の特性ばらつきとしては、例えば、寄生容量Cds1,Cds2のばらつきがある。
　本発明は、上述のかかる事情に鑑みてなされたものであり、セット側とリセット側のデバイス素子の特性ばらつきやdV/dtノイズなどの影響による誤動作を対策でき、かつ費用を削減することのできる半導体装置を提供することを目的とする。
　上記目的を達成するため、本発明の半導体装置においては、直列に接続され、高電位の主電源電位と低電位の主電源電位の間に介挿された高電位側スイッチング素子と低電位側スイッチング素子のうち、高電位側スイッチング素子の駆動制御を行う半導体装置であって、低電圧の電位系で動作するローサイド領域の入力信号を高電圧の電位系で動作するハイサイド領域の信号として信号レベルを上げて出力する１つのレベルシフト回路と、ローサイド領域で動作し、１ビットを一組のＨ，Ｌの符号の組み合わせとしたとき、２ビット以上から成り、セット信号またはリセット信号を表すデータシンボルを生成し、前記レベルシフト回路の入力信号として出力するパルス変調回路と、ハイサイド領域で動作し、前記レベルシフト回路から出力されたデータシンボルを復調し、レベルシフト済みのセット信号またはリセット信号を生成するパルス復調回路と、前記パルス復調回路から出力されたレベルシフト済みのセット信号／リセット信号をもとに前記高電位側スイッチング素子の導通／非導通を制御する制御回路と、を備えたことを特徴とする。
　本発明では、高電位側スイッチング素子を動作させるための、セット信号、リセット信号を、それぞれレベルシフト回路を介して高電位系に伝達するのではなく、データシンボルに変換して、一のレベルシフト回路によって、高電位系に伝達するので、半導体デバイスの特性ばらつきによる誤動作を防止することができる。また、１ビットを一組のＨ，Ｌの符号の組み合わせとすることで符号間干渉を少なくすることができ、１ビットをＨレベルまたはＬレベルのいずれかで表すＮＲＺ符号に比べて信号成分帯域が広くなる。このため、半導体装置の高速動作が可能になる。
　また、本発明に係る半導体装置のパルス変調回路は、クロック入力によって内部状態が順に遷移する状態マシンと、前記データシンボルの立ち下がりタイミングを決定する第１のタイマー回路と、制御入力信号の立ち上がりを検知して、前記状態マシンの状態遷移タイミングを決定する第２のタイマー回路と、を有し、前記状態マシンは、前記第２のタイマー回路によって少なくとも第１の状態、第２の状態を順に遷移し、第１の状態のときはスタートビットを送出し、第２の状態のときは、セット信号またはリセット信号を表すデータビットを送出することを特徴とする。
　本発明では、ローサイド領域で制御入力信号を状態マシンを使ってデータシンボルへ変換し、ハイサイド領域では状態マシンを用いてこのデータシンボルを復調するので、dV/dtノイズなどの影響で発生するデータ誤りによる誤動作を抑制することができる。
　また、本発明に係る半導体装置は、さらに、ハイサイド領域の入力信号をローサイド領域の信号として信号レベルを下げて出力するレベルシフト回路を設け、双方向の信号伝達を実現可能なレベルシフト回路群を備えたことを特徴とする。これにより、ローサイド領域からハイサイド領域へ伝達した信号を、再びローサイド領域へ折り返して、照合チェックをするなどのエラー監視が可能になる。
　以上説明したように、本発明の半導体装置は、１つのレベルシフト回路で変復調によって高電位側スイッチング素子を制御するためのセット信号，リセット信号を伝達するので、dV/dtノイズなどの影響を低減すると共に２組のレベルシフト回路でシステムを構成する際のデバイスの特性ばらつきに起因する誤動作を防止することができる。また、従来は高電位側スイッチング素子を駆動するのに２つのレベルシフト回路を用いていたが、本発明の半導体装置では、１つのレベルシフト回路で高電位側スイッチング素子を駆動することができるので、費用を削減することができる。
本発明の一実施の形態による半導体装置（ハイサイド駆動回路１０）のブロック構成図である。 図１のパルス変調回路１１のブロック構成図である。 図２の詳細ブロック構成図である。 図１のパルス変調回路１１の動作タイムチャートである。 図２の状態マシン（FSM）２３ｂの状態遷移図である。 図３の第２のタイマー回路２６の回路構成図である。 図３の第１のタイマー回路２５の回路構成図である。 図６，図７に示すタイマー回路２５，２６のタイムチャートである。 図２のパルス変調回路の回路シミュレーション結果を示す図である。 図１のパルス復調回路１３のブロック構成図である。 図１０のパルス復調回路１３の動作タイムチャートである。 図１０のパルス復調回路１３の回路シミュレーション結果を示す図である。 図１のハイサイド駆動回路１０の入出力信号（Hdrv，HO）および変調信号（SIG）のタイムチャート（図１３（ａ））、および、従来方式のハイサイド駆動回路９０のタイムチャート（図１３（ｂ））である。 本発明の実施の形態によるパルス回数（３回）の場合のデータフォーマット（図１４（ａ）、および、最小パルス回数（２回）の場合のデータフォーマット（図１４（ｂ）である。 従来のハーフブリッジ回路のブロック構成図である。 図１５のハイサイド駆動回路９０のブロック構成図である。 図１６に示す従来のハイサイド駆動回路９０の動作タイムチャートである。
　次に、本発明の一実施例に係る半導体装置について、図面を参照しながら説明する。尚、以下に示す実施例は本発明の半導体装置における好適な具体例であり、技術的に好ましい種々の限定を付している場合もあるが、本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
（半導体装置の構成）
　図１に本発明の実施の形態による半導体装置の一実施例としてハイサイド駆動回路１０のブロック図を示す。図１６と同一要素には同一符号を付して説明を省略する。
　図１において、ハイサイド駆動回路１０は、低電位系の入力信号（Hdrv）のオン／オフタイミングで１つの出力端子から所定のパルスの変調信号（SIG）を発生するパルス変調回路１１と、パルス信号を高電位系にシフトする１つのレベルシフト回路１２と、シフト済みのパルス信号（SIGDRN）を復調してセット信号，リセット信号を発生するパルス復調回路１３と、セット信号，リセット信号を保持するラッチ回路９６と、ラッチ回路９６の出力をもとに高電位側スイッチング素子の駆動信号（HO）を出力するハイサイドドライバ９７とで構成されている。
　ハイサイドドライバ９７からの出力信号HOは、高電位側スイッチング素子XD1のゲート端子に入力され、高電位側スイッチング素子XD1をオン／オフする。
　一方、低電位側スイッチング素子XD2は、従来のローサイド駆動回路８０のローサイドドライバ８１によって、オン／オフされる。直列に接続された高電位側スイッチング素子XD1と低電位側スイッチング素子XD2は、外部電源PSに接続され、両スイッチの接続点P1から負荷L1の一端に接続される。負荷L1の他端は外部電源PSのアース側に接続されている。
　また、図１において、レベルシフト回路１２は、一端がNチャネル型MOSFET（HVN3）のドレインに接続された抵抗素子LSR3との直列回路で構成される。このレベルシフト回路１２は、抵抗素子LSR3の他端が二次側電位系の高電位側電源電位（Vb）に接続される。またMOSFET（HVN3）のソース端子は、一次側電位系および二次側電位系の低電位側電源電位（GND）に接続される。Nチャンネル型のMOSFET（HVN3）のゲート端子には、パルス変調回路１１から出力された変調信号（SIG）が入力され、抵抗素子LSR3とNチャンネル型のMOSFET（HVN3）の接続点P3からシフト済みのパルス信号（SIGDRN）が出力される。
　上述したように、本実施例によるハイサイド駆動回路１０は、抵抗素子とNチャンネル型のMOSFETで構成されるレベルシフト回路１２を1つ使用し、レベルシフト回路１２の入力端子（MOSFETのゲート端子）にパルス変調回路１１を接続し、レベルシフト回路１２の出力端子（接続点P3）にパルス復調回路１３を接続していることが特徴である。
　また、レベルシフト回路１２の出力端子である接続点P3とハイサイド側の基準電位（Vs）間には、接続点P3をカソード側にしてダイオードD3が接続される。このダイオードD3は、Vb-Vs間の電位を一定にする役割を担う。
（パルス変調回路の構成）
　図２にパルス変調回路１１のブロック構成図を示す。パルス変調回路１１は、変調開始のタイミングを検知する変化点検出回路２０と、状態遷移ロジック回路２３と、状態制御タイマー回路２４の主な３つの構成要素を有している。
　変化点検出回路２０は、制御入力信号（Hdrv）を２入力排他的論理和（EX-OR）回路２２の一方の入力端子に接続し、制御入力信号（Hdrv）を遅延回路（DELAY）２１を介して、排他的論理和回路２２の他方の入力端子に接続している。排他的論理和回路２２の出力端子すなわち変化点検出回路２０の出力端子は、状態遷移ロジック回路２３の入力端子に接続され、状態遷移ロジック回路２３からパルス信号（SIG）が出力されている。この状態遷移ロジック回路２３は、状態制御タイマー回路２４によって動作する。
　状態遷移ロジック回路２３は、図３に示すように入力クロック信号（CLK）によって状態が遷移する状態マシン（FSM）２３ｂと、状態マシン２３ｂの内部状態によってパルス信号を発生するパルス発生回路（SIGREG）２３ｃとを有している。なお、状態マシン２３ｂに使うクロック信号（CLK）は、変化点検出回路２０の出力信号である１ショットパルス信号（XCHG）と状態制御タイミングを決定する第２のタイマー回路２６の出力信号（UP2）との論理和条件により作られる。
（パルス変調回路の動作）
　図４に上記の構成を有するパルス変調回路１１の動作タイムチャートを示す。
パルス変調回路１１は、変化点検出回路２０によって制御入力信号（Hdrv）の立ち上がりエッジを検出し、1ショットパルス信号（XCHG）を生成する。このパルス信号により、状態遷移ロジック回路２３の状態マシン２３ｂが初期状態であるアイドル状態（IDLE）から次の状態（ST1）に変化する。パルス変調回路１１はタイマー回路を２つ備えており、第１のタイマー回路２５は、パルス変調回路１１の出力信号（SIG）の立ち下がりタイミングを決定し、第２のタイマー回路２６は、状態マシン２３ｂの状態遷移タイミングを決定する。
　本実施例では、状態マシン２３ｂの内部状態はアイドル状態（IDLE）を含め４つの状態があり、アイドル状態（IDLE）を除いた３つの状態（ST1／ST2／ST3）が変調するデータフォーマットのデータ数となる。本実施例のパルス変調回路１１では３つのデータを作り出す。
（状態マシンの状態遷移）
　図５に状態マシン（FSM）２３ｂの状態遷移図を示す。基本的には入力されるクロック信号の立ち上がりでIDLE→ST1→ST2→ST3→IDLEと順に遷移する。夫々の状態ST1，ST2，ST3ごとに、STATE1, STATE2, STATE3の各出力信号がアクティブとなる。また、遷移状態の間は、タイマー回路２５，２６を動作させるための信号であるEN（イネーブル）信号がアクティブとなる。
（状態制御タイマー回路２４の構成）
　本実施例のタイマー回路２４はＲＣ時定数を用いたタイマー回路を２つ利用している。第１のタイマー回路２５は、パルス変調回路１１で作られる変調パルスであるデータシンボルの立ち下がりタイミングの生成に用いられる。第２のタイマー回路２６は、制御入力信号の立ち上がりを検知して、２３ｂ状態マシンの状態遷移タイミングの決定に用いられる。
　図６に第２のタイマー回路２６の回路構成を示す。計時は抵抗２６ａとコンデンサ２６ｃで構成されるＲＣ回路で行われる。このタイマー回路２６は、状態マシン２３ｂの出力であるEN信号がＬレベルからＨベルへ変化することによりコンデンサ２６ｃの充電すなわち計時を開始する。所定の時間が経過して、バッファ２６ｅの入力電圧が閾値を超えるとバッファ２６ｅの出力がＬレベルからＨレベルに変化する。これによって、ＡＮＤ回路２６ｇから１ショットパルス信号が出力さる。すると、ＯＲ回路２６ｂを介してNチャネル型MOSFET２６ｄがオンし、コンデンサ２６ｃに充電されていた電荷を放電させる。第２のタイマー回路２６は、放電後、EN信号がＨレベルであれば、再計時と、規定時間での放電を繰り返す。第２のタイマー回路２６の制御期間中すなわちEN信号がＨレベルである間は、タイマー回路の計時が行われて状態マシン２３ｂの状態が遷移する。
　ＲＣ時定数の値は、ロ一サイドからハイサイドに信号が確実に伝達される時間を考慮して設定している。また、ＲＣ時定数×状態遷移数＋αは、制御入力信号Hdrvの最小パルス幅（tPW）以下となるように設定されている。ここで、αは、その他の制御に必要な時間マージンである。なお、EN信号のオン時間は、何パルスを生成するかによって予め決められる。
　図７に第１のタイマー回路２５の回路構成を示す。計時は抵抗２５ｃ，２５ｄとコンデンサ２５ｆで構成されるＲＣ回路で行う。バッファ２５ｈの閾値に達すると、1ショットパルス信号が生成され、タイマーリセットが行われる。第１のタイマー回路２５はパルス変調回路１１の出力（SIG）の立ち下がりタイミングを決定するため、第２のタイマー回路２６とは異なる制御を行っている。第２のタイマー回路２６はEN信号に従い、同一周期で計時を行っていた。しかし、第１のタイマー回路２５は最初の計時のみ、ＲＣ時定数が以降の周期の１／２倍となるように制御される。そのため、第１のタイマー回路２５には、制御用のラッチ回路２５ａが設けられている。
　第１のタイマー回路２５のＲＣ時定数回路の抵抗２５ｃ、２５ｄは、それぞれ第２のタイマー回路２６の抵抗２６ａの１／２の抵抗値となっている。また、第１のタイマー回路２５のＲＣ時定数回路のコンデンサ２５ｆの静電容量は、第２のタイマー回路２６のコンデンサ２６ｃの静電容量と同じである。
　第１のタイマー回路２５への入力信号（EN）がＬレベルのとき、ラッチ回路２５ａはセットされ、ラッチ回路２５ａの出力RCCHGはＨレベルとなる。このラッチ出力はＲＣ時定数回路の２直列の一方の抵抗素子２５ｃがMOSFET２５ｂによりショートするように働く。このため、ＲＣ時定数回路の抵抗値は、抵抗２５ｄの抵抗値のみとなる。すなわち、ＲＣ時定数回路の抵抗値は、２直列の合計抵抗値の１／２になる。一度、タイムアップすると、ラッチ回路２５ａの出力はリセットされ、ラッチ出力RCCHGはＬレベルとなる。すると、抵抗素子２５ｃに接続されたMOSFET２５ｂがオフ状態となる。このためＲＣ時定数回路の抵抗値は、出力RCCHGがＨレベルのときと比較して２倍の値にしている。これにより、以降のＲＣ時定数は第２のタイマー回路２６のＲＣ時定数と同じ状態で動作する。このため、タイマー計時時間の間隔は同じになる。
　図８に本実施例のタイマー回路２５，２６のタイムチャートを示す。第２のタイマー回路２６のコンデンサ２６ｃの充電電圧波形（TIMER2）は状態マシンの遷移時間の計時を行うため、本実施例では状態数に合せて３回ののこぎり波形となっている。また、第１のタイマー回路２５の出力信号（UP1）は、第２のタイマー回路２６の出力信号（UP2）よりも１／２周期早いタイミングでパルスが発生している。
（パルス変調回路１１のタイミングチャート）
　図９にパルス変調回路の回路シミュレーション結果を示す。制御入力信号HdrvがＬレベル→ＨレベルまたはＨレベル→Ｌレベルになると、パルス変調回路１１の出力信号SIGは3つの状態（ST1,ST2,ST3）を順に遷移して、夫々の状態ごとにパルスデータを出力する。本実施例の出力信号SIGのフォーマットはST1：スタートビット、ST2：データビット、ST3:完了ビットで構成されている。セット信号（SET）を示すデータビットはパルス無し、リセット信号（RESET）を示すデータビットはパルス有りで構成している。したがって、制御入力信号HdrvがＨレベルになったときは、出力信号SIGはパルス有り→無し→有りの構成を有するデータフォーマットとなる。また、制御入力信号HdrvがＬレベルになったときは、出力信号SIGはパルス有り→有り→有りの構成を有するデータフォーマットとなる。
（パルス復調回路のブロック構成）
　図１０はパルス復調回路１３のブロック構成を示す。復調用変化点検出回路３０と復調用状態遷移ロジック回路３１は、それぞれパルス変調回路１１の変化点検出回路２０と状態遷移ロジック回路２３に対応している。また、復調用状態遷移ロジック回路３１の状態マシン（FSM）１３ｆと状態制御タイマー回路（TIMER）１３ｇは、それぞれ状態遷移ロジック回路２３の状態マシン（FSM）２３ｂ，状態制御タイマー回路２４と同じ機能である。
　さらに、パルス復調回路１３では、データビット検出用ロジック回路３２を追加している。なお、復調用変化点検出回路３０は、アイドル状態（IDLE）のときのみに、負論理信号であるシフト済み出力信号（SIGDRN）の変化点を検出して、１ショットパルス信号（XCHG）を出力する。
　データビット検出用ロジック回路３２において、ラッチ回路１３ｋは、状態ST2においてシフト済み出力信号（SIGDRN）が正のときにタイマー出力信号（UP1）によってセットされる。そして、ラッチ回路１３ｒは、ラッチ回路１３ｋがオンになった次のタイマー出力信号（UP1）の出力タイミングでオンになる。その後、ラッチ回路１３ｒはタイマー出力信号（UP2）の出力タイミングでオフになる。これにより、ラッチ回路１３ｒから１ショットのセット信号（Ｓ）が出力される。
　また、ラッチ回路１３ｍは、状態ST2においてシフト済み出力信号（SIGDRN）が負のときにタイマー出力信号（UP1）によってセットされる。そして、ラッチ回路１３ｓは、ラッチ回路１３ｍがオンになった次のタイマー出力信号（UP1）の出力タイミングでオンになる。その後、ラッチ回路１３ｓは、タイマー出力信号（UP2）の出力タイミングでオフになる。これにより、ラッチ回路１３ｓから１ショットのリセット信号（Ｒ）が出力される。
（パルス復調回路の動作）
　図１１にパルス復調回路１３の動作タイムチャートを示す。レベルシフト回路１２から出力されたシフト済み出力信号（SIGDRN）がパルス復調回路１３への入力信号になっている。このシフト済み出力信号（SIGDRN）は、パルス変調回路１１の出力信号（SIG）に対して論理が反転している。
　パルス復調回路１３は、最初の状態（IDLE状態）において、シフト済み出力信号（SIGDRN）の立ち下がりを検出することにより、復調開始を識別する１ショットパルス信号（XCHG）を出力する。
　パルス復調回路１３の状態マシン（FSM）１３ｆおよび状態制御タイマー回路１３ｇは、パルス変調回路１１の状態マシン（FSM）２３ｂおよび状態制御タイマー回路２４と同様の機能を有している。また、各状態制御タイマー回路１３ｇ，２４の時定数も同じである。
　したがって、この１ショットパルス信号（XCHG）の発生により、状態マシン（FSM）１３ｆのEN信号が一定時間オンになる。そして、EN信号がオンの間、状態制御タイマー回路１３ｇの有する２つのタイマー回路（第１のタイマー回路および第２のタイマー回路）が動作する。これにより、１ショットパルス信号（XCHG）の発生時点から、変調時と同じ時間間隔で状態制御タイマー回路１３ｇの出力信号（UP1,UP2）がそれぞれ出力される。
　ここで、状態制御タイマー回路１３ｇの出力信号（UP2）は状態マシン（FSM）１３ｆの状態遷移のためのパルス信号である。また、状態制御タイマー回路１３ｇの出力信号（UP1）はST2状態のときのデータビット（SIGDRN）をラッチするためのパルス信号である。
　パルス復調回路１３の出力信号であるセット信号（S）とリセット信号（R）は、タイマー出力信号（UP1）によりラッチされたデータビット（SET_READY,RESET_READY）を次のタイマー出力信号（UP1）で取り込むことによって生成される。ラッチ出力（LTO）は、このセット信号（S）／リセット信号（R）のパルス信号をラッチ回路９６でラッチすることによって得られる。
　以上の処理により復調処理が完了する。LTO信号はハイサイドドライバ９７を経て、高電位側スイッチング素子XD1のゲートに入力されるHO出力となる。
　図１２にパルス復調回路１３の回路シミュレーション結果を示す。SIGDRN信号の３つのパルスをもとに、LTO信号が復調されている。
　以上の説明の如く、本発明の実施の形態によるハイサイド駆動回路の特徴は、１つのレベルシフト回路のみを使用し、低電位側のパルス発生回路に代えてパルス変調回路を設け、高電位側のラッチ回路前段に復調機能を追加したことである。
　図１の構成によるハイサイド駆動回路１０の入出力信号（Hdrv，HO）および変調信号（SIG）のタイムチャートを図１３（ａ）に示す。また、図１３（ｂ）には比較のために従来方式のタイムチャートを示す。
　本発明では図１３（ａ）に示すように、制御入力信号Hdrvの最小パルス幅（tPW）が決まっており、その最小パルス幅（tPW）の時間内にローサイド側からハイサイド側に少なくとも２回以上のパルス信号の伝達を行うことが特徴となる。
　本実施例によるパルス回数（３回）のパルス信号のデータフォーマット、最小パルス回数（２回）のパルス信号のデータフォーマットをそれぞれ図１４（ａ）（ｂ）に示す。変調側で生成するデータの最初のパルス信号はスタートビットを示し、必ずパルス信号を出力する。このパルス信号により、復調側でデータ信号の開始を認識する。２回目のデータはデータビットを表す。２値データの値により、パルスの有無を決める。この２値データはセット信号、リセット信号を表すのに利用し、例えばセット状態はパルス有り、リセット状態はパルス無しを表す。このように、本発明では、最小２パルスで変復調を行うことが可能であり、変復調に用いるデータフォーマットを１：スタートビット、２：データビットのみとし、状態遷移ロジック（FSM）の状態をIDLE状態を含めて３状態にすることで、変復調を行うことが可能となる。
　一方、本発明が適用可能なパルス数の最小値は２である。また、本発明は、制御入力信号Hdrvの最小パルス幅（tPW）が予め決められていて、その最小パルス幅（tPW）の時間内にローサイド側からハイサイド側に少なくとも２回のパルス信号の伝達が行えることが前提条件となっている。本発明に係る半導体装置であるハイサイド駆動回路は、この前提条件の範囲内であれば複数回数のパルスを用いてデータの変復調を行うことができる。この場合、誤パルスを識別するために簡易的なパリティビットの追加や、誤パルスを訂正するための誤り訂正符号などを付加することも可能である。また、データビット長を増やすことで、誤り訂正や、セット信号／リセット信号以外の情報伝達が可能になる。例えば、図６，図７のＲＣ時定数を温度情報に基づいて微調整するという温度変動に対する遅延保証機能などを設けることも可能になる。
　以上、本発明の実施の形態によれば、１つのレベルシフト回路で高電位側スイッチング素子を駆動することができるので、費用を削減することができる。また、本発明の実施の形態では、１つのレベルシフト回路で変復調によって高電位側スイッチング素子を制御するためのセット信号，リセット信号を伝達するので、dV/dtノイズなどの影響を低減すると共に、２組のレベルシフト回路でシステムを構成する際のデバイスの特性ばらつきに起因する誤動作を防止することができる。
　本実施例ではローサイドからハイサイドへのレベルアップ方向の信号伝達を行うレベルアップ回路群に関して説明した。ハイサイドからローサイドヘのレベルダウン方向の信号伝達を行うレベルダウン回路群に関しても変復調回路をハイサイドとローサイドで入れ替えることにより実現することができる。
　また、本発明の半導体装置は、レベルアップ回路群とレベルダウン回路群をそれぞれ設けることで、双方向の信号伝達を行うことが可能である。例えばレベルダウン回路群により、ハイサイドの出力（HO）で駆動する高電位側スイッチング素子XD1の過電流検出や、過熱検出結果をローサイドに伝えることができる。
１０・・・ハイサイド駆動回路（半導体装置）
１１・・・パルス変調回路
１２，９３，９４・・・レベルシフト回路
１３・・・パルス復調回路
２０・・・変化点検出回路
２２・・・排他的論理和回路
２３・・・状態遷移ロジック回路
２３ａ、２６ｂ・・・ＯＲ回路
２３ｂ・・・状態マシン
２３ｃ・・・パルス発生回路
２４・・・状態制御タイマー回路
２５，２６・・・タイマー回路
１３ｋ，１３ｍ，１３ｒ，１３ｓ，２５ａ，９６・・・ラッチ回路
２５ｂ，２６ｄ・・・MOSFET
２５ｃ，２５ｄ，２６ａ・・・抵抗
２５ｆ，２６ｃ・・・コンデンサ
２５ｈ，２６ｅ・・・バッファ
２５ｉ・・・遅延回路
２５ｊ，２６ｇ・・・ＡＮＤ回路
３０・・・復調用変化点検出回路
３１・・・復調用状態遷移ロジック回路
３２・・・データビット検出用ロジック回路
６０・・・出力回路
７０・・・入力バッファ＆保護回路
８０・・・ローサイド駆動回路
８１・・・ローサイドドライバ
９０・・・従来のハイサイド駆動回路
９１・・・パルス発生回路
９２・・・制御信号出力回路
９５・・・ラッチ誤動作保護回路
９７・・・ハイサイドドライバ
Ｄ１～Ｄ３・・・ダイオード
LSR1～LSR3・・・抵抗素子
PS・・・外部電源
XD1，XD2・・・スイッチング素子

Claims (3)

  1. 　直列に接続され、高電位の主電源電位と低電位の主電源電位の間に介挿された高電位側スイッチング素子と低電位側スイッチング素子のうち、高電位側スイッチング素子の駆動制御を行う半導体装置であって、
    　低電圧の電位系で動作するローサイド領域の入力信号を高電圧の電位系で動作するハイサイド領域の信号として信号レベルを上げて出力する１つのレベルシフト回路と、
    　ローサイド領域で動作し、１ビットを一組のＨ，Ｌの符号の組み合わせとしたとき、２ビット以上から成り、セット信号またはリセット信号を表すデータシンボルを生成し、前記レベルシフト回路の入力信号として出力するパルス変調回路と、
    　ハイサイド領域で動作し、前記レベルシフト回路から出力されたデータシンボルを復調し、レベルシフト済みのセット信号またはリセット信号を生成するパルス復調回路と、
    　前記パルス復調回路から出力されたレベルシフト済みのセット信号／リセット信号をもとに前記高電位側スイッチング素子の導通／非導通を制御する制御回路と、
    　を備えたことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記パルス変調回路は、
    　クロック入力によって内部状態が順に遷移する状態マシンと、
    　前記データシンボルの立ち下がりタイミングを決定する第１のタイマー回路と、
    　制御入力信号の立ち上がりを検知して、前記状態マシンの状態遷移タイミングを決定する第２のタイマー回路と
    を有し、
    　前記状態マシンは、前記第２のタイマー回路によって少なくとも第１の状態、第２の状態を順に遷移し、第１の状態のときはスタートビットを送出し、第２の状態のときは、セット信号またはリセット信号を表すデータビットを送出することを特徴とする半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　さらに、ハイサイド領域の入力信号をローサイド領域の信号として信号レベルを下げて出力するレベルシフト回路を設け、双方向の信号伝達を実現可能なレベルシフト回路群を備えたことを特徴とする半導体装置。
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