WO2013161425A1 - 情報処理装置、情報処理方法及びプログラム - Google Patents

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WO2013161425A1
WO2013161425A1 PCT/JP2013/057225 JP2013057225W WO2013161425A1 WO 2013161425 A1 WO2013161425 A1 WO 2013161425A1 JP 2013057225 W JP2013057225 W JP 2013057225W WO 2013161425 A1 WO2013161425 A1 WO 2013161425A1
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power supply
power
information processing
turned
memory
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増田　健
敏正 土田
今井　隆浩
義幸 田中
清隆 赤坂
健一 大西
徳文 吉田
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Sony Corp
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present disclosure relates to an information processing apparatus, an information processing method, and a program.
  • Patent Document 1 describes a technique that enables a timer Wake when EC is turned off at S4 / S5.
  • Patent Document 2 describes a method for reducing the amount of read / write data in hibernation performed by BIOS.
  • a processor that controls a system of an information processing device, a power control unit that performs control of power supply to the system, and is turned off during standby when the power of the processor is turned off.
  • an information processing apparatus including a memory that stores information during standby and a power supply unit that performs power supply to the memory during standby.
  • the power supply unit may be constituted by a GPIO expander.
  • the power supply unit may be configured by a latch circuit.
  • the power supply control unit includes a region that operates in a first power supply system and a region that operates in a second power supply system, and a region that operates in the second power supply system in a standby state is turned off,
  • the power supply unit may operate with the first power supply system during standby.
  • the power of the power control unit that performs control of power supply to the system of the information processing apparatus is turned off during standby when the power of the processor that controls the system is turned off;
  • a method for controlling information processing wherein a power supply unit provided separately from the power supply control unit performs power supply to a memory storing information during standby.
  • means for turning off the power supply of the power supply control unit that performs control of power supply to the system of the information processing apparatus at the time of standby when the power supply of the processor that controls the system is turned off, the standby
  • a program for causing a computer to function as a means for a power supply unit provided separately from the power supply control unit to execute power supply to a memory storing information is provided.
  • 17 is a schematic diagram illustrating an example in which a hardware (HW) switch 150 is provided instead of the dedicated circuit in FIG. 16.
  • 15 is a schematic diagram showing an example in which another device (Any Devices) 160 is provided instead of the memory 109 in FIG.
  • It is a schematic diagram which shows the structure applied to applications other than power supply control. It is a schematic diagram which shows the mounting specification of each state in 3rd Embodiment. It is a schematic diagram which shows the discharge characteristic at the time of S3 and S0. It is a characteristic view which shows the threshold value of LBH. It is a characteristic view which shows timer hibernation. It is a flowchart which shows the process of LBH. It is a flowchart which shows a process of Timer
  • FIG. 11 is a characteristic diagram illustrating load-capacity characteristics of an information processing apparatus having a low capacity and a high performance. It is a flowchart which shows the process of a hybrid sleep function. It is a flowchart which shows a process of a battery sleep disable. It is a block diagram which shows the process of 3rd Embodiment. It is a block diagram which shows the process of 3rd Embodiment. It is a block diagram which shows the process of 3rd Embodiment. It is a block diagram which shows the process of 3rd Embodiment. It is a block diagram which shows the process of 3rd Embodiment. It is a block diagram which shows the process of 3rd Embodiment.
  • the mobile device is set in a standby state when the user does not use it, and is configured to immediately return from the standby state when the user wants to use the device.
  • FIG. 1 is a schematic diagram showing a configuration of a general PC 100.
  • a PC 200 includes a processor (CPU (Central Processing Unit)) 202, a chip set 204, an EC (Embedded Controller) 206, a memory (DRAM) 209, an LCD (Liquid Crystal Display), a liquid crystal display device, 1, a storage device 220 such as an HDD (Hard Disk Drive), and a battery 222.
  • CPU Central Processing Unit
  • EC embedded Controller
  • DRAM Memory
  • LCD Liquid Crystal Display
  • HDD Hard Disk Drive
  • the chip set 204 is a chip that manages the exchange of data between the CPU 202 and various devices such as the storage device 220 and the LCD within the information processing apparatus 200.
  • the chipset 204 includes a north bridge 208 and a south bridge 210.
  • the north bridge 208 includes a memory controller 212 that controls the memory 209.
  • the south bridge 210 includes an RTC (Real Time Clock) 214 that is a chip dedicated to timekeeping. Unlike the chips on other motherboards, the RTC 214 operates by receiving power from the built-in battery while the power is turned off (received from an external power source while the power is on).
  • the OS (operating system) obtains the date and time from the RTC 214 at the time of startup, and thereafter, the OS measures the time independently.
  • the EC 206 executes power supply control of the PC 200, and is configured by, for example, an LSI (Large Scale Integration Circuit).
  • Suspend is also referred to as S3 (state) in the ACPI (Advanced Configuration and Power Interface) standard. Suspend is also referred to as standby or sleep. Suspend holds the data in memory 209 while This is a standby state in which the power consumption of the entire system can be reduced and the operating state can be quickly restored by turning off or stopping devices such as the processor 202, the storage device 220, and the LCD. In the suspend mode, the memory 209 holds data in a state where the OS is activated. Therefore, when the OS is restored, the OS is not restarted and returns to the state before the suspension.
  • S3 state
  • ACPI Advanced Configuration and Power Interface
  • Self refresh is a mode in which the clock is deactivated to reduce the power consumption of the device and the refresh operation is automatically executed using an internal refresh counter. Self-refreshing is effective when data must be retained but the device is not accessed for a long time.
  • the power consumption is relatively large compared to the state where the entire system is turned off (S5 of the ACPI standard). Further, in the suspend mode, when the power supply is cut off, such as when a power failure occurs or when the remaining battery level is exhausted, the data in the memory 209 is lost and the data cannot be restored.
  • Hibernation (S4, also called hibernation)>
  • the hibernation function saves (saves) the contents of the memory 209 in the storage device 220 such as an HDD immediately before turning off the power of the system, restores the contents of the memory 209 with the contents saved in the storage device 220 at the next startup, and returns. It is. Hibernation is also referred to as S4 in the ACPI standard.
  • Hibernation has the advantage that it consumes less power than suspend because the system power can be completely turned off.
  • hibernation since the contents of the memory 209 are saved and restored in the storage device 220, a relatively long time is required for transition and restoration.
  • Patent Document 2 describes a method for reducing the amount of read / write data in hibernation performed by the BIOS.
  • InstantOn is an OS that is prepared separately from a normal OS that can use all the functions of the system and that starts up in a short time with limited functions.
  • a normal OS or InstantOn is selected as an OS to be started according to a user instruction.
  • the EC 206 is responsible for managing the power state of the system.
  • the state where the EC 206 is turned off (OFF) corresponds to the ACPI standard S5 and is a state where the entire system is turned off.
  • suspend (S3, standby) is different from power off (S5), and it is necessary to maintain power supply to the memory 209 of the system. For this reason, in the case of the general PC 200 shown in FIG. 1, the EC 206 cannot be turned off during the suspension.
  • Hybrid Sleep A combination of S3 (standby) and hibernation, and a hibernation image (Hib Image) is created on the storage device 220 simultaneously with the transition to standby. Although the transition time for creating a hibernation image is longer than that for the standby mode, the transition to the standby mode is fast, so the return to S0 is quick. Further, unlike standby, even if the power is lost, it is possible to recover from the hibernation image on the storage device 220. In addition, Hybrid Sleep is introduced as a function of Windows (registered trademark) Vista.
  • the PC 200 realizes the return from the standby state by using solutions such as suspend, hibernation, and InstantOn.
  • solutions such as suspend, hibernation, and InstantOn.
  • the EC 206 cannot be turned off in the suspend state, there is a problem that power consumption increases.
  • hibernation there is a problem that a relatively long time is required for transition / return time.
  • each embodiment will be described focusing on an embodiment related to reducing power consumption of the entire system during suspension and an embodiment related to reducing transition time in hibernation.
  • the first embodiment relates to a technique for turning off an EC power supply in order to reduce power during suspend (standby). By turning off the EC power supply, power during standby can be greatly reduced. Power supply to the memory is controlled by GPIO Use the Expander. It is possible to maintain the output level of the suspended memory by collecting the signals that need to be controlled in the GPIO Expander and supplying only the power of the GPIO Expander.
  • FIG. 2 is a schematic diagram illustrating the overall configuration of the information processing apparatus 100 according to each embodiment described below.
  • An example of the information processing apparatus 100 is a notebook personal computer (PC), but is not limited to this.
  • the information processing apparatus 100 includes a processor 102, a chip set (PCH: platform controller hub) 104, an EC 106, a memory 109, a GPIO expander IC (GPIO Expander) 110, a charge control IC 112, and a USB port. 114, a storage device (SSD or HDD or the like) 116, an access LED 118, and a BIOS ROM 119.
  • the information processing apparatus 100 includes a keyboard 120, a battery 122, a power button 124, and a power LED 126.
  • the chipset 104 is not composed of the north bridge 208 and the south bridge 210, and the processor 102 includes the function of the north bridge 208. Yes. That is, the north bridge 208 in FIG. 1 is integrated with the processor 102. For this reason, the processor 102 includes a memory controller 110 that controls the memory 109.
  • the chip set 104 is mainly composed of the south bridge 210 of FIG.
  • the chip set 104 includes an RTC (Real Time Clock) 114 that is a chip dedicated to timing.
  • the EC 106 includes an alarm timer 107.
  • FIG. 3 is a schematic diagram illustrating a specific configuration of the information processing apparatus 100 according to the first embodiment.
  • FIG. 3 mainly shows the memory 109 and the components that supply power to the memory 109.
  • the EC 106 is operated by two power supply systems (VCC1 / VCC2).
  • the GPIO Expander 110 uses a power supply corresponding to the power supply VCC1 of the EC 106.
  • the output levels of the two signals (MEMORY_ON / RST_ON) supplied to the memory 109 are kept.
  • MEMORY_ON is a signal for controlling the power source of the memory 109
  • RST_ON / EC_ON is a signal for controlling a reset signal of the memory 109.
  • These signals are the VCC1 operating part of EC106 or GPIO. Supplied from the Expander 110.
  • the power supply VCC2 of the EC 106 is turned off in the suspend (S3). As a result, most of the functions of the EC 106 are turned off. On the other hand, the power supply VCC1 of the EC 106 is not turned off even in the suspend state, and the power is supplied to the GPIO Expander 110 even in the suspend state.
  • the GPIO Expander 110 is turned on, and a signal to the memory 109 can be continuously sent.
  • power consumption can be significantly reduced.
  • the power supply VCC1 is provided in the EC 106, but the power supply VCC1 may be provided separately from the EC 106. As a result, the EC 106 can be completely turned off during the suspend.
  • the power supply of the EC 106 that executes control of power supply to the system is turned off during standby when the power of the processor 102 that controls the system is turned off, and separately from the EC 106 during standby.
  • the provided GPIO Expander 110 executes power supply to the memory 109 that stores information.
  • the configuration for realizing this processing can be configured by hardware (circuit) or a central processing unit such as a CPU and a program for causing this to function.
  • FIG. 4 is a schematic diagram illustrating another example of a specific configuration of the information processing apparatus 100 according to the first embodiment.
  • an external latch circuit 130 is provided instead of the GPIO Expander 110.
  • the external latch circuit 130 uses a power supply corresponding to the power supply VCC1 of the EC 106 in the suspend state.
  • the power supply VCC2 of the EC 106 can be turned off during the suspend similarly to the configuration shown in FIG. 3, so that the power consumption in the suspend can be greatly reduced.
  • FIG. 5 is a schematic diagram for explaining an example of the effect of the first embodiment.
  • the power consumption of the EC 206 at the time of suspend is 200 [mW]
  • the EC 106 at the time of suspend is The power consumption can be reduced to 0 [mW]. Therefore, the power consumption of the entire information processing apparatus 100 ((Total)) can be reduced to 200 [mW], and 100 [mW] with respect to the total power consumption (300 [mW]) of the PC 200 in FIG.
  • the usable period of the battery 122 after charging can be set to 15 days, which is 1.5 times longer than the 10 days of the PC 200 in FIG. Become.
  • the signals for maintaining the memory 109 at the time of suspend are collected in the GPIO Expander 110, and the power of the EC 106 is turned off at the time of suspend. Can be greatly reduced. Thereby, the holding period of the battery 122 can be extended significantly.
  • Second Embodiment 3.1 Operation of Second Embodiment
  • the second embodiment relates to a technology that realizes the startup time with high accuracy when the EC and the chipset are powered off during suspension.
  • the chipset 104 includes an RTC (Real Time Clock) 114.
  • RTC Real Time Clock
  • PCH chipset
  • Resume power supply the function of the RTC 114 provided in the chipset 104 cannot be used. That is, power consumption can be reduced by turning off the power of the chipset 104, but there is a demerit that sacrifices the function of the RTC 214.
  • the EC 106 needs to be turned on (ON). If the EC 106 is turned off, power management cannot be performed. However, if the EC 106 is turned on, the power consumption increases.
  • the information processing apparatus 100 has an RTC Wake function.
  • the RTC Wake is a function that the chipset 104 starts itself at a predetermined time.
  • the RTC Wake function is set by a user instruction or OS and enabled by the BIOS.
  • the processor 102 can be turned on only for a necessary period.
  • the power of the chipset 104 needs to be turned on.
  • the BIOS is a group of programs for controlling peripheral devices such as the EC 106 and the storage device 116 connected to the processor 102 and the chipset 104.
  • the basic input / output unit for these devices is used for the OS and application software. To provide.
  • the BIOS is stored in the BIOS ROM 119.
  • the RTC is executed by the OS.
  • the same setting is made for the EC 106 by the BIOS.
  • the EC 106 turns on the power of the chipset 104 a predetermined time before the date and time set by the RTC wake (for example, several seconds before).
  • the RTC A wake interrupt occurs and the system starts up. According to such a configuration, the EC 106 and the chip set 104 can be turned on only when necessary, and the power consumption can be significantly reduced.
  • FIG. 6 is a schematic diagram showing signals exchanged between the processor (CPU) 102, the chipset 104, and the EC 106, and the power on / off state.
  • a region with a dot indicates a state where the power is off (OFF)
  • a region without a dot indicates a state where the power is on (ON).
  • the chip set 104 has the RTC 114.
  • the EC 106 also has a unique timer 107.
  • RTC on chipset 104 When Wake is set, in the chipset 104, an RTC wake interrupt occurs at the set date and time, the power is turned on to the processor 102, and the system is activated.
  • the BIOS 103 operating on the processor 102 is Information about the date and time of activation by Wake (Wake) is acquired from the chipset 104.
  • the BIOS 103 activates the EC 106 based on the information acquired from the chipset 104 (RTC). (date and time similar to wake) is set.
  • the EC 106 sets its own timer 107 (Alarm Timer) so as to start up a predetermined time before the set date and time.
  • the predetermined time depends on the accuracy of the timer 107 of the EC 106, and the RTC Depending on the margin until the wake is activated, the EC 106 is set to a time when the activation of the EC 106 can surely precede the RTC Wake.
  • the predetermined time is set to an arbitrary value such as 1 second, 5 seconds, 1 minute, and 5 minutes.
  • the EC 106 is activated based on the time set in the timer 107 several seconds before the date and time when the chip set 104 should be restored by Wake. This is because, as described above, when the RTC Wake date / time is set, the timer 107 of the EC 106 is set to start slightly before the set date / time.
  • the restored EC 106 supplies power to the chip set 104.
  • the RTC Wake time set in the RTC 114 has not been reached, and the timer of the RTC 114 has not expired.
  • the RTC is electrically The environment where wake is possible is prepared.
  • EC106 is RTC It operates only to create an environment where wake can be realized, and after powering on the chipset 104, the system is automatically activated by RTC wake and reaches S0. For this reason, in this embodiment, the actual RTC The system transitions to S0 by the wake mechanism and starts up (Wake). Therefore, compared with the case where the EC 106 as described in Patent Document 1 is used as a substitute for the RTC 114, it is possible to start up accurately with respect to the time of the RTC 114 (system time).
  • the EC 106 is started sufficiently early so that the system is accurately started according to the time of the RTC 114. can do. Therefore, for example, even when performing TV recording, recording can be performed accurately in accordance with the time of the TV program based on the time of the RTC 114. In addition, it becomes easy to notify that the RTC 114 has returned (Resume) in terms of OS or BIOS. Therefore, an operation intended at the time intended by the user is possible.
  • the user can If a wake is intended, a wake operation using the RTC 114 can be performed correctly. Accordingly, it is possible to support RTC wake by the RTC 114, and it is not necessary to emulate the RTC wake using a device other than the RTC 114 such as the EC 106. Therefore, it is possible to further improve the accuracy of the system startup time.
  • RTC Since startup is performed by wake, an error in startup time when viewed from the OS can be suppressed. In addition, it is possible to easily detect that the OS has performed an RTC wake.
  • the EC 106 manages the power supply of the main memory 109.
  • the EC 106 has its own alarm timer (Alarm).
  • the date and time when the power of the memory 109 is turned off is set in (Timer). At this time, it is recorded that the memory power is turned off at the next startup.
  • the power of the processor 102 and the EC 106 is turned off while the power of the memory 109 is on.
  • the EC 106 performs a power management operation of the main memory.
  • EC106 has its own alarm timer (Alarm Since the date and time for turning off the power of the memory 109 is set in (Timer), the EC 106 turns off the power of the main memory 109 after its own power is turned on.
  • FIG. 15 is a schematic diagram showing the configuration of the processor 102, the chip set (PCH) 104, the EC 106, and the memory 109. Power is supplied to each of the chip set 104 and the RTC 114. PCH Power is supplied to the chipset 104, and RTC Power is supplied to the RTC 114. Further, power is supplied to each of the EC 106 and the timer 107. EC power is supplied to the EC 106, and BAT Power is supplied to the timer 107. The processor 102 is supplied with power (CPU power).
  • the power sources of the timer 107, the RTC 114, the chipset 104, the processor 102, the EC 106, and the memory 109 are separated so that they can be controlled.
  • the power supply other than the RTC 114 and the timer 107 is configured to be capable of ON / OFF control by the EC 106. According to the configuration shown in FIG. 15, the timer 107 can be operated even when the EC 106 is not activated. Further, the RTC 114 can be operated even when the chipset 104 is not activated.
  • FIG. 16 is a schematic diagram showing a modification of the configuration of FIG.
  • the timer 107 is built in the EC 106.
  • a dedicated circuit 140 having the same function as the timer 107 may be provided outside.
  • the dedicated circuit 140 generates an interrupt signal for a startup request (Wake UP Request) to the EC 106.
  • FIG. 17 shows an example in which a hardware (HW) switch 150 is provided instead of the dedicated circuit 140 shown in FIG.
  • the EC 106 can be activated by a trigger other than the timer 107.
  • the HW switch 150 when the HW switch 150 generates an activation request interrupt signal, the EC 106 is turned on, and the power management of the device can be performed.
  • FIG. 18 is a schematic diagram illustrating an example in which another device (Any Devices) 160 is provided in place of the memory 109 in FIG.
  • any device capable of controlling power in the EC 106 can control power with the same configuration.
  • FIG. 19 is a schematic diagram showing a configuration applied to applications other than power supply control.
  • the device 170 is controlled by the EC 106 other than the power control.
  • the EC 106 can be powered off (OFF) while the device 170 is not controlled. In this way, even when performing control other than power control, it is possible to reduce power consumption by turning on the EC 106 only when necessary.
  • Third Embodiment 4.1 Overview of USB Charging Next, a third embodiment of the present disclosure will be described.
  • the third embodiment relates to a technology for connecting the information processing apparatus 100 and another apparatus and charging the other apparatus.
  • USB charging will be described as an example.
  • USB Charge is specified in Battery Charging Specification (hereinafter referred to as BCS), which is a quick charging standard using BUS Power formulated by USB-IF.
  • BCS Battery Charging Specification
  • the latest version of BCS is Ver.:Revision 1.2 (2010/12/7 release).
  • the conventional USB BUS power can only supply power up to 500 [mA] (900 [mA] for USB 3.0) at a voltage of 5 [V] ⁇ 5%. ] Power can be supplied up to 1.5 [A] at a voltage of ⁇ 5%.
  • USB Charge port The definition of the USB Charge port will be described.
  • the BCS defines the following three types of ports. 1. SDP: Standard Downstream Port It is a normal USB port, can communicate with other devices, and can supply up to VBUS 500 [mA]. 2. DCP: Dedicated Charging Port MAX 1.5 [A] can be supplied from VBUS. Communication is not possible. 3. CDP: Charging Downstream Port MAX 1.5 [A] can be supplied from VBUS and communication is possible.
  • the device connected to the information processing apparatus 100 and charged by USB is a device such as a smartphone or a digital camera. Some devices automatically pull VBUS even during S3.
  • FIG. 20 is a schematic diagram illustrating an example of mounting specifications of each state in the information processing apparatus 100 according to the present embodiment.
  • default Default
  • two types of Charge A mode is assumed.
  • Default is a setting at the time of shipment, which is the same setting as a normal USB Port, and S0 and S3 are SDP.
  • S0 is CDP and DCP is a state other than S0 with respect to the default. Therefore, rapid charging is possible in all states.
  • the remaining amount of the battery 122 may be empty when the information processing apparatus 100 is not connected to an AC power source. In particular, if the remaining amount of the battery 122 becomes empty while data is being written to the storage device 116 by hibernation, the data may be lost.
  • the occurrence of data lost (Data) Lost) is suppressed by temporarily stopping the USB charge under a predetermined condition.
  • LBH low battery hibernation
  • Timer Hibernation timer hibernation
  • FIG. 21 is a schematic diagram showing the discharge characteristics at S3 and S0.
  • FIG. 22 is a characteristic diagram showing the threshold value of LBH. As shown in FIG. 21, since the discharge characteristic at S3 and the discharge characteristic at S0 are different, different threshold values are set at S3 and S0 in consideration of this.
  • the S0 LBH threshold is 5% of the remaining battery power. If the LBH threshold value of S3 is set to 30% and the transition is made to S3 in the state where the remaining battery level is 25% in S0, LBH is executed, so the transition is made to S4.
  • the amount of power consumed during USB charging is larger than that of normal USB communication, and in LBH, the battery 122 may become empty during the creation of the Hib Image. In this case, data loss occurs.
  • FIG. 23 is a characteristic diagram showing timer hibernation, where the vertical axis indicates the remaining battery level and the horizontal axis indicates time.
  • the process starts (wakes) at S0, writes an image to the storage device 116, and then transitions to S4.
  • timer hibernation there is a possibility that the remaining amount of the battery 122 may be emptied during the timer period of 1 hour. Also, in timer hibernation, it must be started once at S0 in order to create a Hib Image. For this reason, it takes much more time for image creation than for low battery hibernation, and the possibility that the battery will be emptied becomes higher.
  • FIG. 24 is a flowchart showing LBH processing.
  • FIG. 24 shows an example in which LBH is activated during S0.
  • step S12 if the remaining battery level is 5% or less, the process proceeds to step S14 and Hib Image is created and the process proceeds from S0 to S4.
  • the power consumption of USB Char is large, and during USB charging, power is consumed even at steps S12 and S14.
  • the battery 116 may be emptied during image creation.
  • FIG. 25 is a flowchart showing the processing of Timer Hib.
  • Timer Hib is activated only during S3.
  • step S22 a transition is made from S0 to S3, and the timer of the RTC 114 starts.
  • step S24 it is determined whether or not the timer has exceeded 1 hour. If the timer has exceeded 1 hour, the process proceeds from S3 to S0 in step S26. If the timer is less than 1 hour, the process returns to step S24.
  • step S28 Hib Image is created and the process proceeds from S0 to S4.
  • it is necessary to start (wake) once in S0 in order to create the Hib Image it takes more time than the LBH to create the Image, and the battery 122 is more likely to be emptied.
  • FIG. 26 is a characteristic diagram showing the temporary stop mechanism, in which the vertical axis indicates the remaining capacity of the battery 122 and the horizontal axis indicates time.
  • the temporary stop mechanism temporarily stops the power supply by USB charging when the remaining battery level becomes 30% during USB charging in S3 (characteristic 1).
  • time t2 When a predetermined time elapses after the power supply is stopped, at time t2, Timer Hib is activated.
  • the characteristic 2 in FIG. 26 indicates that one hour elapses after the transition to S3 when the USB charging is not performed in S0, and the Timer at time t2 The case where Hib is activated is shown.
  • Characteristic 3 shows a case where the capacity of the battery 122 becomes 5% or less during USB charging at S0. In this case, LBH is activated at time t1.
  • the temporary stop condition is during DC drive, during S3, and the remaining battery capacity is 30% And below. Therefore, in the characteristics 2 and 3 in FIG.
  • FIG. 27 is a flowchart showing the temporary stop mechanism.
  • the configuration for realizing this processing can be configured by hardware (circuit) or a central processing unit such as a CPU and a program for causing this to function.
  • step S30 USB charging is enabled in the S0 state.
  • step S32 it is determined whether the drive is AC drive or DC drive. If the drive is AC drive, the process proceeds to step S34, and a transition from S0 to S3 / S4 / S5 is possible in a state where USB charging is possible. . In this case, USB charging is possible in S3 / S4 / S5.
  • step S36 the process proceeds to step S36, and the state change is determined.
  • step S38 transition is made from S0 to S4 / S5 in a state where USB charging is possible.
  • step S40 it is determined whether or not the remaining battery capacity exceeds 30%. If the remaining battery capacity exceeds 30%, the process waits in step S40. On the other hand, when the remaining battery level is 30% or less, the process proceeds to step S42, and the suspension condition is satisfied, so that the USB chargeable state is changed to the USB charge impossible state. As a result, USB charging to the device connected to the information processing apparatus 100 is stopped.
  • step S44 the process proceeds to step S46, and the state changes from the USB charge disable state to the USB charge enable state.
  • step S44 the process proceeds to the subsequent processes, and the LBH process (steps S12 to S16 in FIG. 24) or Timer Hib processing (steps S24 to S29 in FIG. 25) is performed.
  • the remaining battery level 30% (Data The reason for setting the threshold value (which does not cause the loss) will be described below.
  • the activation condition can be set to a uniform value for all models of the information processing apparatus 100.
  • the trouble of setting the threshold value for each model can be saved.
  • the load is under an environment of a temperature of 20 ° C. -Calculate the threshold value from the capacity characteristics.
  • Timer at S3 The electric power required until S0 is activated (waked) by Hib is about 10% of the capacity of the battery 122.
  • the load (the power applied during the transition from S0 to S4) when the hibernation is turned on (ON) is about 15% of the battery capacity.
  • FIG. 28 is a schematic diagram showing the load when the hibernation is turned on (the amount of decrease in the capacity of the battery 122 during hibernation) in each of a plurality of different USB loads.
  • the margin considering the temperature characteristics is set to 5% of the battery capacity. Accordingly, it is desirable to set the remaining capacity of about 30% of the battery capacity as a threshold in total of 10% + 15% + 5%.
  • the threshold value is specified in units of [mWh], a relatively high threshold value is obtained in a model having a small battery capacity.
  • a battery with a capacity that can handle the PC performance (load power) is selected, so in order to set a uniform threshold for all models, the threshold unit is set to [%]. It is preferable to decide.
  • the temporary stop mechanism As described above, according to the temporary stop mechanism according to the present embodiment, it is during DC driving, is in S3, and the remaining battery capacity is 30%. Since the USB charge is temporarily stopped when the value is lower than, the loss of data can be reliably prevented.
  • Hybrid Sleep Function Next, an outline of the hybrid sleep function will be described as another data loss countermeasure.
  • an image is stored by hibernation by hybrid sleep or BIOS, and power supply other than the memory 109 is turned off in the S3 state, thereby promoting battery capacity retention during DC driving.
  • Hybrid Sleep is the S3 state in which the Hib Image is created as described above, and the hibernation image is created on the storage device 220 simultaneously with the transition to the standby.
  • FIG. 30 is a flowchart showing the process of the hybrid sleep function. As shown in FIG. 30, in the state where AC driving is not performed in the S0 state (step S50), when the transition to S3 is instructed (step S52), the state transits to Hybrid Sleep, and Hib Image is created (step S60).
  • step S52 If it is determined in step S52 that the transition to S3 is not instructed, the process proceeds to step S54 to determine whether the remaining battery capacity exceeds 5%. If the remaining battery capacity is 5% or less, the process starts from S0. Transition to S4 and Hib Image is created (step 56, S58).
  • Hib Image is created at the timing of entering S3, so that it is possible to reliably prevent data loss.
  • Battery sleep disable (Battery Sleep Disable)
  • the battery sleep (Batt Sleep) is in the enabled state, the battery charge / discharge current is below a certain current value, and it is not communicating with the EC 106 for a certain period of time.
  • the battery 122 enters a sleep mode.
  • the CPU 123 of the battery 122 that detects the amount of current enters a sleep state.
  • the release condition is when the EC 106 starts up the processor.
  • FIG. 31 is a flowchart showing battery sleep disable processing.
  • FIG. 31 shows both the case where measures against battery sleep disable are taken (step S96 and later) and the case where measures are not taken (step S106 and later).
  • Battery sleep disable is set regardless of whether or not connected to AC power (step S96) when power other than the memory is turned off in step S3 (step S92).
  • step S100 the battery is not in the sleep state, and the CPU 123 of the battery 122 is also activated. Therefore, when USB charging is performed (step S102), the occurrence of abnormal heat generation is reliably suppressed (step S104).
  • the disable condition is that both the 1st / 2nd battery is disabled when the USB charging is on. To turn off USB charging, only the 2nd battery is disabled and the 1st battery is enabled.
  • step S108 the battery 122 is in the sleep state and the CPU 123 is not activated. For this reason, when USB charging is performed in step S110, abnormal heat generation occurs.
  • FIGS. 32 to 37 show a state in which a device to be charged 300 to be USB charged is connected to the information processing device 100.
  • FIG. The charged device 300 includes a chip set 302, a battery 304, a power switch 306, and a USB connection unit 308.
  • the configuration of the information processing apparatus 100 is the same as that of FIG. 2, but the CPU 123 of the battery 122 (not shown in FIG. 2) and a power switch (Power) for USB charging are not shown.
  • SW) 130 and USB connection unit 132 are shown. 32 to 37, it is shown that the power is not turned on to the components with dots.
  • FIG. 32 shows a state in which the USB charge is off at S0. In this state, all the components including the processor 102 and the chip set 104 are turned on. An image on the display screen (Image) exists on the processor 102, and the EC 106 monitors (monitors) the remaining amount of the battery 122. The EC 106 controls the port mode (port mode) of the power switch 130 for charging. In FIG. 32, the port mode is SDP, and the charged device 300 can be supplied up to 0.5 [A].
  • FIG. 33 shows a state where the state transitions from S0 to S3 and the USB charge is off.
  • the power of the processor 102 is turned off, and the image is written in the memory 109.
  • the power is not supplied to the memory 109, and thus the Image disappears.
  • the EC 106 monitors the remaining amount of the battery 122.
  • the SDP state is maintained, and the device can supply up to 0.5 [A].
  • FIG. 34 shows a state in which the transition from S0 to S4 / S5 and the USB charging is off (OFF). In this state, almost all the components are turned off. At S4, the image is stored in the HDD 116. In this case, even if the power is turned off, the image is stored in the HDD 116, so the image is not lost. Since the EC 106 is powered off, the remaining amount of the battery 122 cannot be monitored. Further, the CPU 123 of the battery 122 enters a sleep state, and the port mode is turned off (OFF). Therefore, the charged device 300 is not charged.
  • FIG. 35 shows a state where USB Charge is on in S0. In this state, all the components including the processor 102 and the chip set 104 are turned on. Image exists on the processor 102, and the EC 106 monitors (monitors) the remaining amount of the battery 122. The EC 106 controls the port mode (Port mode) of the power switch (Power SW) 130 for charging.
  • the port mode is CDP and can supply up to 1.5 [A] to the charged device 300 to be charged. In addition, when the to-be-charged apparatus 300 does not support CDP, the supply is up to 0.5 [A].
  • FIG. 36 shows a state in which the state transitions from S0 to S3, and USB Charge is (ON).
  • the power of the processor 102 is turned off, and the image is written in the memory 109.
  • the image disappears.
  • the EC 106 monitors the remaining amount of the battery 122.
  • the port mode is DCP and can supply up to 1.5 [A] to the device.
  • FIG. 37 shows a state in which the transition from S0 to S4 / S5 is performed and the USB charge is on.
  • the power supply of the EC 106 is maintained.
  • the image is stored in the HDD. In this case, even if the power is turned off, the image is stored in the HDD 116, so the image is not lost.
  • the EC 106 monitors the remaining amount of the battery 122.
  • the CPU 123 of the battery 122 is not in the sleep state, and the port mode is DCP.
  • the fourth embodiment improves user convenience during BIOS hibernation.
  • ⁇ Cancellation of hibernation> As described above, in hibernation, the contents of the memory 109 are saved (saved) in the storage device 116 such as an HDD immediately before the system is turned off. At this time, depending on the usage amount of the system memory 109 and the performance of the storage device 116, it may take time to write out the BIOS hibernation data, and the process cannot be interrupted. It may take a minute or more to write the data.
  • an interrupt handler for the power button 124 is prepared in the BIOS, and hibernation is canceled when the power button 124 is pressed. If hibernation is canceled, hibernation data writing is interrupted and the system is returned to S0. The EC 106 detects that the power button 124 has been pressed and raises an interrupt to the system.
  • Cancel is a function that, when the power button is pressed during BIOS hibernation data export, stops the export and returns immediately. This function eliminates the need to wait until the BIOS hibernation data writing is completed when it is desired to return during the BIOS hibernation data writing operation, thereby improving the usability of the user.
  • the access lamp is turned off while the BIOS hibernation data is being written out, the user who wants to return is naturally guided to the power button 124 and can use the cancel function without being aware of it.
  • a command I / F for overriding and controlling the lighting state of the power LED 126 and the access LED 118 between the BIOS 103 and the EC 106 is prepared.
  • the BIOS 103 instructs the EC 106 to turn off the lamp before writing out the BIOS hibernation data.
  • the lamp is turned off in order not to make the user aware of the time taken to write out the BIOS hibernation data.
  • the BIOS hibernation data is written a little longer, the user will not mistakenly assume that the system is frozen.
  • the user can be made aware that the user can return to S0 by pressing the power button 124 without making the user aware of the cancel function. That is, when the power LED 126 is turned off, it looks like an off state, and the user is naturally guided by pressing the power button 124 in order to turn on the power.
  • the EC 106 implements a function of ignoring the turn-off instruction by the BIOS so that the process of intentionally turning off the lamp is not performed. If it is frozen, the lamp is lit without the system returning, so it is possible to inform the user of some abnormal state.
  • FIG. 38 is a flowchart showing the processing of this embodiment.
  • the BIOS 103 issues a command for instructing the EC 106 to turn off the lamp.
  • the EC 106 overrides the lamp and turns off.
  • writing processing to the storage device 116 is performed by hibernation.
  • the EC 106 stops the lamp override.
  • FIG. 39 is a flowchart showing the writing process.
  • the BIOS 103 writes part of the hibernation data.
  • the EC 106 stops the lamp override, and in the next step S136, the system is returned.
  • step S132 If the power button 124 is not pressed in step S132, the process proceeds to step S138, where it is determined whether or not writing of all data has been completed. If the writing has been completed, the process is terminated (RETURN). If the writing has not been completed, the process returns to step S130.
  • the fourth embodiment when the power button 124 is pressed, hibernation is canceled, so that user convenience can be improved.
  • the lamp is turned off before the BIOS hibernation data is written, even if the BIOS hibernation data is written a little longer, the user will not mistakenly assume that the system is frozen. Further, the user can recognize that it is in a state where the user can cancel with the power button 124 and return to S0.
  • a processor for controlling the system A power control unit that performs control of power supply to the system and is turned off during standby when the power of the processor is turned off; Memory to store information during standby; A power supply unit for performing power supply to the memory during standby;
  • An information processing apparatus comprising: (2) The information processing apparatus according to (1), wherein the power supply unit includes a GPIO expander. (3) The information processing apparatus according to (1), wherein the power supply unit includes a latch circuit. (4) The power supply control unit includes a region that operates in the first power supply system and a region that operates in the second power supply system, and the region that operates in the second power supply system during standby is turned off.
  • the information processing apparatus wherein the power supply unit operates in the first power supply system during standby. (5) turning off the power supply of the power supply control unit that performs control of power supply to the system during standby when the power supply of the processor that controls the system is turned off; A power supply unit provided separately from the power supply control unit during standby to execute power supply to a memory storing information; A method for controlling information processing. (6) Means for turning off the power supply of the power supply control unit that performs control of power supply to the system at the time of standby when the power supply of the processor that controls the system is turned off, Means for executing power supply to a memory for storing information in a power supply unit provided separately from the power supply control unit during standby; As a program to make the computer function.

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Abstract

　本開示に係る情報処理装置は、システムを制御するプロセッサと、システムへの電力供給の制御を実行し、前記プロセッサの電源がオフとされたスタンバイ時に電源がオフとされる電源制御部と、スタンバイ時に情報を記憶するメモリと、スタンバイ時に前記メモリへの電力供給を実行する電力供給部と、を備える。この構成により、スタンバイ時に消費電力を低減することが可能となり、バッテリーの消費を抑えることができる。

Description

情報処理装置、情報処理方法及びプログラム
　本開示は、情報処理装置、情報処理方法及びプログラムに関する。
　従来から、パーソナルコンピュータ（ＰＣ）等の情報処理装置では、通常の電源投入状態の他に、サスペンド（スタンバイ）、ハイバネーションといった状態が設定されている。例えば下記の特許文献１には、Ｓ４／Ｓ５時にＥＣをオフ（ｏｆｆ）する場合に、タイマーＷａｋｅを可能にする技術が記載されている。
　また、特許文献２には、ＢＩＯＳが行うハイバネーションにおいて、読み書きデータ量を削減する方法が記載されている。
特開２０１１－２０４１６８号公報 特開２００１－９２６２７号公報
　一般的にスタンバイと称される状態では、ＣＰＵの電源が切られた状態でメモリに電源を投入する必要がある。しかしながら、メモリに電源を投入するためには、システム全体の電源制御を行うＥＣを起動しておく必要がある。このため、消費電力を下げる上でＥＣの消費電力削減が課題となっていた。
　そこで、スタンバイ時に消費電力を低減することが求められていた。
　本開示によれば、情報処理装置のシステムを制御するプロセッサと、前記システムへの電力供給の制御を実行し、前記プロセッサの電源がオフとされたスタンバイ時に電源がオフとされる電源制御部と、スタンバイ時に情報を記憶するメモリと、スタンバイ時に前記メモリへの電力供給を実行する電力供給部と、を備える、情報処理装置が提供される。
　また、前記電力供給部は、ＧＰＩＯエキスパンダから構成されるものであってもよい。
　また、前記電源供給部は、ラッチ回路から構成されるものであってもよい。
　また、前記電源制御部は、第１の電源系統で動作する領域と、第２の電源系統で動作する領域とを含み、スタンバイ時に前記第２の電源系統で動作する領域がオフとされ、前記電力供給部は、スタンバイ時に前記第１の電源系統で動作するものであってもよい。
　また、本開示によれば、情報処理装置のシステムへの電力供給の制御を実行する電源制御部の電源を、前記システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとすることと、スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行すること、を備える、情報処理の制御方法が提供される。
　また、本開示によれば、情報処理装置のシステムへの電力供給の制御を実行する電源制御部の電源を、前記システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとする手段、スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行する手段、としてコンピュータを機能させるためのプログラムが提供される。
　本開示によれば、スタンバイ時に消費電力を低減することが可能となる。
一般的なＰＣの構成を示す模式図である。 各実施形態に係る情報処理装置の全体構成を示す模式図である。 第１の実施形態に係る情報処理装置の具体的な構成を示す模式図である。 第１の実施形態に係る情報処理装置の具体的な構成の他の例を示す模式図である。 第１の実施形態の効果を説明するための模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＲＴＣによる電源停止状態復帰の例を示す模式図である。 ＥＣによるデバイスの電源のオン／オフの管理を示す模式図である。 ＥＣによるデバイスの電源のオン／オフの管理を示す模式図である。 ＥＣによるデバイスの電源のオン／オフの管理を示す模式図である。 プロセッサ、チップセット（ＰＣＨ）、ＥＣ、メモリの構成を示す模式図である。 図１５の構成の変形例を示す模式図である。 図１６の専用回路の代わりにハードウェア（ＨＷ）スイッチ１５０を設けた例を示す模式図である。 図１５において、メモリ１０９の代わりに他のデバイス（Ａｎｙ　Ｄｅｖｉｃｅｓ）１６０を設けた例を示す模式図である。 電源制御以外への応用に適用した構成を示す模式図である。 第３の実施形態における各ステートの実装仕様を示す模式図である。 Ｓ３時とＳ０時の放電特性を示す模式図である。 ＬＢＨのしきい値を示す特性図である。 タイマーハイバネーションを示す特性図である。 ＬＢＨの処理を示すフローチャートである。 Ｔｉｍｅｒ Ｈｉｂの処理を示すフローチャートである。 一時停止機構を示すタイミングチャートである。 一時停止機構を示すタイミングチャートである。 Ｈｉｂｅｒｎａｔｉｏｎ負荷を示す模式図である。 低容量且つ高パフォーマンスである情報処理装置の負荷－容量特性を示す特性図である。 ハイブリッドスリープ機能の処理を示すフローチャートである。 バッテリースリープディスエーブルの処理を示すフローチャートである。 第３の実施形態の処理を示すブロック図である。 第３の実施形態の処理を示すブロック図である。 第３の実施形態の処理を示すブロック図である。 第３の実施形態の処理を示すブロック図である。 第３の実施形態の処理を示すブロック図である。 第３の実施形態の処理を示すブロック図である。 第４の実施形態の処理を示すフローチャートである。 第４の実施形態の処理を示すフローチャートである。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．前提となる技術
　２．第１の実施形態
　　２．１．装置の全体構成例
　　２．２．装置の具体的構成例
　３．第２の実施形態
　　３．１．第２の実施形態の動作について
　　３．２．ＥＣによるデバイスの電源のオン／オフの管理について
　　３．３．第２の実施形態の構成例
　４．第３の実施形態
　　４．１．ＵＳＢ充電の概要
　　４．２．前提となるデータロスト対策について
　　４．３．本実施形態に係るデータロスト対策について
　　４．４．ハイブリッドスリープ機能について
　　４．５．バッテリースリープディスエーブルについて
　　４．６．第３の実施形態の処理について
　５．第４の実施形態
　１．前提となる技術
　近時では、メールやウェブをはじめとするインターネットへ接続する端末として、パーソナルコンピュータ（ＰＣ）に加えて、スマートフォンやタブレットと呼ばれるモバイル機器も使われるようになっている。
　これらのモバイル機器は、処理能力はＰＣと比べると比較的低いが、ＰＣに比べて軽量であり、バッテリ持続時間も長く、持ち運びに適している。また、モバイル機器は、ユーザが使用しない時には機器を待機状態にしておくことが一般的であり、ユーザが機器を使いたいときには待機状態からすぐに復帰するように構成される。
　一方、ＰＣは、機器を使用しないときにはシャットダウン (電源オフ)することが一般的であるが、サスペンド、ハイバネーション、ＩｎｓｔａｎｔＯｎといったソリューションも存在している。図１は、一般的なＰＣ１００の構成を示す模式図である。図１に示すように、ＰＣ２００は、プロセッサ（ＣＰＵ（中央演算処理装置））２０２、チップセット２０４、ＥＣ（Ｅｍｂｅｄｄｅｄ　Ｃｏｎｔｒｏｌｌｅｒ）２０６、メモリ(ＤＲＡＭ)２０９、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ：液晶表示装置、図１において不図示）、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）などのストレージデバイス２２０、バッテリー２２２、を有して構成されている。
　チップセット２０４は、情報処理装置２００の内部において、ＣＰＵ２０２と、ストレージデバイス２２０やＬＣＤなどの各種デバイスとの間のデータの受け渡しを管理するチップである。図１に示すように、チップセット２０４は、ノースブリッジ２０８及びサウスブリッジ２１０から構成されている。ノースブリッジ２０８は、メモリ２０９を制御するメモリコントローラ２１２を含む。また、サウスブリッジ２１０は、計時専用のチップであるＲＴＣ（Ｒｅａｌ　Ｔｉｍｅ　Ｃｌｏｃｋ）２１４を含む。ＲＴＣ２１４は、他のマザーボード上のチップと異なり、電源が切られている間も内蔵電池から電源供給を受けて動作している(電源が入っている間は外部電源から供給を受ける)。ＯＳ（オペレーティングシステム）は、起動時にＲＴＣ２１４から日時を取得し、その後はＯＳ側で独自に計時する。ＥＣ２０６は、ＰＣ２００の電力供給制御を実行するものであり、例えばＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ　Ｃｉｒｃｕｉｔ）で構成されている。
　以下、サスペンド、ハイバネーション、ＩｎｓｔａｎｔＯｎ、ＥＣ　ｏｆｆなどの各状態について説明する。
　＜サスペンド＞
　サスペンドは、ＡＣＰＩ（Ａｄｖａｎｃｅｄ　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ａｎｄ　Ｐｏｗｅｒ　Ｉｎｔｅｒｆａｃｅ）規格ではＳ３（ステート）とも称される。また、サスペンドは、スタンバイまたはスリープとも称される。サスペンドは、メモリ２０９のデータを保持しつつ、
プロセッサ２０２、ストレージデバイス２２０、ＬＣＤ等のデバイスをオフもしくは停止することで、システム全体の消費電力を下げ、かつ動作状態に高速に復帰出来る待機状態のことである。サスペンドでは、ＯＳが起動した状態のデータをメモリ２０９が保持しているため、復帰するときにはＯＳは再起動されず、サスペンド前の状態にそのまま復帰する。
　サスペンド状態では、メモリ２０９のデータを保持するために、メモリ２０９への給電が行われる。サスペンド中、メモリ２０９はセルフリフレッシュ（Ｓｅｌｆ
Ｒｅｆｒｅｓｈ）と呼ばれる状態になる。セルフリフレッシュとは、クロックを非活性にしてデバイスの消費電力を低く抑え、内部のリフレッシュカウンタを用いて自動的にリフレッシュ動作を実行するモードである。セルフリフレッシュは、データを保持する必要はあるが、長時間デバイスにアクセスしない場合に有効である。
　サスペンドでは、システム全体をオフした状態（ＡＣＰＩ規格のＳ５）と比較すると、消費電力が比較的多くなる。また、サスペンドでは、停電が発生した場合やバッテリ残量が無くなった場合など電源供給が絶たれると、メモリ２０９のデータが消えてしまい、データを復帰できなくなる。
　＜ハイバネーション (Ｓ４、休止状態とも呼ばれる)＞
　ハイバネーションは、システムの電源を切る直前にメモリ２０９の内容をＨＤＤなどのストレージデバイス２２０に保存（待避）し、次回起動時にストレージデバイス２２０に保存した内容でメモリ２０９の内容を復元し、復帰する機能である。ハイバネーションは、ＡＣＰＩ規格ではＳ４とも称される。
　ハイバネーションでは、システムの電源を完全にオフ出来るため、サスペンドに比べ消費電力が少ないのが利点である。一方、ハイバネーションでは、メモリ２０９の内容をストレージデバイス２２０に待避・復元するため、遷移・復帰に比較的時間を要する。
　ハイバネーションの遷移・復帰時間を短くするためには、出来る限りストレージデバイス２２０に対する読み書きデータ量を削減することが有効である。前述のように、ＢＩＯＳが行うハイバネーションにおいて読み書きデータ量を削減する方法は、特許文献２に記載されている。
　＜ＩｎｓｔａｎｔＯｎ＞
　ＩｎｓｔａｎｔＯｎとは、システムの全ての機能を使用できる通常のＯＳとは別に用意された、機能に制限はあるものの短時間で起動するＯＳのことである。ユーザの指示により、起動するＯＳとして通常のＯＳまたはＩｎｓｔａｎｔＯｎが選択される。
　ＩｎｓｔａｎｔＯｎは、通常のＯＳとは異なるＯＳを使用するため、ＯＳの切り替えには再起動を要する。また、これらのＯＳを跨いで作業を継続することは出来ない。
　＜ＥＣ ｏｆｆ＞
　ＥＣ２０６は、システムの電源ステートの管理を担っている。ＥＣ２０６がオフ（ＯＦＦ）となった状態は、ＡＣＰＩ規格のＳ５に対応し、システム全体をオフした状態である。上述のように、サスペンド（Ｓ３、スタンバイ）は、は電源オフ（Ｓ５）とは異なる状態であり、システムのメモリ２０９への電源供給を維持する必要がある。このため、図１に示す一般的なＰＣ２００の場合、サスペンド中にＥＣ２０６をオフ（ＯＦＦ）にすることは出来なかった。
　＜Ｈｙｂｒｉｄ　Ｓｌｅｅｐ＞
　Ｓ３（スタンバイ）とハイバネーションを組み合わせたもので、スタンバイへの遷移と同時にハイバネーションイメージ（Ｈｉｂ　Ｉｍａｇｅ）をストレージデバイス２２０上に作成する。ハイバネーションイメージを作成するために遷移時間がスタンバイに比べ長くなるが、スタンバイに遷移するのでＳ０への復帰は早い。また、スタンバイと異なり、電源が失われてもストレージデバイス２２０上にあるハイバネーションイメージから復帰出来る。なお、Ｈｙｂｒｉｄ　Ｓｌｅｅｐは、Ｗｉｎｄｏｗｓ（登録商標）　Ｖｉｓｔａの機能として導入されている。
　以上のように、ＰＣ２００においては、サスペンド、ハイバネーション、ＩｎｓｔａｎｔＯｎ等のソリューションにより、待機状態からの復帰を実現している。ここで、前述のように、サスペンドにおいては、ＥＣ２０６をオフ（ＯＦＦ）にすることができないため、消費電力が増加してしまう問題がある。また、ハイバネーションにおいては、遷移・復帰時間に比較的時間を要してしまう問題がある。
　そこで、以下では、サスペンド中におけるシステム全体の消費電力を低減することに関連した実施形態と、ハイバネーションにおける遷移時間を低減することに関連した実施形態を中心に、各実施形態について説明する。
　２．第１の実施形態
　［２．１．装置の全体構成例］
　第１の実施形態は、サスペンド（スタンバイ（Ｓｔａｎｄｂｙ））時の電力を削減するために、ＥＣ電源をオフ（ＯＦＦ）する技術に関する。ＥＣ電源をオフ（ＯＦＦ）することで、スタンバイ時の電力を大幅に削減することができる。メモリへの電源供給は、ＥＣより制御可能なＧＰＩＯ
Ｅｘｐａｎｄｅｒを使用する。制御が必要な信号をＧＰＩＯ Ｅｘｐａｎｄｅｒに集約し、ＧＰＩＯ Ｅｘｐａｎｄｅｒの電源のみ供給することでサスペンド中のメモリの出力レベルを維持することができる。
　まず、図２を参照して、本開示の第１の実施形態に係る情報処理装置１００の概略構成について説明する。図２は、以下で説明する各実施形態に係る情報処理装置１００の全体構成を示す模式図である。情報処理装置１００としては、一例としてノート型のパーソナルコンピュータ（ＰＣ）を挙げることができるが、これに限定されるものではない。図２に示すように、情報処理装置１００は、プロセッサ１０２、チップセット（ＰＣＨ：プラットフォーム・コントローラ・ハブ）１０４、ＥＣ１０６、メモリ１０９、ＧＰＩＯエキスパンダＩＣ（ＧＰＩＯ　Ｅｘｐａｎｄｅｒ）１１０、充電制御ＩＣ１１２、ＵＳＢポート１１４、ストレージデバイス（ＳＳＤまたはＨＤＤ等）１１６、アクセスＬＥＤ１１８、ＢＩＯＳ　ＲＯＭ１１９を有して構成されている。また、情報処理装置１００は、キーボード１２０、バッテリー１２２、電源ボタン１２４、電源ＬＥＤ１２６を有して構成されている。
　本実施形態に係る情報処理装置１００は、図１のＰＣ２００とは異なり、チップセット１０４はノースブリッジ２０８とサウスブリッジ２１０とから構成されるものではなく、プロセッサ１０２がノースブリッジ２０８の機能を含んでいる。つまり、図１のノースブリッジ２０８はプロセッサ１０２に統合されている。このため、プロセッサ１０２が、メモリ１０９を制御するメモリコントローラ１１０を含んで構成されている。チップセット１０４は、主として図２のサウスブリッジ２１０から構成される。チップセット１０４は、計時専用のチップであるＲＴＣ（Ｒｅａｌ　Ｔｉｍｅ　Ｃｌｏｃｋ）１１４を含んで構成されている。また、ＥＣ１０６は、アラームタイマー１０７を含んで構成されている。
　［２．２．装置の具体的構成例］
　図３は、第１の実施形態に係る情報処理装置１００の具体的な構成を示す模式図である。図３は、主として、メモリ１０９と、メモリ１０９に電源を供給する構成要素を示している。
　ＥＣ１０６は、２つの電源系統（ＶＣＣ１／ＶＣＣ２)により動作する。ＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０は、ＥＣ１０６の電源ＶＣＣ１に相当する電源を使用する。サスペンド（Ｓ３）では、メモリ１０９のデータを保持するため、メモリ１０９に供給する２つの信号（ＭＥＭＯＲＹ_ＯＮ／ＲＳＴ_ＯＮ）の出力レベルをキープする。ＭＥＭＯＲＹ_ＯＮは、メモリ１０９の電源をコントロールする信号であり、ＲＳＴ_ＯＮ／ＥＣ_ＯＮはメモリ１０９のリセット信号をコントロールする信号である。これらの信号は、ＥＣ１０６のＶＣＣ１動作部もしくはＧＰＩＯ
Ｅｘｐａｎｄｅｒ１１０から供給する。
　本実施形態では、サスペンド（Ｓ３）において、ＥＣ１０６の電源ＶＣＣ２がオフにされる。これにより、ＥＣ１０６の大部分の機能がオフとされる。一方、ＥＣ１０６の電源ＶＣＣ１はサスペンドにおいてもオフとされず、ＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０にはサスペンドにおいても電源が供給される。
　これにより、ＥＣ１０６の大部分をオフにした状態で、ＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０がオンとされ、メモリ１０９への信号を継続して送ることができる。サスペンドにおいて、ＥＣ１０６の大部分の機能をオフにすることで、消費電力の大幅な低減が可能である。
　なお、図３に示す例では、電源ＶＣＣ１をＥＣ１０６に設けているが、電源ＶＣＣ１はＥＣ１０６とは別に設けていても良い。これにより、サスペンドにおいてＥＣ１０６を完全にオフすることができる。
　また、図３に示す構成において、メモリコントローラ１１０の電源＋ＶＣＯＮＴは、スタンバイ中に電源が切れるため、ＥＣ１０６の電源ＶＣＣ２によるＣＯＮＴ_ＯＮは、出力レベルをキープする必要が無い。
　以上のように、本実施形態では、システムへの電力供給の制御を実行するＥＣ１０６の電源を、システムを制御するプロセッサ１０２の電源がオフとされたスタンバイ時にオフとし、スタンバイ時に、ＥＣ１０６とは別に設けられたＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０が、情報を記憶するメモリ１０９への電力供給を実行する。この処理を実現する構成は、ハードウェア（回路）、またはＣＰＵなどの中央演算処理装置とこれを機能させるためのプログラムから構成することができる。
　図４は、第１の実施形態に係る情報処理装置１００の具体的な構成の他の例を示す模式図である。図４に示す例では、ＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０の代わりに、外部ラッチ回路１３０を設けている。外部ラッチ回路１３０は、サスペンドにおいて、ＥＣ１０６の電源ＶＣＣ１に相当する電源を使用する。図４に示す構成においても、図３に示す構成を同様に、サスペンドにおいてＥＣ１０６の電源ＶＣＣ２をオフすることができるため、サスペンドにおける消費電力を大幅に低減することが可能である。
　図５は、第１の実施形態の効果の一例を説明するための模式図である。図５に示すように、図１のＰＣ２００では、サスペンド（Ｓｔａｎｄｂｙ）時のＥＣ２０６の消費電力が２００［ｍＷ］であるのに対し、第１の実施形態の構成によれば、サスペンド時のＥＣ１０６の消費電力を０［ｍＷ］まで低下することができる。従って、情報処理装置１００の全体（（Ｔｏｔａｌ）の消費電力を２００［ｍＷ］まで低下することができ、図１のＰＣ２００の全体の消費電力（３００［ｍＷ］）に対して、１００［ｍＷ］の消費電力の削減が可能となる。これにより、充電後のバッテリー１２２の使用可能期間を１５日間とすることができ、図１のＰＣ２００の１０日間に比べて１．５倍の延長が可能となる。
　以上説明したように第１の実施形態によれば、サスペンド時にメモリ１０９を維持するための信号をＧＰＩＯ　Ｅｘｐａｎｄｅｒ１１０に集約し、サスペンド時にＥＣ１０６の電源をオフ（ＯＦＦ）することで、サスペンド時の消費電力を大きく低下させることができる。これにより、バッテリー１２２の保持期間を大幅に伸ばすことができる。
　３．第２の実施形態
　　３．１．第２の実施形態の動作について
　次に、本開示の第２の実施形態について説明する。第２の実施形態は、サスペンド時にＥＣとチップセットの電源をオフする場合において、起動時刻を高精度に実現する技術に関する。
　チップセット１０４は、ＲＴＣ（Ｒｅａｌ　Ｔｉｍｅ　Ｃｌｏｃｋ）１１４を含んで構成されている。チップセット（ＰＣＨ）１０４の電源を切る（Ｒｅｓｕｍｅ電源を遮断する）ことで、チップセット１０４の内部に持つＲＴＣ１１４の機能を使用する事ができなくなる。つまり、チップセット１０４の電源を切ることで、消費電力を低減できるが、ＲＴＣ２１４の機能が犠牲になるデメリットがある。
　また、ＥＣ１０６によるデバイスの電源管理が必要な場合、ＥＣ１０６の電源をオン（ＯＮ）にしておく必要があり、ＥＣ１０６の電源をオフにすると、電源管理ができなくなる。しかし、ＥＣ１０６の電源をオンにしておくと消費電力が増加してしまう。
　一方、情報処理装置１００は、ＲＴＣ　Ｗａｋｅの機能を有している。ＲＴＣ　Ｗａｋｅは、所定の時刻にチップセット１０４が自ら起動する機能である。ＲＴＣ　Ｗａｋｅの機能は、ユーザの指示またはＯＳによって設定され、ＢＩＯＳによってイネーブルとされる。ＲＴＣ　Ｗａｋｅの機能を使用することにより、必要な期間だけプロセッサ１０２をオンにすることができる。しかしながら、ＲＴＣ　Ｗａｋｅの機能を使用するためには、チップセット１０４の電源をオンにしておく必要がある。なお、ＢＩＯＳとは、プロセッサ１０２、チップセット１０４に接続されたＥＣ１０６やストレージデバイス１１６などの周辺機器を制御するプログラム群であり、これらの機器に対する基本的な入出力部をＯＳやアプリケーションソフトに対して提供する。ＢＩＯＳは、ＢＩＯＳ　ＲＯＭ１１９に格納されている。
　第２の実施形態では、ＯＳによってＲＴＣ
ｗａｋｅが設定されている場合、ＢＩＯＳが同じ設定を、ＥＣ１０６に対しても行う。ＥＣ１０６は、ＲＴＣ　ｗａｋｅによって設定された日時よりも所定時間前（例えば数秒前）にチップセット１０４の電源を入れる。チップセット１０４では、設定された日時にＲＴＣ
ｗａｋｅ割込みが発生し、システムが起動する。このような構成によれば、ＥＣ１０６及びチップセット１０４を必要な時だけオンにすることができ、大幅な消費電力の低減が可能である。
　以下、図６～図１１に基づいて、本実施形態に係る、ＲＴＣによる電源停止状態復帰の例について説明する。この処理を実現する構成は、ハードウェア（回路）、またはＣＰＵなどの中央演算処理装置とこれを機能させるためのプログラムから構成することができる。ここでは、Ｓ５（シャットダウン）からの復帰の例について説明するが、他の電源停止状態から復帰する場合にも同様に適用可能である。図６では、プロセッサ（ＣＰＵ）１０２、チップセット１０４、及びＥＣ１０６の間でやり取りされる信号と、電源のオン／オフ状態を示す模式図である。図６～図１１において、ドットを付した領域は、電源がオフ（ＯＦＦ）の状態を示しており、ドットを付していない領域は、電源がオン（ＯＮ）の状態を示している。
　上述したように、チップセット１０４は、ＲＴＣ１１４を有している。また、ＥＣ１０６は、独自のタイマー１０７を有している。
　チップセット１０４にＲＴＣ
Ｗａｋｅが設定されている場合、チップセット１０４では、設定された日時にＲＴＣ ｗａｋｅ割込みが発生し、プロセッサ１０２に電源が投入され、システムが起動する。
　図６に示すように、ＲＴＣ Ｗａｋｅが設定されている場合、プロセッサ１０２上で動作するＢＩＯＳ１０３がＲＴＣ
Ｗａｋｅによる起動（Ｗａｋｅ）の日時に関する情報をチップセット１０４から取得する。そして、ＢＩＯＳ１０３は、チップセット１０４から取得した情報に基づいて、ＥＣ１０６に対して、起動する日時（ＲＴＣ
ｗａｋｅと同様の日時）を設定する。ＥＣ１０６は、設定された日時よりも所定時間前に起動するように、自身のタイマー１０７（Ａｌａｒｍ Ｔｉｍｅｒ）を設定する。ここで、所定時間は、ＥＣ１０６のタイマー１０７の精度に応じて、またＲＴＣ
ｗａｋｅが起動するまでのマージンに応じて、ＥＣ１０６の起動が確実にＲＴＣ　Ｗａｋｅよりも先行できる時間に設定される。所定時間は、例えば１秒、５秒、１分、５分など、任意の値に設定される。
　図７に示すように、ＲＴＣ Ｗａｋｅが設定された状態でシステムがＳ５に遷移すると、プロセッサ１０２、チップセット１０４、ＥＣ１０６の電源がオフ（ＯＦＦ）とされ、ＲＴＣ１１４、およびＥＣ１０６内のタイマー１０７のみに電力が供給される状態となる。
　次に、図８に示すように、ＲＴＣ
Ｗａｋｅによりチップセット１０４が復帰すべき日時の数秒前に、タイマー１０７に設定された時刻に基づいてＥＣ１０６が起動する。これは、上述したように、ＲＴＣ Ｗａｋｅの日時が設定された時に、設定された日時よりも少し前に起動するようにＥＣ１０６のタイマー１０７が設定されているためである。
　次に、図９に示すように、復帰したＥＣ１０６は、チップセット１０４に電力を供給する。この時点では、ＲＴＣ１１４に設定されたＲＴＣ　Ｗａｋｅの時間に到達しておらず、ＲＴＣ１１４のタイマーはエキスパイア（ｅｘｐｉｒｅ）していない。そして、チップセット１０４に電力が供給されたことにより、電気的に、ＲＴＣ
ｗａｋｅが可能な環境が整う。
　次に、図１０に示すように、ＥＣ１０６が起動してから数秒後に、チップセット１０４内部のＲＴＣ１１４
Ｔｉｍｅｒがエキスパイアし、ＲＴＣ ｗａｋｅの割込みが発生する。
　その後、図１１に示すように、ＲＴＣ
ｗａｋｅが発生したのち、通常の復帰パスを通じてシステムがＳ０に遷移する。これにより、チップセット１０４、およびプロセッサ１０２に電源が投入される。
　ＥＣ１０６は、あくまでもＲＴＣ
ｗａｋｅが実現可能な環境を作るためにのみ動作し、チップセット１０４に電源を投入した後は、ＲＴＣ ｗａｋｅによって自動的にシステムが起動してＳ０に達する。このため、本実施形態では、実際のＲＴＣ
ｗａｋｅの仕組みでシステムがＳ０へ遷移して起動（Ｗａｋｅ）する。従って、特許文献１に記載されているようなＥＣ１０６がＲＴＣ１１４の代替として用いられる場合と比較して、ＲＴＣ１１４の時刻（システム時刻）に対して正確に起動することができる。
　これにより、タイマー１０７などの外部タイマーの精度が低く、ＲＴＣ１１４の時刻に対してずれている場合であっても、十分に早くＥＣ１０６が起動することで、ＲＴＣ１１４の時刻に合わせて正確にシステムを起動することができる。従って、例えばＴＶ録画を行う場合などにおいても、ＲＴＣ１１４の時刻に基づいて、ＴＶプログラムの時間に合わせて正確に録画を行うことができる。また、ＯＳやＢＩＯＳ的に、ＲＴＣ１１４で復帰（Ｒｅｓｕｍｅ）したことを通知することが容易となる。従って、ユーザが意図した時刻に意図した動作が可能である。
　図６～図１１に示す例によれば、チップセット１０４の電源を遮断したとしても、ユーザがＲＴＣ
ｗａｋｅを意図すれば、正しくＲＴＣ１１４を用いたＷａｋｅ動作が可能となる。これにより、ＲＴＣ１１４によるＲＴＣ　ｗａｋｅをサポートできるとともに、ＥＣ１０６などＲＴＣ１１４以外のデバイスを用いてＲＴＣ　ｗａｋｅをエミュレートする必要がないため、システムの起動時刻の精度をより高めることができる。
　そして、外部デバイスを用いたエミュレートに比べて、ＲＴＣ
ｗａｋｅにより起動が行われるため、ＯＳから見た時の起動時刻の誤差を抑止することができる。また、ＯＳが、ＲＴＣ ｗａｋｅしたことを容易に検知することが可能である。
　また、通常のＲＴＣ ｗａｋｅの場合、ＲＴＣ１１４、チップセット１０４、ＥＣ１０６に電源を投入しておくことが前提となる。本実施形態では、ＲＴＣ
ｗａｋｅの直前にＥＣ１０６が起動するため、その直前まではチップセット１０４、ＲＴＣ１１４、ＥＣ１０６の電源を切っておくことができる。従って、消費電力を大幅に低減することが可能となる。
　　３．２．ＥＣによるデバイスの電源のオン／オフの管理について
　次に、図１２～図１４に基づいて、ＥＣ１０６によるデバイスの電源のオン／オフの管理について説明する。ＥＣ１０６によるデバイスの電源管理が必要な場合、ＥＣ１０６の電源をオン（ＯＮ）にしておく必要があるが、これによって消費電力が増加してしまう。このため、以下に説明する例では、アラームタイマー（Ａｌａｒｍ
Ｔｉｍｅｒ）１０７を利用し、デバイスの電源管理の実動作（監視・電源のＯＮ／ＯＦＦ等）が必要になる瞬間のみＥＣ１０６の電源をオン（ＯＮ）にする。それ以外の期間では、ＥＣ１０６の電源をＯＦＦにする。これにより、消費電力の低減を実現することができる。図１２～図１４においても、ドットを付した領域は、電源がオフ（ＯＦＦ）の状態を示しており、ドットを付していない領域は、電源がオン（ＯＮ）の状態を示している。
　ここでは、メインのメモリ１０９の電源をＥＣ１０６が管理しているとする。図１２に示すように、ＥＣ１０６は、自身のアラームタイマー（Ａｌａｒｍ
Ｔｉｍｅｒ）にメモリ１０９の電源をオフ（ＯＦＦ）にする日時を設定する。この時、次回起動時にメモリ電源をオフ（ＯＦＦ）することを記録する。
　そして、図１２に示すように、メモリ１０９の電源がオン（ＯＮ）の状態でプロセッサ１０２、ＥＣ１０６の電源をＯＦＦにする。
　その後、図１３に示すように、ＥＣ１０６、プロセッサ１０２の電源がオフ（ＯＦＦ）になっている間に、ＥＣ１０６のアラームタイマー（Ａｌａｒｍ
Ｔｉｍｅｒ）がエキスパイアし、ＥＣ１０６の電源がオン（ＯＮ）となる。
　そして、図１４に示すように、ＥＣ１０６がメインメモリの電源管理動作を実施する。ＥＣ１０６には、自身のアラームタイマー（Ａｌａｒｍ
Ｔｉｍｅｒ）にメモリ１０９の電源をオフ（ＯＦＦ）にする日時が設定されているため、ＥＣ１０６は、自身の電源がオンとされた後、メインメモリ１０９の電源をオフ（ＯＦＦ）する。
　図１２～図１４に示す例によれば、デバイスの電源管理のためにＥＣ１０６の電源を常時オン（ＯＮ）にすることが不要となる。これにより、ＥＣ１０６により何らかデバイスの電源の管理が必要なシチュエーションにおいて、ＥＣ１０６の電源を切ることが可能となる。
　　３．３．第２の実施形態の構成例
　次に、上述した第２の実施形態の動作を行うための具体的な構成について説明する。図１５は、プロセッサ１０２、チップセット（ＰＣＨ）１０４、ＥＣ１０６、メモリ１０９の構成を示す模式図である。チップセット１０４とＲＴＣ１１４のそれぞれには、電源が供給されている。チップセット１０４にはＰＣＨ　Ｐｏｗｅｒが供給され、ＲＴＣ１１４にはＲＴＣ　Ｐｏｗｅｒが供給されている。また、ＥＣ１０６とタイマー１０７のそれぞれには、電源が供給されている。ＥＣ１０６にはＥＣ　Ｐｏｗｅｒが供給され、タイマー１０７にはＢＡＴ　Ｐｏｗｅｒが供給されている。また、プロセッサ１０２には、電源（ＣＰＵ　Ｐｏｗｅｒ）が供給されている。
　図１５に示すように、タイマー１０７、ＲＴＣ１１４、チップセット１０４、プロセッサ１０２、ＥＣ１０６、メモリ１０９のそれぞれの電源を分離し、それぞれを制御可能な状態にする。そして、ＲＴＣ１１４とタイマー１０７以外の電源については、ＥＣ１０６にてそのＯＮ／ＯＦＦ制御が可能な構成とする。図１５に示す構成によれば、ＥＣ１０６が起動していない状態においても、タイマー１０７を動作させることができる。また、チップセット１０４が起動していない状態においても、ＲＴＣ１１４を動作させることができる。
　図１６は、図１５の構成の変形例を示す模式図である。図１５に示す例では、タイマー１０７はＥＣ１０６に内蔵されているものとしたが、図１６に示すように、外部にタイマー１０７と同様の機能を有する専用回路１４０を設けても良い。この場合、専用回路１４０がＥＣ１０６に対して起動リクエスト（Ｗａｋｅ　ＵＰ　Ｒｅｑｕｅｓｔ）の割り込み信号を発生させる。
　また、図１７は、図１６の専用回路１４０の代わりにハードウェア（ＨＷ）スイッチ１５０を設けた例を示している。このように、タイマー１０７以外のトリガによってＥＣ１０６を起動することも可能である。図１７に示すように、ＨＷスイッチ１５０によって起動要求の割り込み信号が発生することで、ＥＣ１０６の電源が投入され、デバイスの電源管理を実施することが可能となる。
　また、図１８は、図１５において、メモリ１０９の代わりに他のデバイス（Ａｎｙ　Ｄｅｖｉｃｅｓ）１６０を設けた例を示す模式図である。メモリ１０９（ＤＲＡＭ）以外にも、ＥＣ１０６において電源制御が可能なデバイスであれば、同様の構成で電源制御が可能である。
　また、図１９は、電源制御以外への応用に適用した構成を示す模式図である。図１９において、デバイス１７０は、ＥＣ１０６によって電源制御以外の制御が行われる。他のデバイス１７０の制御を定期的に行いたい場合などに、デバイス１７０を制御しない間はＥＣ１０６の電源をオフ（ＯＦＦ）にすることが可能である。このように、電源制御以外の他の制御を行う場合においても、必要な場面のみＥＣ１０６の電源を投入することで、消費電力を低減することが可能である。
　４．第３の実施形態
　　４．１．ＵＳＢ充電の概要
　次に、本開示の第３の実施形態について説明する。第３の実施形態は、情報処理装置１００と他の装置を接続して、他の装置を充電する技術に関する。本実施形態では、特にＵＳＢ充電（ＵＳＢ Ｃｈａｒｇｅ）を例に挙げて説明する。
　ＵＳＢ Ｃｈａｒｇｅとは、ＵＳＢ－ＩＦ策定のＢＵＳ Ｐｏｗｅｒを利用した急速充電規格であるＢａｔｔｅｒｙ　Ｃｈａｒｇｉｎｇ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ（以下、ＢＣＳという）にて規定されている。ＢＣＳの最新のバージョンは、Ｖｅｒ.：Ｒｅｖｉｓｉｏｎ １．２(２０１０／１２／７ ｒｅｌｅａｓｅ)である。従来のＵＳＢ ＢＵＳ ｐｏｗｅｒは、５［Ｖ］±５％の電圧で５００［ｍＡ］(９００［ｍＡ］ ｆｏｒ ＵＳＢ ３．０)までしか電力を供給できなかったが、ＢＣＳ対応の場合は５［Ｖ］±５％の電圧で最大１．５［Ａ］まで電力供給が可能である。
　ＵＳＢ Ｃｈａｒｇｅのポート（Ｐｏｒｔ）の定義について説明すると、ＢＣＳでは以下の３種類のポートを定義している。
１．ＳＤＰ：Ｓｔａｎｄａｒｄ　Ｄｏｗｎｓｔｒｅａｍ　Ｐｏｒｔ
　通常のＵＳＢポートであり、他のデバイスとの通信が可能であり、ＶＢＵＳ ５００［ｍＡ］まで供給可能とされる。
２．ＤＣＰ:Ｄｅｄｉｃａｔｅｄ　Ｃｈａｒｇｉｎｇ　Ｐｏｒｔ
　ＶＢＵＳからＭＡＸ　１．５［Ａ］を供給可能である。通信は不可である。
３．ＣＤＰ:Ｃｈａｒｇｉｎｇ　Ｄｏｗｎｓｔｒｅａｍ　Ｐｏｒｔ
　ＶＢＵＳからＭＡＸ　１．５［Ａ］を供給可能であり、且つ通信可能である。
　基本的にＳ０中のみ 接続したデバイスの充電が可能であったが、各ステートのポート設定を変更することにより、Ｓ３以下のステートでもデバイスの充電が可能となる。ここで、情報処理装置１００に接続されてＵＳＢ充電されるデバイスは、例えばスマートフォン、デジタルカメラ等の機器である。なお、一部のデバイスでは、Ｓ３中も自動的にＶＢＵＳを引くものがある。
　さらに、サスペンド状態の場合は２．５［ｍＡ］までしか電力供給ができなかったが、ＤＣＰ／ＣＤＰでは１００［ｍＡ］まで供給が可能であり、充電される機器の電池が完全に空の状態であっても急速に復帰可能である。
　図２０は、本実施形態の情報処理装置１００における各ステートの実装仕様の例を示す模式図である。ここでは、デフォルト（Ｄｅｆａｕｌｔ）と２種類のＣｈａｒｇｅ
ｍｏｄｅを想定する。Ｄｅｆａｕｌｔは、出荷時の設定であり、通常のＵＳＢ Ｐｏｒｔと同じ設定であり、Ｓ０とＳ３がＳＤＰとなる。Ｃｈａｒｇｅ ｍｏｄｅの場合は、デフォルトに対してＳ０をＣＤＰとし、Ｓ０以外のステートをＤＣＰとしている。従って、全てのステートで急速充電が可能である。
　以上のように、ＤＣＰとＣＤＰでは、情報処理装置１００に接続された機器に対して急速充電を行うことができる。一方、急速充電中は、消費電力が増大するため、情報処理装置１００にＡＣ電源に接続していない場合、バッテリー１２２の残量が空になる可能性がある。特に、ハイバネーションによりデータをストレージデバイス１１６に書き込んでいる最中にバッテリー１２２の残量が空になると、データが失われてしまう可能性がある。
　このため、本実施形態では、所定条件下ではＵＳＢチャージを一時停止することにより、データロスト（Ｄａｔａ Ｌｏｓｔ）の発生を抑止する。
　　４．２．前提となるデータロスト対策について
　最初に、前提となるデータロスト対策について説明する。情報処理装置１００にＡＣ電源が接続されている場合は、データロストを生じることなく、接続されているデバイスを確実に充電することができる。一方、情報処理装置１００にＡＣ電源が接続されていない状態（ＤＣ駆動時）でＵＳＢ
Ｃｈａｒｇｅを行うと、バッテリー１２２の残量を使い切り、情報処理装置１００の画面に表示されている情報、メモリ１０９に保存されている情報のデータが失われる可能性がある。
　このため、前提となるデータロスト対策として、ローバッテリーハイバネーション（Ｌｏｗ Ｂａｔｔｅｒｙ Ｈｉｂｅｒｎａｔｉｏｎ：以下、ＬＢＨとも称する）とタイマーハイバネーション（Ｔｉｍｅｒ Ｈｉｂｅｒｎａｔｉｏｎ：以下、Ｔｉｍｅｒ
Ｈｉｂとも称する）について説明する。
　＜ローバッテリーハイバネーション（ＬＢＨ）＞
　ＬＢＨでは、Ｓ０またはＳ３時に、バッテリー１２２の残量がある閾値を下回った場合に、イメージをストレージデバイス１１６に書き込み、Ｓ４に遷移する。Ｓ３時はＳ０に起動してストレージデバイス１１６への書き込みを行う。図２１は、Ｓ３時とＳ０時の放電特性を示す模式図である。また、図２２は、ＬＢＨのしきい値を示す特性図である。図２１に示すように、Ｓ３時の放電特性とＳ０時の放電特性は異なるため、これを考慮してＳ３時とＳ０時で異なるしきい値を設定する。この際、バッテリーの特性上、（Ｓ０でのＬＢＨの閾値）＜（Ｓ３でのＬＢＨの閾値）となるため、ユーザがＳ０からＳ３に入れることができなくなる領域が存在する。例えば、Ｓ０のＬＢＨしきい値をバッテリー残量で５％
、Ｓ３のＬＢＨしきい値を３０％とし、Ｓ０でバッテリー残量が２５％の状態でＳ３に遷移させるとＬＢＨが実行されるため、Ｓ４に遷移する。
　ＵＳＢ充電時の消費電力量は通常のＵＳＢ通信に比べて大きく、ＬＢＨでは、Ｈｉｂ　Ｉｍａｇｅの作成途中に、バッテリー１２２が空になってしまう可能性がある。この場合、データのロストが生じる。
　＜タイマーハイバネーション＞
　図２３は、タイマーハイバネーションを示す特性図であって、縦軸はバッテリー残量を、横軸は時間を示している。タイマーハイバネーションでは、ＤＣ駆動時に、Ｓ３へ遷移した後、１時間経過した場合、Ｓ０に起動（Ｗａｋｅ）してイメージをストレージデバイス１１６に書き込んだ後、Ｓ４に遷移する。
　タイマーハイバネーションでは、１時間のタイマー時間中にバッテリー１２２の残量が空になる可能性がある。また、タイマーハイバネーションでは、Ｈｉｂ　Ｉｍａｇｅの作成のために、一旦Ｓ０に起動しなければならない。このため、Ｉｍａｇｅ作成までローバッテリーハイバネーションよりも更に時間がかかり、バッテリーが空になる可能性がより高くなる。
　図２４は、ＬＢＨの処理を示すフローチャートである。図２４では、Ｓ０中にＬＢＨが発動する例を示している。ステップＳ１２において、バッテリー残量が５％以下の場合は、ステップＳ１４へ進み、Ｈｉｂ
Ｉｍａｇｅを作成してＳ０からＳ４へ遷移する。上述のようにＵＳＢ Ｃｈａｒｅの消費電力量は大きく、ＵＳＢ充電中はステップＳ１２，Ｓ１４の時でも電力を消費し Ｈｉｂ
Ｉｍａｇｅ 作成途中にバッテリー１１６が空になってしまう可能性がある。
　図２５は、Ｔｉｍｅｒ Ｈｉｂの処理を示すフローチャートである。Ｔｉｍｅｒ
Ｈｉｂは、Ｓ３中のみ発動する。ステップＳ２２では、Ｓ０からＳ３へ遷移し、ＲＴＣ１１４のタイマーがスタートする。ステップＳ２４では、タイマーが１時間を超えたか否かを判定し、タイマーが１時間を超えた場合はステップＳ２６でＳ３からＳ０へ遷移する。タイマーが１時間以下の場合はステップＳ２４へ戻る。ステップＳ２８では、Ｈｉｂ
Ｉｍａｇｅを作成し、Ｓ０からＳ４へ遷移する。このように、Ｈｉｂ Ｉｍａｇｅ作成のために、一旦Ｓ０に起動（Ｗａｋｅ）しなければならないため、Ｉｍａｇｅ作成までＬＢＨよりもさらに時間を要し、よりバッテリー１２２が空になり易い。
　　４．３．本実施形態に係るデータロスト対策について
　以上に鑑み、本実施形態に係るデータロスト対策として、ＵＳＢ
Ｃｈａｒｇｅの一時停止機構について説明する。図２６は、一時停止機構を示す特性図であって、縦軸はバッテリー１２２の残容量を、横軸は時間を示している。
　一時停止機構では、Ｓ３でのＵＳＢ充電中に、バッテリー残量が例えば３０％となった場合に、ＵＳＢ充電による電源供給を一時停止する（特性１）。電源供給を停止した後、所定時間が経過すると、時刻ｔ２でＴｉｍｅｒ
Ｈｉｂが発動する。
　なお、図２６中の特性２は、Ｓ０でＵＳＢ充電を行っていない場合にＳ３へ遷移した後、１時間が経過して時刻ｔ２でＴｉｍｅｒ
Ｈｉｂが発動する場合を示している。
　また、特性３は、Ｓ０時でのＵＳＢ充電中にバッテリー１２２の容量が５％以下になった場合を示している。この場合、時刻ｔ１でＬＢＨが発動する。
　一時停止条件は、ＤＣ駆動時であり、且つＳ３中であり、且つバッテリー残容量３０％
を下回った時とする。従って、図２６の特性２，３では一時停止は発動しない。
　図２７は、一時停止機構を示すフローチャートである。この処理を実現する構成は、ハードウェア（回路）、またはＣＰＵなどの中央演算処理装置とこれを機能させるためのプログラムから構成することができる。先ず、ステップＳ３０では、Ｓ０状態においてＵＳＢチャージが可能とされる。次のステップＳ３２では、ＡＣ駆動であるかＤＣ駆動であるかが判定され、ＡＣ駆動の場合はステップＳ３４へ進み、ＵＳＢ充電が可能な状態でＳ０からＳ３／Ｓ４／Ｓ５へ遷移可能とされる。この場合、Ｓ３／Ｓ４／Ｓ５においてＵＳＢ充電が可能である。
　ＤＣ駆動の場合はステップＳ３６へ進み、状態変化を判定する。Ｓ４／Ｓ５へ遷移する場合（ステップＳ３８）は、データロストの可能性がないため、ＵＳＢ充電が可能な状態でＳ０からＳ４／Ｓ５へ遷移する。Ｓ３へ遷移する場合（ステップＳ４０）は、バッテリー残量が３０％を超えているか否かを判定し、バッテリー残量が３０％を超えている場合はステップＳ４０で待機する。一方、バッテリー残量が３０％以下の場合は、ステップＳ４２へ進み、一時停止条件を満たすため、ＵＳＢ充電可能状態からＵＳＢ充電不可状態へ遷移する。これにより、情報処理装置１００に接続された機器へのＵＳＢ充電が停止される。
　その後、ステップＳ４４において、ＡＣ電源に接続されたことが判定されると、ステップＳ４６へ進み、ＵＳＢ充電不可状態からＵＳＢ充電可能状態へ遷移する。
　一方、ステップＳ４４において、ＡＣ電源に接続されていない場合は、以降の処理に遷移し、ＬＢＨの処理（図２４のステップＳ１２～Ｓ１６）またはＴｉｍｅｒ
Ｈｉｂの処理（図２５のステップＳ２４～Ｓ２９）を行う。
　ここで、一時停止機構の発動条件としてバッテリー残量３０％（Ｄａｔａ
Ｌｏｓｔが生じないしきい値）を設定した根拠を以下に説明する。この発動条件は、例えば対象となる情報処理装置１００のラインナップが複数機種存在する場合、情報処理装置１００の各機種において、全機種一律の規定値とすることもできる。この場合、機種毎にしきい値を設定する手間を省くことができる。この際、ラインナップ中の高パフォーマンスＰＣから低バッテリー容量のＰＣまでを網羅できるようにしきい値を設定することが好適である。
　先ず、機種のラインナップのうち、バッテリー１２２の容量が低容量であり且つ高パフォーマンスである情報処理装置１００におけるバッテリー１２２の負荷－容量特性（図２９）に基づいて、温度２０℃の環境下で負荷－容量特性からしきい値を算出する。Ｓ３時にＴｉｍｅｒ
ＨｉｂでＳ０が起動（Ｗａｋｅ）するまでに必要とされる電力は、バッテリー１２２の容量の１０％程度である。また、図２８に示すように、ハイバネーションがオン（ＯＮ）となる際の負荷（Ｓ０→Ｓ４遷移時にかかる電力）は、バッテリー容量の１５％程度である。図２８は、異なる複数のＵＳＢ負荷のそれぞれにおいて、ハイバネーションＯＮ時の負荷（ハイバネーション時のバッテリー１２２の容量減少量）を示す模式図である。また、温度特性を考慮したマージンをバッテリー容量の５％に設定する。これにより、１０％＋１５％＋５％の合計でバッテリー容量の３０％程度の残容量をしきい値として設定することが望ましい。
　また、しきい値を[ｍＷｈ]の単位で指定すると、バッテリー容量の少ない機種においては、相対的に高い閾値となってしまう。各機種では、ＰＣのパフォーマンス（負荷電力）に対応できる容量のバッテリーを選択しているため、全機種一律のしきい値とするためには、しきい値の単位を［％］として規定値を決めることが好適である。
　以上のように、本実施形態に係る一時停止機構によれば、ＤＣ駆動時であり、且つＳ３中であり、且つバッテリー残容量が３０％
を下回った場合は、ＵＳＢチャージを一時停止とするため、データのロストが生じてしまうことを確実に抑止できる。
　　４．４．ハイブリッドスリープ機能について
　次に、他のデータロスト対策として、ハイブリッドスリープ機能についてその概要を説明する。ここでは、ハイブリッドスリープ（Ｈｙｂｒｉｄ　Ｓｌｅｅｐ）またはＢＩＯＳによるハイバネーションでイメージを保存し、Ｓ３ステートでメモリ１０９以外の電源を切ることで、ＤＣ駆動時のバッテリー容量保持を助長する。
　ここで、Ｈｙｂｒｉｄ Ｓｌｅｅｐとは、前述したように、Ｈｉｂ　Ｉｍａｇｅを作成するＳ３ステートのことであり、スタンバイへの遷移と同時にハイバネーションイメージをストレージデバイス２２０上に作成するものである。
　図３０は、ハイブリッドスリープ機能の処理を示すフローチャートである。図３０に示すように、Ｓ０ステートでＡＣ駆動されていない状態において（ステップＳ５０）、Ｓ３への遷移が指示されると（ステップＳ５２）、Ｈｙｂｒｉｄ　Ｓｌｅｅｐに遷移し、Ｈｉｂ
Ｉｍａｇｅを作成する（ステップＳ６０）。
　また、ステップＳ５２において、Ｓ３への遷移が指示されない場合は、ステップＳ５４へ進み、バッテリー残容量が５％を超えているか否かを判定し、バッテリー残容量が５％以下の場合は、Ｓ０からＳ４へ遷移してＨｉｂ
Ｉｍａｇｅを作成する（ステップ５６，Ｓ５８）。
　以上説明したように、ハイブリッドスリープ機能によれば、Ｓ３に入るタイミングでＨｉｂ Ｉｍａｇｅを作成するため、データロストが生じることを確実に抑止することができる。
　　４．５．バッテリースリープディスエーブル（Ｂａｔｔ Ｓｌｅｅｐ Ｄｉｓａｂｌｅ）について
　バッテリースリープ（Ｂａｔｔ Ｓｌｅｅｐ）がイネーブル（Ｅｎａｂｌｅ）状態であり、且つバッテリー充放電電流が一定の電流値以下、且つＥＣ１０６と通信していない、この状態が一定時間続いた時にバッテリー１２２はスリープモードに入る。この場合、電流量を検知しているバッテリー１２２のＣＰＵ１２３がスリープ状態となる。解除条件は、ＥＣ１０６がプロセッサを起動した時である。
　ＵＳＢ充電中にバッテリースリープ（Ｂａｔｔ ｓｌｅｅｐ）をディスエーブル（Ｄｉｓａｂｌｅ）することで、バッテリーの故障を防ぐ対策をとる。Ｂａｔｔ
ｓｌｅｅｐがＥｎａｂｌｅのままであると、Ｂａｔｔ Ｓｌｅｅｐに入った後にＵＳＢ充電を始めた場合、ＣＰＵ１２３が起動していな状態であるので電流量を検知できず、ＦＥＴが発熱してしまう。
　図３１は、バッテリースリープディスエーブルの処理を示すフローチャートである。図３１では、バッテリースリープディスエーブルの対策を施した場合（ステップＳ９６以降）と、対策を施していない場合（ステップＳ１０６以降）の双方を示している。
　バッテリースリープディスエーブルは、Ｓ３でメモリ以外の電源を切った場合（ステップＳ９２）に、ＡＣ電源への接続の有無に関わらず設定される（ステップＳ９６）。ステップＳ１００ではバッテリーがスリープ状態とならず、バッテリー１２２のＣＰＵ１２３も起動した状態となる。従って、ＵＳＢ充電を行った場合（ステップＳ１０２）に、異常発熱の発生が確実に抑えられる（ステップＳ１０４）。ディスエーブルの条件は、ＵＳＢ充電のオン時は、１ｓｔ／２ｎｄバッテリーともにディスエーブルとする。ＵＳＢ充電のオフは、２ｎｄバッテリーのみディスエーブルとし、１ｓｔバッテリーはイネーブルとする。
　一方、バッテリースリープディスエーブルの対策をとらない場合は、ステップＳ１０８において、バッテリー１２２がスリープ状態となり、ＣＰＵ１２３が起動していない状態となる。このため、ステップＳ１１０でＵＳＢ充電を行った場合に、異常発熱が発生してしまう。
　　４．６．第３の実施形態の処理について
　次に、図３２～図３７のブロック図に基づいて、第３の実施形態の処理について説明する。図３２～図３７は、情報処理装置１００に対して、ＵＳＢ充電がされる被充電装置３００が接続された状態を示している。被充電装置３００は、チップセット３０２、バッテリー３０４、パワースイッチ３０６、ＵＳＢ接続部３０８を有して構成されている。また、情報処理装置１００の構成は、図２と同様であるが、図２では図示していないバッテリー１２２のＣＰＵ１２３と、ＵＳＢ充電のためのパワースイッチ（Ｐｏｗｅｒ
ＳＷ）１３０と、ＵＳＢ接続部１３２を示している。図３２～図３７において、ドットを付した構成要素には電源が投入されていないことを示している。
　図３２は、Ｓ０でＵＳＢチャージがオフ（ＯＦＦ）の状態を示している。この状態では、プロセッサ１０２、チップセット１０４を含め、全ての構成要素の電源がオン（ＯＮ）となっている。表示画面上のイメージ（Ｉｍａｇｅ）はプロセッサ１０２上に存在し、ＥＣ１０６はバッテリー１２２の残量を監視（モニタ）している。ＥＣ１０６がチャージのためのパワースイッチ１３０のポートモード（Ｐｏｒｔ ｍｏｄｅ）を制御する。図３２では、ポートモードはＳＤＰであり、被充電装置３００に０．５［Ａ］まで供給が可能である。
　図３３は、Ｓ０からＳ３へ状態が遷移し、ＵＳＢ Ｃｈａｒｇｅがオフ（ＯＦＦ）の状態を示している。この状態では、プロセッサ１０２の電源が切られ、Ｉｍａｇｅは
メモリ１０９に書き込まれる。この状態でバッテリー１２２の残量低下により電源が落ちると、メモリ１０９に電源が供給されないため、Ｉｍａｇｅは消失してしまう。ＥＣ１０６はバッテリー１２２の残量を監視している。ポートモードはＳＤＰの状態が維持されており、デバイスに対して０．５［Ａ］まで供給が可能である。
　図３４は、Ｓ０からＳ４／Ｓ５へ遷移し、ＵＳＢ充電がオフ（ＯＦＦ）の状態を示している。この状態では、ほぼ全ての構成要素の電源が切られた状態となる。Ｓ４時は、ＩｍａｇｅをＨＤＤ１１６に保存する。この場合、電源が切られても、ＩｍａｇｅはＨＤＤ１１６に保存されているため、Ｉｍａｇｅが消失してしまうことはない。ＥＣ１０６は、電源が切られているため、バッテリー１２２の残量を監視することはできない。また、バッテリー１２２のＣＰＵ１２３はスリープ状態となり、ポートモードはオフ（ＯＦＦ）となる。従って、被充電装置３００は充電されない。
　図３５は、Ｓ０でＵＳＢ Ｃｈａｒｇｅがオン（ＯＮ）の状態を示している。この状態では、プロセッサ１０２、チップセット１０４を含め、全ての構成要素の電源がオン（ＯＮ）となっている。Ｉｍａｇｅはプロセッサ１０２上に存在し、ＥＣ１０６はバッテリー１２２の残量を監視（モニタ）している。ＥＣ１０６が チャージのためのパワースイッチ（Ｐｏｗｅｒ ＳＷ）１３０のポートモード（Ｐｏｒｔ ｍｏｄｅ）を制御する。ポートモードはＣＤＰであり、充電される被充電装置３００に１．５［Ａ］まで供給が可能である。なお、被充電装置３００がＣＤＰ対応していない場合は、０．５［Ａ］までの供給となる。
　図３６は、Ｓ０からＳ３へ状態が遷移し、ＵＳＢ　Ｃｈａｒｇｅが（ＯＮ）の状態を示している。この状態では、プロセッサ１０２の電源が切られ、Ｉｍａｇｅは
メモリ１０９に書き込まれる。この状態でバッテリー１２２の残量低下により電源が落ちるとＩｍａｇｅは消失してしまう。ＥＣ１０６はバッテリー１２２の残量を監視している。ポートモードはＤＣＰとなり、デバイスに対して１．５［Ａ］まで供給が可能である。
　図３７は、Ｓ０からＳ４／Ｓ５へ遷移し、ＵＳＢ Ｃｈａｒｇｅがオン（ＯＮ）の状態を示している。ＵＳＢ　Ｃｈａｒｇｅがオン（ＯＮ）の状態では、ＥＣ１０６の電源は維持される。Ｓ４時はＩｍａｇｅをＨＤＤ１１６に保存する。この場合、電源が切られても、ＩｍａｇｅはＨＤＤ１１６に保存されているため、Ｉｍａｇｅが消失してしまうことはない。ＥＣ１０６は、バッテリー１２２の残量を監視している。バッテリー１２２のＣＰＵ１２３はスリープ状態とならず、ポートモードはＤＣＰとなる。
　以上説明したように第３の実施形態によれば、バッテリー１２２の容量低下によりデータが失われてしまうことを確実に抑止することが可能となる。
　５．第４の実施形態
　次に、本開示の第４の実施形態について説明する。第４の実施形態は、ＢＩＯＳハイバネーション時にユーザの利便性を高めるものである。
　＜ハイバネーションのキャンセルについて＞
　上述したように、ハイバネーションでは、システムの電源を切る直前にメモリ１０９の内容をＨＤＤなどのストレージデバイス１１６に保存（待避）する。この際、システムメモリ１０９の使用量やストレージデバイス１１６の性能によって、ＢＩＯＳハイバネーションデータの書き出しに時間がかかる場合があり、処理を中断することができない。データの書き出しには１分以上かかる場合もある。
　このため、本実施形態では、ＢＩＯＳで電源ボタン１２４の割り込みハンドラーを用意し、電源ボタン１２４が押された場合はハイバネーションをキャンセルする。ハイバネーションがキャンセルされた場合は、ハイバネーションデータの書き出しを中断し、システムをＳ０に復帰させる。ＥＣ１０６は、電源ボタン１２４が押されたことを検出し、システムに割り込みを上げる。
　キャンセルは、ＢＩＯＳハイバネーションデータ書き出し中に電源ボタンを押下されたら、書き出しを中止してすぐ復帰する機能である。この機能により、ＢＩＯＳハイバネーションデータ書き出し中に復帰させたくなったときに、ＢＩＯＳハイバネーションデータ書き出しが完了するまで待つ必要がなくなり、ユーザの使い勝手が向上する。
　また、後述するが、ＢＩＯＳハイバネーションデータ書き出し中はアクセスランプが消灯されるため、復帰させたいユーザは自然と電源ボタン１２４に誘導され、意識させることなくキャンセル機能を使用することができる。
　＜ハイバネーション中のランプ消灯＞
　また、ＢＩＯＳハイバネーションデータ書き出し中は、システムの状態はＳ０であり、電源ＬＥＤ（パワーランプ）１２６やアクセスＬＥＤ（ディスクアクセスランプ）１１８が点灯するため、ユーザはこれらの点灯が消灯するまで待つ必要がある。この間、ユーザが、点灯によってＨｙｂｒｉｄ　Ｓｌｅｅｐと誤認したり、何らかのシステムエラーでメモリダンプしているかのように誤認することが想定される。
　このため、本実施形態では、ＢＩＯＳ１０３とＥＣ１０６間で電源ＬＥＤ１２６やアクセスＬＥＤ１１８の点灯状態をオーバーライド制御するためのコマンドＩ／Ｆを用意する。ＢＩＯＳ１０３は、ＢＩＯＳハイバネーションデータ書き出しの前にランプを消灯するようＥＣ１０６に指示する。
　このように、本実施形態では、ＢＩＯＳハイバネーションデータ書き出しにかかる時間をユーザに意識させないため、ランプを消灯する。これにより、ＢＩＯＳハイバネーションデータ書き出しが多少長くても、ユーザはシステムがフリーズしているとは誤認しなくなる。また、ユーザにキャンセル機能を意識させずに、電源ボタン１２４を押すことでＳ０に復帰できる状態だとユーザに認識させることができる。すなわち、電源ＬＥＤ１２６が消えているとオフ状態に見えるので、ユーザは、電源をオンにしようとして自然と電源ボタン１２４の押下に誘導されることになる。
　＜ハイバネーションデータ書き出し中にフリーズした場合の対応＞
　ＢＩＯＳハイバネーションデータ書き出しが開始されると、電源ＬＥＤ１２６、アクセスＬＥＤ１１８が消灯するため、例えばハイバネーションデータ書き出し中にシステムがフリーズした場合は、ユーザがその状態をランプ点灯によって認識することはできない。
　このため、電源ボタン１２４が押されたときにＥＣ１０６がＢＩＯＳによる消灯の指示を無視する機能を実装することで、ランプを意図的に消灯する処理が行われないようにする。フリーズしていればシステムが復帰しないままランプが点灯するため、ユーザに何らかの異常状態を伝えることができる。
　＜処理フローについて＞
　図３８は、本実施形態の処理を示すフローチャートである。先ず、ステップＳ１２０では、ＢＩＯＳ１０３がＥＣ１０６にランプの消灯を指示するコマンドを発行する。次に、ステップＳ１２２では、ＥＣ１０６がランプをオーバーライドして消灯する。次に、ステップＳ１２４では、ハイバネーションによりストレージデバイス１１６へ書き出し処理を行う。次に、ステップＳ１２６では、ＥＣ１０６がランプのオーバーライドを停止する。
　図３９は、書き出し処理を示すフローチャートである。先ず、ステップＳ１３０では、ＢＩＯＳ１０３がハイバネーションデータの一部書き出しを行う。次のステップＳ１３２では、電源ボタン１２４が押されたか否かを判定し、電源ボタン１２４が押された場合はステップＳ１３４へ進む。ステップＳ１３４では、ＥＣ１０６がランプのオーバーライドを停止し、次のステップＳ１３６ではシステムを復帰する。
　ステップＳ１３２で電源ボタン１２４が押されなかった場合は、ステップＳ１３８へ進み、全データの書き出しが完了したか否かを判定し、書き出しが完了した場合は処理を終了する（ＲＥＴＵＲＮ）。書き出しが完了していない場合は、ステップＳ１３０へ戻る。
　以上説明したように第４の実施形態によれば、電源ボタン１２４が押された場合はハイバネーションがキャンセルされるため、ユーザの使い勝手を向上することができる。また、ＢＩＯＳハイバネーションデータ書き出しの前にランプを消灯するようにしたため、ＢＩＯＳハイバネーションデータ書き出しが多少長くても、ユーザはシステムがフリーズしているとは誤認しなくなる。また、ユーザは、電源ボタン１２４でキャンセルして、Ｓ０に復帰できる状態だと認識できる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）システムを制御するプロセッサと、
　システムへの電力供給の制御を実行し、前記プロセッサの電源がオフとされたスタンバイ時に電源がオフとされる電源制御部と、
　スタンバイ時に情報を記憶するメモリと、
　スタンバイ時に前記メモリへの電力供給を実行する電力供給部と、
　を備える、情報処理装置。
（２）前記電力供給部は、ＧＰＩＯエキスパンダから構成される、前記（１）に記載の情報処理装置。
（３）前記電源供給部は、ラッチ回路から構成される、前記（１）に記載の情報処理装置。
（４）前記電源制御部は、第１の電源系統で動作する領域と、第２の電源系統で動作する領域とを含み、スタンバイ時に前記第２の電源系統で動作する領域がオフとされ、
　前記電力供給部は、スタンバイ時に前記第１の電源系統で動作する、前記（１）に記載の情報処理装置。
（５）システムへの電力供給の制御を実行する電源制御部の電源を、システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとすることと、
　スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行すること、
　を備える、情報処理の制御方法。
（６）システムへの電力供給の制御を実行する電源制御部の電源を、システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとする手段、
　スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行する手段、
　としてコンピュータを機能させるためのプログラム。
　１００　　情報処理装置
　１０２　　プロセッサ
　１０６　　ＥＣ
　１０９　　メモリ
　１１０　　ＧＰＩＯ　Ｅｘｐａｎｄｅｒ
　１３０　　ラッチ回路

Claims (6)

  1. 　情報処理装置のシステムを制御するプロセッサと、
    　前記システムへの電力供給の制御を実行し、前記プロセッサの電源がオフとされたスタンバイ時に電源がオフとされる電源制御部と、
    　スタンバイ時に情報を記憶するメモリと、
    　スタンバイ時に前記メモリへの電力供給を実行する電力供給部と、
    　を備える、情報処理装置。
  2. 　前記電力供給部は、ＧＰＩＯエキスパンダから構成される、請求項１に記載の情報処理装置。
  3. 　前記電源供給部は、ラッチ回路から構成される、請求項１に記載の情報処理装置。
  4. 　前記電源制御部は、第１の電源系統で動作する領域と、第２の電源系統で動作する領域とを含み、スタンバイ時に前記第２の電源系統で動作する領域がオフとされ、
    　前記電力供給部は、スタンバイ時に前記第１の電源系統で動作する、請求項１に記載の情報処理装置。
  5. 　情報処理装置のシステムへの電力供給の制御を実行する電源制御部の電源を、前記システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとすることと、
    　スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行すること、
    　を備える、情報処理の制御方法。
  6. 　情報処理装置のシステムへの電力供給の制御を実行する電源制御部の電源を、前記システムを制御するプロセッサの電源がオフとされたスタンバイ時にオフとする手段、
    　スタンバイ時に、前記電源制御部とは別に設けられた電力供給部が、情報を記憶するメモリへの電力供給を実行する手段、
    　としてコンピュータを機能させるためのプログラム。
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