WO2014041684A1 - 半導体装置の製造方法 - Google Patents

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西田　隆文
賢治 坂田
木下　順弘
道昭 杉山
剛 木田
善宏 小野
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, for example, a technique effective when applied to a semiconductor device in which a plurality of semiconductor chips having different planar sizes are stacked.
  • Patent Document 1 describes a manufacturing method of a semiconductor device in which a semiconductor chip is mounted on a package substrate by a flip chip connection method. Patent Document 1 describes that after a semiconductor chip is arranged on a package substrate via NCP (Non-Conductive Paste), the back surface of the chip is pressed to connect the semiconductor chip to the package substrate.
  • NCP Non-Conductive Paste
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2010-251408 (Patent Document 2) and Japanese Patent Application Laid-Open No. 2011-187574 (Patent Document 3) each have a through electrode formed in each of a plurality of stacked semiconductor chips.
  • a semiconductor device is described in which a plurality of semiconductor chips are electrically connected via a pin.
  • Japanese Patent Laid-Open No. 2000-299431 Patent Document 4
  • Japanese Patent Laid-Open No. 2002-26236 Patent Document 5
  • the inventor of the present application is examining a technique for improving the performance of a semiconductor device in which a plurality of semiconductor chips having different planar sizes (outer dimensions) are stacked on a wiring board.
  • a technique for improving the performance of a semiconductor device in which a plurality of semiconductor chips having different planar sizes (outer dimensions) are stacked on a wiring board.
  • through electrodes are formed in the semiconductor chip disposed on the lower side among the plurality of semiconductor chips, and the plurality of semiconductor chips are mutually connected via the through electrodes.
  • we studied the technology of electrical connection As a result, the present inventor has found that there is a problem in terms of reliability of the semiconductor device when the planar size of the lower semiconductor chip is smaller than the planar size of the upper semiconductor chip.
  • a method for manufacturing a semiconductor device includes a step of mounting a first semiconductor chip on a wiring substrate after disposing a first adhesive on the wiring substrate. Further, in the method of manufacturing a semiconductor device, after the second adhesive is disposed on the first back surface of the semiconductor chip and the exposed surface of the first adhesive exposed from the first semiconductor chip, the first semiconductor Mounting a second semiconductor chip on the first back surface of the chip.
  • the method for manufacturing a semiconductor device includes a step of sealing the first semiconductor chip and the second semiconductor chip with a resin.
  • the first semiconductor chip includes a first surface, a plurality of first surface electrodes formed on the first surface, a first back surface opposite to the first surface, and a plurality formed on the first back surface. And a plurality of through electrodes formed so as to penetrate from one of the first surface and the first back surface toward the other.
  • the planar size of the second semiconductor chip is larger than the planar size of the first semiconductor chip. Further, the sealing with the resin is performed in a state where the gap between the second semiconductor chip and the wiring board is closed with the first and second adhesives.
  • the reliability of the semiconductor device can be improved.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a perspective plan view showing an internal structure of a semiconductor device on a wiring board in a state where a sealing body shown in FIG. 1 is removed.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. It is an expanded sectional view of the A section shown in FIG.
  • FIG. 5 is a plan view showing the surface side of the memory chip shown in FIG. 4.
  • FIG. 7 is a plan view illustrating an example of a back surface side of the memory chip illustrated in FIG. 6. It is a top view which shows the surface side of the logic chip shown in FIG.
  • FIG. 11 is an explanatory diagram showing an outline of a manufacturing process of the semiconductor device described with reference to FIGS. 1 to 10; It is a top view which shows the whole structure of the wiring board prepared by the board
  • FIG. 13 is an enlarged plan view for one device region shown in FIG. 12.
  • FIG. 14 is an enlarged sectional view taken along line AA in FIG. 13. It is an enlarged plan view which shows the surface on the opposite side of FIG. It is an enlarged plan view which shows the state which has arrange
  • FIG. 17 is an enlarged sectional view taken along line AA in FIG. 16. It is explanatory drawing which shows typically the outline
  • FIG. 19 is an explanatory diagram schematically showing an overview of the manufacturing process of the semiconductor chip following FIG. 18.
  • FIG. 17 is an enlarged plan view showing a state where the logic chip LC is mounted on the chip mounting region of the wiring board shown in FIG. 16.
  • FIG. 21 is an enlarged sectional view taken along line AA in FIG. 20. It is explanatory drawing which shows the detailed flow of the 1st chip mounting process shown in FIG. 11, Comprising: It is explanatory drawing which shows typically the state which mounted the semiconductor chip on the chip
  • FIG. 21 is an enlarged plan view showing a state in which an adhesive is arranged on the back surface and the periphery of the semiconductor chip shown in FIG. 20.
  • FIG. 26 is an enlarged sectional view taken along line AA in FIG. 25.
  • FIG. 5 is an explanatory diagram schematically showing an outline of an assembly process of the memory chip stack shown in FIG. 4.
  • FIG. 28 is an explanatory diagram schematically showing an outline of a process of assembling a memory chip stack following FIG. 27;
  • FIG. 26 is an enlarged plan view showing a state in which a stacked body of memory chips is mounted on the back surface of the logic chip shown in FIG. 25.
  • FIG. 30 is an enlarged sectional view taken along line AA in FIG. 29.
  • FIG. 31 is an enlarged cross-sectional view showing a state where a sealing body is formed on the wiring substrate shown in FIG. 30 and a plurality of stacked semiconductor chips are sealed. It is a top view which shows the whole structure of the sealing body shown in FIG. It is principal part sectional drawing which shows the state which has arrange
  • FIG. 40 is a main part sectional view showing a state in which the wiring board shown in FIG. 39 is taken out from the molding die; FIG.
  • FIG. 36 is an enlarged cross-sectional view showing a state in which solder balls are bonded onto a plurality of lands of the wiring board shown in FIG. 35.
  • FIG. 42 is a cross-sectional view showing a state in which the multi-piece wiring board shown in FIG. 41 is separated into pieces.
  • FIG. 5 is a main part sectional view showing an outline of a modification of the semiconductor device shown in FIG. 4;
  • FIG. 5 is a cross-sectional view of a principal part showing an outline of another modification example of the semiconductor device shown in FIG. 4.
  • FIG. 45 is a main part sectional view showing an outline of a modification of the semiconductor device shown in FIG. 44; It is an expanded sectional view of the A section of FIG. FIG.
  • FIG. 5 is a cross-sectional view of a principal part showing an outline of another modification example of the semiconductor device shown in FIG. 4. It is an expanded sectional view of the A section of FIG.
  • FIG. 10 is a main part cross-sectional view showing another modification example of the semiconductor device shown in FIG. 4.
  • FIG. 35 is an explanatory view showing a state in which the laminated body is tilted in an examination example different from FIGS. 31 to 34; It is principal part sectional drawing which shows the example of examination with respect to FIG.
  • X consisting of A is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included.
  • gold plating, Cu layer, nickel / plating, etc. unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.
  • hatching or the like may be omitted even in a cross section when it becomes complicated or when it is clearly distinguished from a gap.
  • the contour line of the background may be omitted even if the hole is planarly closed.
  • hatching or a dot pattern may be added in order to clearly indicate that it is not a void or to clearly indicate the boundary of a region.
  • FIG. 1 is a perspective view of the semiconductor device of the present embodiment
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 3 is a perspective plan view showing the internal structure of the semiconductor device on the wiring board with the sealing body shown in FIG. 1 removed.
  • FIG. 4 is a cross-sectional view taken along the line AA in FIG.
  • FIGS. 1 to 4 the number of terminals is reduced for the sake of clarity, but the number of terminals (bonding leads 2f, lands 2g, solder balls 5) is shown in FIGS.
  • the embodiment is not limited.
  • the outline of the logic chip LC is indicated by a dotted line in order to make it easy to see the positional relationship and the planar size difference between the logic chip LC and the memory chip MC4 in plan view.
  • the semiconductor device 1 according to the present embodiment includes a wiring substrate 2, a plurality of semiconductor chips 3 (see FIG. 4) mounted on the wiring substrate 2, and a sealing body (resin body) 4 that seals the plurality of semiconductor chips 3. Is provided.
  • the wiring board 2 includes an upper surface (surface, main surface, chip mounting surface) 2a on which a plurality of semiconductor chips 3 are mounted, and a lower surface (surface, main surface, mounting surface) opposite to the upper surface 2a. ) 2b and a side surface 2c disposed between the upper surface 2a and the lower surface 2b, and forms a rectangular outer shape in plan view as shown in FIGS.
  • the planar size of the wiring board 2 is, for example, a square having a side length of about 14 mm.
  • the thickness (height) of the wiring board 2, that is, the distance from the upper surface 2a to the lower surface 2b shown in FIG. 4 is, for example, about 0.3 mm to 0.5 mm.
  • the wiring substrate 2 is an interposer for electrically connecting the semiconductor chip 3 mounted on the upper surface 2a side and a mounting substrate (not shown), and a plurality of wiring layers electrically connecting the upper surface 2a side and the lower surface 2b side. (4 layers in the example shown in FIG. 4).
  • an insulating layer (core layer) 2e that insulates between the plurality of wirings 2d and the plurality of wirings 2d and between adjacent wiring layers is formed.
  • the wiring 2d includes a wiring 2d1 formed on the upper surface or the lower surface of the insulating layer 2e, and a via wiring 2d2 that is an interlayer conductive path formed so as to penetrate the insulating layer 2e in the thickness direction.
  • a plurality of bonding leads (terminals, chip mounting surface side terminals, electrodes) 2 f which are terminals electrically connected to the semiconductor chip 3 are formed on the upper surface 2 a of the wiring board 2.
  • a plurality of lands 2g, to which a plurality of solder balls 5 which are terminals for electrical connection to a mounting board (not shown), that is, external connection terminals of the semiconductor device 1, are joined. Is formed.
  • the plurality of bonding leads 2f and the plurality of lands 2g are electrically connected to each other via a plurality of wirings 2d.
  • the bonding lead 2f and the land 2g are shown as a part of the wiring 2d. Yes.
  • the upper surface 2a and the lower surface 2b of the wiring board 2 are covered with insulating films (solder resist films) 2h and 2k.
  • the wiring 2d formed on the upper surface 2a of the wiring board 2 is covered with an insulating film 2h.
  • An opening is formed in the insulating film 2h, and at least a part of the plurality of bonding leads 2f (bonding portions and bonding regions with the semiconductor chip 3) is exposed from the insulating film 2h in the opening.
  • the wiring 2d formed on the lower surface 2b of the wiring board 2 is covered with an insulating film 2k.
  • An opening is formed in the insulating film 2k, and at least a part of the plurality of lands 2g (joined portions with the solder balls 5) is exposed from the insulating film 2k in the opening.
  • a plurality of solder balls (external terminals, electrodes, external electrodes) 5 bonded to a plurality of lands 2g on the lower surface 2b of the wiring board 2 are arranged in a matrix (array) as shown in FIG. Are arranged in a matrix).
  • a plurality of lands 2g (see FIG. 4) to which a plurality of solder balls 5 are joined are also arranged in a matrix (matrix).
  • a semiconductor device in which a plurality of external terminals (solder balls 5 and lands 2g) are arranged in a matrix on the mounting surface side of the wiring board 2 is referred to as an area array type semiconductor device.
  • the mounting surface (lower surface 2b) side of the wiring board 2 can be effectively used as an arrangement space for external terminals. Therefore, even if the number of external terminals increases, the mounting area of the semiconductor device increases. It is preferable at the point which can suppress. That is, a semiconductor device in which the number of external terminals increases with higher functionality and higher integration can be mounted in a space-saving manner.
  • the semiconductor device 1 includes a plurality of semiconductor chips 3 mounted on the wiring board 2.
  • the plurality of semiconductor chips 3 are stacked on the upper surface 2 a of the wiring board 2.
  • Each of the plurality of semiconductor chips 3 includes a front surface (main surface, upper surface) 3a, a back surface (main surface, lower surface) 3b opposite to the surface 3a, and a side surface located between the front surface 3a and the back surface 3b. 3c, and has a rectangular outer shape in plan view as shown in FIG.
  • the mounting area can be reduced even when the function of the semiconductor device 1 is enhanced.
  • the semiconductor chip 3 mounted in the lowest stage is a logic chip (semiconductor chip) LC in which an arithmetic processing circuit is formed.
  • the semiconductor chip 3 mounted on the upper stage of the logic chip is a memory chip (semiconductor chip) MC1, MC2, in which a main memory circuit (memory circuit) for storing data communicated with the logic chip LC is formed.
  • MC3 and MC4 The logic chip LC is formed with a control circuit for controlling the operation of the main memory circuits of the memory chips MC1, MC2, MC3, and MC4 in addition to the arithmetic processing circuit described above.
  • the logic chip LC is formed with a memory circuit having a smaller capacity than the main memory circuit, such as a cache memory.
  • the logic chip LC is formed with an external interface circuit that inputs and outputs signals with an external device (not shown).
  • the logic chip LC is formed with an internal interface circuit for inputting / outputting signals to / from internal devices (for example, memory chips MC1, MC2, MC3, MC4).
  • a circuit in which circuits necessary for the operation of a certain device or system are formed on a single semiconductor chip 3 like a logic chip LC is called a SoC (System on a Chip).
  • SoC System on a Chip
  • SIP System In Package
  • the required capacity of the main memory circuit varies depending on the device or system to be operated.
  • the memory chips MC1, MC2, MC3, and MC4 including the main memory circuit are mounted separately from the logic chip LC that is the SoC, and the logic chip LC and the memory chips MC1, MC2, and MC3 are mounted.
  • MC4 are electrically connected.
  • FIG. 4 shows an example in which four memory chips MC1, MC2, MC3, and MC4 are stacked on one logic chip LC, but there are various modifications to the number of stacked semiconductor chips 3.
  • the minimum configuration can be applied to a modification in which one memory chip MC1 is mounted on one logic chip LC.
  • a method for electrically connecting the logic chip LC and the memory chips MC1, MC2, MC3, and MC4 will be described in detail later.
  • the logic chip LC can reduce the planar size by improving the integration degree of circuit elements.
  • the capacity of the main memory circuit and the transmission speed for example, the data transfer amount depending on the width of the data bus
  • the planar size of the memory chip MC4 is larger than the planar size of the logic chip LC.
  • the planar size of the memory chip MC4 is a rectangle with a side length of about 8 mm to 10 mm
  • the planar size of the logic chip LC is a rectangle with a side length of about 5 mm to 6 mm.
  • the planar size of the memory chips MC1, MC2, and MC3 shown in FIG. 4 is the same as the planar size of the memory chip MC4.
  • the logic chip LC is formed with an external interface circuit that inputs and outputs signals to and from an external device (not shown), so that a plurality of transmission distances from the external device can be reduced.
  • the stacking order of the semiconductor chips 3 is preferably such that the logic chip LC is mounted at the lowest stage, that is, at a position closest to the wiring board 2. That is, the semiconductor chip 3 (memory chips MC1, MC2, MC3, MC4) having a large planar size is stacked on the semiconductor chip 3 (logic chip LC) having a small planar size as in the semiconductor device 1. For this reason, as shown in FIG. 4, in the region outside the peripheral edge of the lowermost semiconductor chip 3 (logic chip LC), the upper semiconductor chip 3 (memory chip MC1) and the upper surface 2a of the wiring board 2 are located. There is a gap in
  • an adhesive (insulating adhesive) NCL is disposed between the upper semiconductor chip 3 (memory chip MC1) and the upper surface 2a of the wiring board 2 so as to fill this gap.
  • the adhesive NCL includes an adhesive (insulating adhesive) NCL1 for bonding and fixing the logic chip LC on the wiring board 2, and an adhesive (insulating adhesive) NCL2 for bonding and fixing the memory chip MC1 on the logic chip LC.
  • the peripheral portion of the adhesive material NCL1, in particular, the side surface (surface aligned with the side surface of the logic chip LC) is covered with the adhesive material NCL2.
  • the adhesive NCL2 has a fillet formed so as to cover the side surface of the memory chip (at least the memory chip MC1). Further, a part of the fillet of the adhesive material NCL2 is formed on the outer side (direction away from the logic chip LC) than the peripheral edge (side surface) of the memory chip.
  • the adhesive materials NCL1 and NCL2 are each made of an insulating (non-conductive) material (for example, a resin material).
  • a sealing body different from the sealing body 4 (chip stacking body sealing body, chip stacking body resin body) ) 6 is arranged, and the stacked body MCS of the memory chips MC1, MC2, MC3, and MC4 is sealed by the sealing body 6.
  • the sealing body 6 is embedded so as to be in close contact with the front surface 3a and the back surface 3b of the plurality of memory chips MC1, MC2, MC3, and MC4, and the stacked body MCS of the memory chips MC1, MC2, MC3, and MC4 includes each semiconductor chip 3. It is integrated by the joint part between them and the sealing body 6.
  • the sealing body 6 is made of an insulating (non-conductive) material (for example, a resin material), and the sealing body 6 is disposed at each joint portion of the memory chips MC1, MC2, MC3, and MC4.
  • a plurality of electrodes provided at the joint can be electrically insulated.
  • the surface 4a of the memory chip MC1 mounted at the lowest stage (position closest to the logic chip LC) is a sealing body. 6 is exposed. As shown in FIGS.
  • the semiconductor device 1 includes a sealing body 4 that seals the plurality of semiconductor chips 3.
  • the sealing body 4 includes an upper surface (surface, front surface) 4a, a lower surface (surface, rear surface) 4b (see FIG. 4) positioned on the opposite side of the upper surface 4a, and a side surface 4c positioned between the upper surface 4a and the lower surface 4b. And has a rectangular outer shape in plan view.
  • the planar size of the sealing body 4 (the dimension when viewed in plan from the upper surface 4 a side, the outer size of the upper surface 4 a) is the same as the planar size of the wiring board 2.
  • the side surface 4 c is continuous with the side surface 2 c of the wiring board 2.
  • the planar dimension (dimension in planar view) of the sealing body 4 comprises a square whose length of one side is about 14 mm, for example.
  • the sealing body 4 is a resin body that protects the plurality of semiconductor chips 3.
  • the sealing body 4 is formed between the semiconductor chips 3 and between the semiconductor chips 3 and the wiring substrate 2, thereby forming a thin semiconductor. Damage to the chip 3 can be suppressed.
  • the sealing body 4 is comprised with the following materials from a viewpoint of improving the function as a protection member, for example.
  • the sealing body 4 is easily adhered to the semiconductor chip 3 and the wiring substrate 2 and is required to have a certain degree of hardness after sealing, and therefore includes, for example, a thermosetting resin such as an epoxy resin. It is preferable.
  • filler particles such as silica (silicon dioxide; SiO 2 ) particles are preferably mixed in the resin material.
  • the mixing ratio of the filler particles is adjusted to bring the linear expansion coefficients of the semiconductor chip 3 and the sealing body 4 closer. It is preferable.
  • FIG. 5 is an enlarged cross-sectional view of a portion A shown in FIG. 6 is a plan view showing the front surface side of the memory chip shown in FIG. 4, and FIG. 7 is a plan view showing an example of the back surface side of the memory chip shown in FIG. 8 is a plan view showing the front surface side of the logic chip shown in FIG. 4, and FIG. 9 is a plan view showing an example of the back surface side of the logic chip shown in FIG.
  • FIG. 10 is an enlarged sectional view of a portion B in FIG.
  • FIGS. 7 shows a back view of the memory chips MC1, MC2, and MC3, the structure of the back surface of the memory chip MC4 (see FIG. 4) where the back electrode 3bp is not formed is shown in FIG. Is omitted.
  • the inventor of the present application is examining a technique for improving the performance of the SIP type semiconductor device.
  • the signal transmission speed between a plurality of semiconductor chips mounted on the SIP is set to 12 Gbps (12 gigabits per second), for example.
  • the technology to be improved was examined.
  • As a method for improving the transmission speed between a plurality of semiconductor chips mounted on the SIP there is a method of increasing the data bus width of the internal interface and increasing the amount of data transmitted at one time (hereinafter referred to as bus width expansion). ).
  • bus width expansion As another method, there is a method of increasing the number of transmissions per unit time (hereinafter referred to as high clock).
  • the semiconductor device 1 described with reference to FIGS. 1 to 4 is a semiconductor device in which the transmission speed of the internal interface is improved to 12 Gbps or more by applying a combination of bus width expansion and high clock.
  • the memory chips MC1, MC2, MC3, and MC4 shown in FIG. 4 are so-called wide I / O memories each having a 512-bit data bus width.
  • each of the memory chips MC1, MC2, MC3, and MC4 includes four channels each having a data bus width of 128 bits, and the total bus width of these four channels is 512 bits.
  • the number of transmissions per unit time of each channel is increased to, for example, 3 Gbps or more.
  • the logic chip LC and the memory chip MC1 are electrically connected via a conductive member disposed between the logic chip LC and the memory chip MC1.
  • the plurality of memory chips MC1, MC2, MC3, and MC4 are electrically connected to each other through conductive members disposed between the plurality of memory chips MC1, MC2, MC3, and MC4.
  • the transmission path between the logic chip LC and the memory chip MC1 does not include the wiring substrate 2 or a wire (bonding wire) (not shown). Further, in the semiconductor device 1, the transmission path between the plurality of memory chips MC1, MC2, MC3, and MC4 does not include the wiring board 2 or wires (not shown) (bonding wires).
  • the logic chip LC has a plurality of front surface electrodes (electrodes, pads) 3ap formed on the front surface 3a and a plurality of back surface electrodes (electrodes, pads) 3bp formed on the back surface 3b.
  • the logic chip LC is formed so as to penetrate from one of the front surface 3a and the back surface 3b toward the other, and a plurality of through electrodes that electrically connect the plurality of front surface electrodes 3ap and the plurality of back surface electrodes 3bp. It has an electrode 3tsv.
  • the semiconductor chip 3 includes a semiconductor substrate (not shown) made of, for example, silicon (Si), and a plurality of semiconductor elements (not shown) such as transistors are provided on the main surface (element forming surface) of the semiconductor substrate. Is formed.
  • a wiring layer (not shown) including a plurality of wirings and an insulating film that insulates between the plurality of wirings is stacked on the main surface (front surface 3a side) of the semiconductor substrate.
  • a plurality of wirings in the wiring layer are electrically connected to a plurality of semiconductor elements, respectively, to constitute a circuit.
  • a plurality of surface electrodes 3ap formed on the surface 3a (see FIG. 3) of the semiconductor chip 3 are electrically connected to the semiconductor element through a wiring layer provided between the semiconductor substrate and the surface 3a, and Part of it.
  • the back electrode by forming the through electrode 3tsv penetrating the semiconductor chip 3 in the thickness direction and electrically connecting the front electrode 3ap and the back electrode 3bp via the through electrode 3tsv, the back electrode
  • the circuit of the semiconductor chip 3 formed on the side of 3 bp and the surface 3a can be electrically connected. That is, as shown in FIG. 5, the front surface electrode 3ap of the memory chip MC1 and the back surface electrode 3bp of the logic chip LC are electrically connected via a conductive member such as a protruding electrode (conductive member, bump electrode) 7.
  • the circuit of the memory chip MC1 and the circuit of the logic chip LC are electrically connected through the through electrode 3tsv.
  • the logic chip LC mounted between the memory chip MC1 and the wiring board 2 has a plurality of through electrodes 3tsv. For this reason, by electrically connecting the memory chip MC1 and the logic chip LC via the through electrode 3tsv, the wiring substrate 2 and a wire (not shown) (bonding wire) are connected from the transmission path between the logic chip LC and the memory chip MC1. ) Can be eliminated. As a result, the impedance component in the transmission path between the logic chip LC and the memory chip MC1 can be reduced, and the influence of noise due to the high clock can be reduced. In other words, even when the signal transmission speed between the logic chip LC and the memory chip MC1 is improved, the transmission reliability can be improved.
  • the semiconductor chips 3 are arranged above and below among the plurality of memory chips MC1, MC2, MC3, MC4.
  • the memory chips MC1, MC2, and MC3 have a plurality of through electrodes 3tsv, like the logic chip LC.
  • each of the memory chips MC1, MC2, and MC3 has a plurality of front surface electrodes (electrodes and pads) 3ap formed on the front surface 3a and a plurality of back surface electrodes (electrodes and pads) 3bp formed on the back surface 3b. is doing.
  • Each of the memory chips MC1, MC2, and MC3 is formed so as to penetrate from one of the front surface 3a and the back surface 3b toward the other, and electrically connects the plurality of front surface electrodes 3ap and the plurality of back surface electrodes 3bp.
  • a plurality of through-electrodes 3tsv connected to.
  • the surface electrode 3ap of the upper semiconductor chip 3 and the back electrode 3bp of the lower semiconductor chip 3 are connected to the protruding electrodes. If electrically connected via a conductive member such as (conductive member, bump electrode) 7, the circuits of the plurality of stacked semiconductor chips 3 are electrically connected via the through electrode 3tsv.
  • the wiring board 2 and wires (not shown) (bonding wires) can be excluded from the transmission path between the memory chips MC1, MC2, MC3, and MC4.
  • the impedance component in the transmission path between the plurality of stacked memory chips MC1, MC2, MC3, and MC4 and to reduce the influence of noise caused by increasing the clock.
  • the transmission reliability can be improved.
  • the memory chip MC4 mounted on the uppermost layer only needs to be connected to the memory chip MC3. Therefore, a plurality of front surface electrodes 3ap are formed, but a plurality of back surface electrodes 3bp and a plurality of back surface electrodes 3bp are formed.
  • the through electrode 3tsv is not formed.
  • the memory chip MC4 mounted in the uppermost stage adopts a structure that does not include the plurality of back surface electrodes 3bp and the plurality of through electrodes 3tsv, thereby simplifying the manufacturing process of the memory chip MC4.
  • the memory chip MC4 can also have a structure including a plurality of back surface electrodes 3bp and a plurality of through electrodes 3tsv, similarly to the memory chips MC1, MC2, and MC3. .
  • manufacturing efficiency can be improved by making the plurality of stacked memory chips MC1, MC2, MC3, and MC4 have the same structure.
  • the protruding electrode 7 disposed between the stacked semiconductor chips 3 and electrically connecting the surface electrode 3ap of the upper semiconductor chip 3 and 3 bp of the lower semiconductor chip 3
  • the protruding electrode 7 is a metal member in which a nickel (Ni) film and a solder (for example, SnAg) film are stacked on the tip of a member mainly composed of copper (Cu) formed in a columnar shape (for example, a columnar shape). Electrical connection is established by bonding the solder film at the tip to the back electrode 3bp.
  • a solder material can be joined to the exposed surface of the surface electrode 3ap, and this solder material can be used as the protruding electrode 7.
  • the semiconductor chip 3 including the through electrode 3tsv has a small thickness (ie, a separation distance between the front surface 3a and the back surface 3b). It is preferable. If the thickness of the semiconductor chip 3 is reduced, the transmission distance of the through electrode 3tsv is shortened, which is preferable in that the impedance component can be reduced. Further, when an opening (including a through hole and a hole that does not penetrate) is formed in the thickness direction of the semiconductor substrate, the processing accuracy decreases as the depth of the hole increases. In other words, if the thickness of the semiconductor chip 3 is reduced, the processing accuracy of the opening for forming the through electrode 3tsv can be improved. For this reason, since the diameters (length and width in the direction orthogonal to the thickness direction of the semiconductor chip 3) of the plurality of through electrodes 3tsv can be made uniform, the impedance components of the plurality of transmission paths can be easily controlled.
  • the thickness T1 of the logic chip LC is larger than the thickness TA of the stacked body MCS (see FIG. 4) of the plurality of memory chips MC1, MC2, MC3, and MC4 arranged on the logic chip LC. thin.
  • the thickness T1 of the logic chip LC is thinner than the thickness T2 of the memory chip MC4 that is mounted at the top of the plurality of memory chips MC1, MC2, MC3, and MC4 and does not have the through electrode 3tsv.
  • the thickness T1 of the logic chip LC is 50 ⁇ m.
  • the thickness of the memory chip MC4 is about 80 ⁇ m to 100 ⁇ m.
  • the thickness TA of the stacked body MCS (see FIG. 4) of the plurality of memory chips MC1, MC2, MC3, and MC4 is about 260 ⁇ m.
  • the sealing body 4 is brought into close contact with the plurality of semiconductor chips 3 and sealed. For this reason, the sealing body 4 functions as a protective member for the semiconductor chip 3 and can suppress damage to the semiconductor chip 3. That is, according to the present embodiment, the reliability (durability) of the semiconductor device 1 can be improved by sealing the plurality of semiconductor chips 3 with resin.
  • the gap G1 between the surface 3a of the logic chip LC and the upper surface 2a of the wiring board 2 is, for example, about 10 ⁇ m to 20 ⁇ m.
  • a gap G2 between the surface 3a of the memory chip MC1 and the upper surface 2a of the wiring board 2 is, for example, about 70 ⁇ m to 100 ⁇ m.
  • the plurality of surface electrodes 3ap included in the memory chips MC1, MC2, MC3, and MC4 are arranged in a central portion on the surface 3a.
  • the plurality of surface electrodes 3ap included in the memory chips MC1, MC2, and MC3 are arranged in a central portion on the surface 3a.
  • the plurality of front surface electrodes 3ap of the memory chips MC1, MC2, MC3, and MC4 and the plurality of back surface electrodes 3bp of the memory chips MC1, MC2, and MC3 are arranged at positions that overlap each other in the thickness direction. Yes.
  • a part (a plurality of surface electrodes 3ap1) of the plurality of surface electrodes 3ap included in the logic chip LC is collectively arranged in the central portion on the surface 3a.
  • a part (a plurality of surface electrodes 3ap2) of the plurality of surface electrodes 3ap included in the logic chip LC is disposed along the side (side surface 3c) of the surface 3a at the peripheral edge of the surface 3a.
  • the plurality of surface electrodes 3ap1 arranged at the center of the surface 3a are electrically connected to the back electrode 3bp via the through electrode 3tcv shown in FIG.
  • the plurality of surface electrodes 3ap1 are internal interface electrodes.
  • the plurality of surface electrodes 3ap2 arranged at the periphery of the surface 3a are electrically connected to an external device (not shown) via the wiring board 2 shown in FIG. ing.
  • the surface electrode 3ap2 is electrically bonded to the bonding lead 2f via the protruding electrode 7 and the bonding material 8 such as solder. That is, the plurality of surface electrodes 3ap2 are electrodes for external interfaces.
  • the front surface electrode 3ap and the back surface electrode 3bp for the internal interface are arranged at positions overlapping in the thickness direction, and the protruding electrodes 7 are interposed.
  • the connection method is particularly preferable.
  • the planar size of the logic chip LC is smaller than the planar size of the memory chips MC1, MC2, MC3, and MC4.
  • the central portion (central region) of the back surface 3b of the logic chip LC is arranged so as to overlap the central portion (central region) of the memory chip MC4 in plan view. That is, in plan view, the four side surfaces 3c of the memory chip MC4 are disposed outside the four side surfaces 3c of the logic chip LC.
  • the plurality of semiconductor chips 3 are arranged on the wiring substrate 2 such that the four side surfaces 3c of the memory chip MC4 are located between the four side surfaces 3c of the logic chip LC and the four side surfaces 2c of the wiring substrate 2. Stacked and mounted.
  • the memory chips MC1, MC2, and MC3 shown in FIG. 4 are arranged at positions (the same positions) that overlap with the memory chip MC4 in a plan view.
  • peripheral portions of the memory chips MC1, MC2, MC3, and MC4 are arranged in a position overlapping the peripheral region outside the logic chip LC in plan view.
  • the logic chip LC does not exist between the peripheral portions of the memory chips MC1, MC2, MC3, and MC4 and the wiring board 2 (see, for example, FIG. 10).
  • the surface electrode 3ap and the back surface electrode 3bp for the internal interface of each semiconductor chip 3 shown in FIG. 5 are the surface electrode 3ap and the back surface electrode 3bp for the internal interface of each semiconductor chip 3 shown in FIG. 5 so as to overlap in the thickness direction.
  • the logic chip LC is preferably arranged at a position overlapping the thickness direction.
  • a plurality of surface electrodes 3ap2 for external interface are arranged on the peripheral edge of the logic chip LC. Therefore, on the surface 3a of the logic chip LC, it is preferable that the plurality of surface electrodes 3ap1 for the internal interface are collectively arranged at the center of the surface 3a.
  • a plurality of memory regions (memory circuit element array regions) MR are formed on the surface 3a side (specifically, on the main surface of the semiconductor substrate) of the memory chips MC1, MC2, MC3, and MC4.
  • four memory regions MR corresponding to the above-described four channels are formed.
  • a plurality of memory cells (storage circuit elements) are arranged in an array in each memory region MR.
  • the memory region MR for four channels is formed so as to surround the region where the surface electrode group is arranged. Can be placed.
  • the distance from each memory region MR to the surface electrode 3ap can be equalized.
  • the transmission distance of each of the plurality of channels can be made equal, which is preferable in that an error in transmission speed for each channel can be reduced.
  • the surface electrode 3ap1 concentrated at the center of the surface 3a of the logic chip LC shown in FIG. 8 is used as an electrode exclusively for the internal interface
  • the surface electrode 3ap1 is electrically connected to the wiring board 2 shown in FIG. It can function without being connected.
  • a part of the surface electrode 3ap1 when a part of the surface electrode 3ap1 is electrically connected to the bonding lead 2f of the wiring board 2, a part of the surface electrode 3ap1 can be used as an electrode for an external interface. preferable.
  • a drive circuit for driving a memory circuit (not shown) is formed in the memory chips MC1, MC2, MC3, and MC4.
  • the drive circuit has a power supply potential (first reference potential) and a reference potential (first reference potential). It is conceivable to use a part of the surface electrode 3ap1 as a terminal for supplying a second reference potential different from the reference potential (for example, a ground potential).
  • first reference potential a power supply potential
  • first reference potential first reference potential
  • first reference potential first reference potential
  • a part of the surface electrode 3ap1 it is preferable to shorten the transmission distance between the power supply source and the circuit that consumes the power from the viewpoint of suppressing the instability of operation due to an instantaneous voltage drop or the like.
  • the distance to the drive circuits of the memory chips MC1, MC2, MC3, MC4 on which the circuit that consumes the power is formed can be shortened. This is preferable.
  • FIG. 11 is an explanatory diagram showing an outline of the manufacturing process of the semiconductor device described with reference to FIGS. Details of each step will be described below with reference to FIGS.
  • FIGS. 12 to 15 are plan views showing the entire structure of the wiring board prepared in the board preparation step shown in FIG. 11, and FIG. 13 is an enlarged plan view for one device region shown in FIG.
  • FIG. 14 is an enlarged sectional view taken along line AA in FIG.
  • FIG. 15 is an enlarged plan view showing the opposite surface of FIG.
  • the number of terminals is reduced for the sake of clarity, but the number of terminals (bonding leads 2f, lands 2g) is limited to the mode shown in FIGS. Not.
  • the wiring board 20 prepared in this step includes a plurality of device regions 20a inside a frame portion (outer frame) 20b. Specifically, a plurality (27 in FIG. 12) of device regions 20a are arranged in a matrix. Each of the plurality of device regions 20a corresponds to the wiring board 2 shown in FIGS.
  • the wiring substrate 20 is a so-called multi-piece substrate having a plurality of device regions 20a and dicing lines (dicing regions) 20c between the device regions 20a.
  • manufacturing efficiency can be improved by using a multi-piece substrate provided with a plurality of device regions 20a.
  • the wiring board 20 has an upper surface 2a, a lower surface 2b opposite to the upper surface 2a, and a plurality of wiring layers (four layers in the example shown in FIG. 4) that electrically connect the upper surface 2a side and the lower surface 2b side.
  • an insulating layer (core layer) 2e that insulates between the plurality of wirings 2d and the plurality of wirings 2d and between adjacent wiring layers is formed.
  • the wiring 2d includes a wiring 2d1 formed on the upper surface or the lower surface of the insulating layer 2e, and a via wiring 2d2 that is an interlayer conductive path formed so as to penetrate the insulating layer 2e in the thickness direction.
  • the upper surface 2a of the wiring substrate 20 is a chip mounting area (chip mounting portion) which is a planned area for mounting the logic chip LC shown in FIG. 8 in the first chip mounting process shown in FIG. 2p1 is included.
  • the chip mounting area 2p1 is present at the center of the device area 20a on the upper surface 2a.
  • the outline of the chip mounting area is indicated by a two-dot chain line in order to show the position of the chip mounting area 2p1, but the chip mounting area 2p1 is actually a region to be mounted with the logic chip LC as described above. There need not be possible borders.
  • a plurality of bonding leads (terminals, chip mounting surface side terminals, electrodes) 2f are formed on the upper surface 2a of the wiring board 20.
  • the bonding lead 2f is a terminal electrically connected to the plurality of surface electrodes 3ap formed on the surface 3a of the logic chip LC shown in FIG. 8 in the first chip mounting step shown in FIG.
  • the bonding portions of the plurality of bonding leads 2f are connected to the chip. It is formed inside the mounting region 2p1.
  • the upper surface 2a of the wiring board 20 is covered with an insulating film (solder resist film) 2h.
  • An opening 2hw is formed in the insulating film 2h, and at least a part of the plurality of bonding leads 2f (bonding portion with semiconductor chip, bonding region) is exposed from the insulating film 2h in the opening 2hw.
  • a plurality of lands 2 g are formed on the lower surface 2 b of the wiring board 20.
  • the lower surface 2b of the wiring board 20 is covered with an insulating film (solder resist film) 2k.
  • An opening 2kw is formed in the insulating film 2k, and at least a part of the plurality of lands 2g (joined portions with the solder balls 5) is exposed from the insulating film 2k in the opening 2kw.
  • the plurality of bonding leads 2f and the plurality of lands 2g are electrically connected to each other via a plurality of wirings 2d.
  • the conductor patterns such as the plurality of wirings 2d, the plurality of bonding leads 2f, and the plurality of lands 2g are formed of a metal material containing copper (Cu) as a main component, for example.
  • the plurality of wirings 2d, the plurality of bonding leads 2f, and the plurality of lands 2g can be formed by, for example, an electrolytic plating method.
  • the wiring board 20 having four or more wiring layers (four layers in FIG. 14) can be formed by, for example, a build-up method.
  • FIG. 16 is an enlarged plan view showing a state in which an adhesive is disposed in the chip mounting area shown in FIG. 13, and FIG. 17 is an enlarged cross-sectional view taken along the line AA in FIG.
  • the outlines of the chip mounting areas 2p1 and 2p2 are indicated by two-dot chain lines in order to show the positions of the chip mounting area 2p1 and the chip mounting area 2p2, but the chip mounting areas 2p1 and 2p2 are respectively logic chip LC.
  • a method of sealing the connecting portion with a resin after electrically connecting the semiconductor chip and the wiring substrate Is performed.
  • the resin is supplied from a nozzle disposed in the vicinity of the gap between the semiconductor chip and the wiring board, and the resin is embedded in the gap using a capillary phenomenon.
  • the adhesive NCL1 is disposed in the chip mounting region 2p1, and the adhesive NCL1
  • the logic chip LC is mounted by a method (first coating method) in which the logic chip LC is pressed from above and electrically connected to the wiring substrate 20.
  • the processing time (the time for injecting the resin) for one device region 20a becomes long.
  • the tip of the logic chip LC for example, the solder material formed at the tip of the protruding electrode 7 shown in FIGS. 5 and 10.
  • the bonding portion of the bonding lead 2f contact each other, An adhesive NCL1 has already been embedded between the wiring board 20 and the logic chip LC. Therefore, it is preferable in that the processing time for one device region 20a can be shortened and the manufacturing efficiency can be improved as compared with the above-described post-injection method.
  • the adhesive NCL1 used in the pre-coating method is made of an insulating (non-conductive) material (for example, a resin material).
  • the adhesive NCL1 is made of a resin material whose hardness (hardness) is increased (increased) by applying energy, and in the present embodiment, for example, includes a thermosetting resin. Further, the adhesive NCL1 before curing is softer than the protruding electrodes 7 shown in FIGS. 5 and 10, and is deformed by pressing the logic chip LC.
  • the adhesive NCL1 before curing is roughly divided into the following two types depending on the handling method.
  • One is made of a paste-like resin (insulating material paste) called NCP (Non-Conductive Paste), and is applied to the chip mounting region 2p1 from a nozzle (not shown).
  • the other is a method called NCF (Non-Conductive Film), which is made of a resin (insulating material film) previously formed into a film shape, and is transported to the chip mounting region 2p1 in the film state and pasted.
  • the step of attaching as in the case of the insulating material film (NCF) is not required, so that the stress applied to the semiconductor chip or the like can be reduced as compared with the case where the insulating material film is used.
  • the insulating film (NCF) is used, the shape retaining property is higher than that of the insulating material paste (NCP), so that the range and thickness of the adhesive material NCL1 can be easily controlled.
  • an insulating material film formed in a film shape in advance.
  • an adhesive material NCL1 that is an insulating film (NCF) is disposed on the chip mounting region 2p1 and pasted so as to be in close contact with the upper surface 2a of the wiring board 20.
  • NCP insulating material paste
  • the adhesive material NCL1 has a fixing material function for bonding and fixing the logic chip LC (see FIG. 4) and the wiring board 20 in the first chip bonding process shown in FIG. Further, the adhesive material NCL1 has a sealing material function for protecting the bonding portion between the logic chip LC and the wiring substrate 2 by sealing.
  • the sealing function includes a stress relaxation function that protects the joint by dispersing and relaxing the stress transmitted to the joint between the logic chip LC and the wiring board 2.
  • the adhesive material NCL1 may be disposed so as to wrap around the joint portion between the logic chip LC and the wiring board 2. Therefore, the adhesive material NCL1 is disposed only in a region overlapping the chip mounting region 2p1. It ’s fine. From the viewpoint of improving the function of the fixing material, it is preferable that a part of the adhesive NC1 is in close contact with the side surface 3c of the logic chip LC shown in FIG. 10, but as shown in FIG. However, it is not necessary to extend the outside greatly.
  • the adhesive NCL1 is disposed so as to cover a wider area than the chip mounting region 2p1.
  • the chip mounting area 2p2 shown in FIG. 16 is a planned area for mounting the stacked body MCS (see FIG. 4) of the memory chips MC1, MC2, MC3, and MC4 (see FIG. 4) in the second chip mounting process shown in FIG.
  • the chip mounting area 2p1 is included and the plane size is larger than the chip mounting area 2p1.
  • the peripheral portion of the adhesive NCL1 is disposed between the peripheral portion of the chip mounting region 2p1 and the peripheral portion of the chip mounting region 2p2, and close to the peripheral portion of the chip mounting region 2p2. Is done.
  • the adhesive material NCL1 is disposed so as to cover the vicinity of the peripheral edge portion of the chip mounting region 2p2. Specifically, in the example illustrated in FIG. 16, the adhesive material NCL1 has substantially the same planar size as the chip mounting region NCL1.
  • FIG. 18 is an explanatory view schematically showing an outline of the manufacturing process of the semiconductor chip provided with the through electrode shown in FIG.
  • FIG. 19 is an explanatory view schematically showing the outline of the manufacturing process of the semiconductor chip following FIG. 18 and 19, the description will focus on the through electrode 3tsv and the manufacturing method of the back electrode 3p electrically connected to the through electrode 3tsv, and the steps of forming various circuits other than the through electrode 3tsv will be illustrated and described. Is omitted.
  • the semiconductor chip manufacturing method shown in FIGS. 18 and 19 can be applied to the manufacturing method of the memory chips MC1, MC2, and MC3 in addition to the logic chip LC shown in FIG.
  • a wafer (semiconductor substrate) WH shown in FIG. 18 is prepared.
  • the wafer WH is a semiconductor substrate made of, for example, silicon (Si) and has a circular shape in plan view.
  • the wafer WH has a surface (main surface, upper surface) WHs which is a semiconductor element formation surface and a back surface (main surface, lower surface) WHb opposite to the surface WHs.
  • the thickness of the wafer WH is larger than the thickness of the logic chip LC and the memory chips MC1, MC2, and MC3 shown in FIG. 4, and is about several hundred ⁇ m, for example.
  • a hole (hole, opening) 3tsh for forming the through electrode 3tsv shown in FIG. 5 is formed.
  • the mask 25 is disposed on the surface WHs of the wafer WH, and the hole 3 tsh is formed by performing an etching process.
  • the semiconductor elements of the logic chip LC and the memory chips MC1, MC2, and MC3 shown in FIG. 4 can be formed, for example, after this process and before the next wiring layer forming process.
  • a through electrode 3tsv is formed by embedding a metal material such as copper (Cu) in the hole 3tsh.
  • a wiring layer forming step a wiring layer (chip wiring layer) 3d is formed on the surface WHs of the wafer WH.
  • the plurality of surface electrodes 3ap shown in FIGS. 5 and 10 are formed, and the plurality of through electrodes 3tsv and the plurality of surface electrodes 3ap are electrically connected to each other.
  • the semiconductor elements of the logic chip LC and the memory chips MC1, MC2, and MC3 shown in FIG. 4 and the plurality of surface electrodes 3ap shown in FIGS. 5 and 10 are electrically connected through the wiring layer 3d. .
  • the semiconductor elements of the logic chip LC and the memory chips MC1, MC2, and MC3 are electrically connected via the wiring layer 3d.
  • the protruding electrode 7 is formed on the surface electrode 3ap (see FIGS. 5 and 10). Further, a solder layer 8 a is formed at the tip of the protruding electrode 7. This solder layer 8 a functions as a bonding material when the semiconductor chip 3 shown in FIG. 5 is mounted on the wiring substrate 2 or the lower semiconductor chip 3.
  • the back surface polishing step shown in FIG. 19 the back surface WHb (see FIG. 18) side of the wafer WH is polished to reduce the thickness of the wafer WH. Thereby, the back surface 3b of the semiconductor chip 3 shown in FIG. 5 is exposed. In other words, the through electrode 3tsv penetrates the wafer WH in the thickness direction. Further, the plurality of through electrodes 3tsv are exposed from the wafer WH on the back surface 3b of the wafer WH. In the example shown in FIG.
  • the polishing jig 28 is supported in a state where the wafer WH is supported by the protective layer 27 that protects the supporting substrate 26 such as a glass plate and the protruding electrode 7 that protects the front surface WHs side. Use and polish.
  • a plurality of back electrodes 3 bp are formed on the back surface 3 b and electrically connected to the plurality of through electrodes 3 tsv.
  • the wafer WH is divided along a dicing line to obtain a plurality of semiconductor chips 3. Thereafter, inspection is performed as necessary, and the semiconductor chip 3 (logic chip LC and memory chips MC1, MC2, MC3) shown in FIG. 4 is obtained.
  • FIG. 20 is an enlarged plan view showing a state where the logic chip LC is mounted on the chip mounting region of the wiring board shown in FIG.
  • FIG. 21 is an enlarged sectional view taken along the line AA in FIG. 22 to 24 are explanatory diagrams showing a detailed flow of the first chip mounting step shown in FIG.
  • FIG. 22 is an explanatory view schematically showing a state in which a semiconductor chip is placed on the chip mounting area.
  • FIG. 23 is an explanatory view showing a state in which the transport jig shown in FIG. 22 is removed and the heating jig is pressed against the back surface side of the semiconductor chip.
  • FIG. 24 is an explanatory view showing a state in which the semiconductor chip is heated and electrically connected to the wiring board.
  • the logic chip LC is mounted by a so-called face-down mounting method (flip chip connection method) so that the surface 3a of the logic chip LC faces the upper surface 2a of the wiring board 2.
  • the logic chip LC and the wiring board 2 are electrically connected by this process.
  • the plurality of surface electrodes 3ap formed on the surface of the logic chip LC and the plurality of bonding leads 2f formed on the upper surface 2a of the wiring board 2 are formed by the protruding electrodes 7 and the bonding material 8 (see FIGS. 5 and 10). It is electrically connected via.
  • FIGS. 5 and 10 bonding material
  • the logic chip LC semiconductor chip 3
  • the logic chip LC is transported onto the chip mounting region 2p1 with the back surface 3b side held by the holding jig 30, and is disposed on the bonding material NCL1 so that the front surface 3a faces the top surface 2a of the wiring board 20.
  • the holding jig 30 has a holding surface 30a that holds the back surface 3b of the logic chip LC by suction, and conveys the logic chip LC while being held by the holding surface 30a.
  • a protruding electrode 7 is formed on the surface 3 a side of the logic chip LC, and a solder layer 8 a is formed at the tip of the protruding electrode 7.
  • a solder layer 8b which is a bonding material for electrically connecting to the protruding electrode 7, is formed at the bonding portion of the bonding lead 2f formed on the upper surface 2a of the wiring board 20.
  • the heating jig 31 is pressed against the back surface 3 b side of the logic chip LC, and the logic chip LC is pressed toward the wiring substrate 20.
  • the adhesive material NCL1 is in a soft state before being cured. Therefore, when the logic chip LC is pushed in by the heating jig 31, the logic chip LC approaches the wiring board 20.
  • the tips of the plurality of protruding electrodes 7 specifically, the solder layer 8a
  • the bonding region specifically, the solder layer 8b
  • the thickness of the adhesive NCL1 (distance between the upper surface NCL1a and the lower surface NCL1b) is at least the height of the protruding electrode 7 (projection height), the thickness of the bonding lead 2f, and the bonding material (solder layers 8a and 8b). Thicker than the total thickness. For this reason, when it is pushed into the heating jig 31, a part on the surface 3a side of the logic chip LC is embedded in the adhesive NCL1. In other words, at least a part of the side surface 3c of the logic chip LC on the surface 3a side is embedded in the adhesive material NCL1.
  • the adhesive NCL1 may be embedded between the logic chip LC and the wiring board 20, but a part of the surface 3a side of the logic chip LC is bonded to the logic chip LC.
  • a semiconductor chip By embedding in NCL1, a semiconductor chip can be stably mounted in a second chip mounting step described later. Details will be described in the second chip mounting step.
  • a member (low elastic member) softer than the heating jig 31 and the logic chip LC such as a resin film (film) 32, is interposed between the heating jig 31 and the logic chip LC. It is preferable to cover the back surface 3b of the logic chip LC with the resin film 32. If the logic chip LC is pressed through the resin film 32, the resin film 32 adheres to the back surface 3b of the logic chip LC.
  • the adhesive material NCL1 remains on the back surface of the logic chip LC. It can suppress going around to 3b.
  • the upper surface NCL1a of the adhesive material NCL1 can be planarized by covering the entire region where the adhesive material NCL1 is disposed with the resin film 32.
  • the resin film 32 of this Embodiment consists of a fluororesin, for example.
  • FIG. 23 shows the state in which the resin film 32 bites into the logic chip LC in an easy-to-understand manner.
  • the bonding is performed. It is possible to suppress the material NCL1 from entering the back surface 3b of the logic chip LC.
  • the logic chip LC and the adhesive material NCL1 are heated by the heating jig (heat source) 31 in a state where the logic chip LC is pressed against the heating jig 31 as shown in FIG.
  • the solder layers 8a and 8b shown in FIG. 23 are respectively melted and integrated to form a joint material (solder material) 8 shown in FIG. That is, by heating the logic chip LC with the heating jig (heat source) 31, the protruding electrode 7 and the bonding lead 2 f are electrically connected through the bonding material 8.
  • the adhesive material NCL1 is cured by heating the adhesive material NCL1 with the heating jig (heat source) 31 shown in FIG. As a result, the adhesive NCL1 cured in a state where a part of the logic chip LC is embedded is obtained. Further, since the back surface electrode 3bp of the logic chip LC is covered with the resin film 32, it is exposed from the cured adhesive material NCL1. Note that it is not necessary to completely cure the adhesive material NCL1 by the heat from the heating jig (heat source) 31, and a part of the thermosetting resin contained in the adhesive material NCL1 is cured (temporarily) to such an extent that the logic chip LC can be fixed.
  • the wiring board 20 can be transferred to a heating furnace (not shown), and the remaining thermosetting resin can be cured (mainly cured). Although it takes time to complete the main curing process in which the entire thermosetting resin component contained in the adhesive NCL1 is cured, the manufacturing efficiency can be improved by performing the main curing process in a heating furnace.
  • FIG. 25 is an enlarged plan view showing a state in which an adhesive is disposed on the back surface and the periphery of the semiconductor chip shown in FIG. 20, and FIG. 26 is an enlarged cross-sectional view along the line AA in FIG.
  • the semiconductor device 1 includes a logic chip LC mounted on the lowest level (for example, the first level) of the stacked semiconductor chips 3, and a lower level.
  • the memory chips MC1 mounted on the second level are all mounted by the face-down mounting method (flip chip connection method). For this reason, as described in the first adhesive material arranging step described above, the processing time for one device region 20a (see FIGS. 25 and 26) can be shortened, and the manufacturing efficiency can be improved. It is preferable to apply a pre-coating method.
  • the adhesive NCL2 used in the pre-coating method is made of an insulating (non-conductive) material (for example, a resin material).
  • the adhesive NCL2 is made of a resin material whose hardness (hardness) is increased (increased) by applying energy, and in the present embodiment, for example, includes a thermosetting resin.
  • the uncured adhesive NCL2 is softer than the protruding electrode 7 shown in FIG. 5 and is deformed by pressing the logic chip LC.
  • the adhesive NCL2 before curing is roughly divided into a paste-like resin (insulating material paste) called NCP and a resin (insulating material film) called NCF, which has been previously formed into a film shape, due to differences in handling methods. Is done.
  • NCP a paste-like resin
  • NCF resin (insulating material film)
  • NCP an adhesive material used in this step
  • NCP is discharged from the nozzle 33 (see FIG. 26), and the upper surface (exposed surface, front surface) NCL1a of the adhesive material NCL1 exposed on the back surface 3b of the logic chip LC and the logic chip LC.
  • the adhesive material NCL2 is disposed on the top.
  • the point of discharging the paste-like adhesive NCL2 from the nozzle 33 is common to the post-injection method described in the first adhesive placement step.
  • the adhesive material NCL2 is mounted in advance before mounting the memory chip MC1 shown in FIG. Therefore, compared with the post-injection method in which the resin is injected using the capillary phenomenon, the application speed of the adhesive NCL2 can be greatly improved.
  • the insulating material paste (NCP) can be brought into close contact with the object to be applied (logic chip LC in this step) with a lower load than the insulating material film (NCF). Further, the adhesive material NCL2 does not need to be greatly expanded toward the periphery of the side surface 3c of the memory chip MC4 as shown in FIG. Therefore, it is easier to control the thickness and the arrangement range than NCP1 described in the first adhesive material arrangement step. Therefore, the insulating material paste (NCP) is preferable from the viewpoint of reducing the stress on the logic chip LC already mounted in this step. However, although illustration is omitted, as a modification, an insulating material film (NCF) can be used as the adhesive material NCL2.
  • NCF insulating material film
  • the adhesive material NCL2 has a fixing material function for bonding and fixing the memory chip MC1 (see FIG. 4) and the logic chip LC (see FIG. 4) in the second chip bonding step shown in FIG. Further, the adhesive material NCL2 has a sealing material function of protecting the sealing portion by sealing the joint portion between the memory chip MC1 and the logic chip LC.
  • the sealing function includes a stress relaxation function that protects the joint by dispersing and relaxing the stress transmitted to the joint between the memory chip MC1 and the logic chip LC.
  • the adhesive material NCL2 may be disposed so as to wrap around the joint between the memory chip MC1 and the logic chip LC. Therefore, if the adhesive material NCL2 is disposed only on the back surface 3b of the logic chip. good. However, in the present embodiment, as shown in FIG. 25, the adhesive material NCL2 is disposed not only on the back surface 3b of the logic chip but also on the upper surface NCL1a of the adhesive material NCL1. As described above, by arranging the adhesive NCL2 also on the upper surface NCL1a of the adhesive NCL1, a stacked body of the memory chips MC1, MC2, MC3, and MC4 (see FIG. 4) in the second chip mounting step shown in FIG. When the MCS (see FIG. 4) is mounted, the stacked body MCS is difficult to tilt.
  • the chip mounting region 2p2 shown in FIG. 25 is a region where the stacked body MCS (see FIG. 4) of the memory chips MC1, MC2, MC3, and MC4 (see FIG. 4) is mounted in the second chip mounting step shown in FIG. It is.
  • the chip mounting region 2p2 is coated with the adhesive material NCL2 in a strip shape along the diagonal line of the chip mounting region 2p2 having a quadrangular shape in plan view.
  • a method of applying the paste-like adhesive material NCL2 having two belt shapes intersecting each other to the application region of the adhesive material NCL2 (referred to as a cross application method) is a second chip mounting process described later. This is preferable in that the adhesive NCL2 is easily spread evenly.
  • a coating method different from that shown in FIG. 25 can be used as long as the adhesive material NCL2 can be expanded so as not to cause a gap in the second chip mounting step described later.
  • the end portion of the adhesive material NCL2 is disposed outside the chip mounting region 2p2.
  • the range in which the adhesive material NCL2 is arranged is wider than the chip mounting region 2p2. In this way, by applying the adhesive NCL2 over a wider area than the chip mounting region 2p2, in the second chip mounting step shown in FIG. 11, the surface 3a of the memory chip MC1 and the upper surface of the wiring board 2 are shown in FIG. 2a can be closed.
  • the memory chips MC1, MC2, MC3, MC4 shown in FIG. 4 are prepared.
  • the memory chips MC1, MC2, MC3, and MC4 can be sequentially stacked on the logic chip LC.
  • an embodiment will be described in which the memory chips MC1, MC2, MC3, and MC4 are stacked in advance to form a stacked body (memory chip stacked body, semiconductor chip stacked body) MCS shown in FIG.
  • the laminated body MCS can be prepared as a purchased part. This is advantageous in that the assembly process shown in FIG. 11 can be simplified and the manufacturing efficiency can be improved as a whole.
  • FIG. 27 is an explanatory view schematically showing an outline of an assembly process of the stacked body of memory chips shown in FIG.
  • FIG. 28 is an explanatory view schematically showing an outline of the assembly process of the stacked body of memory chips following FIG.
  • Each of the plurality of memory chips MC1, MC2, MC3, and MC4 shown in FIGS. 27 and 28 can be manufactured by applying the semiconductor chip manufacturing method described with reference to FIGS. Since it can, explanation is omitted.
  • a base material (assembly base material) 34 for assembling the laminate MCS shown in FIG. 28 is prepared.
  • the base material 34 has an assembly surface 34a on which a plurality of memory chips MC1, MC2, MC3, and MC4 are stacked, and an adhesive layer 35 is provided on the assembly surface 34a.
  • the memory chips MC1, MC2, MC3, and MC4 are stacked on the assembly surface 34a of the substrate 34.
  • the memory chips MC4, MC3, MC2, and MC1 are sequentially stacked so that the back surface 3b of each stacked semiconductor chip faces the assembly surface 34a of the base material 34.
  • the protruding electrode 7 and the back electrode 3 bp of each semiconductor chip are bonded together by, for example, a bonding material 8.
  • a bonding material 8 for example, a solder layer 8a for electrically connecting the protruding electrodes 7 is formed.
  • a resin underfill resin
  • the sealed body chip laminated body sealing body, chip laminated body.
  • Resin body 6 is formed.
  • the sealing body 6 is formed by the post-injection method described in the first adhesive material arranging step. That is, after a plurality of semiconductor chips 3 are stacked in advance, the underfill resin 6 a is supplied from the nozzle 36 and embedded between the stacked semiconductor chips 3.
  • the underfill resin 6a has a lower viscosity than the sealing resin used in the sealing step shown in FIG. 11, and can be embedded between the plurality of semiconductor chips 3 by utilizing capillary action. Thereafter, the underfill resin 6 a embedded between the semiconductor chips 3 is cured to obtain the sealing body 6.
  • the method of forming the sealing body 6 by the post-injection method is superior in the gap filling characteristics as compared with the so-called transfer mold method (details will be described later), and therefore the gap between the stacked semiconductor chips 3. It is effective when applied in a narrow case.
  • the gaps for embedding the underfill resin 6a are formed in a plurality of stages, the underfill resin 6a can be embedded in the plurality of gaps at once. For this reason, the processing time can be shortened as a whole.
  • the base material 34 and the adhesive layer 35 are peeled off from the back surface 3b of the memory chip MC4.
  • a method of removing the base material 34 and the adhesive layer 35 for example, a method of curing a resin component (for example, an ultraviolet curable resin) contained in the adhesive layer 35 can be applied.
  • a stacked body MCS is obtained in which a plurality of memory chips MC1, MC2, MC3, and MC4 are stacked and the connecting portions of the memory chips MC1, MC2, MC3, and MC4 are sealed by the sealing body 6.
  • This stacked body MCS has one memory chip having a surface 3a (a surface 3a of the memory chip MC1) on which a plurality of surface electrodes 3ap are formed and a back surface 3b (a back surface 3b of the memory chip MC4) located on the opposite side of the surface 3a. Can be considered.
  • FIG. 29 is an enlarged plan view showing a state in which a stacked body of memory chips is mounted on the back surface of the logic chip shown in FIG.
  • FIG. 30 is an enlarged cross-sectional view along the line AA in FIG.
  • a so-called face-down mounting method flip chip connection
  • the front surface 3a of the stacked body MCS faces the back surface 3b of the logic chip LC (in other words, the upper surface 2a of the wiring board 20).
  • the stacked body MCS is mounted by a method).
  • the plurality of memory chips MC1, MC2, MC3, MC4 and the logic chip LC are electrically connected by this process. Specifically, as shown in FIG.
  • a plurality of front surface electrodes 3ap formed on the front surface 3a of the memory chip MC1 (or stacked body MCS) and a plurality of back surface electrodes 3bp formed on the back surface 3b of the logic chip LC are: Electrical connection is made via the protruding electrode 7 (and a bonding material not shown).
  • the bonding material 8 formed at the tip of the uppermost protruding electrode 7 shown in FIG. will be described with reference to FIGS.
  • FIG. 31 to 34 are explanatory views showing a detailed flow of the second chip mounting step shown in FIG.
  • FIG. 31 is an explanatory diagram schematically showing a state in which a stacked body of memory chips is placed on a logic chip.
  • FIG. 32 is an explanatory view showing a state in which the conveying jig shown in FIG. 31 is removed and the heating jig is pressed against the back surface side of the laminated body.
  • FIG. 33 is explanatory drawing which shows the state which the laminated body inclined when the holding jig shown in FIG. 31 was removed.
  • FIG. 34 is an explanatory diagram showing a state in which the stacked body is heated and electrically connected to the logic chip.
  • FIG. 50 is an explanatory view showing a state in which the laminated body is tilted in a study example different from those shown in FIGS. 31 to FIG. 34 and FIG. 50, the stack MCS is regarded as one semiconductor chip 3 for easy viewing.
  • a stacked body MCS semiconductor chip 3
  • the stacked body MCS is transported onto the chip mounting region 2p2 with the back surface 3b side held by the holding jig 30, and on the bonding material NCL2 so that the front surface 3a of the stacked body MCS faces the back surface 3b of the logic chip LC. Be placed.
  • the holding jig 30 can be the same as the first chip mounting process described with reference to FIG. That is, the holding jig 30 has a holding surface 30a that holds the back surface 3b of the stacked body MCS by suction, and transports the stacked body MCS while being held by the holding surface 30a.
  • the protruding electrode 7 is formed on the surface 3a side of the multilayer body MCS, and the solder layer 8a (bonding material 8) is formed at the tip of the protruding electrode 7 as described with reference to FIG. .
  • the bonding material is not disposed on the exposed surface of the back electrode 3bp.
  • a bonding material such as a solder layer is exposed on the exposed surface of the back electrode 3bp. It may be formed in the form.
  • the adhesive NCL2 at this stage is in a soft state because it is before heat treatment. For this reason, the protruding electrode 7 of the multilayer body MCS disposed on the logic chip LC is buried (pressed) in the adhesive material NCL2 as shown in FIG.
  • the heating jig 31 is pressed against the back surface 3b side of the stacked body MCS, and the stacked body MCS is pressed toward the logic chip LC and the adhesive material NCL1. Similar to the adhesive material NCL1, before the heat treatment, the adhesive material NCL2 is in a soft state before being cured. Therefore, when the stacked body MCS is pushed in by the heating jig 31, the stacked body MCS approaches the logic chip LC. When the stacked body MCS approaches the logic chip LC, the tips of the plurality of protruding electrodes 7 (specifically, the solder layer 8a) formed on the front surface 3a of the stacked body MCS are formed on the plurality of back surfaces 3b of the logic chip LC.
  • the tips of the plurality of protruding electrodes 7 specifically, the solder layer 8a
  • the adhesive NCL2 applied between the stacked body MCS and the logic chip LC spreads along the back surface 3b of the logic chip LC and the upper surface NCL1a of the adhesive material NCL1, and the gap between the stacked body MCS and the wiring board 2 is bonded. It is blocked by the material NCL1 and the adhesive material NCL2.
  • the large-sized stacked body MCS semiconductor chip 3
  • the small-sized logic chip LC small-sized logic chip LC. That is, it has been found that when the transport jig shown in FIG. 31 is replaced with the heating jig 31 shown in FIG. 32, the laminate MCS having a large planar size may be tilted with the protruding electrode 7 as a base point.
  • the stacked body MCS has the protruding electrode 7.
  • the position is tilted with the position of.
  • the degree to which the semiconductor chip 3 is inclined tends to be large when the plurality of protruding electrodes 7 are arranged centrally on the surface 3a.
  • the protruding electrodes 7 are arranged centrally on the surface 3a, the balance of the stacked body MCS (semiconductor chip 3) becomes unstable as compared with the case where the protruding electrodes 7 are arranged on the peripheral edge of the surface 3a. It is easy.
  • the degree of tilt tends to increase until it comes into contact with other members.
  • the peripheral edge portion of the surface 3a of the multilayer body MCS is in contact with the upper surface 2a of the wiring board 20.
  • the adhesive NCL1 is disposed so as to cover the adhesive NCL1 over a wider area than the chip mounting region 2p1.
  • the adhesive material NCL1 is disposed so as to cover the vicinity of the peripheral edge portion of the chip mounting region 2p2.
  • the adhesive material NCL1 is harder than the adhesive material NCL2 because the curing process has already been performed before the second chip mounting step. For this reason, as shown in FIG. 33, when the peripheral part of the surface 3a of the multilayer body MCS comes into contact with the adhesive NCL1, the increase in the degree of inclination can be stopped.
  • the adhesive NCL1 by arranging the adhesive NCL1 so as to cover the vicinity of the peripheral edge of the chip mounting region 2p2, even when the stacked body MCS is inclined, the degree of the inclination can be reduced. .
  • the stacked body MCS semiconductor chip 3
  • the adhesive material NCL1 is formed with a planar size and thickness such that the NCL1 comes into contact first.
  • the peripheral edge portion of the adhesive NCL1 is disposed at a position closer to the peripheral edge portion of the chip mounting region 2p2 than the peripheral edge portion of the chip mounting region 2p1.
  • the adhesive NCL1 is disposed so as to cover the entire chip mounting region 2p2.
  • the arrangement range of the adhesive material NCL1 (planar size of the adhesive material NCL1) is significantly larger than the chip mounting region 2p1, the usage amount of the adhesive material NCL1 increases. Moreover, it becomes difficult to control the range in which the adhesive NCL2 spreads. Therefore, it is particularly preferable that the arrangement range of the adhesive material NCL1 (planar size of the adhesive material NCL1) is substantially the same size as the chip mounting region 2p2.
  • the thickness of the adhesive material NCL1 is preferably set to such a thickness that at least half of the side surface 3c of the logic chip LC on the surface 3a side of the logic chip LC is covered with the adhesive material NCL1.
  • the adhesive material NCL1 is formed so that the upper surface NCL1a of the adhesive material NCL1 is positioned on the back surface 3b side of the logic chip LC with respect to the central portion (half height) of the side surface 3c of the logic chip LC in a cross-sectional view. It is preferable to do.
  • the height of the upper surface NCL1a of the adhesive NCL1 is preferably as high as possible within the range of the back surface 3b of the logic chip LC.
  • NCF insulating material film
  • the adhesive jig NCL2 when the adhesive jig NCL2 is expanded by pressing the heating jig 31 against the stacked body MCS, it is preferable to reduce the stress applied to the logic chip LC.
  • the load applied to the logic chip LC can be distributed to the adhesive material NCL1 side. Therefore, from the viewpoint of reducing the stress of the logic chip LC in the second chip mounting step, it is preferable to widen the arrangement range of the cured adhesive material NCL1.
  • the gap between the stacked body MCS and the wiring board 20 can be filled. That is, as described above, the embodiment shown in FIG. 50 can be applied as a modified example as long as the positions of the protruding electrode 7 and the back surface electrode 3 bp are not shifted. Even in this case, if the application amount (arrangement amount) of the adhesive NCL2 is increased, the gap between the stacked body MCS and the wiring board 20 can be blocked by the adhesive NCL2 outside the region where the adhesive NCL1 is disposed. it can.
  • the peripheral portion of the adhesive material NCL1 is located in the chip mounting region 2p1. It is preferable to be arranged at a position closer to the periphery of the chip mounting region 2p2 than to the periphery.
  • the logic chip LC and the adhesive material NCL2 are heated by the heating jig (heat source) 31 in a state where the stacked body MCS is pressed against the heating jig 31.
  • the solder layer 8a shown in FIG. 33 is melted and wetted with respect to the back electrode 3bp, thereby forming the joining material (solder material) 8 shown in FIG. That is, by heating the stacked body MCS with the heating jig (heat source) 31, the protruding electrode 7 of the stacked body MCS and the back surface electrode 3 bp of the logic chip LC are electrically connected via the bonding material 8.
  • the adhesive material NCL1 is cured (temporarily cured) by heating the adhesive material NCL1 with the heating jig (heat source) 31 shown in FIG. Accordingly, as shown in FIG. 34, the gap between the stacked body MCS and the wiring board 20 is closed by the cured adhesive material NCL1 and adhesive material NCL2. A portion of the side surface 3c of the stacked body MCS on the surface 3a side is covered with the adhesive NCL2. For this reason, the adhesive strength between the stacked body MCS and the logic chip LC can be improved. Note that it is not necessary to completely cure the adhesive NCL2 by the heat from the heating jig (heat source) 31 shown in FIG.
  • the wiring board 20 can be transferred to a heating furnace (not shown) to cure the remaining thermosetting resin (main curing).
  • a heating furnace not shown
  • the manufacturing efficiency can be improved by performing the main curing process in a heating furnace.
  • FIG. 35 is an enlarged cross-sectional view showing a state in which a sealing body is formed on the wiring substrate shown in FIG. 30 and a plurality of stacked semiconductor chips are sealed.
  • FIG. 36 is a plan view showing the entire structure of the sealing body shown in FIG.
  • a sealing body 4 is formed which collectively seals the plurality of device regions 20a.
  • Such a forming method of the sealing body 4 is called a collective sealing (Block Molding) method, and a semiconductor package manufactured by this collective sealing method is called a MAP (Multi Array Package) type semiconductor device.
  • the collective sealing method the interval between the device regions 20a can be reduced, so that the effective area of one wiring board 20 is increased. That is, the number of products that can be obtained from one wiring board 20 increases. Thus, the manufacturing process can be made efficient by increasing the effective area of one wiring board 20.
  • the resin is formed by a so-called transfer mold method in which a heat-softened resin is press-fitted into a molding die and molded, and then the resin is thermoset.
  • the sealing body 4 formed by the transfer mold method is more durable than a case in which a liquid resin is cured, such as a sealing body 6 that seals the stacked body MCS shown in FIG. Since it is high, it is suitable as a protective member.
  • silica silicon dioxide; SiO 2
  • filler particles such as particles by mixing the thermosetting resin
  • FIG. 37 to 40 are explanatory views showing a detailed flow of the sealing step shown in FIG.
  • FIG. 37 is a cross-sectional view of a principal part showing a state in which the wiring board shown in FIG. 30 is arranged in a molding die for molding a sealing body.
  • FIG. 38 is a cross-sectional view of the main part showing a state where the resin is supplied into the molding die shown in FIG. 37
  • FIG. 39 is a cross-sectional view of the main part showing a state where the inside of the molding die shown in FIG.
  • FIG. 40 is a cross-sectional view of a principal part showing a state where the wiring board shown in FIG. 39 is taken out from the molding die.
  • FIG. 51 is a cross-sectional view of a principal part showing an example of study with respect to FIG. In FIG. 37 to FIG. 40 and FIG. 51, the stacked body MCS is viewed as one semiconductor chip 3 for easy viewing.
  • a molding die 40 shown in FIG. 37 is prepared (die preparation step).
  • the molding die 40 is a die for molding the sealing body 4 shown in FIG. 35, and has a lower surface (mold surface) 41a and a cavity (recessed portion, recessed portion) 41z formed on the lower surface 41a.
  • An upper die (die) 41 is provided.
  • the molding die 40 includes a lower die (die) 42 having an upper surface (die surface) 42 a facing the lower surface (die surface) 41 a of the upper die 41.
  • the cavity 41z is a quadrangular pyramid shaped groove (dent) in plan view, and includes a bottom surface and four side surfaces.
  • the upper mold 41 has a gate part 41g which is a supply port of the resin 4p (see FIG. 38) to the cavity 41z, and a vent part 41v which is arranged at a position different from the gate part 41g (for example, an opposing position).
  • the gate portion 41g is formed on one side surface of the cavity 41z.
  • the vent portion 41v is formed on the side surface of the cavity 41z different from the gate portion 41g.
  • the method of arranging the gate portion on the side surface of the cavity 41z is called a side gate method.
  • the wiring board 20 is placed on the lower die 42 of the molding die 40 (base material placement step).
  • the cavity 41z formed in the upper mold 41 combined with the lower mold 42 has a larger area than each device region 20a of the wiring board 20, and one cavity 41z is arranged so as to cover the plurality of device regions 20a. Is done.
  • the peripheral edge portion of the cavity 41z is disposed on the frame portion 20b of the wiring board 20.
  • the distance between the upper mold 41 and the lower mold 42 is reduced, and the wiring board 20 is clamped with the upper mold 41 and the lower mold 42 (clamping process).
  • the upper mold 41 (the lower surface 41a of the upper mold 41) and the upper surface 2a of the wiring substrate 20 are in close contact with each other in the cavity 41z, the region other than the gate portion 41g, and the vent 41v.
  • the lower mold 42 (the upper surface 42a of the lower mold 42) and the lower surface 2b of the wiring board 20 are in close contact.
  • the resin 4p is supplied into the cavity 41z and cured to form the sealing body 4 (sealing body forming step).
  • the resin tablet disposed in the pot portion (not shown) is heated and softened, and the resin 4p is supplied from the gate portion 41g into the cavity 41z.
  • the resin tablet has, for example, an epoxy resin, which is a thermosetting resin, as a main component, and has a property of being softened by heating and improving fluidity at a temperature lower than the curing temperature.
  • the softened resin 4p is cavityd from the gate portion 41g formed in the molding die 40 as shown by a two-dot chain arrow in FIG. It is press-fitted into 41z (specifically, on the upper surface 2a of the wiring board 20).
  • the gas in the cavity 41z is discharged from the vent portion 41b by the pressure at which the resin 4p flows, and the cavity 41z is filled with the resin 4p.
  • the plurality of semiconductor chips 3 (logic chip LC and stacked body MCS) mounted on the upper surface 2a side of the wiring board 20 are collectively sealed with the resin 4p as shown in FIG. Thereafter, at least a part of the resin 4p is heat-cured (temporarily cured) by heating the inside of the cavity 41z.
  • FIG. 51 when there is a gap that is not blocked by the adhesives NCL1 and NCL2 between the stacked body MCS and the wiring board 20, the reliability of the semiconductor device is determined.
  • the following problems in terms of sex That is, as shown in FIG. 51, it has been found that bubbles (spaces) VD in which the resin 4p is not filled in the gap between the stacked body MCS and the wiring board 20 are likely to occur.
  • the sealing body is easily damaged when heat is applied to the semiconductor device. That is, it causes a decrease in reliability.
  • the inventor of the present application further examined the reason why the bubble VD is likely to occur as described above, and the logic chip LC shown in FIG. 51 was replaced with a semiconductor chip having no through electrode 3tsv as shown in FIG. In such a case, the generation of bubbles VD that would cause a decrease in reliability was not observed. That is, it has been found that the phenomenon that the above-described bubble VD is likely to be generated is a problem that becomes particularly apparent when the logic chip LC on which the through electrode 3tsv is formed is mounted on the lower side.
  • the reason why the bubble VD is likely to be generated is related to the separation distance between the multilayer body MCS mounted on the upper stage side and the wiring board 20.
  • a semiconductor chip in which the through electrode 3tsv is not formed since the relevance between the thickness of the semiconductor chip and the electrical characteristics is low, a thin object has a thickness of about 100 ⁇ m.
  • the logic chip LC in which the through electrode 3tsv is formed as shown in FIG. 5 if the thickness of the logic chip LC is reduced, the height of the through electrode 3tsv (the length in the thickness direction of the logic chip LC) is increased.
  • the impedance of the conductive path which connects the surface electrode 3ap and the back surface electrode 3bp can be reduced. Since the processing accuracy is improved by reducing the height of the through electrode 3tsv, circuit integration can be achieved. For this reason, the logic chip LC is thinner than the semiconductor chip in which the through electrode 3tsv is not present. Further, the gap G2 which is the separation distance between the stacked body MCS mounted on the logic chip LC and the wiring board 2 (wiring board 20 shown in FIG. 51) becomes small corresponding to the thickness T1 of the logic chip LC. G2 also becomes smaller. For example, the thickness T1 of the logic chip LC examined by the inventors of the present application is 50 ⁇ m, and the gap G2 is about 70 ⁇ m to 100 ⁇ m.
  • the resin 4p in order to embed the resin 4p in the gap between the multilayer body MCS and the wiring board 20, it is necessary to wrap around the resin 4p so as to wrap the lower logic chip LC and the surrounding adhesives NCL1, NCL2.
  • the static pressure resistance increases.
  • the resin 4p (see FIG. 38) used in the transfer mold method has a higher viscosity than the liquid underfill resin 6a described with reference to FIG. Further, when the supply pressure of the resin 4p is increased, the semiconductor chip 3 is damaged.
  • the function of the sealing body 4 can be improved by dispersing a plurality of filler particles FL in the resin 4p.
  • the particle size of the filler particles FL varies, and there are filler particles FL having a particle size of about 100 ⁇ m, for example, having a large particle size. Therefore, when the gap G2 (see FIG. 5) between the wiring board 20 and the stacked body MCS is reduced to about 70 ⁇ m to 100 ⁇ m, the filler particles FL may be sandwiched between the wiring board 20 and the stacked body MCS.
  • the filler particles FL to be mixed with the resin 4p are classified in advance and the filler particles FL having a large particle diameter are excluded can be considered.
  • the degree of freedom in material selection decreases. Therefore, for example, even when filler particles FL having a particle size exceeding 80 ⁇ m are included in the resin 4p, it is preferable that the filler particles FL are not sandwiched between the wiring board 20 and the laminate MCS.
  • the portion of the stacked body MCS that does not overlap with the logic chip LC and the upper surface 2a of the wiring board 20 are closed in advance with the adhesive NCL1 and the adhesive NCL2. It has a configuration to keep. That is, the region (gap) where the bubbles VD are generated as shown in FIG. 51 or the region (gap) where the filler particles FL are easily caught is eliminated in advance before the sealing step. As a result, as shown in FIG. 39, the generation of bubbles VD (see FIG. 51) can be prevented or suppressed. Further, for example, even when filler particles FL having a particle size exceeding 80 ⁇ m are included in the resin 4p, the filler particles FL can be prevented from being sandwiched between the wiring board 20 and the laminated body MCS.
  • the member between the wiring board 20 and the stacked body MCS is any of the adhesive materials NCL1 and NCL2. Either one may be used.
  • the adhesive materials NCL1 and NCL2 Either one may be used.
  • the peripheral edge portion of the adhesive material NCL1 is closer to the peripheral edge portion of the chip mounting region 2p2 than the peripheral edge portion of the chip mounting region 2p1. It is preferable to arrange
  • the thickness of the adhesive material NCL1 is set to the side surface 3c of the logic chip LC. Of these, it is preferable that the thickness is such that more than half of the surface 3a side of the logic chip LC is covered with the adhesive NCL1.
  • the wiring board 20 on which the sealing body 4 is formed is taken out from the molding die 40 used in the above-described sealing body forming step (substrate taking out step).
  • the upper mold 41 and the lower mold 42 shown in FIG. 39 are pulled apart to take out the wiring board 20.
  • the wiring board 20 taken out from the molding die 40 is transferred to a heating furnace (baking furnace) (not shown), and the wiring board 20 is heat-treated again (baking process, main curing process).
  • the resin 4p heated in the molding die 40 is in a so-called temporary curing state in which more than half (for example, about 70%) of the curing component in the resin is cured.
  • this temporarily cured state not all the cured components in the resin 4p are cured, but more than half of the cured components are cured, and the semiconductor chip 3 is sealed at this point.
  • main curing in which the temporarily cured sealing body 4 is heated again in the baking step. I do.
  • the step of curing the resin 4p is divided into two, so that the next wiring substrate 20 conveyed to the molding die 40 can be quickly subjected to the sealing step. For this reason, manufacturing efficiency can be improved.
  • the gate portion resin 4g and the vent portion resin 4v remain on the peripheral portion of the sealing body 4 (on the frame portion 20b). If necessary, if the gate resin 4g and the vent resin 4v are removed, as shown in FIG. 36, the plurality of semiconductor chips 3 (see FIG. 35) respectively mounted in the plurality of device regions 20a are collectively sealed. A sealing body (resin body) 4 to be stopped is formed. However, since the gate portion resin 4g and the vent portion resin 4v are formed on the frame portion 20b to be removed in the individualization step described later, the step of removing them can be omitted.
  • FIG. 41 is an enlarged cross-sectional view showing a state in which solder balls are bonded onto a plurality of lands of the wiring board shown in FIG.
  • the solder balls 5 are disposed on each of the plurality of lands 2g exposed on the lower surface 2b of the wiring substrate 20, and then heated. A plurality of solder balls 5 and lands 2g are joined together.
  • the plurality of solder balls 5 are electrically connected to the plurality of semiconductor chips 3 (logic chip LC and memory chips MC1, MC2, MC3, MC4) via the wiring substrate 20.
  • the technique described in the present embodiment is not limited to a so-called BGA (Ball Grid Array) type semiconductor device in which solder balls 5 are joined in an array.
  • the so-called LGA is shipped in which the solder balls 5 are not formed and the lands 2g are exposed, or the lands 2g are coated with a solder paste thinner than the solder balls 5.
  • the present invention can be applied to a (Land Grid Array) type semiconductor device. In the case of an LGA type semiconductor device, the ball mounting process can be omitted.
  • FIG. 42 is a cross-sectional view showing a state where the multi-cavity wiring board shown in FIG. 41 is separated.
  • the wiring substrate 20 and the sealing body 4 are cut along a dicing line (dicing region) 20c to obtain a plurality of separated semiconductor devices 1 (see FIG. 4).
  • the cutting method is not particularly limited, but in the example shown in FIG.
  • the wiring substrate 20 and the sealing body 4 that are bonded and fixed to a tape material (dicing tape) 46 using a dicing blade (rotating blade) 45 are connected to the wiring substrate 20.
  • the embodiment which cuts and cuts from the lower surface 2b side of this is shown.
  • the technique described in the present embodiment is not applied only to the case where the wiring substrate 20 that is a multi-piece substrate including a plurality of device regions 20a is used.
  • the present invention can be applied to a semiconductor device in which a plurality of semiconductor chips 3 are stacked on a wiring board 2 (see FIG. 4) corresponding to one semiconductor device. In this case, the singulation process can be omitted.
  • the semiconductor device 1 described with reference to FIGS. 1 to 10 is obtained. Thereafter, necessary inspections and tests such as an appearance inspection and an electrical test are performed and shipped or mounted on a mounting board (not shown).
  • ⁇ Modification 1> For example, in the above-described embodiment, as a problem from the viewpoint of the reliability of the semiconductor device, in the second chip mounting process, the stacked body MCS having a large planar size is inclined with the protruding electrode 7 as a base point, so that the protruding electrode 7 and the back surface It has been explained that the position of the electrode 3bp may be shifted. Further, it has been explained that in the sealing step, there is a concern that bubbles VD may be formed in the gap between the stacked body MCS and the wiring board 20.
  • the structure described in the second chip mounting step in which the stacked body MCS is inclined with the protruding electrode 7 as a base point to eliminate the concern that the positions of the protruding electrode 7 and the back surface electrode 3 bp are displaced, is a semiconductor device 50 shown in FIG. Can be considered.
  • the semiconductor device 50 is different from the semiconductor device 1 shown in FIG. 4 in that there is a gap between the stacked body MCS and the wiring board 20. Further, the semiconductor device 50 is different from the semiconductor device 1 shown in FIG. 4 in that the sealing body 4 shown in FIG. 4 is not formed. In other words, in the method for manufacturing the semiconductor device 50, the sealing step described in the above embodiment is omitted.
  • the sealing process is omitted, and thus the problem described in the sealing process does not occur. For this reason, it is sufficient to take measures to suppress at least the degree to which the stacked body MCS tilts with the protruding electrode 7 (see FIG. 33) as a base point. For this reason, when the stacked body MCS (semiconductor chip 3) is tilted with the protruding electrode 7 as a base point, the adhesive material NCL1 is formed with a planar size and thickness such that the stacked body MCS and the adhesive material NCL1 first contact each other. Good.
  • the peripheral edge of the adhesive NCL1 is disposed closer to the peripheral edge of the chip mounting area 2p2 than the peripheral edge of the chip mounting area 2p1. Further, as shown in FIG. 43, the thickness of the adhesive material NCL1 is set such that more than half of the side surface 3c of the logic chip LC on the surface 3a side of the logic chip LC is covered with the adhesive material NCL1. Is preferred. In other words, the adhesive material NCL1 is formed so that the upper surface NCL1a of the adhesive material NCL1 is positioned on the back surface 3b side of the logic chip LC with respect to the central portion (half height) of the side surface 3c of the logic chip LC in a cross-sectional view. It is preferable to do.
  • the adhesive material NCL1 is preferably formed so that the upper surface NCL1a of the adhesive material NCL1 is positioned at the same height as the back surface 3b of the logic chip LC.
  • the adhesive NCL1 is disposed so as to cover the entire chip mounting region 2p2 from the viewpoint of suppressing the degree to which the stacked body MCS is tilted more reliably with the protruding electrode 7 (see FIG. 33) as a base point.
  • the adhesive material NCL1 is preferable to dispose the adhesive material NCL1.
  • the arrangement range of the adhesive material NCL2 has a smaller influence on the inclination of the stacked body MCS than the arrangement range of the adhesive material NCL1, so that it can be arranged, for example, on the back surface 3b of the logic chip LC as shown in FIG.
  • the back surface 3b of the logic chip LC and the exposed surface of the adhesive material NCL1 are also disposed on the exposed surface.
  • ⁇ Modification 2> there is a concern that bubbles VD are formed in the gap between the multilayer body MCS and the wiring board 20 described in the sealing step, or filler particles FL having a large particle size are sandwiched in the gap between the multilayer body MCS and the wiring board 20.
  • a semiconductor device 51 shown in FIG. 44 can be considered.
  • the semiconductor device 51 is different from the semiconductor device 1 shown in FIG. 4 in that the arrangement range of the adhesive material NCL1 is substantially the same planar size as the chip mounting region 2p1.
  • the gap between the stacked body MCS and the wiring board 20 is filled before the sealing process.
  • the plane size can be reduced.
  • the peripheral portion of the adhesive NCL1 is disposed at a position closer to the peripheral portion of the chip mounting region 2p1 than the peripheral portion of the chip mounting region 2p2. Further, a region of more than half of the side surface 3c of the logic chip LC on the back surface 3b side is exposed from the adhesive material NCL1.
  • the gap between the multilayer body MCS and the wiring board 20 is closed by the adhesive NCL2 before the sealing step, the gap between the multilayer body MCS and the wiring board 20 is formed.
  • the concern that bubbles VD are formed, or the concern that filler particles FL having a large particle size are caught in the gap between the stacked body MCS and the wiring board 20 can be solved.
  • the adhesive material NCL2 spreads along the adhesive material NCL1.
  • the peripheral portion of the adhesive material NCL1 is the chip mounting region 2p1. It is preferable to be disposed at a position closer to the peripheral portion of the chip mounting region 2p2 than the peripheral portion.
  • the adhesive paste NCL1 is formed in the chip mounting region 2p2. It is preferably arranged so as to cover the majority.
  • 45 is a main-portion cross-sectional view showing an outline of a modification of the semiconductor device shown in FIG.
  • FIG. 46 is an enlarged cross-sectional view of a portion A in FIG.
  • the width (interval G3 shown in FIG. 46) of the portion of the chip mounting region 2p2 that is not covered with the adhesive NCL1 has the largest volume among the plurality of filler particles FL. It is smaller than the radius R1 of the filler particles FL (for example, filler particles having a diameter larger than the gap G2 between the wiring board 20 and the stacked body MCS).
  • the gap G3 (a separation distance or a gap in plan view) between the side surface 3c of the stacked body MCS and the peripheral edge NCL1c of the adhesive NCL1 is the radius of the filler particle FL having the largest volume among the plurality of filler particles FL. It is smaller than R1.
  • the filler material FL is prevented from being sandwiched by the adhesive material NCL1. Or it is preferable at the point which can be suppressed. Further, when the peripheral edge NCL1c of the adhesive NCL1 is covered with the adhesive NCL2 in the above-described second chip mounting step, the gap between the stacked body MCS and the wiring board 20 can be reliably closed.
  • the semiconductor device 52 since a part of the chip mounting region 2p2 is not covered with the adhesive material NCL1, it is preferable in that the spread of the adhesive material NCL2 can be easily controlled.
  • the side surface of the adhesive NCL1 is disposed between the peripheral portion (side closest to the side surface 3c) MRc of the memory region MR provided in the stacked body MCS and the side surface 3c of the stacked body MCS. NCL 1c is arranged.
  • the stacked body MCS has a plurality of memory chips MC1, MC2, MC3, and MC4 as shown in FIG. 4, for example, and a memory region MR is formed in each of the memory chips MC1, MC2, MC3, and MC4.
  • the planar layout of the memory region MR is as described with reference to FIG.
  • the peripheral portion MRc of the memory region MR provided in the stacked body MCS is disposed on the inner side of the peripheral portion NCL1c of the adhesive NCL1 in the plan view. For this reason, in the above-described second chip mounting step, even if the stacked body MCS is inclined, the memory region MR and the adhesive NCL1 are difficult to contact. Therefore, it is preferable in that stress can be prevented or suppressed from being applied to the memory region MR in the second chip mounting step.
  • the semiconductor devices 50, 51, 52 and the semiconductor device 53 are so-called LGA type semiconductor devices in which the solder balls 5 shown in FIG. 4 are not joined and a plurality of lands 2g are exposed as external terminals. In this case, the ball bonding step described in the above embodiment can be omitted.
  • the semiconductor devices 50, 51, 52 and the semiconductor device 53 can be manufactured by stacking a plurality of semiconductor chips 3 on the wiring substrate 2 corresponding to one semiconductor device, for example. In this case, the singulation process described in the above embodiment can be omitted.
  • ⁇ Modification 6> the embodiment in which the stacked body MCS in which the plurality of memory chips MC1, MC2, MC3, and MC4 are stacked is mounted on the back surface 3b of the logic chip LC is described.
  • the number of semiconductor chips 3 is not limited and may be one, for example. Further, even when a plurality of semiconductor chips 3 are stacked on the back surface 3b of the logic chip LC, by repeating the procedure from the second adhesive material arranging step to the second chip mounting step shown in FIG. Like the semiconductor device 55 shown, a plurality of semiconductor chips 3 can be sequentially stacked via adhesive materials NCL1, NCL2, NCL3, NCL4, and NCL5.
  • the semiconductor device 55 since the semiconductor chips 3 are sequentially stacked, the time required for the assembly process becomes long. However, a plurality of semiconductor chips 3 can be connected by a flip chip connection method without using the sealing body 6 shown in FIG. Can be stacked.
  • the adhesive NCL1 is disposed in the same range as the chip mounting region 2p2 or in a range narrower than the chip mounting region 2p2 has been described.
  • the adhesive material NCL1 can be disposed in a wider range than the chip mounting region 2p2.
  • the planar size of the adhesive material NCL1 can be made larger than the planar size of the stacked body MCS.
  • the adhesive material NCL2 can be adhered to the side surface 3c of the multilayer body MCS, so that a fillet is easily formed. As a result, the adhesive strength between the stacked body MCS and the adhesive material NCL2 can be improved.
  • a first surface, a plurality of first surface electrodes formed on the first surface, a first back surface opposite to the first surface, a plurality of first back electrodes formed on the first back surface, and the first A plurality of penetrations formed so as to penetrate from one of the front surface and the first back surface toward the other, and electrically connecting the plurality of first surface electrodes and the plurality of first back electrodes, respectively.
  • a first semiconductor chip mounted on the first surface of the wiring board via a first adhesive so that the first surface faces the first surface of the wiring board;
  • the second semiconductor chip is mounted on the first semiconductor chip via a second adhesive so that the second surface of the second semiconductor chip faces the first back surface of the first semiconductor chip.
  • a second semiconductor chip Have The plurality of first surface electrodes and the plurality of bonding leads are electrically connected, The plurality of second surface electrodes and the plurality of first back electrodes are electrically connected via the plurality of protruding electrodes,
  • the planar size of the second semiconductor chip is larger than the planar size of the first semiconductor chip
  • the second semiconductor chip is mounted on a second chip mounting portion including the first chip mounting portion and having a larger planar size than the first chip mounting portion,
  • the semiconductor device is arranged such that a peripheral edge portion of the first adhesive is closer to a peripheral edge portion of the second chip mounting portion than a peripheral edge portion of the first chip mounting portion.

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Abstract

　配線基板上に、平面視における平面サイズの異なる第１半導体チップと第２半導体チップを、接着材を介してそれぞれ積層する半導体装置の製造方法であって、相対的に平面サイズの小さい第１半導体チップ上に相対的に平面サイズの大きい第２半導体チップを搭載する。また、第１および第２半導体チップを搭載した後、第１および第２半導体チップを樹脂で封止する。ここで、第２半導体チップと配線基板の隙間は、樹脂で封止する前に、第１および第２半導体チップを搭載する際に使用した接着材で予め塞がれているものである。

Description

半導体装置の製造方法
　本発明は、半導体装置およびその製造技術に関し、例えば、平面サイズの異なる複数の半導体チップを積層する半導体装置に適用して有効な技術に関する。
　特開２００５－１９１０５３号公報（特許文献１）には、フリップチップ接続方式により、パッケージ基板上に半導体チップを搭載する半導体装置の製造方法が記載される。特許文献１には、パッケージ基板上に、ＮＣＰ（Non-Conductive Paste)を介して半導体チップを配置した後、チップ裏面を押圧して半導体チップをパッケージ基板に接続することが記載されている。
　また、特開２０１０－２５１４０８号公報（特許文献２）や、特開２０１１－１８７５７４号公報（特許文献３）には、積層された複数の半導体チップのそれぞれに貫通電極が形成され、この貫通電極を介して複数の半導体チップが電気的に接続された半導体装置が記載されている。
　また、特開２０００－２９９４３１号公報（特許文献４）や、特開２００２－２６２３６号公報（特許文献５）には、以下の内容が記載されている。第１半導体チップ（第１の半導体素子）を、異方性導電接着剤（アンダーフィル材）を介して回路基板（基板）に搭載する際に、異方性導電接着剤の一部を第１半導体チップの外部にはみ出させる。そして、はみ出た樹脂である支持部および第１半導体チップの上に、接着剤（ダイボンディング用接着剤）を介して第２半導体チップ（第２の半導体素子）を搭載する。
特開２００５－１９１０５３号公報 特開２０１０－２５１４０８号公報 特開２０１１－１８７５７４号公報 特開２０００－２９９４３１号公報 特開２００２－２６２３６号公報
　本願発明者は、配線基板上に平面サイズ（外形寸法）が異なる複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、半導体チップ間の伝送速度を向上させるために、複数の半導体チップのうち、下段側に配置される半導体チップに貫通電極を形成し、この貫通電極を介して複数の半導体チップを互いに、かつ電気的に接続する技術について検討した。その結果、下段側の半導体チップの平面サイズが上段側の半導体チップの平面サイズよりも小さい場合、半導体装置の信頼性の点で問題が生じることを本願発明者は見出した。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態による半導体装置の製造方法は、配線基板上に第１接着材を配置した後、上記配線基板上に第１半導体チップを搭載する工程を含む。また、半導体装置の製造方法は、上記半導体チップの第１裏面上および上記第１半導体チップから露出する上記第１接着材の露出面上に、第２接着材を配置した後、上記第１半導体チップの上記第１裏面上に第２半導体チップを搭載する工程を含む。また、半導体装置の製造方法は、上記第１半導体チップおよび上記第２半導体チップを樹脂で封止する工程を含む。
　ここで、上記第１半導体チップは、第１表面、上記第１表面に形成された複数の第１表面電極、上記第１表面とは反対側の第１裏面、第１裏面に形成される複数の第１裏面電極、および上記第１表面および上記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成された複数の貫通電極を有する。また、上記第２半導体チップの平面サイズは、上記第１半導体チップの平面サイズよりも大きい。また、上記第２半導体チップと上記配線基板の隙間が上記第１および第２接着材で塞がれた状態で上記樹脂による封止を行うものである。
　上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ－Ａ線に沿った断面図である。 図４に示すＡ部の拡大断面図である。 図４に示すメモリチップの表面側を示す平面図である。 図６に示すメモリチップの裏面側の一例を示す平面図である。 図４に示すロジックチップの表面側を示す平面図である。 図８に示すロジックチップの裏面側の一例を示す平面図である。 図４のＢ部の拡大断面図である。 図１～図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１２に示すデバイス領域１個分の拡大平面図である。 図１３のＡ－Ａ線に沿った拡大断面図である。 図１３の反対側の面を示す拡大平面図である。 図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。 図１６のＡ－Ａ線に沿った拡大断面図である。 図７に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。 図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。 図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。 図２０のＡ－Ａ線に沿った拡大断面図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、チップ搭載領域上に半導体チップを載せた状態を模式的に示す説明図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、図２２に示す搬送治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、半導体チップを加熱し、配線基板と電気的に接続した状態を示す説明図である。 図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図２５のＡ－Ａ線に沿った拡大断面図である。 図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図２７に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図２５に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。 図２９のＡ－Ａ線に沿った拡大断面図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、ロジックチップ上にメモリチップの積層体を載せた状態を模式的に示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、図３１に示す搬送治具を取り外し、加熱治具を積層体の裏面側に押し当てた状態を示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、図３１に示す保持治具を取り除いた時に、積層体が傾いた状態を示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、積層体を加熱し、ロジックチップと電気的に接続した状態を示す説明図である。 図３０に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。 図３５に示す封止体の全体構造を示す平面図である。 封止体を成形する成形金型内に図３０に示す配線基板を配置した状態を示す要部断面図である。 図３７に示す成形金型内に樹脂を供給した状態を示す要部断面図である。 図３７に示す成形金型内が樹脂で満たされた状態を示す要部断面図である。 図３９に示す配線基板を成形金型から取り出した状態を示す要部断面図である。 図３５に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。 図４１に示す多数個取りの配線基板を個片化した状態を示す断面図である。 図４に示す半導体装置に対する変形例の概要を示す要部断面図である。 図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。 図４４に示す半導体装置に対する変形例の概要を示す要部断面図である。 図４５のＡ部の拡大断面図である。 図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。 図４７のＡ部の拡大断面図である。 図４に示す半導体装置に対する他の変形例を示す要部断面図である。 図３１～図３４とは別の検討例において、積層体が傾いた状態を示す説明図である。 図３９に対する検討例を示す要部断面図である。
　（本願における記載形式・基本的用語・用法の説明）
　本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
　さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
　（実施の形態）
　本実施の形態では、複数の半導体チップを積層した半導体装置の例として、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層した実施態様を取り上げて説明する。図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ－Ａ線に沿った断面図である。なお、図１～図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１～図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
　＜半導体装置＞
　まず、本実施の形態の半導体装置１の概要構成について、図１～図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、配線基板２上に搭載された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する封止体（樹脂体）４を備える。
　図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ～０．５ｍｍ程度である。
　配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
　また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
　また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
　また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
　また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップを積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
　図３および図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップの上段に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路の動作を制御する制御回路が形成されている。また、ロジックチップＬＣには、例えばキャッシュメモリなど、上記した主記憶回路よりも容量が小さい記憶回路が形成されている。また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路が形成されている。また、ロジックチップＬＣには、内部機器（例えばメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路が形成されている。
　ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。また、半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳＩＰ（System In Package）と呼ぶ。
　ここで、動作させる装置やシステムに応じて、必要な主記憶回路の容量は変化する。このため、図４に示す例では、ＳｏＣであるロジックチップＬＣとは別に、主記憶回路を備えたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を搭載し、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続している。これにより、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させることができる。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。また、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続する方法は、後で詳細に説明する。
　上記のように、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、平面サイズに応じて、主記憶回路の容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、平面サイズの小型化には限界がある。
　このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ～１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ～６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
　また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路が形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成になる。このため、図４に示すように、最下段の半導体チップ３（ロジックチップＬＣ）の周縁部の外側の領域では、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間に隙間が生じる。
　本実施の形態では、この隙間を埋めるように、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間に接着材（絶縁性接着材）ＮＣＬが配置されている。言い換えれば、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間の隙間は、接着材ＮＣＬにより塞がれている。この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１と、ロジックチップＬＣ上にメモリチップＭＣ１を接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。　　　
　本実施の形態では、図４に示すように、接着材ＮＣＬ１の周縁部、特に、側面（ロジックチップＬＣの側面と並ぶ面）が、接着材ＮＣＬ２で覆われている。そして、接着材ＮＣＬ２は、図４に示すように、メモリチップ（少なくともメモリチップＭＣ１）の側面を覆うように、フィレットが形成されている。さらに、この接着材ＮＣＬ２のフィレットの一部は、メモリチップの周縁部（側面）よりも外側（ロジックチップＬＣから離れる方向）に形成されている。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成る。そのため、互いに隣り合う接合部（ロジックチップＬＣと配線基板２の接合部、ロジックチップＬＣとメモリチップＭＣ１の接合部）間を電気的に絶縁することができる。接着材ＮＣＬにより、メモリチップＭＣ１と配線基板２の上面２ａの間の隙間を塞ぐ詳細な方法、およびその効果については、後述する半導体装置の製造方法を説明する際に詳しく説明する。
　また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各接合部に封止体６を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面４ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面４ｂは封止体６から露出している。
　また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
　封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
　＜半導体チップの詳細＞
　次に、図３および図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図５は図４に示すＡ部の拡大断面図である。また、図６は、図４に示すメモリチップの表面側を示す平面図、図７は、図６に示すメモリチップの裏面側の一例を示す平面図である。また、図８は、図４に示すロジックチップの表面側を示す平面図、図９は、図８に示すロジックチップの裏面側の一例を示す平面図である。また、図１０は図４のＢ部の拡大断面図である。なお、図５～図９では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図５～図９に示す態様には限定されない。また、図７では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
　本願発明者は、ＳＩＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳＩＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳＩＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１～図４を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
　例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
　このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
　本実施の形態では複数の半導体チップ３同士を直接的に接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極を形成し、この貫通電極を介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、ロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
　半導体チップ３が備える各回路は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図３参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
　したがって、図５に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図５に示すように、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを、突起電極（導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路は貫通電極３ｔｓｖを介して電気的に接続される。
　本実施の形態では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣが、複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
　また、図５に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるので、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置される。メモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
　したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、突起電極（導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
　このため、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
　なお、図５に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
　また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の３ｂｐを電気的に接続する突起電極７は、図５に示す例では、例えば以下の材料を用いている。すなわち、突起電極７は、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜を積層した金属部材であって、先端の半田膜を裏面電極３ｂｐに接合させることで、電気的に接続される。ただし、突起電極７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、表面電極３ａｐの露出面に半田材を接合し、この半田材を突起電極７とすることができる。
　また、図５に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
　図５に示す例では、ロジックチップＬＣの厚さＴ１は、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡよりも薄い。また、ロジックチップＬＣの厚さＴ１は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最上段に搭載され、貫通電極３ｔｓｖが形成されていないメモリチップＭＣ４の厚さＴ２よりも薄い。例えば、ロジックチップＬＣの厚さＴ１は５０μｍである。これに対し、メモリチップＭＣ４の厚さは８０μｍ～１００μｍ程度である。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡは２６０μｍ程度である。
　上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
　また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と基板２の間隔も狭くする事が好ましい。例えば、図５に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔Ｇ１は例えば１０μｍ～２０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間隔Ｇ２は例えば７０μｍ～１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
　また、本実施の形態では、表面電極３ａｐおよび裏面電極３ｂｐの平面視におけるレイアウトにおいて、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣの間の伝送距離を短縮することが可能な構成を適用している。
　図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図５に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
　また、図８に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に集約して配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図８に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図５に示す貫通電極３ｔｃｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。一方、図８に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、図１０に示すように、表面電極３ａｐ２は、突起電極７および半田などの接合材８を介してボンディングリード２ｆと電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。
　複数の半導体チップ３の間の伝送距離を短くする観点からは、図５に示すように内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置して突起電極７を介して接続する方式が特に好ましい。
　また、上記したように、ロジックチップＬＣの平面サイズは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズよりも小さい。また、図３に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ４の中心部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ４の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ４の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３は平面視において、メモリチップＭＣ４と重なる位置（同じ位置）に配置される。
　このため、平面視において、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図１０を参照）。
　そこで、図５に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図８に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
　また、図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが形成されている。図６に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。ここで、図６に示すように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
　ところで、図８に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図５に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図５に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
　例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図示しないメモリ回路を駆動させるための図示しない駆動回路が形成されるが、この駆動回路に電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、表面電極３ａｐ１の一部を利用することが考えられる。信号伝送速度を高クロック化により向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部に電源電位や基準電位を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。
　＜半導体装置の製造方法＞
　次に、図１～図１０を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１１に示すフローに沿って製造される。図１１は、図１～図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１２～図４２を用いて、以下に説明する。
　＜基板準備工程＞
　まず、図１１に示す基板準備工程では、図１２～図１５に示す配線基板２０を準備する。図１２は、図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１３は図１２に示すデバイス領域１個分の拡大平面図である。また、図１４は図１３のＡ－Ａ線に沿った拡大断面図である。また、図１５は、図１３の反対側の面を示す拡大平面図である。なお、図１２～図１５では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１２～図１５に示す態様には限定されない。
　図１２に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１２では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１～図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
　また、図１３および図１４に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
　また、図１３に示すように、配線基板２０の上面２ａは、図１１に示す第１チップ搭載工程において、図８に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１３ではチップ搭載領域２ｐ１の位置を示すため、チップ搭載領域の輪郭を２点鎖線で示すが、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。
　また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１１に示す第１チップ搭載工程において、図８に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
　また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。
　一方、図１５に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
　また、図１４に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、図１４に示すように、４層以上（図１４では４層）の配線層を有する配線基板２０は、例えばビルドアップ工法により、形成することができる。
　＜第１接着材配置工程＞
　次に、図１１に示す第１接着材配置工程では、図１６および図１７に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図１６は図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図１７は図１６のＡ－Ａ線に沿った拡大断面図である。なお、図１６ではチップ搭載領域２ｐ１およびチップ搭載領域２ｐ２の位置を示すため、チップ搭載領域２ｐ１、２ｐ２の輪郭をそれぞれ２点鎖線で示すが、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよび積層体ＭＣＳを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２を図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
　一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
　一方、本実施の形態では、後述する第１チップ搭載工程でロジックチップＬＣ（図８参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
　上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図５や図１０に示す突起電極７の先端に形成された半田材）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
　また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
　また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図５および図１０に示す突起電極７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
　また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
　詳細は後述するが、接着材ＮＣＬ１は、配置範囲や厚さを制御することが好ましいので、予めフィルム状に形成された絶縁材フィルム（ＮＣＦ）を用いることが好ましい。図１６および図１７に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
　接着材ＮＣＬ１は、図１１に示す第１チップ接着工程でロジックチップＬＣ（図４参照）と配線基板２０を接着固定する固定材機能を有する。また、接着材ＮＣＬ１は、ロジックチップＬＣと配線基板２の接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、ロジックチップＬＣと配線基板２の接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
　上記封止材機能を満たす観点では、ロジックチップＬＣと配線基板２の接合部の周囲を包むように接着材ＮＣＬ１を配置すれば良いので、チップ搭載領域２ｐ１と重なる領域のみに接着材ＮＣＬ１を配置すれば良い。また、上記固定材機能を向上させる観点からは、図１０に示すロジックチップＬＣの側面３ｃに接着材ＮＣ１の一部を密着させる方が好ましいが、図１６に示すように、チップ搭載領域２ｐ１よりも外側に大きく拡げて配置する必要はない。
　しかし、図１６および図１７に示す例では、チップ搭載領域２ｐ１よりも広範囲を覆うように接着材ＮＣＬ１を配置する。図１６に示すチップ搭載領域２ｐ２は、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する予定領域であって、チップ搭載領域２ｐ１を内包し、かつチップ搭載領域２ｐ１よりも平面サイズが大きい。図１６に示す例では、接着材ＮＣＬ１の周縁部は、チップ搭載領域２ｐ１の周縁部とチップ搭載領域２ｐ２の周縁部の間であって、かつ、チップ搭載領域２ｐ２の周縁部に近い位置に配置される。言い換えれば、接着材ＮＣＬ１は、チップ搭載領域２ｐ２の周縁部近傍までを覆うように配置される。詳しくは、図１６に示す例では、接着材ＮＣＬ１は、チップ搭載領域ＮＣＬ１とほぼ同じ平面サイズになっている。
　上記のように、チップ搭載領域２ｐ１よりも広範囲を覆うように接着材ＮＣＬ１を配置することにより得られる効果は、後述する第２チップ搭載工程、および封止工程で詳しく説明する。
　＜第１チップ準備工程＞
　また、図１１に示す第１チップ準備工程では、図８および図９に示すロジックチップＬＣを準備する。図１８は、図７に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図１９は図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図１８および図１９では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図１８および図１９に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
　まず、ウエハ準備工程として、図１８に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
　次に、孔形成工程として、図５に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図１８に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
　次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図５や図１０に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図５および図１０に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
　次に、突起電極形成工程として、表面電極３ａｐ（図５、図１０参照）上に突起電極７を形成する。また、突起電極７の先端に半田層８ａを形成する。この半田層８ａが、図５に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
　次に、図１９に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図１８参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図５に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図１９に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する突起電極７を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
　次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
　次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
　＜第１チップ搭載工程＞
　次に、図１１に示す第１チップ搭載工程では、図２０や図２１に示すように、ロジックチップＬＣを配線基板２上に搭載する。図２０は図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図２１は、図２０のＡ－Ａ線に沿った拡大断面図である。また、図２２～図２４は、図１１に示す第１チップ搭載工程の詳細なフローを示す説明図である。図２２は、チップ搭載領域上に半導体チップを載せた状態を模式的に示す説明図である。図２３は、図２２に示す搬送治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。また、図２４は、半導体チップを加熱し、配線基板と電気的に接続した状態を示す説明図である。
　本工程では、図２１に示すように、ロジックチップＬＣの表面３ａが配線基板２の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２は電気的に接続される。詳しくは、ロジックチップＬＣの表面に形成された複数の表面電極３ａｐと配線基板２の上面２ａに形成された複数のボンディングリード２ｆは、突起電極７および接合材８（図５、図１０参照）を介して電気的に接続される。以下、本工程の詳細なフローについて図２２～図２４を用いて説明する。
　本工程では、まず、図２２に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する。ロジックチップＬＣは、裏面３ｂ側が保持治具３０に保持された状態でチップ搭載領域２ｐ１上に搬送され、表面３ａが配線基板２０の上面２ａと対向するように接合材ＮＣＬ１上に配置される。保持治具３０は、ロジックチップＬＣの裏面３ｂを吸着保持する保持面３０ａを有し、ロジックチップＬＣを保持面３０ａで保持した状態で搬送する。
　また、ロジックチップＬＣの表面３ａ側には突起電極７が形成されており、突起電極７の先端には半田層８ａが形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、突起電極７と電気的に接続するための接合材である半田層８ｂが形成されている。また、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態である。このため、保持治具３０を配線基板２０に近づけると、突起電極７は接着材ＮＣＬ１の内部に押し込まれる。
　次に、図２３に示すように、加熱治具３１をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。上記したように、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態なので、加熱治具３１によりロジックチップＬＣを押し込むと、ロジックチップＬＣは配線基板２０に近づく。ロジックチップＬＣが配線基板２０に近づくと、ロジックチップＬＣの表面３ａに形成された複数の突起電極７の先端（詳しくは、半田層８ａ）は、ボンディングリード２ｆのボンディング領域（詳しくは半田層８ｂ）と接触する。
　また、接着材ＮＣＬ１の厚さ（上面ＮＣＬ１ａと下面ＮＣＬ１ｂ間の距離）は、少なくとも突起電極７の高さ（突出高さ）、ボンディングリード２ｆの厚さ、および接合材（半田層８ａ、８ｂ）の厚さの合計よりも厚い。このため、加熱治具３１に押し込まれると、ロジックチップＬＣの表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。言い換えれば、ロジックチップＬＣの側面３ｃのうち、少なくとも表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。ロジックチップＬＣと配線基板２０の接合部を保護する観点からは、接着材ＮＣＬ１がロジックチップＬＣと配線基板２０の間に埋め込まれれば良いが、ロジックチップＬＣの表面３ａ側の一部を接着材ＮＣＬ１に埋め込むことで、後述する第２チップ搭載工程で、安定的に半導体チップを搭載できる。詳細は、第２チップ搭載工程で説明する。
　また、ロジックチップＬＣには、裏面電極３ｂｐが形成されているので、柔らかい接着材ＮＣＬ１が裏面３ｂ側に回り込んで裏面電極３ｂｐが覆われることを防止する必要がある。そこで、図２３に示すように、加熱治具３１とロジックチップＬＣの間に加熱治具３１およびロジックチップＬＣよりも柔らかい部材（低弾性部材）、例えば樹脂フィルム（フィルム）３２を介在させて、樹脂フィルム３２でロジックチップＬＣの裏面３ｂを覆うことが好ましい。樹脂フィルム３２を介してロジックチップＬＣを押し付ければ、樹脂フィルム３２がロジックチップＬＣの裏面３ｂに密着するので、接着材ＮＣＬ１の厚さを厚くしても、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。また、樹脂フィルム３２で接着材ＮＣＬ１が配置された領域全体を覆うことで、接着材ＮＣＬ１の上面ＮＣＬ１ａを平坦化することができる。なお、本実施の形態の樹脂フィルム３２は、例えばフッ素樹脂から成る。
　なお、樹脂フィルム３２を介在させた状態で加熱治具３１を押し付けると、樹脂フィルム３２がロジックチップＬＣに食い込んだ状態になる。図２３では、樹脂フィルム３２がロジックチップＬＣに食い込んだ状態を判り易く示しているが、接着材ＮＣＬ１の上面ＮＣＬ１ａの高さが、ロジックチップの裏面３ｂの高さ以下になっていれば、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。
　次に、図２３に示すように加熱治具３１にロジックチップＬＣが押し付けられた状態で、加熱治具（熱源）３１によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、図２３に示す半田層８ａ、８ｂがそれぞれ溶融し、一体化することで、図２４に示す接合材（半田材）８になる。つまり、加熱治具（熱源）３１によりロジックチップＬＣを加熱することで、突起電極７とボンディングリード２ｆは、接合材８を介して電気的に接続される。
　一方、図２３に示す加熱治具（熱源）３１により接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣの裏面電極３ｂｐは、樹脂フィルム３２に覆われているので、硬化した接着材ＮＣＬ１から露出する。なお、加熱治具（熱源）３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
　＜第２接着材配置工程＞
　次に、図１１に示す第２接着材配置工程では、図２５に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１の上面（表面）ＮＣＬ１ａ上に、接着材ＮＣＬ２を配置する。図２５は図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図２６は図２５のＡ－Ａ線に沿った拡大断面図である。
　上記した図５に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ１は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス領域２０ａ（図２５、図２６参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
　また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
　また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図５に示す突起電極７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
　また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図２５および図２６に示す例では、ＮＣＰをノズル３３（図２６参照）から吐出して、ロジックチップＬＣの裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１の上面（露出面、表面）ＮＣＬ１ａ上に、接着材ＮＣＬ２を配置する。
　なお、ノズル３３からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
　絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、低荷重で塗布対象物（本工程ではロジックチップＬＣ）と密着させることができる。また、接着材ＮＣＬ２は、図３に示すようにメモリチップＭＣ４の側面３ｃの周囲に向かって大きく拡げる必要はない。したがって、上記第１接着材配置工程で説明したＮＣＰ１と比較して、厚さや配置範囲を制御し易い。したがって、本工程の際に既に搭載されたロジックチップＬＣへのストレスを低減する観点からは、絶縁材ペースト（ＮＣＰ）の方が好ましい。ただし、図示は省略するが、変形例としては、接着材ＮＣＬ２として絶縁材フィルム（ＮＣＦ）を用いることもできる。
　接着材ＮＣＬ２は、図１１に示す第２チップ接着工程でメモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を接着固定する固定材機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ１とロジックチップＬＣの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップＭＣ１とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
　上記封止材機能を満たす観点では、メモリチップＭＣ１とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、ロジックチップの裏面３ｂ上のみに接着材ＮＣＬ２を配置すれば良い。しかし、本実施の形態では、図２５に示すように、ロジックチップの裏面３ｂ上の他、接着材ＮＣＬ１の上面ＮＣＬ１ａ上にも、接着材ＮＣＬ２を配置する。このように、接着材ＮＣＬ１の上面ＮＣＬ１ａ上にも、接着材ＮＣＬ２を配置することで、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する際に、積層体ＭＣＳが傾き難くなる。
　また、図２５に示すチップ搭載領域２ｐ２は、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する予定領域である。また、チップ搭載領域２ｐ２は、図２５に示す例では、平面視において四角形を成すチップ搭載領域２ｐ２の対角線に沿って接着材ＮＣＬ２を帯状に塗布する。このように、接着材ＮＣＬ２の塗布領域に、互いに交差する２本の帯形状を成すペースト状の接着材ＮＣＬ２を塗布する方式（クロス塗布方式と呼ぶ）は、後述する第２チップ搭載工程において、接着材ＮＣＬ２を均等に拡げ易いという点で好ましい。ただし、後述する第２チップ搭載工程において、隙間が生じないように接着材ＮＣＬ２を拡げることができる方法であれば、図２５とは異なる塗布方法を用いることもできる。
　また、接着材ＮＣＬ２の端部はチップ搭載領域２ｐ２の外側に配置される。言い換えれば、第２接着材配置工程において、接着材ＮＣＬ２を配置する範囲は、チップ搭載領域２ｐ２よりも広い。このように、チップ搭載領域２ｐ２よりも広範囲に接着材ＮＣＬ２を塗布することで、図１１に示す第２チップ搭載工程において、図４に示すようにメモリチップＭＣ１の表面３ａと配線基板２の上面２ａの隙間を塞ぐことができる。
　＜第２チップ準備工程＞
　また、図１１に示す第２チップ準備工程では、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図２８に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１１に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１１に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
　図２７は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図２８は図２７に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図２７および図２８に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図１８および図１９を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
　まず、組立基材準備工程として、図２８に示す積層体ＭＣＳを組み立てるための基材（組立基材）３４を準備する。基材３４は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面３４ａを有し、組立面３４ａには、接着層３５が設けられている。
　次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材３４の組立面３４ａ上に積層する。図２７に示す例では、積層される各半導体チップの裏面３ｂが基材３４の組立面３４ａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。各半導体チップの突起電極７と裏面電極３ｂｐは、例えば接合材８により接合される。また、最上段に配置されるメモリチップＭＣ１の突起電極７の先端には、図１１に示す第２チップ搭載工程で、図２６に示すロジックチップＬＣの裏面電極３ｂｐと図２７に示すメモリチップＭＣ１の突起電極７を電気的に接続するための接合材８（例えば半田層８ａ）が形成される。
　次に、図２８に示す積層体封止工程では、積層された複数の半導体チップの間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズル３６からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１１に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
　この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式（詳細は後述する）と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図２８に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
　次に、組立基材除去工程では、基材３４および接着層３５を、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材３４と接着層３５を取り除く方法としては、例えば接着層３５に含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
　＜第２チップ搭載工程＞
　次に、図１１に示す第２チップ搭載工程では、図２９や図３０に示すように、ロジックチップＬＣ上に、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを搭載する。図２９は図２５に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。また、図３０は、図２９のＡ－Ａ線に沿った拡大断面図である。
　本工程では、図３０に示すように、積層体ＭＣＳの表面３ａがロジックチップＬＣの裏面３ｂ（言い換えれば、配線基板２０の上面２ａ）と対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣは電気的に接続される。詳しくは、図５に示すように、メモリチップＭＣ１（または、積層体ＭＣＳ）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、突起電極７（および図示しない接合材）を介して電気的に接続される。なお、図５では、見易さのため、図２７に示す最上段の突起電極７の先端に形成された接合材８は図示を省略している。以下、本工程の詳細なフローについて図３１～図３３を用いて説明する。
　図３１～図３４は、図１１に示す第２チップ搭載工程の詳細なフローを示す説明図である。図３１は、ロジックチップ上にメモリチップの積層体を載せた状態を模式的に示す説明図である。図３２は、図３１に示す搬送治具を取り外し、加熱治具を積層体の裏面側に押し当てた状態を示す説明図である。また、図３３は、図３１に示す保持治具を取り除いた時に、積層体が傾いた状態を示す説明図である。また、図３４は、積層体を加熱し、ロジックチップと電気的に接続した状態を示す説明図である。また、図５０は、図３１～図３４とは別の検討例において、積層体が傾いた状態を示す説明図である。図３１～図３４および図５０では、見易さのため、積層体ＭＣＳを一つの半導体チップ３と見做して示している。
　本工程では、まず、図３１に示すように、配線基板２０に搭載されたロジックチップＬＣの裏面３ｂ上に積層体ＭＣＳ（半導体チップ３）を配置する。積層体ＭＣＳは、裏面３ｂ側が保持治具３０に保持された状態でチップ搭載領域２ｐ２上に搬送され、積層体ＭＣＳの表面３ａがロジックチップＬＣの裏面３ｂと対向するように接合材ＮＣＬ２上に配置される。保持治具３０は、図２２を用いて説明した第１チップ搭載工程と同じものを用いることができる。つまり、保持治具３０は、積層体ＭＣＳの裏面３ｂを吸着保持する保持面３０ａを有し、積層体ＭＣＳを保持面３０ａで保持した状態で搬送する。
　また、積層体ＭＣＳの表面３ａ側には突起電極７が形成されており、突起電極７の先端には、図２７を用いて説明したように半田層８ａ（接合材８）が形成されている。なお、図３１では、裏面電極３ｂｐの露出面には接合材を配置しない実施態様を例示的に示しているが、変形例として、図示しない接合材（例えば半田層）を裏面電極３ｂｐの露出面に形成しておいても良い。
　また、この段階での接着材ＮＣＬ２は加熱処理を行う前であるため、柔らかい状態である。このため、ロジックチップＬＣ上に配置された積層体ＭＣＳの突起電極７は、図３１に示すように、接着材ＮＣＬ２内に埋まる（押し込まれる）。
　次に、図３２に示すように、加熱治具３１を積層体ＭＣＳの裏面３ｂ側に押し当て、ロジックチップＬＣおよび接着材ＮＣＬ１に向かって積層体ＭＣＳを押し付ける。接着材ＮＣＬ１と同様に、加熱処理を行う前では、接着材ＮＣＬ２は硬化前の柔らかい状態なので、加熱治具３１により積層体ＭＣＳを押し込むと、積層体ＭＣＳはロジックチップＬＣに近づく。積層体ＭＣＳがロジックチップＬＣに近づくと、積層体ＭＣＳの表面３ａに形成された複数の突起電極７の先端（詳しくは、半田層８ａ）は、ロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐ（または裏面電極３ｂｐ上の図示しない接合材）と接触する。また、積層体ＭＣＳとロジックチップＬＣの間に塗布された接着材ＮＣＬ２は、ロジックチップＬＣの裏面３ｂおよび接着材ＮＣＬ１の上面ＮＣＬ１ａに沿って広がり、積層体ＭＣＳと配線基板２の隙間は、接着材ＮＣＬ１、および接着材ＮＣＬ２によって塞がれる。
　ここで、本願発明者の検討によれば、平面サイズの小さいロジックチップＬＣ上に、平面サイズの大きい積層体ＭＣＳ（半導体チップ３）を搭載する場合、以下の課題が存在することが判った。すなわち、図３１に示す搬送治具から図３２に示す加熱治具３１に交換する時に、平面サイズの大きい積層体ＭＣＳが突起電極７を基点として傾く場合があることが判った。
　例えば、図５０に示す変形例のように、接着材ＮＣＬ１がロジックチップＬＣと配線基板２０の間のみに配置され、チップ搭載領域２ｐ２の周縁部まで広がっていない場合、積層体ＭＣＳが突起電極７の位置を基点として傾く場合がある。このように半導体チップ３が傾く程度は、複数の突起電極７が、表面３ａにおいて中央部に集約して配置されている場合に大きくなり易い。突起電極７が表面３ａの中央部に集約して配置されていると、表面３ａの周縁部に配置されている場合と比較して、積層体ＭＣＳ（半導体チップ３）のバランスが不安定になり易いからである。
　また、積層体ＭＣＳが傾き始めると、他の部材と接触するまで傾きの程度が増大し易い。例えば図５０に示す例では、積層体ＭＣＳの表面３ａの周縁部が配線基板２０の上面２ａと接触した状態になっている。図５０のように積層体ＭＣＳが傾いてしまった場合、この傾いた状態で、図３２に示す加熱治具３１で積層体ＭＣＳを押さえても、突起電極７と裏面電極３ｂｐの位置がずれてしまう場合がある。
　そこで、本実施の形態では、図３３に示すように、接着材ＮＣＬ１を、チップ搭載領域２ｐ１よりも広範囲を覆うように、接着材ＮＣＬ１を配置する。図３３に示す例では、接着材ＮＣＬ１は、チップ搭載領域２ｐ２の周縁部近傍までを覆うように配置される。また、接着材ＮＣＬ１は、第２チップ搭載工程の前に既に硬化処理が施されているので、接着材ＮＣＬ２よりも硬い。このため、図３３に示すように、積層体ＭＣＳの表面３ａの周縁部が接着材ＮＣＬ１と接触した時点で、傾きの程度の増加を停止させることができる。言い換えれば、本実施の形態では、チップ搭載領域２ｐ２の周縁部近傍までを覆うように接着材ＮＣＬ１を配置することで、積層体ＭＣＳが傾いた場合でも、その傾きの程度を低減することができる。
　この結果、図３２に示すように、積層体ＭＣＳに加熱治具３１（および樹脂フィルム３２）を押し付ければ、積層体ＭＣＳの傾きを修復することができる。この時、傾きの程度が小さければ、突起電極７と裏面電極３ｂｐの位置がずれてしまう事を抑制できる。このように、積層体ＭＣＳを搭載する予定領域であるチップ搭載領域２ｐ２の大部分を覆うことにより、積層体ＭＣＳが傾くことに起因する突起電極７と裏面電極３ｂｐの位置ずれを抑制する。
　上記のように、突起電極７と裏面電極３ｂｐの位置がずれることを抑制する観点からは、突起電極７を基点として積層体ＭＣＳ（半導体チップ３）が傾斜した時に、積層体ＭＣＳと、接着材ＮＣＬ１が最初に接触する程度の平面サイズおよび厚さで、接着材ＮＣＬ１を形成することが好ましい。詳しくは、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。また、チップ搭載領域２ｐ２全体を覆うように接着材ＮＣＬ１が配置されることが特に好ましい。一方、接着材ＮＣＬ１の配置範囲（接着材ＮＣＬ１の平面サイズ）がチップ搭載領域２ｐ１よりも大幅に大きくなると、接着材ＮＣＬ１の使用量が増加する。また、接着材ＮＣＬ２が広がる範囲を制御することが却って難しくなる。したがって、接着材ＮＣＬ１の配置範囲（接着材ＮＣＬ１の平面サイズ）が、チップ搭載領域２ｐ２とほぼ同じ大きさであることが特に好ましい。
　また、接着材ＮＣＬ１の厚さは、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。換言すれば、断面視において、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの側面３ｃの中央部（半分の高さ）よりもロジックチップＬＣの裏面３ｂ側に位置するように、接着材ＮＣＬ１を形成することが好ましい。ただし、ロジックチップＬＣの裏面３ｂ側が接着材ＮＣＬ１に覆われると、裏面電極３ｂｐと突起電極７を電気的に接続する際に障害となる場合がある。したがって、接着材ＮＣＬ１の上面ＮＣＬ１ａの高さは、ロジックチップＬＣの裏面３ｂ以下の範囲内において、出来る限り高くすることが好ましい。
　このような観点から上記したように接着材ＮＣＬ１には、配置範囲や厚さを制御し易い点で有利な、絶縁材フィルム（ＮＣＦ）を用いることが好ましい。
　また、図３２に示すように、加熱治具３１を積層体ＭＣＳに押し付けて、接着材ＮＣＬ２を拡げる場合、ロジックチップＬＣに加わるストレスを低減することが好ましい。硬化した接着材ＮＣＬ１の配置範囲を広くすることにより、ロジックチップＬＣに加わる荷重を接着材ＮＣＬ１側に分散させることができる。したがって、第２チップ搭載工程におけるロジックチップＬＣのストレスを低減する観点から、硬化した接着材ＮＣＬ１の配置範囲を広くすることが好ましい。
　なお、図３２に示す例では、積層体ＭＣＳには、裏面電極３ｂｐが形成されないので、図３２に示す加熱治具３１と積層体ＭＣＳの間に樹脂フィルム３２を介在させない実施態様が変形例として適用できる。しかし、図１１に示す第１チップ搭載工程と第２チップ搭載工程で、同じ搭載装置（保持治具３０、加熱治具３１、および樹脂フィルム３２）を用いることにより、製造装置が煩雑になることを抑制できる。したがって、第１チップ搭載工程と同様に、樹脂フィルム３２を介して加熱治具３１で積層体ＭＣＳを押し付けることが好ましい。
　また、図５０に示すように、接着材ＮＣＬ１の配置範囲が小さい場合であっても、積層体ＭＣＳと配線基板２０の隙間は埋めることができる。つまり、上記のように、突起電極７と裏面電極３ｂｐの位置がずれない場合であれば、図５０に示す実施態様を変形例として適用することができる。この場合であっても、接着材ＮＣＬ２の塗布量（配置量）を増やせば、接着材ＮＣＬ１が配置された領域の外側では、接着材ＮＣＬ２によって積層体ＭＣＳと配線基板２０の隙間を塞ぐことができる。ただし、特に、接着材ＮＣＬ２に絶縁材ペースト（ＮＣＰ）を用いた場合には、塗布量が増加すると、広がる範囲の制御が難しくなる。したがって、接着材ＮＣＬ２の配置範囲を制御して、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐ観点からは、図３３に示すように、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。
　次に、図３３に示すように加熱治具３１に積層体ＭＣＳが押し付けられた状態で、加熱治具（熱源）３１によりロジックチップＬＣおよび接着材ＮＣＬ２を加熱する。積層体ＭＣＳとロジックチップＬＣの接合部では、図３３に示す半田層８ａが溶融し、裏面電極３ｂｐに対して濡れることで、図３４に示す接合材（半田材）８になる。つまり、加熱治具（熱源）３１により積層体ＭＣＳを加熱することで、積層体ＭＣＳの突起電極７とロジックチップＬＣの裏面電極３ｂｐは、接合材８を介して電気的に接続される。
　一方、図３２に示す加熱治具（熱源）３１により接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化（仮硬化）する。これにより、図３４に示すように、積層体ＭＣＳと配線基板２０の隙間は、硬化した接着材ＮＣＬ１および接着材ＮＣＬ２により塞がれる。積層体ＭＣＳの側面３ｃの表面３ａ側の一部は、接着材ＮＣＬ２に覆われる。このため、積層体ＭＣＳとロジックチップＬＣの接着強度を向上させることができる。なお、図３２に示す加熱治具（熱源）３１からの熱によって接着材ＮＣＬ２を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ２に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ２に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
　＜封止工程＞
　次に、図１１に示す封止工程では、図３５に示すように、配線基板２０の上面２ａ、ロジックチップＬＣおよび複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図３５は図３０に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図３６は、図３５に示す封止体の全体構造を示す平面図である。
　本実施の形態では、図３６に示すように、複数のデバイス領域２０ａを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
　また、本実施の形態では、成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図３５に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。以下、本工程の詳細なフローについて図３７～図４０を用いて説明する。
　図３７～図４０は、図１１に示す封止工程の詳細なフローを示す説明図である。図３７は、封止体を成形する成形金型内に図３０に示す配線基板を配置した状態を示す要部断面図である。また、図３８は、図３７に示す成形金型内に樹脂を供給した状態を示す要部断面図、図３９は図３７に示す成形金型内が樹脂で満たされた状態を示す要部断面図である。また、図４０は、図３９に示す配線基板を成形金型から取り出した状態を示す要部断面図である。また、図５１は、図３９に対する検討例を示す要部断面図である。図３７～図４０、および図５１では、見易さのため、積層体ＭＣＳを一つの半導体チップ３と見做して示している。
　本工程では、まず、図３７に示す成形金型４０を準備する（金型準備工程）。成形金型４０は、図３５に示す封止体４を成形するための金型であって、下面（金型面）４１ａ、および下面４１ａに形成されたキャビティ（凹部、窪み部）４１ｚを有する上金型（金型）４１を備える。また、成形金型４０は、上金型４１の下面（金型面）４１ａと対向する上面（金型面）４２ａを有する下金型（金型）４２を備える。
　キャビティ４１ｚは、平面視において四角錐台形の溝（窪み部）であって、底面および４つの側面を備える。また、上金型４１には、キャビティ４１ｚへの樹脂４ｐ（図３８参照）の供給口であるゲート部４１ｇ、およびゲート部４１ｇとは異なる位置（例えば対向する位置）に配置されるベント部４１ｖが、それぞれ形成されている。ゲート部４１ｇは、例えば、キャビティ４１ｚの一つの側面に形成されている。また、ベント部４１ｖはゲート部４１ｇとは異なるキャビティ４１ｚの側面に形成されている。このように、ゲート部をキャビティ４１ｚの側面に配置する方式はサイドゲート方式と呼ばれる。
　次に、成形金型４０の下金型４２上に配線基板２０を配置する（基材配置工程）。ここで、下金型４２と組み合わせる上金型４１に形成されたキャビティ４１ｚは、配線基板２０の各デバイス領域２０ａよりも面積が大きく、複数のデバイス領域２０ａを覆うように一つのキャビティ４１ｚが配置される。言い換えれば、キャビティ４１ｚの周縁部は配線基板２０の枠部２０ｂ上に配置される。
　次に、上金型４１と下金型４２の距離を近づけて、配線基板２０を上金型４１と下金型４２でクランプする（クランプ工程）。これにより、キャビティ４１ｚ内、ゲート部４１ｇ、およびベント４１ｖ部以外の領域では、上金型４１（上金型４１の下面４１ａ）と、配線基板２０の上面２ａが密着する。また、下金型４２（下金型４２の上面４２ａ）と、配線基板２０の下面２ｂが密着する。
　次に、図３８に示すようにキャビティ４１ｚ内に樹脂４ｐを供給し、これを硬化させることにより封止体４を形成する（封止体形成工程）。本工程では、図示しないポット部に配置された樹脂タブレットを加熱軟化させて、ゲート部４１ｇからキャビティ４１ｚ内に樹脂４ｐを供給する。樹脂タブレットは、例えば熱硬化性樹脂であるエポキシ系の樹脂を主成分としており、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、例えば図示しないプランジャで軟化した樹脂タブレットを押しこむと、図３８に二点鎖線の矢印を付して示すように、軟化した樹脂４ｐが成形金型４０に形成されたゲート部４１ｇからキャビティ４１ｚ内（詳しくは、配線基板２０の上面２ａ上）に圧入される。キャビティ４１ｚ内の気体は、樹脂４ｐが流入する圧力によりベント部４１ｂから排出され、キャビティ４１ｚ内は、樹脂４ｐで満たされる。この結果、配線基板２０の上面２ａ側に搭載された複数の半導体チップ３（ロジックチップＬＣおよび積層体ＭＣＳ）は、図３９に示すように、樹脂４ｐで一括して封止される。その後、キャビティ４１ｚ内を加熱することにより、樹脂４ｐの少なくとも一部を加熱硬化（仮硬化）させる。
　ここで、本願発明者の検討によれば、図５１に示すように、積層体ＭＣＳと配線基板２０の間に接着材ＮＣＬ１、ＮＣＬ２で塞がれていない隙間が存在する場合、半導体装置の信頼性の点で以下の課題があることを見出した。すなわち、図５１に示すように、積層体ＭＣＳと配線基板２０の隙間に樹脂４ｐが充填されない気泡（空間）ＶＤが生じ易くなることが判った。完成品の半導体装置において、積層体ＭＣＳと配線基板２０の間に気泡ＶＤが残留していると、半導体装置に熱が加わった際、封止体が破損し易い。つまり、信頼性低下の原因になる。
　本願発明者が、上記のような気泡ＶＤが生じ易くなる理由についてさらに検討した所、図５１に示すロジックチップＬＣを、図５に示すような貫通電極３ｔｓｖを有していない半導体チップに置き換えた場合、信頼性低下の原因となるような気泡ＶＤの発生は認められなかった。つまり、上記した気泡ＶＤが発生し易くなる現象は、貫通電極３ｔｓｖが形成されたロジックチップＬＣを下段側に搭載した場合に、特に顕在化する課題であることが判った。
　気泡ＶＤが発生し易くなる原因は、上段側に搭載する積層体ＭＣＳと配線基板２０の離間距離が関係すると考えられる。貫通電極３ｔｓｖを形成しない半導体チップの場合、半導体チップの厚さと電気的特性の関連性は低いので、薄い物でも１００μｍ程度の厚さがある。一方、図５に示すように貫通電極３ｔｓｖを形成するロジックチップＬＣの場合、ロジックチップＬＣの厚さを薄くすれば、貫通電極３ｔｓｖの高さ（ロジックチップＬＣの厚さ方向の長さ）が小さくなるので、表面電極３ａｐと裏面電極３ｂｐを接続する導電路のインピーダンスを低減できる。貫通電極３ｔｓｖの高さを小さくすることで、加工精度が向上するので、回路の集積化を図ることができる。このため、ロジックチップＬＣは、貫通電極３ｔｓｖが存在しない半導体チップと比較して厚さが薄くなる。また、ロジックチップＬＣ上に搭載される積層体ＭＣＳと配線基板２（図５１に示す配線基板２０）の離間距離である間隔Ｇ２はロジックチップＬＣの厚さＴ１に対応して小さくなるので、間隔Ｇ２も小さくなる。例えば、本願発明者が検討したロジックチップＬＣの厚さＴ１は５０μｍ、間隔Ｇ２は７０μｍ～１００μｍ程度である。
　また、積層体ＭＣＳと配線基板２０の隙間に樹脂４ｐを埋め込むためには、下段側のロジックチップＬＣおよびその周囲の接着剤ＮＣＬ１、ＮＣＬ２を包むように樹脂４ｐを回り込ませる必要があるが、積層体ＭＣＳと配線基板２０の隙間が狭いと静圧抵抗（コンダクタンス）が大きくなる。特に、トランスファモールド方式で用いる樹脂４ｐ（図３８参照）は、図２８を用いて説明した液状のアンダフィル樹脂６ａと比較して粘性が高いため、狭い空間に供給することが難しい。また、樹脂４ｐの供給圧力を上昇させると、半導体チップ３が損傷する原因になる。
　また、図５１に示すように、積層体ＭＣＳと配線基板２０の間に接着材ＮＣＬ１、ＮＣＬ２で塞がれていない隙間が存在する場合、樹脂４ｐに混合された複数のフィラー粒子ＦＬのうち、粒径の大きいものが隙間に挟まる場合がある。フィラー粒子ＦＬが積層体ＭＣＳと配線基板２０の間に挟まると、樹脂４ｐの通路を塞いで気泡ＶＤが発生する原因になる。また、フィラー粒子ＦＬが積層体ＭＣＳの表面３ａ（図５参照）に押し付けられて、積層体ＭＣＳが損傷する原因になる場合がある。
　複数のフィラー粒子ＦＬを樹脂４ｐ中に分散させることで封止体４（図３５参照）の機能を向上させることができる。しかし、フィラー粒子ＦＬの粒径は様々であり、粒径の大きいものでは、例えば１００μｍ程度の粒径を備えるフィラー粒子ＦＬも存在する。このため、配線基板２０と積層体ＭＣＳの間隔Ｇ２（図５参照）が７０μｍ～１００μｍ程度まで小さくなると、フィラー粒子ＦＬが配線基板２０と積層体ＭＣＳの隙間に挟まる場合がある。フィラー粒子ＦＬが挟まる現象を防止する方法としては、樹脂４ｐに混合させるフィラー粒子ＦＬを予め分級し、粒径が大きいフィラー粒子ＦＬを除外する方法が考えられる。しかし、この場合、フィラー粒子ＦＬの分級作業に時間を要する。また、粒径が大きいフィラー粒子ＦＬを樹脂４ｐに含めることができなくなると、材料選択の自由度が低下する。したがって、例えば粒径が８０μｍを越えるフィラー粒子ＦＬが樹脂４ｐに含まれる場合であっても、配線基板２０と積層体ＭＣＳの間にフィラー粒子ＦＬが挟まらないようにすることが好ましい。
　そこで、本実施の形態では、封止工程の前に、積層体ＭＣＳのうちのロジックチップＬＣと重ならない部分と配線基板２０の上面２ａの間を、接着材ＮＣＬ１および接着材ＮＣＬ２で予め塞いでおく構成としている。つまり、図５１に示す気泡ＶＤが発生する領域（隙間）、あるいはフィラー粒子ＦＬが挟まり易い領域（隙間）を封止工程の前に予め無くしておくものである。この結果、図３９に示すように、気泡ＶＤ（図５１参照）の発生を防止または抑制できる。また、例えば粒径が８０μｍを越えるフィラー粒子ＦＬが樹脂４ｐに含まれる場合であっても、配線基板２０と積層体ＭＣＳの間にフィラー粒子ＦＬが挟まらないようにすることができる。
　なお、図５１に示す気泡ＶＤの発生や、フィラー粒子ＦＬによる積層体ＭＣＳの損傷を抑制する観点からは、配線基板２０と積層体ＭＣＳの間の部材は、接着材ＮＣＬ１、ＮＣＬ２のうち、いずれか一方であっても良い。ただし、上記したように、接着材ＮＣＬ１、ＮＣＬ２の配置位置を制御して、配線基板２０と積層体ＭＣＳの隙間を確実に塞ぐ観点からは、接着材ＮＣＬ１、ＮＣＬ２の両方により塞ぐことが特に好ましい。つまり、図１６および図１７を用いて説明したように、第１接着材配置工程では、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。また、第２接着材配置工程において、接着材ＮＣＬ２の塗布量を低減し、接着材ＮＣＬ２の配置範囲を制御し易くする観点からは、接着材ＮＣＬ１の厚さは、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。
　次に、図４０に示すように、上記した封止体形成工程で用いた成形金型４０から封止体４が形成された配線基板２０を取り出す（基板取り出し工程）。本工程では、図３９に示す上金型４１と下金型４２を引き離して、配線基板２０を取り出す。
　次に、成形金型４０から取り出した配線基板２０を図示しない加熱炉（ベーク炉）に搬送し、再び配線基板２０を熱処理する（ベーク工程、本硬化工程）。成形金型４０内で加熱された樹脂４ｐは、樹脂中の硬化成分の半分以上（例えば約７０％程度）が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂４ｐ中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点で半導体チップ３は封止されている。しかし、封止体４の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、ベーク工程で、仮硬化した封止体４を再度加熱する、所謂、本硬化を行う。このように、樹脂４ｐを硬化させる工程を２回に分けることにより、成形金型４０に搬送される次の配線基板２０に対して、いち早く封止工程を施すことができる。このため、製造効率を向上させることができる。
　また、図４０に示すように、封止体４の周縁部（枠部２０ｂ上）に、ゲート部樹脂４ｇおよびベント部樹脂４ｖが残留する。必要に応じ、ゲート部樹脂４ｇおよびベント部樹脂４ｖを除去すれば、図３６に示すように、複数のデバイス領域２０ａにそれぞれ搭載される複数の半導体チップ３（図３５参照）を一括して封止する封止体（樹脂体）４が形成される。ただし、ゲート部樹脂４ｇおよびベント部樹脂４ｖは、後述する個片化工程で、取り除かれる枠部２０ｂに形成されているので、これらを除去する工程は省略することができる。
　＜ボールマウント工程＞
　次に、図１１に示すボールマウント工程では、図４１に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図４１は、図３５に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
　本工程では、図４１に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
　＜個片化工程＞
　次に、図１１に示す個片化工程では、図４２に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４２は図４１に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図３１に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４２に示す例では、ダイシングブレード（回転刃）４５を用いてテープ材（ダイシングテープ）４６に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
　以上の各工程により、図１～図１０を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
　（変形例）
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　＜変形例１＞
　例えば、上記実施の形態では、半導体装置の信頼性の観点からの課題として、第２チップ搭載工程では、平面サイズの大きい積層体ＭＣＳが突起電極７を基点として傾くことにより、突起電極７と裏面電極３ｂｐの位置がずれる懸念があることを説明した。また、封止工程では、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念があることを説明した。また、封止工程では、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きい（例えば積層体ＭＣＳと配線基板２０の離間距離よりも大きい）フィラー粒子ＦＬが挟まると、積層体ＭＣＳが損傷する懸念があることを説明した。上記課題は、半導体装置の信頼性に関連するという点で共通し、ロジックチップＬＣ用のチップ搭載領域２ｐ１よりも広い範囲に、接着材ＮＣＬを配置するという点で対策の主要部は共通するが、各課題を解決するための最小限の構成は、厳密には相違する。図４３および図４４は、上記実施の形態で説明した半導体装置１に対する変形例の概要を示す要部断面図である。
　まず、第２チップ搭載工程で説明した、積層体ＭＣＳが突起電極７を基点として傾くことにより、突起電極７と裏面電極３ｂｐの位置がずれる懸念を解消する構造としては図４３に示す半導体装置５０が考えられる。半導体装置５０は、積層体ＭＣＳと配線基板２０の間に隙間がある点で、図４に示す半導体装置１とは異なる。また、半導体装置５０は、図４に示す封止体４が形成されていない点で図４に示す半導体装置１と相違する。言い換えれば、半導体装置５０の製造方法では、上記実施の形態で説明した封止工程が省略される。
　つまり、半導体装置５０の製造方法の場合、封止工程を省略するので、封止工程で説明した課題が生じない。このため、少なくとも、積層体ＭＣＳが突起電極７（図３３参照）を基点として傾く程度を抑制する対策を施せば良いことになる。このため、突起電極７を基点として積層体ＭＣＳ（半導体チップ３）が傾斜した時に、積層体ＭＣＳと、接着材ＮＣＬ１が最初に接触する程度の平面サイズおよび厚さで、接着材ＮＣＬ１を形成すれば、良い。詳しくは、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置される。また、接着材ＮＣＬ１の厚さは、図４３に示すように、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。換言すれば、断面視において、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの側面３ｃの中央部（半分の高さ）よりもロジックチップＬＣの裏面３ｂ側に位置するように、接着材ＮＣＬ１を形成することが好ましい。あるいは、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの裏面３ｂと同じ高さに位置するように接着材ＮＣＬ１を形成することが好ましい。ただし、より確実に積層体ＭＣＳが突起電極７（図３３参照）を基点として傾く程度を抑制する観点からは、接着材ＮＣＬ１が、チップ搭載領域２ｐ２の全体を覆うように配置することが好ましい。また、上記した第２チップ搭載工程において、半導体チップ２が傾斜することを、より確実に抑制する観点からは、図３３を用いて説明したように、チップ搭載領域２ｐ２の大部分を覆うように接着材ＮＣＬ１を配置することが好ましい。
　一方、接着材ＮＣＬ２の配置範囲は、接着材ＮＣＬ１の配置範囲よりも積層体ＭＣＳの傾きに対する影響が小さいので、図４３に示すように、例えばロジックチップＬＣの裏面３ｂに配置することができる。ただし、接着材ＮＣＬ２による接着強度を向上させる観点からは、上記実施の形態で説明した図３２に示すように、ロジックチップＬＣの裏面３ｂおよび接着材ＮＣＬ１の露出面（ロジックチップＬＣから露出した部分の露出表面）にも、接着材ＮＣＬ２を配置することが好ましい。
　＜変形例２＞
　次に、封止工程で説明した、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念、あるいは、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消する構造としては、図４４に示す半導体装置５１が考えられる。半導体装置５１は、接着材ＮＣＬ１の配置範囲がチップ搭載領域２ｐ１とほぼ同じ平面サイズになっている点で図４に示す半導体装置１とは異なる。
　上記実施の形態で説明した第２チップ搭載工程での積層体ＭＣＳの傾きを考慮しない場合、封止工程の前に積層体ＭＣＳと配線基板２０の隙間が埋まっていれば良いので、接着材ＮＣＬ１の平面サイズを小さくできる。例えば図４４に示す例では、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ２の周縁部よりもチップ搭載領域２ｐ１の周縁部に近い位置に配置される。また、ロジックチップＬＣの側面３ｃの裏面３ｂ側の半分以上の領域は、接着材ＮＣＬ１から露出している。半導体装置５１のような構成であっても、封止工程の前に、接着材ＮＣＬ２により積層体ＭＣＳと配線基板２０の隙間が塞がれていれば、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念、あるいは、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消することができる。
　ただし、上記実施の形態で述べたように、接着材ＮＣＬ２に絶縁性ペースト（ＮＣＰ）を用いる場合は特に、接着材ＮＣＬ２は接着材ＮＣＬ１に倣って広がる。このため、接着材ＮＣＬ２の配置範囲を制御して、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐ観点からは、図４に示すように、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。
　また、接着材ペーストＮＣＬ１により、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消する構造としては、図４５および図４６に示す半導体装置５２のように、接着材ペーストＮＣＬ１が、チップ搭載領域２ｐ２の大部分を覆うように配置されることが好ましい。図４５は、図４４に示す半導体装置に対する変形例の概要を示す要部断面図である。また、図４６は、図４５のＡ部の拡大断面図である。
　図４５および図４６に示す半導体装置５２では、チップ搭載領域２ｐ２の大部分は、接着材ＮＣＬ１により覆われている。詳しくは、図４６に示すように、チップ搭載領域２ｐ２のうち、接着材ＮＣＬ１に覆われていない部分の幅（図４６に示す間隔Ｇ３）は、複数のフィラー粒子ＦＬのうち、最も体積が大きいフィラー粒子ＦＬ（例えば、配線基板２０と積層体ＭＣＳの間隔Ｇ２よりも直径が大きいフィラー粒子）の半径Ｒ１よりも小さい。言い換えれば、積層体ＭＣＳの側面３ｃと、接着材ＮＣＬ１の周縁部ＮＣＬ１ｃの間隔Ｇ３（平面視における離間距離、または隙間）は、複数のフィラー粒子ＦＬのうち、最も体積が大きいフィラー粒子ＦＬの半径Ｒ１よりも小さい。
　半導体装置５２の場合、上記した第２チップ搭載工程で、仮に、接着材ＮＣＬ１の周縁部ＮＣＬ1ｃが、接着材ＮＣＬ２に覆われなかった場合でも、接着材ＮＣＬ１により、フィラー粒子ＦＬが挟まることを防止または抑制できる点で好ましい。また、上記した第２チップ搭載工程で、接着材ＮＣＬ１の周縁部ＮＣＬ1ｃが、接着材ＮＣＬ２に覆われた場合には、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐことができる。
　また半導体装置５２の場合、チップ搭載領域２ｐ２の一部が接着材ＮＣＬ１に覆われていないので、接着材ＮＣＬ２の広がりを制御し易い点で好ましい。
　＜変形例３＞
　また、上記した第２チップ搭載工程において、積層体ＭＣＳが傾くことで接着材ＮＣＬ１の周縁部と積層体ＭＣＳの表面３ａが接触して、積層体ＭＣＳに形成されたメモリ回路にストレスが印加されることを抑制する観点からは、図４７および図４８に示す半導体装置５３のような構成が好ましい。図４７は、図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。また、図４８は、図４７のＡ部の拡大断面図である。
　図４７および図４８に示す半導体装置５３では、積層体ＭＣＳに設けられたメモリ領域ＭＲの周縁部（側面３ｃに最も近い辺）ＭＲｃと、積層体ＭＣＳの側面３ｃの間に接着材ＮＣＬ１の側面ＮＣＬ１ｃが、配置されている。
　積層体ＭＣＳは、例えば図４に示すように複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を有し、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれに、メモリ領域ＭＲが形成されている。なお、メモリ領域ＭＲの平面レイアウトは、図６を用いて説明した通りなので、重複する説明は省略する。
　図４７および図４８に示す半導体装置５３の場合、平面視において、積層体ＭＣＳに設けられたメモリ領域ＭＲの周縁部ＭＲｃが、接着材ＮＣＬ１の周縁部ＮＣＬ１ｃよりも内側に配置されている。このため、上記した第２チップ搭載工程において、積層体ＭＣＳが傾いた場合であっても、メモリ領域ＭＲと接着材ＮＣＬ１は接触し難くなる。したがって、第２チップ搭載工程において、メモリ領域ＭＲにストレスが印加されることを防止または抑制できる点で好ましい。
　＜変形例４＞
　また、半導体装置５０、５１、５２、および半導体装置５３は、図４に示す半田ボール５が接合されず、複数のランド２ｇが外部端子として露出する、所謂ＬＧＡ型の半導体装置になっている。この場合、上記実施の形態で説明したボールボンディング工程を省略できる。
　＜変形例５＞
　また、半導体装置５０、５１、５２、および半導体装置５３は、例えば、半導体装置１個分に相当する配線基板２の上に複数の半導体チップ３を積層して製造することができる。この場合、上記実施の形態で説明した個片化工程を省略することができる。
　＜変形例６＞
　また例えば、上記実施の形態では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層された積層体ＭＣＳをロジックチップＬＣの裏面３ｂ上に搭載する実施態様について説明したが、上段に積層される半導体チップ３の数は限定されず、例えば１枚でも良い。また、ロジックチップＬＣの裏面３ｂ上に複数の半導体チップ３を積層する場合でも、図１１に示す第２接着材配置工程～第２チップ搭載工程までの手順を繰り返し行うことで、例えば図５９に示す半導体装置５５のように、接着材ＮＣＬ１、ＮＣＬ２、ＮＣＬ３、ＮＣＬ４、ＮＣＬ５を介して複数の半導体チップ３を順次積層することができる。半導体装置５５の場合、各半導体チップ３を順次積層するので、組立工程に要する時間は長くなるが、図４に示す封止体６を用いずに、複数の半導体チップ３をフリップチップ接続方式で積層することができる。
　＜変形例７＞
　また例えば、上記実施の形態および変形例では、チップ搭載領域２ｐ２と同じ範囲、あるいは、チップ搭載領域２ｐ２よりも狭い範囲に接着材ＮＣＬ１を配置する実施態様について説明した。しかし、変形例として、チップ搭載領域２ｐ２よりも広い範囲に接着材ＮＣＬ１を配置することもできる。換言すれば、接着材ＮＣＬ１の平面サイズを、積層体ＭＣＳの平面サイズよりも大きくすることができる。この場合、第２チップ搭載工程において、接着材ＮＣＬ２を積層体ＭＣＳの側面３ｃに接着させることができるので、フィレットが形成され易い。この結果、積層体ＭＣＳと接着材ＮＣＬ２の接着強度を向上させることができる。
　＜変形例８＞
　さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
　その他、実施の形態に記載された内容の一部を以下に記載する。
　（１）第１面、上記第１面に形成された複数のボンディングリード、上記第１面とは反対側の第２面、および上記第２面に形成され、かつ、上記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板と、
　第１表面、上記第１表面に形成された複数の第１表面電極、上記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および上記第１表面および上記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、上記複数の第１表面電極と上記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有し、上記第１表面が上記配線基板の上記第１面と対向するように、第１接着材を介して上記配線基板の上記第１面に搭載される第１半導体チップと、
　第２表面、上記第２表面に形成された複数の第２表面電極、上記複数の第２表面電極とそれぞれ電気的に接続された複数の突起電極、および上記第２表面とは反対側の第２裏面を有し、上記第２半導体チップの上記第２表面が上記第１半導体チップの上記第１裏面と対向するように、第２接着材を介して上記第１半導体チップ上に搭載される第２半導体チップと、
　を有し、
　上記複数の第１表面電極と上記複数のボンディングリードは電気的に接続され、
　上記複数の第２表面電極と上記複数の第１裏面電極は、上記複数の突起電極を介して電気的に接続され、
　上記第２半導体チップの平面サイズは、上記第１半導体チップの平面サイズよりも大きく、
　上記第２半導体チップは、上記第１チップ搭載部を含み、かつ、上記第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に搭載され、
　上記第１接着材の周縁部は、上記第１チップ搭載部の周縁部よりも上記第２チップ搭載部の周縁部に近い位置に配置される半導体装置。

Claims (17)

  1. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記第１接着材を介して前記配線基板の前記第１面に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　（ｆ）前記（ｅ）工程の後、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを樹脂で封止する工程；
    　ここで、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程の後、かつ、前記（ｆ）工程の前では、前記第２半導体チップのうちの前記第１半導体チップと重ならない部分と前記配線基板の前記第１面の間は、前記第１および第２接着材で塞がれている。
  2. 　請求項１において、
    　前記（ｆ）工程では、前記配線基板を成形金型内に配置して、前記成形金型内に樹脂を供給することで、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを封止し、前記成形金型により前記樹脂を成形する半導体装置の製造方法。
  3. 　請求項２において、
    　前記（ｃ）工程で搭載される前記第１半導体チップの厚さは、前記（ｅ）工程で搭載される前記第２半導体チップの厚さよりも薄い半導体装置の製造方法。
  4. 　請求項１において、
    　前記（ｅ）工程では、前記第１半導体チップが搭載される第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に前記第２半導体チップが搭載され、
    　前記（ｂ）工程では、前記第１接着材の周縁部が、前記第１チップ搭載部の周縁部よりも前記第２チップ搭載部の周縁部に近い位置に配置される半導体装置の製造方法。
  5. 　請求項１において、
    　前記（ｆ）工程で、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを封止する前記樹脂には、複数のフィラー粒子が含まれる半導体装置の製造方法。
  6. 　請求項５において、
    　前記複数のフィラー粒子には、前記第２半導体チップと前記配線基板の前記第１面の離間距離よりも大きい粒径のフィラー粒子が含まれる半導体装置の製造方法。
  7. 　請求項１において、
    　前記（ｅ）工程では、前記第２半導体チップが、前記第１半導体チップ上に複数積層され、
    　複数の前記第２半導体チップ間は、前記封止体とは異なる封止体により封止されている半導体装置の製造方法。
  8. 　請求項７において、
    　前記（ｆ）工程で、前記配線基板の前記第１面、前記第１半導体チップを封止する前記樹脂は、複数の前記第２半導体チップの間を封止する前記封止体よりも粘度が高い半導体装置の製造方法。
  9. 　請求項１において、
    　前記配線基板の前記第１面の第１チップ搭載部に配置される前記第１接着材は、フィルム状の接着材である半導体装置の製造方法。
  10. 　請求項１において、
    　前記（ｄ）工程では、ペースト状の前記第２接着材を前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に向かって塗布することにより前記第２接着材を配置する半導体装置の製造方法。
  11. 　請求項１において、
    　前記（ｃ）工程では、前記第１半導体チップの側面のうち、前記第１半導体チップの前記表面側の半分以上が前記第１接着材により覆われる半導体装置の製造方法。
  12. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面側に形成され、かつ前記複数の第１表面電極のそれぞれと電気的に接続された複数の第１回路、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記第１接着材を介して前記配線基板の前記第１面に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、前記第２表面側に形成され、かつ前記複数の第２表面電極のそれぞれと電気的に接続された複数の第２回路、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　（ｆ）前記（ｅ）工程の後、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを樹脂で封止する工程；
    　ここで、
    　前記複数の第２回路には、前記第１半導体チップとの間で、前記第１半導体チップと前記第２チップの間に設けられた複数の第１突起電極を介して通信するデータを記憶する記憶回路が含まれ、
    　前記複数の第１回路には、前記第１半導体チップと前記第２チップの間に設けられた複数の第２突起電極を介して前記第２半導体チップの前記記憶回路の動作を制御する制御回路が含まれ、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程の後、かつ、前記（ｆ）工程の前では、前記第２半導体チップのうちの前記第１半導体チップと重ならない部分と前記配線基板の前記第１面の間は、前記第１および第２接着材で塞がれている。
  13. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面の第１チップ搭載部に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１チップ搭載部に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、前記複数の第２表面電極とそれぞれ電気的に接続された複数の突起電極、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　ここで、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程では、前記第１チップ搭載部を含み、かつ、前記第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に前記第２半導体チップが搭載され、
    　前記（ｂ）工程では、前記第１接着材の周縁部が、前記第１チップ搭載部の周縁部よりも前記第２チップ搭載部の周縁部に近い位置に配置される半導体装置の製造方法。
  14. 　請求項１３において、
    　前記（ｃ）工程では、前記第１半導体チップの側面のうち、前記第１半導体チップの前記表面側の半分以上が前記第１接着材により覆われる半導体装置の製造方法。
  15. 　請求項１３において、
    　前記（ｂ）工程では、前記第１接着材の周縁部は、前記第１チップ搭載部の周縁部と前記第２チップ搭載部の周縁部の間に配置される半導体装置の製造方法。
  16. 　請求項１３において、
    　前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記第１接着材を硬化させる工程が含まれる半導体装置の製造方法。
  17. 　請求項１３において、
    　前記（ｂ）工程では、前記第１接着材は、前記第２チップ搭載部全体を覆うように配置される半導体装置の製造方法。
     
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