WO2014102994A1 - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法 Download PDF

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Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • FIG. 3 is an explanatory diagram of the off state.
  • the depletion layer in the drift layer 10 mainly relaxes the high electric field.
  • the silicon oxide film constituting the gate insulating film 1 has a dielectric constant of about 4 and lower than 4H—SiC 9.7, and the electric field strength is 2.4 in SiC according to the ratio of the dielectric constant.
  • the gate insulating film at the bottom of the trench where the electric field is concentrated becomes a weak point.
  • SiC is made amorphous by selectively injecting nitrogen ions into the bottom of the trench so that the trench bottom is oxidized at a high speed.
  • an oxide film thicker than the side surface of the trench can be formed at the bottom of the trench.
  • nitrogen ions having an implantation energy of a maximum of 380 KeV are implanted perpendicularly to the wafer so as to form a box profile with a depth of 0.5 ⁇ m at a concentration of 10 20 cm ⁇ 3 .
  • Patent Document 1 if the ion is implanted to be amorphous, the oxidation rate is improved.
  • the rate of oxidation is not sufficient with nitrogen ion implantation.
  • An object of the present invention is to provide a high breakdown voltage trench type SiC-MOSFET that can be efficiently manufactured.
  • the present invention includes a plurality of inventions that solve the above-described problems.
  • phosphorus is added to the bottom surface of the trench after the trench formation step and before the oxidation step of oxidizing SiC to form a gate oxide film. Inject.
  • a high breakdown voltage trench SiC-MOSFET that can be manufactured efficiently can be manufactured.
  • FIG. 3 is an explanatory diagram showing an implementation method of Example 1. It is sectional drawing of conventional trench type MOSFET. It is explanatory drawing of the OFF state of conventional trench type MOSFET. It is sectional drawing of 2 step
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 3 is an explanatory diagram showing an implementation method of Example 1. It is sectional drawing of
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • 2 is an ion implantation profile into the bottom of a trench in Example 1.
  • FIG. FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • FIG. 6 is an explanatory diagram of a process flow for manufacturing the element of Example 1;
  • Example 1 a cross-sectional view of a trench type SiC-MOSFET unit cell is shown in FIG. This is a type of vertical MOS structure in which the current 21 flowing from the drain electrode 3 toward the source electrode 8 is controlled by the voltage applied to the gate electrode 6.
  • a gate electrode is formed in the trench 12, and the channel 30 is along the side of the trench.
  • An n drift layer (epi layer) 10 having a thickness and an impurity (impurity: nitrogen) concentration corresponding to a required breakdown voltage is formed on a SiC substrate 5 made of an n + layer (impurity: nitrogen) having a high impurity concentration and a low resistance of 20 m ⁇ cm.
  • P body layer 7 impurity: aluminum
  • source diffusion layer n + layer 2 impurity: nitrogen
  • p + layer 4 for contact with p body layer 7 (impurity: aluminum)
  • gate An insulating film 1 and a gate electrode 6 are formed.
  • the n + layer 2 and the p + layer 4 are in ohmic contact with the source electrode 8 through the silicide layer 13.
  • the depth of the p body layer 7 varies between the vicinity of the trench and between the trenches in order to increase the breakdown voltage, and the deep p body layer 24 is disposed between the trenches.
  • n + layer (impurity: phosphorus) 31 having a higher concentration than the surroundings is in contact with the bottom of the trench.
  • the thickness and concentration of the epi layer are determined according to the design breakdown voltage of the element. In the trench-type SiC-MOSFET having a withstand voltage of 600 V according to the present embodiment, the thickness of the epi layer is 8 ⁇ m and the impurity concentration is 2 ⁇ 10 16 cm ⁇ 3 .
  • the (0001) plane (Si plane) of the 4H—SiC substrate is used as the main surface of the SiC substrate.
  • FIG. 5 shows a blocking state in the trench type SiC-MOSFET structure of the first embodiment.
  • a high voltage of 600 V is applied to the drain electrode 3 with respect to the source electrode 8 of 0 V.
  • the gate electrode 6 is turned off at 0V.
  • the potential difference of 600 V is blocked by the pn junction 32 in the reverse bias state, and the n ⁇ epilayer 10 whose concentration is low and the depletion layer easily spreads is responsible for most of it.
  • FIG. 6 shows an electric field vector distribution in an enlarged region near the trench surrounded by 33 in FIG. In FIG.
  • the electric field vector is concentrated toward the trench bottom 11 protruding into the n ⁇ layer, resulting in a high electric field.
  • the electric field of the trench bottom silicon oxide film is relieved by the effect of the electric field vector extending toward the outside of the trench by the arrangement of the deep p body layer 24 and the effect of the thick silicon oxide film 34 at the trench bottom.
  • the silicon oxide film Compared with SiC, the silicon oxide film has an electric field strength in the silicon oxide film of about 2 due to the difference in dielectric constant between SiC (dielectric constant 9.7) and silicon oxide film (SiO 2 , dielectric constant about 4). Increases 4 times.
  • the thickness of the silicon oxide film at the bottom of the trench is set to a trench type so that the increase ratio of the electric field is offset by about 2.4 times so that the silicon oxide film at the bottom of the trench with a high electric field strength does not become a weak point for reliability. Reliability is ensured by a structure in which the thickness of the silicon oxide film, which is a uniform film in the Si-MOSFET, is three times or more.
  • the maximum electric field strength in the silicon oxide film is reduced to 3 MV / cm or less by setting the thickness of the silicon oxide film on the side surface of the trench (channel portion) to 50 nm and the thickness of the silicon oxide film on the bottom of the trench to 200 nm. Suppressed.
  • the breakdown voltage reliability can be improved without affecting the channel characteristics of the MOSFET.
  • the accumulation n + layer 31 shown in FIG. 5 is formed in addition to the thickening of the trench bottom silicon oxide film. This accumulation n + layer 31 reduces the on-resistance.
  • the silicon oxide film of this embodiment is not deposited by CVD or the like, but is formed by oxidizing SiC on the inner surface of the trench, impurities in each layer adjacent to the trench are included.
  • the silicon oxide film at the bottom of the trench in contact with the accumulation n + layer 31 contains both phosphorus used as an impurity of the accumulation n + layer 31 and nitrogen used as an impurity of the n drift layer 10.
  • the silicon oxide film in contact with the n drift layer 10 on the side surface of the trench contains nitrogen used as an impurity of the n drift layer 10, but may contain phosphorus used as an impurity of the accumulation n + layer 31 due to the range. However, since it is not intentionally included, it is extremely small or substantially absent.
  • FIGS. 17 to 22 show cross-sectional views of the SiC substrate.
  • An n + SiC substrate 5 having a 3 inch size on which an n drift layer 10 is epitaxially grown is prepared.
  • FIG. 7 is a stage in which a trench 40 for alignment mark of photolithography having a depth of 1.5 ⁇ m is first formed on the SiC substrate by using photolithography and dry etching. Next, various ion implantation processes are performed. Each ion implantation step is performed by forming a hard mask 41 (SiO 2 film) by CVD, applying a photoresist 42, photolithography, development, dry etching of the hard mask (FIG.
  • a hard mask 41 SiO 2 film
  • the formation of the through film SiO 2 , the ion implantation 43 (FIG. 9), and the hard mask removal (FIG. 10) are taken as one set, and this is repeated for each process having different implantation patterns.
  • the ion implantation process includes a shallow p body layer 23, a deep p body layer 24, a p + layer 4, a source n + layer 2, an accumulation n + layer 31 near the trench bottom, and a pattern of a termination portion around the chip (not shown) shown in FIG. Do each.
  • ion implantation of an n + layer for forming an ohmic contact is performed on the back surface. Since the back surface is entirely implanted, no mask formation process is required.
  • activation annealing for electrically activating the implanted impurities is performed at 1700 ° C. for 1 minute.
  • heat treatment is performed in a state where carbon protective films are formed on the front and back surfaces.
  • a silicon oxide film for hard mask having a thickness of 1 ⁇ m is formed on the surface by the CVD method, and a state shown in FIG. 12 is obtained through a photolithography process for forming a trench.
  • the trench 12 is formed in SiC by dry etching using the hard mask 41, resulting in the state shown in FIG.
  • the trench 12 is formed in a substantially vertical shape having a width of 0.5 ⁇ m, a depth of 0.6 ⁇ m, and a side surface angle of 85 degrees or more.
  • FIG. 14 shows a process flow in which the vicinity of the trench is enlarged.
  • the ion implantation species is phosphorus, and the energy and dose conditions are determined depending on the depth of the trench and the thickness of the bottom silicon oxide film to be formed later.
  • the trench depth is 0.6 ⁇ m and the thickness of the bottom silicon oxide film is 200 nm
  • the implantation profile has an impurity concentration of 2.0 ⁇ 10 20 to 2.6 ⁇ 10 20 cm ⁇ 3 in a region having a depth of 30 to 110 nm. Is done. That is, phosphorus is injected so that the box profile is 2.0 ⁇ 10 20 cm ⁇ 3 or more.
  • a silicon oxide film of 20 nm is formed on the side surface of the trench and 100 nm on the bottom of the trench.
  • the thickness of the silicon oxide film at the bottom of the trench is formed to be thicker than that of the side surface by generating a speed-up oxidation effect about five times by the ion implantation of the added phosphorus, so that the silicon oxide film can be formed at high speed.
  • This ion implantation is due to the fact that lattice damage remains after the activation annealing process and the post-implantation heat treatment is not performed.
  • CVD silicon oxide film formation (45 nm) are performed as a gate oxide film formation step, a total gate oxide film of 50 nm is formed on the side surface of the trench.
  • the A silicon oxide film having a total thickness of 200 nm is formed at the bottom of the trench.
  • This process is a process of changing the order of CVD silicon oxide film formation and annealing in a NO atmosphere to form a 45 nm CVD silicon oxide film and then heating it in a NO atmosphere at 1300 ° C. for 30 minutes. It may be replaced.
  • a phosphorus-doped polysilicon film to be a gate electrode is formed inside the 300 nm trench and the gate electrode is patterned by photolithography, the state shown in FIG. 17 is obtained.
  • the depth of the trench is minimized so that the gate length required from the design characteristics of the MOSFET can be secured and can be projected from the shallow p body layer 23.
  • the maximum is determined so that the breakdown voltage does not deteriorate through the lower end of the deep p body layer 24.
  • the dose amount of ions implanted with the profile shown in FIG. 15 is set so as to provide a speed-up oxidation effect at the bottom of the trench, and the depth is 200 nm of the thickness of the silicon oxide film formed in the oxidation process. Inject with the energy corresponding to (described above).
  • an interlayer SiO 2 film of 300 nm is formed by CVD, a TiN film of 15 nm is formed by sputtering for preventing reaction in a later silicide process, and an opening pattern for a source contact is formed by photolithography. To do.
  • the TiN film and the SiO 2 film are processed by dry etching to form an opening, the state shown in FIG. 18 is obtained.
  • a Ni film 30 nm and a Ti film 15 nm for silicide formation are successively formed by sputtering, and a primary annealing for silicide is performed at 700 ° C. for 2 minutes, so that only the source contact portion where the SiC surface is exposed is selectively selected.
  • a nickel silicide layer 13 is formed.
  • the metal film remaining without the silicide reaction is removed with a cleaning chemical solution of sulfuric acid / hydrogen peroxide solution.
  • a Ni film of 100 nm and a Ti film of 25 nm are deposited on the entire back surface to form ohmic contact silicide.
  • FIG. 19 shows a stage in which heat treatment at 1000 ° C. for 2 minutes is performed as silicide annealing on both the front surface and the back surface, and the unreacted metal film is removed.
  • an opening pattern for contact with the gate is formed by photolithography, and the SiO 2 film is opened by dry etching.
  • a Ti film 10 nm, a TiN film 30 nm, and an aluminum film 5 ⁇ m are formed by sputtering, a metal wiring pattern is formed by photolithography, and the metal film is processed by dry etching. It is. Thereafter, a SiO 2 film is formed as a protective film, and an opening for the contact pad is formed using photolithography and wet etching.
  • a photosensitive PIQ is applied as an organic protective film and an opening is formed by photolithography, the state shown in FIG. 21 is obtained.
  • incidental processes such as a cleaning process, temporary protective film formation and removal, and an inspection process are appropriately included between the processes.

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Abstract

　トレンチ型ＳｉＣ－ＭＯＳＦＥＴにおいて、トレンチ底部のゲート酸化膜の厚膜化を簡単に高速に行い効率よく製造できるようにするために、窒素がイオン注入されているドリフト層のトレンチ底部に位置する領域に対して酸化速度が速いリンを注入しておく。

Description

炭化珪素半導体装置及びその製造方法
　本発明は、炭化珪素半導体装置及びその製造方法に関する。
　炭化珪素半導体装置のタイプの一つであるトレンチ型ＭＯＳＦＥＴ構造の欠点は、トレンチが裏面のドレインに近いため、耐圧が低下しやすいことにある。図３にオフ状態の説明図を示す。高電圧がかかった状態（ブロッキング）では、主にドリフト層１０中の空乏層が高電界を緩和している。トレンチ型ＭＯＳＦＥＴではトレンチ底部１１がｐ型半導体領域のｐボディ層７からドリフト層１０中に突き出ているために、図３の２６に示す電界ベクトルの集中が発生して破壊につながりやすい。特に、トレンチ底部１１では、ゲート絶縁膜１を構成するシリコン酸化膜は誘電率が約４と４Ｈ－ＳｉＣの９．７に比べて低く、誘電率の比に従って電界強度はＳｉＣ中の２．４倍となり、電界が集中するトレンチ底部のゲート絶縁膜がウィークポイントとなる。
　特許文献１では、トレンチ底部に窒素イオンを選択的に注入することでＳｉＣをアモルファス化し、トレンチ底部が増速酸化されるようにしている。その結果、トレンチ側面よりも厚い酸化膜がトレンチ底部にできる。具体的な注入条件は、最大３８０ＫｅＶの注入エネルギーを持つ窒素イオンを１０２０ｃｍ－３の濃度で、深さ０．５μｍのボックスプロファイルとなるようにウェハに対して垂直に注入している。
特開２００６－２２８９０１号公報
　確かに、特許文献１のように、イオンを注入してアモルファス化すれば酸化速度は向上する。
　しかし、窒素のイオン注入では酸化速度が十分ではない。
　本発明の目的は、効率よく製造可能な高耐圧なトレンチ型ＳｉＣ－ＭＯＳＦＥＴを提供することにある。
　本発明は、上記課題を解決する発明を複数備える。そして、その代表的なものとしては、トレンチ構造のＳｉＣ－ＭＯＳＦＥＴを製造する際に、トレンチ形成工程の後で、ＳｉＣを酸化してゲート酸化膜を形成する酸化工程前に、トレンチ底面にリンを注入しておく。
　本発明によれば、効率よく製造可能な高耐圧なトレンチ型ＳｉＣ－ＭＯＳＦＥＴを製造できる。
実施例１の実施方法を示した説明図である。 従来トレンチ型ＭＯＳＦＥＴの断面図である。 従来トレンチ型ＭＯＳＦＥＴのオフ状態の説明図である。 ２段pボディ層構造トレンチ型ＭＯＳＦＥＴの断面図である。 実施例１のトレンチ型ＳｉＣ－ＭＯＳＦＥＴのブロッキング状態の説明図である。 トレンチ近傍の電界ベクトル分布図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１のトレンチ底部へのイオン注入プロファイルである。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。 実施例１の素子を製造するプロセスフロー説明図である。
　以下、実施例を説明する。
　実施例１として、トレンチ型ＳｉＣ－ＭＯＳＦＥＴの単位セルの断面図を図１に示す。ドレイン電極３からソース電極８に向けて流れる電流２１を、ゲート電極６に与える電圧で制御する縦型ＭＯＳ構造の一種である。
　ゲート電極をトレンチ１２内に形成し、チャネル３０はトレンチ側面に沿っている。不純物濃度が高く、２０ｍΩｃｍと低抵抗なｎ＋層（不純物：窒素）からなるＳｉＣ基板５上に、必要な耐圧に応じた厚みと不純物（不純物：窒素）濃度を持つｎドリフト層（エピ層）１０があり、さらに表面側にｐボディ層７（不純物：アルミニウム）と、ソース拡散層のｎ＋層２（不純物：窒素）、ｐボディ層７へのコンタクト用のｐ＋層４（不純物：アルミニウム）、ゲート絶縁膜１、ゲート電極６が形成されている。ｎ＋層２とｐ＋層４へはシリサイド層１３を介してソース電極８へのオーミックコンタクトがとられている。
　ｐボディ層７は、耐圧を高めるためにトレンチ近傍とトレンチ間でその深さが変わっており、トレンチ間には深いｐボディ層２４が配置されている。
　また、トレンチ底部には周囲よりも高濃度なアキュムレーションｎ＋層（不純物：リン）３１が接している。エピ層の厚みと濃度は素子の設計耐圧に応じて決定する。本実施形態の６００Ｖ耐圧のトレンチ型ＳｉＣ－ＭＯＳＦＥＴにおいては、エピ層の厚さは８μｍ、不純物濃度は２×１０１６ｃｍ－３となる。ＳｉＣ基板の主面には４Ｈ－ＳｉＣ基板の（０００１）面（Ｓｉ面）を用いる。
　従来技術のトレンチ型ＳｉＣ－ＭＯＳＦＥＴ構造のブロッキング状態は図３で示した。同様に、実施例１のトレンチ型ＳｉＣ－ＭＯＳＦＥＴ構造でのブロッキング状態を図５に示す。０Ｖのソース電極８に対して、ドレイン電極３に高電圧の６００Ｖがかかる。ゲート電極６は０Ｖでオフをさせている。このとき電位差６００Ｖは逆バイアス状態のｐｎ接合３２でブロックするが、特に濃度が低く空乏層が広がりやすいｎ－のエピ層１０がその殆どを受け持つ。図５の３３で囲んだトレンチ近傍を拡大した領域の電界ベクトル分布を図６に示す。従来技術の図３ではｎ－層中に突き出ているトレンチ底部１１に向かって電界ベクトルが集中し高電界となっていたものが、図５と図６に示すように、本実施例の構造では、深いｐボディ層２４の配置で電界ベクトルの向きがトレンチ外側へ広がる効果と、トレンチ底部の厚いシリコン酸化膜３４による効果とでトレンチ底部シリコン酸化膜の電界が緩和される。
　ＳｉＣと比較してシリコン酸化膜ではＳｉＣ（誘電率９．７）とシリコン酸化膜（ＳｉＯ２、誘電率約４）の誘電率差に起因して、シリコン酸化膜中の電界強度が約２．４倍に増加する。電界強度の高いトレンチ底部のシリコン酸化膜中が信頼性上のウィークポイントとならないように、電界の増加比約２．４倍を相殺するようにトレンチ底部のシリコン酸化膜の膜厚を、トレンチ型Ｓｉ－ＭＯＳＦＥＴで均一膜としていたシリコン酸化膜の膜厚の３倍以上とする構造で信頼性を確保している。ここでは、トレンチ側面（チャネル部）のシリコン酸化膜の膜厚を５０ｎｍとし、トレンチ底部のシリコン酸化膜の膜厚を２００ｎｍとすることで、シリコン酸化膜中の最大電界強度を３ＭＶ／ｃｍ以下に抑制している。このように、チャネルとなるトレンチ側面のシリコン酸化膜の厚さは変えずに、トレンチ底部のみを厚膜化することで、ＭＯＳＦＥＴのチャネル特性に影響を与えずに耐圧信頼性を向上できる。
　本実施例では、さらにオン抵抗の低減効果を得るために、トレンチ底部シリコン酸化膜の厚膜化に加えて、図５に示すアキュムレーションｎ＋層３１を形成した構成としている。このアキュムレーションｎ＋層３１によってオン抵抗を低減している。
　本実施例のシリコン酸化膜は、ＣＶＤなどで堆積するものではなく、トレンチ内面のＳｉＣを酸化して形成するので、トレンチに隣接する各層の不純物が含まれている。アキュムレーションｎ＋層３１に接するトレンチ底部のシリコン酸化膜にはアキュムレーションｎ＋層３１の不純物として使用したリンと、ｎドリフト層１０の不純物として使用した窒素の両方が含まれている。トレンチ側面でｎドリフト層１０に接するシリコン酸化膜には、ｎドリフト層１０の不純物として使用した窒素は含まれるが、アキュムレーションｎ＋層３１の不純物として使用したリンが飛程の影響で含まれる可能性はあるが意図的には含めないため、極めて少ないか、実質上含まれていないものである。
　次に、本構造の素子を製造するためのプロセスフローを説明する。
　図７～図１５、図１７～図２２は、ＳｉＣ基板の断面図を表している。ｎドリフト層１０がエピタキシャル成長された３インチサイズのｎ＋のＳｉＣ基板５を準備する。図７は、最初にホトリソグラフィとドライエッチングを用いて深さ１．５μｍのホトリソグラフィのアライメントマーク用の溝４０をＳｉＣ基板に形成した段階である。次に、各種のイオン注入工程を行う。各イオン注入工程は、ＣＶＤ法によるハードマスク４１(ＳｉＯ２膜)の成膜、ホトレジスト４２の塗布、ホトリソグラフィ、現像、ハードマスクのドライエッチング（図８）、アッシングによるホトレジスト除去、(必要に応じ)スルー膜ＳｉＯ２の成膜、イオン注入４３（図９）、ハードマスク除去（図１０）、を１セットとして、注入パタンの異なる工程毎にこれを繰り返す。イオン注入工程は、図１１に示す浅いｐボディ層２３、深いｐボディ層２４、ｐ＋層４、ソースｎ＋層２、トレンチボトム付近のアキュムレーションｎ＋層３１、図示しないがチップ周辺のターミネーション部のパタンについて各々行う。基板表面のイオン注入後、裏面にオーミックコンタクト形成用のｎ＋層のイオン注入を行う。裏面は全面注入のためマスク形成工程は不要である。
　上記のイオン注入工程が一通り完了した後（図１１）に、注入した不純物を電気的に活性化するための活性化アニールを１７００℃、１分間行う。このとき、高温によるＳｉＣ基板表面からのＳｉ脱離を防止する目的で、表裏面にカーボン保護膜を成膜した状態で熱処理する。保護膜の除去後、表面に厚さ１μｍのハードマスク用シリコン酸化膜をＣＶＤ法で形成し、トレンチを形成するためのホトリソグラフィ工程を経ると図１２の状態になる。ホトレジスト４２をマスクにＳｉＯ２のハードマスク４１をドライエッチングでパターニングし、ホトレジスト４２をアッシングで除去した後に、ハードマスク４１を用いてＳｉＣにドライエッチングでトレンチ１２を形成すると図１３の状態になる。トレンチ１２は幅０．５μｍ、深さ０．６μｍで、側面角度は８５度以上のほぼ垂直形状に形成する。
　次に、トレンチ１２の底部のみシリコン酸化膜の厚さを増加するため、本発明の特徴的な追加工程であるイオン注入工程を行う。トレンチ近傍を拡大したプロセスフローを図１４に示す。トレンチ形成のハードマスク４１を残してそのままイオン注入のマスクとしても用いることで、合わせずれなくトレンチ底部のみにイオン注入４４が可能となり、余分な工程の増加を抑えることができる。
　イオン注入種はリンで、エネルギーとドーズの条件は、トレンチの深さと、この後に形成される底部シリコン酸化膜の厚さに依存して決定する。ここではトレンチ深さ０．６μｍで底部シリコン酸化膜の厚さを２００ｎｍ形成する場合、（１）３０ｋｅＶ、８×１０１４ｃｍ－２、（２）６０ｋｅＶ、１．３×１０１５ｃｍ－２（３）１００ｋｅＶ、１．７×１０１５ｃｍ－２（４）１４０ｋｅＶ、２×１０１５ｃｍ－２の条件で、順次チルト０°で垂直に注入する。このとき、注入プロファイルは図１５に示すように深さ３０～１１０ｎｍの領域で不純物濃度が２．０×１０２０～２．６×１０２０ｃｍ－３となり、図１４の３５に示す部分に注入される。すなわち、２．０×１０２０ｃｍ－３以上のボックスプロファイルとなるようにリンを注入する。
　イオン注入後、１１５０℃、７５分の犠牲酸化（ウェット酸化）を行うと、トレンチ側面部には２０ｎｍ、トレンチ底部には１００ｎｍのシリコン酸化膜が形成される。トレンチ底部のシリコン酸化膜の厚さは、追加したリンのイオン注入により約５倍の増速酸化効果を生じて側面よりも厚く形成されるので、高速にシリコン酸化膜を形成できる。このイオン注入は活性化アニール工程後で、注入後の熱処理を行っておらず格子ダメージが残留していることに起因するが、注入種により速度が異なり、窒素を注入した場合よりもリンの方が極めて高速である。次いで、トレンチ側面に形成されたシリコン酸化膜の厚さ分を除去するだけのフッ酸洗浄を行い、側面のドライエッチダメージを除去する。ダメージ除去を確実にするために、この犠牲酸化工程（１１５０℃、７５分）をもう一度繰り返し、再度シリコン酸化膜の除去を行う。この段階で、図１６の３６に示すようにトレンチ底部のみにシリコン酸化膜約１５０ｎｍが残った状態となり、チャネルを形成するトレンチ側面には清浄な表面が露出する。ここで、ゲート酸化膜形成工程として、１３００℃、５分のＮＯ酸化（５ｎｍ相当）と、ＣＶＤシリコン酸化膜の成膜（４５ｎｍ）を行うと、計５０ｎｍのゲート酸化膜がトレンチ側面に形成される。トレンチ底部には合計２００ｎｍのシリコン酸化膜が形成されている。なお、この工程は、ＣＶＤシリコン酸化膜の成膜とＮＯ雰囲気でのアニールの順序を変えて、４５ｎｍのＣＶＤシリコン酸化膜を成膜した後に、１３００℃、３０分、ＮＯ雰囲気で加熱する工程に代えてもよい。次いでゲート電極となるリンドープしたポリシリコン膜を３００ｎｍトレンチ内部に成膜し、ホトリソグラフィによりゲート電極のパターニングを行うと図１７の状態となる。
　トレンチの深さは、ＭＯＳＦＥＴの設計特性から必要なゲート長を確保した上で、浅いｐボディ層２３から突き出せるだけの寸法を最小限とする。最大限は、深いｐボディ層２４の下端を突き抜けて耐圧が劣化することが無いように決定する。このトレンチに対して、図１５に示すプロファイルで注入したイオンのドーズ量はトレンチ底部に増速酸化効果をもたらすように設定し、その深さは酸化工程で形成されるシリコン酸化膜の厚さ２００ｎｍに対応するエネルギー（前述）で注入する。
　続いて、ＣＶＤ法で層間のＳｉＯ２膜３００ｎｍを成膜し、後のシリサイド工程での反応防止用にＴｉＮ膜１５ｎｍをスパッタで成膜し、ソースコンタクト用の開孔部パタンをホトリソグラフィで形成する。ドライエッチングによりＴｉＮ膜とＳｉＯ２膜を加工して開孔部を形成すると図１８の状態となる。
　シリサイド形成用のＮｉ膜３０ｎｍとＴｉ膜１５ｎｍを続けてスパッタで成膜し、シリサイド用の１次アニールを７００℃、２分行って、ＳｉＣ表面が露出しているソースコンタクト部のみに選択的にニッケルシリサイド層１３を形成する。シリサイド反応をせずに残った金属膜は硫酸／過酸化水素水の洗浄薬液で除去する。続いて、裏面全面にもオーミックコンタクトのシリサイド形成用にＮｉ膜１００ｎｍとＴｉ膜２５ｎｍを堆積する。表面と裏面、両方のシリサイドアニールとして１０００℃、２分の熱処理を行い、未反応のメタル膜を除去した段階が図１９である。
　続いて、ゲートへのコンタクト用開孔パタンをホトリソグラフィで形成し、ドライエッチングでＳｉＯ２膜を開孔する。ゲートとソースへのメタル配線として、Ｔｉ膜１０ｎｍ、ＴｉＮ膜３０ｎｍ、アルミ膜５μｍをスパッタで成膜し、メタル配線パタンをホトリソグラフィで形成し、ドライエッチングで上記メタル膜を加工した段階が図２０である。その後、保護膜としてのＳｉＯ２膜を成膜し、コンタクトパッド用の開孔部をホトリソグラフィとウェットエッチングを用いて形成する。最後に、有機保護膜として感光性のＰＩＱを塗布し、ホトリソグラフィによって開孔部を形成すると図２１の状態になる。
　記載を省略したが、各工程の間には適宜、洗浄工程や一時的な保護膜の成膜と除去、検査工程等の付帯的工程が含まれる。
１…ゲート絶縁膜、
２…ソース拡散層（ｎ＋）、
３…ドレイン電極、
４…コンタクト用のｐ＋層、
５…ＳｉＣ基板、
６…ゲート電極、
７…ｐボディ層、
８…ソース電極、
１０…ドリフト層（エピ層）、
１１…トレンチ底部、
１２…トレンチ、
１３…シリサイド層、
２１…ソース電極に向けて流れる電流、
２２…チャネルを流れる電流、
２３…浅いpボディ層、
２４…深いpボディ層、
２５…深いpボディ層とトレンチとの距離、
２６…電界ベクトル、
３０…チャネル、
３１…アキュムレーションｎ＋層、
３２…ｐｎ接合、
３３…トレンチ近傍領域、
３４…トレンチ底部の厚いシリコン酸化膜、
３５…トレンチ底への追加のイオン注入部、
３６…トレンチ底部のシリコン酸化膜、
４０…アライメントマーク用の溝、
４１…ハードマスク、
４２…ホトレジスト、
４３…ＳｉＣ基板表面へのイオン注入、
４４…トレンチ底部へのイオン注入、
４５…ＴｉＮ膜、
４６…保護用のＳｉＯ２膜、
４７…有機保護膜のＰＩＱ

Claims (7)

  1. 　炭化珪素からなる基板が、前記基板主面上に形成された炭化珪素の第１導電型のドリフト層を備え、
    　前記エピタキシャル層表面に第１導電型のソース領域を有し、
    　前記エピタキシャル層中には、
    　第２導電型の第１ボディ領域と、
    　前記ソース領域から前記第１ボディ領域を貫通して前記ドリフト層まで延伸するトレンチと、
    　前記トレンチに形成された絶縁膜と、
    　前記トレンチ内に配置され、前記絶縁膜を介して前記ボディ層と接するゲート電極とを有し、
    　前記トレンチ底部の絶縁膜の厚さが前記トレンチ側面の絶縁膜の厚さより厚く、
    　前記ドリフト層には窒素が含まれており、
    　前記絶縁膜には窒素とリンが含まれていることを特徴とする炭化珪素半導体装置。
  2. 　請求項１において、
    　前記ドリフト層の前記トレンチ底面に接する領域には窒素とリンを不純物として含むアキュムレーション領域を有することを特徴とする炭化珪素半導体装置。
  3. 　請求項３において、
    　前記アキュムレーション領域には不純物原子が２×１０２０／ｃｍ３以上注入されていることを特徴とする炭化珪素製半導体装置。
  4. 　請求項１において、
    　前記第１ボディ領域より深く、前記トレンチから離れた位置に第２ボディ領域を有することを特徴とする炭化珪素半導体装置。
  5. 　請求項２において、
    　前記トレンチ底部は、前記第２ボディ領域の底部よりも浅い位置に設けられることを特徴とする炭化珪素製半導体装置。
  6. 　請求項１において、
    　前記アキュムレーション領域の不純物濃度は、前記ソース領域よりも低濃度で、かつ、前記ドリフト層よりも高濃度であることを特徴とする炭化珪素製半導体装置。
  7. 　窒素を不純物として含むｎ型のドリフト層がエピタキシャル成長された炭化珪素からなるｎ型基板に対して、前記エピタキシャル層表面から不純物イオン注入して、ｎ型のソース領域とｐ型のボディ領域とを形成し、活性化する工程と、
    　前記ソース領域から前記第１ボディ領域を貫通して前記ドリフト層まで延伸するトレンチを形成する工程と、
    　前記トレンチ底部のドリフト層に不純物としてリンを注入する工程と、
    　前記トレンチ内面を酸化する工程と、
    　前記トレンチ側面の酸化膜を除去する工程と、
    　前記トレンチ内面に酸化膜を堆積する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
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