WO2015162811A1 - 電力用半導体装置 - Google Patents

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trench
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古川　彰彦
昭一 折田
宏記 村岡
敦司 楢崎
川上　剛史
裕二 村上
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    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present invention relates to a power semiconductor device, and more particularly to a semiconductor device with a trench gate such as an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the conduction loss can be reduced by increasing the density of the trench gates formed in stripes on the surface of the semiconductor substrate.
  • an IGBT with a trench gate hereinafter referred to as “trench IGBT”
  • an n-type emitter region and a p-type contact region, a p-type base region, an n-type base region, n A type buffer region and a p type collector region are formed in this order.
  • the trench gate is formed in a stripe shape on the substrate surface, penetrates the n-type emitter region and the p-type base region so as to be adjacent to the n-type emitter region, and is formed so as to reach the n-type base region.
  • a p-type contact region is formed outside the n-type emitter region adjacent to each trench gate.
  • the trench IGBT electrons are injected from the n-type emitter region on the surface side into the p-type base region adjacent to the trench gate.
  • the amount of electrons injected into the p-type base region is controlled by the voltage applied to the trench gate. That is, in the state where the off-voltage is applied to the trench gate, electrons are not injected from the n-type emitter region on the surface side into the p-type base region, and the conduction is turned off. On the other hand, in the state where the on-voltage is applied to the trench gate, electrons are injected from the n-type emitter region on the surface side into the p-type base region, and as a result, electrons are also injected into the n-type base region.
  • an n-type emitter region or the like is not formed in a predetermined region between a plurality of stripe-shaped trench gates, and the trench gate is not in contact with the n-type emitter region.
  • These trench gates are called dummy trench gates or inactive trench gates, and are connected to the emitter electrode.
  • the gate capacitance (capacitance between the gate electrode and the emitter electrode and the capacitance between the gate electrode and the collector electrode) of the trench IGBT is reduced while maintaining conduction loss.
  • all dummy trench gates are connected to the gate electrode, and the conduction loss is reduced while maintaining the gate capacitance.
  • the pitch of the stripe-shaped trench gate is narrowed to increase the density, or the number of dummy trench gates connected to the emitter electrode is increased to further reduce the gate capacitance. Is required.
  • the switching loss consists of two components: a turn-on loss when the IGBT is switched from off to on and a turn-off loss when the IGBT is switched from on to off.
  • the trench gate is densified and the number of dummy trench gates is increased.
  • an object of the present invention is to provide a power semiconductor device capable of reducing the turn-on loss even when the rate of change of the collector voltage with time is constant in addition to the reduction of the conduction loss and the turn-off loss.
  • the present invention is a power semiconductor device for controlling a current between an emitter electrode and a collector electrode by a voltage applied to a gate electrode, A first base region of a first conductivity type having a first main surface and a second main surface facing the first main surface; A second base region of a second conductivity type provided on the first main surface of the first base region; At least three groove portions that are provided so as to penetrate the second base region and reach the first base region from the surface of the second base region, and the first groove portion sandwiches the second groove portion.
  • the collector current is controlled to be turned on / off by the gate potential applied to the active trench gate (6a), but the isolation potential fixed to the emitter potential so as to sandwich the active trench gate (6a).
  • the conductivity modulation effect contributing to the collector current can be enhanced.
  • the active dummy trench gate (6c) fixed at the gate potential so as to sandwich them the time change rate of the collector voltage can be moderated by the parasitic capacitance between the gate electrode and the collector electrode. The turn-on loss can be reduced under the condition that the time change rate of the collector voltage is constant.
  • FIG. 1 is a cross-sectional view of a vertical trench IGBT according to a first embodiment of the present invention, the whole being represented by 20, and a portion surrounded by a broken line is a unit IGBT.
  • Trench IGBT 20 has an n-type (first conductivity type) base region 1 (first conductivity type first base) having a first main surface (front surface) and a second main surface (back surface) opposite to the first main surface. Area).
  • a p-type (second conductivity type) base region 2 that is selectively formed is provided on the surface of the n-type base region 1 on the first main surface side.
  • the trench IGBT 20 is selectively formed on the surface of the p-type base region 2 on the first main surface side so as to be shallower than the p-type base region 2 and in the form of stripes (first conductivity type).
  • the trench IGBT 20 includes a stripe-shaped groove portion reaching the n-type base region 1 from the first main surface, a gate insulating film 5 formed so as to cover the inner surface of the groove portion, and a groove portion on the gate insulating film 5.
  • a first trench gate (referred to as an “active trench gate”) 6a formed so as to be filled.
  • the n-type emitter region 3 is formed so as to be in contact with the groove portion interposed therebetween.
  • an interlayer insulating film 7 is provided, and further on the interlayer insulating film 7 , An n-type emitter region 3 and an emitter electrode 8 electrically connected to the p-type contact region 4.
  • trench IGBT 20 is formed so as to cover the inner surface of the groove portion and the stripe-shaped groove portion that is formed so as to sandwich first trench gate 6a from both sides and reaches n-type base region 1 from the first main surface.
  • a second trench gate (referred to as an “isolated dummy trench gate”) 6b formed on the gate insulating film 5 so as to fill the groove.
  • the trench IGBT 20 is formed in a stripe shape so as to sandwich the two second trench gates 6b provided on both sides of the first trench gate 6a from the outside and reach the n-type base region 1 from the first main surface.
  • a gate insulating film 5 formed so as to cover the inner surface of the groove, and a third trench gate (“active dummy trench” formed on the gate insulating film 5 so as to fill the groove. It is called a “gate”.) 6c. That is, three types of trench gates are provided: an active trench gate 6a, an isolated dummy trench gate 6b, and an active dummy trench gate 6c.
  • Each gate has the following characteristics.
  • n-type emitter regions 3 are formed along the walls on both sides of the trench gate. A drive voltage is applied. In accordance with the drive voltage, electron injection from the n-type emitter region to the n-type base region via the p-type base region is controlled.
  • Active dummy trench gate 6c an emitter region not formed along the walls on both sides of the trench gate. A driving voltage is applied. Acts as a feedback capacitive element between the gate and collector.
  • Isolated dummy trench gate 6b It does not matter whether the n-type emitter region 3 is present along the walls on both sides of the trench gate. A trench gate is connected to the emitter electrode.
  • the trench IGBT 20 includes a gate electrode (G) connected to the first trench gate 6a, the third trench gate 6c, and an emitter electrode 8 (E) connected to the second trench gate 6b. .
  • the trench IGBT 20 includes an n-type buffer region 9 (first conductivity type buffer region) and a p-type collector region 10 (second conductivity type) formed in this order on the second main surface side of the n-type base region 1. Collector region) and a collector electrode 11 (C) electrically connected to the p-type collector region 10.
  • FIGS. 2A to 4B are cross-sectional views of the respective manufacturing steps, and correspond to cross sections taken along the line AA in the plan views shown in FIGS.
  • an n-type silicon substrate manufactured by an FZ (Floating Zone) method is prepared.
  • Various regions are formed on the silicon substrate in the following steps. The remaining portion where the various regions are not formed becomes the n-type base region 1 which is a drift layer.
  • p-type base region 2 (2a, 2b) is formed by performing photoengraving, ion implantation, and heat treatment at a predetermined position on the prepared silicon substrate surface. Specifically, as shown in FIG. 2a, the p-type base region 2 is formed on the surface side of the silicon substrate.
  • the p-type base region 2 has a thickness of about 1 to 4 ⁇ m.
  • n-type emitter regions 3 are formed in stripes at regular intervals (constant pitch, pitch length: p1), and adjacent to the n-type emitter region 3, p-type contact regions are formed. 4 is formed repeatedly.
  • grooves are formed in stripes at regular intervals (constant pitch, pitch length: p2).
  • a part of the groove is formed in the n-type emitter region 3 so as to divide the n-type emitter region 3.
  • the trench is formed from the silicon substrate surface so as to penetrate the p-type base region 2 (and the n-type emitter region 3) and reach the n-type base region 1, that is, so as to cut out the upper portion of the p-type base region 1.
  • the depth of the groove is a certain depth from the surface of the silicon substrate and is about 1 to 8 ⁇ m deeper than the thickness of the p-type base region 2.
  • the p-type base region 2 divided by the groove is called the p-type base region 2a in which the n-type emitter region 3 and the p-type contact region 4 are formed, and the region in which neither is formed is 2b. Called.
  • the gate insulating film 5 is formed along the inner wall of the trench. Subsequently, n-type polysilicon is buried so as to fill the groove where the gate insulating film 5 is formed, thereby forming a trench gate 6.
  • the one formed in the groove part that divides the n-type emitter region 3 is referred to as a first trench gate 6 a and is called an active trench gate. What is formed in the grooves on both sides of the first trench gate 6 is referred to as a second trench gate 6b and is called an isolated dummy trench gate.
  • the third trench gate 6c formed in the groove opposite to the first trench gate 6a across the second trench gate 6b is referred to as an active dummy trench gate.
  • an isolated dummy trench gate 6b is disposed on both sides of the active trench gate 6a, and an active dummy trench gate 6c is disposed on the outer side thereof.
  • an interlayer insulating film 7 is formed so as to cover the surface of the silicon substrate on which the first, second, and third trench gates 6a, 6b, and 6c are formed.
  • the interlayer insulating film 7 is made of, for example, a silicon oxide film.
  • an opening region 7a is formed in the interlayer insulating film 7 so that at least a part of the n-type emitter region 3 and the p-type contact region 4 is exposed.
  • an emitter electrode 8 is formed on the interlayer insulating film 7 so as to be electrically connected to the n-type emitter region 3 and the p-type contact region 4.
  • the n-type buffer region 9 is formed on the second main surface (back surface) of the n-type base region 1 (silicon substrate), and the p-type collector region 10 is formed thereon. Subsequently, a collector electrode 11 is formed on the p-type collector region 10 so as to be electrically connected to the p-type collector region 10.
  • the trench IGBT 20 shown in FIG. 1 is completed.
  • FIG. 5 is a cross-sectional view (Modification 1) of another trench IGBT according to the first embodiment of the present invention, the whole of which is represented by 21, and a part surrounded by a broken line is a unit IGBT.
  • 6A and 6B are a cross-sectional view and a top view of the manufacturing process, and FIG. 6A corresponds to a cross section taken along line BB in FIG. 5, 6 a, and 6 b, the same reference numerals as those in FIG. 1 indicate the same or corresponding portions.
  • FIG. 5 corresponds to a cross section taken along line BB of FIG. 6b.
  • the difference between the trench IGBT 21 and the trench IGBT 20 is the arrangement (shape) of the n-type emitter region 3 and the P-type contact region 4. . That is, in FIG. 3b, the n-type emitter region 3 and the p-type contact region 4 are formed in the p-type base region 2a in parallel with the first trench gate 6a. In FIG. 6b, the p-type base region 2a is formed. The n-type emitter region 3 and the p-type emitter region 4 are alternately and repeatedly arranged in the direction along the first trench gate 6a. Other configurations are the same as those of the IGBT 20.
  • the n-type emitter region 3 and the p-type emitter region 4 are alternately arranged so that the contact opening region 7a is formed in the interlayer insulating film 7 shown in FIG. Both the n-type emitter region 3 and the p-type emitter region 4 can be opened, and the process margin can be increased.
  • FIG. 7 is a cross-sectional view (Modification 2) of another trench IGBT according to the first embodiment of the present invention, the whole of which is represented by 22a, and a portion surrounded by a broken line is a unit IGBT.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • the difference between the trench IGBT 22a and the trench IGBT 20 is the arrangement of the active dummy trench gate 6c. That is, in the trench IGBT 20, one active dummy trench gate 6c is disposed between two isolated dummy trench gates 6b. In the trench IGBT 22a of FIG. Two active dummy trench gates 6c are arranged between the gates 6b.
  • trench IGBT 22a the operation and effect of the trench IGBT 22a will be described in comparison with the comparative example shown in FIG. Since trench IGBT 22a and IGBT 20 differ only in the number of active dummy trench gates and the other configurations are the same, the operation and effect are almost the same.
  • the active dummy trench gate 6c in the trench IGBT 22a shown in FIG. 7 is not formed, but instead, a general dummy trench gate 6b is formed. That is, four dummy trench gates 6b are sandwiched between two trench gates 6a.
  • FIG. 9 is a circuit diagram of a half-bridge evaluation circuit for power conversion used for evaluating the trench IGBT 22a according to the first embodiment of the present invention and the trench IGBT 22b according to the comparative example.
  • an external resistor Rg and a gate application pulse power source (V1) are connected to the gate electrode (G) of the IGBT.
  • a parasitic inductance (Ls), a load inductance (Lm), and a DC power supply (V2) are connected to the collector electrode (C) of the IGBT.
  • a freewheeling diode (Diode) for reflux is connected in parallel with the load inductance.
  • the voltage value V1 of the power supply for applying the gate voltage is 15V / 0V
  • the parasitic inductance Ls is 50 ⁇ H
  • the load inductance Lm is 200 ⁇ H
  • the voltage value of the DC power supply is 600V
  • the external resistance Rg Is variable is 150 A and the rated voltage is 1200V.
  • FIGS. 10a and 10b are device simulation results of a switching test using the half-bridge evaluation circuit of FIG. 9, and the test temperature was set to 125.degree.
  • FIG. 10a shows the waveform of the collector voltage and the collector current when the trench IGBT 22a according to the first embodiment of the present invention is turned on.
  • FIG. 10b shows the waveform of the voltage and the current when the trench IGBT 22b of the comparative example is turned on. Is shown. In each case, the solid line indicates the collector voltage, and the broken line indicates the collector current.
  • the variable external resistance Rg is adjusted so that the maximum value of the time change rate (dV / dt) of the voltage in the collector voltage waveform is approximately the same. That is, in the trench IGBT 22a according to the first embodiment of the present invention, the external resistance Rg having a value lower than that of the IGBT 22b of the comparative example is applied, and it is clear that the turn-on operation is accelerated.
  • FIG. 11 shows the relationship between the turn-on loss of the IGBT obtained from the relationship between the voltage and the current waveform in FIGS. 10a and 10b and the maximum value of the time change rate of the voltage of the free wheel diode (Diode).
  • 11 represents the IGBT turn-on loss at the collector current 150A, using the external resistance Rg shown in the circuit diagram of FIG. 9 as a parameter.
  • the vertical axis represents the external resistance value, and the time change rate of the voltage on the diode side at a collector current of 1.5 A (a value that is 1/100 of the collector current) is calculated.
  • the turn-on loss of the trench IGBT 22a is approximately halved as compared with the trench IGBT 22b of the comparative example under the condition that the rate of time change of the diode is 20000 V / ⁇ s (indicated by a broken line in FIG. 11). That is, the turn-on loss is reduced by using the trench IGBT 22a according to the first embodiment. This is because by providing the active dummy trench gate 6c, the feedback capacitance between the gate electrode (G) to which the active dummy trench gate 6c is connected and the collector electrode (C) becomes larger than that of the trench IGBT 11b according to the comparative example. Because of that.
  • the isolated dummy trench connected to the emitter electrode across the first trench gate 6a connected to the gate electrode responsible for the on / off control of the collector current By disposing the gate 6b and further sandwiching the active dummy trench gate 6c connected to the gate electrode, the feedback capacitance between the gate electrode and the collector electrode can be made larger than that of the conventional trench IGBT. it can. As a result, the turn-on loss of the IGBT can be reduced while suppressing the time change rate of the voltage of the reflux diode during the turn-on operation of the IGBT.
  • the active trench gate 6a and the active dummy trench 6b are arranged between the active trench gate 6a connected to the gate electrode and the isolated dummy trench gate 6b connected to the emitter electrode between the active dummy trench gate 6c. Mutual interference with the gate 6c is suppressed, and stable switching operation and load short-circuiting operation are obtained.
  • one isolated dummy trench gate 6b is disposed between the active trench gate 6a and the active dummy trench gate 6c. However, two or more isolated dummy gates are used. A trench gate 6b may be disposed.
  • FIG. FIG. 12 is a cross-sectional view of a trench IGBT according to the second embodiment of the present invention, the whole of which is represented by 23, and a portion surrounded by a broken line is a unit IGBT. 12, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • the trench IGBT 23 includes a p-type base region 2b sandwiched between two active dummy trench gates 6c in the trench IGBT 22a according to the modification of the first embodiment (see FIG. 7).
  • the p-type contact region 4 is provided.
  • An opening region 7 c is formed in the interlayer insulating film 7 so that a part of the p-type contact region 4 is exposed, and the p-type contact region 4 is connected to the emitter electrode 8.
  • the gate electrode (G) and the collector electrode to which the active dummy trench gate 6c is connected are provided.
  • the feedback capacitance is larger than that of the conventional trench IGBT. It is possible to reduce the turn-on loss of the IGBT while suppressing the time change rate of the voltage of the reflux diode during the turn-on operation.
  • FIG. 13 is a cross-sectional view of a trench IGBT according to the third embodiment of the present invention, the whole of which is represented by 24, and a portion surrounded by a broken line is a unit IGBT.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • the trench IGBT 24 according to the third embodiment of the present invention is compared with the distance between the active trench gate 6a and the isolated dummy trench gate 6b in the trench IGBT 20 according to the first embodiment (see FIG. 1).
  • the distance between the isolated dummy trench gate 6b and the active dummy trench gate 6c is reduced. That is, since it is not necessary to provide a contact region in the p-type base region between the isolated dummy trench 6b and the active dummy trench gate 6c, the isolated dummy trench gate 6b and the active dummy trench up to the minimum design rule of the semiconductor process.
  • the distance between the gate 6c can be reduced.
  • the feedback capacitance between the gate electrode (G) to which the active dummy trench gate 6c is connected and the collector electrode (C) is the same as that of the trench IGBT 20 according to the first embodiment. Since they are the same, it is possible to reduce the turn-on loss of the IGBT while suppressing the time change rate of the voltage of the reflux diode during the turn-on operation of the IGBT.
  • the unit area is reduced. It is possible to increase the ratio of the active trench gate 6a, and it is possible to increase the collector current from the collector current of the trench IGBT 20 according to the first embodiment.
  • FIG. 14 is a cross-sectional view of a trench IGBT according to a fourth embodiment of the present invention, the whole being represented by 25, and a portion surrounded by a broken line is a unit IGBT.
  • FIG. 15 is a cross-sectional view of another trench IGBT according to the fourth embodiment of the present invention, the whole of which is represented by 26, and a portion surrounded by a broken line is a unit IGBT. 14 and 15, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • the trench IGBT 25 according to the fourth embodiment of the present invention includes a p-type base region 2b sandwiched between the isolated dummy trench gate 6b and the active dummy trench gate 6c in the trench IGBT 20 (see FIG. 1) according to the first embodiment. Instead of this, a p-type base region 2c is provided so as to be in contact only with the groove where the isolated dummy trench gate 6b is formed.
  • the gate electrode (G) and the collector electrode (C) to which the active dummy trench gate 6c is connected are provided.
  • another trench IGBT 26 according to the fourth embodiment of the present invention is sandwiched between the isolated dummy trench gate 6b and the active dummy trench gate 6c in the trench IGBT 20 (see FIG. 1).
  • the p-type base region 2b is not provided in the region.
  • the feedback capacitance between the active dummy trench gate 6c and the n-type base region 1 can be increased, and the voltage of the return diode during the turn-on operation of the IGBT is increased.
  • the turn-on loss of the IGBT can be reduced while suppressing the time change rate.
  • one isolated dummy trench gate 6b is arranged between the active trench gate 6a and the active dummy trench gate 6c.
  • two or more isolated dummy trench gates 6b are provided. May be arranged.
  • two or more active dummy trench gates 6c may be arranged between two isolated dummy trench gates 6b.
  • the n-type emitter regions 3 and the p-type emitter regions 4 may be alternately and repeatedly arranged in the p-type base region 2a in the direction along the first trench gate 6a.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the trench IGBT comprised by the silicon semiconductor was demonstrated to the example, it is good also as a trench IGBT comprised by a silicon carbide semiconductor.

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　電力用半導体装置は、第１導電型の第１ベース領域と、第２導電型の第２ベース領域と、第２ベース領域の表面から第１ベース領域に達するように設けられた互に平行な少なくとも３つの溝部であって、第２の溝部を挟んで第１の溝部と第３の溝部とが配置された溝部と、溝部の内壁を覆う絶縁膜と、絶縁膜の上に充填された導電性のトレンチゲートと、第１の溝部と第２の溝部との間の第２ベース領域に、第１の溝部に接するように設けられ、エミッタ電極に接続された第１導電型のエミッタ領域と、第１ベース領域に設けられた第２導電型のコレクタ領域とを含み、第１、第３の溝部に埋め込まれたトレンチゲートはゲート電極に接続され、第２の溝部に埋め込まれたトレンチゲートは、エミッタ電極に接続される。

Description

電力用半導体装置
　本発明は、電力用半導体装置に関し、特にＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等のトレンチゲート付き半導体装置に関する。
　ＩＧＢＴなどの電力用半導体装置では、半導体基板表面にストライプ状に形成されたトレンチゲートを高密度化することにより、導通損失を低減できる。例えば、トレンチゲート付きＩＧＢＴ（以下「トレンチＩＧＢＴ」という。）では、半導体基板に、その表面から裏面に向かって、ｎ型エミッタ領域及びｐ型コンタクト領域、ｐ型ベース領域、ｎ型ベース領域、ｎ型バッファ領域、ｐ型コレクタ領域が順に形成される。トレンチゲートは、基板表面にストライプ状に形成され、ｎ型エミッタ領域と隣接するようにｎ型エミッタ領域及びｐ型ベース領域を貫き、ｎ型ベース領域に到達するように形成される。また、各トレンチゲートに隣接するｎ型エミッタ領域の外側にはｐ型コンタクト領域が形成される。
　トレンチＩＧＢＴでは、表面側のｎ型エミッタ領域から、トレンチゲートに隣接したｐ型ベース領域に電子を注入する。このｐ型ベース領域への電子の注入量は、トレンチゲートに印加する電圧により制御される。即ち、トレンチゲートにオフ電圧が印加された状態では、表面側のｎ型エミッタ領域からｐ型ベース領域に電子は注入されず、導通がオフになる。一方、トレンチゲートにオン電圧が印加された状態では、表面側のｎ型エミッタ領域からｐ型ベース領域に電子が注入された結果、ｎ型ベース領域にも電子が注入される。また、オン状態では、裏側面のｐ型コレクタ領域からｎバッファ領域を経由してｎ型ベース領域に正孔が注入される。即ち、表面側から電子が注入され、裏面側から正孔が注入されることで、オン状態のｎ型ベース領域の電子及び正孔のキャリア濃度がもとのｎ型ベース領域の電子濃度より２桁以上高くなる伝導度変調効果が起きる。これにより、ｎ型ベース領域の抵抗が非常に低くなり導通損失を低減することが可能となる。
　さらに、特許文献１に記載されたトレンチＩＧＢＴでは、ストライプ状に形成された複数のトレンチゲートの間の所定の領域にｎ型エミッタ領域等を形成せず、ｎ型エミッタ領域と接していないトレンチゲートを設けている。これらのトレンチゲートは、ダミートレンチゲートや不活性トレンチゲートと呼ばれ、エミッタ電極に接続されている。このような構造を用いることにより、導通損失を維持しながら、トレンチＩＧＢＴのゲート容量（ゲート電極－エミッタ電極間容量およびゲート電極－コレクタ電極間容量）を低減している。
　また、特許文献２に記載されたトレンチＩＧＢＴでは、すべてのダミートレンチゲートをゲート電極へ接続し、ゲート容量を維持しながら、導通損失を低減している。
特開２００２－０１６２５２号公報 特開２００５－０３２９４１号公報
　ＩＧＢＴの導通損失をさらに低減するには、ストライプ状のトレンチゲートのピッチを狭くして高密度化することや、エミッタ電極に接続されるダミートレンチゲートの本数を増やしてゲート容量をさらに低減することが必要となる。ここで、インバータ等に使用されるＩＧＢＴの高性能化には、導通損失の低減に加えて、スイッチング動作時の損失の低減も同時に実現することが必要となる。スイッチング損失は、ＩＧＢＴがオフからオンに切り替わる時のターンオン損失と、オンからオフに切り替わる時のターンオフ損失の２成分からなるが、トレンチゲートを高密度化し、ダミートレンチゲートの本数を増やしたＩＧＢＴでは、導通損失とターンオフ損失は低減できるが、コレクタ電圧の時間変化率が一定の条件の場合において、ターンオン損失が低減できないという問題があった。
　そこで、本発明は、導通損失とターンオフ損失の低減に加えて、コレクタ電圧の時間変化率が一定の条件の場合でも、ターンオン損失の低減が可能な電力用の半導体装置の提供を目的とする。
　本発明は、エミッタ電極とコレクタ電極との間の電流をゲート電極に印加する電圧で制御する電力用の半導体装置であって、
　第１主面と、該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、
　該第１ベース領域の第１主面に設けられた第２導電型の第２ベース領域と、
　該第２ベース領域の表面から該第２ベース領域を貫通して該第１ベース領域に達するように設けられた互に平行な少なくとも３つの溝部であって、第２の溝部を挟んで第１の溝部と第３の溝部とが配置された溝部と、それぞれの該溝部の内壁を覆う絶縁膜と、該絶縁膜の上に充填された導電性のトレンチゲートと、
　該第１の溝部と該第２の溝部との間の該第２ベース領域に、該第１の溝部に接するように設けられ、該エミッタ電極と電気的に接続された第１導電型のエミッタ領域と、
　該第１ベース領域の第２主面上に設けられた第２導電型のコレクタ領域と、を含み、
　第１の溝部および第３の溝部に埋め込まれたトレンチゲート（アクティブトレンチゲート、アクティブダミートレンチゲート）は、ゲート電極と電気的に接続され、
　該第２の溝部に埋め込まれたトレンチゲート（アイソレイティッドダミートレンチゲート）は、エミッタ電極と電気的に接続されることを特徴とする半導体装置である。
　本発明によれば、アクティブトレンチゲート（６ａ）に印加されるゲート電位によりコレクタ電流のオン、オフ制御が行われるが、アクティブトレンチゲート（６ａ）を挟み込むように、エミッタ電位に固定されたアイソレイティッドダミートレンチゲート（６ｂ）を設けることにより、コレクタ電流に寄与する伝導度変調効果を高めることができる。また、これらを挟み込むようにゲート電位に固定されたアクティブダミートレンチゲート（６ｃ）を設けることにより、ゲート電極とコレクタ電極との間の寄生容量によりコレクタ電圧の時間変化率を緩やかにすることができ、コレクタ電圧の時間変化率が一定条件の下で、ターンオン損失の低減が可能となる。
本発明の実施の形態１にかかるトレンチＩＧＢＴの断面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の断面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の上面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の断面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の上面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の断面図である。 本発明の実施の形態１にかかるトレンチＩＧＢＴの製造工程の上面図である。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴの断面図である。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴの製造工程の断面図である。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴの製造工程の上面図である。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴの断面図である。 比較例にかかるトレンチＩＧＢＴの断面図である。 トレンチＩＧＢＴのスイッチング試験回路を示す回路図である。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴの、スイッチング試験でのターンオン特性波形を示す。 比較例にかかるトレンチＩＧＢＴの、スイッチング試験でのターンオン特性波形を示す。 本発明の実施の形態１にかかる他のトレンチＩＧＢＴと、比較例にかかるトレンチＩＧＢＴの、ターンオン損失とダイオード電圧の時間変化率との関係を示す。 本発明の実施の形態２にかかるトレンチＩＧＢＴの断面図である。 本発明の実施の形態３にかかるトレンチＩＧＢＴの断面図である。 本発明の実施の形態４にかかるトレンチＩＧＢＴの断面図である。 本発明の実施の形態４にかかる他のトレンチＩＧＢＴの断面図である。
実施の形態１．
　図１は、全体が２０で表される、本発明の実施の形態１にかかる縦型トレンチＩＧＢＴの断面図であり、破線で囲まれた部分が単位ＩＧＢＴである。トレンチＩＧＢＴ２０は、第１主面（表面）と、第１主面に対向する第２主面（裏面）とを有するｎ型（第１導電型）ベース領域１（第１導電型の第１ベース領域）を備える。ｎ型ベース領域１の第１主面側の表面には、選択的に形成されたｐ型（第２導電型）ベース領域２を備える。
　また、トレンチＩＧＢＴ２０は、ｐ型ベース領域２の第１主面側の表面に選択的に、ｐ型ベース領域２よりも浅くかつストライプ状に形成されたｎ型エミッタ領域３（第１導電型のエミッタ領域）と、ｐ型ベース領域２よりも浅く形成されたｐ型コンタクト領域４（第２導電型の第１コンタクト領域）とを備える。
　また、トレンチＩＧＢＴ２０は、第１主面からｎ型ベース領域１に達するストライプ状の溝部と、溝部の内側の表面を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５上に、溝部を充填するように形成された第１のトレンチゲート（「アクティブトレンチゲート」と呼ぶ。）６ａとを備える。
また、ｎ型エミッタ領域３は溝部を挟んで接するように形成
ｐ型ベース領域２の第１主面側の表面上には、層間絶縁膜７を備え、さらに、層間絶縁膜７の上には、ｎ型エミッタ領域３、ｐ型コンタクト領域４と電気的に接続されたエミッタ電極８を備える。
　さらに、トレンチＩＧＢＴ２０は、第１のトレンチゲート６ａを両側から挟み込むように形成された、第１主面からｎ型ベース領域１に達するストライプ状の溝部と、溝部の内表面を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５上であって、溝部を充填するように形成された第２のトレンチゲート（「アイソレイティッドダミートレンチゲート）と呼ぶ。）６ｂとを備える。
　また、トレンチＩＧＢＴ２０は、第１のトレンチゲート６ａの両側に設けられた２つの第２のトレンチゲート６ｂを外側から挟み込むように形成された、第１主面からｎ型ベース領域１に達するストライプ状の溝部と、溝部の内側の表面を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５上であって、溝部を充填するように形成された第３のトレンチゲート（「アクティブダミートレンチゲート」と呼ぶ。）６ｃとを備える。即ち、アクティブトレンチゲート６ａとアイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃの３種類のトレンチゲートを備える。それぞれのゲートは以下のような特徴を有する。
　アクティブトレンチゲート６ａ：トレンチゲートの両側の壁に沿ってｎ型エミッタ領域３が形成される。駆動電圧が印加される。駆動電圧に応じて、ｎ型エミッタ領域からｐ型ベース領域を介してｎ型ベース領域への電子注入を制御する。
　アクティブダミートレンチゲート６ｃ：トレンチゲートの両側の壁に沿ってエミッタ領域が形成されていないもの。また、駆動電圧が印加される。ゲートとコレクタ間の帰還容量素子として働く。
　アイソレイティッドダミートレンチゲート６ｂ：トレンチゲートの両側の壁に沿ったｎ型エミッタ領域３の有無は問わない。トレンチゲートがエミッタ電極に接続されている。
　さらに、トレンチＩＧＢＴ２０は、第１のトレンチゲート６ａと、第３のトレンチゲート６ｃとに接続されるゲート電極（Ｇ）と、第２のトレンチゲート６ｂに接続されるエミッタ電極８（Ｅ）を備える。
　一方、トレンチＩＧＢＴ２０は、ｎ型ベース領域１の第２主面側に順に形成された、ｎ型バッファ領域９（第１導電型のバッファ領域）と、ｐ型コレクタ領域１０（第２導電型のコレクタ領域）と、ｐ型コレクタ領域１０と電気的に接続されたコレクタ電極１１（Ｃ）とを備える。
　次に、図２ａ～図４ｂを用いて、トレンチＩＧＢＴ２０の製造方法について説明する。図２ａ、図３ａ、図４ａは各製造工程の断面図であり、図２ｂ、図３ｂ、図４ｂに示す平面図のＡ－Ａにおける断面に相当する。
　トレンチＩＧＢＴ２０の製造方法では、まず、図２ａ、図２ｂに示すように、ＦＺ（Floating Zone）法で作製されたｎ型シリコン基板を準備する。シリコン基板には、以下の工程で各種領域が形成されるが、各種領域が形成されない残余部分は、ドリフト層であるｎ型ベース領域１となる。
　続いて、準備したシリコン基板表面の所定の位置に、写真製版、イオン注入、および熱処理を行うことにより、ｐ型ベース領域２（２ａ、２ｂ）を形成する。具体的には、図２ａに示すように、ｐ型ベース領域２をシリコン基板の表面側に形成する。ｐ型ベース領域２の厚さは１～４μｍ程度である。
　次に、ｐ型ベース領域２の所定の位置に、写真製版、イオン注入、および熱処理を行い、ｎ型エミッタ領域３およびｐ型コンタクト領域４を形成する。具体的には、図２ｂに示すように、ｎ型エミッタ領域３を一定間隔（一定ピッチ、ピッチ長：ｐ１）でストライプ状に形成し、ｎ型エミッタ領域３に隣接して、ｐ型コンタクト領域４を繰り返し形成する。
　続いて、図３ａ、図３ｂに示すように、一定間隔（一定ピッチ、ピッチ長：ｐ２）でストライプ状に溝部を形成する。一部の溝部は、ｎ型エミッタ領域３内に、ｎ型エミッタ領域３を分けるように形成する。溝部は、シリコン基板表面から、ｐ型ベース領域２（およびｎ型エミッタ領域３）を貫き、ｎ型ベース領域１に達するように、即ち、ｐ型ベース領域１の上部をくり抜くように形成する。なお、溝部の深さは、シリコン基板表面から一定の深さであり、ｐ型ベース領域２の厚さよりも深い１～８μｍ程度である。
　ここで、溝部により分断されたｐ型ベース領域２は、ｎ型エミッタ領域３とｐ型コンタクト領域４が形成されているものをｐ型ベース領域２ａとよび、いずれも形成されていない領域を２ｂとよぶ。
　次に、溝部の内壁に沿ってゲート絶縁膜５を形成する。続いて、ゲート絶縁膜５が形成された溝部を充填するように、ｎ型のポリシリコンを埋め込み、トレンチゲート６を形成する。トレンチゲート６のうち、ｎ型エミッタ領域３を区分する溝部に形成されるものを第１のトレンチゲート６ａとし、アクティブトレンチゲートと呼ぶ。第１のトレンチゲート６を挟んだ両側の溝部に形成されるものを第２のトレンチゲート６ｂとし、アイソレイティッドダミートレンチゲートと呼ぶ。更に、第２のトレンチゲート６ｂを挟んで第１のトレンチゲート６ａと反対側の溝部に形成されるものを第３のトレンチゲート６ｃとし、アクティブダミートレンチゲートと呼ぶ。言い換えれば、アクティブトレンチゲート６ａの両側にアイソレイティッドダミートレンチゲート６ｂが配置され、更にその外側にアクティブダミートレンチゲート６ｃが配置される。
　続いて、図４ａ、図４ｂに示すように、第１、第２、第３のトレンチゲート６ａ、６ｂ、６ｃ等が形成されたシリコン基板表面を覆うように、層間絶縁膜７を形成する。層間絶縁膜７は、例えばシリコン酸化膜からなる。次に、少なくともｎ型エミッタ領域３およびｐ型コンタクト領域４の一部が露出するように層間絶縁膜７に開口領域７ａを形成する。
　次に、ｎ型エミッタ領域３およびｐ型コンタクト領域４と電気的に接続するように、層間絶縁膜７の上にエミッタ電極８を形成する。
　次に、ｎ型ベース領域１（シリコン基板）の第２主面（裏面）上にｎ型バッファ領域９を形成し、その上にｐ型コレクタ領域１０を形成する。続いて、ｐ型コレクタ領域１０と電気的に接続するように、ｐ型コレクタ領域１０の上にコレクタ電極１１を形成する。
　以上の製造工程で、図１に示すトレンチＩＧＢＴ２０が完成する。
　図５は、全体が２１で表される、本発明の実施の形態１にかかる他のトレンチＩＧＢＴの断面図（変形例１）であり、破線で囲まれた部分が単位ＩＧＢＴである。また、図６ａ、図６ｂは、製造工程の断面図および上面図であり、図６ａは、図６ｂのＢ－Ｂにおける断面に相当する。図５、図６ａ、図６ｂ中、図１と同一符号は、同一または相当箇所を示す。また、図５は、図６ｂのＢ－Ｂにおける断面に対応する。
　図３ａ、図３ｂと、図６ａ、図６ｂとを比較すると明らかなように、トレンチＩＧＢＴ２１とトレンチＩＧＢＴ２０との相違点は、ｎ型エミッタ領域３とＰ型コンタクト領域４の配置（形状）である。即ち、図３ｂでは、第１のトレンチゲート６ａと平行に、ｎ型エミッタ領域３およびｐ型コンタクト領域４がｐ型ベース領域２ａ中に形成されているが、図６ｂでは、ｐ型ベース領域２ａ中に、第１のトレンチゲート６ａに沿う方向に、ｎ型エミッタ領域３とｐ型エミッタ領域４が交互に繰り返し配置されている。その他の構成はＩＧＢＴ２０と同じである。
　トレンチＩＧＢＴ２１では、ｎ型エミッタ領域３とｐ型エミッタ領域４を交互に配置することで、図４ａに示す層間絶縁膜７にコンタクト開口領域７ａを形成する工程で、位置合わせが少々ずれた場合でも、ｎ型エミッタ領域３とｐ型エミッタ領域４の双方を開口でき、プロセスマージンを大きくできる。
　図７は、全体が２２ａで表される、本発明の実施の形態１にかかる他のトレンチＩＧＢＴの断面図（変形例２）であり、破線で囲まれた部分が単位ＩＧＢＴである。図７中、図１と同一符号は、同一又は相当箇所を示す。
　図７と図１とを比較すると明らかなように、トレンチＩＧＢＴ２２ａとトレンチＩＧＢＴ２０との相違点は、アクティブダミートレンチゲート６ｃの配置である。即ち、トレンチＩＧＢＴ２０では、２つのアイソレイティッドダミートレンチゲート６ｂの間に、１つのアクティブダミートレンチゲート６ｃが挟み込まれるように配置されるが、図７のトレンチＩＧＢＴ２２ａでは、２つのアイソレイティッドダミートレンチゲート６ｂの間に、２つのアクティブダミートレンチゲート６ｃが挟み込まれるように配置されている。
　次に、トレンチＩＧＢＴ２２ａの作用および効果について、図８に示す比較例と対比しながら説明する。なお、トレンチＩＧＢＴ２２ａとＩＧＢＴ２０とはアクティブダミートレンチゲートの本数のみが異なり他の構成は同じであるため、作用および効果はほぼ同じである。
　図８に示す比較例のトレンチＩＧＢＴ２２ｂでは、図７に示すトレンチＩＧＢＴ２２ａにあるアクティブダミートレンチゲート６ｃを形成せず、その代わりに、一般的なダミートレンチゲート６ｂが形成されている。即ち、２つのトレンチゲート６ａの間に、４つのダミートレンチゲート６ｂが挟まれた構造となっている。
　図９は、本発明の実施の形態１にかかるトレンチＩＧＢＴ２２ａと、比較例にかかるトレンチＩＧＢＴ２２ｂの評価に用いた、電力変換用のハーフブリッジ評価回路の回路図である。図９に示すように、ハーフブリッジ評価回路では、ＩＧＢＴのゲート電極（Ｇ）には、外部抵抗Ｒｇとゲート印加用パルス電源（Ｖ１）が接続されている。また、ＩＧＢＴのコレクタ電極（Ｃ）には寄生インダクタンス（Ｌｓ）と負荷インダクタンス（Ｌｍ）とＤＣ電源（Ｖ２）が接続されている。更に、負荷インダクタンスに対して並列に還流用のフリーホイールダイオード（Ｄｉｏｄｅ）が接続されている。
　図９のハーフブリッジ評価回路では、例えば、ゲート電圧印加用の電源の電圧値Ｖ１は１５Ｖ／０Ｖ、寄生インダクタンスＬｓは５０μＨ、負荷インダクタンスＬｍは２００μＨ、ＤＣ電源の電圧値は６００Ｖで、外部抵抗Ｒｇは可変とする。また、ＩＧＢＴの定格電流は１５０Ａ、定格電圧は１２００Ｖとする。
　図１０ａ、図１０ｂは、図９のハーフブリッジ評価回路を用いたスイッチング試験のデバイスシミュレーション結果であり、試験温度は１２５℃とした。
　図１０ａは、本発明の実施の形態１にかかるトレンチＩＧＢＴ２２ａのターンオン時のコレクタ電圧とコレクタ電流の波形を示したもので、図１０ｂは、比較例のトレンチＩＧＢＴ２２ｂのターンオン時の電圧と電流の波形を示したものである。それぞれ、実線がコレクタ電圧、破線がコレクタ電流を示す。図１０ａ、図１０ｂでは、コレクタ電圧波形における電圧の時間変化率（ｄＶ／ｄｔ）の最大値が同程度になるように、可変の外部抵抗Ｒｇを調整している。即ち、本発明の実施の形態１にかかるトレンチＩＧＢＴ２２ａでは、比較例のＩＧＢＴ２２ｂより低い値の外部抵抗Ｒｇが適用されており、ターンオン動作が早くなっていることが明らかである。
　次に、図１１に、図１０ａおよび図１０ｂの電圧と電流波形との関係から得られるＩＧＢＴのターンオン損失と、フリーホイールダイオード（Ｄｉｏｄｅ）の電圧の時間変化率の最大値との関係を示す。図１１の横軸は、図９の回路図に示す外部抵抗Ｒｇをパラメータとして、コレクタ電流１５０ＡにおけるＩＧＢＴのターンオン損失を計算したものである。一方、縦軸は、その外部抵抗値で、コレクタ電流１．５Ａ（上述のコレクタ電流の１００分の１の値）でのダイオード側の電圧の時間変化率を計算したものである。
　図１１から、ダイオードの時間変化率を２００００Ｖ／μｓ（図１１中に破線で表示）の条件では、比較例のトレンチＩＧＢＴ２２ｂに比べて、トレンチＩＧＢＴ２２ａのターンオン損失がおよそ半分になることが分かる。即ち、本実施の形態１にかかるトレンチＩＧＢＴ２２ａを用いることにより、ターンオン損失が小さくなる。これは、アクティブダミートレンチゲート６ｃを設けることにより、アクティブダミートレンチゲート６ｃが接続されたゲート電極（Ｇ）とコレクタ電極（Ｃ）との間の帰還容量が、比較例にかかるトレンチＩＧＢＴ１１ｂより大きくなったことに起因する。
　このように、本発明の実施の形態１では、コレクタ電流のオン、オフの制御を担うゲート電極に接続された第１のトレンチゲート６ａを挟んで、エミッタ電極に接続されるアイソレイティッドダミートレンチゲート６ｂを配置し、さらにそれらを挟んで、ゲート電極に接続されるアクティブダミートレンチゲート６ｃを配置することで、ゲート電極とコレクタ電極との間の帰還容量を従来のトレンチＩＧＢＴより大きくすることができる。この結果、ＩＧＢＴのターンオン動作時の還流用のダイオードの電圧の時間変化率を抑えつつ、ＩＧＢＴのターンオン損失を低減できる。
　また、ゲート電極に接続されたアクティブトレンチゲート６ａと、アクティブダミートレンチゲート６ｃとの間にエミッタ電極に接続されるアイソレイティッドダミートレンチゲート６ｂを配置することで、アクティブトレンチゲート６ａとアクティブダミートレンチゲート６ｃとの間の相互干渉が抑制され、安定したスイッチング動作や負荷短絡動作が得られる。
　なお、図１、図５、図７では、アクティブトレンチゲート６ａとアクティブダミートレンチゲート６ｃとの間に、１つのアイソレイティッドダミートレンチゲート６ｂが配置されているが、２以上のアイソレイティッドダミートレンチゲート６ｂを配置しても構わない。
実施の形態２．
　図１２は、全体が２３で表される、本発明の実施の形態２にかかるトレンチＩＧＢＴの断面図であり、破線で囲まれた部分が単位ＩＧＢＴである。図１２中、図１と同一符号は、同一又は相当箇所を示す。
　本発明の実施の形態２にかかるトレンチＩＧＢＴ２３は、実施の形態１の変形例にかかるトレンチＩＧＢＴ２２ａ（図７参照）において、２つのアクティブダミートレンチゲート６ｃに挟まれたｐ型ベース領域２ｂ中に、ｐ型コンタクト領域４が設けられた構造となっている。ｐ型コンタクト領域４の一部が露出するように、層間絶縁膜７に開口領域７ｃが形成され、ｐ型コンタクト領域４はエミッタ電極８に接続される。
　このように、２つのアクティブダミートレンチゲート６ｃに挟まれたｐ型ベース領域２ｂのみにｐ型のコンタクト領域４を設けることにより、アクティブダミートレンチゲート６ｃが接続されたゲート電極（Ｇ）とコレクタ電極（Ｃ）との間の帰還容量の一部が、ゲート電極（Ｇ）とエミッタ電極（Ｅ）との間の容量に置換されるものの、従来のトレンチＩＧＢＴよりも帰還容量が大きいため、ＩＧＢＴのターンオン動作時の還流用のダイオードの電圧の時間変化率を抑えつつ、ＩＧＢＴのターンオン損失を低減することができる。
　更に、２つのアクティブダミートレンチゲート６ｃに挟まれたｐ型ベース領域２ｂに、エミッタ電極８に接続されるｐ型コンタクト領域４を設けることにより、電子および正孔のキャリアのうち正孔を効率良く排出することが可能となり、特に負荷短絡時において安定した動作が可能となる。
実施の形態３．
　図１３は、全体が２４で表される、本発明の実施の形態３にかかるトレンチＩＧＢＴの断面図であり、破線で囲まれた部分が単位ＩＧＢＴである。図１３中、図１と同一符号は、同一又は相当箇所を示す。
　本発明の実施の形態３にかかるトレンチＩＧＢＴ２４は、実施の形態１にかかるトレンチＩＧＢＴ２０（図１参照）において、アクティブトレンチゲート６ａとアイソレイティッドダミートレンチゲート６ｂとの間の距離に比較して、アイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃとの間の距離を狭くした構造となっている。つまり、アイソレイティッドダミートレンチ６ｂとアクティブダミートレンチゲート６ｃとの間のｐ型ベース領域にコンタクト領域を設ける必要が無いため、半導体プロセスの最小設計ルールまでアイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃとの間の距離を狭くできる。
　本発明の実施の形態３にかかるトレンチＩＧＢＴ２４では、アクティブダミートレンチゲート６ｃが接続されるゲート電極（Ｇ）とコレクタ電極（Ｃ）との間の帰還容量は、実施の形態１にかかるトレンチＩＧＢＴ２０と同じであるため、ＩＧＢＴのターンオン動作時の還流用のダイオードの電圧の時間変化率を抑えつつ、ＩＧＢＴのターンオン損失を低減できる。
　更に、アクティブトレンチゲート６ａとアイソレイティッドダミートレンチゲート６ｂとの間の距離に比較して、アイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃとの間の距離を狭くすることにより、単位面積当たりにアクティブトレンチゲート６ａの占める割合を大きくすることができ、実施の形態１にかかるトレンチＩＧＢＴ２０のコレクタ電流より、コレクタ電流を増加させることが可能になる。
実施の形態４．
　図１４は、全体が２５で表される、本発明の実施の形態４にかかるトレンチＩＧＢＴの断面図であり、破線で囲まれた部分が単位ＩＧＢＴである。また、図１５は、全体が２６で表される、本発明の実施の形態４にかかる他のトレンチＩＧＢＴの断面図であり、破線で囲まれた部分が単位ＩＧＢＴである。図１４中、図１５中、図１と同一符号は、同一又は相当箇所を示す。
　本発明の実施の形態４にかかるトレンチＩＧＢＴ２５は、実施の形態１にかかるトレンチＩＧＢＴ２０（図１参照）において、アイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃに挟まれたｐ型ベース領域２ｂの代わりに、アイソレイティッドダミートレンチゲート６ｂの形成される溝部にのみ接するようにｐ型ベース領域２ｃが設けられた構造となっている。
　このように、アイソレイティッドダミートレンチゲート６ｂの形成される溝部にのみ接するようにｐ型ベース領域２ｃを設けることにより、アクティブダミートレンチゲート６ｃが接続されたゲート電極（Ｇ）とコレクタ電極（Ｃ）との間の帰還容量を、トレンチＩＧＢＴ２０よりも増やすことができ、ＩＧＢＴのターンオン動作時の還流用のダイオードの電圧の時間変化率を抑えつつ、ＩＧＢＴのターンオン損失を低減することができる。
　また、図１５に示すように、本発明の実施の形態４にかかる他のトレンチＩＧＢＴ２６は、トレンチＩＧＢＴ２０（図１参照）において、アイソレイティッドダミートレンチゲート６ｂとアクティブダミートレンチゲート６ｃに挟まれた領域にｐ型ベース領域２ｂを設けない構造となっている。
　このように、ｐ型ベース領域２ｂを設けないことにより、アクティブダミートレンチゲート６ｃとｎ型ベース領域１との間の帰還容量を増やすことができ、ＩＧＢＴのターンオン動作時の還流用のダイオードの電圧の時間変化率を抑えつつ、ＩＧＢＴのターンオン損失を低減することができる。
　なお、図１４、図１５では、アクティブトレンチゲート６ａとアクティブダミートレンチゲート６ｃとの間に、１つのアイソレイティッドダミートレンチゲート６ｂが配置されているが、２以上のアイソレイティッドダミートレンチゲート６ｂを配置しても構わない。また、図７と同様に、２つのアイソレイティッドダミートレンチゲート６ｂの間に、アクティブダミートレンチゲート６ｃを２つ以上配置しても構わない。また、図５と同様に、ｐ型ベース領域２ａ中に、第１のトレンチゲート６ａに沿う方向に、ｎ型エミッタ領域３とｐ型エミッタ領域４が交互に繰り返し配置されても構わない。
　なお、本発明の実施の形態１～４では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、シリコン半導体で構成されるトレンチＩＧＢＴを例に説明したが、炭化シリコン半導体で構成されるトレンチＩＧＢＴとしてもよい。
　１　ｎ型ベース領域、２ａ、２ｂ、２ｃ　ｐ型ベース領域、３　ｎ型エミッタ領域、４　ｐ型コンタクト領域、５　ゲート絶縁膜、６ａ　第１のトレンチゲート（アクティブトレンチゲート）、６ｂ　第２のトレンチゲート（アイソレイティッドダミートレンチゲート）、６ｃ　第３のトレンチゲート（アクティブダミートレンチゲート）、７　層間絶縁膜、７ａ、７ｃ　開口領域、８　エミッタ電極、９　ｎ型バッファ領域、１０　ｐ型コレクタ領域、１１　コレクタ電極、２０、２１、２２ａ、２２ｂ、２３、２４、２５、２６　ＩＧＢＴ。

Claims (11)

  1. 　エミッタ電極とコレクタ電極との間の電流をゲート電極に印加する電圧で制御する電力用の半導体装置であって、
    　第１主面と、該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、
    　該第１ベース領域の第１主面に設けられた第２導電型の第２ベース領域と、
    　該第２ベース領域の表面から該第２ベース領域を貫通して該第１ベース領域に達するように設けられた互に平行な少なくとも３つの溝部であって、第２の溝部を挟んで第１の溝部と第３の溝部とが配置された溝部と、
    　それぞれの該溝部の内壁を覆う絶縁膜と、
    　該絶縁膜の上に充填された導電性のトレンチゲートと、
    　該第１の溝部と該第２の溝部との間の該第２ベース領域に、該第１の溝部に接するように設けられ、該エミッタ電極と電気的に接続された第１導電型のエミッタ領域と、
    　該第１ベース領域の第２主面上に設けられた第２導電型のコレクタ領域と、を含み、
    　第１の溝部および第３の溝部に埋め込まれたトレンチゲートは、ゲート電極と電気的に接続され、
    　該第２の溝部に埋め込まれたトレンチゲートは、エミッタ電極と電気的に接続されることを特徴とする半導体装置。
  2. 　上記第３の溝部の両側にそれぞれ上記第２の溝部が少なくとも１つ以上設けられ、該第２の溝部を挟んで該第３の溝部と反対側にそれぞれ上記第１の溝部が設けられたことを特徴とする請求項１に記載の半導体装置。
  3. 　２つの上記第３の溝部が隣り合うように設けられ、２つの該第３の溝部を挟むように上記第２の溝部がそれぞれ少なくとも１つ以上設けられ、該第２の溝部を挟んで該第３の溝部と反対側に上記第１の溝部がそれぞれ設けられたことを特徴とする請求項１に記載の半導体装置。
  4. 　２つの上記第３の溝部に挟まれた上記第２ベース領域に、上記エミッタ電極と電気的に接続された第２導電型のコンタクト領域が設けられたことを特徴とする請求項３に記載の半導体装置。
  5. 　上記第１の溝部と上記第２の溝部に挟まれた上記第２ベース領域に、該第１の溝部の長手方向に沿う方向に、上記エミッタ層と、第２導電型のコンタクト領域とが交互に設けられたことを特徴とする請求項１に記載の半導体装置。
  6. 　エミッタ電極とコレクタ電極との間の電流をゲート電極に印加する電圧で制御する電力用の半導体装置であって、
    　第１主面と、該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、
    　該第１ベース領域の第１主面の特定の領域に設けられた第２導電型の第２ベース領域と、
    　該第１ベース領域に設けられた互に平行な少なくとも３つの溝部であって、第２の溝部を挟んで第１の溝部と第３の溝部とが配置された溝部と、
    　それぞれの該溝部の内壁を覆う絶縁膜と、
    　該絶縁膜の上に充填された導電性のトレンチゲートとを含み、
    　該第１の溝部、または該第１および該第２の溝部は、該第２ベース領域の表面から該第２ベース領域を貫通して該第１ベース領域に達するように設けられ、該第３の溝部は、該第１ベース領域中に設けられ、
    　該半導体装置は、さらに、
    　該第１の溝部と該第２の溝部との間の該第２ベース領域に、該第１の溝部に接するように設けられ、該エミッタ電極と電気的に接続された第１導電型のエミッタ領域と、
    　該第１ベース領域の第２主面上に設けられた第２導電型のコレクタ領域と、を含み、
    　第１の溝部および第３の溝部に埋め込まれたトレンチゲートは、ゲート電極と電気的に接続され、
    　該第２の溝部に埋め込まれたトレンチゲートは、エミッタ電極と電気的に接続されることを特徴とする半導体装置。
  7. 　上記第３の溝部の両側にそれぞれ上記第２の溝部が少なくとも１つ以上設けられ、該第２の溝部を挟んで該第３の溝部と反対側にそれぞれ上記第１の溝部が設けられたことを特徴とする請求項６に記載の半導体装置。
  8. 　２つの上記第３の溝部が隣り合うように設けられ、２つの該第３の溝部を挟むように上記第２の溝部がそれぞれ少なくとも１つ以上設けられ、該第２の溝部を挟んで該第３の溝部と反対側に上記第１の溝部がそれぞれ設けられたことを特徴とする請求項６に記載の半導体装置。
  9. 　上記第１の溝部と上記第２の溝部に挟まれた上記第２ベース領域に、該第１の溝部の長手方向に沿う方向に、上記エミッタ層と、第２導電型のコンタクト領域とが交互に設けられたことを特徴とする請求項６に記載の半導体装置。
  10. 　隣り合う上記溝部の間隔は、一定であることを特徴とする請求項１～９のいずれかに記載の半導体装置。
  11. 　上記第２の溝部と上記第３の溝部との間隔は、該第２の溝部と上記第１の溝部との間隔より狭いことを特徴とする請求項１～９のいずれかに記載の半導体装置。
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