JP2017147300A - 半導体装置 - Google Patents

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Abstract

【課題】トレンチ部が形成された半導体装置を提供する。【解決手段】半導体基板１０と、半導体基板に形成された複数のゲートトレンチ部４０と、半導体基板に形成された、複数のゲートトレンチ部のうち隣り合うゲートトレンチ部の間の各々に１以上設けられた、複数のエミッタトレンチ部３０とを備える。複数のゲートトレンチ部のうち少なくとも２つが接続された１組のゲートトレンチ部と、複数のエミッタトレンチ部のうち少なくとも２つが接続された１組のエミッタトレンチ部との少なくとも一方を有する。【選択図】図２

Description

本発明は、半導体装置に関する。
従来、トレンチゲート構造を有する半導体装置が知られている（例えば、特許文献１および２参照）また、トレンチゲート構造を有する半導体装置において、ループ型構造を有するゲートトレンチ部の内部に、エミッタトレンチ部を形成することが知られている（例えば、特許文献３）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１５−１８１１７８号公報
特許文献２ 特開２００５−３２７８０６号公報
特許文献３ 特開２０１０−１３５６７６号公報
しかしながら、従来の半導体装置は、複数のトレンチ部の間隔が一定に配置されておらず、このような構造においてゲート電荷量Ｑｇ値を低減するために、エミッタトレンチ部の本数を増やすと、スイッチング動作時にアンバランスが生じる。
本発明の第１の態様においては、半導体基板と、半導体基板に形成された複数のゲートトレンチ部と、半導体基板に形成された複数のエミッタトレンチ部であって、複数のゲートトレンチ部のうち隣り合うゲートトレンチ部の間の各々に１以上のエミッタトレンチ部が設けられた、複数のエミッタトレンチ部とを備える半導体装置を提供する。また、半導体装置は、複数のゲートトレンチ部のうち少なくとも２つのゲートトレンチ部が接続された１組のゲートトレンチ部と、複数のエミッタトレンチ部のうち少なくとも２つのエミッタトレンチ部が接続された１組のエミッタトレンチ部との少なくとも一方を有してよい。
複数のゲートトレンチ部は、複数のゲートトレンチ部の配列方向に均等に形成されてよい。
１組のゲートトレンチ部は、複数のゲートトレンチ部のうち２つのゲートトレンチ部の端部が互いに接続されたループ型構造を有し、１組のエミッタトレンチ部は、複数のエミッタトレンチ部のうち２つのエミッタトレンチ部の端部が互いに接続されたループ型構造を有し、１組のエミッタトレンチ部は、平面視で、１組のゲートトレンチ部のループ型構造の内側に形成されてよい。
１組のエミッタトレンチ部は、一の１組のゲートトレンチ部と他の１組のゲートトレンチ部との間に形成されてよい。
半導体装置は、半導体基板に形成された第１導電型のドリフト領域と、半導体基板であって、ドリフト領域の下方に形成された第２導電型のベース領域とを更に備えてよい。ドリフト領域は、ベース領域と接して形成されてよい。
半導体装置は、半導体基板のおもて面において、ドリフト領域よりも高濃度である第１導電型のエミッタ領域と、半導体基板のおもて面において、ベース領域よりも高濃度である第２導電型のコンタクト領域とを更に備えてよい。また、エミッタ領域およびコンタクト領域は、隣り合うゲートトレンチ部とエミッタトレンチ部との間において、ゲートトレンチ部とエミッタトレンチ部の延伸方向に交互に形成されてよい。
半導体基板は、１組のエミッタトレンチ部のループ型構造の内側において、エミッタ領域およびコンタクト領域を有さなくてよい。
半導体装置は、１組のエミッタトレンチ部のループ型構造の内側において、半導体基板のおもて面を覆う層間絶縁膜を更に備えてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の平面図の一例を示す。 実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す。 比較例１に係る半導体装置５００の平面図の一例を示す。 比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。 比較例２に係る半導体装置５００の平面図の一例を示す。 比較例２に係る半導体装置５００のｃ−ｃ'断面の一例を示す。 実施例２に係る半導体装置１００の平面図の一例を示す。 実施例２に係る半導体装置１００のｄ−ｄ'断面の一例を示す。 ターンオン損失Ｅｏｎとターンオンｄｉ／ｄｔとの関係を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［実施例１］
図１は、実施例１に係る半導体装置１００の平面図の一例を示す。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０を有する半導体チップである。また、半導体装置１００は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部を有するＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）であってもよい。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の半導体基板は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。なお、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端領域を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端領域は、一例において、半導体基板のおもて面側の電界集中を緩和する。エッジ終端領域は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、チップのおもて面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、エミッタトレンチ部３０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびコンタクトホール５４，５５，５６を有する。
半導体基板のおもて面側の内部には、ゲートトレンチ部４０、エミッタトレンチ部３０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５が形成される。半導体基板のおもて面の上方には、エミッタ電極５２およびゲート電極５０が形成される。なお、エミッタ電極５２およびゲート電極５０と、半導体基板のおもて面との間には層間絶縁膜が形成されるが、図１では省略している。
コンタクトホール５４，５５、５６は、半導体基板の上方に形成された層間絶縁膜を貫通することにより形成される。コンタクトホール５４，５５、５６が形成される位置は特に本例に限られない。
エミッタ電極５２は、ゲートトレンチ部４０、エミッタトレンチ部３０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。エミッタ電極５２は、コンタクトホール５４，５６を通って半導体基板と接触する。エミッタ電極５２は、金属を含む材料で形成される。一例において、エミッタ電極５２の少なくとも一部の領域はアルミで形成される。エミッタ電極５２は、タングステンを含む材料で形成される領域を有してもよい。
ゲート電極５０は、コンタクトホール５５を通ってポリシリコン層４５と接触する。本例のゲート電極５０は、ポリシリコン層４５を介して半導体基板に電気的に接続される。ゲート電極５０は、金属を含む材料で形成される。一例において、ゲート電極５０の少なくとも一部の領域はアルミで形成される。ゲート電極５０は、タングステンを含む材料で形成される領域を有してもよい。本例のゲート電極５０は、エミッタ電極５２と同一の材料で形成される。但し、ゲート電極５０は、エミッタ電極５２と異なる材料で形成されてもよい。
エミッタトレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。エミッタトレンチ部３０は、トランジスタ部７０が形成された領域において所定の配列方向に沿って、ゲートトレンチ部４０と所定の間隔で１つ以上配列されている。本例の延伸方向はＹ軸方向であり、配列方向はＸ軸方向である。
ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、エミッタトレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、エミッタトレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、エミッタトレンチ部３０と対向しない範囲に形成される。本例のゲートトレンチ部４０は、エミッタトレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。
本例のゲートトレンチ部４０およびエミッタトレンチ部３０は、所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。但し、各トレンチの配置は上記の例に限定されない。２つのエミッタトレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのエミッタトレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。
コンタクトホール５５は、ポリシリコン層４５を覆う層間絶縁膜に形成される。本例のコンタクトホール５５は、平面視で、ポリシリコン層４５およびゲート電極５０に対応する領域に形成される。コンタクトホール５５が形成される位置および形状は、特に本例に限られない。
ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。エミッタトレンチ部３０および対向部４１は、ゲート電極５０側の一部の領域がウェル領域１７に形成される。突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ−型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。但し、第１導電型をＰ型として、第２導電型をＮ型としてもよい。
ベース領域１４は、各トレンチ部に挟まれる領域に形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。
コンタクト領域１５は、ベース領域１４のおもて面において、ベース領域１４よりも不純物濃度の高い第２導電型の領域である。本例のコンタクト領域１５はＰ＋型である。エミッタ領域１２は、トランジスタ部７０において、コンタクト領域１５のおもて面の一部に、半導体基板よりも不純物濃度が高い第１導電型の領域として選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。１以上のコンタクト領域１５および１以上のエミッタ領域１２は、隣り合うエミッタトレンチ部３０とゲートトレンチ部４０との間において、エミッタトレンチ部３０とゲートトレンチ部４０の延伸方向に交互に形成されている。
コンタクトホール５４は、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。本例のコンタクトホール５４は、エミッタ領域１２とコンタクト領域１５とにまたがって形成されている。コンタクトホール５４は、エミッタ領域１２のおもて面の全範囲を露出させるように形成されてよい。但し、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。
図２は、実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。
エミッタ電極５２は、半導体基板１０のおもて面に形成される。エミッタ電極５２は、エミッタ端子５３と電気的に接続される。
コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。コレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面をおもて面、コレクタ電極２４側の面を裏面または底部と称する。エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（即ち、Ｚ軸方向）と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０のおもて面側には、Ｐ−型のベース領域１４が形成される。また、ベース領域１４のおもて面側における一部の領域には、Ｎ＋型のエミッタ領域１２が選択的に形成される。また、半導体基板１０は、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０およびＰ＋型のコレクタ領域２２を有する。
ドリフト領域１８は、ベース領域１４の裏面側に形成される。特に、本例のドリフト領域１８は、ベース領域１４の裏面側に接して形成されている。即ち、ベース領域１４とドリフト領域１８との間に、ドリフト領域１８よりも高濃度である第１導電型の蓄積層が形成されていない。
バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０が形成された領域において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２の裏面にはコレクタ電極２４が設けられる。
半導体基板１０のおもて面側には、１以上のゲートトレンチ部４０および１以上のエミッタトレンチ部３０が形成される。各トレンチ部は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびエミッタトレンチ部３０は、半導体基板１０のおもて面から、エミッタ領域１２およびベース領域１４を貫通して、ドリフト領域１８に到達する。
ゲートトレンチ部４０は、半導体基板１０のおもて面側に形成された絶縁膜４２およびゲート導電部４４を有する。１組のゲートトレンチ部４０は、図１に示す通り、複数のゲートトレンチ部４０のうち２つのゲートトレンチ部４０の端部が互いに接続されることにより、ループ型構造を形成する。本明細書において、１組のエミッタトレンチ部３０とは、半導体装置１００のａ−ａ'断面図において複数のトレンチ部を形成しているエミッタトレンチ部３０が、平面視において互いに接続されているものを指す。なお、本明細書において、平面視とは、半導体基板１０のおもて面側から裏面側を見た場合の視点を指す。
ゲート導電部４４は、ゲートトレンチ部４０において、半導体基板１０のおもて面側に形成される。ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように突出部４３においてゲート導電部４４がゲート電極５０と電気的に接続する。また、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層にチャネルが形成される。本例のゲート導電部４４は、ポリシリコン等の導電材料で形成される。
絶縁膜４２は、ゲート導電部４４の側面および底面を覆うように形成される。これにより、絶縁膜４２は、ゲート導電部４４と、半導体基板１０とを絶縁する。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成されてよい。
エミッタトレンチ部３０は、半導体基板１０のおもて面側に形成された絶縁膜３２およびエミッタ導電部３４を有する。また、エミッタトレンチ部３０は、図１に示す通り、複数のエミッタトレンチ部３０のうち２つのエミッタトレンチ部３０の端部が互いに接続されたループ型構造を有してもよい。また、１組のエミッタトレンチ部３０は、平面視で、１組のゲートトレンチ部４０のループ型構造の内側に形成されてもよい。エミッタトレンチ部３０は、ループ型構造に加えて、直線形状からなるＩ型構造を有してもよい。本明細書において、１組のエミッタトレンチ部３０とは、半導体装置１００のａ−ａ'断面図において別々のトレンチ部を形成しているエミッタトレンチ部３０が、平面視において互いに接続されているものを指す。例えば、１組のエミッタトレンチ部３０は、トレンチ部の両端が接続されたループ型構造や、トレンチ部の一端のみが接続されたＵ型構造である。
エミッタ導電部３４は、エミッタトレンチ部３０において、半導体基板１０のおもて面側に形成される。エミッタ導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、エミッタ導電部３４は、ポリシリコン等の導電材料で形成される。エミッタ導電部３４は、半導体基板１０の深さ方向においてゲート導電部４４と同一の長さを有してよい。
絶縁膜３２は、エミッタ導電部３４の側面および底面を覆うように形成される。これにより、絶縁膜３２は、エミッタ導電部３４と、半導体基板１０とを絶縁する。絶縁膜３２は、エミッタトレンチの内壁の半導体を酸化または窒化して形成されてよい。
本例の半導体装置１００は、複数のゲートトレンチ部４０のうち隣り合うゲートトレンチ部４０の間の各々に、少なくとも１つのエミッタトレンチ部３０を備える。言い換えると、半導体装置１００は、配列方向において、エミッタトレンチ部３０を挟まずに、連続して形成されたゲートトレンチ部４０を有さない。これにより、半導体装置１００は、複数のゲートトレンチ部４０のそれぞれが、フィールドプレート効果のあるエミッタトレンチ部３０で挟まれた構造を有するので、電界集中が緩和され、耐圧を向上させることができる。
本例の半導体装置１００は、複数のゲートトレンチ部４０のうち少なくとも２つのゲートトレンチ部４０が接続された１組のゲートトレンチ部４０と、複数のエミッタトレンチ部３０のうち少なくとも２つのエミッタトレンチ部３０が接続された１組のエミッタトレンチ部３０との少なくとも一方を有すればよい。即ち、エミッタトレンチ部３０およびゲートトレンチ部４０のいずれかが、ループ型構造を有すればよい。例えば、ゲートトレンチ部４０が１組のゲートトレンチ部４０である場合、エミッタトレンチ部３０は、Ｉ型構造を有する。但し、この場合も、隣り合うゲートトレンチ部４０の間には、少なくとも１つのエミッタトレンチ部３０が形成される。
また、本例の半導体装置１００は、ループ型構造を有するエミッタトレンチ部３０の内側に、フローティング領域を有する。即ち、ループ型構造を有するエミッタトレンチ部３０の内側の領域は、ゲート電極５０およびエミッタ電極５２と電気的に接続されていない。言い換えると、半導体基板１０のおもて面に設けられた層間絶縁膜２６は、１組のエミッタトレンチ部３０のループ型構造の内側において、半導体基板１０のおもて面を覆っている。なお、本例の半導体基板１０は、エミッタトレンチ部３０の内側のフローティング領域において、エミッタ領域１２およびコンタクト領域１５を有さない。これにより、電子の注入促進効果が得られ、ゲートオン電圧を低減できる。
［比較例１］
図３は、比較例１に係る半導体装置５００の平面図の一例を示す。図４は、比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。
半導体装置５００は、トランジスタ部５７０を備える。半導体装置５００は、半導体基板５１０のおもて面において、エミッタ領域５１２、ベース領域５１４、コンタクト領域５１５、蓄積層５１６、ウェル領域５１７、層間絶縁膜５２６、エミッタトレンチ部５３０、ゲートトレンチ部５４０、ポリシリコン層５４５、ゲート電極５５０およびエミッタ電極５５２を備える。エミッタトレンチ部５３０は、絶縁膜５３２およびエミッタ導電部５３４を有し、ゲートトレンチ部５４０は、絶縁膜５４２およびゲート導電部５４４を有する。また、本例の半導体装置５００は、半導体基板５１０に形成されたドリフト領域５１８、バッファ領域５２０、コレクタ領域５２２を有する。半導体基板５１０の裏面側には、コレクタ電極５２４が形成されている。なお、ゲート電極５５０は、ゲート端子５５１に接続され、コンタクトホール５５５を介して半導体基板５１０に接続される。また、エミッタ電極５５２は、エミッタ端子５５３に接続され、コンタクトホール５５４又はコンタクトホール５５６を介して半導体基板５１０に接続される。
本例の半導体装置５００は、配列方向において、ゲートトレンチ部４０が連続して形成される点で実施例１に係る半導体装置１００と異なる。本例のエミッタトレンチ部５３０およびゲートトレンチ部５４０は、いずれもループ型構造を有する。また、本例の半導体装置５００は、ドリフト領域５１８よりも高濃度の蓄積層５１６を備えることにより、電子の注入促進効果を得ている。
本例の半導体装置５００は、隣接するゲートトレンチ部５４０の間に１組のエミッタトレンチ部５３０を備える。しかし、半導体装置５００は、平面視において、ゲートトレンチ部５４０のループ型構造の内部にエミッタトレンチ部５３０を有さない。即ち、断面図において、複数のゲートトレンチ部５４０が連続して形成されている。このように、本例の半導体装置５００は、配列方向においてゲートトレンチ部５４０が連続して形成された領域では、電界集中により耐圧が低下する場合がある。
［比較例２］
図５は、比較例２に係る半導体装置５００の平面図の一例を示す。図６は、比較例２に係る半導体装置５００のｃ−ｃ'断面の一例を示す。
半導体装置５００は、配列方向において、ゲートトレンチ部５４０が連続して形成される点で実施例１に係る半導体装置１００と異なる。また、本例の半導体装置５００は、連続して形成されたゲートトレンチ部５４０の間にエミッタトレンチ部５３０が４つ連続して形成されている点で比較例１に係る半導体装置５００と相違する。なお、比較例１において付した符号と同一の符号は、本例においても同一の構成を示す。
本例の半導体装置５００は、隣接するゲートトレンチ部５４０の間に２組のエミッタトレンチ部５３０を備える。一方、半導体装置５００は、平面視において、ゲートトレンチ部５４０のループ型構造の内部にエミッタトレンチ部５３０を有さない。即ち、断面図において、複数のゲートトレンチ部５４０が連続して形成されている。このように、本例の半導体装置５００は、配列方向においてゲートトレンチ部５４０が連続して形成された領域では、電界集中により耐圧が低下する場合がある。
［実施例２］
図７は、実施例２に係る半導体装置１００の平面図の一例を示す。図８は、実施例２に係る半導体装置１００のｄ−ｄ'断面の一例を示す図である。
本例の半導体装置１００は、ループ型構造を有するエミッタトレンチ部３０およびゲートトレンチ部４０を備える。本例において、１組のゲートトレンチ部４０のループ型構造の内部には、ループ型構造を有する１組のエミッタトレンチ部３０が形成されている。また、一の１組のゲートトレンチ部４０と、隣り合う他の１組のゲートトレンチ部４０との間に、ループ型構造を有する１組のエミッタトレンチ部３０が形成されている。なお、隣り合うゲートトレンチ部４０の間には、３本以上のエミッタトレンチ部３０が形成されてもよい。ゲートトレンチ部４０を均等に配置するために、隣り合うゲートトレンチ部４０の間に等しい数のエミッタトレンチ部３０を形成することが好ましい。
本例のゲートトレンチ部４０は、ゲートトレンチ部４０の配列方向に均等に形成されている。即ち、Ｘ軸方向においてゲートトレンチ部４０同士の間隔が等しい。半導体装置１００は、ゲートトレンチ部４０が均等に形成されるので、スイッチング動作時のゲート信号によるアンバランスを解消できる。
なお、本例の半導体装置１００は、１組のエミッタトレンチ部３０の内側にフローティング領域を有する。フローティング領域を有することにより、電子の注入促進効果が得られる。これにより、本例の半導体装置１００は、比較例１および２に係る半導体装置５００と異なり、蓄積層５１６を有さなくとも、電子の注入促進効果を得ることができる。また、蓄積層５１６を形成する必要がないので、半導体装置５００を製造する場合よりも、コストが低減される。
図９は、ターンオン損失Ｅｏｎとターンオンｄｉ／ｄｔとの関係を示す。縦軸はターンオン損失Ｅｏｎ［ｍＪ］を示し、横軸はターンオンｄｉ／ｄｔ［ｋＡ／ｕｓ］を示す。本例の曲線は、実施例２および比較例１に係るｄｉ／ｄｔ−Ｅｏｎ曲線を示している。
本例のターンオン条件は、電源電圧Ｖｃｃ＝７００Ｖ、コレクタ電流Ｉｃ＝４００Ａ／ｃｍ２、主回路インダクタンスＬｓ＝７０ｎＨ、ジャンクション温度Ｔｊ＝１７５℃である。また、本例の結果は、外部ゲート抵抗Ｒｇを、１Ω，５Ω，１０Ω，１５Ω，３０Ωにそれぞれ変更した場合に対応する。なお、本例の半導体基板１０は、７０Ωｃｍの比抵抗と、１１０μｍの厚さを有する。
実施例１のｄｉ／ｄｔ−Ｅｏｎ曲線は、比較例１に係るｄｉ／ｄｔ−Ｅｏｎ曲線よりも特性が改善されたことを示している。即ち、同一のｄｉ／ｄｔで比較した場合に、実施例２の方が、比較例１の場合よりも、ターンオン損失Ｅｏｎを低減している。このように、半導体装置１００は、スイッチング動作時のゲート信号によるアンバランスを解消することにより、ターンオン特性を向上させている。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、３０・・・エミッタトレンチ部、３２・・・絶縁膜、３４・・・エミッタ導電部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、４５・・・ポリシリコン層、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、１００・・・半導体装置、５００・・・半導体装置、５１０・・・半導体基板、５１２・・・エミッタ領域、５１４・・・ベース領域、５１５・・・コンタクト領域、５１７・・・ウェル領域、５１６・・・蓄積層、５１８・・・ドリフト領域、５２０・・・バッファ領域、５２２・・・コレクタ領域、５２４・・・コレクタ電極、５２６・・・層間絶縁膜、５３０・・・エミッタトレンチ部、５３２・・・絶縁膜、５３４・・・エミッタ導電部、５４０・・・ゲートトレンチ部、５４２・・・絶縁膜、５４４・・・ゲート導電部、５４５・・・ポリシリコン層、５５０・・・ゲート電極、５５１・・・ゲート端子、５５２・・・エミッタ電極、５５３・・・エミッタ端子、５５４・・・コンタクトホール、５５５・・・コンタクトホール、５５６・・・コンタクトホール、５７０・・・トランジスタ部

Claims (8)

  1. 半導体基板と、
    前記半導体基板に形成された複数のゲートトレンチ部と、
    前記半導体基板に形成された複数のエミッタトレンチ部であって、前記複数のゲートトレンチ部のうち隣り合うゲートトレンチ部の間の各々に１以上のエミッタトレンチ部が設けられた、複数のエミッタトレンチ部と
    を備え、
    前記複数のゲートトレンチ部のうち少なくとも２つのゲートトレンチ部が接続された１組のゲートトレンチ部と、前記複数のエミッタトレンチ部のうち少なくとも２つのエミッタトレンチ部が接続された１組のエミッタトレンチ部との少なくとも一方を有する
    半導体装置。
  2. 前記複数のゲートトレンチ部は、前記複数のゲートトレンチ部の配列方向に均等に形成されている
    請求項１に記載の半導体装置。
  3. 前記１組のゲートトレンチ部は、前記複数のゲートトレンチ部のうち２つのゲートトレンチ部の端部が互いに接続されたループ型構造を有し、
    前記１組のエミッタトレンチ部は、前記複数のエミッタトレンチ部のうち２つのエミッタトレンチ部の端部が互いに接続されたループ型構造を有し、
    前記１組のエミッタトレンチ部は、平面視で、前記１組のゲートトレンチ部の前記ループ型構造の内側に形成されている
    請求項１又は２に記載の半導体装置。
  4. 前記１組のエミッタトレンチ部は、一の前記１組のゲートトレンチ部と他の前記１組のゲートトレンチ部との間に形成されている
    請求項３に記載の半導体装置。
  5. 前記半導体基板に形成された第１導電型のドリフト領域と、
    前記半導体基板であって、前記ドリフト領域の下方に形成された第２導電型のベース領域と
    を更に備え、
    前記ドリフト領域は、前記ベース領域と接して形成されている
    請求項３又は４に記載の半導体装置。
  6. 前記半導体基板のおもて面において、前記ドリフト領域よりも高濃度である第１導電型のエミッタ領域と、
    前記半導体基板のおもて面において、前記ベース領域よりも高濃度である第２導電型のコンタクト領域と
    を更に備え、
    前記エミッタ領域および前記コンタクト領域は、隣り合う前記ゲートトレンチ部と前記エミッタトレンチ部との間において、前記ゲートトレンチ部と前記エミッタトレンチ部の延伸方向に交互に形成されている
    請求項５に記載の半導体装置。
  7. 前記半導体基板は、前記１組のエミッタトレンチ部の前記ループ型構造の内側において、前記エミッタ領域および前記コンタクト領域を有さない
    請求項６に記載の半導体装置。
  8. 前記１組のエミッタトレンチ部の前記ループ型構造の内側において、前記半導体基板のおもて面を覆う層間絶縁膜を更に備える
    請求項３から７のいずれか一項に記載の半導体装置。
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