WO2016097576A1 - Transistor hemt - Google Patents

Transistor hemt Download PDF

Info

Publication number
WO2016097576A1
WO2016097576A1 PCT/FR2015/053503 FR2015053503W WO2016097576A1 WO 2016097576 A1 WO2016097576 A1 WO 2016097576A1 FR 2015053503 W FR2015053503 W FR 2015053503W WO 2016097576 A1 WO2016097576 A1 WO 2016097576A1
Authority
WO
WIPO (PCT)
Prior art keywords
buffer layer
layer
substrate
region
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/FR2015/053503
Other languages
English (en)
Inventor
Frédéric MORANCHO
Saleem HAMADY
Bilal BEYDOUN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Original Assignee
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Universite Libanaise filed Critical Centre National de la Recherche Scientifique CNRS
Priority to JP2017531697A priority Critical patent/JP2018503252A/ja
Priority to US15/535,933 priority patent/US10177239B2/en
Priority to EP15821120.1A priority patent/EP3235006A1/fr
Publication of WO2016097576A1 publication Critical patent/WO2016097576A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates generally to the techniques for producing high electron mobility transistors (or HEMT transistor, the English “High Electron Mobility Transistor”). It relates more particularly to a hetero structure from which such a transistor can be made.
  • the invention finds applications, in particular in the field of power electronic components used, for example, in devices for producing, converting and / or managing renewable energies such as wind or solar energy, but also in transport with low ecological impact.
  • renewable energy sources such as wind and solar energy
  • means of transport with low environmental impact such as the tramway, the train or the electric car
  • suitable electronic power components and more, especially of power switches.
  • improvements to semiconductor type components in the form of integrated circuits, such as power transistors relate to the intrinsic characteristics of these components to increase their operating voltage and / or their maximum switching frequency. They also aim to offer total integration solutions allowing mass manufacturing to reduce production costs.
  • Si silicon-based power components
  • MOS metal oxide semiconductor
  • IGBT insulated gate bipolar transistor
  • SiC Silicon Carbide
  • GaN Gallium Nitride
  • FIG. 1 is shown an example of heterojunction electronic structure used in a HEMT transistor.
  • This heterojunction electronic structure comprises several layers based on GaN each having intrinsic characteristics under control, and stacked one above the other, with:
  • buffer layer made of a material M1 characterized by its bandgap or "gap"Eg1; and, a second layer 5, called barrier layer, coming over the first layer 3 and composed of a material M2 characterized by its bandgap width or "gap" Eg2, where Eg1 is smaller than Eg2.
  • MOS-HEMT transistor structure is proposed in the IEEE publication of 2008, "Enhanced device performance of AIGaN / GaN HEMTs using thermal oxidation of electron-beam deposited aluminum for gas oxide" by C. Hongwei et al.
  • This publication shows the improved performance of a conventional HEMT transistor structure that can be achieved by adding an oxidation layer at the gate electrode.
  • the MOS-HEMT structure thus obtained has lower leakage currents and a larger drain current range than a conventional HEMT structure with, however, the need to have a threshold voltage of less than zero volts to set the transistor in a blocked state.
  • a Fluorine doped zone is inserted into the barrier layer of the HEMT transistor structure AIGaN / GaN and this latter is placed below the gate electrode, the Fluor ion doses being determined to have an sufficient offset of the voltage Vgs of the transistor.
  • N Devices and Circuits' further proposes a further development of the method of manufacturing a HEMT transistor structure.
  • a Fluorine plasma treatment method is used on the barrier layer of the hetero-structure. This method makes it possible, with a relatively simple process (use of a fluorine plasma), to modify the intrinsic characteristics of the hetero-structure in order to obtain an "normally OFF" transistor.
  • the patent application US2013 / 0256685 entitled “Compound semiconductor device and method for manufacturing the same” proposes a structure based on HEMT transistor in which a two-dimensional gas of electrons is generated, and an electrode is formed on the transistor-based structure.
  • the structure further includes a P-type semiconductor layer below an area where the two-dimensional electron gas is generated.
  • the P-type semiconductor layer has a portion containing a larger amount of ionized acceptors than other portions of the P-type semiconductor layer.
  • the object of the invention is to overcome the disadvantages of the aforementioned prior art, and more particularly to allow the realization of an HEMT transistor with a low leakage current at the gate, a high switching speed and a higher threshold voltage. at 0 V to ensure "normally OFF" functionality.
  • a first aspect of the invention proposes a heterojunction structure, in particular for a high electron mobility transistor (HEMT) comprising: a planar substrate,
  • a first non-intentionally doped buffer layer is arranged on the substrate
  • a third non-intentionally doped buffer layer disposed on the second buffer layer and having a predetermined thickness in a direction orthogonal to the substrate plane
  • barrier layer disposed on the intermediate layer disposed, said barrier layer being made of a column III nitride based wide bandgap semiconductor material Eg2,
  • the second buffer layer has substantially constant P + type doping over all or part of its thickness
  • the third buffer layer comprises a first region which is unintentionally doped throughout its thickness, as well as at least one second region adjacent to said first region and which is doped with N + type doping.
  • the second region adjacent to the first region of the third buffer layer has a constant doping throughout the thickness of said third buffer layer thus controlling the formation of 2DEG bidimensional gas.
  • the second region adjacent to the first region of the third buffer layer has a Gaussian type doping according to the thickness of said third buffer layer.
  • a distance in a direction orthogonal to the plane of the substrate, between the second buffer layer and the interface between the intermediate layer and the barrier layer is less than 20 nm, which makes it possible to control and to locally elevate the Fermi level and the conduction band of the heterojunction.
  • the nitride semiconductor material of the column III of which are formed the first buffer layer, the second buffer layer, the third buffer layer, the layer disposed on the third buffer layer and the layer barrier comprises GaN.
  • N + type doping may be used to dopate the region adjacent to the first region of said third buffer layer and the dopant is preferably silicon.
  • a transition layer is interposed between the substrate and the first buffer layer.
  • a second aspect of the invention relates to a HEMT type transistor made from a hetero-structure as described above.
  • the transistor comprises a surface gate electrode determined in a first plane parallel to the plane of the substrate, a drain electrode and a source electrode disposed in a second plane above the barrier layer of the heterojunction structure.
  • the first and second shots can be confused or staggered.
  • the first region of the third buffer layer of the heterojunctional structure is disposed beneath the gate electrode, and has a surface in a plane parallel to the plane of the substrate that is less than or equal to said surface of the gate electrode.
  • such a transistor may have an oxide-based insulating layer on the barrier layer below the gate electrode for controlling leakage currents.
  • the insulating layer has a surface in a plane parallel to the plane of the substrate identical to the surface of the gate electrode.
  • a semiconductor product comprising at least one transistor according to the second aspect.
  • This may be, for example, a power switch or any other power component such as a power voltage regulator, for example.
  • the invention relates to a method of manufacturing such a hetero-structure which comprises:
  • ⁇ depositing a second buffer layer on the first buffer layer having a thickness determined according to a direction orthogonal to the plane of the substrate and doping said second buffer layer being formed using dopant of the P + type throughout its thickness ;
  • the intermediate layer and the barrier layer cover all of the buffer layers, and therefore the electrodes of the transistor mounted above will not be in direct contact with the P + doped layer.
  • this manufacturing method is simple and requires few additional steps compared to the manufacture of a conventional hetero-structure, for example for the production of a conventional HEMT transistor.
  • the successive deposits of the stack of layers are made without interruption of an epitaxial process.
  • FIG. 2 is a sectional view of an example of stacking layers forming a heterojunction structure according to one embodiment of the invention
  • Figures 3 to 14 are sectional views illustrating the main technological steps for the realization of the heterojunction structure of Figure 2;
  • FIG. 15 is a sectional view of an HEMT transistor according to one embodiment
  • Figure 16 is a top view and Figures 17 and 18 are side views showing the position of the gate electrode of the transistor relative to a first unintentionally doped region of an underlying buffer layer;
  • FIG. 19 is a graph showing the threshold voltage and the current of the transistor of FIG. 15 as a function of its gate-source voltage
  • FIG. 20 is a sectional view of an example HEMT transistor according to another embodiment. Detailed description of embodiments
  • the invention will be more particularly described in a nonlimiting example of application to a heterojunction structure 2 for HEMT transistors.
  • the heterojunction structure example 2 described below is based on nitrides of elements of column III of the periodic table of the elements, also called Mendeleev table. It relates more particularly to a heterojunction structure 2 based on nitrided materials to form an AIGaN / GaN type interface.
  • the GaN is a semiconductor material with a forbidden bandwidth Eg1 smaller than a bandgap width Eg2 of the AIGaN material.
  • a heterojunction structure that uses the properties of another type of semiconductor material for creating an interface between GaAIAs-type large gap material and a GaAs-type small gap material can be used. performed.
  • FIG. 2 shows a first example of stack of buffer layers constituting structure 2 with heterojunction. It comprises in ascending order of stacking: a plane substrate 4,
  • a first non-intentionally doped buffer layer 6 is arranged on the substrate 4,
  • a second buffer layer 8 disposed on the first layer 6 and having a thickness determined according to a direction orthogonal to the substrate plane
  • Non intentionally doped buffer layer disposed on the second buffer layer 8 and having a thickness determined according to a direction orthogonal to the substrate plane, an unintentionally doped intermediate layer 1 1 disposed on the third buffer layer 10 made of a wide-band semiconductor forbidden semiconductor material Eg1 of column III identical to that of the stack of buffer layers, - a barrier layer 12 arranged on the intermediate layer 11, said barrier layer 12 being made of a nitride-based broadband semiconductor material Eg2 of column III, in which:
  • the second buffer layer 8 has a substantially constant P + type doping over all or part of its thickness
  • the third buffer layer 10 comprises a first region 16 which is unintentionally doped throughout its thickness, and at least one second region 18 adjacent to said first region 16 and which is doped with N + type doping. It is noted that buffer layers 6, 8, 10, the intermediate layer
  • the barrier layer 12 extend continuously in stacking over the entire surface of the structure; the second 8 covering continuously and entirely the first 6; the third 10 covering continuously and entirely the second 8; the intermediate layer 1 1 covering continuously and entirely the third 10, the barrier layer 12 continuously and completely covering the intermediate layer January 1.
  • the P + type doping mentioned herein corresponds to a density of between 10 17 and 18 cm -3 , preferably between 10 18 and 19 cm -3 .
  • first buffer layer 6 Depositing a first buffer layer 6 on the substrate 4, said semiconductor material which is made of said first buffer layer being unintentionally doped, ⁇ depositing a second buffer layer 8 of the first buffer layer 6 having a thickness determined according to a direction orthogonal to the plane of the substrate and doping said second buffer layer being formed with elements P type dopants on + all its thickness,
  • barrier layer 12 of a nitride-based wide bandgap semiconductor material of column III depositing a barrier layer 12 of a nitride-based wide bandgap semiconductor material of column III on the layer 11.
  • the performance of the heterojunction structure 2 having a stack of layers depends inter alia on the crystalline quality of the epitaxial material used.
  • GaN is an epitaxial material which makes it possible to limit partial disagreements of mesh with the materials forming the hetero-structure. To do this, the GaN is obtained by crystallographic growth from the substrate 4.
  • SiC silicon carbide
  • Si silicon carbide
  • substrates such as substrates based on GaAs, ZnO or so-called "free standing" substrates may also be used.
  • silicon (Si) may also be used.
  • the Si is a material that is commonly used for the manufacture of electronic components in general and HEMT transistors in particular. The massive and old use of Si in electronic components makes it a material whose intrinsic characteristics are very well controlled with above all a very low cost price despite a higher mesh size than SiC.
  • the heterojunction structure 2 can be carried out on a substrate Si of crystalline orientation determined, for example that noted (1 1 1) in the literature. It may sometimes be necessary to deposit a transition layer 14 as illustrated in FIG. 3, more commonly known as a nucleation layer, in order to overcome any dislocation problems. This transition layer 14 can also reduce the risk of tearing between the layers. These tears are generally due to the difference in mechanical stresses internal to the interface between the layers. Thus, for example and as illustrated in Figure 3, the transition layer 14 may be disposed between the substrate 4 and the first buffer layer 6 of the stack of buffer layers.
  • transition layers can be deposited between two layers.
  • nucleation layers may be deposited, for example in several successive deposition operations, on another layer of nitride compounds by epitaxy.
  • this makes it possible to improve and / or control the quality of the first buffer layer 6 in order to avoid, for example, tearing off or the creation of gaps that could generate uncontrolled leakage currents.
  • the substrate Si may be of crystalline orientation other than (001) or even (100), and that, if necessary, intermediate layers may be used, as previously stated, in order to obtain a film of GaN in concordance with the specifications of the application. It should be noted that the substrates described above are mentioned here only by way of example and are not limiting of the invention.
  • the growth of the various layers of structure 2 heterojunction can be achieved using microelectronics techniques, such as for example a technique by vapor phase epitaxy in reactors of HVPE type (English “Hybrid Vapor Phase Epitaxy "), From certain gaseous mixtures of type for example GaCl3 / NH3.
  • HVPE Hydrophosphide
  • This technique makes it possible, thanks to high growth rates, to obtain relatively large thicknesses and excellent qualities.
  • the growth of the first buffer layer 6 of the stack of layers can be obtained by the MOCVD method, for example by using elements of column III, in particular by routing in a reaction chamber. It may be, for example, a mixture of dihydrogen as well as a chemical precursor.
  • the GaN is thus formed on the surface of the transition layer 14 to form the first buffer layer 6.
  • the first buffer layer 6 is unintentionally doped.
  • a layer unintentionally doped GaN is also called UID-GaN (unintentionally doped), GaN-NID (from French). "GaN Not Intentionally Doped"), or i-GaN ("intrinsic GaN” or “intrinsic GaN”).
  • the second buffer layer 8 (FIG. 5) is then deposited on the first buffer layer 6.
  • the second buffer layer 8 is produced without the epitaxial process being interrupted, that is to say without the substrate 4 removed from the epitaxy chamber or undergo other technological steps.
  • the quality of the interfaces between the different layers is substantially improved.
  • the process time is decreased, which substantially reduces the production costs of the structure 2 to heterojunction.
  • the growth process of the second buffer layer 8 by epitaxy relies substantially on the same method as that described in the preceding paragraphs for the first buffer layer 6.
  • a P-type doping element is used during the growth process of the latter.
  • the P-type doping element preferentially belongs to the elements of column II-A such as, for example, magnesium (Mg).
  • Mg magnesium
  • other dopants of this same column of the Mendeleev periodic table can also be used, such as for example Beryllium.
  • the doses of doping elements during the growth process of the second buffer layer 8 can be modulated to obtain a layer with a determined doping corresponding to a precise specification of the application.
  • the second buffer layer 8 has a minimum thickness of 400 nm in order to obtain threshold voltages shifted to positive values.
  • the heterojunction structure 2 further comprises a third GaN buffer layer 10 as illustrated in FIG. 6.
  • the material of this third buffer layer 10 as well as the intrinsic characteristics are preferentially identical to the characteristics of the first layer. buffer 6 of the stack of layers.
  • the third buffer layer 10 is unintentionally doped UID-GaN. The method for obtaining this layer is identical to that presented above for producing the first buffer layer 6.
  • the third buffer layer 10 also has a thickness of the order of 10 nm for shifting the threshold voltage of the HEMT to positive values. .
  • the heterojunction structure 2 has a lower risk of tearing the films constituting the different layers.
  • the cost of manufacturing such a heterojunction structure 2 is substantially reduced compared to the structures of the prior art.
  • a first region 16 and at least one region adjacent to this region 16 such as adjacent regions 18 located on either side of the region 16 in the layer view of FIG. 7. It will be noted that, seen from above, the two regions 18 of FIG. 7 can be only one and even area 18 surrounding area 16.
  • a masking or protective layer 20 which makes it possible to precisely delimit the first region 16.
  • This mask 20 may be made for example with a photosensitive polymer allowing Using conventional photolithography techniques, to delimit the first region 16. This method of delimitation using a polymer is well known to those skilled in the art it will not be more detailed here.
  • an ion implantation process is performed on the entire surface of the third buffer layer 10 which is not protected by the mask 20.
  • an N-type dopant such as Si.
  • Localized implantation or otherwise called localized doping of a GaN layer requires relatively high dopant energies. Indeed, to penetrate the dopants in depths of a few nm in the GaN layer, it is necessary to use energies of the order of a few tens or even hundreds of keV. Such energies are necessary because of a relatively high GaN atomic density compared for example with that of silicon. Ion implantation processes are now well known, controlled and therefore will not be presented here.
  • an annealing is performed so that the doping species are positioned in substitutional sites (activation). Annealing is also used so that the GaN recrystallizes following the damage caused by the implantation.
  • the annealing temperature is of the order of 1000 ° C.
  • this implantation step makes it possible to cancel the influence of the presence of the second P-doped buffer layer 8 on the two-dimensional electron gas at the two regions 18.
  • the N + type doping in the third buffer layer 10 is of Gaussian form as schematically illustrated in Figure 9a.
  • an unintentionally doped intermediate layer 11 is then deposited on the third buffer layer 10.
  • the material constituting the intermediate layer 11 may be formed of a wide bandgap semiconductor material Eg1 based on nitride column III identical to that of the stack of buffer layers.
  • the intermediate layer 1 1 is unintentionally doped UID-GaN.
  • the method for obtaining this layer is identical to that presented above for producing the first buffer layer 6.
  • the intermediate layer 1 1 further has a thickness between 10 and 30 nm, preferably of the order of 10 nm to shift the voltage threshold of the HEMT to positive values.
  • a barrier layer 12 is then deposited on the unintentionally doped intermediate layer 11.
  • the material constituting the barrier layer 12 may be formed of a semiconductor material having a bandwidth Eg 2.
  • this layer may be composed of AIGaN, such as AIGa (1-x) N, where x is the mole fraction and is between 0 and 1, with a thickness of the barrier layer 12 less than 1 ⁇ .
  • the barrier layer 12 may be composed of several layers with respective controlled characteristics, such as, for example, a doped layer, called a donor layer providing electrons involved in the formation of two-dimensional gas. electron.
  • the heterojunction structure 2 which has been presented above allows an improvement, for example, in controlling the threshold voltages of the HEMT transistors in order to obtain "normally OFF" transistors.
  • such a structure makes it possible to obtain a transistor with improved reliability.
  • the third buffer layer 10 is doped with an N-type dopant element during the growth process of the latter.
  • the N-type doping element may be Si.
  • the third buffer layer 10 is locally etched preferentially with the aid of, for example, a dry etching solution.
  • the third N + doped buffer layer 10 is produced by a so-called "lift" method of deposition for defining the first region 16 without etching of the third buffer layer 10.
  • the GaN-NID layer 10.1 is performed ( Figure 14).
  • the first buffer layer 6, layer 1 1 and the first region 16 may have a slight N-doping (10 16 to 10 17 cm “3) much lower than the N + doping (October 19 to October 20 cm" 3) of the region 18.
  • the slight doping N could advantageously be a little below, namely in density / concentration between 10 15 and 10 16 cm -3 .
  • an HEMT transistor it comprises as shown in FIG. 15:
  • a second buffer layer 8 disposed on the first layer 6 and having a thickness determined according to a direction orthogonal to the substrate plane
  • Non intentionally doped buffer layer disposed on the second buffer layer 8 and having a thickness determined according to a direction orthogonal to the substrate plane,
  • barrier layer 12 disposed on the intermediate layer 1 1, said barrier layer 12 being made of a Ni 2 semiconductor wide bandgap semiconductor material of column III,
  • source (S), drain (D) and gate (G) electrodes are source (S), drain (D) and gate (G) electrodes.
  • the second P + doped buffer layer 8 is not connected to any transistor electrode, neither the source, nor the drain, nor the gate, whereas this second layer preferably extends over the entire surface of the transistor. In other words, this second P + doped buffer layer 8 is floating.
  • gate electrode G is located just above the first region 16 with similar dimensions.
  • barrier layer 12 of a nitride-based wide bandgap semiconductor material of column III depositing a barrier layer 12 of a nitride-based wide bandgap semiconductor material of column III on the intermediate layer 11,
  • gate (G), drain (D) and source (S) electrodes using one or more layers of electrically conductive materials.
  • Drain D and Source S electrodes are so-called “ohmic” contacts thus making contacts metal / semiconductor low resistance and the gate electrode G is a metal contact / semiconductor said "Schottky".
  • the method of manufacturing such electrodes being known to those skilled in the art, it will not be detailed in the description.
  • the metals used to make these contact resumptions of the HEMT transistor described in the invention can be of different types, depending on the characteristics of the desired contacts.
  • the electrodes may be composed of a single layer of metal, for example Ti, Al or other metals, or even bilayer or tri-metallic layer.
  • Electrodes can be deposited by the traditional methods of depositing metals used in microelectronics such as for example by the Lift-Off method or the LIGA method (Lithography GAIvanic). Said electrodes may also be made of other materials whose electrical properties have been previously modified to suit the desired contact resistance.
  • the invention makes it possible to obtain a HEMT transistor with a zero or positive threshold voltage in order to obtain a "normally OFF" HEMT transistor.
  • a first region 16 unintentionally doped allowing the P + doped layer placed under this region to influence the electron gas 2DEG.
  • the first region 16 is positioned under the gate electrode (G) of the transistor and is, according to embodiments, 10 nm thick and has a width of 1 ⁇ .
  • the first region 16 is characterized by its length Lo16 and its width La16 in a plane parallel to that of the substrate is preferably smaller or equal in size to the dimensions of the gate electrode G in a plane parallel to the plane of the substrate.
  • La16 is the width of the first region 16
  • LoG is the length of the gate electrode (G), and LaG is the width of the gate electrode (G).
  • the placement of the first region 16 with respect to the gate electrode G is important. To do this, the placement of the first region 16 with respect to the gate electrode G must be (FIG. 17 and FIG. 18):
  • p1 is the positioning of the gate electrode (G) on the x axis
  • p2 is the positioning of the first region 16 on the x axis
  • p3 is the positioning of the gate electrode (G) on the x axis z axis
  • p4 is the positioning of the first region 16 on the z axis
  • B1 is the distance between the gate electrode (G) and the first region 16 along the x axis
  • B2 is the distance between the gate electrode (G) and the first region 16 along the z axis
  • La16 is the width of the first region 16
  • LoG is the length of the gate electrode (G), and,
  • LaG is the width of the gate electrode (G).
  • the invention proposes to control the threshold voltage of the transistor by varying the distance between the second buffer layer 8 (P + doped) and the AIGaN / GaN interface, that is to say between the layer 1 1 and the barrier layer 12. Indeed, the reduction or increase in the distance between the second buffer layer 8 and the barrier layer 12 makes it possible to modulate the difference between the Fermi level and the conduction band and therefore to modulate the threshold voltage of the transistor.
  • the graph of FIG. 19 compares the threshold voltage of a transistor according to an exemplary embodiment of the invention with the threshold voltage of a conventional "normally ON" HEMT having the same physical and geometrical parameters with the exception of the first region 16.
  • the parameters of the structure are:
  • the thickness of the layer 8 500 nm.
  • an oxide layer is integrated in another embodiment between the gate electrode G and the Al (1 - x) GaN layer. This further comprises as shown in FIG. 20:
  • a second buffer layer 8 disposed on the first layer 6 and having a thickness determined according to a direction orthogonal to the substrate plane
  • Non intentionally doped buffer layer disposed on the second buffer layer 8 and having a thickness determined according to a direction orthogonal to the substrate plane,
  • barrier layer 12 disposed on the intermediate layer 1 1, said barrier layer 12 being made of a Ni 2 semiconductor wide bandgap semiconductor material of column III,
  • this electrically insulating layer 24 thus makes it possible to obtain a MOS contact for (Metal / Oxide / Semiconductor) between the gate contact G and the barrier layer 12.
  • the oxide layer 24 may be obtained by thermal oxidation using, for example, a PECVD (Plasma Enhanced Chemical Vapor Deposition) type oxidation furnace which makes it possible to obtain layers of a few nanometers to a micrometer of thickness, for example.
  • PECVD Pulsma Enhanced Chemical Vapor Deposition
  • the presence of the oxide layer and the removal of the Schottky contact make it possible to reduce the leakage current of the order, for example, by factor 20, thus making it possible to greatly improve the performance of the HEMT transistor.
  • the threshold voltage obtained as a function of the parameters mentioned above makes it possible to obtain a HEMT transistor with a threshold voltage, for example of 4V.
  • This positive threshold voltage thus makes it possible to obtain, according to the different embodiments presented, a HEMT transistor which respects the "normally OFF" functionality. New fields of application are possible thanks to such a component. Indeed, this high threshold voltage makes this type of component insensitive to external disturbances such as noise on the gate voltage, including electromagnetic noise.
  • the above description has been given for illustrative purposes only and is not limiting of the scope of the invention. Any technically feasible variant embodiment may be preferred to the embodiments described.
  • the GaN material used in the description may be replaced by GaAs.
  • the use of such a material therefore implies that the type of dopant and the doses that will be used as well as the dimensions and the positioning of the layer 8 will be chosen so that the overall behavior of the HEMT transistor using a GaAs material corresponds to the transistor described in the invention.
  • first, second, third, etc. can be used here to describe different elements, components, regions, layers and / or sections. These elements, regions, layers and / or sections should not be limited by these terms. These terms are used only to distinguish an element, component, region, layer, or section from another region, layer, or section. Thus, a first element, region, layer, or section described above could be referred to as the second element, region, layer, or section without departing from the teachings of inventive concepts.
  • the relative positioning terms such as “under”, “below”, “below”, “above”, “above”, etc., have been used here to facilitate description and to describe positioning. of one element with respect to another element as illustrated in the figures.
  • the relative positioning terms are intended to cover different orientations of the device according to the invention during use or operation in addition to the orientation shown in the figures. For example, if the device according to the invention is returned, the elements described as “below” or “under” other elements would then be oriented “above” other elements. Thus, the term “below” may encompass both an “above” and “below” orientation. The device may also be otherwise oriented (90 degree rotation or other orientations) and the relative positioning terms used herein will be interpreted accordingly.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Structure à hétérojonction, dite aussi hétéro-structure, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant un substrat (4), un empilement d'au moins trois couches tampons en un même matériau semi-conducteur à large bande interdite EG1 à base de nitrure de la colonne, dont une première couche tampon (6) non intentionnellement dopée, une deuxième couche tampon (8), une troisième couche tampon (10) non intentionnellement dopée, une couche intermédiaire non intentionnellement dopée (11) et une couche barrière (12) disposée sur la couche intermédiaire (11), ladite couche barrière (12) étant en un matériau semi-conducteur à large bande interdite EG2 à base de nitrure de la colonne III; la deuxième couche tampon (8) présente un dopage de type P+ constant sur tout ou partie de son épaisseur; et la troisième couche tampon (10) présente une première région (16) non intentionnellement dopée sur toute son épaisseur ainsi qu'au moins une deuxième région (18) adjacente à ladite première région avec un dopage N+ entourant la première région (16).

Description

TRANSISTOR HEMT
Domaine Technique
La présente invention se rapporte de manière générale aux techniques de réalisation de transistors à grande mobilité d'électrons (ou transistor HEMT, de l'anglais « High Electron Mobility Transistor »). Elle concerne plus spécialement une hétéro-structure à partir de laquelle peut être réalisé un tel transistor.
L'invention trouve des applications, en particulier dans le domaine des composants électroniques de puissance utilisés, par exemple, dans des dispositifs de production, de conversion et/ou de gestion des énergies renouvelables tels que l'énergie éolienne ou solaire, mais également dans le transport à faible impact écologique.
Art Antérieur
Les sources d'énergie renouvelables telles que par exemple les énergies éoliennes ou solaires sont devenues depuis quelques années des solutions alternatives viables, adaptées pour faire face à la diminution des ressources énergétiques fossiles et au réchauffement climatique. De plus, le développement de moyens de transport à faible impact écologique, tels que le tramway, le train ou bien la voiture électrique, appelle le développement de composants électroniques de puissance adaptés et plus, spécialement, d'interrupteurs de puissance. En particulier, des améliorations aux composants de type semiconducteur sous forme de circuits intégrés, comme par exemple des transistors de puissance, portent sur les caractéristiques intrinsèques de ces composants pour augmenter leur tension d'utilisation et/ou leur fréquence maximale de commutation. Elles visent aussi à proposer des solutions d'intégration totale permettant une fabrication en masse pour diminuer les coûts de production.
A ce jour, seuls des composants de puissance à base de Silicium (Si) tels que par exemple des transistors MOS (« Métal Oxyde Semiconductor ») ou des transistors IGBT (« Insulated Gâte Bipolar Transistor ») réalisent ce type de fonctions. Cependant, les propriétés physiques inhérentes à l'utilisation du Si rendent difficiles les évolutions technologiques de ce type de composants. Depuis quelques années, de nombreux travaux de recherche ont permis de trouver des solutions alternatives grâce à l'utilisation de matériaux à large bande interdite, permettant la réalisation de nouveaux composants de puissance comme par exemple des transistors à haute mobilité électronique, aussi appelés transistors HEMT.
Le carbure de Silicium (SiC) et le Nitrure de Gallium (GaN) sont apparus comme étant deux matériaux parmi les plus prometteurs grâce à un champ électrique critique élevé et à une large gamme de fonctionnement en température. Malgré des résultats remarquables, les composants de puissance à base de SiC rencontrent toutefois des difficultés pour pénétrer les marchés de masse, du fait des tailles limitées des plaquettes en SiC (100 à 150 mm de diamètre maximum à l'heure actuelle). De plus, des problématiques persistent à ce jour pour ce type de composants en ce qui concerne la maîtrise des défauts, mais également la reproductibilité des procédés de fabrication. Le GaN semble être une alternative au SiC très intéressante pour la conception de composants de puissance. En effet, le GaN est un matériau semi-conducteur plus performant que le Si ou le SiC en termes de compromis résistance passante / tenue en tension. Ce rapport, autrement nommé facteur de mérite, caractérise les performances statiques d'un interrupteur de puissance.
Sur la Figure 1 est représenté un exemple de structure électronique à hétérojonction utilisée dans un transistor HEMT. Cette structure électronique à hétérojonction comprend plusieurs couches à base de GaN ayant chacune des caractéristiques intrinsèques maîtrisées, et empilées les unes au-dessus des autres, avec :
- un substrat 1 ,
- par-dessus lequel vient une première couche 3, dite couche tampon, composée d'un matériau M1 caractérisé par sa largeur de bande interdite ou « gap » Eg1 ; et, - une seconde couche 5, dite couche barrière, venant par-dessus la première couche 3 et composée d'un matériau M2 caractérisé par sa largeur de bande interdite ou « gap » Eg2, où Eg1 est inférieure à Eg2.
De nombreux travaux de recherche portent sur la maîtrise et l'amélioration d'un confinement du gaz bidimensionnel d'électrons au niveau de l'hétéro- structure AIGaN/GaN en étudiant différentes solutions. Ces solutions peuvent être au niveau du dépôt de la couche GaN, afin de modifier certaines caractéristiques intrinsèques de l'hétéro-structure permettant ainsi d'obtenir des transistors HEMT avec des vitesses de commutation relativement élevées ainsi que des pertes relativement faibles. Elles peuvent aussi consister à créer de nouvelles structures de type MOS-HEMT.
Ainsi, par exemple, une structure de transistor MOS-HEMT est proposée dans la publication IEEE de 2008, « Enhanced device performance of AIGaN/GaN HEMTs using thermal oxidation of electron-beam deposited Aluminium for gâte oxide » de C. Hongwei et al. Cette publication montre l'amélioration des performances d'une structure classique de transistor HEMT qui peut être obtenue en ajoutant une couche d'oxydation au niveau de l'électrode de grille. La structure MOS-HEMT ainsi obtenue possède des courants de fuite moins importants et une gamme de courant de drain plus grande qu'une structure HEMT classique avec, cependant, la nécessité d'avoir une tension de seuil inférieure à zéro volt pour placer le transistor dans un état bloqué.
Or, un autre axe de recherche très important à l'heure actuelle concerne l'état au repos de ce type de structure, c'est-à-dire l'état du transistor lorsqu'aucune tension n'est appliquée sur l'électrode de grille du transistor HEMT. En effet, dans de nombreuses applications de puissance, le transistor utilisé comme interrupteur doit être à l'état ouvert par défaut (aussi appelé fonctionnalité « normally OFF »). En effet, cet état est indispensable pour des raisons de sécurité et d'économie d'énergie, comme par exemple dans les applications pour le transport automobile ou ferroviaire.
Plusieurs structures à base de GaN ont été récemment proposées afin de satisfaire la fonctionnalité « normally OFF » d'un transistor HEMT. Des travaux de l'équipe de C. Hongwei et al, ont montré la possibilité de modifier la tension de seuil pour obtenir un transistor HEMT « normally OFF » en utilisant un traitement aux ions Fluor dans une publication nommée « Self-aligned enhancement-mode AIGaN/GaN HEMTs Using 25keV Fluorine Ion Implantion » publié en 2010 dans la revue IEEE. Pour ce faire, une zone dopée au Fluor est insérée dans la couche barrière de la structure AIGaN/GaN du transistor HEMT et celle-ci est placée en dessous de l'électrode de grille, les doses d'ions Fluor étant déterminées pour avoir un décalage suffisant de la tension Vgs du transistor. La demande de brevet US2007/0278518 intitulé « Enhancement Mode III-
N Devices and Circuits » propose en outre une autre évolution du procédé de fabrication d'une structure de transistor HEMT. Selon cette évolution, on utilise une méthode de traitement à base d'un plasma de Fluor sur la couche barrière de l'hétéro-structure. Cette méthode permet, avec un procédé relativement simple (utilisation d'un plasma de fluor), de modifier les caractéristiques intrinsèques de l'hétéro-structure afin d'obtenir un transistor « normally OFF ».
L'évolution des techniques de conception ainsi que de fabrication comme celles présentées ci-dessus permet d'obtenir des transistors HEMT « normally OFF » pouvant adresser seulement certains marchés de conversion d'énergie à cause de courants de fuite encore relativement importants.
La demande de brevet US2013/0256685 intitulée « Compound semiconductor device and method for manufacturing the same » propose une structure à base de transistor HEMT dans laquelle un gaz bidimensionnel d'électrons est généré, et une électrode est formée sur la structure à base de transistor HEMT. La structure comprend en outre une couche de semiconducteur de type P en dessous d'une zone où le gaz bidimensionnel d'électrons est généré. Pour contrôler une densité d'électrons du gaz bidimensionnel, la couche de semi-conducteur de type P présente une partie contenant une plus grande quantité d'accepteurs ionisés que d'autres parties de la couche semi-conductrice de type P. Résumé de l'Invention
L'invention vise à surmonter les inconvénients de l'art antérieur précités, et plus particulièrement à permettre la réalisation d'un transistor HEMT avec un faible courant de fuite au niveau de la grille, une vitesse de commutation élevée et une tension de seuil supérieure à 0 V afin d'assurer la fonctionnalité « normally OFF ».
A cet effet, un premier aspect de l'invention propose une structure à hétérojonction, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant: - un substrat plan,
- un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont :
■ une première couche tampon non intentionnellement dopée est disposée sur le substrat,
■ une deuxième couche tampon disposée sur la première couche et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
■ une troisième couche tampon non intentionnellement dopée disposée sur la deuxième couche tampon et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
- une couche intermédiaire non intentionnellement dopée disposée sur la troisième couche tampon en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- une couche barrière disposée sur la couche disposée intermédiaire, ladite couche barrière étant en un matériau semiconducteur à large bande interdite Eg2 à base de nitrure de la colonne III,
dans laquelle : - la deuxième couche tampon présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et la troisième couche tampon comporte une première région qui est non intentionnellement dopée sur toute son épaisseur, ainsi qu'au moins une deuxième région adjacente à ladite première région et qui est dopée avec un dopage de type N+. Ainsi, grâce à la présence des deux régions l'effet de la deuxième couche tampon dopée P+ est atténué sur un gaz bidimensionnel d'électrons.
Dans un exemple de réalisation, la deuxième région adjacente à la première région de la troisième couche tampon a un dopage constant sur toute l'épaisseur de ladite troisième couche tampon permettant ainsi de contrôler la formation du gaz bidimensionnel 2DEG.
Dans une variante, la deuxième région adjacente à la première région de la troisième couche tampon a un dopage de type gaussien suivant l'épaisseur de ladite troisième couche tampon.
Selon des modes de réalisation de l'invention, une distance suivant une direction orthogonale au plan du substrat, entre la deuxième couche tampon et l'interface entre la couche intermédiaire et la couche barrière est inférieure à 20 nm, ce qui permet de contrôler et d'élever localement le niveau de Fermi et la bande de conduction de l'hétérojonction.
Selon différents modes de réalisation de l'invention, le matériau semiconducteur à base de nitrure de la colonne III dont sont réalisées la première couche tampon, la deuxième couche tampon, la troisième couche tampon, la couche disposée sur la troisième couche tampon et la couche barrière comprend du GaN.
Un dopage de type N+ peut être utilisé pour doper la région adjacente à la première région de ladite troisième couche tampon et le dopant est préférentiellement du silicium.
Avantageusement, pour pallier ce problème mais également les problèmes éventuels de dislocation, dans un mode de réalisation de l'invention une couche de transition est intercalée entre le substrat et la première couche tampon.
Un deuxième aspect de l'invention se rapporte à un transistor de type HEMT réalisé à partir d'une hétéro-structure telle que décrite ci-dessus. Le transistor comprend une électrode de grille de surface déterminée dans un premier plan parallèle au plan du substrat, une électrode de drain et une électrode de source, disposées dans un deuxième plan au-dessus de la couche barrière de la structure à hétérojonction. Les premier et deuxième plans peuvent être confondus ou décalés. Dans un exemple de réalisation, la première région de la troisième couche tampon de la structure à hétérojonction, est disposée sous l'électrode de grille, et a une surface dans un plan parallèle au plan du substrat qui est inférieure ou égale à ladite surface de l'électrode de grille.
Dans des modes de réalisation, un tel transistor peut avoir une couche isolante à base d'oxyde, sur la couche barrière, au-dessous de l'électrode de grille permettant de contrôler des courants de fuite.
Par exemple, la couche isolante a une surface dans un plan parallèle au plan du substrat identique à la surface de l'électrode de grille.
Selon un troisième aspect de l'invention, il est proposé un produit semi- conducteur comprenant au moins un transistor selon le deuxième aspect. Il peut s'agir, par exemple, d'un interrupteur de puissance ou de tout autre composant de puissance tel qu'un régulateur de tension de puissance, par exemple.
Selon un quatrième aspect, l'invention concerne un procédé de fabrication d'une telle hétéro-structure qui comprend :
- la préparation d'un substrat plan,
- les dépôts successifs sur le substrat d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ■ le dépôt d'une première couche tampon sur le substrat, ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé,
■ le dépôt d'une deuxième couche tampon sur la première couche tampon ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P+ sur toute son épaisseur ;
■ le dépôt d'une troisième couche tampon sur la deuxième couche tampon et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé,
- le dopage à l'aide d'éléments dopants de type N+ d'au moins une région de la troisième couche tampon adjacente à une première région de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur,
- le dépôt d'une couche intermédiaire non intentionnellement dopée en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- le dépôt d'une couche barrière en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III sur la troisième couche tampon.
On note que, préférentiellement, la couche intermédiaire et la couche barrière recouvrent la totalité des couches tampons, et donc les électrodes du transistor monté par-dessus ne seront pas en contact direct avec la couche dopée P+.
Avantageusement, ce procédé de fabrication est simple et nécessite peu d'étapes supplémentaires par rapport à la fabrication d'une hétéro-structure classique, par exemple pour la réalisation d'un transistor HEMT classique.
Dans un souci d'optimisation des performances de la structure, il est proposé dans une variante de réalisation du procédé que les dépôts successifs de l'empilement de couches soient réalisés sans interruption d'un procédé d'épitaxie.
Brève Description des Dessins
D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés dans lesquels :
- La Figure 1 , déjà analysée, est une vue en coupe d'une structure à hétérojonction selon l'art antérieur ;
- La Figure 2 est une vue en coupe d'un exemple d'empilement des couches formant une structure à hétérojonction selon un mode de réalisation de l'invention ;
- Les Figures 3 à 14 sont des vues en coupe illustrant les principales étapes technologiques pour la réalisation de la structure à hétérojonction de la figure 2 ;
- La Figure 15 est une vue en coupe d'un transistor HEMT selon un mode de réalisation ;
- La Figure 16 est une vue de dessus et les Figures 17 et 18 sont des vues de côté montrant la position de l'électrode de grille du transistor par rapport à une première région non intentionnellement dopée d'une couche tampon sous-jacente ;
- La Figure 19 est un graphe montrant la tension de seuil et le courant du transistor de la Figure 15 en fonction de sa tension grille-source ;
- La Figure 20 est une vue en coupe d'un exemple transistor HEMT selon un autre mode de réalisation. Description détaillée de modes de réalisation
A titre liminaire, il est à noter que toutes les figures illustrant des vues en coupe de la structure à hétérojonction ainsi que toutes les figures illustrant des empilements des couches mais également celles représentant des étapes de procédé de fabrication de la structure à hétérojonction et du transistor HEMT, ne sont pas à l'échelle. Les différentes épaisseurs ne sont pas représentées dans des proportions conformes à la réalité. Dans un souci de simplification, dans la description qui suit et aux figures, les éléments communs à toutes les structures portent les mêmes références.
L'invention sera plus particulièrement décrite dans un exemple non limitatif d'application à une structure 2 à hétérojonction pour transistors HEMT. L'exemple de structure 2 à hétérojonction décrit ci-après est à base de nitrures d'éléments de la colonne III du tableau périodique des éléments, également appelé tableau de Mendeleïev. Elle porte plus particulièrement sur une structure 2 à hétérojonction à base de matériaux nitrurés pour former une interface de type AIGaN/GaN. Avantageusement, le GaN est un matériau semi- conducteur avec une largeur de bande interdite Eg1 plus petite qu'une largeur de bande interdite Eg2 du matériau AIGaN.
Il est bien évident, toutefois, que l'invention n'est pas limitée à ces exemples. Par exemple, une structure à hétérojonction qui utilise les propriétés d'un autre type de matériaux semi-conducteurs permettant la création d'une interface entre un matériau à grand gap du type du GaAIAs et un matériau à petit gap du type du GaAs peut être réalisée.
La Figure 2 montre un premier exemple d'empilement de couches tampons constituant la structure 2 à hétérojonction. Elle comprend dans l'ordre croissant d'empilement : - un substrat 4 plan,
- un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont :
■ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4,
■ une deuxième couche tampon 8 disposée sur la première couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
■ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, - une couche intermédiaire non intentionnellement dopée 1 1 disposée sur la troisième couche tampon 10 en un matériau semiconducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - une couche barrière 12 disposée sur la couche intermédiaire 1 1 , ladite couche barrière 12 étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, dans laquelle :
- la deuxième couche tampon 8 présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et
- la troisième couche tampon 10 comporte une première région 16 qui est non intentionnellement dopée sur toute son épaisseur, ainsi qu'au moins une deuxième région 18 adjacente à ladite première région 16 et qui est dopée avec un dopage de type N+. On remarque que les couches tampons 6, 8,10, la couche intermédiaire
1 1 et la couche barrière 12 s'étendent de manière continue en empilage sur toute la surface de la structure ; la deuxième 8 recouvrant continûment et entièrement la première 6 ; la troisième 10 recouvrant continûment et entièrement la deuxième 8 ; la couche intermédiaire 1 1 recouvrant continûment et entièrement la troisième 10, la couche barrière 12 recouvrant continûment et entièrement la couche intermédiaire 1 1 .
Le dopage de type P+ mentionné ici correspond à une densité comprise entre 1017 et 1018 cm"3, de préférence comprise entre 1018 et 1019 cm"3.
Le procédé de fabrication dans un exemple de réalisation d'une telle hétéro-structure comprend :
- la préparation d'un substrat 4 plan,
- les dépôts successifs sur le substrat 4 d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont :
■ le dépôt d'une première couche tampon 6 sur le substrat 4, ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, ■ le dépôt d'une deuxième couche tampon 8 sur la première couche tampon 6 ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P+ sur toute son épaisseur,
■ le dépôt d'une troisième couche tampon 10 sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé,
- le dopage à l'aide d'éléments dopants de type N+ d'au moins une région 18 de la troisième couche tampon 10 adjacente à une première région 16 de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur, - le dépôt d'une couche intermédiaire non intentionnellement dopée
1 1 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- le dépôt d'une couche barrière 12 en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III sur la couche 1 1 .
Les performances de la structure 2 à hétérojonction présentant un empilement de couches dépendent entre autre de la qualité cristalline du matériau d'épitaxie utilisé. Le GaN est un matériau d'épitaxie qui permet de limiter des désaccords partiels de maille avec les matériaux formant l'hétéro-structure. Pour ce faire, le GaN est obtenu par croissance cristallographique à partir du substrat 4.
Plusieurs types de matériaux peuvent être utilisés pour réaliser le substrat 4, en tant que substrat d'épitaxie pour le GaN. Dans des modes de réalisation, on utilise par exemple le Carbure de Silicium (SiC) qui donne un désaccord de maille de l'ordre de 3,4% seulement, ou le Saphir (AI203). D'autres exemples de substrats, comme par exemple des substrats à base de GaAs, de ZnO ou bien des substrats dits « free standing » peuvent aussi être utilisés. En variante, le Silicium (Si) peut également être utilisé. En effet, le Si est un matériau qui est couramment utilisé pour la fabrication de composants électroniques en général et de transistors HEMT en particulier. L'utilisation massive et ancienne du Si dans les composants électroniques en fait un matériau dont les caractéristiques intrinsèques sont très bien maîtrisées avec surtout un coût de revient très faible malgré un désaccord de maille supérieur au SiC.
En fonction de la nature du substrat, par exemple SiC ou Si, ou de l'orientation cristalline du substrat de Si, la qualité de la couche GaN obtenue par croissance épitaxiale peut varier, ce qui est susceptible de modifier les performances de la structure 2 à hétérojonction. C'est pourquoi, dans un exemple de réalisation, la structure 2 à hétérojonction peut être réalisée sur un substrat Si d'orientation cristalline déterminée, par exemple celle notée (1 1 1 ) dans la littérature. II peut être parfois nécessaire de déposer une couche de transition 14 comme illustrée à la Figure 3, dite plus communément couche de nucléation, afin de pallier d'éventuels problèmes de dislocation. Cette couche de transition 14 peut également permettre la diminution du risque de déchirure entre les couches. Ces déchirures sont dues généralement à la différence de contraintes mécaniques internes à l'interface entre les couches. Ainsi, par exemple et comme illustré à la figure 3, la couche de transition 14 peut être disposée entre le substrat 4 et la première couche tampon 6 de l'empilement de couches tampons.
Dans une variante (non représentée sur les figures), plusieurs couches de transition peuvent être déposées entre deux couches.
Dans le cas de plusieurs couches de nucléation (ou couches de transition), celles-ci peuvent être déposées, par exemple en plusieurs opérations de dépôt successives, sur une autre couche de composés nitrurés par épitaxie. Avantageusement, ceci permet d'améliorer et/ou de maîtriser la qualité de la première couche tampon 6 afin d'éviter par exemple un arrachement ou alors la création de lacunes qui pourraient engendrer des courants de fuite non maîtrisés. On notera également que le substrat Si peut être d'orientation cristalline autre comme (001 ) ou encore (100), et que, si nécessaire, des couches intermédiaires peuvent être utilisées, comme précédemment exposé, afin d'obtenir un film de GaN en concordance avec le cahier des charges de l'application. Il est à noter que les substrats décrits ci-dessus sont cités ici seulement à titre d'exemple et ne sont pas limitatifs de l'invention.
La croissance des différentes couches de la structure 2 à hétérojonction peut être réalisée à l'aide des techniques de la microélectronique, comme par exemple une technique par Épitaxie en Phase Vapeur dans des réacteurs de type HVPE (de l'anglais « Hybride Vapour Phase Epitaxy »), à partir de certains mélanges gazeux de type par exemple GaCI3/NH3. Cette technique permet grâce à des vitesses de croissance élevées d'obtenir des épaisseurs relativement importantes et d'excellentes qualités.
D'autres techniques de dépôt peuvent être également utilisées telles que par exemple la méthode MBE (de l'anglais « Molecular Beam Epitaxy »), mais également la méthode MOCVD (de l'anglais « MetalOrganic Chemical Vapor Déposition »). Ces méthodes sont citées à titre d'exemple et n'ont aucun caractère limitatif quant aux techniques de conception de telles couches nitrurées qui peuvent être utilisées pour la conception de transistors HEMT. Dans des modes de réalisation et comme illustré à la Figure 4, la croissance de la première couche tampon 6 de l'empilement de couches peut être obtenue par la méthode MOCVD, par exemple en utilisant des éléments de la colonne III, notamment par acheminement dans une chambre de réaction. Il peut s'agir, par exemple, d'un mélange de dihydrogène ainsi que d'un précurseur chimique. Le GaN se forme ainsi à la surface de la couche de transition 14 pour former la première couche tampon 6.
Avantageusement, la première couche tampon 6 est non intentionnellement dopée. Pour l'homme de l'art, une telle couche, c'est-à-dire une couche non intentionnellement dopée en GaN est aussi appelée UID-GaN (de l'anglais « unintentionally doped »), GaN-NID (du français « GaN Non Intentionnellement Dopé »), ou i-GaN (« intrinsic GaN » ou « GaN intrinsèque »). Un tel procédé d'épitaxie permet d'obtenir une vitesse de croissance de l'ordre de quelques μιτι/h. Ainsi, il est possible d'obtenir une épaisseur de l'ordre de 1 à 3 μηι pour la première couche tampon 6 en seulement quelques heures.
La deuxième couche tampon 8 (Figure 5) est ensuite déposée sur la première couche tampon 6. Avantageusement, la deuxième couche tampon 8 est réalisée sans que le processus d'épitaxie ne soit interrompu c'est-à-dire sans que le substrat 4 ne soit ôté de l'enceinte d'épitaxie ou ne subisse d'autres étapes technologiques. Ainsi, la qualité des interfaces entre les différentes couches est sensiblement améliorée. De plus, grâce au dépôt successif de l'empilement de couches, le temps du procédé est diminué, ce qui fait chuter sensiblement les coûts de production de la structure 2 à hétérojonction.
Le processus de croissance de la deuxième couche tampon 8 par épitaxie repose sensiblement sur le même procédé que celui décrit dans les paragraphes précédents pour la première couche tampon 6. Afin de doper la deuxième couche tampon 8, un élément dopant de type P est utilisé durant le processus de croissance de cette dernière. L'élément dopant de type P appartient préférentiellement aux éléments de la colonne ll-A tels que par exemple le Magnésium (Mg). Cependant, d'autres dopants de cette même colonne du tableau périodique de Mendeleïev peuvent également être utilisés, comme par exemple le Béryllium.
Avantageusement, les doses d'éléments dopants durant le processus de croissance de la deuxième couche tampon 8 peuvent être modulées pour obtenir une couche avec un dopage déterminé correspondant à un cahier des charges précis de l'application.
La deuxième couche tampon 8 présente une épaisseur minimale de 400 nm afin d'obtenir des tensions de seuil décalées vers des valeurs positives.
Dans des modes de réalisation, la structure 2 à hétérojonction comprend en outre une troisième couche tampon 10 de GaN comme illustré sur la Figure 6. Le matériau de cette troisième couche tampon 10 ainsi que les caractéristiques intrinsèques sont préférentiellement identiques aux caractéristiques de la première couche tampon 6 de l'empilement de couches. Préférentiellement, la troisième couche tampon 10 est non intentionnellement dopée UID-GaN. Le procédé pour obtenir cette couche est identique à celui présenté précédemment pour fabriquer la première couche tampon 6. La troisième couche tampon 10 présente en outre une épaisseur de l'ordre de 10 nm permettant de décaler la tension de seuil du HEMT vers des valeurs positives.
Avantageusement, grâce au procédé de fabrication présenté ci-dessus, la structure 2 à hétérojonction présente un moindre risque de déchirure des films constituant les différentes couches. De plus, grâce aux dépôts successifs de l'empilement de couches, il est possible de contrôler la quantité d'impuretés dans les différentes couches tout en diminuant le nombre d'étapes technologiques. Ainsi, le coût de fabrication d'une telle structure 2 à hétérojonction est sensiblement diminué par rapport aux structures de l'art antérieur. Afin de maîtriser la densité de porteurs dans le gaz bidimensionnel d'électrons, dans un mode de réalisation préféré il est délimité, dans la troisième couche tampon 10, une première région 16 ainsi qu'au moins une région adjacente à cette région 16, telle que les régions adjacentes 18 situées de part et d'autre de la région 16 dans la vue en couche de la Figure 7. On notera que, vues de dessus, les deux régions 18 de la Figure 7 peuvent n'être qu'une seule et même région 18 entourant la région 16.
Pour obtenir ces régions, il est utilisé tout d'abord comme illustré à la Figure 8 une couche de masquage 20 ou de protection permettant de délimiter avec précision la première région 16. Ce masque 20 peut être réalisé par exemple avec un polymère photosensible permettant à l'aide des techniques de photolithographie classiques, de délimiter la première région 16. Ce procédé de délimitation à l'aide d'un polymère étant bien connu de l'homme de l'art il ne sera pas plus détaillé ici.
Une fois la première région 16 délimitée et le masque 20 adapté pour protéger la troisième couche tampon 10, un procédé d'implantation ionique est réalisé sur toute la surface de la troisième couche tampon 10 qui n'est pas protégée par le masque 20. Préférentiellement, il est utilisé un dopant de type N comme par exemple du Si.
L'implantation localisée ou autrement nommée dopage localisé d'une couche de GaN nécessite des énergies des dopants relativement importantes. En effet, pour faire pénétrer les dopants dans des profondeurs de quelques nm dans la couche de GaN, il est nécessaire d'utiliser des énergies de l'ordre de quelques dizaines voire centaines de keV. De telles énergies sont nécessaires à cause d'une densité atomique du GaN relativement importante comparée par exemple à celle du Silicium. Les procédés d'implantation ionique sont de nos jours bien connus, maîtrisés et par conséquent ne seront pas présentés ici.
Afin de finaliser le processus d'implantation, un recuit est réalisé pour que les espèces dopantes se positionnent dans des sites substitutionnels (activation). Le recuit est également utilisé pour que le GaN se recristallise suite aux dégâts engendrés par l'implantation. Par exemple, la température de recuit est de l'ordre de 1000 °C.
Avantageusement, cette étape d'implantation permet d'annuler l'influence de la présence de la deuxième couche tampon 8 dopée P sur le gaz bidimensionnel d'électrons au niveau des deux régions 18. Dans un exemple de réalisation, le dopage de type N+ dans la troisième couche tampon 10 est de forme gaussienne comme illustré schématiquement à la Figure 9a.
Les dimensions de la première région 16, ainsi que l'épaisseur de la troisième couche tampon 10 jouent un rôle important sur les propriétés de l'hétéro-structure. Ainsi, il est préférable de délimiter la zone d'implantation de façon précise. On notera que des matériaux pouvant être utilisés pour créer la couche de masquage 20 ont été donnés ci-dessus seulement à titre d'exemple ainsi que le mode de dopage des deux régions 18. De plus, il est bien entendu que l'intégralité des différentes étapes du procédé technologique telles que, par exemple, des phases de dépôt de résine photosensibles, des étapes de photolithographie et des étapes de nettoyage nécessaires à un tel procédé n'ont pas été citées pour ne pas alourdir la description. Dans une variante de l'invention, le dopage de type N+ dans la troisième couche tampon 10 permet une propagation de ce dernier dans la zone dopée P de la deuxième couche tampon 8 comme illustré schématiquement à la Figure 9b. Ainsi, la deuxième couche tampon 8 peut présenter un profil de dopage qui n'est pas constant sur toute son épaisseur.
En référence à la Figure 10, une couche intermédiaire non intentionnellement dopée 1 1 est ensuite déposée sur la troisième couche tampon 10. Le matériau constituant la couche intermédiaire 1 1 peut être formé d'un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons. Préférentiellement, la couche intermédiaire 1 1 est non intentionnellement dopée UID-GaN. Le procédé pour obtenir cette couche est identique à celui présenté précédemment pour fabriquer la première couche tampon 6. La couche intermédiaire 1 1 présente en outre une épaisseur entre 10 et 30 nm, de préférence de l'ordre de 10 nm permettant de décaler la tension de seuil du HEMT vers des valeurs positives.
En référence à la Figure 10, une couche barrière 12 est ensuite déposée sur la couche intermédiaire non intentionnellement dopée 1 1 . Le matériau constituant la couche barrière 12 peut être formé d'un matériau semi- conducteur ayant une largeur de bande Eg2. Dans l'exemple considéré ici, cette couche peut être composée d'AIGaN, telle que AIGa(1 -x)N, où x est la fraction molaire et est compris entre 0 et 1 , avec une épaisseur de la couche barrière 12 inférieure à 1 μιτι.
Dans un mode de réalisation non illustré sur les figures, la couche barrière 12 peut être composée de plusieurs couches avec des caractéristiques respectives maîtrisées, telles que, par exemple, une couche dopée, appelée couche donneuse fournissant des électrons intervenant dans la formation du gaz bidimensionnel d'électrons.
La structure 2 à hétérojonction qui a été présentée ci-dessus permet un perfectionnement, par exemple, dans la maîtrise des tensions de seuil des transistors HEMT afin d'obtenir des transistors « normally OFF ». De plus, une telle structure permet d'obtenir un transistor avec une fiabilité améliorée. Dans une variante de réalisation, la troisième couche tampon 10 est dopée avec un élément dopant de type N durant le processus de croissance de cette dernière. L'élément dopant de type N peut être du Si. Pour délimiter la première région 16 (Figure 11 ), la troisième couche tampon 10 est gravée localement préférentiellement à l'aide par exemple d'une solution d'attaque sèche.
Une couche de GaN 10.1 non intentionnellement dopée est ensuite réalisée dans la première région 16 (Figure12). Ainsi, la présence de la deuxième couche 8 dopée P+ sous la partie 10.1 de la troisième couche tampon 10 permettra d'influencer le gaz 2DEG. Avantageusement, ce procédé permet de diminuer les défauts de charges dans le volume de la troisième couche tampon 10.
Dans une autre variante illustrée à la Figure 13, la troisième couche tampon 10 dopée N+ est réalisée par une méthode de dépôt dite méthode « lift » permettant de définir la première région 16 sans gravure de la troisième couche tampon 10. Ensuite, un dépôt de la couche de GaN-NID 10.1 est effectué (Figure 14).
Avantageusement, la première couche tampon 6, la couche 1 1 et la première région 16 peuvent présenter un léger dopage N (1016 à 1017 cm"3) très inférieur au dopage N+ (1019 à 1020 cm"3) de la région 18. Le léger dopage N pourrait avantageusement se situer un peu en dessous à savoir en densité/concentration comprise entre 1015 et 1016 cm"3.
Il faut noter que le terme 'non intentionnellement dopé' recouvre effectivement les cas où on trouve un dopage léger, comme le léger dopage N mentionné juste au-dessus.
Dans un exemple de réalisation d'un transistor HEMT, celui-ci comprend comme représenté sur la Figure 15 :
- un substrat 4 plan,
- un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ■ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4,
■ une deuxième couche tampon 8 disposée sur la première couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
■ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
- une couche intermédiaire non intentionnellement dopée 1 1 disposée sur la troisième couche tampon 10 en un matériau semiconducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- une couche barrière 12 disposée sur la couche intermédiaire 1 1 , ladite couche barrière 12 étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III,
- des électrodes de source (S), de drain (D) et de grille (G).
On remarque que la deuxième couche tampon 8 dopée P+ n'est reliée à aucune électrode du transistor, ni la source, ni le drain, ni la grille alors que cette deuxième couche s'étend préférentiellement sur toute la surface du transistor. Autrement dit, cette deuxième couche tampon 8 dopée P+ est flottante.
De plus, on remarque que l'électrode de grille G est située juste au-dessus de la première région 16 avec des dimensions similaires.
Le procédé de fabrication dans un exemple de réalisation d'un transistor
(HEMT) utilisant une telle hétéro-structure comprend :
- la préparation d'un substrat 4 plan,
- les dépôts successifs sur le substrat 4 d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à base de nitrure de la colonne III dont :
■ le dépôt d'une première couche tampon 6 sur le substrat 4, ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, ■ le dépôt d'une deuxième couche tampon 8 sur la première couche tampon 6 ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P+ sur toute son épaisseur ;
■ le dépôt d'une troisième couche tampon 10 sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé,
- le dopage à l'aide d'éléments dopants de type N+ d'au moins une région 18 de la troisième couche tampon 10 adjacente à une première région 16 de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur, - le dépôt d'une couche intermédiaire non intentionnellement dopée
1 1 , en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, sur la troisième couche tampon 10,
- le dépôt d'une couche barrière 12 en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III sur la couche intermédiaire 1 1 ,
- la création des électrodes de grille (G), de drain (D) et de source (S) à l'aide d'une ou de plusieurs couches de matériaux conducteur électriquement.
II est noté que toutes les étapes intermédiaires liées à un tel procédé que sont les étapes de photolithographie, nettoyage, ainsi que par exemple les étapes de dépôt de résine photosensible ne sont pas décrites en détails ici afin de ne pas alourdir la présente description.
Les électrodes de Drain D et Source S sont des contacts dits « ohmiques » réalisant ainsi des contacts Métal/Semi-conducteur de faible résistance et l'électrode de Grille G est un contact Métal/Semi-conducteur dit « Schottky ». Le procédé de fabrication de telles électrodes étant connu de l'homme du métier, il ne sera pas détaillé dans la description. Les métaux utilisés pour effectuer ces reprises de contact du transistor HEMT décrit dans l'invention peuvent être de différentes natures, en fonction des caractéristiques des contacts souhaitées.
Les électrodes peuvent être composées d'une seule couche de métal par exemple Ti, Al ou d'autres métaux, voire de bicouche ou tri-couche métallique.
Ces métaux peuvent être déposés par les méthodes traditionnelles de dépôt de métaux utilisées en microélectronique comme par exemple par la méthode Lift-Off ou par la méthode LIGA (pour Lithographie GAIvanic). Lesdites électrodes peuvent également être constituées d'autres matériaux dont les propriétés électriques auront été au préalable modifiées pour convenir à la résistance de contact souhaitée.
Comme il a déjà été présenté dans ce qui précède, l'invention permet d'obtenir un transistor HEMT avec une tension de seuil nulle ou positive afin d'obtenir un transistor HEMT « normally OFF ». Pour ce faire, dans un exemple de réalisation du procédé, il est créé une première région 16 non intentionnellement dopée permettant à la couche dopée P+ placée sous cette région d'influencer le gaz d'électrons 2DEG. La première région 16 est positionnée sous l'électrode de grille (G) du transistor et est, selon des modes de réalisation, de 10 nm d'épaisseur et présente une largeur de 1 μιτι. Ces paramètres permettent de maîtriser la tension de seuil du transistor HEMT.
Afin de ne pas dépléter le canal de conduction dans une région non contrôlée par la tension de grille, la première région 16 est caractérisée par sa longueur Lo16 et sa largeur La16 dans un plan parallèle à celui du substrat est de préférence de dimensions inférieures ou égales aux dimensions de l'électrode de grille G dans un plan parallèle au plan du substrat.
En référence à la Figure 16, on alors les relations suivantes:
Lo16 < LoG, (V
La16 < LaG. (2) ou
Loi 6 est la longueur de la première région 16,
La16 est la largeur de la première région 16,
LoG est la longueur de l'électrode de grille (G), et LaG est la largeur de l'électrode de grille (G).
Ces dimensions étant considérées dans un plan parallèle au plan du substrat.
De plus, afin de ne pas encourir un blocage du courant de grille, le placement de la première région 16 par rapport à l'électrode de grille G est important. Pour ce faire, le placement de la de la première région 16 par rapport à l'électrode de grille G doit être (Figure 17 et Figure 18):
[B\ = 0;B2 = o]LoZCP=LoG.LaZCP=LaG , (3) où :
[Bl≤ 0; B2≤ ]LoZCP<LoG LaZCP<LaG . (4)
Avec :
B1 = p1 -p2, (5) B2= p3-p4. (6) où :
p1 est le positionnement de l'électrode de grille (G) sur l'axe x, p2 est le positionnement de la première région 16 sur l'axe x, p3 est le positionnement de l'électrode de grille (G) sur l'axe z, p4 est le positionnement de la première région 16 sur l'axe z, B1 est l'écart entre l'électrode de grille (G) et la première région 16 selon l'axe des x
B2 est l'écart entre l'électrode de grille (G) et la première région 16 selon l'axe des z,
Loi 6 est la longueur de la première région 16,
La16 est la largeur de la première région 16,
LoG est la longueur de l'électrode de grille (G), et,
LaG est la largeur de l'électrode de grille (G).
La présence de la première région 16 non intentionnellement dopée placée sur la deuxième couche tampon 8 dopée P+ permet d'augmenter l'écart du niveau de Fermi et, de ce fait, la bande de conduction de l'hétérojonction AIGaN/GaN. Selon un autre exemple de réalisation, l'invention propose de contrôler la tension de seuil du transistor en faisant varier la distance entre la deuxième couche tampon 8 (dopée P+) et l'interface AIGaN/GaN c'est-à-dire entre la couche 1 1 et la couche barrière 12. En effet, la diminution ou l'augmentation de la distance entre la deuxième couche tampon 8 et la couche barrière 12 permet de moduler l'écart entre le niveau de Fermi et la bande de conduction et donc de moduler la tension de seuil du transistor.
Le graphe de la Figure 19 compare la tension de seuil d'un transistor selon un exemple de réalisation de l'invention à la tension de seuil d'un HEMT conventionnel « normally ON » présentant les mêmes paramètres physiques et géométriques à l'exception de la première région 16. Pour cette structure qui nous est montrée à titre d'exemple, les paramètres de la structure sont :
- distance entre haut de la couche 8 et l'interface entre la couche 1 1 et la couche barrière 12 = 10 nm, - ouverture latérale (largeur) = 1 μιη
- épaisseur de la couche 8 = 500 nm.
Ces résultats de simulations montrent que, contrairement au transistor HEMT conventionnel, la tension de seuil du transistor HEMT est positive grâce notamment au réglage de la distance entre la deuxième couche tampon 8 et l'interface entre la couche intermédiaire 1 1 et la couche barrière 12. Cependant, les courants de fuite d'une telle structure restent relativement élevés du fait de la présence d'un contact Schottky entre l'électrode de grille G et la couche barrière 12.
Afin de pallier ces inconvénients il est intégré dans un autre exemple de réalisation une couche d'oxyde entre l'électrode de grille G et la couche Al(1 - x)GaN. Celle-ci comprend en outre comme représentée sur la Figure 20 :
- un substrat 4 plan,
- un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ■ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4,
■ une deuxième couche tampon 8 disposée sur la première couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
■ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
- une couche intermédiaire non intentionnellement dopée 1 1 disposée sur la troisième couche tampon 10 en un matériau semiconducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- une couche barrière 12 disposée sur la couche intermédiaire 1 1 , ladite couche barrière 12 étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III,
- des électrodes de source S, de drain D disposées sur la couche barrière 12,
- une couche isolante électriquement 24 de type oxyde thermique et, - une électrode de grille G disposée sur la couche isolante électriquement 24.
L'Homme du métier appréciera que des techniques qui peuvent être utilisées pour le dépôt de la couche isolante aient été décrites plus haut.
La présence de cette couche isolante électriquement 24 permet donc d'obtenir un contact MOS pour (Métal/Oxyde/Semi-conducteur) entre le contact de grille G et la couche barrière 12.
La couche d'oxyde 24 peut être obtenue par oxydation thermique à l'aide, par exemple, d'un four d'oxydation de type PECVD (Plasma Enhanced Chemical Vapor Déposition) permettant d'obtenir des couches de quelques nanomètres à un micromètre d'épaisseur, par exemple.
La présence de la couche d'oxyde et la suppression du contact Schottky permettent de diminuer le courant de fuite de l'ordre, à titre d'exemple, d'un facteur 20, permettant ainsi d'améliorer très fortement les performances du transistor HEMT.
La tension de seuil obtenue en fonction des paramètres cités ci-dessus permet d'obtenir un transistor HEMT avec une tension de seuil par exemple de de 4V. Cette tension de seuil positive permet donc d'obtenir, selon les différents modes de réalisation présentés, un transistor HEMT qui respecte la fonctionnalité « normally OFF ». De nouveaux champs d'applications sont possibles grâce à un tel composant. En effet, cette tension de seuil élevée permet de rendre ce type de composant peu sensible à des perturbations extérieures telles que du bruit sur la tension de grille, notamment du bruit électromagnétique.
La description ci-dessus a été donnée à titre illustratif seulement et n'est pas limitative de la portée de l'invention. Toute variante de réalisation techniquement envisageable peut être préférée aux modes de réalisation décrits. Par exemple, le matériau GaN utilisé dans la description peut être remplacé par du GaAs. L'utilisation d'un tel matériau implique donc que le type de dopant et les doses qui seront utilisés ainsi que les dimensions et le positionnement de la couche 8 seront choisis de sorte que le comportement global du transistor HEMT utilisant un matériau GaAs corresponde au transistor décrit dans l'invention.
De même, les étapes du procédé technologique décrites dans l'invention sont données à titre illustratif et ne sont pas limitées aux exemples donnés ici.
Enfin, il est bien entendu que les différents perfectionnements décrits peuvent être utilisés séparément ou en combinaison, selon les qualités et performances recherchées pour le transistor HEMT réalisé avec cette structure.
La présente invention ne se limite pas aux formes de réalisation présentées. D'autres variantes et modes de réalisation peuvent être déduits et mis en œuvre par la personne du métier à la lecture de la présente description et des figures annexées. Les signes de référence ne sauraient être compris comme limitant la portée de l'invention ou l'étendue de la description. Dans la description ci-dessus, il est supposé que lorsqu'un élément comme par exemple une couche, une région ou un substrat est mentionné comme étant « au-dessus » ou « sur » un autre élément, ledit élément peut être directement sur l'autre élément, ou des éléments intermédiaires peuvent être présents.
Il est également supposé que les termes premier, deuxième, troisième, etc. peuvent être utilisés ici pour décrire différents éléments, composants, régions, couches et / ou sections. Ces éléments, régions, couches et / ou sections ne doivent pas être limités par ces termes. Ces termes sont utilisés uniquement pour distinguer un élément, un composant, une région, une couche ou une section d'une autre région, couche ou section. Ainsi, un premier élément, région, couche ou section décrit ci-dessus pourrait être appelé deuxième élément, région, couche ou section sans s'écarter des enseignements de concepts inventifs. De plus, les termes de positionnement relatif, tels que « sous », « en dessous », « inférieur », « au-dessus », « supérieur », etc., ont été utilisés ici pour faciliter la description et pour décrire le positionnement d'un élément par rapport à un autre élément comme illustré dans les figures.
On comprendra que les termes de positionnement relatif sont destinés à couvrir des orientations différentes du dispositif selon l'invention en cours d'utilisation ou d'exploitation en plus de l'orientation représentée sur les figures. Par exemple, si le dispositif selon l'invention est retourné, les éléments décrits comme « en dessous » ou « sous » d'autres éléments seraient alors orientés « au-dessus » des autres éléments. Ainsi, le terme « en dessous » peut englober à la fois une orientation « ci-dessus » et « ci-dessous ». Le dispositif peut également être orienté autrement (rotation de 90 degrés ou d'autres orientations) et les termes de positionnement relatif utilisés ici seront interprétés en conséquence.

Claims

REVENDICATIONS
1 . Structure à hétérojonction, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant:
- un substrat (4) plan,
- un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont :
■ une première couche tampon (6) non intentionnellement dopée est disposée sur le substrat (4),
■ une deuxième couche tampon (8) disposée sur la première couche (6) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
■ une troisième couche tampon (10) non intentionnellement dopée disposée sur la deuxième couche tampon (8) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat,
- une couche intermédiaire (1 1 ) non intentionnellement dopée disposée sur la troisième couche (10) en un matériau semiconducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons,
- une couche barrière (12) disposée sur la couche intermédiaire (1 1 ), ladite couche barrière (12) étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, dans laquelle : - la deuxième couche tampon (8) présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et
- la troisième couche tampon (10) comporte une première région (16) qui est non intentionnellement dopée sur toute son épaisseur, ainsi que au moins une deuxième région (18) adjacente à ladite première région (16) et qui est dopée avec un dopage de type N+,
2. Structure à hétérojonction selon la revendication 1 , dans laquelle la deuxième région (18) adjacente à la première région (16) de la troisième couche tampon (10) a un dopage constant sur toute l'épaisseur de ladite troisième couche tampon (10).
3. Structure à hétérojonction selon la revendication 1 , dans laquelle la deuxième région (18) adjacente à la première région (16) de la troisième couche tampon (10) a un dopage de type gaussien suivant l'épaisseur de ladite troisième couche tampon (10).
4. Structure à hétérojonction selon l'une quelconque des revendications 1 à 3, dans laquelle une distance suivant une direction orthogonale au plan du substrat, entre la deuxième couche tampon (8) et l'interface entre la couche intermédiaire (1 1 ) et la couche barrière (12) est inférieure à 20 nm.
5. Structure à hétérojonction selon l'une quelconque des revendications 1 à 4, dans laquelle le matériau semi-conducteur à base de nitrure de la colonne
III dont sont réalisées la première couche tampon (6), la deuxième couche tampon (8), la troisième couche tampon (10), la couche intermédiaire (1 1 ) et la couche barrière (12) comprend du GaN.
6. Structure à hétérojonction selon l'une quelconque des revendications 1 à 5, dans laquelle le dopant de type N+ est du silicium.
7. Structure à hétérojonction, selon l'une quelconque des revendications 1 à 6, comprenant au moins une couche de transition (14) intercalée entre le substrat (4) et la première couche tampon (6).
8. Transistor à grande mobilité d'électrons (HEMT) comprenant une structure à hétérojonction selon l'une quelconque des revendications 1 à 7, et comprenant une électrode de grille (G) de surface déterminée dans un premier plan parallèle au plan du substrat, une électrode de drain (D) et une électrode de source (S), disposées dans un deuxième plan au-dessus de la couche barrière (12) de la structure (2) à hétérojonction.
9. Transistor selon la revendication 8, dans laquelle la première région (16) de la troisième couche tampon (8) de la structure à hétérojonction, est disposée sous de l'électrode de grille, et a une surface dans un plan parallèle au plan du substrat qui est inférieure ou égale à ladite surface de l'électrode de grille (G).
10. Transistor selon l'une quelconque des revendications 8 et 9, comprenant en outre une couche isolante (24) à base d'oxyde, sur la couche barrière (12), au-dessous de l'électrode de grille, les premier et deuxième plans pouvant être confondus ou décalés.
1 1 . Transistor selon la revendication 10, dans lequel la couche isolante (24) a une surface dans un plan parallèle au plan du substrat identique à la surface de l'électrode de grille (G).
12. Transistor selon l'une quelconque des revendications 8 à 1 1 , dans lequel la deuxième couche tampon (8) dopée P+ n'est pas reliée directement à une des électrodes (V,G,S) du transistor.
13. Dispositif électronique à semi-conducteur comprenant au moins un transistor à grande mobilité d'électrons (HEMT) selon l'une quelconque des revendications 8 à 12.
14. Procédé de fabrication d'une structure à hétérojonction, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT), comprenant :
- la préparation d'un substrat (4) plan,
- les dépôts successifs sur le substrat (4) d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont :
■ le dépôt d'une première couche tampon (6) sur le substrat (4), ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, ■ le dépôt d'une deuxième couche tampon (8) sur la première couche tampon (6) ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P + sur toute son épaisseur ;
■ le dépôt d'une troisième couche tampon (10) sur la deuxième couche tampon (8) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé,
- le dopage à l'aide d'éléments dopants de type N+ d'au moins une région (18) de la troisième couche tampon (10) adjacente à une première région (16) de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur,
- le dépôt d'une couche intermédiaire (1 1 ) non intentionnellement dopée en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons sur la troisième couche tampon (10),
- le dépôt d'une deuxième couche barrière (12) en un matériau semiconducteur à large bande interdite à base de nitrure de la colonne III sur la troisième couche intermédiaire (1 1 ).
15. Procédé de fabrication d'une structure à hétérojonction selon la revendication 14, dans lequel les dépôts successifs de l'empilement des couches tampons sont réalisés par un procédé d'épitaxie sans interruption.
PCT/FR2015/053503 2014-12-15 2015-12-15 Transistor hemt Ceased WO2016097576A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017531697A JP2018503252A (ja) 2014-12-15 2015-12-15 Ｈｅｍｔトランジスタ
US15/535,933 US10177239B2 (en) 2014-12-15 2015-12-15 HEMT transistor
EP15821120.1A EP3235006A1 (fr) 2014-12-15 2015-12-15 Transistor hemt

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1462461 2014-12-15
FR1462461A FR3030114B1 (fr) 2014-12-15 2014-12-15 Transistor hemt

Publications (1)

Publication Number Publication Date
WO2016097576A1 true WO2016097576A1 (fr) 2016-06-23

Family

ID=53269546

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2015/053503 Ceased WO2016097576A1 (fr) 2014-12-15 2015-12-15 Transistor hemt

Country Status (5)

Country Link
US (1) US10177239B2 (fr)
EP (1) EP3235006A1 (fr)
JP (1) JP2018503252A (fr)
FR (1) FR3030114B1 (fr)
WO (1) WO2016097576A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706238A (zh) * 2017-03-24 2018-02-16 苏州能讯高能半导体有限公司 Hemt器件及其制造方法
CN107731889A (zh) * 2016-08-12 2018-02-23 比亚迪股份有限公司 高电子迁移率半导体器件及其制备方法
WO2019013873A1 (fr) * 2017-07-10 2019-01-17 Qualcomm Incorporated Dispositifs à transistors à effet de champ à semi-conducteur composé haute puissance à drain faiblement dopé

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170170821A1 (en) * 2015-12-11 2017-06-15 Freebird Semiconductor Corporation Voltage detection circuit
JP2019204565A (ja) * 2018-05-22 2019-11-28 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
GB201814192D0 (en) * 2018-08-31 2018-10-17 Univ Bristol A semiconductor on diamond substrate, percursor for use in preparing a semiconductor on diamond substrate, and methods of making the same
TWI811394B (zh) 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
US11195945B2 (en) * 2019-09-03 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure coupled to source to reduce saturation current in HEMT device
US12406179B2 (en) 2019-12-26 2025-09-02 Northwestern University Tunable gaussian heterojunction transistors, fabricating methods and applications of same
US12289902B2 (en) 2021-11-09 2025-04-29 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278518A1 (en) 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
EP1884999A1 (fr) * 2005-05-27 2008-02-06 Toyota Jidosha Kabushiki Kaisha Dispositif semi-conducteur et son procede de fabrication
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
US20130256685A1 (en) 2012-03-30 2013-10-03 Fujitsu Limited Compound semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4642366B2 (ja) * 2004-03-26 2011-03-02 日本碍子株式会社 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法
JP2008235613A (ja) * 2007-03-22 2008-10-02 Eudyna Devices Inc 半導体装置
JP2009302370A (ja) * 2008-06-16 2009-12-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
WO2010050021A1 (fr) 2008-10-29 2010-05-06 富士通株式会社 Dispositif à semi-conducteurs composés et son procédé de fabrication
JP2012248632A (ja) * 2011-05-26 2012-12-13 Advanced Power Device Research Association 窒化物半導体装置および窒化物半導体装置の製造方法
JP5739774B2 (ja) * 2011-09-13 2015-06-24 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5895651B2 (ja) * 2012-03-28 2016-03-30 富士通株式会社 化合物半導体装置及びその製造方法
US9128195B2 (en) 2012-03-28 2015-09-08 Luxen Technologies, Inc. Increasing dynamic range for x-ray image sensor
JP6161246B2 (ja) * 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP2014072397A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
FR2998709B1 (fr) * 2012-11-26 2015-01-16 Commissariat Energie Atomique Procede de fabrication d'un transistor a heterojonction de type normalement bloque
FR3011981B1 (fr) 2013-10-11 2018-03-02 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt a base d'heterojonction
US9599416B2 (en) 2014-07-26 2017-03-21 John Peyton Slocum Device to aid in loading cartridges into a pistol magazine

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1884999A1 (fr) * 2005-05-27 2008-02-06 Toyota Jidosha Kabushiki Kaisha Dispositif semi-conducteur et son procede de fabrication
US20070278518A1 (en) 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
US20130256685A1 (en) 2012-03-30 2013-10-03 Fujitsu Limited Compound semiconductor device and method for manufacturing the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Self-aligned enhancement-mode AIGaNlGaN HEMTs Using 25keV Fluorine Ion Implantion", IEEE, 2010
C. HONGWEI: "Enhanced device performance of AIGaN/GaN HEMTs using thermal oxidation of electron-beam deposited Aluminium for gate oxide", IEEE, 2008

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731889A (zh) * 2016-08-12 2018-02-23 比亚迪股份有限公司 高电子迁移率半导体器件及其制备方法
CN107706238A (zh) * 2017-03-24 2018-02-16 苏州能讯高能半导体有限公司 Hemt器件及其制造方法
CN107706238B (zh) * 2017-03-24 2020-05-05 苏州能讯高能半导体有限公司 Hemt器件及其制造方法
WO2019013873A1 (fr) * 2017-07-10 2019-01-17 Qualcomm Incorporated Dispositifs à transistors à effet de champ à semi-conducteur composé haute puissance à drain faiblement dopé
US10756206B2 (en) 2017-07-10 2020-08-25 Qualcomm Incorporated High power compound semiconductor field effect transistor devices with low doped drain

Also Published As

Publication number Publication date
FR3030114B1 (fr) 2018-01-26
US10177239B2 (en) 2019-01-08
FR3030114A1 (fr) 2016-06-17
JP2018503252A (ja) 2018-02-01
US20180069090A1 (en) 2018-03-08
EP3235006A1 (fr) 2017-10-25

Similar Documents

Publication Publication Date Title
WO2016097576A1 (fr) Transistor hemt
WO2015052456A1 (fr) Transistor hemt à base d&#39;heterojonction
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d&#39;électrons amélioré
EP3203527B1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
EP2736079B1 (fr) Procédé de fabrication d&#39;un transistor à hétérojonction de type normalement bloqué
FR3059467A1 (fr) Transistor a heterojonction a structure verticale
EP3369115A1 (fr) Transistor a effet de champ a rendement et gain optimise
WO2013011617A1 (fr) Dispositif semi-conducteur et procédé de fabrication de celui-ci
EP2992558B1 (fr) Procede de formation d&#39;une zone implantee pour un transistor a heterojonction de type normalement bloque
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
EP3378098A1 (fr) Diode a heterojonction ayant un courant de surcharge transitoire accru
FR2496990A1 (fr) Transistor a effet de champ a barriere schottky
EP3241238A1 (fr) Passivation multicouche de la face supérieure de l&#39;empilement de matériaux semi-conducteurs d&#39;un transistor à effet de champ
EP3201949A1 (fr) Transistor à effet de champ avec contact de drain mixte optimisé et procédé de fabrication
EP4287265A1 (fr) Composant électronique à base de nitrure de galium dope p
EP3826072A1 (fr) Transistor a gaz d&#39;electrons, dispositif monobloc comportant au moins deux transistors en cascode et procedes de fabrication associes
EP3467867B1 (fr) Procede de fabrication d&#39;un composant electronique a heterojonction muni d&#39;une couche barriere enterree
WO2020035644A1 (fr) Transistor a haute mobilite electronique
FR3061355A1 (fr) Transistor hemt normalement bloque a canal contraint
EP4639633A1 (fr) Transistor a effet de champ a haute mobilite a fiabilite amelioree
WO2024141548A1 (fr) Procede de croissance epitaxiale pour former un empilement epitaxial, en particulier pour un transistor
FR3053832A1 (fr) Procede de fabrication d&#39;un transistor a heterojonction a effet de champ et transistor correspondant
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
FR2922045A1 (fr) Transistor a forte mobilite electronique et son procede de fabrication

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15821120

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017531697

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2015821120

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 15535933

Country of ref document: US