WO2016199329A1 - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

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修 石川
賢二 目黒
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Definitions

  • the present invention relates to a method for manufacturing a bonded SOI wafer.
  • Patent Document 1 describes that a polycrystalline silicon layer or an amorphous silicon layer as a carrier trap layer is formed at the interface between a BOX layer and a base wafer.
  • Patent Document 2 also describes that a polycrystalline layer as a carrier trap layer is formed at the interface between the BOX layer and the base wafer.
  • Patent Document 3 does not describe the formation of a polycrystalline silicon layer or an amorphous silicon layer as a carrier trap layer, but increases the surface roughness of the base wafer surface to be bonded to the bond wafer. By doing so, it is described that the same effect as the carrier trap layer is obtained.
  • Patent Document 4 relates to a method of manufacturing a base wafer for manufacturing an SOI wafer compatible with an RF device.
  • a dielectric layer is formed on a silicon substrate having a high resistivity higher than 500 ⁇ cm, and a multi-layer is formed on the dielectric layer. It is described that when the crystalline silicon layer is formed, it is deposited at a temperature of 900 ° C. or lower.
  • Patent Document 5 a dielectric material layer different from a natural oxide layer is formed with a thickness of 0.5 to 10 nm on a silicon substrate having a high resistivity larger than 500 ⁇ cm in order to manufacture an SOI wafer for RF devices. After that, it is described that a polycrystalline silicon layer is formed.
  • Patent Documents 1-3 discloses or suggests a technique for preventing the single crystallization from proceeding even if the heat treatment is performed after the deposition of the polycrystalline silicon layer.
  • Patent Documents 4 and 5 describe that a dielectric layer is formed between a polycrystalline silicon layer and a base wafer in order to suppress single crystallization by heat treatment after the deposition of the polycrystalline silicon layer.
  • the deposition temperature of the polycrystalline silicon layer Patent Document 4 only describes that it is 900 ° C. or lower.
  • the reason for forming the polycrystalline silicon layer at such a low temperature is to prevent the dielectric layer from disappearing at the time of depositing the polycrystalline silicon at a high temperature and to surely suppress the single crystallization of the polycrystalline silicon layer. It is.
  • the deposition temperature of the polycrystalline silicon layer is lowered, there is a problem that a sufficient deposition rate cannot be obtained, the throughput of the polycrystalline silicon layer deposition process is lowered, and the manufacturing cost is increased. all right.
  • the present invention has been made in view of the above problems, and deposits a polycrystalline silicon layer so that single crystallization does not proceed even if a heat treatment step of an SOI wafer manufacturing step or a heat treatment step of a device manufacturing step is performed.
  • An object of the present invention is to provide an SOI wafer manufacturing method that can improve the throughput of the polycrystalline silicon layer deposition process.
  • the present invention is a method of manufacturing a bonded SOI wafer by bonding a bond wafer made of silicon single crystal and a base wafer through an insulating film, and includes at least the base A step of depositing a polycrystalline silicon layer on the bonding surface side of the wafer, a step of polishing the surface of the polycrystalline silicon layer, a step of forming the insulating film on the bonding surface of the bond wafer, and the insulating film A step of bonding the polished surface of the polycrystalline silicon layer of the base wafer and the bond wafer through a step, and a step of forming a SOI layer by thinning the bonded bond wafer, the base wafer Using a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more and depositing the polycrystalline silicon layer, The method further includes forming an oxide film in a thickness of 10 nm or more and 30 nm or less in advance on a surface of the base wafer on which the polycrystalline silicon layer
  • the formation of the polycrystalline silicon layer is performed at 1050 ° C. or more and 1200 ° C. Even when performed at the following high temperature, the oxide film disappears during the deposition of the polycrystalline silicon layer, or the layer state can be maintained without being scattered in a spherical shape, so during the deposition of the polycrystalline silicon layer, After the deposition, single crystallization due to the heat treatment process of the SOI wafer manufacturing process or the heat treatment process of the device manufacturing process can be suppressed.
  • the deposition temperature of the polycrystalline silicon layer can be sufficiently increased by setting the deposition temperature of the polycrystalline silicon layer to 1050 ° C. or higher, for example, using a single-wafer atmospheric pressure epitaxial growth apparatus Even when a polycrystalline silicon layer is deposited, throughput can be improved and manufacturing cost can be reduced. Moreover, the occurrence of slip dislocation can be prevented by setting the deposition temperature to 1200 ° C. or lower.
  • heat treatment is performed at a temperature of 1050 ° C. to 1200 ° C. for 1 second to 60 seconds in a hydrogen-containing atmosphere. Is preferred.
  • impurities that become dopants are attached in minute amounts during or after the oxide film formation, and these minute amounts of impurities pass through the oxide film.
  • the high frequency characteristics may be deteriorated by diffusion to the base wafer.
  • a heat treatment is performed for 1 second to 60 seconds at a temperature of 1050 ° C. to 1200 ° C. in a hydrogen-containing atmosphere to remove these impurities.
  • the diffusion of impurities as dopants into the base wafer can be prevented, thereby reliably preventing the deterioration of the high frequency characteristics.
  • the heat treatment under the hydrogen-containing atmosphere and the deposition of the polycrystalline silicon layer are continuously performed with the same apparatus.
  • the throughput can be improved more effectively, and the manufacturing cost can be more effectively improved. Can be reduced.
  • the polycrystalline silicon layer is formed so that the single crystallization does not proceed even through the heat treatment process of the SOI wafer manufacturing process and the heat treatment process of the device manufacturing process.
  • the throughput of the polycrystalline silicon layer deposition process can be improved, and the manufacturing cost can be reduced.
  • Patent Documents 4 and 5 describe that a dielectric layer is formed between a polycrystalline silicon layer and a base wafer in order to suppress single crystallization by heat treatment after the deposition of the polycrystalline silicon layer.
  • a dielectric layer is formed between a polycrystalline silicon layer and a base wafer in order to suppress single crystallization by heat treatment after the deposition of the polycrystalline silicon layer.
  • the present inventors can deposit a polycrystalline silicon layer so that single crystallization does not proceed even if a heat treatment process in an SOI wafer manufacturing process or a heat treatment process in a device manufacturing process is performed.
  • the present inventors have made extensive studies on a method for manufacturing an SOI wafer that can improve the throughput of the deposition process. As a result, an oxide film having a thickness of 10 nm to 30 nm is formed in advance on the surface of the base wafer on which the polycrystalline silicon layer is deposited, and the polycrystalline silicon layer is deposited at a temperature of 1050 ° C. to 1200 ° C.
  • a bond wafer 10 made of a silicon single crystal is prepared (see step S11 in FIG. 1, FIG. 2A).
  • the bond wafer 10 becomes a buried insulating film layer (in the case of a buried oxide film layer, also referred to as a BOX layer) (a buried insulating film layer 16 in FIG. 2I described later).
  • An insulating film (for example, an oxide film) 13 is grown (see step S12 in FIG. 1, FIG. 2B).
  • an ion implantation layer 17 is formed in the bond wafer 10 by implanting at least one kind of hydrogen ion and rare gas ion from above the insulating film 13 by an ion implanter (FIG. 1). Step S13, see FIG. 2 (c)). At this time, the ion implantation acceleration voltage is selected so that the target thickness of the SOI layer (the SOI layer 15 in FIG. 2I described later) can be obtained.
  • step S14 in FIG. 1 In order to remove particles on the bonding surface of the bond wafer 10, cleaning before bonding is performed (see step S14 in FIG. 1).
  • a base wafer 11 made of silicon single crystal is prepared (see step S21 in FIG. 1, FIG. 2D).
  • an oxide film (base oxide film) 20 is formed on the base wafer 11 (see step S22 in FIG. 1, FIG. 2E).
  • the thickness of the oxide film 20 to be formed is 10 nm or more and 30 nm or less. In order to more reliably prevent the oxide film from disappearing or being scattered in a spherical shape during the deposition of the polycrystalline silicon layer, it is preferably thicker than 10 nm, for example, 15 nm or more.
  • a method for forming an oxide film having such a thickness is not particularly limited, but a method of performing thermal oxidation at a low temperature for a short time in an oxidizing atmosphere using a general batch type heat treatment furnace, or a rapid A uniform oxide film can be formed by using a method of performing an oxidation heat treatment (RTO) using a heating / rapid cooling apparatus (RTA apparatus).
  • RTO oxidation heat treatment
  • RTA apparatus heating / rapid cooling apparatus
  • the polycrystalline silicon layer 12 is deposited on the oxide film (base oxide film) 20 (see step S23 in FIG. 1, FIG. 2F).
  • the deposition temperature is set to 1050 ° C. or more and 1200 ° C. or less.
  • 100% H 2 is usually used as the atmospheric gas during the temperature rise to the deposition temperature. Since the deposition temperature is 1050 ° C. or more and 1200 ° C. or less, even if the heat treatment process of the SOI wafer manufacturing process and the heat treatment process of the device manufacturing process are relatively high temperature (for example, about 1000 to 1200 ° C.), Grain boundary growth is suppressed, and the effect as a carrier trap layer can be maintained. Further, the effect of removing impurities adhering to the surface of the oxide film 20 is also obtained by the hydrogen-containing atmosphere during the temperature rise.
  • the deposition temperature is not lower than 1050 ° C. and not higher than 1200 ° C.
  • the polycrystalline silicon layer 12 is deposited at high speed at normal pressure using trichlorosilane as a source gas using a general CVD apparatus for epitaxial growth. be able to.
  • the deposition temperature is preferably 1100 ° C. or higher.
  • the hydrogen is used at a predetermined temperature selected from a temperature range of 1050 ° C. or higher and 1200 ° C. or lower for a predetermined time of 1 second or longer and 60 seconds or shorter. It is preferable that the surface of the oxide film is slightly etched by heat treatment to sufficiently remove impurities attached to the surface. Thereby, the diffusion of impurities as dopants into the base wafer can be prevented, and the deterioration of the high frequency characteristics can be surely prevented.
  • the heat treatment in the hydrogen-containing atmosphere can be performed by continuously performing the heat treatment in the hydrogen-containing atmosphere and the deposition of the polycrystalline silicon layer with the same apparatus using a CVD apparatus for depositing the polycrystalline silicon layer. Since productivity improves, it is preferable. However, it is also possible to perform the heat treatment and the deposition as separate processes using separate apparatuses.
  • the surface of the polycrystalline silicon layer 12 deposited on the base wafer 11 is flattened by polishing (see step S24 in FIG. 1, FIG. 2G). Since the surface roughness of the polycrystalline silicon layer 12 deposited at a temperature of 1050 ° C. or higher and 1200 ° C. or lower is large and difficult to bond to the bond wafer as it is, the surface of the polycrystalline silicon layer 12 is flattened by polishing. There is a need.
  • step S25 in FIG. 1 In order to remove particles on the surface of the polished polycrystalline silicon layer 12, cleaning before bonding is performed (see step S25 in FIG. 1). Note that steps S11 to S14 in FIG. 1 and steps S21 to S25 in FIG. 1 can be performed in parallel.
  • the base wafer 11 on which the oxide film 20 and the polycrystalline silicon layer 12 are formed is insulated so that the surface of the base wafer 11 on which the polycrystalline silicon layer 12 is formed and the ion implantation surface of the bond wafer 10 are in contact with each other.
  • the bonded wafer 10 on which the film 13 is formed is adhered and bonded (see step S31 in FIG. 1, FIG. 2H).
  • a heat treatment for generating a microbubble layer on the ion implantation layer 17 is applied to the bonded wafer, and the generated microbubble layer is peeled off, and the embedded insulating film layer 16 and the SOI are formed on the base wafer 11.
  • the bonded wafer 14 on which the layer 15 is formed is produced (see step S32 in FIG. 1, FIG. 2 (i)).
  • the release wafer 18 having the release surface 19 is derived.
  • a bonded SOI wafer can be manufactured as described above.
  • the thinning of the bond wafer 10 is exemplified by the formation of the ion implantation layer 17 and the peeling at the ion implantation layer 17, the present invention is not limited thereto.
  • the bonding wafer 10 can be thinned by combining, for example, grinding, polishing, etching, and the like.
  • an oxide film having a thickness of 10 nm or more and 30 nm or less is formed in advance between the surface of the silicon single crystal of the base wafer and the deposited polycrystalline silicon layer.
  • the deposition temperature of the polycrystalline silicon layer is set to a temperature of 1050 ° C. or more and 1200 ° C. or less, the heat treatment process of the SOI wafer manufacturing process and the heat treatment process of the device manufacturing process are relatively high temperature (for example, about 1000 to 1200 ° C.).
  • the grain boundary growth of the polycrystalline silicon layer is suppressed, the effect as the carrier trap layer can be maintained, and at the same time, the deposition rate of the polycrystalline silicon layer can be sufficiently increased. Even when a polycrystalline silicon layer is deposited using a single-wafer atmospheric pressure epitaxial growth apparatus, the throughput can be improved and the manufacturing cost can be reduced.
  • the resistivity of the base wafer 11 is 100 ⁇ ⁇ cm or more, it can be suitably used for manufacturing a high-frequency device, more preferably 1000 ⁇ ⁇ cm or more, and particularly preferably 3000 ⁇ ⁇ cm or more.
  • the upper limit of a resistivity is not specifically limited, For example, it can be set to 50000 ohm * cm.
  • Example 1 A bonded SOI wafer was manufactured using the manufacturing method described in FIGS. However, the base wafer is 300 mm in diameter, crystal orientation ⁇ 100>, resistivity 1300 ⁇ ⁇ cm, p-type single crystal silicon, base oxide film formation and polycrystalline silicon layer deposition on the base wafer (trichlorosilane as a source gas) Use), BOX oxidation and hydrogen ion implantation in the bond wafer, and peeling heat treatment and bonding heat treatment after bonding were performed under the following conditions.
  • Example 2 A bonded SOI wafer was produced in the same manner as in Example 1. However, the polycrystalline silicon layer was deposited at 1130 ° C., and immediately before the deposition, a heat treatment (1130 ° C., 20 seconds) in a hydrogen-containing atmosphere was performed in the same apparatus. In the same manner as in Example 1, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Example 3 A bonded SOI wafer was produced in the same manner as in Example 1. However, the RTO processing time is adjusted so that the thickness of the base oxide film is 15 nm, the polycrystalline silicon layer is deposited at 1150 ° C., and hydrogen heat treatment (1130 ° C., 20 seconds) is performed in the same apparatus immediately before the deposition. Went. In the same manner as in Example 1, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Example 4 A bonded SOI wafer was produced in the same manner as in Example 1. However, the RTO processing time is adjusted so that the thickness of the base oxide film is 10 nm, the polycrystalline silicon layer is deposited at 1200 ° C., and hydrogen heat treatment (1130 ° C., 20 seconds) is performed in the same apparatus immediately before the deposition. Went. In the same manner as in Example 1, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Example 5 A bonded SOI wafer was produced in the same manner as in Example 1. However, the RTO processing time was adjusted so that the thickness of the base oxide film was 15 nm, and the polycrystalline silicon layer was deposited at 1050 ° C. In the same manner as in Example 1, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Example 1 A bonded SOI wafer was produced in the same manner as in Example 1. However, the polycrystalline silicon layer was deposited at 900 ° C. In the same manner as in Example 1, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Example 2 A bonded SOI wafer was produced in the same manner as in Example 4. However, the RTO processing time was adjusted so that the thickness of the base oxide film was 8 nm, and no hydrogen heat treatment was performed before the deposition of the polycrystalline silicon layer. In the same manner as in Example 4, the state of single crystallization of the polycrystalline silicon layer and the resistivity of the base wafer surface were confirmed. These results are shown in Table 1.
  • Examples 1 to 5 in which the base oxide film is in the range of 10 nm or more and 30 nm or less and the stack temperature of the polycrystalline silicon layer is 1050 or more and 1200 ° C. or less are the deposition rates of the polycrystalline silicon layer. Can be deposited at a sufficiently high speed of 2.9 ⁇ m / min or more, and there has been no problem of single crystallizing the polycrystalline silicon layer or reducing the resistivity of the base wafer surface. On the other hand, in Comparative Example 1 in which the deposition temperature of the polycrystalline silicon layer was 900 ° C., the deposition rate was 0.5 ⁇ m / min, which was about 1/6 or less of Examples 1 to 5 and the throughput was greatly reduced. did.
  • Example 3 A bonded SOI wafer was produced in the same manner as in Example 1. However, the base oxide film was made 40 nm by adjusting the RTO processing time. A high frequency integrated circuit device was manufactured on the SOI layer of the bonded SOI wafer manufactured in Example 1 and Comparative Example 3. As a result of measuring and comparing the second harmonic characteristics of each of the manufactured devices, it was found that the second harmonic characteristics were deteriorated in Comparative Example 3 as compared with Example 1. This is presumed to be the deterioration of the high-frequency characteristics due to the formation of the inversion layer due to the base oxide film becoming as thick as 40 nm.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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  • Recrystallisation Techniques (AREA)

Abstract

本発明は、ベースウェーハに多結晶シリコン層を堆積する工程と、ボンドウェーハに絶縁膜を形成する工程と、絶縁膜を介して多結晶シリコン層の研磨面とボンドウェーハを貼り合わせる工程と、ボンドウェーハを薄膜化する工程とを有し、ベースウェーハとして１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、多結晶シリコン層を堆積する工程は、ベースウェーハの多結晶シリコン層を堆積する表面に予め酸化膜を１０ｎｍ以上、３０ｎｍ以下の厚さで形成する段階をさらに含み、多結晶シリコン層の堆積を１０５０℃以上、１２００℃以下の温度で行う貼り合わせＳＯＩウェーハの製造方法である。これにより、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるとともに、多結晶シリコン層堆積工程のスループットを向上させることができるＳＯＩウェーハの製造方法が提供される。

Description

貼り合わせＳＯＩウェーハの製造方法
　本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
　　ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、更なる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
　そこで、対応策としてＳＯＩウェーハの埋め込み酸化膜層（ＢＯＸ層）直下に、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層）を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
　特許文献１には、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。
　一方、特許文献２にも、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、更に、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
　また、特許文献３には、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することは記載されていないが、ボンドウェーハと貼り合わせる側のベースウェーハ表面の表面粗さを大きくすることによって、キャリアトラップ層と同様の効果を得ることが記載されている。
　特許文献４には、ＲＦデバイス対応のＳＯＩウェーハを作製するためのベースウェーハを製造する方法に関し、５００Ωｃｍより大きい高抵抗率のシリコン基板上に誘電体層を形成し、該誘電体層上に多結晶シリコン層を形成する際、９００℃以下の温度で堆積することが記載されている。
　特許文献５には、ＲＦデバイス対応のＳＯＩウェーハを作製するため、５００Ωｃｍより大きい高抵抗率のシリコン基板上に、自然酸化物層とは異なる誘電材料層を０．５～１０ｎｍの厚さで形成した後、多結晶シリコン層を形成することが記載されている。
特表２００７－５０７０９３号公報 特表２０１３－５１３２３４号公報 特開２０１０－２７８１６０号公報 特開２０１２－１９９５５０号公報 特表２０１４－５０９０８７号公報
　上述したように、より高い周波数に対応するデバイスを作製するため、ＳＯＩウェーハのＢＯＸ層下にキャリアトラップ層を形成することが必要になってきている。
　しかしながら、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、ＳＯＩウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
　従って、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする必要がある。言い換えれば、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないようなコストが安く、効果が持続する多結晶シリコン層を堆積する必要がある。
　しかしながら、上記の特許文献１－３のいずれにも、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする技術については、開示も示唆もされていない。
　一方、多結晶シリコン層堆積後の熱処理による単結晶化を抑制するため、多結晶シリコン層とベースウェーハとの間に誘電体層を形成することが、特許文献４、５に記載されている。しかしながら、多結晶シリコン層の堆積温度に関しては、特許文献４に９００℃以下との記載があるだけである。このような低温で多結晶シリコン層を形成する理由は、高温での多結晶シリコン堆積時に誘電体層が消失することを防ぎ、多結晶シリコン層の単結晶化の抑制を確実なものにするためである。
　その一方で、多結晶シリコン層の堆積温度を低温化すると、十分な堆積速度が得られずに多結晶シリコン層堆積工程のスループットが低下し、製造コストが増大してしまうという問題があることがわかった。
　本発明は、上記問題点に鑑みてなされたものであって、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるとともに、多結晶シリコン層堆積工程のスループットを向上させることができるＳＯＩウェーハの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明は、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、少なくとも、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を１０ｎｍ以上、３０ｎｍ以下の厚さで形成する段階をさらに含み、前記多結晶シリコン層の堆積を１０５０℃以上、１２００℃以下の温度で行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　このように、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を１０ｎｍ以上形成しておくことによって、多結晶シリコン層の形成を１０５０℃以上、１２００℃以下の高温で行っても、多結晶シリコン層の堆積中に酸化膜が消失したり、球状となって点在したりすることなく層状態を維持できるので、多結晶シリコン層の堆積中や、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。また、酸化膜を３０ｎｍ以下の厚さとすることで、ベースウェーハの表面側に反転層が形成され易くなることによる高周波特性の劣化を防止することができる。
　さらに、多結晶シリコン層の堆積温度を１０５０℃以上の温度にすることで、多結晶シリコン層の堆積速度を十分に速くすることができるので、例えば、枚葉式の常圧エピタキシャル成長装置を用いて多結晶シリコン層を堆積する場合でも、スループットを向上させることができ、製造コストを低減させることができる。また、堆積温度を１２００℃以下の温度とすることで、スリップ転位の発生を防止することができる。
　このとき、前記酸化膜を形成後、前記多結晶シリコン層の堆積を行う前に、水素含有雰囲気下、１０５０℃以上、１２００℃以下の温度で、１秒以上、６０秒以下の熱処理を行うことが好ましい。
　酸化膜が形成されたベースウェーハの酸化膜表面には、酸化膜形成時や酸化膜形成後にドーパントとなる不純物が微量に付着して存在しており、この微量の不純物が、酸化膜を経由してベースウェーハへ拡散することによって、高周波特性を劣化させる場合がある。このため、多結晶シリコン層の堆積を行う前に、水素含有雰囲気下、１０５０℃以上、１２００℃以下の温度で、１秒以上、６０秒以下の熱処理を行い、これらの不純物を除去することで、ドーパントとなる不純物のベースウェーハへの拡散を防止することができ、これにより、高周波特性の劣化を確実に防止することができる。
　このとき、前記水素含有雰囲気下での熱処理と、前記多結晶シリコン層の堆積とを、同一の装置で連続的に行うことが好ましい。
　このように水素含有雰囲気下での熱処理と、多結晶シリコン層の堆積とを同一の装置で連続的に行うことで、スループットをより効果的に向上させることができ、製造コストをより効果的に低減できる。
　以上のように、本発明の貼り合わせＳＯＩウェーハの製造方法であれば、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるとともに、多結晶シリコン層堆積工程のスループットを向上させることができ、製造コストを低減させることができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を示す製造フローである。 本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を示す工程断面図である。
　前述のように、より高い周波数に対応するデバイスを作製するため、ＳＯＩウェーハのＢＯＸ層下にキャリアトラップ層を形成することが必要になってきているが、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、ＳＯＩウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
　一方、多結晶シリコン層堆積後の熱処理による単結晶化を抑制するため、多結晶シリコン層とベースウェーハとの間に誘電体層を形成することが、特許文献４、５に記載されているが、これらの方法には、上記のように、多結晶シリコン層の堆積温度を低温化すると、十分な堆積速度が得られずに多結晶シリコン層堆積工程のスループットが低下し、製造コストが増大してしまうという問題があることがわかった。
　そこで、本発明者らは、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるとともに、多結晶シリコン層堆積工程のスループットを向上させることができるＳＯＩウェーハの製造方法について鋭意検討を重ねた。
　その結果、ベースウェーハの多結晶シリコン層を堆積する表面に予め酸化膜を１０ｎｍ以上、３０ｎｍ以下の厚さで形成しておき、多結晶シリコン層の堆積を１０５０℃以上、１２００℃以下の温度で行うことで、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるとともに、多結晶シリコン層堆積工程のスループットを向上させることができることを見出し、本発明を完成させた。
　以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　以下、図１、２を参照しながら、本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を説明する。
　まず、シリコン単結晶からなるボンドウェーハ１０を準備する（図１のステップＳ１１、図２（ａ）参照）。
　次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ１０に、埋め込み絶縁膜層（埋め込み酸化膜層の場合、ＢＯＸ層とも呼ばれる）（後述の図２（ｉ）の埋め込み絶縁膜層１６）となる絶縁膜（例えば、酸化膜）１３を成長させる（図１のステップＳ１２、図２（ｂ）参照）。
　次に、その絶縁膜１３の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ１０内にイオン注入層１７を形成する（図１のステップＳ１３、図２（ｃ）参照）。この際、目標とするＳＯＩ層（後述の図２（ｉ）のＳＯＩ層１５）の厚さを得ることができるように、イオン注入加速電圧を選択する。
　次に、ボンドウェーハ１０の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ１４参照）。
　一方、上記とは別に、シリコン単結晶からなるベースウェーハ１１を準備する（図１のステップＳ２１、図２（ｄ）参照）。
　次に、ベースウェーハ１１上に、酸化膜（ベース酸化膜）２０を形成する（図１のステップＳ２２、図２（ｅ）参照）。形成する酸化膜２０の厚さは１０ｎｍ以上、３０ｎｍ以下とする。多結晶シリコン層の堆積中に酸化膜が消失したり、球状となって点在したりすることを、より確実に防ぐためには１０ｎｍより厚く、例えば１５ｎｍ以上とすることが好ましい。
　このような厚さの酸化膜を形成する方法としては特に限定されないが、一般的なバッチ式の熱処理炉を用いて、酸化性雰囲気中で、低温・短時間の熱酸化を行う方法や、急速加熱・急速冷却装置（ＲＴＡ装置）を用いた酸化熱処理（ＲＴＯ）を行う方法などを用いることによって、均一な酸化膜を形成することができる。
　次に、酸化膜（ベース酸化膜）２０上に多結晶シリコン層１２を堆積させる（図１のステップＳ２３、図２（ｆ）参照）。ここで、堆積温度は１０５０℃以上、１２００℃以下とする。その際、堆積温度までの昇温中の雰囲気ガスは、通常は１００％Ｈ２が用いられる。
　堆積温度が１０５０℃以上、１２００℃以下であるので、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００～１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。また、昇温中の水素含有雰囲気により、酸化膜２０の表面に付着している不純物を除去する効果も得られる。
　また、堆積温度が１０５０℃以上、１２００℃以下であるので、一般的なエピタキシャル成長用のＣＶＤ装置を用いて、原料ガスとしてトリクロロシランを使用し、常圧で高速に多結晶シリコン層１２を堆積することができる。より高速で堆積するためには、堆積温度を１１００℃以上とすることが好ましい。
　なお、昇温を経て多結晶シリコン層の堆積を行う直前に、水素含有雰囲気下、１０５０℃以上、１２００℃以下の温度範囲から選択した所定温度で、１秒以上、６０秒以下の所定時間の熱処理を行うことにより、酸化膜表面をわずかにエッチングし、表面に付着している不純物を十分に除去することが好ましい。これにより、ドーパントとなる不純物のベースウェーハへの拡散を防止することができ、高周波特性の劣化を確実に防止することができる。
　また、この水素含有雰囲気下での熱処理は、多結晶シリコン層を堆積するＣＶＤ装置を用いて、水素含有雰囲気下の熱処理と、多結晶シリコン層の堆積とを同一装置で連続的に行えば、生産性が向上するので好ましい。しかしながら、熱処理及び堆積を別々の装置を用いて別工程として行うことも可能である。
　次に、ベースウェーハ１１に堆積された多結晶シリコン層１２の表面を研磨により平坦化する（図１のステップＳ２４、図２（ｇ）参照）。１０５０℃以上、１２００℃以下の温度で堆積した多結晶シリコン層１２の表面粗さは大きく、そのままボンドウェーハと貼り合わせることが困難であるため、多結晶シリコン層１２の表面を研磨により平坦化する必要がある。
　次に、研磨された多結晶シリコン層１２の表面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ２５参照）。
　なお、図１のステップＳ１１～Ｓ１４と、図１のステップＳ２１～Ｓ２５とは並行してすすめることができる。
　次に、酸化膜２０及び多結晶シリコン層１２が形成されたベースウェーハ１１を、ベースウェーハ１１の多結晶シリコン層１２が形成された面とボンドウェーハ１０のイオン注入面とが接するように、絶縁膜１３を形成したボンドウェーハ１０と密着させて貼り合わせる（図１のステップＳ３１、図２（ｈ）参照）。
　次に、イオン注入層１７に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ１１上に埋め込み絶縁膜層１６とＳＯＩ層１５が形成された貼り合わせウェーハ１４を作製する（図１のステップＳ３２、図２（ｉ）参照）。なお、このときに、剥離面１９を有する剥離ウェーハ１８が派生する。
　次に、貼り合わせ界面の結合強度を増加させるために貼り合わせウェーハ１４に結合熱処理を施す（図１のステップＳ３３参照）。
　上記のようにして貼り合わせＳＯＩウェーハを製造することができる。
　ボンドウェーハ１０の薄膜化を、イオン注入層１７の形成と、イオン注入層１７での剥離により行うことを例示したが、これに限らない。ボンドウェーハ１０の薄膜化は、例えば、研削、研磨、エッチング等を組み合わせて行うこともできる。
　本発明の貼り合わせＳＯＩウェーハの製造方法においては、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め１０ｎｍ以上、３０ｎｍ以下の厚さの酸化膜を形成しておくことによって、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。さらに、多結晶シリコン層の堆積温度を１０５０℃以上、１２００℃以下の温度にするので、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００～１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができるのと同時に、多結晶シリコン層の堆積速度を十分に速くすることができるので、例えば、枚葉式の常圧エピタキシャル成長装置を用いて多結晶シリコン層を堆積する場合でも、スループットを向上させて、製造コストを低減させることができる。
　なお、ベースウェーハ１１の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に好適に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　図１、２で説明した製造方法を用いて貼り合わせＳＯＩウェーハを作製した。ただし、ベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞、抵抗率１３００Ω・ｃｍ、ｐ型の単結晶シリコンを用い、ベースウェーハにおけるベース酸化膜形成及び多結晶シリコン層堆積（トリクロロシランを原料ガスとして使用）、ボンドウェーハにおけるＢＯＸ酸化及び水素イオン注入、並びに、貼り合わせ後の剥離熱処理及び結合熱処理は、以下の条件で行った。
　　ベース酸化膜形成　　：ＲＴＯ（ＲＴＡ装置を用いた酸化熱処理）、
　　　　　　　　　　　　　酸化膜厚３０ｎｍ
　　多結晶シリコン層堆積前水素熱処理：なし（ただし、堆積温度までの昇
　　　　　　　　　　　　　　　　　　　温時の雰囲気は１００％Ｈ２）
　　多結晶シリコン層堆積：１１００℃　常圧　膜厚３．０μｍ（研磨後２
　　　　　　　　　　　　　．５μｍ）
　　ＢＯＸ酸化　　　　　：１０５０℃　酸化膜厚４００ｎｍ
　　水素イオン注入　　　：１０５ｋｅＶ　７．５×１０１６／ｃｍ２
　　剥離熱処理　　　　　：５００℃　３０分　１００％Ａｒ雰囲気
　　結合熱処理　　　　　：９００℃パイロジェニック酸化　＋
　　　　　　　　　　　　　１１００℃１２０分のＡｒアニール
　結合熱処理後の多結晶シリコン層の単結晶化の状況を断面ＳＥＭ観察により確認した。また、結合熱処理後のベースウェーハ表面（ベース酸化膜とベースウェーハとの界面近傍）の抵抗率をＳＲ（Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）法（広がり抵抗測定法）により確認した。これらの結果を表１に示す。
（実施例２）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は１１３０℃で行い、堆積の直前に、同一の装置内で水素含有雰囲気下の熱処理（１１３０℃、２０秒）を行った。
　実施例１と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
（実施例３）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ＲＴＯの処理時間を調整してベース酸化膜の厚さを１５ｎｍとし、多結晶シリコン層堆積は１１５０℃で行い、堆積の直前に、同一の装置内で水素熱処理（１１３０℃、２０秒）を行った。
　実施例１と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
（実施例４）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ＲＴＯの処理時間を調整してベース酸化膜の厚さを１０ｎｍとし、多結晶シリコン層堆積は１２００℃で行い、堆積の直前に、同一の装置内で水素熱処理（１１３０℃、２０秒）を行った。
　実施例１と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
（実施例５）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ＲＴＯの処理時間を調整してベース酸化膜の厚さを１５ｎｍとし、多結晶シリコン層堆積は１０５０℃で行った。
　実施例１と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
（比較例１）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層の堆積は９００℃で行った。
　実施例１と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
　（比較例２）
　実施例４と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ＲＴＯの処理時間を調整してベース酸化膜の厚さを８ｎｍとし、多結晶シリコン層堆積前の水素熱処理は行わなかった。
　実施例４と同様にして多結晶シリコン層の単結晶化の状況とベースウェーハ表面の抵抗率を確認した。これらの結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１からわかるように、ベース酸化膜を１０ｎｍ以上、３０ｎｍ以下の範囲とし、多結晶シリコン層の堆温度を１０５０以上、１２００℃以下とした実施例１～５は、多結晶シリコン層の堆積速度が２．９μｍ／ｍｉｎ以上の十分に高速な堆積が可能であり、また、多結晶シリコン層の単結晶化やベースウェーハ表面の抵抗率低下の問題も発生しなかった。
　一方、多結晶シリコン層の堆積温度を９００℃とした比較例１では、堆積速度が０．５μｍ／ｍｉｎであり、実施例１～５の１／６程度以下の低速となり、スループットが大幅に低下した。
　また、ベース酸化膜を８ｎｍとした比較例２では、多結晶シリコン堆積工程でベース酸化膜が消失し、多結晶シリコン層の単結晶化が発生した。また、多結晶シリコン層堆積前の水素熱処理を行わなかったことと、ベース酸化膜が消失したことの影響により、ベースウェーハ表面に抵抗率の低下が観察された。これは、ベースウェーハ中にドーパントとなる不純物が拡散したことに起因するものと推定される。
（比較例３）
　実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ＲＴＯの処理時間を調整してベース酸化膜を４０ｎｍとした。
　実施例１及び比較例３で作製した貼り合わせＳＯＩウェーハのＳＯＩ層に高周波集積回路デバイスを製造した。製造したデバイスのそれぞれについて二次高調波特性を測定し、比較した結果、実施例１に比べ比較例３は二次高調波特性が劣化していることがわかった。これは、ベース酸化膜が４０ｎｍと厚くなったことにより反転層が形成されたことに起因した高周波特性の劣化であると推定される。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (3)

  1. 　いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    　少なくとも、
    　前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    　該多結晶シリコン層の表面を研磨する工程と、
    　前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    　該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、
    　貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程と
    を有し、
    　前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    　前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を１０ｎｍ以上、３０ｎｍ以下の厚さで形成する段階をさらに含み、
    　前記多結晶シリコン層の堆積を１０５０℃以上、１２００℃以下の温度で行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 　前記酸化膜を形成後、前記多結晶シリコン層の堆積を行う前に、水素含有雰囲気下、１０５０℃以上、１２００℃以下の温度で、１秒以上、６０秒以下の熱処理を行うことを特徴とする請求項１に記載された貼り合わせＳＯＩウェーハの製造方法。
  3. 　前記水素含有雰囲気下での熱処理と、前記多結晶シリコン層の堆積とを、同一の装置で連続的に行うことを特徴とする請求項２に記載された貼り合わせＳＯＩウェーハの製造方法。
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