WO2018158902A1 - ポリフェーズフィルタ - Google Patents

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output terminal
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暁人 平井
下沢　充弘
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    • H03H11/16—Networks for phase shifting
    • H03H11/22—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output

Definitions

  • the present invention relates to a polyphase filter having a transistor.
  • a semiconductor integrated circuit that processes a high-frequency received signal may be used.
  • a semiconductor integrated circuit constituting a super heterodyne receiver for radar it is possible to suppress an image interference wave accompanying frequency conversion of a received signal in addition to a filter capable of limiting the band of the received signal.
  • a polyphase filter or the like may be used.
  • Patent Document 1 below discloses a polyphase filter including a plurality of resistors and a plurality of capacitors.
  • the polyphase filter is a filter that is originally used for generating a signal having a phase difference of 90 degrees, but is also a filter capable of suppressing an image interference wave.
  • the frequency at which the image interference wave can be suppressed changes according to the resistance value of the resistor and the capacitance value of the capacitor.
  • the center frequency Fc of the frequency capable of suppressing the image interference wave is expressed by the following expression (1).
  • R is the resistance value of the resistor
  • C is the capacitance value of the capacitor.
  • the conventional polyphase filter is configured as described above, by controlling the resistance value R of the provided resistor, it is possible to vary the frequency at which the image interference wave can be suppressed.
  • the polyphase filter is configured using a resistor, which is a passive element, there is a problem in that a passage loss occurs when suppressing an image interference wave.
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain a polyphase filter that can suppress the occurrence of a passage loss.
  • the polyphase filter according to the present invention includes a first transistor that amplifies the first I signal input from the first input terminal, and a first transistor that amplifies the first Q signal input from the second input terminal. And a second transistor that amplifies the second I signal when a second I signal that constitutes a differential signal with the first I signal is input from the third input terminal; When the second Q signal constituting the differential signal with the first Q signal is input from the fourth input terminal, the fourth transistor for amplifying the second Q signal, and the first transistor A first capacitor connected between the output terminal and the second input terminal; a second capacitor connected between the output terminal of the second transistor and the third input terminal; Connected between the output terminal of the third transistor and the fourth input terminal. A third capacitor being, is obtained by so and a fourth capacitor connected between the output terminal and the first input terminal of the fourth transistor.
  • the first transistor that amplifies the first I signal input from the first input terminal and the second transistor that amplifies the first Q signal input from the second input terminal A third transistor for amplifying the second I signal when the second I signal constituting the differential signal with the first I signal is input from the third input terminal; When the second Q signal that constitutes the Q signal and the differential signal is input from the fourth input terminal, the fourth transistor that amplifies the second Q signal is provided. There is an effect of suppressing the generation of loss.
  • FIG. 1 is a circuit diagram showing a polyphase filter according to Embodiment 1 of the present invention.
  • a first input terminal 1a is a terminal to which a first I signal VIP is input.
  • the second input terminal 1b is a terminal to which the first Q signal V QP is input.
  • the third input terminal 1c is a terminal to which the first I signal VIP and the second I signal VIN constituting a differential signal are input.
  • V IP + V IN 0.
  • the fourth input terminal 1d is a terminal to which the first Q signal V QP and the second Q signal V QN constituting a differential signal are input.
  • V QP + V QN 0.
  • the first transistor 2a has a transconductance g m, a bipolar transistor having an emitter terminal is grounded.
  • the first transistor 2a has a base terminal connected to the first input terminal 1a, a collector terminal (output terminal of the first transistor 2a) connected to the first output terminal 4a, and a first input terminal. amplifying the first I signal V IP input from 1a, and outputs a first I signal V IP after amplification to the first output terminal 4a.
  • the second transistor 2b has a transconductance g m, a bipolar transistor having an emitter terminal is grounded.
  • the second transistor 2b has a base terminal connected to the second input terminal 1b, a collector terminal (output terminal of the second transistor 2b) connected to the second output terminal 4b, and a second input terminal.
  • the first Q signal V QP input from 1b is amplified, and the amplified first Q signal V QP is output to the second output terminal 4b.
  • the third transistor 2c has a transconductance g m, a bipolar transistor having an emitter terminal is grounded.
  • the third transistor 2c has a base terminal connected to the third input terminal 1c, a collector terminal (output terminal of the third transistor 2c) connected to the third output terminal 4c, and a third input terminal.
  • the second I signal VIN input from 1c is amplified, and the amplified second I signal VIN is output to the third output terminal 4c.
  • Fourth transistor 2d has a transconductance g m, a bipolar transistor having an emitter terminal is grounded.
  • the fourth transistor 2d has a base terminal connected to the fourth input terminal 1d, a collector terminal (output terminal of the fourth transistor 2d) connected to the fourth output terminal 4d, and a fourth input terminal.
  • the second Q signal V QN input from 1d is amplified, and the amplified second Q signal V QN is output to the fourth output terminal 4d.
  • the first capacitor 3a is connected to the collector terminal of the first transistor 2a, and the other end is connected to the second input terminal 1b.
  • the second capacitor 3b has one end connected to the collector terminal of the second transistor 2b and the other end connected to the third input terminal 1c.
  • the third capacitor 3c has one end connected to the collector terminal of the third transistor 2c and the other end connected to the fourth input terminal 1d.
  • the fourth capacitor 3d has one end connected to the collector terminal of the fourth transistor 2d and the other end connected to the first input terminal 1a.
  • the first output terminal 4a is connected to the collector terminal of the first transistor 2a, and is a terminal for outputting the first I signal VO_IP amplified by the first transistor 2a.
  • the second output terminal 4b is connected to the collector terminal of the second transistor 2b, and is a terminal for outputting the first Q signal VO_QP amplified by the second transistor 2b.
  • the third output terminal 4c is connected to the collector terminal of the third transistor 2c, and is a terminal for outputting the second I signal V O_IN amplified by the third transistor 2c.
  • the fourth output terminal 4d is connected to the collector terminal of the fourth transistor 2d, and is a terminal for outputting the second Q signal VO_QN amplified by the fourth transistor 2d.
  • FIG. 2 is a circuit diagram showing another polyphase filter according to Embodiment 1 of the present invention.
  • the polyphase filter of FIG. 2 is different from the polyphase filter of FIG. 1 in that the collector terminals (output terminals) of the first to fourth transistors are connected to the power supply Vcc through a load.
  • the load 5a is a resistor having an impedance Z, one end is connected to the collector terminal of the first transistor 2a, and the other end is connected to the power supply Vcc.
  • the load 5b is a resistor having an impedance Z, one end is connected to the collector terminal of the second transistor 2b, and the other end is connected to the power source Vcc.
  • the load 5c is a resistor having an impedance Z, one end is connected to the collector terminal of the third transistor 2c, and the other end is connected to the power source Vcc.
  • the load 5d is a resistor having an impedance Z, one end is connected to the collector terminal of the fourth transistor 2d, and the other end is connected to the power supply Vcc.
  • a load circuit such as a transimpedance amplifier is connected to each of the first output terminal 4a, the second output terminal 4b, the third output terminal 4c, and the fourth output terminal 4d. When such a load circuit is connected, it is not necessary to connect the loads 5a to 5d as shown in FIG.
  • FIG. 3 is a circuit diagram showing a conventional polyphase filter having a resistor.
  • the resistor 6a is connected between the first input terminal 1a and the first output terminal 4a.
  • the resistor 6b is connected between the second input terminal 1b and the second output terminal 4b.
  • the resistor 6c is connected between the third input terminal 1c and the third output terminal 4c.
  • the resistor 6d is connected between the fourth input terminal 1d and the fourth output terminal 4d.
  • ⁇ V IOUT V O_IP ⁇ V O_IN .
  • the current I a flowing through the resistor 6a is expressed by the following equation (2)
  • the current I b flowing through the first capacitor 3a is expressed by the following equation (3).
  • the first I signal VO_IP output from the first output terminal 4a is expressed by the following equation (4).
  • R is the resistance value of the resistor 6a
  • C is the capacitance value of the first capacitor 3a
  • Z is the impedance of the load 5a.
  • a first I signal V O_IP output from the first output terminal 4a is The following equation (5) is obtained.
  • the first I signal V O_IP has been described, but the second I signal V O_IN can be obtained in the same manner.
  • the second I signal V O_IN is expressed as the following equation (6).
  • the differential signal ⁇ V IOUT related to the I signal is obtained.
  • the differential signal ⁇ V IOUT is expressed as the following equation (7).
  • ⁇ V QOUT V O_QP ⁇ V O_QN .
  • the current If flowing through the resistor 6b is expressed by the following equation (8)
  • the current Ie flowing through the second capacitor 3b is expressed by the following equation (9). Therefore, the first Q signal VO_QP output from the second output terminal 4b is expressed by the following equation (10).
  • R is the resistance value of the resistor 6b
  • C is the capacitance value of the second capacitor 3b
  • Z is the impedance of the load 5b.
  • the first Q signal V O_QP output from the second output terminal 4b is The following equation (11) is obtained.
  • the first Q signal V O_QP has been described here, the second Q signal V O_QN can be obtained in the same manner.
  • the second Q signal V O_QN is expressed as the following Expression (12).
  • the differential signal ⁇ V QOUT related to the Q signal is obtained.
  • the differential signal ⁇ V QOUT is expressed as the following equation (13).
  • the input of the polyphase filter is short-circuited by IQ as shown in the following equation (14).
  • ⁇ V IOUT V O_IP ⁇ V O_IN .
  • the current I a flowing through the first transistor 2a is expressed by the following equation (17)
  • the current I b flowing through the first capacitor 3a is expressed by the following equation (18). Therefore, the first I signal V O_IP output from the first output terminal 4a is expressed by the following equation (18).
  • g m is the transconductance of the first transistor 2a.
  • a first I signal V O_IP output from the first output terminal 4a is The following equation (20) is obtained.
  • the first I signal V O_IP has been described, but the second I signal V O_IN can be obtained in the same manner.
  • the second I signal V O_IN is expressed as the following Expression (21).
  • the differential signal ⁇ V IOUT related to the I signal is obtained.
  • the differential signal ⁇ V IOUT is expressed as the following equation (22).
  • ⁇ V QOUT V O_QP ⁇ V O_QN .
  • the current If flowing through the second transistor 2b is expressed by the following equation (23), and the current Ie flowing through the second capacitor 3b is expressed by the following equation (24). Therefore, the first Q signal VO_QP output from the second output terminal 4b is expressed by the following equation (25).
  • the first Q signal V O_QP output from the second output terminal 4b is The following equation (26) is obtained.
  • the first Q signal V O_QP has been described here, the second Q signal V O_QN can be obtained in the same manner.
  • the second Q signal V O_QN is expressed as in the following Expression (27).
  • the differential signal ⁇ V QOUT related to the Q signal is obtained.
  • the differential signal ⁇ V QOUT is expressed as the following equation (28).
  • the resistors 6a to 6d of the polyphase filter in FIG. 3 are replaced with the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d. Is different. Therefore, also in the polyphase filter of the first embodiment, the amplitude of the IQ signal is always constant and the phase of the IQ signal is 90 degrees different at the angular frequency ⁇ , as in the polyphase filter of FIG. Therefore, the polyphase filter of the first embodiment can realize the same IQ characteristics as the polyphase filter of FIG. However, poly-phase filter of the first embodiment is different from the polyphase filter of Fig. 3, since it is configured using a transistor having a transconductance g m, it is possible to have a gain.
  • the gain that the polyphase filter of the first embodiment can have is determined by the magnitude relationship between transconductance g m and ⁇ C, as shown in Table 2 below.
  • ⁇ is an angular frequency
  • C is a capacitance value of the first capacitor 3a, the second capacitor 3b, the third capacitor 3c, and the fourth capacitor 3d.
  • the polyphase filter of the first embodiment can have a gain of 1 or more regardless of the magnitude relationship between transconductance g m and ⁇ C.
  • the second transistor 2b that amplifies the input first Q signal V QP and the second I signal VIN that forms a differential signal with the first I signal V IP are the third input terminal 1c.
  • the fourth transistor 2d for amplifying the second Q signal V QN is provided, so that it is possible to suppress the occurrence of passage loss.
  • the collector terminals of the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d are respectively connected via the loads 5a, 5b, 5c, and 5d.
  • an NPN bipolar transistor can be used as the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d.
  • the first transistor 2a, the second transistor 2b, the third transistor 2c and the fourth transistor 2d is, an example is a bipolar transistor having a transconductance g m As long as it is, it is not limited to a bipolar transistor. Therefore, the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d may be, for example, a field effect transistor or a MOS such as a CMOS (Complementary Metal Oxide Semiconductor). It may be a transistor.
  • the gate terminal of the field effect transistor corresponds to the base terminal of the bipolar transistor.
  • the drain terminal of the field effect transistor corresponds to the collector terminal of the bipolar transistor, and the source terminal of the field effect transistor corresponds to the emitter terminal of the bipolar transistor.
  • Embodiment 2 FIG. In the first embodiment, an example is shown in which the emitter terminals of the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d are grounded. In the second embodiment, the emitter terminal of the first transistor 2a and the emitter terminal of the third transistor 2c are connected to the ground through the first current source 7a, and the emitter terminal of the second transistor 2b and the fourth transistor An example in which the emitter terminal of the transistor 2d is connected to the ground via the second current source 7b will be described.
  • FIG. 4 is a circuit diagram showing a polyphase filter according to Embodiment 2 of the present invention.
  • the first current source 7a has a positive side connected to the emitter terminal of the first transistor 2a and the third transistor 2c, and a negative side connected to the ground.
  • the second current source 7b has a positive side connected to the emitter terminal of the second transistor 2b and the fourth transistor 2d, and a negative side connected to the ground.
  • the collector terminals of the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d are connected to the power source Vcc through loads 5a, 5b, 5c, and 5d, respectively.
  • a load circuit such as a transimpedance amplifier is connected to each of the first output terminal 4a, the second output terminal 4b, the third output terminal 4c, and the fourth output terminal 4d, the load 5a ⁇ 5d need not be connected.
  • the emitter terminal of the second transistor 2b and the emitter terminal of the fourth transistor 2d are by being connected to the ground via a second current source 7b, a current I f flowing through the second transistor 2b, and the current I h flowing in the fourth transistor 2d becomes a differential signal.
  • the accuracy of suppressing the image interference wave by the polyphase filter can be improved as compared with the first embodiment.
  • the emitter terminal of the first transistor 2a and the emitter terminal of the third transistor 2c are connected to the ground via the first current source 7a, and the emitter terminal and the second transistor 2b of the second transistor 2b are connected.
  • the emitter terminal of the fourth transistor 2d is connected to the ground via the second current source 7b.
  • the first resistor 8a is connected in place of the first current source 7a
  • the second resistor 8b is connected in place of the second current source 7b. An effect can be obtained.
  • FIG. 5 is a circuit diagram showing another polyphase filter according to Embodiment 2 of the present invention.
  • the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d are bipolar transistors.
  • it may be a field effect transistor or a MOS transistor such as a CMOS.
  • Embodiment 3 In the first embodiment, an example is shown in which the emitter terminals of the first transistor 2a, the second transistor 2b, the third transistor 2c, and the fourth transistor 2d are grounded. In the third embodiment, an example in which the base terminals of the first transistor 9a, the second transistor 9b, the third transistor 9c, and the fourth transistor 9d are grounded will be described.
  • FIG. 6 is a circuit diagram showing a polyphase filter according to Embodiment 3 of the present invention.
  • the first transistor 9a has a transconductance g m, a bipolar transistor having a base terminal is grounded.
  • the first transistor 9a has an emitter terminal connected to the first input terminal 1a, a collector terminal (output terminal of the first transistor 9a) connected to the first output terminal 4a, and a first input terminal. amplifying the first I signal V IP input from 1a, and outputs a first I signal V IP after amplification to the first output terminal 4a.
  • the second transistor 9b has a transconductance g m, a bipolar transistor having a base terminal is grounded.
  • the second transistor 9b has an emitter terminal connected to the second input terminal 1b, a collector terminal (output terminal of the second transistor 9b) connected to the second output terminal 4b, and a second input terminal.
  • the first Q signal V QP input from 1b is amplified, and the amplified first Q signal V QP is output to the second output terminal 4b.
  • the third transistor 9c has a transconductance g m, a bipolar transistor having a base terminal is grounded.
  • the third transistor 9c has an emitter terminal connected to the third input terminal 1c, a collector terminal (an output terminal of the third transistor 9c) connected to the third output terminal 4c, and a third input terminal.
  • the second I signal VIN input from 1c is amplified, and the amplified second I signal VIN is output to the third output terminal 4c.
  • Fourth transistor 9d has a transconductance g m, a bipolar transistor having a base terminal is grounded.
  • the fourth transistor 9d has an emitter terminal connected to the fourth input terminal 1d, a collector terminal (output terminal of the fourth transistor 9d) connected to the fourth output terminal 4d, and a fourth input terminal.
  • the second Q signal V QN input from 1d is amplified, and the amplified second Q signal V QN is output to the fourth output terminal 4d.
  • the first current source 10a has a positive side connected to the emitter terminal of the first transistor 9a and a negative side connected to the ground.
  • the second current source 10b has a positive side connected to the emitter terminal of the second transistor 9b and a negative side connected to the ground.
  • the third current source 10c has a positive side connected to the emitter terminal of the third transistor 9c and a negative side connected to the ground.
  • the fourth current source 10d has a positive side connected to the emitter terminal of the fourth transistor 9d and a negative side connected to the ground.
  • the collector terminals of the first transistor 9a, the second transistor 9b, the third transistor 9c, and the fourth transistor 9d are connected to the power source Vcc through loads 5a, 5b, 5c, and 5d, respectively.
  • a load circuit such as a transimpedance amplifier is connected to each of the first output terminal 4a, the second output terminal 4b, the third output terminal 4c, and the fourth output terminal 4d, the load 5a ⁇ 5d need not be connected.
  • the operation of the polyphase filter of the third embodiment is almost the same as the operation of the polyphase filter of the first embodiment.
  • the base terminals of the first transistor 9a, the second transistor 9b, the third transistor 9c, and the fourth transistor 9d are grounded. Therefore, the input impedance viewed from the first input terminal 1a, the second input terminal 1b, the third input terminal 1c, and the fourth input terminal 1d is expressed as the first transistor 9a, the second transistor 9b, it can be 1 / g m of the impedance in the third transistor 9c and the fourth transistor 9d.
  • the first transistor 9a and the second transistor 9b according to the output impedance viewed from the first output terminal 4a, the second output terminal 4b, the third output terminal 4c, and the fourth output terminal 4d.
  • the transconductance g m of the third transistor 9c and the fourth transistor 9d it is possible to realize a wideband input matching. Further, unnecessary matching elements can be eliminated to achieve downsizing and wideband performance can be realized.
  • the emitter terminal of the first transistor 9a is connected to the ground via the first current source 10a
  • the emitter terminal of the second transistor 9b is connected to the ground via the second current source 10b. It is connected.
  • the emitter terminal of the third transistor 9c is connected to the ground via the third current source 10c
  • the emitter terminal of the fourth transistor 9d is connected to the ground via the fourth current source 10d.
  • a first resistor 11a is connected instead of the first current source 10a
  • a second resistor 11b is connected instead of the second current source 10b
  • the third current source 10c instead, the third resistor 11c may be connected, and the fourth resistor 11d may be connected instead of the fourth current source 10d. In this case, the same effect can be obtained.
  • FIG. 7 is a circuit diagram showing another polyphase filter according to Embodiment 3 of the present invention.
  • the first transistor 9a, the second transistor 9b, the third transistor 9c, and the fourth transistor 9d are bipolar transistors.
  • the first transistor 9a, The second transistor 9b, the third transistor 9c, and the fourth transistor 9d may be, for example, field effect transistors or MOS transistors such as CMOS.
  • the present invention is suitable for a polyphase filter including a transistor.

Landscapes

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Abstract

第１の入力端子（１ａ）から入力される第１のＩ信号ＶＩＰを増幅する第１のトランジスタ（２ａ）と、第２の入力端子（１ｂ）から入力される第１のＱ信号ＶＱＰを増幅する第２のトランジスタ（２ｂ）と、第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが第３の入力端子（１ｃ）から入力されると、第２のＩ信号ＶＩＮを増幅する第３のトランジスタ（２ｃ）と、第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが第４の入力端子（１ｄ）から入力されると、第２のＱ信号ＶＱＮを増幅する第４のトランジスタ（２ｄ）とを備える。

Description

ポリフェーズフィルタ
　この発明は、トランジスタを備えているポリフェーズフィルタに関するものである。
　無線通信機器においては、高周波の受信信号を処理する半導体集積回路が用いられることがある。
　例えば、レーダ用のスーパーヘテロダイン受信機を構成する半導体集積回路においては、受信信号の帯域を制限することが可能なフィルタのほか、受信信号の周波数変換に伴うイメージ妨害波を抑圧することが可能なポリフェーズフィルタなどが用いられることがある。
　以下の特許文献１には、複数の抵抗と、複数のコンデンサとを備えたポリフェーズフィルタが開示されている。
　ポリフェーズフィルタは、本来、９０度の位相差がある信号の生成等に用いられるフィルタであるが、イメージ妨害波を抑圧することが可能なフィルタでもある。
　ポリフェーズフィルタは、備えている抵抗の抵抗値及びコンデンサの容量値に応じて、イメージ妨害波を抑圧することが可能な周波数が変化する。
　イメージ妨害波を抑圧することが可能な周波数の中心周波数Ｆｃは、以下の式（１）で表される。

Figure JPOXMLDOC01-appb-I000001
　式（１）において、Ｒは抵抗の抵抗値、Ｃはコンデンサの容量値である。
特開２０１０－２１８２６号公報
　従来のポリフェーズフィルタは以上のように構成されているので、備えている抵抗の抵抗値Ｒを制御することで、イメージ妨害波を抑圧することが可能な周波数を可変することができる。しかし、ポリフェーズフィルタは、受動素子である抵抗を用いて構成されているため、イメージ妨害波を抑圧する際、通過ロスが発生してしまうという課題があった。
　この発明は上記のような課題を解決するためになされたもので、通過ロスの発生を抑えることができるポリフェーズフィルタを得ることを目的とする。
　この発明に係るポリフェーズフィルタは、第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、第２のＩ信号を増幅する第３のトランジスタと、第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、第２のＱ信号を増幅する第４のトランジスタと、第１のトランジスタの出力端子と第２の入力端子との間に接続されている第１のコンデンサと、第２のトランジスタの出力端子と第３の入力端子との間に接続されている第２のコンデンサと、第３のトランジスタの出力端子と第４の入力端子との間に接続されている第３のコンデンサと、第４のトランジスタの出力端子と第１の入力端子との間に接続されている第４のコンデンサとを備えるようにしたものである。
　この発明によれば、第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、第２のＩ信号を増幅する第３のトランジスタと、第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、第２のＱ信号を増幅する第４のトランジスタとを備えるように構成したので、通過ロスの発生を抑えることができる効果がある。
この発明の実施の形態１によるポリフェーズフィルタを示す回路図である。 この発明の実施の形態１による他のポリフェーズフィルタを示す回路図である。 抵抗を備えている従来のポリフェーズフィルタを示す回路図である。 この発明の実施の形態２によるポリフェーズフィルタを示す回路図である。 この発明の実施の形態２による他のポリフェーズフィルタを示す回路図である。 この発明の実施の形態３によるポリフェーズフィルタを示す回路図である。 この発明の実施の形態３による他のポリフェーズフィルタを示す回路図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１はこの発明の実施の形態１によるポリフェーズフィルタを示す回路図である。
　図１において、第１の入力端子１ａは第１のＩ信号ＶＩＰが入力される端子である。
　第２の入力端子１ｂは第１のＱ信号ＶＱＰが入力される端子である。
　第３の入力端子１ｃは第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが入力される端子である。理想的には、ＶＩＰ＋ＶＩＮ＝０である。
　第４の入力端子１ｄは第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが入力される端子である。理想的には、ＶＱＰ＋ＶＱＮ＝０である。
　第１のトランジスタ２ａはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
　第１のトランジスタ２ａは、ベース端子が第１の入力端子１ａと接続され、コレクタ端子（第１のトランジスタ２ａの出力端子）が第１の出力端子４ａと接続されており、第１の入力端子１ａから入力された第１のＩ信号ＶＩＰを増幅して、増幅後の第１のＩ信号ＶＩＰを第１の出力端子４ａに出力する。
　第２のトランジスタ２ｂはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
　第２のトランジスタ２ｂは、ベース端子が第２の入力端子１ｂと接続され、コレクタ端子（第２のトランジスタ２ｂの出力端子）が第２の出力端子４ｂと接続されており、第２の入力端子１ｂから入力された第１のＱ信号ＶＱＰを増幅して、増幅後の第１のＱ信号ＶＱＰを第２の出力端子４ｂに出力する。
　第３のトランジスタ２ｃはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
　第３のトランジスタ２ｃは、ベース端子が第３の入力端子１ｃと接続され、コレクタ端子（第３のトランジスタ２ｃの出力端子）が第３の出力端子４ｃと接続されており、第３の入力端子１ｃから入力された第２のＩ信号ＶＩＮを増幅して、増幅後の第２のＩ信号ＶＩＮを第３の出力端子４ｃに出力する。
　第４のトランジスタ２ｄはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
　第４のトランジスタ２ｄは、ベース端子が第４の入力端子１ｄと接続され、コレクタ端子（第４のトランジスタ２ｄの出力端子）が第４の出力端子４ｄと接続されており、第４の入力端子１ｄから入力された第２のＱ信号ＶＱＮを増幅して、増幅後の第２のＱ信号ＶＱＮを第４の出力端子４ｄに出力する。
　第１のコンデンサ３ａは一端が第１のトランジスタ２ａのコレクタ端子と接続され、他端が第２の入力端子１ｂと接続されている。
　第２のコンデンサ３ｂは一端が第２のトランジスタ２ｂのコレクタ端子と接続され、他端が第３の入力端子１ｃと接続されている。
　第３のコンデンサ３ｃは一端が第３のトランジスタ２ｃのコレクタ端子と接続され、他端が第４の入力端子１ｄと接続されている。
　第４のコンデンサ３ｄは一端が第４のトランジスタ２ｄのコレクタ端子と接続され、他端が第１の入力端子１ａと接続されている。
　第１の出力端子４ａは第１のトランジスタ２ａのコレクタ端子と接続されており、第１のトランジスタ２ａにより増幅された第１のＩ信号ＶＯ＿ＩＰを出力する端子である。
　第２の出力端子４ｂは第２のトランジスタ２ｂのコレクタ端子と接続されており、第２のトランジスタ２ｂにより増幅された第１のＱ信号ＶＯ＿ＱＰを出力する端子である。
　第３の出力端子４ｃは第３のトランジスタ２ｃのコレクタ端子と接続されており、第３のトランジスタ２ｃにより増幅された第２のＩ信号ＶＯ＿ＩＮを出力する端子である。
　第４の出力端子４ｄは第４のトランジスタ２ｄのコレクタ端子と接続されており、第４のトランジスタ２ｄにより増幅された第２のＱ信号ＶＯ＿ＱＮを出力する端子である。
　図２はこの発明の実施の形態１による他のポリフェーズフィルタを示す回路図である。
　図２のポリフェーズフィルタは、第１から第４のトランジスタのコレクタ端子（出力端子）のそれぞれが負荷を介して電源Ｖｃｃと接続されている点で、図１のポリフェーズフィルタと相違している。
　負荷５ａはインピーダンスがＺの抵抗であり、一端が第１のトランジスタ２ａのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
　負荷５ｂはインピーダンスがＺの抵抗であり、一端が第２のトランジスタ２ｂのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
　負荷５ｃはインピーダンスがＺの抵抗であり、一端が第３のトランジスタ２ｃのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
　負荷５ｄはインピーダンスがＺの抵抗であり、一端が第４のトランジスタ２ｄのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
　図１のポリフェーズフィルタでは、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれに、トランスインピーダンスアンプなどの負荷回路が接続されていることを想定しており、このような負荷回路が接続されている場合、図２のように負荷５ａ～５ｄが接続されている必要はない。
　図３は抵抗を備えている従来のポリフェーズフィルタを示す回路図であり、図３において、図１及び図２と同一符号は同一または相当部分を示している。
　抵抗６ａは第１の入力端子１ａと第１の出力端子４ａとの間に接続されている。
　抵抗６ｂは第２の入力端子１ｂと第２の出力端子４ｂとの間に接続されている。
　抵抗６ｃは第３の入力端子１ｃと第３の出力端子４ｃとの間に接続されている。
　抵抗６ｄは第４の入力端子１ｄと第４の出力端子４ｄとの間に接続されている。
　次に動作について説明する。
　この実施の形態１のポリフェーズフィルタとの比較のために、図３に示す従来のポリフェーズフィルタを解析する。
　まず、従来のポリフェーズフィルタから出力されるＩ信号に係る差動信号ΔＶＩＯＵＴについて説明する。ΔＶＩＯＵＴ＝ＶＯ＿ＩＰ－ＶＯ＿ＩＮである。
　例えば、抵抗６ａを流れる電流Ｉａは、以下の式（２）で表され、第１のコンデンサ３ａを流れる電流Ｉｂは、以下の式（３）で表される。
　このため、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（４）で表される。
Figure JPOXMLDOC01-appb-I000002

Figure JPOXMLDOC01-appb-I000003

Figure JPOXMLDOC01-appb-I000004
　式（２）～（４）において、Ｒは抵抗６ａの抵抗値、Ｃは第１のコンデンサ３ａの容量値、Ｚは負荷５ａのインピーダンスである。
　式（２）で表される電流Ｉａ及び式（３）で表される電流Ｉｂを式（４）に代入すると、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（５）のようになる。
Figure JPOXMLDOC01-appb-I000005
　ここでは、第１のＩ信号ＶＯ＿ＩＰについて説明しているが、第２のＩ信号ＶＯ＿ＩＮについても同様に得ることができる。
　第２のＩ信号ＶＯ＿ＩＮは、以下の式（６）のように表される。
Figure JPOXMLDOC01-appb-I000006
　式（５）及び式（６）より、Ｉ信号に係る差動信号ΔＶＩＯＵＴが得られる。差動信号ΔＶＩＯＵＴは、以下の式（７）のように表される。
Figure JPOXMLDOC01-appb-I000007
　次に、従来のポリフェーズフィルタから出力されるＱ信号に係る差動信号ΔＶＱＯＵＴについて説明する。ΔＶＱＯＵＴ＝ＶＯ＿ＱＰ－ＶＯ＿ＱＮである。
　例えば、抵抗６ｂを流れる電流Ｉｆは、以下の式（８）で表され、第２のコンデンサ３ｂを流れる電流Ｉｅは、以下の式（９）で表される。
　このため、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（１０）で表される。
Figure JPOXMLDOC01-appb-I000008

Figure JPOXMLDOC01-appb-I000009

Figure JPOXMLDOC01-appb-I000010
　式（８）～（１０）において、Ｒは抵抗６ｂの抵抗値、Ｃは第２のコンデンサ３ｂの容量値、Ｚは負荷５ｂのインピーダンスである。
　式（８）で表される電流Ｉｆ及び式（９）で表される電流Ｉｅを式（１０）に代入すると、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（１１）のようになる。
Figure JPOXMLDOC01-appb-I000011
　ここでは、第１のＱ信号ＶＯ＿ＱＰについて説明しているが、第２のＱ信号ＶＯ＿ＱＮについても同様に得ることができる。
　第２のＱ信号ＶＯ＿ＱＮは、以下の式（１２）のように表される。
Figure JPOXMLDOC01-appb-I000012
　式（１１）及び式（１２）より、Ｑ信号に係る差動信号ΔＶＱＯＵＴが得られる。差動信号ΔＶＱＯＵＴは、以下の式（１３）のように表される。
Figure JPOXMLDOC01-appb-I000013
　ここで、ポリフェーズフィルタの入力が理想の差動信号（ＶＩＰ＋ＶＩＮ＝０）であるとして、ポリフェーズフィルタの入力が以下の式（１４）に示すようにＩＱで短絡されている状況を想定する。この状況では、以下の式（１５）及び式（１６）が成立する。
Figure JPOXMLDOC01-appb-I000014

Figure JPOXMLDOC01-appb-I000015

Figure JPOXMLDOC01-appb-I000016
　式（１５）及び式（１６）より、ＩＱ信号の振幅は、周波数によらず一定となり、ＩＱ信号の位相は、角周波数ω＝１／ＣＲのみで９０度差となることが分かる。また、分子＞分母となるため、ＩＱ信号は減衰することが分かる。
　次に、この実施の形態１における図２のポリフェーズフィルタを解析する。
　まず、ポリフェーズフィルタから出力されるＩ信号に係る差動信号ΔＶＩＯＵＴについて説明する。ΔＶＩＯＵＴ＝ＶＯ＿ＩＰ－ＶＯ＿ＩＮである。
　例えば、第１のトランジスタ２ａを流れる電流Ｉａは、以下の式（１７）で表され、第１のコンデンサ３ａを流れる電流Ｉｂは、以下の式（１８）で表される。
　このため、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（１８）で表される。
Figure JPOXMLDOC01-appb-I000017

Figure JPOXMLDOC01-appb-I000018

Figure JPOXMLDOC01-appb-I000019
　式（１８）において、ｇｍは第１のトランジスタ２ａのトランスコンダクタンスである。
　式（１７）で表される電流Ｉａ及び式（１８）で表される電流Ｉｂを式（１９）に代入すると、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（２０）のようになる。
Figure JPOXMLDOC01-appb-I000020
　ここでは、第１のＩ信号ＶＯ＿ＩＰについて説明しているが、第２のＩ信号ＶＯ＿ＩＮについても同様に得ることができる。
　第２のＩ信号ＶＯ＿ＩＮは、以下の式（２１）のように表される。
Figure JPOXMLDOC01-appb-I000021
　式（２０）及び式（２１）より、Ｉ信号に係る差動信号ΔＶＩＯＵＴが得られる。差動信号ΔＶＩＯＵＴは、以下の式（２２）のように表される。
Figure JPOXMLDOC01-appb-I000022
　次に、ポリフェーズフィルタから出力されるＱ信号に係る差動信号ΔＶＱＯＵＴについて説明する。ΔＶＱＯＵＴ＝ＶＯ＿ＱＰ－ＶＯ＿ＱＮである。
　例えば、第２のトランジスタ２ｂを流れる電流Ｉｆは、以下の式（２３）で表され、第２のコンデンサ３ｂを流れる電流Ｉｅは、以下の式（２４）で表される。
　このため、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（２５）で表される。
Figure JPOXMLDOC01-appb-I000023

Figure JPOXMLDOC01-appb-I000024

Figure JPOXMLDOC01-appb-I000025
　式（２３）で表される電流Ｉｆ及び式（２４）で表される電流Ｉｅを式（２５）に代入すると、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（２６）のようになる。
Figure JPOXMLDOC01-appb-I000026
　ここでは、第１のＱ信号ＶＯ＿ＱＰについて説明しているが、第２のＱ信号ＶＯ＿ＱＮについても同様に得ることができる。
　第２のＱ信号ＶＯ＿ＱＮは、以下の式（２７）のように表される。
Figure JPOXMLDOC01-appb-I000027
　式（２６）及び式（２７）より、Ｑ信号に係る差動信号ΔＶＱＯＵＴが得られる。差動信号ΔＶＱＯＵＴは、以下の式（２８）のように表される。
Figure JPOXMLDOC01-appb-I000028
　ここで、ポリフェーズフィルタの入力が理想の差動信号（ＶＩＰ＋ＶＩＮ＝０）であるとして、ポリフェーズフィルタの入力が以下の式（２９）に示すようにＩＱで短絡されている状況を想定する。この状況では、以下の式（３０）及び式（３１）が成立する。
Figure JPOXMLDOC01-appb-I000029

Figure JPOXMLDOC01-appb-I000030

Figure JPOXMLDOC01-appb-I000031
　式（３０）及び式（３１）より、ＩＱ信号の振幅は常に一定となり、ＩＱ信号の位相は、角周波数ω＝ｇｍ／ＣＲで９０度差となることが分かる。
　抵抗６ａ～６ｄを備えている図３のポリフェーズフィルタの伝達関数と、この実施の形態１における図２のポリフェーズフィルタの伝達関数とを比較すると、以下の表１のようになる。
Figure JPOXMLDOC01-appb-T000032
　この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタの抵抗６ａ～６ｄが、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄに置き換わっている点で相違している。
　このため、この実施の形態１のポリフェーズフィルタにおいても、図３のポリフェーズフィルタと同様に、ＩＱ信号の振幅が常に一定となり、ＩＱ信号の位相が角周波数ωで９０度差となる。
　したがって、この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタと同じＩＱ特性を実現することができる。
　ただし、この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタと異なり、トランスコンダクタンスｇｍを有するトランジスタを用いて構成されているため、利得を持たせることが可能である。
　この実施の形態１のポリフェーズフィルタが持つことが可能な利得は、以下の表２に示すように、トランスコンダクタンスｇｍとωＣの大小関係によって決まる。ωは角周波数、Ｃは第１のコンデンサ３ａ、第２のコンデンサ３ｂ、第３のコンデンサ３ｃ及び第４のコンデンサ３ｄの容量値である。
Figure JPOXMLDOC01-appb-T000033
　ωＣ＝ｇｍの場合、分子が分母よりも大きいため利得が１以上になる。また、ωＣ<<ｇｍの場合も利得が１以上になる。
　したがって、この実施の形態１のポリフェーズフィルタは、トランスコンダクタンスｇｍとωＣの大小関係にかかわらず、１以上の利得を持つことが可能である。
　また、この実施の形態１のポリフェーズフィルタは、角周波数がω＝ｇｍ／ＣＲで決定される。トランスコンダクタンスｇｍは、トランジスタを流れる電流によって決まるため、電流を可変することで、角周波数ωを可変することが可能である。したがって、この実施の形態１のポリフェーズフィルタは、特性の可変が可能なポリフェーズフィルタである。
　以上で明らかなように、この実施の形態１によれば、第１の入力端子１ａから入力される第１のＩ信号ＶＩＰを増幅する第１のトランジスタ２ａと、第２の入力端子１ｂから入力される第１のＱ信号ＶＱＰを増幅する第２のトランジスタ２ｂと、第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが第３の入力端子１ｃから入力されると、第２のＩ信号ＶＩＮを増幅する第３のトランジスタ２ｃと、第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが第４の入力端子１ｄから入力されると、第２のＱ信号ＶＱＮを増幅する第４のトランジスタ２ｄとを備えるように構成したので、通過ロスの発生を抑えることができる効果を奏する。
　また、利得を有し、かつ、特性を可変することが可能なポリフェーズフィルタを得ることができる。
　また、この実施の形態１によれば、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているように構成したので、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄとして、ＮＰＮ型のバイポーラトランジスタを用いることができる。
　この実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが、バイポーラトランジスタである例を示しているが、トランスコンダクタンスｇｍを有していればよく、バイポーラトランジスタに限るものではない。
　このため、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄは、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などのＭＯＳトランジスタであってもよい。
　なお、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが電界効果トランジスタである場合、電界効果トランジスタのゲート端子は、バイポーラトランジスタのベース端子に相当する。
　また、電界効果トランジスタのドレイン端子は、バイポーラトランジスタのコレクタ端子に相当し、電界効果トランジスタのソース端子は、バイポーラトランジスタのエミッタ端子に相当する。
実施の形態２．
　上記実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのエミッタ端子が接地されている例を示している。
　この実施の形態２では、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が第１の電流源７ａを介してグランドと接続され、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が第２の電流源７ｂを介してグランドと接続されている例を説明する。
　図４はこの発明の実施の形態２によるポリフェーズフィルタを示す回路図である。図４において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
　第１の電流源７ａは＋側が第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子と接続され、－側がグランドと接続されている。
　第２の電流源７ｂは＋側が第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子と接続され、－側がグランドと接続されている。
　図４では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているが、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれにトランスインピーダンスアンプなどの負荷回路が接続される場合には、負荷５ａ～５ｄが接続されている必要はない。
　次に動作について説明する。
　第１のＩ信号ＶＩＰと第２のＩ信号ＶＩＮとの間に差動アンバランスが生じている場合でも、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が第１の電流源７ａを介してグランドと接続されることで、第１のトランジスタ２ａを流れる電流Ｉａと、第３のトランジスタ２ｃを流れる電流Ｉｄとは差動信号になる。
　また、第１のＱ信号ＶＱＰと第２のＱ信号ＶＱＮとの間に差動アンバランスが生じている場合でも、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が第２の電流源７ｂを介してグランドと接続されることで、第２のトランジスタ２ｂを流れる電流Ｉｆと、第４のトランジスタ２ｄを流れる電流Ｉｈとは差動信号になる。
　これにより、上記実施の形態１よりも、ポリフェーズフィルタによるイメージ妨害波の抑圧精度を高めることができる。
　この実施の形態２では、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が、第１の電流源７ａを介してグランドと接続され、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が、第２の電流源７ｂを介してグランドと接続されている例を示している。
　図５に示すように、第１の電流源７ａの代わりに、第１の抵抗８ａが接続され、第２の電流源７ｂの代わりに、第２の抵抗８ｂが接続されていても、同様の効果を得ることができる。
　図５はこの発明の実施の形態２による他のポリフェーズフィルタを示す回路図である。
　この実施の形態２では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが、バイポーラトランジスタである例を示しているが、上記実施の形態１と同様に、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳなどのＭＯＳトランジスタであってもよい。
実施の形態３．
　上記実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのエミッタ端子が接地されている例を示している。
　この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのベース端子が接地されている例を説明する。
　図６はこの発明の実施の形態３によるポリフェーズフィルタを示す回路図である。図６において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
　第１のトランジスタ９ａはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
　第１のトランジスタ９ａは、エミッタ端子が第１の入力端子１ａと接続され、コレクタ端子（第１のトランジスタ９ａの出力端子）が第１の出力端子４ａと接続されており、第１の入力端子１ａから入力された第１のＩ信号ＶＩＰを増幅して、増幅後の第１のＩ信号ＶＩＰを第１の出力端子４ａに出力する。
　第２のトランジスタ９ｂはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
　第２のトランジスタ９ｂは、エミッタ端子が第２の入力端子１ｂと接続され、コレクタ端子（第２のトランジスタ９ｂの出力端子）が第２の出力端子４ｂと接続されており、第２の入力端子１ｂから入力された第１のＱ信号ＶＱＰを増幅して、増幅後の第１のＱ信号ＶＱＰを第２の出力端子４ｂに出力する。
　第３のトランジスタ９ｃはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
　第３のトランジスタ９ｃは、エミッタ端子が第３の入力端子１ｃと接続され、コレクタ端子（第３のトランジスタ９ｃの出力端子）が第３の出力端子４ｃと接続されており、第３の入力端子１ｃから入力された第２のＩ信号ＶＩＮを増幅して、増幅後の第２のＩ信号ＶＩＮを第３の出力端子４ｃに出力する。
　第４のトランジスタ９ｄはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
　第４のトランジスタ９ｄは、エミッタ端子が第４の入力端子１ｄと接続され、コレクタ端子（第４のトランジスタ９ｄの出力端子）が第４の出力端子４ｄと接続されており、第４の入力端子１ｄから入力された第２のＱ信号ＶＱＮを増幅して、増幅後の第２のＱ信号ＶＱＮを第４の出力端子４ｄに出力する。
　第１の電流源１０ａは＋側が第１のトランジスタ９ａのエミッタ端子と接続され、－側がグランドと接続されている。
　第２の電流源１０ｂは＋側が第２のトランジスタ９ｂのエミッタ端子と接続され、－側がグランドと接続されている。
　第３の電流源１０ｃは＋側が第３のトランジスタ９ｃのエミッタ端子と接続され、－側がグランドと接続されている。
　第４の電流源１０ｄは＋側が第４のトランジスタ９ｄのエミッタ端子と接続され、－側がグランドと接続されている。
　図６では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているが、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれにトランスインピーダンスアンプなどの負荷回路が接続される場合には、負荷５ａ～５ｄが接続されている必要はない。
　次に動作について説明する。
　この実施の形態３のポリフェーズフィルタの動作は、上記実施の形態１のポリフェーズフィルタの動作と概ね同じである。
　ただし、この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのベース端子が接地されている。
　このため、第１の入力端子１ａ，第２の入力端子１ｂ，第３の入力端子１ｃ及び第４の入力端子１ｄから見た入力インピーダンスを、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄにおけるインピーダンスの１／ｇｍとすることができる。
　これにより、第１の出力端子４ａ，第２の出力端子４ｂ，第３の出力端子４ｃ及び第４の出力端子４ｄから見た出力インピーダンスに応じて、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのトランスコンダクタンスｇｍを設定することで、広帯域な入出力整合を実現することができる。また、不要な整合素子を排除して、小型化を図ることができるとともに、広帯域性能を実現することができる。
　この実施の形態３では、第１のトランジスタ９ａのエミッタ端子が第１の電流源１０ａを介してグランドと接続され、第２のトランジスタ９ｂのエミッタ端子が第２の電流源１０ｂを介してグランドと接続されている。また、第３のトランジスタ９ｃのエミッタ端子が第３の電流源１０ｃを介してグランドと接続され、第４のトランジスタ９ｄのエミッタ端子が第４の電流源１０ｄを介してグランドと接続されている。
　図７に示すように、第１の電流源１０ａの代わりに第１の抵抗１１ａが接続され、第２の電流源１０ｂの代わりに第２の抵抗１１ｂが接続され、第３の電流源１０ｃの代わりに第３の抵抗１１ｃが接続され、第４の電流源１０ｄの代わりに第４の抵抗１１ｄが接続されていてもよい。この場合も同様の効果を得ることができる。
　図７はこの発明の実施の形態３による他のポリフェーズフィルタを示す回路図である。
　この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄが、バイポーラトランジスタである例を示しているが、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄは、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳなどのＭＯＳトランジスタであってもよい。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明は、トランジスタを備えているポリフェーズフィルタに適している。
　１ａ　第１の入力端子、１ｂ　第２の入力端子、１ｃ　第３の入力端子、１ｄ　第４の入力端子、２ａ　第１のトランジスタ、２ｂ　第２のトランジスタ、２ｃ　第３のトランジスタ、２ｄ　第４のトランジスタ、３ａ　第１のコンデンサ、３ｂ　第２のコンデンサ、３ｃ　第３のコンデンサ、３ｄ　第４のコンデンサ、４ａ　第１の出力端子、４ｂ　第２の出力端子、４ｃ　第３の出力端子、４ｄ　第４の出力端子、５ａ～５ｄ　負荷、６ａ～６ｄ　抵抗、７ａ　第１の電流源、７ｂ　第２の電流源、８ａ　第１の抵抗、８ｂ　第２の抵抗、９ａ　第１のトランジスタ、９ｂ　第２のトランジスタ、９ｃ　第３のトランジスタ、９ｄ　第４のトランジスタ、１０ａ　第１の電流源、１０ｂ　第２の電流源、１０ｃ　第３の電流源、１０ｄ　第４の電流源、１１ａ　第１の抵抗、１１ｂ　第２の抵抗、１１ｃ　第３の抵抗、１１ｄ　第４の抵抗。

Claims (10)

  1. 　第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、
    　第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、
    　前記第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、前記第２のＩ信号を増幅する第３のトランジスタと、
    　前記第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、前記第２のＱ信号を増幅する第４のトランジスタと、
    　前記第１のトランジスタの出力端子と前記第２の入力端子との間に接続されている第１のコンデンサと、
    　前記第２のトランジスタの出力端子と前記第３の入力端子との間に接続されている第２のコンデンサと、
    　前記第３のトランジスタの出力端子と前記第４の入力端子との間に接続されている第３のコンデンサと、
    　前記第４のトランジスタの出力端子と前記第１の入力端子との間に接続されている第４のコンデンサと
    　を備えたポリフェーズフィルタ。
  2. 　前記第１から第４のトランジスタの出力端子のそれぞれが負荷を介して電源と接続されていることを特徴とする請求項１記載のポリフェーズフィルタ。
  3. 　前記第１から第４のトランジスタのそれぞれが、エミッタ端子が接地されているバイポーラトランジスタであり、
    　前記第１のトランジスタのベース端子が前記第１の入力端子と接続され、前記第１のトランジスタのコレクタ端子が前記第１のトランジスタの出力端子であり、
    　前記第２のトランジスタのベース端子が前記第２の入力端子と接続され、前記第２のトランジスタのコレクタ端子が前記第２のトランジスタの出力端子であり、
    　前記第３のトランジスタのベース端子が前記第３の入力端子と接続され、前記第３のトランジスタのコレクタ端子が前記第３のトランジスタの出力端子であり、
    　前記第４のトランジスタのベース端子が前記第４の入力端子と接続され、前記第４のトランジスタのコレクタ端子が前記第４のトランジスタの出力端子であることを特徴とする請求項１記載のポリフェーズフィルタ。
  4. 　前記第１のトランジスタのエミッタ端子及び前記第３のトランジスタのエミッタ端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
    　前記第２のトランジスタのエミッタ端子及び前記第４のトランジスタのエミッタ端子は、第２の電流源又は第２の抵抗を介してグランドと接続されていることを特徴とする請求項３記載のポリフェーズフィルタ。
  5. 　前記第１から第４のトランジスタのそれぞれが、ソース端子が接地されている電界効果トランジスタであり、
    　前記第１のトランジスタのゲート端子が前記第１の入力端子と接続され、前記第１のトランジスタのドレイン端子が前記第１のトランジスタの出力端子であり、
    　前記第２のトランジスタのゲート端子が前記第２の入力端子と接続され、前記第２のトランジスタのドレイン端子が前記第２のトランジスタの出力端子であり、
    　前記第３のトランジスタのゲート端子が前記第３の入力端子と接続され、前記第３のトランジスタのドレイン端子が前記第３のトランジスタの出力端子であり、
    　前記第４のトランジスタのゲート端子が前記第４の入力端子と接続され、前記第４のトランジスタのドレイン端子が前記第４のトランジスタの出力端子であることを特徴とする請求項１記載のポリフェーズフィルタ。
  6. 　前記第１のトランジスタのソース端子及び前記第３のトランジスタのソース端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
    　前記第２のトランジスタのソース端子及び前記第４のトランジスタのソース端子は、第２の電流源又は第２の抵抗を介してグランドと接続されていることを特徴とする請求項５記載のポリフェーズフィルタ。
  7. 　前記第１から第４のトランジスタのそれぞれが、ベース端子が接地されているバイポーラトランジスタであり、
    　前記第１のトランジスタのエミッタ端子が前記第１の入力端子と接続され、前記第１のトランジスタのコレクタ端子が前記第１のトランジスタの出力端子であり、
    　前記第２のトランジスタのエミッタ端子が前記第２の入力端子と接続され、前記第２のトランジスタのコレクタ端子が前記第２のトランジスタの出力端子であり、
    　前記第３のトランジスタのエミッタ端子が前記第３の入力端子と接続され、前記第３のトランジスタのコレクタ端子が前記第３のトランジスタの出力端子であり、
    　前記第４のトランジスタのエミッタ端子が前記第４の入力端子と接続され、前記第４のトランジスタのコレクタ端子が前記第４のトランジスタの出力端子であることを特徴とする請求項１記載のポリフェーズフィルタ。
  8. 　前記第１のトランジスタのエミッタ端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
    　前記第２のトランジスタのエミッタ端子は、第２の電流源又は第２の抵抗を介してグランドと接続され、
    　前記第３のトランジスタのエミッタ端子は、第３の電流源又は第３の抵抗を介してグランドと接続され、
    　前記第４のトランジスタのエミッタ端子は、第４の電流源又は第４の抵抗を介してグランドと接続されていることを特徴とする請求項７記載のポリフェーズフィルタ。
  9. 　前記第１から第４のトランジスタのそれぞれが、ゲート端子が接地されている電界効果トランジスタであり、
    　前記第１のトランジスタのソース端子が前記第１の入力端子と接続され、前記第１のトランジスタのドレイン端子が前記第１のトランジスタの出力端子であり、
    　前記第２のトランジスタのソース端子が前記第２の入力端子と接続され、前記第２のトランジスタのドレイン端子が前記第２のトランジスタの出力端子であり、
    　前記第３のトランジスタのソース端子が前記第３の入力端子と接続され、前記第３のトランジスタのドレイン端子が前記第３のトランジスタの出力端子であり、
    　前記第４のトランジスタのソース端子が前記第４の入力端子と接続され、前記第４のトランジスタのドレイン端子が前記第４のトランジスタの出力端子であることを特徴とする請求項１記載のポリフェーズフィルタ。
  10. 　前記第１のトランジスタのソース端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
    　前記第２のトランジスタのソース端子は、第２の電流源又は第２の抵抗を介してグランドと接続され、
    　前記第３のトランジスタのソース端子は、第３の電流源又は第３の抵抗を介してグランドと接続され、
    　前記第４のトランジスタのソース端子は、第４の電流源又は第４の抵抗を介してグランドと接続されていることを特徴とする請求項９記載のポリフェーズフィルタ。
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