WO2019202350A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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圭佑 竹本
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Documents 1 to 3 As conventional semiconductor devices, for example, those disclosed in Patent Documents 1 to 3 are known.
  • a drift region is formed on a substrate, and a well region for forming a channel is formed in the drift region. Furthermore, a source region and a drain region are formed in a direction perpendicular to the surface of the drift region.
  • the well region is extended in the depth direction of the drift region, and the end of the well region is extended to the inside of the substrate, thereby reducing electric field concentration occurring at the end of the well region. It is disclosed.
  • the present invention has been made to solve such a conventional problem, and an object of the present invention is to provide a semiconductor device capable of reducing channel resistance and a method of manufacturing the semiconductor device. is there.
  • One embodiment of the present invention includes a substrate, a drift region of a first conductivity type disposed on the main surface of the substrate, and a second main surface of the drift region extending in a direction perpendicular to the second main surface. And a second conductivity type first well region having a bottom reaching the substrate, a second conductivity type second well region in contact with the bottom and disposed in the substrate below the bottom,
  • the first main surface includes a source region of a first conductivity type extending in a vertical direction from a region where the first well region is formed and reaching the second well region.
  • the distance at which the second well region is in contact with the gate insulating film is shorter than the distance at which the first well region is in contact with the gate insulating film.
  • channel resistance of a semiconductor device can be reduced.
  • FIG. 1A is a perspective view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along the line A-A ′ of the semiconductor device illustrated in FIG. 1A.
  • FIG. 1C is a perspective view showing a state where the interlayer insulating film is removed from the semiconductor device shown in FIG. 1A.
  • FIG. 1D is a B-B ′ cross-sectional view of the semiconductor device shown in FIG. 1C.
  • FIG. 1E is a cross-sectional view illustrating a state where a gate groove is formed in a substrate according to the first embodiment.
  • FIG. 1F is a cross-sectional view illustrating a state where a drift region is formed with respect to FIG. 1E according to the first embodiment.
  • FIG. 1G is a cross-sectional view illustrating a state in which a well region and a source region are formed with respect to FIG. 1F according to the first embodiment.
  • 1H is a cross-sectional view illustrating a state in which a gate insulating film and a gate electrode are formed with respect to FIG. 1G according to the first embodiment.
  • FIG. 1I is an explanatory diagram illustrating a region in which the first well region and the second well region overlap with the gate groove according to the first embodiment.
  • FIG. 2 is a perspective view showing a configuration of a semiconductor device according to a second modification of the first embodiment of the present invention.
  • FIG. 3A is a perspective view showing the configuration of the semiconductor device according to the second exemplary embodiment of the present invention.
  • FIG. 3B is a cross-sectional view taken along the line C-C ′ of the semiconductor device illustrated in FIG. 3A.
  • FIG. 3C is a cross-sectional view illustrating a state in which a gate groove is formed in the substrate according to the second embodiment.
  • FIG. 3D is a cross-sectional view illustrating a state in which a first drift region and a second drift region are formed with respect to FIG. 3C according to the second embodiment.
  • FIG. 3E is a cross-sectional view illustrating a state in which a well region, a source region, and a drain region are formed in FIG. 3D according to the second embodiment.
  • FIG. 3C is a cross-sectional view taken along the line C-C ′ of the semiconductor device illustrated in FIG. 3A.
  • FIG. 3C is a cross-sectional view illustrating a state in which a gate groove is formed in the substrate according to the second embodiment.
  • FIG. 3D is a cross-sectional view illustrating a state in
  • FIG. 3F is a cross-sectional view illustrating a state in which a gate insulating film and a gate electrode are formed with respect to FIG. 3E according to the second embodiment.
  • FIG. 3G is an explanatory diagram illustrating a current flow when the source region is deep according to the second embodiment.
  • FIG. 3H is an explanatory diagram illustrating a current flow when the source region is shallow according to the second embodiment.
  • FIG. 4 is a perspective view showing a configuration of a semiconductor device according to a second modification of the second embodiment of the present invention.
  • the “first conductivity type” and the “second conductivity type” are opposite conductivity types. That is, if the first conductivity type is N type, the second conductivity type is P type, and if the first conductivity type is P type, the second conductivity type is N type. In the following description, the first conductivity type is N-type and the second conductivity type is P-type. However, the first conductivity type may be P-type and the second conductivity type may be N-type. When the N type and the P type are switched, the polarity of the applied voltage is also reversed. Further, in the description of the drawings, the lengths in the height direction, the vertical direction, and the horizontal direction of the semiconductor device are exaggerated in order to facilitate understanding. That is, the ratio of the length in each direction does not match the actual device.
  • FIG. 1A is a perspective view showing the structure of the semiconductor device according to the first embodiment
  • FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. 1A
  • 1C is a perspective view illustrating a state in which the interlayer insulating film 10 and the contact hole 11 are removed from FIG. 1A
  • FIG. 1D is a cross-sectional view taken along the line BB ′ in FIG. 1C. 1A to 1D, the x axis, the y axis, and the z axis are defined as illustrated.
  • a semiconductor device 101 includes an insulating semiconductor substrate 1 and an N-type semiconductor device disposed on a main surface (upper main surface in the drawing) of the substrate 1.
  • the drift region 4 and the second main surface facing the first main surface in contact with the main surface of the substrate 1 in the drift region 4
  • a P-type first well region 21 having a bottom portion that extends and reaches the inside of the substrate 1 is provided.
  • the first well region 21 is formed on one end side (left side in the drawing) in one direction parallel to the first main surface of the drift region 4 (x-axis direction in FIG. 1C).
  • the semiconductor device 101 further includes a P-type second well region 22 that is in contact with the bottom of the first well region 21 and is disposed in the substrate 1 below the bottom of the first well region 21.
  • the second well region 22 has a shorter width (distance in one direction) than the first well region 21. That is, the distance L2 shown in FIG. 1C is shorter than the distance L1.
  • the first well region 21 and the second well region 22 may be collectively referred to as a “well region”.
  • an N + type source region 3 extending in the vertical direction from the surface (second main surface) of the first well region 21 is formed.
  • the source region 3 is formed to a position deeper than the bottom of the first well region 21 and shallower than the bottom of the second well region 22. That is, the source region 3 extends in the vertical direction from the region where the first well region 21 is formed in the second main surface, and reaches the second well region 22.
  • An end (on the right side in the drawing) opposite to the source region 3 in one direction parallel to the second main surface extends perpendicularly from the second main surface of the drift region 4.
  • An N + type drain region 5 is formed (arranged). That is, in the drift region 4, an N + type drain region 5 is formed so as to be separated from the first well region 21 and the second well region 22 and to extend in the vertical direction from the second main surface.
  • a gate groove 8 having a rectangular shape as viewed from the z-axis direction is formed in a region straddling a part of the drift region 4, the first well region 21, and the source region 3, a gate groove 8 having a rectangular shape as viewed from the z-axis direction is formed.
  • the lower end portion of the gate trench 8 reaches the second well region 22. That is, the gate trench 8 has a side surface from which the first well region 21, the second well region 22, the source region 3, and the drift region 4 are exposed.
  • a gate insulating film 6 is provided on the side surface of the gate trench 8.
  • the lower end portion of the gate trench 8 is shallower than the lower end portions of the source region 3 and the second well region 22. Therefore, the gate insulating film 6 provided on the side surface of the gate trench 8 is in contact with the first well region 21, the second well region 22, the source region 3, and the drift region 4.
  • the bottom surfaces of the source region 3 and the second well region 22 are deeper than the lower end portion of the gate groove 8. Therefore, the area where the gate trench 8 is in contact with the first well region 21 and the second well region 22 is proportional to the depth of the gate trench 8.
  • a gate electrode 7 is formed (arranged) via a gate insulating film 6. Therefore, the gate electrode 7 is in contact with the first well region 21, the second well region 22, the source region 3, and the drift region 4 through the gate insulating film 6.
  • FIG. 1I is an explanatory view showing the first well region 21 and the second well region 22 that are in contact with the side surface in the x-axis direction of the gate groove 8 in the cross section of the semiconductor device 101.
  • the distance Lch2 in the x-axis direction where the groove 8 is in contact is shorter than the distance Lch1 in the x-axis direction where the first well region 21 and the gate groove 8 are in contact.
  • symbol 21a in a figure shows the area
  • symbol 22a is the area
  • an interlayer insulating film 10 is disposed on the second main surface of the drift region 4, the first well region 21, and the source region 3.
  • a source electrode 15, a gate wiring 71, and a drain electrode 16 are formed on the surface of the interlayer insulating film 10, and the source electrode 15 is connected to the source region 3 through a contact hole 11 formed in the interlayer insulating film 10. And connected to the first well region 21.
  • the gate wiring 71 is connected to the gate electrode 7 through the contact hole 11.
  • the drain electrode 16 is connected to the drain region 5 through the contact hole 11.
  • the drain electrode 16 is electrically connected to the drain region 5
  • the source electrode 15 is electrically connected to the source region 3 and the first well region 21. Further, since the source region 3 and the first well region 21 are both connected to the source electrode 15, the source region 3 and the first well region 21 have the same potential.
  • the lateral width of the second well region 22 is made shorter than the lateral width of the first well region 21 in order to reduce the channel resistance when the semiconductor device 101 is on. The reason will be described below.
  • the gate groove 8 In order to reduce channel resistance, it is desirable to widen the channel width when on. Therefore, if the gate groove 8 is deepened and the well region is formed deeply, the area where the gate electrode 7 and the well region are in contact with each other increases, and the channel width can be widened.
  • a well region having a wide width width in the x-axis direction in the drawing
  • high implantation energy is required.
  • the withstand voltage against the voltage may not be maintained. Therefore, the lateral width of the second well region 22 provided at a deep position is narrowed, and the lateral width of the first well region 21 provided at a shallow position is increased. By doing so, the well region can be formed deeper with low implantation energy.
  • the second well region 22 is in contact with the insulating substrate 1, an electric field applied at the time of OFF is small, and a sufficient breakdown voltage can be obtained even if the lateral width is narrow.
  • the semiconductor device 101 Refer to the first embodiment shown in FIGS. 1A and 1B.
  • the insulating semiconductor substrate 1 is silicon carbide (SiC)
  • SiC silicon carbide
  • the insulating semiconductor shown here has a resistivity of several k ⁇ / cm or more.
  • polytypes crystal polymorphs
  • a mask material (not shown) is formed on the substrate 1 and patterned.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the gate groove 8 is formed using the mask material as a mask.
  • a dry etching method can be used.
  • the mask material is removed.
  • the mask material is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.
  • the substrate 1 in which the gate groove 8 is formed can be obtained.
  • the drift region 4 is formed on the upper surface of the substrate 1.
  • the drift region 4 can be formed by implanting N-type impurity ions.
  • the impurity implantation concentration is preferably 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the implantation energy can be set at a required depth of the drift region 4. For example, when the depth of the drift region 4 is 1 ⁇ m, a voltage on the order of MeV (Mega Electron Volt) is required. As a result, the drift region 4 is formed on the upper surface of the substrate 1 as shown in FIG. 1F.
  • the first well region 21, the second well region 22, the N-type source region 3, and the N-type drain region 5 are formed by ion implantation from the surface (second main surface) of the drift region 4.
  • the source region 3 and the drain region 5 are formed simultaneously.
  • a mask material is formed on the drift region 4 in order to pattern the ion implantation region.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a resist is patterned on the mask material (not shown).
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • P-type and N-type impurities are ion-implanted using the mask material as a mask to form the P-type first well region 21, the P-type second well region 22, and the N + -type source region 3.
  • Aluminum or boron (boron) can be used as the P-type impurity.
  • nitrogen can be used as the N-type impurity.
  • the second well region 22 is formed deeper than the first well region 21 by setting the implantation energy when forming the second well region 22 higher than the implantation energy when forming the first well region 21. it can.
  • the width of the second well region 22 narrower than the width of the first well region 21, it is possible to reduce the implantation energy when forming the well region. For example, when the well region is formed up to the bottom of the second well region 22 with the width of the first well region 21, the implantation energy becomes high. However, by setting the width of the second well region 22 to be narrow, the well region can be formed up to a deep position without high implantation energy.
  • the impurity concentration of the first well region 21 and the second well region 22 is preferably 1 ⁇ 10 16 to 5 ⁇ 10 18 cm ⁇ 3 .
  • the mask material is removed by etching using hydrofluoric acid or the like.
  • FIG. 1G shows a cross-sectional view of a state in which the first well region 21, the second well region 22, the source region 3, and the drain region 5 are formed.
  • the source region 3 and the drain region 5 formed by the above method preferably have an impurity concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the first well region 21 and the second well region 22 preferably have an impurity concentration of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the second well region 22 is preferably deeper than the lower end of the gate groove 8.
  • the gate insulating film 6 is formed on the inner surface of the gate groove 8.
  • a thermal oxidation method or a deposition method can be employed as a method for forming the gate insulating film 6, a thermal oxidation method or a deposition method can be employed.
  • a silicon oxide film can be formed in all portions where the substrate is exposed to oxygen by heating the substrate in an oxygen atmosphere at a temperature of about 1100 ° C.
  • the gate insulating film 6 is formed, in order to reduce the interface state at the interface of the first well region 21, the second well region 22, and the gate insulating film 6, 1000 is used in an atmosphere of nitrogen, argon, N 2 O, or the like. Annealing at about 0 ° C. may be performed. It is also possible to perform thermal oxidation directly in an NO or N 2 O atmosphere. In this case, the temperature is preferably 1100 ° C. to 1400 ° C. The thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • the gate electrode 7 is deposited inside the gate groove 8.
  • Polysilicon is generally used as the material for the gate electrode 7, and in this embodiment, the case of using polysilicon will be described.
  • a low pressure CVD method can be used as a polysilicon deposition method.
  • the thickness for depositing polysilicon is set to a value larger than one half of the width of the gate trench 8. By doing so, the gate trench 8 can be completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m. Further, by annealing in POCl 3 at 950 ° C. after polysilicon deposition, N-type polysilicon is formed, and the gate electrode 7 can be made conductive.
  • the polysilicon of the gate electrode 7 is etched.
  • etching method isotropic etching and anisotropic etching can be adopted.
  • the etching amount is set so that polysilicon remains in the gate trench 8.
  • the width of the gate groove 8 is 2 ⁇ m
  • the etching amount is desirably 1.5 ⁇ m.
  • overetching of several% may be performed for 1.5 ⁇ m in terms of etching control.
  • FIG. 1H The cross-sectional structure after etching the polysilicon is shown in FIG. 1H.
  • the interlayer insulating film 10 is formed, and further contact holes 11 for electrodes are formed.
  • a silicon oxide film can be used as the interlayer insulating film 10.
  • a thermal CVD method or a plasma CVD method can be used as a method for depositing the interlayer insulating film 10.
  • the thickness of the interlayer insulating film 10 is preferably 1 ⁇ m or more.
  • a resist is patterned on the interlayer insulating film 10 (not shown).
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film 10 is etched using the patterned resist as a mask.
  • an etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • the contact hole 11 for the source electrode 15 is formed so that the first well region 21 and the source region 3 are exposed at the same time.
  • the source electrode 15 and the drain electrode 16 are formed.
  • the electrode material titanium Ti, nickel Ni, molybdenum Mo can be used. A laminated metal such as Ti / Ni / Ag can also be used.
  • titanium Ti is used as the electrode material, first, titanium Ti is deposited on the surface of the interlayer insulating film 10. A sputtering method can be used as the deposition method. By selectively etching the deposited titanium Ti using a resist mask, the source electrode 15, the drain electrode 16, and the gate wiring 71 shown in FIGS. 1A and 1B can be formed. In this way, the semiconductor device 101 shown in FIGS. 1A and 1B can be manufactured.
  • the semiconductor device 101 having the configuration illustrated in FIG. 1A functions as a transistor by controlling the potential of the gate electrode 7 with a positive potential applied to the drain electrode 16 with the potential of the source electrode 15 as a reference.
  • the semiconductor device 101 is turned on.
  • a current flows from the drain electrode 16 to the source electrode 15. Specifically, electrons flow from the source electrode 15 to the source region 3, and further from the source region 3 to the drift region 4 through channels formed in the first well region 21 and the second well region 22. Flowing. Further, it flows from the drift region 4 to the drain electrode 16 via the drain region 5. At this time, since the second well region 22 is formed deeper than the gate groove 8, the channel width can be increased and the channel resistance can be reduced.
  • the inversion layer disappears and the semiconductor device 101 is turned off. Accordingly, the current flowing from the drain electrode 16 to the source electrode 15 is cut off.
  • the semiconductor device 101 is turned off, a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15.
  • the second well region 22 has a narrower width than the first well region 21, the distance between the second well region 22 and the drain region 5 is longer than the distance between the first well region 21 and the drain region 5. .
  • the electric field applied to the second well region 22 is smaller than the electric field applied to the first well region 21.
  • the width of the depletion layer region formed in the second well region 22 is narrower than the width of the depletion layer region formed in the first well region 21, and punch-through is unlikely to occur. Therefore, even if the lateral width of the second well region 22 is narrow, it is possible to avoid a decrease in breakdown voltage.
  • the first well region 21 and the second well region 22 are provided, and the lateral width of the second well region 22 (the distance in the x-axis direction in FIG. 1A) is smaller than the lateral width of the first well region 21. Therefore, the well region can be formed by ion implantation without requiring high implantation energy.
  • the contact area in the depth direction (z-axis direction) between the gate electrode 7 and the well region can be increased, and the channel width can be increased. it can. Therefore, channel resistance can be reduced. Furthermore, as shown in FIG. 1I, the distance Lch2 where the second well region 22 and the gate electrode 7 are in contact is shorter than the distance Lch1 where the first well region 21 and the gate electrode 7 are in contact. The resistance can be reduced and the on-resistance of the entire semiconductor device 101 can be reduced.
  • the electric field applied to the second well region 22 is smaller than the electric field applied to the first well region 21.
  • the width of the depletion layer region formed in the second well region 22 is narrower than the width of the depletion layer region formed in the first well region 21, and punch-through is unlikely to occur. Therefore, even when the lateral width of the second well region 22 is narrowed, it is possible to avoid a decrease in breakdown voltage during the off time.
  • the channel interface has a high density of states, and the on-resistance of the semiconductor device occupies most of the entire channel resistance. For this reason, when it applies to the semiconductor device of silicon carbide, a higher effect is acquired.
  • the second well region 22 Since the bottom of the first well region 21 reaches a position deeper than the drift region 4, the second well region 22 is formed on the insulating substrate 1. Therefore, the distance between the second well region 22 and the drain region 5 can be further increased, and the electric field applied to the second well region 22 when the semiconductor device 101 is off can be reduced. Accordingly, the pressure resistance performance can be improved.
  • the structure of the semiconductor device is the same as that shown in FIGS. 1A to 1D.
  • the first modification differs from the first embodiment described above in that the impurity concentration of the second well region 22 shown in FIGS. 1A to 1D is set lower than the impurity concentration of the first well region 21. To do. Since the manufacturing method is the same as the manufacturing method shown in the first embodiment, the description of the manufacturing method is omitted.
  • the impurity concentration of the second well region 22 is lower than the impurity concentration of the first well region 21, whereby the threshold of the gate voltage for turning on the channel can be reduced, and the loss can be reduced. Can be reduced.
  • FIG. 2 is a perspective view showing the configuration of the semiconductor device 102 according to the second modification of the first embodiment.
  • a source groove 17 is formed so as to penetrate the source region 3 in the y-axis direction of the source region 3. That is, in the source region 3, the source groove 17 extends from the second main surface in the direction perpendicular to the second main surface, is parallel to the second main surface, and extends from the source electrode 15 to the drain electrode 16. Is formed so as to penetrate the source region 3 in a direction perpendicular to the source region 3.
  • the lower end portion of the source groove 17 is formed to a position shallower than the lower end portion of the second well region 22.
  • a source electrode 15 made of a metal such as Ti, Ni, or Mo is formed inside the source groove 17.
  • the source trench 17, the first well region 21, the second well region 22, and the source region 3 are formed as compared with the semiconductor device 101 shown in FIG. 1A described above. The process is different. Details will be described below.
  • the source groove 17 is formed by a method similar to the method of forming the gate groove 8 described above. Thereafter, the second well region 22 is formed by oblique ion implantation into the side wall of the source trench 17. The injection angle at this time is ⁇ 2.
  • the first well region 21 is formed by oblique ion implantation into the side wall of the source groove 17 by the same method as the method of forming the second well region 22.
  • the injection angle at this time is ⁇ 1.
  • the implantation energy of the first well region 21 and the second well region 22 is the same, and the implantation angle is such that ⁇ 1 is larger than ⁇ 2.
  • the impurity to be implanted and the impurity concentration are the same as those in the first embodiment.
  • a region of the first well region 21 that overlaps with the second well region 22 is formed simultaneously with the second well region 22.
  • the first well region 21 is formed by ion implantation only in regions other than the region formed simultaneously with the second well region 22.
  • the source region 3 is formed by oblique ion implantation into the side wall of the source groove 17.
  • the impurity to be implanted and the impurity concentration are the same as those in the first embodiment.
  • the semiconductor device 102 by providing the source trench 17, the first well region 21 and the second well region 22 can be formed by oblique ion implantation. Therefore, the well region can be formed deeper than in the case of ion implantation from the surface of the substrate 1 in the vertical direction. Therefore, the channel width can be increased and the channel resistance can be reduced. Further, by forming the source electrode 15 made of metal such as Ti, Ni, and Mo inside the source groove 17, the source resistance can be reduced and a semiconductor device with lower loss can be provided.
  • a region of the first well region 21 that overlaps with the second well region 22 when viewed from the normal direction of the second main surface. is formed at the same time as the second well region 22, so that the well region can be formed with low implantation energy. Further, the well region can be easily formed, and the cost can be reduced.
  • FIG. 3A is a perspective view showing the configuration of the semiconductor device 103 according to the second embodiment
  • FIG. 3B is a cross-sectional view along CC ′ in FIG. 3A. Similar to FIGS. 1C and 1D described above, in FIGS. 3A and 3B, the description of the interlayer insulating film 10 and the contact hole 11 is omitted to avoid complication.
  • the semiconductor device 103 includes a substrate 1 made of an insulating semiconductor such as silicon carbide.
  • An N-type first drift region 41 is formed on the main surface of the substrate 1 (upper main surface in FIG. 3A), and a P-type first well region 21 is formed in contact with the first drift region 41. ing. The bottom of the first well region 21 is formed deeper than the first drift region 41.
  • the first well region 21 is formed on one end side (left side in the drawing) in one direction parallel to the second main surface of the first drift region 41 (the x-axis direction in FIG. 3A). ing. Furthermore, a second well region 22 is provided in the substrate 1 below the bottom of the first well region 21. The second well region 22 is formed with a shorter width than the first well region 21.
  • An N-type second drift region 42 is formed in the vicinity of the position where the first drift region 41 is in contact with the first well region 21. As shown in FIG. 3B, the second drift region 42 is formed deeper than the first drift region 41. The lower end portion of the second drift region 42 is formed deeper than the gate groove 8.
  • an N + type source region 3 extending in the vertical direction from the surface (second main surface) of the first well region 21 is formed.
  • the source region 3 is formed to a position deeper than the bottom of the first well region 21 and shallower than the bottom of the second well region 22. That is, the source region 3 extends in the vertical direction from the region where the first well region 21 is formed in the second main surface, and reaches the second well region 22.
  • N + type drain region 5 is formed (arranged). That is, in the first drift region 41, an N + type drain region 5 is formed so as to be separated from the first well region 21 and the second well region 22 and extend in the vertical direction from the second main surface. Yes.
  • a gate groove 8 having a rectangular shape as viewed from directly above is formed in the region straddling the second drift region 42, the first well region 21, and part of the source region 3, a gate groove 8 having a rectangular shape as viewed from directly above is formed.
  • the lower end portion of the gate trench 8 reaches the second well region 22. That is, the gate trench 8 has side surfaces from which the first well region 21, the second well region 22, the source region 3, the first drift region 41, and the second drift region 42 are exposed.
  • a gate insulating film 6 is provided on the side surface of the gate trench 8.
  • the lower end portion of the gate trench 8 is shallower than the lower end portions of the source region 3 and the second well region 22. Therefore, the gate insulating film 6 provided on the side surface of the gate trench 8 is in contact with the first well region 21, the second well region 22, the source region 3, the first drift region 41, and the second drift region 42.
  • a gate electrode 7 is formed inside the gate groove 8 with a gate insulating film 6 interposed therebetween. Therefore, the gate electrode 7 is in contact with the first well region 21, the second well region 22, the source region 3, the first drift region 41, and the second drift region 42 through the gate insulating film 6.
  • the area where the gate groove 8 is in contact with the first well region 21 and the second well region 22 increases as the depth of the gate groove 8 increases. Furthermore, in the direction parallel to the main surface of the substrate 1 (x-axis direction in the figure), the length of the surface where the first well region 21 and the gate insulating film 6 provided on the side surface of the gate groove 8 are in contact with each other is the second well. It is longer than the length of the surface where the region 22 and the gate insulating film 6 provided on the side surface of the gate trench 8 are in contact (see Lch1 and Lch2 in FIG. 1I).
  • the source electrode 15 is formed so as to be in contact with the surfaces of the first well region 21 and the source region 3. That is, the first well region 21 and the source region 3 have the same potential.
  • An N + type drain region 5 is formed at the end of the first drift region 41 (the right end in the figure), and a drain electrode 16 is formed so as to be in contact with the surface of the drain region 5. Yes.
  • illustration of the interlayer insulating film 10 and the contact hole 11 is omitted.
  • a method for manufacturing the semiconductor device 103 according to the second embodiment will be described.
  • a mask material (not shown) is formed on the substrate 1 and patterned.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the gate groove 8 is formed using the mask material as a mask.
  • a dry etching method can be used.
  • the mask is removed.
  • the mask material is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.
  • the substrate 1 in which the gate groove 8 is formed can be obtained.
  • the first drift region 41 and the second drift region 42 are formed on the substrate 1.
  • the first drift region 41 and the second drift region 42 can be formed simultaneously.
  • the impurity ion implantation concentration is preferably 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the implantation energy is set according to the depths of the first drift region 41 and the second drift region 42. For example, when the depth of the first drift region 41 is 1 ⁇ m, N-type impurity ions must be implanted on the MeV level. As a result, as shown in FIG. 3D, the first drift region 41 and the second drift region 42 are formed on the upper surface of the substrate 1.
  • the first well region 21, the second well region 22, the N-type source region 3, and the N-type drain region 5 are formed by ion implantation from the surface (second main surface) of the first drift region 41. .
  • the source region 3 and the drain region 5 are formed simultaneously.
  • a mask material is formed on the first drift region 41 and the second drift region 42 in order to pattern the ion implantation region.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a resist is patterned on the mask material (not shown).
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • P-type and N-type impurities are ion-implanted using the mask material as a mask to form a P-type first well region 21, a P-type second well region 22, and an N + -type source region 3.
  • Aluminum or boron (boron) can be used as the P-type impurity.
  • Nitrogen can be used as the N-type impurity.
  • the second well region 22 is formed at a position deeper than the first well region 21 by setting the implantation energy when forming the second well region 22 to be higher than the implantation energy when forming the first well region 21. it can.
  • the width of the second well region 22 narrower than the width of the first well region 21, it is possible to reduce the implantation energy when forming the well region.
  • the impurity concentration of the first well region 21 and the second well region 22 is preferably 1 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • the mask material is removed by etching using hydrofluoric acid or the like.
  • FIG. 3E shows a cross-sectional view of a state in which the first well region 21, the second well region 22, the source region 3, and the drain region 5 are formed.
  • the source region 3 and the drain region 5 formed by the above method may have an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the first well region 21 and the second well region 22 preferably have an impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the depth is preferably deeper than the gate groove 8.
  • the ion-implanted impurity is activated by heat treatment.
  • the heat treatment temperature is preferably about 1700 ° C.
  • argon or nitrogen is preferably used.
  • FIG. 3F shows a cross-sectional view of a state where the gate electrode 7 is deposited in the gate groove 8. Further, an interlayer insulating film 10, a contact hole 11, a source electrode 15, and a drain electrode 16 are formed. Thus, the semiconductor device 103 according to the second embodiment shown in FIG. 3 is completed.
  • the semiconductor device 103 having the configuration illustrated in FIG. 3A functions as a transistor by controlling the potential of the gate electrode 7 with a positive potential applied to the drain electrode 16 with the potential of the source electrode 15 as a reference.
  • the semiconductor device 103 is turned on. Accordingly, a current flows from the drain electrode 16 to the source electrode 15.
  • electrons flow from the source electrode 15 to the source region 3, and further, via the channels formed in the first well region 21 and the second well region 22 from the source region 3, the second drift region 42. Flowing into. Further, it flows from the first drift region 41 to the drain electrode 16 via the drain region 5. At this time, since the second well region 22 is formed deeper than the bottom of the gate groove 8, the channel resistance can be reduced.
  • the inversion layer disappears and the semiconductor device 103 is turned off. Accordingly, the current flowing from the drain electrode 16 to the source electrode 15 is interrupted.
  • the semiconductor device 103 is turned off, a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15.
  • the second well region 22 has a narrower width than the first well region 21, the distance between the second well region 22 and the drain region 5 is longer than the distance between the first well region 21 and the drain region 5. .
  • the electric field applied to the second well region 22 is smaller than the electric field applied to the first well region 21.
  • the width of the depletion layer region formed in the second well region 22 is narrower than the width of the depletion layer region formed in the first well region 21, and punch-through is unlikely to occur. Therefore, even if the lateral width of the second well region 22 is narrow, it is possible to avoid a decrease in breakdown voltage.
  • the semiconductor device 103 according to the second embodiment can achieve the same effects as those of the first embodiment described above. Further, when the semiconductor device 103 is turned on, a depletion layer due to the PN junction between the N-type second drift region 42 and the P-type first well region 21 spreads. A region where electrons do not flow is formed in a part of the second drift region 42, the region where electrons flow is narrowed, and the resistance is increased. However, since the second drift region 42 is formed deeper than the first drift region 41, the flow path of electrons after passing through the channel becomes wider and the resistance is reduced. That is, in contrast to the case where the second drift region 42 is not provided and only the first drift region 41 is provided, the ON resistance can be reduced.
  • the source region 3 is formed to a position deeper than the gate groove 8 and is formed to a position shallower than the second well region 22, the distance from the source region 3 to the channel formed at the bottom of the gate groove 8. Is shorter than when the source region 3 is shallower than the gate trench 8.
  • FIG. 3G shows a cross-sectional view when the source region 3 is deeper than the bottom surface of the gate trench 8 and shallower than the bottom surface of the second well region 22.
  • FIG. 3H shows a cross-sectional view when the source region 3 is shallower than the bottom of the gate groove 8.
  • Reference numeral 21a in the drawing indicates a region where the first well region 21 overlaps the gate groove 8 in the x-axis direction.
  • Reference numeral 22a indicates a region where the second well region 22 overlaps the gate groove 8 in the x-axis direction.
  • the distance from the source region 3 to the channel region formed at the bottom of the gate groove 8 is shorter than the configuration shown in FIG. 3H.
  • the current of the semiconductor device flows from the source region 3 in the order of the channel, the second drift region 42, the first drift region 41, and the drain region 5, as indicated by the arrow Y1.
  • FIG. 3H it passes through the arrow Y2. Therefore, the channel resistance can be reduced by employing the configuration of FIG. 3G.
  • the channel resistance can be further reduced.
  • the gate insulating film is formed by thermal oxidation in the silicon carbide substrate, the bottom oxide film of the gate groove 8 becomes thin in the currently used substrate due to the difference in thermal oxidation rade depending on the crystal plane. Therefore, the threshold voltage of the transistor forming the bottom surface of the gate groove 8 is low, and a further low channel resistance can be realized at the bottom surface of the gate groove 8.
  • the structure of the semiconductor device is the same as that shown in FIGS. 3A to 3B.
  • the first modification differs from the second embodiment described above in that the impurity concentration of the second well region 22 shown in FIGS. 3A to 3B is set lower than the impurity concentration of the first well region 21. To do. Since the manufacturing method is the same as the manufacturing method shown in the second embodiment, the description of the manufacturing method is omitted.
  • the threshold of the gate voltage for turning on the channel can be reduced, and the loss can be reduced. Can be reduced.
  • FIG. 4 is a perspective view showing a configuration of a semiconductor device 104 according to a second modification of the second embodiment.
  • a source groove 17 is formed so as to penetrate the source region 3 in the y-axis direction of the source region 3 in the drawing. That is, in the source region 3, the source groove 17 extends from the second main surface in the direction perpendicular to the second main surface, is parallel to the second main surface, and extends from the source electrode 15 to the drain electrode 16. Is formed so as to penetrate the source region 3 in a direction perpendicular to the source region 3.
  • the lower end portion of the source groove 17 is formed to a position shallower than the lower end portion of the second well region 22.
  • a source electrode 15 made of a metal such as Ti, Ni, or Mo is formed inside the source groove 17.
  • the source trench 17, the first well region 21, the second well region 22, and the source region 3 are formed as compared with the semiconductor device 103 shown in FIG. 3A described above. The process is different. Details will be described below.
  • the source trench 17 is formed by the same method as the method of forming the gate trench 8 described above. Thereafter, the second well region 22 is formed by oblique ion implantation into the side wall of the source trench 17.
  • the injection angle at this time is ⁇ 2.
  • the first well region 21 is formed by oblique ion implantation into the side wall of the source groove 17 by the same method as the method of forming the second well region 22.
  • the injection angle at this time is ⁇ 1.
  • the implantation energy of the first well region 21 and the second well region 22 is the same, and the implantation angle is such that ⁇ 1 is larger than ⁇ 2.
  • the impurity to be implanted and the impurity concentration are the same as those in the second embodiment.
  • a region of the first well region 21 that overlaps with the second well region 22 is formed simultaneously with the second well region 22.
  • the first well region 21 is formed by ion implantation only in regions other than the region formed simultaneously with the second well region 22.
  • the source region 3 is formed by oblique ion implantation into the side wall of the source groove 17.
  • the impurity to be implanted and the impurity concentration are the same as those in the first embodiment.
  • the semiconductor device 104 by providing the source trench 17, the first well region 21 and the second well region 22 can be formed by oblique ion implantation. Therefore, the well region can be formed deeper than in the case of ion implantation from the surface of the substrate 1 in the vertical direction. Therefore, the channel width can be increased and the channel resistance can be reduced. Further, by forming the source electrode 15 made of metal such as Ti, Ni, and Mo inside the source groove 17, the source resistance can be reduced and a semiconductor device with lower loss can be provided.
  • a region of the first well region 21 that overlaps with the second well region 22 when viewed from the normal direction of the second main surface. is formed at the same time as the second well region 22, so that the well region can be formed with low implantation energy.
  • the present invention is not limited to a silicon carbide substrate, and is made of a semiconductor material having a wide band gap such as GaN, diamond, ZnO, or AlGaN.
  • a substrate can be used.
  • N-type polysilicon is used as the material of the gate electrode 7
  • P-type polysilicon may be used.
  • materials which have electroconductivity such as other semiconductor materials, such as P-type poly silicon carbide, SiGe, and Al, and a metal material.
  • a silicon oxide film is used as the gate insulating film 6
  • a silicon nitride film may be used.
  • a stacked layer of a silicon oxide film and a silicon nitride film may be used.
  • a silicon nitride film it can be etched by washing with hot phosphoric acid at 160 ° C. in the case of isotropic etching.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

基板（1)と、基板（1)の主面の上に配置された第1導電型のドリフト領域（4)と、ドリフト領域（4)の第2の主面から、第2の主面の垂直方向に延設され、且つ、基板（1)内に到達する底部を有する第2導電型の第1ゥエル領域（21)と、底部に接し、且つ、底部よりも下方の基板（1)内に配置された第2導電型の第2ゥエル領域（22)と、第2の主面のうち、第1ゥエル領域（21)が形成された領域から垂直方向に延設され、且つ、第2ゥエル領域（22)に達する第1導電型のソース領域（3)を有する。 第2の主面と平行で、且つ、ソース電極（15)からドレイン電極(16)に向く方向において、第2ゥエル領域（22)がゲート絶縁膜（6)と接する距離は、第1ゥエル領域（21)がゲート絶縁膜（6)と接する距離よりも短い。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　従来における半導体装置として、例えば、特許文献１~３に開示されたものが知られている。特許文献１に開示された半導体装置は、基板上にドリフト領域が形成され、更に、該ドリフト領域にチャンネルを形成するウェル領域が形成されている。更に、ドリフト領域の表面から垂直方向にソース領域、及びドレイン領域が形成されている。
　また、ウェル領域をドリフト領域の深さ方向に延設し、更に、該ウェル領域の端部を基板の内部まで延設する構造とすることにより、ウェル領域の端部に起こる電界集中を低減することが開示されている。
国際公開第２０１５／００８５５０号 特開２００６−３０３５４３号公報 国際公開第１９９８／０５９３７４号
　特許文献１に開示された従来例では、ウェル領域の電界集中を低減できるものの、ウェル領域が一定の幅に形成されているので、チャンネル抵抗を低減することが難しい。
　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、チャンネル抵抗を低減することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
　本発明の一態様は、基板と、基板の主面の上に配置された第１導電型のドリフト領域と、ドリフト領域の第２の主面から、第２の主面の垂直方向に延設され、且つ、基板内に到達する底部を有する第２導電型の第１ウェル領域と、底部に接し、且つ、底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、第２の主面のうち、第１ウェル領域が形成された領域から垂直方向に延設され、且つ、第２ウェル領域に達する第１導電型のソース領域を有する。第２の主面と平行で、且つ、ソース電極からドレイン電極に向く方向において、第２ウェル領域がゲート絶縁膜と接する距離は、第１ウェル領域がゲート絶縁膜と接する距離よりも短い。
［発明の効果］
　本発明の一態様によれば、半導体装置のチャンネル抵抗を低減することができる。
図１Ａは、本発明の第１実施形態に係る半導体装置の構成を示す斜視図である。 図１Ｂは、図１Ａに示した半導体装置のＡ−Ａ’断面図である。 図１Ｃは、図１Ａに示した半導体装置から層間絶縁膜を除去した様子を示す斜視図である。 図１Ｄは、図１Ｃに示した半導体装置のＢ−Ｂ’断面図である。 図１Ｅは、第１実施形態に係り、基板にゲート溝を形成した状態を示す断面図である。 図１Ｆは、第１実施形態に係り、図１Ｅに対してドリフト領域を形成した状態を示す断面図である。 図１Ｇは、第１実施形態に係り、図１Ｆに対してウェル領域、ソース領域を形成した状態を示す断面図である。 図１Ｈは、第１実施形態に係り、図１Ｇに対してゲート絶縁膜、及びゲート電極を形成した状態を示す断面図である。 図１Ｉは、第１実施形態に係り、第１ウェル領域及び第２ウェル領域がゲート溝と重複する領域を示す説明図である。 図２は、本発明の第１実施形態の第２変形例に係る半導体装置の構成を示す斜視図である。 図３Ａは、本発明の第２実施形態に係る半導体装置の構成を示す斜視図である。 図３Ｂは、図３Ａに示した半導体装置のＣ−Ｃ’断面図である。 図３Ｃは、第２実施形態に係り、基板にゲート溝を形成した状態を示す断面図である。 図３Ｄは、第２実施形態に係り、図３Ｃに対して第１ドリフト領域、第２ドリフト領域を形成した状態を示す断面図である。 図３Ｅは、第２実施形態に係り、図３Ｄに対してウェル領域、ソース領域、ドレイン領域を形成した状態を示す断面図である。 図３Ｆは、第２実施形態に係り、図３Ｅに対してゲート絶縁膜、ゲート電極を形成した状態を示す断面図である。 図３Ｇは、第２実施形態に係り、ソース領域が深い場合の電流の流れを示す説明図である。 図３Ｈは、第２実施形態に係り、ソース領域が浅い場合の電流の流れを示す説明図である。 図４は、本発明の第２実施形態の第２変形例に係る半導体装置の構成を示す斜視図である。
　以下、本発明の実施形態について図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下の説明では第１導電型がＮ型、第２導電型がＰ型の場合を説明するが、第１導電型がＰ型、第２導電型がＮ型でもあっても良い。Ｎ型とＰ型を入れ替える場合には、印加電圧の極性も逆転する。
　また、図面の記載において、半導体装置の高さ方向、縦方向、横方向の長さは、理解を促進するため誇張して記載している。即ち、各方向の長さの比率は、実際の装置と一致していない。
［第１実施形態の説明］
　以下、本発明の第１実施形態について説明する。図１Ａは、第１実施形態に係る半導体装置の構造を示す斜視図、図１Ｂは、図１ＡにおけるＡ−Ａ’断面図である。また、図１Ｃは、図１Ａにおいて層間絶縁膜１０及びコンタクトホール１１を取り除いた状態を示す斜視図、図１Ｄは、図１ＣにおけるＢ−Ｂ’断面図である。また、図１Ａ~図１Ｄでは、図示のように、ｘ軸、ｙ軸、ｚ軸を定義している。
　図１Ｃに示すように、第１実施形態に係る半導体装置１０１は、絶縁性半導体の基板１と、該基板１の主面（図中、上側の主面）の上に配置されたＮ型のドリフト領域４と、ドリフト領域４の、基板１の主面と接する第１の主面に対向する第２の主面（図中、上側の主面）から、第２の主面の垂直方向に延設され、且つ、基板１内に到達する底部を有するＰ型の第１ウェル領域２１を備えている。
　第１ウェル領域２１は、ドリフト領域４の第１の主面に対して平行な一方向（図１Ｃのｘ軸方向）の一方の端部側（図中、左側）に形成されている。
　更に、半導体装置１０１は、第１ウェル領域２１の底部に接し、且つ、第１ウェル領域２１の底部よりも下方の基板１内に配置されたＰ型の第２ウェル領域２２を備えている。第２ウェル領域２２は、第１ウェル領域２１よりも横幅（前記一方向の距離）が短く形成されている。即ち、図１Ｃに示す距離Ｌ２は、距離Ｌ１よりも短い。なお、以下では第１ウェル領域２１と第２ウェル領域２２を総称して「ウェル領域」という場合がある。
　第１ウェル領域２１の内部には、該第１ウェル領域２１の表面（第２の主面）から垂直方向に延設されたＮ＋型のソース領域３が形成されている。ソース領域３は、第１ウェル領域２１の底部よりも深く、且つ第２ウェル領域２２の底部よりも浅い位置まで形成されている。即ち、ソース領域３は、第２の主面のうち、第１ウェル領域２１が形成された領域から垂直方向に延設され、且つ、第２ウェル領域２２に達している。
　第２の主面に対して平行な一方向の、ソース領域３とは反対側となる端部（図中、右側の端部）には、ドリフト領域４の第２の主面から垂直に延設されたＮ＋型のドレイン領域５が形成（配置）されている。即ち、ドリフト領域４内にて、第１ウェル領域２１及び第２ウェル領域２２から離間して、第２の主面から垂直方向に延設されたＮ＋型のドレイン領域５が形成されている。
　ドリフト領域４、第１ウェル領域２１、及びソース領域３の一部を跨ぐ領域に、ｚ軸方向から見て矩形状をなすゲート溝８が形成されている。図１Ｄに示すように、ゲート溝８の下端部は、第２ウェル領域２２に達している。即ち、ゲート溝８は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４が表出する側面を有している。更に、ゲート溝８の側面には、ゲート絶縁膜６が設けられている。また、ゲート溝８の下端部は、ソース領域３、及び第２ウェル領域２２の下端部よりも浅い位置とされている。従って、ゲート溝８の側面に設けられたゲート絶縁膜６は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４に接している。
　また、ソース領域３、及び第２ウェル領域２２の底面は、ゲート溝８の下端部よりも深い。従って、ゲート溝８と、第１ウェル領域２１及び第２ウェル領域２２とが接する面積は、ゲート溝８の深さに比例する。
　ゲート溝８の内部には、ゲート絶縁膜６を介してゲート電極７が形成（配置）されている。従って、ゲート電極７はゲート絶縁膜６を介して、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４に接している。
　更に、基板１の主面と平行な方向において、第１ウェル領域２１とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さが、第２ウェル領域２２とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さよりも長い。即ち、図１Ｉは、半導体装置１０１の断面の、ゲート溝８のｘ軸方向の側面に接する第１ウェル領域２１、及び第２ウェル領域２２を示す説明図であり、第２ウェル領域２２とゲート溝８が接するｘ軸方向の距離Ｌｃｈ２は、第１ウェル領域２１とゲート溝８が接するｘ軸方向の距離Ｌｃｈ１よりも短い。なお、図中の符号２１ａは、第１ウェル領域２１がｘ軸方向でゲート溝８に重複する領域を示し、符号２２ａは、第２ウェル領域２２がｘ軸方向でゲート溝８に重複する領域を示している。
　また、図１Ａ、図１Ｂに示すように、ドリフト領域４、第１ウェル領域２１、及びソース領域３の第２の主面には、層間絶縁膜１０が配置されている。
　層間絶縁膜１０の表面には、ソース電極１５と、ゲート配線７１と、ドレイン電極１６が形成されており、ソース電極１５は、層間絶縁膜１０に形成されたコンタクトホール１１を介してソース領域３と第１ウェル領域２１に接続されている。ゲート配線７１は、コンタクトホール１１を介してゲート電極７に接続されている。ドレイン電極１６は、コンタクトホール１１を介してドレイン領域５に接続されている。
　即ち、ドレイン電極１６は、ドレイン領域５に電気的に接続され、ソース電極１５は、ソース領域３及び第１ウェル領域２１に電気的に接続されている。また、ソース領域３と第１ウェル領域２１は共にソース電極１５に接続されているので、ソース領域３と第１ウェル領域２１は同電位とされる。
　第１実施形態では、半導体装置１０１がオン時のチャンネル抵抗を低減するために、第２ウェル領域２２の横幅を第１ウェル領域２１の横幅よりも短くしている。以下、その理由について説明する。
　チャンネル抵抗を低減するためには、オン時のチャンネル幅を広くすることが望まれる。従って、ゲート溝８を深くし、且つ、ウェル領域を深くまで形成すれば、ゲート電極７とウェル領域が接触する面積が大きくなり、チャンネル幅を広くすることができる。しかし、イオン注入により、半導体装置１０１の表面から深い位置に達するまで、横幅（図中、ｘ軸方向の幅）の広いウェル領域を形成する場合には、高い注入エネルギーが必要となり、注入時の電圧に対する耐圧が維持できないことが有る。そこで、深い位置に設ける第２ウェル領域２２の横幅を狭くし、浅い位置に設ける第１ウェル領域２１の横幅を広くする。こうすることで、低い注入エネルギーで、より深くまでウェル領域を形成することができる。
　また、第２ウェル領域２２は、絶縁性の基板１に接しているので、オフ時に加えられる電界が小さく、横幅が狭くても十分な耐圧を得ることができる。
［第１実施形態の製造方法の説明］
　次に、図１Ａ、図１Ｂに示した第１実施形態に係る半導体装置１０１の製造方法について説明する。本実施形態では、絶縁性半導体の基板１が炭化珪素（ＳｉＣ）である場合を例に挙げて説明する。ここで示す絶縁性半導体は、抵抗率が数ｋΩ／ｃｍ以上のことを言う。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。
　初めに、ノンドープの炭化珪素絶縁半導体基板（基板１）上にゲート溝８を形成するため、基板１上にマスク材（図示省略）を形成し、パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　そして、マスク材をマスクにして、ゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることができる。ゲート溝８を形成した後、マスク材を除去する。例えば、マスク材がシリコン酸化膜の場合はフッ酸洗浄で除去する。その結果、図１Ｅに示すように、ゲート溝８が形成された基板１を得ることができる。
　次に、基板１の上面にドリフト領域４を形成する。Ｎ型の不純物イオンを注入することにより、ドリフト領域４を形成することができる。不純物の注入濃度は、１×１０１４~１×１０１８ｃｍ−３とするのがよい。注入エネルギーは、ドリフト領域４の必要な深さで設定することができる。例えば、ドリフト領域４の深さが１μｍの場合は、ＭｅＶ（メガエレクトロンボルト）台の電圧が必要となる。その結果、図１Ｆに示すように、基板１の上面にドリフト領域４が形成される。
　その後、ドリフト領域４の表面（第２の主面）からイオン注入によって、第１ウェル領域２１、第２ウェル領域２２、Ｎ型のソース領域３、Ｎ型のドレイン領域５を形成する。ソース領域３とドレイン領域５は同時に形成する。この際、イオン注入領域をパターニングするために、ドリフト領域４上にマスク材を形成する。
　マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、マスク材上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型、及びＮ型不純物をイオン注入し、Ｐ型の第１ウェル領域２１、Ｐ型の第２ウェル領域２２、及びＮ＋型のソース領域３を形成する。
　Ｐ型不純物としては、アルミニウムやボロン（ホウ素）を用いることができる。また、Ｎ型不純物として窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
　第２ウェル領域２２を形成する際の注入エネルギーを、第１ウェル領域２１を形成する際の注入エネルギーよりも高く設定することにより、第１ウェル領域２１より深い位置に第２ウェル領域２２を形成できる。
　また、前述したように、第２ウェル領域２２の横幅を、第１ウェル領域２１の横幅よりも狭くしていることにより、ウェル領域を形成する際の注入エネルギーを低くすることができる。例えば、第１ウェル領域２１の横幅で、第２ウェル領域２２の底部までウェル領域を形成すると、注入エネルギーが高くなる。しかし、第２ウェル領域２２の横幅を狭く設定することにより、高い注入エネルギーとすることなく深い位置までウェル領域を形成することができる。
　第１ウェル領域２１、及び第２ウェル領域２２の不純物濃度は、１×１０１６~５×１０１８ｃｍ−３とするのがよい。イオン注入後、マスク材をフッ酸等を用いたエッチングによって除去する。図１Ｇは、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドレイン領域５を形成した状態の断面図を示している。
　また、上記の方法で形成されたソース領域３、及びドレイン領域５は、不純物濃度が１×１０１８~１×１０２１ｃｍ−３とするのがよい。更に、第１ウェル領域２１、及び第２ウェル領域２２は、不純物濃度を１×１０１５~１×１０１９ｃｍ−３とするのがよい。第２ウェル領域２２の深さはゲート溝８の下端部よりも深くすることが好ましい。
　その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては、１７００℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いることがよい。
　次に、ゲート溝８の内面にゲート絶縁膜６を形成する。ゲート絶縁膜６の形成方法として、熱酸化法、堆積法を採用することができる。一例として、熱酸化法の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜を形成することができる。
　ゲート絶縁膜６を形成した後、第１ウェル領域２１、第２ウェル領域２２、ゲート絶縁膜６の界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。また、直接ＮＯ、またはＮ２Ｏ雰囲気中で熱酸化を行うことも可能である。その場合の温度は、１１００℃~１４００℃とするのがよい。形成されるゲート絶縁膜６の厚さを数十ｎｍとするのが好ましい。
　次に、ゲート溝８の内部にゲート電極７を堆積する。ゲート電極７となる材料はポリシリコンが一般的であり、本実施形態ではポリシリコンを用いる場合について説明する。
　ポリシリコンの堆積方法として、減圧ＣＶＤ法を用いることができる。ポリシリコンを堆積する厚さは、ゲート溝８の幅の二分の一より大きいな値にする。こうすることで、ゲート溝８をポリシリコンで完全に埋めることができる。
　例えば、ゲート溝８の幅が２μｍの場合は、ポリシリコンの厚さを１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
　次に、ゲート電極７のポリシリコンをエッチングする。エッチング方法は、等方性エッチング、及び異方性エッチングを採用することができる。ゲート溝８内にポリシリコンが残るように、エッチング量を設定する。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１．５μｍにして堆積した場合、エッチング量は１．５μｍにすることが望ましい。また、エッチングの制御上１．５μｍに対し、数％のオーバーエッチングであってもよい。ポリシリコンをエッチングした後の断面構造を、図１Ｈに示す。
　次に、層間絶縁膜１０を形成し、更に、電極用のコンタクトホール１１を形成する。層間絶縁膜１０として、シリコン酸化膜を用いることができる。層間絶縁膜１０の堆積方法として、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０の厚さは、１μｍ以上とするのが好ましい。層間絶縁膜１０を堆積した後、該層間絶縁膜１０の表面からコンタクトホール１１を形成する。
　コンタクトホール１１を形成するために、層間絶縁膜１０上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、層間絶縁膜１０をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。ソース電極１５用のコンタクトホール１１は、第１ウェル領域２１とソース領域３を同時が露出するように形成する。
　コンタクトホール１１を形成した後、ソース電極１５、ドレイン電極１６を形成する。電極材料として、チタンＴｉ、ニッケルＮｉ、モリブデンＭｏを用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルを用いることもできる。電極材料としてチタンＴｉを用いる場合には、まず、層間絶縁膜１０の表面にチタンＴｉを堆積する。堆積方法としてスパッタ法を用いることができる。堆積したチタンＴｉを、レジストマスクによる選択エッチングすることにより、図１Ａ、図１Ｂに示したソース電極１５、ドレイン電極１６、及びゲート配線７１を形成することができる。こうして、図１Ａ、図１Ｂに示した半導体装置１０１を製造することができる。
［第１実施形態の動作説明］
　次に、第１実施形態に係る半導体装置１０１の動作について説明する。図１Ａに示す構成の半導体装置１０１は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することで、トランジスタとして機能する。
　即ち、ゲート電極７、ソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面にゲート絶縁膜６を介して接する第１ウェル領域２１、及び第２ウェル領域２２のチャンネルに反転層が形成されるため、半導体装置１０１はオン状態となる。
　従って、ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、更に、該ソース領域３から、第１ウェル領域２１及び第２ウェル領域２２に形成されたチャンネルを経由して、ドリフト領域４に流れる。更に、ドリフト領域４からドレイン領域５を経由して、ドレイン電極１６に流れる。
　この際、第２ウェル領域２２は、ゲート溝８よりも深くまで形成されているので、チャンネル幅を広くすることができ、チャンネル抵抗を低減できる。
　一方、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、半導体装置１０１はオフ状態となる。従って、ドレイン電極１６からソース電極１５へ流れる電流は遮断される。半導体装置１０１のオフ時には、ドレイン電極１６とソース電極１５の間に、数百~数千ボルトの高電圧が印加される。
　この際、第２ウェル領域２２は、第１ウェル領域２１よりも横幅が狭いので、第２ウェル領域２２とドレイン領域５の距離は、第１ウェル領域２１とドレイン領域５の距離よりも長くなる。このため、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、耐圧の低下を回避できる。
［第１実施形態の効果の説明］
　第１実施形態に係る半導体装置１０１では、以下に示す効果を得ることができる。
　第１ウェル領域２１及び第２ウェル領域２２を有し、第２ウェル領域２２の横幅（図１Ａのｘ軸方向の距離）は、第１ウェル領域２１の横幅よりも狭く形成されている。従って、高い注入エネルギーを必要とせずに、イオン注入によりウェル領域を形成することができる。
　また、第１ウェル領域２１及び第２ウェル領域２２を設けることにより、ゲート電極７とウェル領域との深さ方向（ｚ軸方向）の接触面積を大きくすることができ、チャンネル幅を広げることができる。従って、チャンネル抵抗を低減できる。
　更に、図１Ｉに示したように、第２ウェル領域２２とゲート電極７が接する距離Ｌｃｈ２は、第１ウェル領域２１とゲート電極７が接する距離Ｌｃｈ１よりも短いので、第２ウェル領域２２のチャンネル抵抗を低減でき、半導体装置１０１全体のオン抵抗を低減できる。
　また、半導体装置１０１のオフ時には、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、オフ時における耐圧の低下を回避できる。
　炭化珪素の半導体装置においては、チャンネル界面の状態密度が高く、半導体装置のオン抵抗が、チャンネル抵抗全体の大部分を占めている。このため、炭化珪素の半導体装置に適用する場合には、より高い効果が得られる。
　第１ウェル領域２１の底部は、ドリフト領域４よりも深い位置に達しているので、第２ウェル領域２２は絶縁性の基板１に形成されることになる。従って、第２ウェル領域２２とドレイン領域５との距離を更に離すことができ、半導体装置１０１がオフ時において第２ウェル領域２２に印可される電界を低減できる。従って、耐圧性能を高めることができる。
［第１実施形態の第１変形例の説明］
　次に、第１実施形態の変形例について説明する。半導体装置の構造は、図１Ａ~図１Ｄと同様である。第１変形例では、図１Ａ~図１Ｄに示した第２ウェル領域２２の不純物濃度が、第１ウェル領域２１の不純物濃度よりも低く設定されている点で、前述した第１実施形態と相違する。製造方法は、第１実施形態で示した製造方法と同様であるので製造方法の説明を省略する。
　第１変形例に係る半導体装置では、第２ウェル領域２２の不純物濃度が第１ウェル領域２１の不純物濃度よりも低いことにより、チャンネルをオンとするためのゲート電圧の閾値を低減でき、損失を低減することができる。
［第１実施形態の第２変形例の説明］
　図２は、第１実施形態の第２変形例に係る半導体装置１０２の構成を示す斜視図である。前述した第１実施形態で示した図１Ａと対比して、ソース領域３のｙ軸方向に向けて、該ソース領域３を貫通するようにソース溝１７が形成されている点で相違する。即ち、ソース溝１７は、ソース領域３において、第２の主面から第２の主面の垂直方向に延設され、第２の主面と平行で、ソース電極１５からドレイン電極１６に向く方向に対して直交する方向に、ソース領域３を貫通するように形成されている。
　ソース溝１７の下端部は、第２ウェル領域２２の下端部よりも浅い位置まで形成されている。ソース溝１７の内部には、Ｔｉ、Ｎｉ、Ｍｏ等のメタルを材料とするソース電極１５が形成されている。
　第２変形例に係る半導体装置１０２の製造方法は、前述した図１Ａに示した半導体装置１０１と比べて、ソース溝１７、第１ウェル領域２１、第２ウェル領域２２、ソース領域３を形成する工程が相違する。以下、詳細に説明する。
　第２変形例では、ドリフト領域４の形成後に、前述したゲート溝８を形成する方法と同様の方法で、ソース溝１７を形成する。その後、ソース溝１７の側壁への斜めイオン注入により、第２ウェル領域２２を形成する。このときの注入角度をθ２とする。
　次に、第２ウェル領域２２を形成する方法と同様の方法で、ソース溝１７の側壁への斜めイオン注入で、第１ウェル領域２１を形成する。このときの注入角度をθ１とする。ここで、第１ウェル領域２１と第２ウェル領域２２の注入エネルギーを同一とし、注入角度は、θ１をθ２よりも大きくするのがよい。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
　この際、ウェル領域の表面（第２の主面）の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域は、第２ウェル領域２２と同時に形成する。第１ウェル領域２１の形成は、第２ウェル領域２２と同時に形成された領域以外の領域のみイオン注入で形成する。このような手順でウェル領域を形成することにより、イオン注入を容易に実施でき、コストを低減できる。
　次に、ソース領域３を、ソース溝１７の側壁への斜めイオン注入で形成する。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
　第２変形例に係る半導体装置１０２では、ソース溝１７を設けることにより、第１ウェル領域２１、及び第２ウェル領域２２を、斜めイオン注入により形成することができる。従って、基板１の表面から垂直方向にイオン注入する場合と比較して、より深くまでウェル領域を形成することができる。従って、チャンネル幅を広げることができ、チャンネル抵抗を低減することができる。
　また、ソース溝１７の内部に、Ｔｉ、Ｎｉ、Ｍｏ等のメタルのソース電極１５を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
　また、第１ウェル領域２１、及び第２ウェル領域２２を形成する際に、第２の主面の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域を、第２ウェル領域２２と同時に形成するので、低い注入エネルギーでウェル領域を形成することが可能となる。更に、ウェル領域を容易に形成でき、コストを低減できる。
［第２実施形態の説明］
　次に、本発明の第２実施形態について説明する。図３Ａは、第２実施形態に係る半導体装置１０３の構成を示す斜視図、図３Ｂは、図３ＡにおけるＣ−Ｃ’断面図である。前述した図１Ｃ、図１Ｄと同様に、図３Ａ、図３Ｂでは、煩雑さを避けるため層間絶縁膜１０、及びコンタクトホール１１の記載を省略している。
　第２実施形態に係る半導体装置１０３は、炭化珪素等の絶縁性半導体からなる基板１を備える。基板１の主面（図３Ａで上側の主面）には、Ｎ型の第１ドリフト領域４１が形成され、更に、第１ドリフト領域４１と接してＰ型の第１ウェル領域２１が形成されている。第１ウェル領域２１の底部は、第１ドリフト領域４１よりも深くまで形成されている。
　また、第１ウェル領域２１は、第１ドリフト領域４１の第２の主面に対して平行な一方向（図３Ａのｘ軸方向）の一方の端部側（図中、左側）に形成されている。更に、第１ウェル領域２１の底部よりも下方の基板１内に配置された第２ウェル領域２２を備えている。第２ウェル領域２２は、第１ウェル領域２１よりも横幅が短く形成されている。
　第１ドリフト領域４１の、第１ウェル領域２１と接する位置の近傍には、Ｎ型の第２ドリフト領域４２が形成されている。図３Ｂに示すように、第２ドリフト領域４２は、第１ドリフト領域４１よりも深くまで形成されている。第２ドリフト領域４２の下端部は、ゲート溝８よりも深くまで形成されている。
　第１ウェル領域２１の内部には、該第１ウェル領域２１の表面（第２の主面）から垂直方向に延設されたＮ＋型のソース領域３が形成されている。ソース領域３は、第１ウェル領域２１の底部よりも深く、且つ第２ウェル領域２２の底部よりも浅い位置まで形成されている。即ち、ソース領域３は、第２の主面のうち、第１ウェル領域２１が形成された領域から垂直方向に延設され、且つ、第２ウェル領域２２に達している。
　第２の主面に対して平行な一方向の、ソース領域３とは反対側となる端部（図中、右側の端部）には、第１ドリフト領域４１の第２の主面から垂直に延設されたＮ＋型のドレイン領域５が形成（配置）されている。即ち、第１ドリフト領域４１内にて、第１ウェル領域２１及び第２ウェル領域２２から離間して、第２の主面から垂直方向に延設されたＮ＋型のドレイン領域５が形成されている。
　第２ドリフト領域４２、第１ウェル領域２１、及びソース領域３の一部を跨ぐ領域に、真上から見て矩形状をなすゲート溝８が形成されている。ゲート溝８の下端部は、第２ウェル領域２２に達している。即ち、ゲート溝８は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、第２ドリフト領域４２が表出する側面を有している。更に、ゲート溝８の側面には、ゲート絶縁膜６が設けられている。また、ゲート溝８の下端部は、ソース領域３、及び第２ウェル領域２２の下端部よりも浅い位置とされている。従って、ゲート溝８の側面に設けられたゲート絶縁膜６は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、第２ドリフト領域４２に接している。
　ゲート溝８の内部には、ゲート絶縁膜６を介してゲート電極７が形成されている。従って、ゲート電極７はゲート絶縁膜６を介して、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、及び第２ドリフト領域４２に接している。
　前述した第１実施形態と同様に、ゲート溝８と第１ウェル領域２１及び第２ウェル領域２２とが接する面積は、ゲート溝８の深さが深いほど大きい。更に、基板１の主面と平行な方向（図中ｘ軸方向）において、第１ウェル領域２１とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さが、第２ウェル領域２２とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さよりも長い（図１ＩのＬｃｈ１、Ｌｃｈ２参照）。
　第１ウェル領域２１、及びソース領域３の表面に接するように、ソース電極１５が形成されている。即ち、第１ウェル領域２１とソース領域３は同電位となる。第１ドリフト領域４１の端部（図中、右側の端部）には、Ｎ＋型のドレイン領域５が形成され、更に、該ドレイン領域５の表面に接するように、ドレイン電極１６が形成されている。なお、上述したように、図３Ａ、図３Ｂでは、層間絶縁膜１０、コンタクトホール１１（図１Ａ参照）の記載を省略している。
［第２実施形態に係る半導体装置の製造方法］
　次に、第２実施形態に係る半導体装置１０３の製造方法について説明する。まず、ノンドープの炭化珪素絶縁半導体基板（基板１）上にゲート溝８を形成するため、基板１上にマスク材（図示省略）を形成し、パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　そして、マスク材をマスクにしてゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることができる。ゲート溝８を形成した後、マスクを除去する。例えば、マスク材をシリコン酸化膜の場合はフッ酸洗浄で除去する。その結果、図３Ｃに示すように、ゲート溝８が形成された基板１を得ることができる。
　次に、基板１に第１ドリフト領域４１、及び第２ドリフト領域４２を形成する。斜めイオン注入でＮ型の不純物イオンを注入することにより、第１ドリフト領域４１と第２ドリフト領域４２を同時に形成することができる。
　不純物イオンの注入濃度は、１×１０１４~１×１０１８ｃｍ−３とするのがよい。注入エネルギーは、第１ドリフト領域４１と第２ドリフト領域４２の深さに応じて設定する。例えば、第１ドリフト領域４１の深さが１μｍの場合は、ＭｅＶ台でのＮ型不純物イオンの注入が必要となる。その結果、図３Ｄに示すように、基板１の上面に第１ドリフト領域４１、及び第２ドリフト領域４２が形成される。
　その後、第１ドリフト領域４１の表面（第２の主面）からイオン注入によって、第１ウェル領域２１、第２ウェル領域２２、Ｎ型のソース領域３、及びＮ型のドレイン領域５を形成する。ソース領域３とドレイン領域５は同時形成する。この際、イオン注入領域をパターニングするために、第１ドリフト領域４１、及び第２ドリフト領域４２上にマスク材を形成する。
　マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、マスク材の上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型の第１ウェル領域２１、Ｐ型の第２ウェル領域２２、及びＮ＋型のソース領域３を形成する。
　Ｐ型不純物としては、アルミやボロン（ホウ素）を用いることができる。また、Ｎ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
　第２ウェル領域２２を形成する際の注入エネルギーを、第１ウェル領域２１を形成する際の注入エネルギーより高く設定することにより、第１ウェル領域２１よりも深い位置に第２ウェル領域２２を形成できる。
　また、前述したように、第２ウェル領域２２の横幅を、第１ウェル領域２１の横幅よりも狭くしていることにより、ウェル領域を形成する際の注入エネルギーを低くすることができる。
　第１ウェル領域２１、及び第２ウェル領域２２の不純物濃度は、１×１０１６ｃｍ−３~５×１０１８ｃｍ−３とするのがよい。イオン注入後、マスク材をフッ酸等を用いたエッチングによって除去する。図３Ｅは、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドレイン領域５を形成した状態の断面図を示している。
　また、上記の方法で形成されたソース領域３、及びドレイン領域５は、不純物濃度が１×１０１８ｃｍ−３~１×１０２１ｃｍ−３とするのがよい。更に、第１ウェル領域２１、第２ウェル領域２２は、不純物濃度を１×１０１５ｃｍ−３~１×１０１９ｃｍ−３とするのがよい。深さはゲート溝８より深いことが好ましい。
　その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いるのがよい。
　その後、前述した第１実施形態と同様の方法で、ゲート絶縁膜６、ゲート電極７を形成する。図３Ｆは、ゲート溝８内にゲート電極７を堆積した状態の断面図を示している。更に、層間絶縁膜１０、コンタクトホール１１、ソース電極１５、ドレイン電極１６を形成する。こうして、図３に示す第２実施形態に係る半導体装置１０３が完成する。
［第２実施形態の動作説明］
　次に、第２実施形態に係る半導体装置１０３の動作について説明する。図３Ａに示す構成の半導体装置１０３は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することで、トランジスタとして機能する。
　即ち、ゲート電極７、ソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面にゲート絶縁膜６を介して接する第１ウェル領域２１、及び第２ウェル領域２２のチャンネルに反転層が形成されるため、半導体装置１０３は、オン状態となる。従って、ドレイン電極１６からソース電極１５へ電流が流れる。
　具体的には、電子がソース電極１５からソース領域３に流れ、更に、該ソース領域３から第１ウェル領域２１、第２ウェル領域２２に形成されたチャンネルを経由して、第２ドリフト領域４２に流れる。更に、第１ドリフト領域４１からドレイン領域５を経由して、ドレイン電極１６に流れる。
　この際、第２ウェル領域２２は、ゲート溝８の底部よりも深くまで形成されているので、チャンネル抵抗を低減できる。
　一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、半導体装置１０３はオフ状態となる。従って、ドレイン電極１６からソース電極１５へ流れる電流が遮断される。半導体装置１０３のオフ時には、ドレイン電極１６とソース電極１５の間には、数百~数千ボルトの高電圧が印加される。
　この際、第２ウェル領域２２は、第１ウェル領域２１よりも横幅が狭いので、第２ウェル領域２２とドレイン領域５の距離は、第１ウェル領域２１とドレイン領域５の距離よりも長くなる。このため、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、耐圧の低下を回避できる。
［第２実施形態の効果の説明］
　第２実施形態に係る半導体装置１０３では、前述した第１実施形態と同様の効果を達成することができる。更に、半導体装置１０３のオン時に、Ｎ型の第２ドリフト領域４２とＰ型の第１ウェル領域２１の間のＰＮ接合による空乏層が広がる。第２ドリフト領域４２の一部に電子が流れない領域ができ、電子が流れる領域が狭くなって抵抗が大きくなる。しかし、第２ドリフト領域４２を、第１ドリフト領域４１よりも深くまで形成しているので、チャンネルを通過した後の電子の流路が広くなり抵抗が低減する。即ち、第２ドリフト領域４２を設けず、第１ドリフト領域４１のみとした場合と対比して、オン時の抵抗を低減できる。
　また、ソース領域３は、ゲート溝８より深い位置まで形成され、第２ウェル領域２２よりも浅い位置まで形成されているので、ソース領域３からゲート溝８の底部で形成されるチャンネルまでの距離は、ソース領域３がゲート溝８より浅い場合に比べて短くなる。
　以下、図３Ｇ、図３Ｈを参照して、詳細に説明する。図３Ｇは、ソース領域３がゲート溝８の底面よりも深く、第２ウェル領域２２の底面よりも浅い場合の断面図を示している。また、図３Ｈは、ソース領域３がゲート溝８の底部よりも浅い場合の断面図を示している。図中の符号２１ａは、第１ウェル領域２１がｘ軸方向でゲート溝８に重複する領域を示している。符号２２ａは、第２ウェル領域２２がｘ軸方向でゲート溝８に重複する領域を示している。
　図３Ｇに示す構成では、図３Ｈに示す構成に対して、ソース領域３からゲート溝８の底部に形成されるチャンネル領域までの距離が短くなる。半導体装置の電流は、ソース領域３から、矢印Ｙ１に示すように、チャンネル、第２ドリフト領域４２、第１ドリフト領域４１、ドレイン領域５の順に流れる。これに対して、図３Ｈでは、矢印Ｙ２を経由している。従って、図３Ｇの構成とすることにより、チャンネル抵抗を低減できる。
　ゲート溝８の下端部は、第２ウェル領域２２の底部よりも浅いので、ゲート溝８の下端部に接する第２ウェル領域２２にもチャンネル領域が形成される。従って、より一層チャンネル抵抗を低減することができる。
　更に、炭化珪素基板において、ゲート絶縁膜が熱酸化で形成する場合は結晶面による熱酸化レードの違いで、現在、使用される基板ではゲート溝８の底部酸化膜が薄くなる。従って、ゲート溝８の底面を形成するトランジスタの閾値電圧が低く、ゲート溝８の底面では更なる低チャンネル抵抗を実現できる。
［第２実施形態の第１変形例の説明］
　次に、第２実施形態の第１変形例について説明する。半導体装置の構造は、図３Ａ~図３Ｂと同様である。第１変形例では、図３Ａ~図３Ｂに示した第２ウェル領域２２の不純物濃度が、第１ウェル領域２１の不純物濃度よりも低く設定されている点で、前述した第２実施形態と相違する。製造方法は、第２実施形態で示した製造方法と同様あるので製造方法の説明を省略する。
　第２変形例に係る半導体装置では、第２ウェル領域２２の不純物濃度が第１ウェル領域２１の不純物濃度よりも低いことにより、チャンネルをオンとするためのゲート電圧の閾値を低減でき、損失を低減することができる。
［第２実施形態の第２変形例の説明］
　図４は、第２実施形態の第２変形例に係る半導体装置１０４の構成を示す斜視図である。前述した第２実施形態で示した図３Ａと対比して、ソース領域３の図中ｙ軸方向に向けて、該ソース領域３を貫通するようにソース溝１７が形成されている点で相違する。即ち、ソース溝１７は、ソース領域３において、第２の主面から第２の主面の垂直方向に延設され、第２の主面と平行で、ソース電極１５からドレイン電極１６に向く方向に対して直交する方向に、ソース領域３を貫通するように形成されている。
　ソース溝１７の下端部は、第２ウェル領域２２の下端部よりも浅い位置まで形成されている。ソース溝１７の内部には、Ｔｉ、Ｎｉ、Ｍｏ等のメタルを材料とするソース電極１５が形成されている。
　第２変形例に係る半導体装置１０２の製造方法は、前述した図３Ａに示した半導体装置１０３と比べて、ソース溝１７、第１ウェル領域２１、第２ウェル領域２２、ソース領域３を形成する工程が相違する。以下、詳細に説明する。
　第２変形例では、第１ドリフト領域４１及び第２ドリフト領域４２の形成後に、前述したゲート溝８を形成する方法と同様の方法で、ソース溝１７を形成する。その後、ソース溝１７の側壁への斜めイオン注入により、第２ウェル領域２２を形成する。このときの注入角度をθ２とする。
　次に、第２ウェル領域２２を形成する方法と同様の方法で、ソース溝１７の側壁への斜めイオン注入で、第１ウェル領域２１を形成する。このときの注入角度をθ１とする。ここで、第１ウェル領域２１と第２ウェル領域２２の注入エネルギーを同一とし、注入角度は、θ１をθ２よりも大きくするのがよい。注入する不純物と不純物濃度は、前述した第２実施形態と同様である。
　この際、ウェル領域の表面（第２の主面）の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域は、第２ウェル領域２２と同時に形成する。第１ウェル領域２１の形成は、第２ウェル領域２２と同時に形成された領域以外の領域のみイオン注入で形成する。
　次に、ソース領域３を、ソース溝１７の側壁への斜めイオン注入で形成する。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
　第２変形例に係る半導体装置１０４では、ソース溝１７を設けることにより、第１ウェル領域２１、及び第２ウェル領域２２を、斜めイオン注入により形成することができる。従って、基板１の表面から垂直方向にイオン注入する場合と比較して、より深くまでウェル領域を形成することができる。従って、チャンネル幅を広げることができ、チャンネル抵抗を低減することができる。
　また、ソース溝１７の内部に、Ｔｉ、Ｎｉ、Ｍｏ等のメタルのソース電極１５を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
　また、第１ウェル領域２１、及び第２ウェル領域２２を形成する際に、第２の主面の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域を、第２ウェル領域２２と同時に形成するので、低い注入エネルギーでウェル領域を形成することが可能となる。
　上述した各実施形態では、基板１として炭化珪素基板を用いる例について説明したが、本発明は、炭化珪素基板に限らず、ＧａＮ，ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等の、バンドギャップの広い半導体材料からなる基板を用いることができる。
　また、ゲート電極７の材料として、Ｎ型のポリシリコンを用いる例について説明したが、Ｐ型ポリシリコンでもよい。また、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等の他の半導体材料、メタル材料等の導電性を有する材料を用いても良い。
　ゲート絶縁膜６として、シリコン酸化膜を用いる例を示したが、シリコンの窒化膜でもよい。或いは、シリコン酸化膜とシリコン窒化膜の積層でもよい。シリコン窒化膜場合には、等方性エッチングの場合において１６０℃の熱燐酸による洗浄でエッチングすることができる。
　以上、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　１　基板
　３　ソース領域
　４　ドリフト領域
　５　ドレイン領域
　６　ゲート絶縁膜
　７　ゲート電極
　８　ゲート溝
　１０　層間絶縁膜
　１１　コンタクトホール
　１５　ソース電極
　１６　ドレイン電極
　１７　ソース溝
　２１　第１ウェル領域
　２２　第２ウェル領域
　４１　第１ドリフト領域
　４２　第２ドリフト領域
　７１　ゲート配線
　１０１、１０２、１０３、１０４　半導体装置

Claims (8)

  1. 　基板と、
    　前記基板の主面の上に配置された第１導電型のドリフト領域と、
    　前記ドリフト領域の、前記基板の前記主面と接する第１の主面に対向する第２の主面から、前記第２の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第２導電型の第１ウェル領域と、
    　前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、
    　前記第２の主面のうち、前記第１ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第２ウェル領域に達する第１導電型のソース領域と、
    　前記ドリフト領域内にて、前記第１ウェル領域及び前記第２ウェル領域から離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、
    　前記第１ウェル領域、前記第２ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、
    　前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、
    　前記ソース領域及び前記第１ウェル領域に電気的に接続されたソース電極と、
    　前記ドレイン領域に電気的に接続されたドレイン電極と、
    　を備え、
    　前記第２の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第２ウェル領域が前記ゲート絶縁膜と接する距離は、前記第１ウェル領域が前記ゲート絶縁膜と接する距離よりも短いこと
    　を特徴とする半導体装置。
  2. 　前記ゲート溝の下端部は、前記第２ウェル領域の下端部よりも浅いこと
    　を特徴とする請求項１に記載の半導体装置。
  3. 　前記第１ウェル領域の下端部は、前記ドリフト領域よりも深いこと
    　を特徴とする請求項１または２に記載の半導体装置。
  4. 　前記ソース領域の下端部は、前記ゲート溝の下端部よりも深く、且つ、前記第２ウェル領域の下端部よりも浅いこと
    　を特徴とする請求項１~３のいずれか１項に記載の半導体装置。
  5. 　前記ソース領域において前記第２の主面から前記第２の主面の垂直方向に延設され、前記第２の主面と平行で、前記ソース電極から前記ドレイン電極に向く方向に対して直交する方向に、前記ソース領域を貫通するように形成されたソース溝
    　を更に備え、
    　前記ソース溝の下端部は、前記第２ウェル領域の下端部よりも浅いこと
    　を特徴とする請求項１~４のいずれか１項に記載の半導体装置。
  6. 　前記第２ウェル領域は、前記第１ウェル領域よりも不純物濃度が低いことを特徴とする請求項１~５のいずれか１項に記載の半導体装置。
  7. 　前記ドリフト領域は、
    　前記基板の第１の主面に形成された第１ドリフト領域と、
    　前記基板の第１の主面に形成され、前記第１ドリフト領域と接し、且つ、前記第１ドリフト領域よりも前記基板の深い位置まで形成され、前記第１ウェル領域と接する第２ドリフト領域と、を含むこと
    　を特徴とする請求項１、２、４~６のいずれか１項に記載の半導体装置。
  8. 　基板と、
    　前記基板の主面の上に配置された第１導電型のドリフト領域と、
    　前記ドリフト領域の、前記基板の前記主面と接する第１の主面に対向する第２の主面から、前記第２の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第２導電型の第１ウェル領域と、
    　前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、
    　前記第２の主面のうち、前記第１ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第２ウェル領域に達する第１導電型のソース領域と、
    　前記ドリフト領域内にて、前記第１ウェル領域及び前記第２ウェル領域から離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、
    　前記第１ウェル領域、前記第２ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、
    　前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、
    　前記ソース領域及び前記第１ウェル領域に電気的に接続されたソース電極と、
    　前記ドレイン領域に電気的に接続されたドレイン電極と、
    　を備える半導体の製造方法であって、
    　前記第２の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第２ウェル領域が前記ゲート絶縁膜と接する距離は、前記第１ウェル領域が前記ゲート絶縁膜と接する距離よりも短く、且つ、前記第２の主面の法線方向から見て、前記第１ウェル領域のうち、前記第２ウェル領域と重複する領域は、前記第２ウェル領域と同時に形成されること
    　を特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022087439A (ja) * 2020-12-01 2022-06-13 日産自動車株式会社 半導体装置及びその製造方法
KR20220101906A (ko) * 2021-01-12 2022-07-19 에스케이하이닉스 주식회사 이미지 센싱 장치
CN116368624A (zh) * 2020-11-09 2023-06-30 日产自动车株式会社 半导体装置及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117425965A (zh) * 2021-06-09 2024-01-19 三菱电机株式会社 碳化硅半导体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786580A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 高耐圧半導体装置
WO1998059374A2 (en) 1997-06-23 1998-12-30 Cooper James Albert Jr Insulated gate power semiconductor device having a semi-insulating semiconductor substrate
JP2001015742A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置
JP2005026664A (ja) * 2003-06-13 2005-01-27 Denso Corp 半導体装置およびその製造方法
JP2006303543A (ja) 1999-05-21 2006-11-02 Kansai Electric Power Co Inc:The 半導体装置
JP2008210994A (ja) * 2007-02-27 2008-09-11 Nec Electronics Corp 横型ｍｏｓｆｅｔおよびその製造方法
WO2015008550A1 (ja) 2013-07-19 2015-01-22 日産自動車株式会社 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
JP2005136150A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
WO2010110246A1 (ja) * 2009-03-25 2010-09-30 ローム株式会社 半導体装置
KR101396611B1 (ko) * 2010-04-28 2014-05-16 닛산 지도우샤 가부시키가이샤 반도체 장치
CN102412295A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体装置及其制造方法
RU2548058C1 (ru) * 2011-04-19 2015-04-10 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство и способ его изготовления
US9570576B2 (en) * 2013-12-10 2017-02-14 Infineon Technologies Ag Method for forming a semiconductor device having insulating parts or layers formed via anodic oxidation
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
JP6337725B2 (ja) * 2014-09-29 2018-06-06 日産自動車株式会社 半導体装置
US9443958B2 (en) * 2014-10-06 2016-09-13 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of forming the same
US9842903B2 (en) * 2014-10-20 2017-12-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US9768293B1 (en) * 2016-05-24 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Laterally diffused metal-oxide-semiconductor (LDMOS) transistor with a vertical channel region
MY186880A (en) * 2017-02-14 2021-08-26 Nissan Motor Semiconductor device and manufacturing method of the same
CN108987479B (zh) * 2017-06-05 2023-12-05 马克西姆综合产品公司 包括含介电区段的垂直栅的ldmos晶体管及相关方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786580A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 高耐圧半導体装置
WO1998059374A2 (en) 1997-06-23 1998-12-30 Cooper James Albert Jr Insulated gate power semiconductor device having a semi-insulating semiconductor substrate
JP2006303543A (ja) 1999-05-21 2006-11-02 Kansai Electric Power Co Inc:The 半導体装置
JP2001015742A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置
JP2005026664A (ja) * 2003-06-13 2005-01-27 Denso Corp 半導体装置およびその製造方法
JP2008210994A (ja) * 2007-02-27 2008-09-11 Nec Electronics Corp 横型ｍｏｓｆｅｔおよびその製造方法
WO2015008550A1 (ja) 2013-07-19 2015-01-22 日産自動車株式会社 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3783640A4

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116368624A (zh) * 2020-11-09 2023-06-30 日产自动车株式会社 半导体装置及其制造方法
EP4243084A4 (en) * 2020-11-09 2024-02-21 Nissan Motor Co., Ltd. SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THEREOF
JP2022087439A (ja) * 2020-12-01 2022-06-13 日産自動車株式会社 半導体装置及びその製造方法
JP7579687B2 (ja) 2020-12-01 2024-11-08 日産自動車株式会社 半導体装置及びその製造方法
KR20220101906A (ko) * 2021-01-12 2022-07-19 에스케이하이닉스 주식회사 이미지 센싱 장치
KR102883963B1 (ko) 2021-01-12 2025-11-10 에스케이하이닉스 주식회사 이미지 센싱 장치

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