WO2020031031A1 - 半導体装置および半導体装置の作製方法 - Google Patents

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oxide
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山崎舜平
奥野直樹
本田龍之介
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor device such as a transistor, a semiconductor circuit, an arithmetic device, and a storage device are one embodiment of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like sometimes includes a semiconductor device.
  • One embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • One embodiment of the present invention relates to a process, a machine, a manufacturer, or a composition (composition of matter).
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has attracted attention as another material.
  • CAAC c-axis aligned crystalliteline
  • nc nanocrystallineline
  • Non-Patent Documents 1 and 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • a transistor including an oxide semiconductor has extremely low leakage current in a non-conduction state.
  • a low-power-consumption CPU utilizing the characteristic of a transistor including an oxide semiconductor, which has low leakage current in a non-conduction state is disclosed (see Patent Document 1).
  • a transistor including an oxide semiconductor has a higher off-state current and higher normally-on characteristics as the temperature during the operation of the transistor is higher. This is because the higher the temperature at which the transistor operates, the lower the threshold voltage of the transistor and the larger the sub-threshold swing value (S value). Accordingly, at high temperatures, the electrical characteristics of a semiconductor device including a transistor vary greatly, and the reliability is likely to be reduced.
  • an object of one embodiment of the present invention to provide a semiconductor device which operates stably even at high temperatures.
  • An object of one embodiment of the present invention is to provide a semiconductor device with small off-state current.
  • Another object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • Another object of one embodiment of the present invention is to provide a semiconductor device with small variation.
  • Another object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption.
  • One embodiment of the present invention includes a metal oxide, an insulating layer, a first conductive layer, a second conductive layer, and a third conductive layer; And a second region and a third region.
  • the first region overlaps with the first conductive layer, and the second region overlaps with the second conductive layer.
  • Region overlaps with the third conductive layer via the insulating layer, and the carrier concentration of the first region and the carrier concentration of the second region are respectively 5 ⁇ 10 17 cm ⁇ 3 or more and less than 1 ⁇ 10 19 cm ⁇ 3.
  • the carrier concentration in the third region is greater than or equal to 1 ⁇ 10 12 cm ⁇ 3 and less than 5 ⁇ 10 17 cm ⁇ 3 .
  • Another embodiment of the present invention includes a metal oxide, an insulating layer, a first conductive layer, a second conductive layer, and a third conductive layer.
  • the third region overlaps with the third conductive layer via the insulating layer, and the value of the ratio of the carrier concentration of the first region to the carrier concentration of the third region is 1 ⁇ 10 2 or more. Wherein the ratio of the carrier concentration of the second region to the carrier concentration of the third region is 1 ⁇ 10 2 or more.
  • a first layer is provided between the first region and the first conductive layer, and a second layer is provided between the second region and the second conductive layer.
  • the first and second conductive layers each comprise tantalum nitride, and wherein the first and second layers each comprise tantalum, nitrogen and oxygen, or comprise tantalum and oxygen.
  • the first and second conductive layers each comprise tantalum nitride, and wherein the first and second layers each comprise tantalum, nitrogen and oxygen, or comprise tantalum and oxygen.
  • the hydrogen concentration in the third region be lower than 1 ⁇ 10 18 atoms / cm 3 .
  • Another embodiment of the present invention is a semiconductor device including a transistor, wherein the transistor includes a metal oxide, a first insulating layer, a second insulating layer, a first conductive layer, A second conductive layer, a third conductive layer, and a fourth conductive layer, wherein the second insulating layer is provided over the fourth conductive layer, and the metal oxide is provided on the second insulating layer.
  • the second conductive layer is provided over the metal oxide, the third conductive layer overlaps with the fourth conductive layer through the metal oxide, and the off-state current of the transistor is higher than or equal to 180 ° C. It is 1 aA or less in a temperature range of 220 ° C. or less.
  • Another embodiment of the present invention is a semiconductor device including a transistor, wherein the transistor includes a metal oxide, a first insulating layer, a second insulating layer, a first conductive layer, A second conductive layer, a third conductive layer, and a fourth conductive layer, wherein the second insulating layer is provided over the fourth conductive layer, and the metal oxide is provided on the second insulating layer.
  • the second conductive layer is provided over the metal oxide, the third conductive layer overlaps with the fourth conductive layer through the metal oxide, and the transistor has an off-state per channel width of 1 ⁇ m.
  • the current is 10 aA / ⁇ m or less in a temperature range from 180 ° C. to 220 ° C.
  • the metal oxide preferably contains indium, the element M (M is aluminum, gallium, yttrium, or tin), and zinc.
  • a semiconductor device which operates stably even at a high temperature can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with small variation can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 1A and 1B are schematic cross-sectional views of a semiconductor device which is one embodiment of the present invention.
  • FIG. 2A is a top view of a transistor assumed in calculation using a device simulator.
  • FIGS. 2B and 2C are cross-sectional views of transistors assumed in calculations using a device simulator.
  • FIG. 3 is a calculation result of the Id-Vg characteristics of the transistor.
  • 4A to 4D are schematic cross-sectional views of a semiconductor device which is one embodiment of the present invention.
  • 5A and 5B are diagrams illustrating a drain current of a transistor.
  • FIG. 6A is a top view illustrating a structure example of a transistor of one embodiment of the present invention.
  • FIG. 6B and 6C are cross-sectional views illustrating a structure example of a transistor of one embodiment of the present invention.
  • FIG. 7A is a top view illustrating a structure example of a transistor of one embodiment of the present invention.
  • 7B and 7C are cross-sectional views illustrating a structure example of a transistor of one embodiment of the present invention.
  • FIG. 8A is a top view illustrating a structure example of a transistor of one embodiment of the present invention.
  • 8B and 8C are cross-sectional views illustrating a structure example of a transistor of one embodiment of the present invention.
  • FIG. 9A is a top view illustrating a structure example of a transistor of one embodiment of the present invention.
  • FIG. 9B and 9C are cross-sectional views illustrating a structure example of a transistor of one embodiment of the present invention.
  • 10A and 10B are block diagrams each illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • 11A to 11H are circuit diagrams illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • 12A and 12B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 13A is a block diagram of a display device.
  • 13B and 13C are circuit diagrams of the display device.
  • 14A to 14C are circuit diagrams of a display device.
  • FIG. 15A is a circuit diagram of a display device.
  • FIG. 15B is a timing chart.
  • 15C and 15D are circuit diagrams of the display device.
  • 16A to 16D are diagrams each illustrating an electronic device according to one embodiment of the present invention.
  • 17A to 17H are diagrams each illustrating an electronic device according to one embodiment of the present invention.
  • FIGS. 18A and 18B show the hydrogen concentration and the carrier concentration in the metal oxide film of this example.
  • 19A and 19B show the hydrogen concentration and the carrier concentration in the metal oxide film of this example.
  • ⁇ ⁇ Particular elements may be omitted in some cases, particularly in a top view (also referred to as a “plan view”) or a perspective view, in order to facilitate understanding of the present invention.
  • a top view also referred to as a “plan view”
  • a perspective view in order to facilitate understanding of the present invention.
  • some hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, and the like are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • ordinal numbers described in this specification and the like do not always coincide with ordinal numbers used for specifying one embodiment of the present invention.
  • connection relation is not limited to the predetermined connection relation, for example, the connection relation shown in the figure or the text, and it is assumed that anything other than the connection relation shown in the figure or the text is disclosed in the figure or the text.
  • X and Y are objects (for example, an apparatus, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, and the like).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a region (hereinafter, also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode); A current can flow between the source and the drain through the channel formation region.
  • a channel formation region refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. For this reason, in this specification and the like, the terms of source and drain may be used interchangeably.
  • the channel length refers to, for example, in a top view of a transistor, a region where a semiconductor (or a portion of a semiconductor in which current flows when the transistor is on) and a gate electrode overlap each other, or a source in a channel formation region. It refers to the distance between the (source region or source electrode) and the drain (drain region or drain electrode). Note that in one transistor, the channel length does not always have the same value in all regions. That is, the channel length of one transistor may not be determined to one value. Therefore, in this specification, the channel length is any one of the values, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width refers to, for example, in a top view of a transistor, a region where a semiconductor (or a portion of a semiconductor in which current flows when the transistor is on) and a gate electrode overlap each other, or a channel formation region in a channel length direction. Refers to the length of the channel formation region in the vertical direction with reference to Note that in one transistor, the channel width does not always have the same value in all regions. That is, the channel width of one transistor may not be determined to one value. Therefore, in this specification, a channel width is any one of values, a maximum value, a minimum value, or an average value in a channel formation region.
  • a channel width in a region where a channel is actually formed corresponds to a channel width illustrated in a top view of the transistor.
  • apparatus channel width a channel width illustrated in a top view of the transistor.
  • the effective channel width becomes larger than the apparent channel width, and the effect may not be ignored.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. The values of the channel length, the channel width, the effective channel width, the apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • an impurity in a semiconductor refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be regarded as an impurity.
  • an impurity is contained, for example, a defect level density of a semiconductor may be increased or crystallinity may be reduced.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may function as an impurity in some cases.
  • oxygen vacancies may be formed by entry of impurities, for example.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, and a Group 15 element other than oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition.
  • silicon nitride oxide has a higher nitrogen content than oxygen as its composition.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be referred to as a semiconductor film or a semiconductor layer.
  • parallel refers to a state where two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case where the angle is ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • “Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxide is classified into an oxide insulator, an oxide conductor (including a transparent oxide conductor), an oxide semiconductor (also referred to as oxide semiconductor or simply OS), and the like.
  • oxide semiconductor also referred to as oxide semiconductor or simply OS
  • the metal oxide may be referred to as an oxide semiconductor in some cases. That is, the term “OS transistor” can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • the term “normally off” refers to a drain current per channel width of 1 ⁇ m (also referred to as off-state current) flowing through a transistor when no potential is applied to a gate or a ground potential is applied to a gate. , 1 ⁇ 10 ⁇ 20 A or less at room temperature, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • FIGS. 1A and 1B are schematic cross-sectional views of the transistor 10 of one embodiment of the present invention. 1A and 1B are cross-sectional views of the transistor 10 in the channel length direction.
  • the transistor 10 includes a semiconductor layer 30 disposed on a substrate (not shown), a conductive layer 40a, a conductive layer 40b, and an insulating layer 50 disposed on the semiconductor layer 30.
  • a conductive layer 60 disposed on the insulating layer 50.
  • the semiconductor layer 30 has a region 34, and regions 31a and 31b.
  • At least a part of the conductive layer 60 overlaps with the region 34 of the semiconductor layer 30 via the insulating layer 50. At least a part of the conductive layer 40a overlaps with the region 31a of the semiconductor layer 30, and at least a part of the conductive layer 40b overlaps with the region 31b of the semiconductor layer 30.
  • the conductive layer 60 functions as a gate electrode of the transistor 10
  • the insulating layer 50 functions as a gate insulating layer of the transistor 10
  • the conductive layer 40a functions as one of a source electrode and a drain electrode of the transistor 10
  • 40b functions as the other of the source electrode and the drain electrode of the transistor 10.
  • the region 34 of the semiconductor layer 30 functions as a channel formation region of the transistor 10
  • the region 31a of the semiconductor layer 30 functions as one of a source region and a drain region of the transistor 10
  • the region 31b of the semiconductor layer 30 The transistor 10 functions as the other of the source region and the drain region.
  • the transistor 10 may include an insulating layer 70 provided below the semiconductor layer 30 and a conductive layer 80 provided below the insulating layer 70. At least a part of the conductive layer 80 overlaps with the region 34 of the semiconductor layer 30 with the insulating layer 70 interposed therebetween.
  • the conductive layer 60 functions as a first gate electrode of the transistor 10
  • the insulating layer 50 functions as a first gate insulating layer of the transistor 10
  • the conductive layer 80 functions as a second gate of the transistor 10.
  • the insulating layer 70 functions as an electrode, and functions as a second gate insulating layer of the transistor 10.
  • the region 34 of the semiconductor layer 30 is formed on the upper surface of the semiconductor layer 30 (on the conductive layer 60 side); however, the present embodiment is not limited to this.
  • the region 34 of the semiconductor layer 30 may be formed on the lower surface of the semiconductor layer 30 (on the side of the conductive layer 80), or may be formed from the upper surface to the lower surface of the semiconductor layer 30.
  • a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) be used for a channel formation region of the transistor.
  • an oxide semiconductor for a channel formation region of a transistor, a transistor with high field-effect mobility can be realized. Further, a highly reliable transistor can be realized.
  • a transistor including an oxide semiconductor in a channel formation region has extremely low leakage current in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • an oxide semiconductor can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
  • an In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, or cerium , Neodymium, hafnium, tantalum, tungsten, magnesium, or one or more thereof).
  • element M aluminum, gallium, yttrium, or tin is preferably used.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide semiconductor.
  • a metal oxide is used for a channel formation region of a transistor
  • hydrogen in the metal oxide be reduced as much as possible.
  • Hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to form water, which may form oxygen vacancies in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in the oxygen vacancy functions as a donor, and an electron serving as a carrier may be generated. Further, part of hydrogen may bond with oxygen which is bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor including a metal oxide containing hydrogen is likely to have normally-on characteristics.
  • a defect in which hydrogen is contained in an oxygen vacancy can function as a donor of an oxide semiconductor.
  • the threshold voltage of the transistor decreases and the sub-threshold swing value increases. Further, the threshold voltage and the sub-threshold swing value of the transistor have a correlation with the carrier concentration of the oxide semiconductor.
  • an oxide semiconductor when used for a channel formation region of a transistor, it is preferable to use an i-type (intrinsic) or substantially i-type oxide semiconductor having a low carrier concentration.
  • an oxide semiconductor having a low carrier concentration for a channel formation region of a transistor With the use of an oxide semiconductor having a low carrier concentration for a channel formation region of a transistor, the off-state current of the transistor can be reduced and the reliability of the transistor can be improved.
  • FIGS. 2A to 2C show a top view and cross-sectional views of a transistor assumed in calculation used for a device simulator.
  • FIG. 2A is a top view of the transistor.
  • 2B is a cross-sectional view of a portion indicated by a dashed-dotted line L1-L2 in FIG. 2A, and is also a cross-sectional view of the transistor in a channel length direction.
  • FIG. 2C is a cross-sectional view of a portion indicated by a dashed line W1-W2 in FIG. 2A, and is also a cross-sectional view of the transistor in a channel width direction. Note that some components are not illustrated in the top view of FIG. 2A for clarity.
  • the transistor includes a conductive layer BGE provided over a substrate (not shown), an insulating layer BGI1, an insulating layer BGI2, and an insulating layer BGI3 provided over the conductive layer BGE.
  • the semiconductor layer SEM1 and the semiconductor layer SEM2 disposed on the insulating layer BGI3, the conductive layer SE and the conductive layer DE disposed on the semiconductor layer SEM2, and the semiconductor layer SEM2, the conductive layer SE, and the conductive layer DE. It has a semiconductor layer SEM3 arranged, an insulating layer TGI arranged on the semiconductor layer SEM3, and a conductive layer TGE arranged on the insulating layer TGI.
  • the conductive layer TGE functions as a first gate (also referred to as a top gate), the conductive layer BGE functions as a second gate (also referred to as a back gate), and the insulating layer TGI functions as a first gate insulating layer.
  • the insulating layers BGI1, BGI2, and BGI3 function as second gate insulating layers (also referred to as back gate insulating layers)
  • the semiconductor layer SEM1 The semiconductor layer SEM2 and the semiconductor layer SEM3 function as a semiconductor layer
  • the conductive layer SE functions as a source
  • the conductive layer DE functions as a drain.
  • the conductive layer TGE corresponds to the conductive layer 60 of the transistor 10 illustrated in FIG. 1B
  • the insulating layer TGI corresponds to the insulating layer 50 of the transistor 10 illustrated in FIG. 1B
  • the semiconductor layers SEM1 and SEM2 correspond to FIG.
  • the conductive layer SE corresponds to the conductive layer 40a of the transistor 10 shown in FIG. 1B
  • the conductive layer DE corresponds to the conductive layer 40b of the transistor 10 shown in FIG. 1B
  • the conductive layer BGE corresponds to the conductive layer 80 of the transistor 10 illustrated in FIG. 1B
  • the insulating layers BGI1, BGI2, and BGI3 correspond to the insulating layer 70 of the transistor 10 illustrated in FIG. 1B.
  • the transistors illustrated in FIGS. 2A to 2C have a top gate and a back gate.
  • the threshold voltage of a transistor having a top gate and a back gate can be controlled by applying different potentials to the top gate and the back gate. For example, by applying a negative potential to the back gate, the threshold voltage of the transistor can be increased and off-state current can be reduced. That is, by applying a negative potential to the back gate, the drain current when the potential applied to the top gate is 0 V can be reduced.
  • Table 1 shows parameter values that differ among the structures 1A to 7A among the values of the parameters assumed in the calculation using the device simulator.
  • Id-Vg characteristics at drain voltage Vd 1.2 V were calculated for each of Structures 1A to 7A. Note that in this calculation, no potential was applied to the back gate.
  • FIG. 3 shows the Id-Vg characteristics of the structures 1A to 7A obtained by calculation.
  • the horizontal axis indicates a change in the gate voltage Vg [V]
  • the vertical axis indicates a change in the drain current Id [A].
  • FIG. 3 is a semilogarithmic graph in which the vertical axis has a logarithmic axis.
  • transistor characteristics were obtained in the structures 1A to 6A. That is, it can be understood that transistor characteristics can be obtained by setting the donor concentration of the semiconductor layers SEM1 and SEM2 to 1 ⁇ 10 18 cm ⁇ 3 or less. In addition, as the donor concentration of the semiconductor layers SEM1 and SEM2 is lower, the threshold voltage tends to change in the positive direction. Therefore, it is understood that the semiconductor layer SEM2 preferably has a low donor concentration in order for the transistor to have normally-off and stable electric characteristics.
  • the Id-Vg characteristics of Structures 1A to 3A were substantially the same.
  • the carrier concentration of the region 34 of the semiconductor layer 30 which functions as a channel formation region of the transistor 10 is preferably lower than or equal to 1 ⁇ 10 18 cm ⁇ 3 and preferably lower than 5 ⁇ 10 17 cm ⁇ 3. More preferably, it is more preferably less than 2 ⁇ 10 17 cm ⁇ 3 , even more preferably less than 2 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration in the region 34 of the semiconductor layer 30 is preferably 1 ⁇ 10 12 cm ⁇ 3 or more, and more preferably 1 ⁇ 10 13 cm ⁇ 3 or more.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , still more preferably less than 1 ⁇ 10 18 atoms / cm 3 , and still more preferably less than 2 ⁇ 10 17 atoms / cm 3 .
  • SIMS secondary ion mass spectrometry
  • the region 31a and the region 31b of the semiconductor layer 30 have a low resistance region.
  • the region 31a having a low resistance region between the conductive layer 40a and the region 34 the electric field at the junction between the conductive layer 40a and the region 34 is weakened, hot carrier deterioration is suppressed, and reliability is improved. Can be achieved.
  • the region 31b having a low resistance region between the conductive layer 40b and the region 34 the electric field at the junction between the conductive layer 40b and the region 34 is weakened, hot carrier degradation is suppressed, and reliability is reduced. Can be improved.
  • the junction between the semiconductor layer 30 and the conductive layer 40a and the junction between the semiconductor layer 30 and the conductive layer 40b are often Schottky contacts.
  • the region 31a and the region 31b have a low-resistance region, so that the semiconductor layer 30 and the conductive layer 40b can have a low resistance. Schottky barrier between them can be reduced, and the contact resistance can be reduced.
  • the junction between the semiconductor layer 30 and the conductive layer 40a is preferably formed by Schottky contact as described above, but one embodiment of the present invention is not limited to this.
  • the junction between the semiconductor layer 30 and the conductive layer 40a may be an ohmic contact.
  • the junction between the semiconductor layer 30 and the conductive layer 40b may also be an ohmic contact.
  • the carrier concentration of the low resistance region included in the region 31a and the region 31b of the semiconductor layer 30 is preferably 1 ⁇ 10 17 cm ⁇ 3 or more and less than 1 ⁇ 10 21 cm ⁇ 3 , and preferably 5 ⁇ 10 17 cm ⁇ 3. It is more preferable that it is ⁇ 3 or more and less than 1 ⁇ 10 19 cm ⁇ 3 .
  • the carrier concentration of the low-resistance region included in the region 31a and the region 31b of the semiconductor layer 30 is preferably higher than the carrier concentration of the region 34 of the semiconductor layer 30 that functions as a channel formation region of the transistor 10.
  • the value of the ratio of the carrier concentration of the region 31a and the region 31b of the semiconductor layer 30 to the carrier concentration of the region 34 of the semiconductor layer 30 is preferably 10 or more, more preferably 1 ⁇ 10 2 or more, and 2 ⁇ 10 2 or more. It is more preferably 3 or more and 2 ⁇ 10 5 or less.
  • a drain current (on-state current) flowing when the transistor 10 is on can be increased.
  • the region 34 and the region 31a and the region 31b of the semiconductor layer 30 are formed on the upper surface of the semiconductor layer 30 (on the conductive layer 60 and the conductive layers 40a and 40b side). Embodiments are not limited to this.
  • the region 34 and the regions 31a and 31b of the semiconductor layer 30 may be formed from the upper surface to the lower surface of the semiconductor layer 30.
  • FIG. 1A shows that the boundary between the region 34 and the region 31a and the boundary between the region 34 and the region 31b substantially coincide with the side surfaces of the conductive layer 60 and the insulating layer 50. It is not limited to.
  • the region 31a and the region 31b may have a region overlapping with the conductive layer 60 via the insulating layer 50.
  • a high-resistance region is not formed between the channel formation region of the semiconductor layer 30 and the source and drain regions; thus, on-state current and mobility of the transistor 10 can be increased.
  • the boundary between the region 34 and the region 31a and the boundary between the region 34 and the region 31b are overlapped with the semiconductor layer 30, the conductive layer 60, the conductive layer 40a, and the conductive layer 40b. It may be located in an area that does not need to be. With such a structure, the off-state current of the transistor 10 can be reduced.
  • the semiconductor layer 30 may have the region 32a between the region 34 and the region 31a, and may have the region 32b between the region 34 and the region 31b, as shown in FIG. 4C.
  • the carrier concentration of the region 32a is preferably higher than the carrier concentration of the region 34 and lower than the carrier concentration of the region 31a.
  • the carrier concentration of the region 32b is preferably higher than the carrier concentration of the region 34 and lower than the carrier concentration of the region 31b.
  • the conductive layer 40 (the conductive layer 40 a and the conductive layer 40 b) is in contact with the semiconductor layer 30, so that oxygen atoms forming the metal oxide of the semiconductor layer 30
  • the conductive layer 40 may be oxidized.
  • the conductivity of the conductive layer 40 decreases.
  • the diffusion of oxygen atoms in the semiconductor layer 30 into the conductive layer 40 causes the semiconductor layer 30 near the interface with the conductive layer 40 to be in an oxygen-deficient state. As a result, it is highly probable that the electrical characteristics of the transistor vary and the reliability of the transistor decreases.
  • Oxidation of the conductive layer 40 may form a layer 44a (layer 44b) between the conductive layer 40a (conductive layer 40b) and the semiconductor layer 30, as shown in FIG. 4D.
  • the three-layer structure of the conductive layer 40a (the conductive layer 40b), the layer 44a (the layer 44b), and the semiconductor layer 30 is a three-layer structure including a metal-insulator-semiconductor. Yes, it may be called a MIS (Metal-Insulator-Semiconductor) structure.
  • MIS Metal-Insulator-Semiconductor
  • the layer 44 is a layer containing tantalum, nitrogen, and oxygen, or tantalum and oxygen. Is obtained.
  • controlling the formation of the layer 44 means that the difference (energy between the electron affinity of the layer 44 and the electron affinity of the conductive layer 40 (conductive layer 40a and conductive layer 40b) between the layer 44 and the layer 44 is reduced. (A barrier), and an interface level formed at the interface between the layer 44 and the semiconductor layer 30 and in the vicinity thereof is reduced. More specifically, the thickness of the layer 44 is 0.1 nm or more and 3 nm or less, preferably 0.5 nm or more and 2 nm or less. By controlling the formation of the layer 44, a current easily flows between the conductive layer 40 and the semiconductor layer 30, and the reliability of the transistor can be improved. In addition, the transistor becomes thermally stable, and can operate stably even at a high temperature.
  • the film thickness of the layer 44 may be measured by observing the cross-sectional shape of the layer 44 and its periphery using a transmission electron microscope (TEM).
  • TEM transmission electron microscope
  • the film thickness of the layer 44 can be calculated by performing line analysis of the composition of the layer 44 and its periphery by energy dispersive X-ray spectroscopy (EDX).
  • EDX energy dispersive X-ray spectroscopy
  • the thickness of the layer 44 is defined as a difference between the position (depth) of the interface between the layer 44 and the semiconductor layer 30 and the position (depth) of the interface between the conductive layer 40 and the layer 44.
  • the position (depth) of the interface between the layer 44 and the semiconductor layer 30 is determined as the main component of the semiconductor layer 30 and the conductivity.
  • the depth at which the quantitative value of the metal that is not the main component of the layer 40 is half value is set.
  • the position (depth) of the interface between the conductive layer 40 and the layer 44 is defined as the depth at which the quantitative value of oxygen in the semiconductor layer 30 is half. As described above, the thickness of the layer 44 can be calculated.
  • a conductive material having oxidation resistance hard to oxidize
  • a metal nitride such as titanium nitride, tantalum nitride, molybdenum nitride, or tungsten nitride is preferably used.
  • it is preferable to increase the crystallinity of the conductive layer 40 and it is preferable to increase the film density of the conductive layer 40.
  • a layer may be provided between the conductive layer 40a and the semiconductor layer 30, and between the conductive layer 40b and the semiconductor layer 30.
  • the conductive layer 40a and the semiconductor layer 30 and the conductive layer 40b and the semiconductor layer 30 are not directly in contact with each other, so that oxidation of the conductive layer 40a and the conductive layer 40b can be suppressed. it can. Therefore, the layer preferably has a function of suppressing oxidation of the conductive layers 40a and 40b. Further, the layer preferably has a function of suppressing transmission of oxygen.
  • a metal oxide containing the element M may be used for the above layer.
  • the element M aluminum, gallium, yttrium, or tin is preferably used.
  • the layer preferably has a higher concentration of the element M than the semiconductor layer 30.
  • gallium oxide may be used as the above layer.
  • a metal oxide such as an In-M-Zn oxide may be used for the layer.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the semiconductor layer 30.
  • the thickness of the above layer is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less.
  • the layer preferably has crystallinity.
  • the layer has crystallinity, release of oxygen in the layer can be suitably suppressed.
  • the layer has a crystal structure such as a hexagonal structure, the release of oxygen in the semiconductor layer 30 may be suppressed in some cases.
  • the carrier concentration of an oxide semiconductor used for a channel formation region of a transistor is reduced, so that the threshold voltage of the transistor is increased, the subthreshold swing value is reduced, and the off-state current of the transistor is reduced. It was explained that reliability could be improved. Note that in the case where the threshold voltage of the transistor is increased and the sub-threshold swing value is reduced, the off-state current of the transistor can be further reduced by reducing the leakage current of the transistor, which further improves reliability. Can be done.
  • the transistor includes a first gate, a second gate, a first gate insulating layer, a second gate insulating layer, a semiconductor layer including a channel formation region, a source, and a drain.
  • FIG. 5A is a schematic diagram of a current (I) -gate voltage (Vg) characteristic of the transistor
  • FIG. 5B is a schematic diagram of a drain current (Id) -gate voltage (Vg) characteristic of the transistor.
  • the horizontal axis indicates a change in voltage (Vg) [V] applied to the first gate
  • the vertical axis indicates a change in current (I) [A] or drain current (Id) [A].
  • Is shown. 5A and 5B are semilogarithmic graphs in which the vertical axis is a logarithmic axis.
  • Current A shown by a solid line in FIG. 5A is a current flowing from the drain to the source via the channel formation region.
  • the current B indicated by a broken line in FIG. 5A is a current flowing from the drain to the first gate
  • the current C indicated by a dotted line in FIG. 5A is a current flowing from the drain to the second gate.
  • the current A in the non-conductive state may be referred to as a sub-threshold leak current.
  • the current B in the non-conductive state may be referred to as a first leak current.
  • the current C in the non-conductive state may be referred to as a second leak current.
  • the voltage Vab shown in FIG. 5A is the value of the gate voltage at which the current A and the current B have the same value.
  • the voltage Vbc shown in FIG. 5A is the value of the gate voltage at which the current B and the current C have the same value.
  • the voltage Vac shown in FIG. 5A is the value of the gate voltage at which the current A and the current C have the same value.
  • the current D shown in FIG. 5B is the drain current of the transistor.
  • the current D is observed as the sum of the current A, the current B, and the current C shown in FIG. 5A.
  • the ratio of the current B to the drain current is high.
  • the ratio of the current C to the drain current is high and the value of the gate voltage Vg is equal to or higher than the voltage Vac, the ratio of the current A to the drain current is high.
  • a drain current (off current) when no potential is applied to the first gate is mainly a sub-threshold. It is a leak current. Therefore, by increasing the threshold voltage of the transistor or decreasing the sub-threshold swing value, the sub-threshold leakage current can be reduced and the off-state current can be reduced.
  • the voltage Vac may increase.
  • the off-state current is mainly the second leak current. Therefore, in order to reduce the off-state current, it is necessary to reduce the second leak current.
  • the thickness of the second gate insulating layer may be increased.
  • the voltage Vbc When the current (current C) flowing from the drain to the second gate is reduced, the voltage Vbc may be higher than the voltage Vac. In particular, when the voltage Vbc is higher than 0 V, the off-state current is mainly the first leak current. Therefore, in order to reduce the off-state current, it is necessary to reduce the first leak current.
  • the thickness of the first gate insulating layer may be increased.
  • the off-state current of the transistor can be further reduced, and reliability is reduced. It can be further improved.
  • the off-state current of the transistor 10 can be 1 aA or less.
  • the off-state current per 1 ⁇ m of the channel width of the transistor 10 can be 10 aA / ⁇ m or less.
  • Metal oxide As the semiconductor layer 30, a metal oxide that functions as a semiconductor is preferably used. Hereinafter, metal oxides applicable to the semiconductor layer 30 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, it is preferable that aluminum, gallium, yttrium, tin, and the like be contained in addition to these. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide including indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like).
  • OS amorphous-like oxide semiconductor; an amorphous oxide semiconductor;
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but are not limited to regular hexagons, and may be non-regular hexagons.
  • distortion may have a lattice arrangement such as a pentagon or a heptagon.
  • CAAC-OS it is difficult to confirm clear crystal grain boundaries (grain boundaries) even in the vicinity of strain. That is, it can be seen that the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction, or the bonding distance between atoms changes by substitution with a metal element. That's why.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure). Note that indium and the element M can be substituted for each other. Therefore, indium may exist in the metal site of the (M, Zn) layer. Further, the element M may be present in the metal site of the In layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is not easily reduced.
  • the crystallinity of the metal oxide may be reduced due to entry of impurities, generation of defects, or the like; therefore, the CAAC-OS can be regarded as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, the metal oxide including the CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region from 1 nm to 10 nm inclusive, particularly a region from 1 nm to 3 nm inclusive).
  • a minute region for example, a region from 1 nm to 10 nm inclusive, particularly a region from 1 nm to 3 nm inclusive.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • an In—Ga—Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by being formed using the above-described nanocrystal. is there.
  • IGZO tends to be difficult to grow in the air, it is preferable to use a smaller crystal (for example, the above-described nanocrystal) than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, each having different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • a metal oxide with low carrier density for the transistor.
  • the impurity concentration in the metal oxide may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic metal oxide has a low defect state density, so that the trap state density may be low in some cases.
  • a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electric characteristics in some cases.
  • the impurities include hydrogen, nitrogen, an alkali metal, an alkaline earth metal, iron, nickel, and silicon.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • a semiconductor device which operates stably even at a high temperature can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with small variation can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 6A is a top view of the transistor 200A and its periphery.
  • FIG. 6B is a cross-sectional view of a portion indicated by a chain line L1-L2 in FIG. 6A.
  • FIG. 6C is a cross-sectional view of a portion indicated by a dashed-dotted line W1-W2 in FIG. 6A. Note that in the top view of FIG. 6A, some components are omitted for clarity.
  • 6A to 6C illustrate the transistor 200A and the insulating layer 210, the insulating layer 212, the insulating layer 214, the insulating layer 216, the insulating layer 280, the insulating layer 282, and the insulating layer 284 that function as interlayer films.
  • a conductive layer 246 (a conductive layer 246a and a conductive layer 246b) which is electrically connected to the transistor 200A and functions as a contact plug and a conductive layer 203 which functions as a wiring are illustrated.
  • a conductive layer 260 (a conductive layer 260a and a conductive layer 260b) that functions as a first gate (also referred to as a top gate) electrode and a conductive layer that functions as a second gate (also referred to as a bottom gate) electrode.
  • a layer 205 (the conductive layers 205a and 205b), an insulating layer 250 functioning as a first gate insulating layer, an insulating layer 220 functioning as a second gate insulating layer, an insulating layer 222, and an insulating layer 224.
  • An oxide 230 having a region where a channel is formed (an oxide 230a, an oxide 230b, and an oxide 230c); a conductive layer 242a functioning as one of a source and a drain; and a conductive layer functioning as the other of the source and the drain.
  • the semiconductor device includes a layer 242b and an insulating layer 274.
  • the insulating layers 210 and 212 function as interlayer films.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a stacked layer.
  • insulators for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulating layer 210 preferably functions as a barrier film for preventing impurities such as water and hydrogen from entering the transistor 200A from the substrate side of the insulating layer 210. Therefore, it is preferable that the insulating layer 210 be formed using an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are hardly transmitted). Alternatively, it is preferable to use an insulating material which has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen is hardly permeated).
  • the insulating layer 210 may be used for the insulating layer 210.
  • impurities such as water and hydrogen from the substrate side of the insulating layer 210 to the transistor 200A can be suppressed.
  • the insulating layer 212 preferably has a lower dielectric constant than the insulating layer 210.
  • parasitic capacitance generated between wirings can be reduced.
  • the conductive layer 203 is formed so as to be embedded in the insulating layer 212.
  • the height of the upper surface of the conductive layer 203 and the height of the upper surface of the insulating layer 212 can be approximately the same.
  • the conductive layer 203 has a single-layer structure; however, the present invention is not limited to this.
  • the conductive layer 203 may have a multilayer structure of two or more layers.
  • the conductive layer 203 is preferably formed using a highly conductive material mainly containing tungsten, copper, or aluminum.
  • the conductive layer 260 may function as a first gate electrode in some cases.
  • the conductive layer 205 may function as a second gate electrode in some cases.
  • the threshold voltage of the transistor 200A can be controlled by changing the potential applied to the conductive layer 205 independently of the potential applied to the conductive layer 260 without changing the potential.
  • the threshold voltage of the transistor 200A can be increased and off-state current can be reduced. Therefore, when a negative potential is applied to the conductive layer 205, the drain current when the potential applied to the conductive layer 260 is 0 V can be smaller than when no negative potential is applied.
  • an electric field generated from the conductive layer 260 and an electric field generated from the conductive layer 205 are different from each other.
  • the insulating layer 214 and the insulating layer 216 function as interlayer films, like the insulating layer 210 or the insulating layer 212.
  • the insulating layer 214 preferably functions as a barrier film that prevents impurities such as water and hydrogen from entering the transistor 200A from the substrate side of the insulating layer 214. With such a structure, diffusion of impurities such as water and hydrogen from the substrate side of the insulating layer 214 to the transistor 200A can be suppressed.
  • the insulating layer 216 preferably has a lower dielectric constant than the insulating layer 214. By using a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the conductive layer 205 serving as a second gate electrode has a stacked structure in which the conductive layer 205a is formed in contact with the inner walls of the openings of the insulating layers 214 and 216, and the conductive layer 205b is further formed inside. I have.
  • the heights of the upper surfaces of the conductive layers 205a and 205b and the upper surface of the insulating layer 216 can be approximately the same.
  • the transistor 200A has a structure in which the conductive layer 205a and the conductive layer 205b are stacked, the present invention is not limited to this.
  • the conductive layer 205 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductive layer 205a be formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are hardly transmitted).
  • a conductive material which has a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules
  • a function of suppressing diffusion of an impurity or oxygen means a function of suppressing diffusion of any one or all of the impurity or the oxygen.
  • the conductive layer 205a has a function of suppressing diffusion of oxygen, so that the conductive layer 205b can be prevented from being oxidized to lower the conductivity.
  • the conductive layer 205b is preferably formed using a highly conductive conductive material containing tungsten, copper, or aluminum as a main component. In that case, the conductive layer 203 is not necessarily provided. Although the conductive layer 205b is illustrated as a single layer, the conductive layer 205b may have a stacked structure, for example, a stacked layer of titanium or titanium nitride and the above conductive material.
  • the insulating layer 220, the insulating layer 222, and the insulating layer 224 function as a second gate insulating layer.
  • the insulating layer 224 in contact with the oxide 230 release oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulating layer 224 may be formed using silicon oxide or silicon oxynitride as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulating layer 224.
  • An oxide from which oxygen is desorbed by heating is defined as having an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in terms of oxygen atoms, as determined by TDS (Thermal Desorption Spectroscopy) analysis. .0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more at which oxides.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C to 700 ° C, or 100 ° C to 400 ° C.
  • the insulating layer 222 preferably has a barrier property.
  • the insulating layer 222 functions as a layer for preventing impurities such as hydrogen from entering the transistor 200A from the periphery of the transistor 200A.
  • the insulating layer 222 is formed of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (
  • An insulator containing a so-called high-k material such as Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • a problem such as a leak current may be caused by thinning of a gate insulating layer.
  • a high-k material is used for an insulator functioning as a gate insulating layer, reduction in gate potential at the time of transistor operation can be performed while maintaining the physical thickness.
  • the insulating layer 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulating layer 220 having a stacked structure that is thermally stable and has a high relative dielectric constant can be obtained.
  • FIG. 6B and FIG. 6C show a three-layer stacked structure as the second gate insulating layer; however, a single layer, or a stacked structure of two or four or more layers may be used. In that case, the structure is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 230 having a region functioning as a channel formation region includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
  • the oxide 230a is provided below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c is provided over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 the metal oxide functioning as a semiconductor described in the above embodiment can be used.
  • 6A and 6B includes a region where the conductive layer 242 (the conductive layer 242a and the conductive layer 242b) overlaps with the oxide 230c, the insulating layer 250, and the conductive layer 260.
  • a transistor with high on-state current can be provided.
  • a transistor with high controllability can be provided.
  • One of the conductive layers 242 functions as a source electrode, and the other functions as a drain electrode.
  • the conductive layer 242 can be formed using a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the metal as a main component.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • FIG. 6B shows a single-layer structure as the conductive layer 242 in FIG. 6B, but a stacked structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and on a tungsten film
  • a two-layer structure in which copper films are stacked may be employed.
  • a three-layer structure in which a titanium film or a titanium nitride film, an aluminum film or a copper film is stacked over the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film is further stacked thereon, a molybdenum film or a molybdenum nitride
  • a three-layer structure in which an aluminum film or a copper film is stacked over a film and the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is stacked thereover.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a barrier layer may be provided over the conductive layer 242. It is preferable that a material having a barrier property to oxygen or hydrogen be used for the barrier layer. With this structure, oxidation of the conductive layer 242 can be suppressed when the insulating layer 274 is formed.
  • a metal oxide can be used for the barrier layer, for example.
  • an insulating film having a barrier property to oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide.
  • silicon nitride formed by a chemical vapor deposition (CVD: Chemical Vapor Deposition) method may be used.
  • the range of material selection for the conductive layer 242 can be widened.
  • a material having low oxidation resistance and high conductivity such as tungsten or aluminum can be used for the conductive layer 242.
  • a conductor which can be easily formed or processed can be used.
  • the insulating layer 250 functions as a first gate insulating layer.
  • the insulating layer 250 may have a stacked structure as in the case of the second gate insulating layer.
  • the insulator that functions as the gate insulating layer has a stacked structure of a high-k material and a thermally stable material, so that the gate potential during transistor operation can be reduced while maintaining the physical thickness. Becomes Further, a laminated structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • the conductive layer 260 functioning as a first gate electrode includes a conductive layer 260a and a conductive layer 260b over the conductive layer 260a.
  • the conductive layer 260a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductive layer 205a.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of an oxygen atom and an oxygen molecule).
  • the conductive layer 260a has a function of suppressing diffusion of oxygen, material selectivity of the conductive layer 260b can be improved. That is, by having the conductive layer 260a, oxidation of the conductive layer 260b is suppressed, and a decrease in conductivity can be prevented.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductive layer 260a an oxide semiconductor that can be used as the oxide 230 can be used. In that case, by forming the conductive layer 260b by a sputtering method, the electric resistance of the conductive layer 260a can be reduced and the conductive layer 260b can be formed as a conductive layer.
  • the conductive layer 260 functions as a wiring, it is preferable to use a conductor with high conductivity.
  • the conductive layer 260b can be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductive layer 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the insulating layer 274 is preferably provided so as to cover the top surface and the side surface of the conductive layer 260, the side surface of the insulating layer 250, and the side surface of the oxide 230c.
  • the insulating layer 274 may be formed using an insulating material having a function of suppressing diffusion of impurities such as water and hydrogen and oxygen. For example, it is preferable to use aluminum oxide, hafnium oxide, or the like.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, or silicon nitride can be used.
  • oxidation of the conductive layer 260 can be suppressed. Further, with the insulating layer 274, diffusion of impurities such as water and hydrogen included in the insulating layer 280 into the transistor 200A can be suppressed.
  • the insulating layer 280, the insulating layer 282, and the insulating layer 284 function as interlayer films.
  • the insulating layer 282 preferably functions as a barrier insulating film for preventing impurities such as water and hydrogen from entering the transistor 200A from the outside, similarly to the insulating layer 214.
  • the insulating layers 280 and 284 preferably have a lower dielectric constant than the insulating layer 282.
  • parasitic capacitance generated between wirings can be reduced.
  • the transistor 200A may be electrically connected to another structure through a plug or a wiring such as the conductive layer 246 embedded in the insulating layer 280, the insulating layer 282, and the insulating layer 284.
  • a single layer or a stacked layer of a conductive material such as a metal material, an alloy material, a metal nitride material, and a metal oxide material can be used as in the case of the conductive layer 205.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, and a metal oxide material
  • a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity.
  • a low-resistance conductive material such as aluminum or copper. By using a low-resistance conductive material, wiring resistance can be reduced.
  • the conductive layer 246 for example, a stacked structure of tantalum nitride or the like, which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity is used; The diffusion of impurities from the outside can be suppressed while maintaining the state.
  • an insulating layer 276 having a barrier property may be provided between the conductive layer 246 and the insulating layer 280.
  • oxygen in the insulating layer 280 reacts with the conductive layer 246 and oxidation of the conductive layer 246 can be suppressed.
  • the range of selection of a material of a conductor used for a plug or a wiring can be widened.
  • a metal material having high conductivity while having a property of absorbing oxygen for the conductive layer 246, a semiconductor device with low power consumption can be provided.
  • a material having high conductivity while having low oxidation resistance such as tungsten or aluminum, can be used.
  • a conductor which can be easily formed or processed can be used.
  • a semiconductor device including a transistor with high on-state current can be provided. Further, a semiconductor device including a transistor with small off-state current can be provided. In addition, it is possible to provide a semiconductor device in which fluctuation in electric characteristics is suppressed, stable electric characteristics are improved, and reliability is improved.
  • a substrate over which the transistor 200A is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate formed using silicon and germanium, and a compound semiconductor substrate formed using silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, and the like are given.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
  • Examples of the insulator include oxides, nitrides, oxynitrides, nitrided oxides, metal oxides, metal oxynitrides, and metal nitrided oxides having insulating properties.
  • a high-k material is used for an insulator functioning as a gate insulator, a voltage can be reduced during operation of a transistor while a physical thickness is maintained.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulator.
  • Examples of the insulator having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium. Oxynitride or nitride containing silicon and hafnium.
  • Insulators having a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and voids. There is silicon oxide having a hole, resin, or the like.
  • a transistor including an oxide semiconductor is surrounded by an insulator (such as the insulating layer 214, the insulating layer 222, or the insulating layer 274) which has a function of suppressing transmission of impurities such as hydrogen and oxygen; Characteristics can be stabilized.
  • the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the oxide 230 oxygen vacancies in the oxide 230 can be compensated.
  • [conductor] Aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed using the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used for a conductor functioning as a gate electrode is used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • An insulating material for forming an insulating layer, a conductive material for forming an electrode, or a semiconductor material for forming a semiconductor layer includes a sputtering method, a spin coating method, a CVD method (a thermal CVD method, a MOCVD (metal) Organic CVD), PECVD (Plasma Enhanced CVD), high-density plasma CVD (High-density plasma CVD), LPCVD (low pressure CVD), APCVD (atmospheric pressure CVD), ALD (atomic pressure CVD), etc.
  • MBE Atomic Layer Deposition
  • MBE Molecular Beam Epitaxy
  • PLD Pulsed Laser Deposition
  • a dipping method a spray coating method
  • a droplet discharge method inkjet method
  • a printing method screen printing, an offset printing
  • a high-quality film can be obtained at a relatively low temperature.
  • a film formation method which does not use plasma during film formation such as an MOCVD method, an ALD method, or a thermal CVD method
  • damage to a formation surface is less likely to occur.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a memory device may be charged up by receiving charge from plasma in some cases. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the memory device.
  • plasma damage does not occur, so that the yield of the storage device can be increased. Further, since plasma damage does not occur during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are different from the film formation method in which particles emitted from a target or the like are deposited, and are film formation methods in which a film is formed by a reaction on the surface of a processing object. Therefore, the film formation method is less affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use the ALD method in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • a gas containing no chlorine is preferably used as a material gas.
  • FIG. 7A is a top view of the transistor 200B and its periphery.
  • FIG. 7B is a cross-sectional view of a portion indicated by a chain line L1-L2 in FIG. 7A.
  • FIG. 7C is a cross-sectional view of a portion indicated by a dashed-dotted line W1-W2 in FIG. 7A. Note that some components are not illustrated in the top view of FIG. 7A for clarity.
  • the transistor 200B is a modified example of the transistor 200A. Therefore, in order to prevent the description from being repeated, points different from the transistor 200A will be mainly described.
  • the oxide 230c, the insulating layer 250, and the conductive layer 260 are provided in the openings provided in the insulating layer 254 and the insulating layer 280.
  • the oxide 230c, the insulating layer 250, and the conductive layer 260 are provided between the conductive layers 242a and 242b.
  • the insulating layer 254 is in contact with part of the top surface of the insulating layer 224, side surfaces of the oxides 230a and 230b, part and top surfaces of the side surfaces of the conductive layer 242a, and part of the side surface and top surface of the conductive layer 242b. Placed.
  • the insulating layer 254 preferably functions as a barrier film that suppresses diffusion of impurities such as water and hydrogen from the insulating layer 280 to the transistor 200B.
  • the insulating layer 254 preferably has lower hydrogen permeability than the insulating layer 224.
  • the insulating layer 280 is separated from the insulating layer 224, the oxide 230a, and the oxide 230b by the insulating layer 254. Accordingly, diffusion of hydrogen included in the insulating layer 280 into the oxide 230a and the oxide 230b can be suppressed; thus, favorable electrical characteristics and reliability can be given to the transistor 200B.
  • the insulating layer 254 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulating layer 254 preferably has lower oxygen permeability than the insulating layer 280 or 224.
  • the insulating layer 254 for example, an insulating layer containing an oxide of one or both of aluminum and hafnium may be formed. In this case, it is preferable that the insulating layer 254 be formed by an ALD method. Since the ALD method is a film formation method with good coverage, a step or the like can be prevented from being formed due to unevenness of the insulating layer 254.
  • the insulating layer 254 for example, an insulating layer containing aluminum nitride may be used.
  • a film having excellent insulating properties and excellent heat conductivity can be obtained, so that heat dissipation of heat generated when the transistor 200B is driven can be improved.
  • the insulating layer 254 aluminum titanium nitride, titanium nitride, or the like can be used.
  • the film be formed by a sputtering method because the film can be formed without using a highly oxidizing gas such as oxygen or ozone as a deposition gas.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • an oxide containing gallium may be used as the insulating layer 254.
  • An oxide containing gallium is preferable because it may have a function of suppressing diffusion of one or both of hydrogen and oxygen.
  • gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like can be used as the oxide containing gallium.
  • the atomic ratio of gallium to indium is preferably larger. By increasing the atomic ratio, the insulating property of the oxide can be increased.
  • the insulating layer 254 can have a multilayer structure of two or more layers. Note that when the insulating layer 254 has a multilayer structure of two or more layers, a multilayer structure including different materials may be used. For example, a stacked structure of silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride and an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen can be employed. Further, as the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen, for example, an insulating layer containing an oxide of one or both of aluminum and hafnium can be used.
  • FIG. 8A is a top view of the transistor 200C and its periphery.
  • FIG. 8B is a cross-sectional view of a portion indicated by a dashed-dotted line L1-L2 in FIG. 8A.
  • FIG. 8C is a cross-sectional view of a portion indicated by a dashed line W1-W2 in FIG. 8A. Note that some components are not illustrated in the top view of FIG. 8A for clarity.
  • ⁇ Transistor 200C is a modified example of transistor 200A and transistor 200B. Therefore, in order to prevent the description from being repeated, points different from the transistor 200A and the transistor 200B are mainly described.
  • the conductive layer 205 may have a single-layer structure.
  • an insulating film to be the insulating layer 216 is formed over the patterned conductive layer 205, and the upper portion of the insulating film is subjected to a chemical mechanical polishing (CMP) method or the like until the upper surface of the conductive layer 205 is exposed. It may be removed by using.
  • CMP chemical mechanical polishing
  • the average surface roughness (Ra) of the upper surface of the conductive layer 205 may be 1 nm or less, preferably 0.5 nm or less, and more preferably 0.3 nm or less.
  • the flatness of the insulating layer formed over the conductive layer 205 can be improved, and the crystallinity of the oxide 230b and the oxide 230c can be improved.
  • the conductive layer 205 functioning as a second gate also functions as a wiring without providing the conductive layer 203.
  • the insulating layer 250 is provided over the oxide 230c and the metal oxide 252 is provided over the insulating layer 250.
  • the conductive layer 260 (the conductive layer 260 a and the conductive layer 260 b) is provided over the metal oxide 252, and the insulating layer 270 is provided over the conductive layer 260.
  • an insulating layer 271 is provided over the insulating layer 270.
  • the metal oxide 252 preferably has a function of suppressing diffusion of oxygen.
  • the metal oxide 252 for suppressing diffusion of oxygen between the insulating layer 250 and the conductive layer 260, diffusion of oxygen to the conductive layer 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductive layer 260 due to oxygen can be suppressed.
  • the metal oxide 252 may function as a part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide 252.
  • the electric resistance of the metal oxide 252 can be reduced and the metal oxide 252 can be formed as a conductive layer.
  • the metal oxide 252 may function as part of the first gate insulating layer. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulating layer 250, the metal oxide 252 is preferably a metal oxide that is a high-k material having a high relative dielectric constant. With such a stacked structure, a stacked structure which is stable against heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical film thickness. Further, the equivalent oxide thickness (EOT) of the insulating layer functioning as a gate insulating layer can be reduced.
  • EOT equivalent oxide thickness
  • the metal oxide 252 is illustrated as a single layer; however, a stacked structure of two or more layers may be used. For example, a metal oxide functioning as part of a first gate electrode and a metal oxide functioning as part of a first gate insulating layer may be stacked.
  • the on-state current of the transistor 200C can be improved without reducing the effect of an electric field from the conductive layer 260.
  • the distance between the conductive layer 260 and the oxide 230 is maintained by the physical thickness of the insulating layer 250 and the metal oxide 252, so that Leakage current between the layer 260 and the oxide 230 can be suppressed. Therefore, by providing a stacked structure of the insulating layer 250 and the metal oxide 252, the physical distance between the conductive layer 260 and the oxide 230 and the electric field strength applied from the conductive layer 260 to the oxide 230 can be easily reduced. Can be adjusted appropriately.
  • an oxide semiconductor which can be used for the oxide 230 can be used as the metal oxide 252 by reducing the resistance.
  • a metal oxide containing one or two or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium aluminate which is an insulating layer containing an oxide of one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than hafnium oxide. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the metal oxide 252 is not an essential component. An appropriate design may be made according to the required transistor characteristics.
  • the insulating layer 270 is preferably formed using an insulating material having a function of suppressing transmission of impurities such as water and hydrogen and oxygen.
  • an insulating material having a function of suppressing transmission of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • the insulating layer 271 functions as a hard mask.
  • the side surface of the conductive layer 260 is substantially vertical, specifically, the angle between the side surface of the conductive layer 260 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be 80 degrees or more and 95 degrees or less.
  • the insulating layer 271 may also serve as a barrier layer by using an insulating material having a function of suppressing transmission of impurities such as water and hydrogen and oxygen. In that case, the insulating layer 270 may not be provided.
  • portions of the insulating layer 270, the conductive layer 260, the metal oxide 252, the insulating layer 250, and the oxide 230c are selectively removed, so that their side surfaces can be substantially matched. In addition, a part of the surface of the oxide 230b can be exposed.
  • the transistor 200C includes the region 231a and the region 231b in part of the surface of the exposed oxide 230b.
  • One of the region 231a and the region 231b functions as a source region, and the other functions as a drain region.
  • the regions 231a and 231b are formed by, for example, introducing an impurity element such as phosphorus or boron into the exposed surface of the oxide 230b by an ion implantation method, an ion doping method, a plasma immersion ion implantation method, plasma treatment, or the like. Can be realized. Note that in this embodiment and the like, the “impurity element” refers to an element other than the main component element.
  • a metal film is formed after part of the surface of the oxide 230b is exposed, and then heat treatment is performed, so that elements included in the metal film are diffused into the oxide 230b to form the regions 231a and 231b. You can also.
  • the region 231a and the region 231b may be referred to as “impurity regions” or “low-resistance regions”.
  • the region 231a and the region 231b can be formed in a self-aligned manner.
  • the region 231a or 231b does not overlap with the conductive layer 260, so that parasitic capacitance can be reduced.
  • no offset region is formed between the channel formation region and the source or drain region (the region 231a or the region 231b).
  • an offset region may be provided between the channel formation region and the source or drain region in order to further reduce the off-state current.
  • the offset region is a region where the electrical resistivity is high, and is a region where the above-described impurity element is not introduced.
  • the offset region can be formed by introducing the above-described impurity element after forming the insulating layer 275.
  • the insulating layer 275 also functions as a mask like the insulating layer 271 and the like. Therefore, an impurity element is not introduced into a region of the oxide 230b which overlaps with the insulating layer 275, so that the electric resistivity of the region can be kept high.
  • the transistor 200C includes the insulating layer 270, the conductive layer 260, the metal oxide 252, the insulating layer 250, and the insulating layer 275 on side surfaces of the oxide 230c.
  • the insulating layer 275 is preferably an insulator having a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes for the insulating layer 275 because an excess oxygen region can be easily formed in the insulating layer 275 in a later step.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulating layer 275 preferably has a function of diffusing oxygen.
  • the transistor 200 ⁇ / b> C includes the insulating layer 275 and the insulating layer 274 over the oxide 230.
  • the insulating layer 274 is preferably formed by a sputtering method. By using a sputtering method, an insulator with less impurities such as water and hydrogen can be formed.
  • the insulating layer 274 may be formed using aluminum oxide.
  • an oxide film formed by a sputtering method may extract hydrogen from a structure to be formed. Therefore, when the insulating layer 274 absorbs hydrogen and water from the oxide 230 and the insulating layer 275, the concentration of hydrogen in the oxide 230 and the insulating layer 275 can be reduced.
  • FIG. 9A is a top view of the transistor 200D and its periphery.
  • FIG. 9B is a cross-sectional view of a portion indicated by a dashed-dotted line L1-L2 in FIG. 9A.
  • FIG. 9C is a cross-sectional view of a portion indicated by a dashed-dotted line W1-W2 in FIG. 9A. Note that some components are not illustrated in the top view in FIG. 9A for clarity.
  • the transistor 200D is a modified example of the transistor 200B. Therefore, in order to prevent the description from being repeated, points different from the transistor 200B will be mainly described.
  • an insulating layer 274 is provided between the insulating layer 280 and the transistor 200C.
  • the insulating layer 274 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as water and hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, silicon nitride oxide, and silicon nitride can be used.
  • the insulating layer 274 With the insulating layer 274, diffusion of impurities such as water and hydrogen included in the insulating layer 280 into the oxide 230b through the oxide 230c and the insulating layer 250 can be suppressed. Further, oxidation of the conductive layer 260 due to excess oxygen included in the insulating layer 280 can be suppressed.
  • region 9B has a region 231a and a region 231b in part of the surface of the exposed oxide 230b without providing the conductive layer 242.
  • One of the region 231a and the region 231b functions as a source region, and the other functions as a drain region.
  • an insulating layer 273 is provided between the oxide 230b and the insulating layer 274.
  • a region 231 (a region 231a and a region 231b) illustrated in FIG. 9B is a region in which an element that reduces the resistance of the oxide 230b is added to the oxide 230b.
  • the region 231 can be formed by using, for example, a dummy gate.
  • a dummy gate may be provided over the oxide 230b, and an element which reduces the resistance of the oxide 230b may be added using the dummy gate as a mask. That is, the element is added to a region where the oxide 230 does not overlap with the dummy gate, so that a region 231 is formed.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like. Can be used.
  • boron or phosphorus is typically given.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas, or the like may be used.
  • the rare gas include helium, neon, argon, krypton, xenon, and the like.
  • concentration of the element may be measured using SIMS or the like.
  • boron and phosphorus are preferable because the equipment of the production line for amorphous silicon or low-temperature polysilicon can be used. Existing equipment can be diverted and equipment investment can be reduced.
  • an insulating film serving as the insulating layer 273 and an insulating film serving as the insulating layer 274 may be formed over the oxide 230b and the dummy gate.
  • the insulating film to be the insulating layer 280 is subjected to a CMP process, so that one of the insulating films to be the insulating layer 280 is formed. The portion is removed to expose the dummy gate. Subsequently, when removing the dummy gate, a part of the insulating film serving as the insulating layer 273 in contact with the dummy gate may be removed.
  • the insulating layer 274 and the insulating layer 273 are exposed on the side surface of the opening provided in the insulating layer 280, and a part of the region 231 provided in the oxide 230b is exposed on the bottom surface of the opening. I do.
  • a CMP process or the like is performed until the insulating layer 280 is exposed.
  • insulating layers 273 and 274 are not essential components. An appropriate design may be made according to the required transistor characteristics.
  • a transistor including a metal oxide (hereinafter, may be referred to as an OS transistor) according to one embodiment of the present invention, with reference to FIGS. 10A, 10B, and 11A to 11H, and A storage device to which a capacitor is applied (hereinafter, may be referred to as an OS memory device) is described.
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a nonvolatile memory.
  • FIG. 10A illustrates an example of a configuration of an OS memory device.
  • the storage device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging a wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell. Note that the above wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the storage device 1400.
  • the address signal ADDR is input to a row decoder and a column decoder, and the data signal WDATA is input to a write circuit.
  • the control logic circuit 1460 processes a control signal (CE, WE, RE) input from the outside to generate a control signal for a row decoder and a column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one row, and the like.
  • FIG. 10A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a structure in which a sense amplifier is provided so as to overlap below the memory cell array 1470 may be employed.
  • FIGS. 11A to 11H illustrate a configuration example of a memory cell applicable to the above-described memory cell MC.
  • FIGS. 11A to 11C show circuit configuration examples of a memory cell of a DRAM.
  • a DRAM including a memory cell of one OS transistor and one capacitor may be referred to as DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM registered trademark
  • a memory cell 1471 illustrated in FIG. 11A includes a transistor M1 and a capacitor CA. Note that the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable that a low-level potential be applied to the wiring CAL during data writing and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 illustrated in FIG. 11B.
  • the memory cell MC may be a single-gate transistor, that is, a memory cell including a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG. 11C.
  • the transistor described in the above embodiment can be used as the transistor M1.
  • the leakage current of the transistor M1 can be extremely small. That is, the written data can be held for a long time by the transistor M1, so that the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • [NOSRAM] 11D to 11G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 11D includes a transistor M2, a transistor M3, and a capacitor CB. Note that the transistor M2 has a top gate (which may be simply referred to as a gate) and a back gate.
  • NOSRAM registered trademark
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to a wiring WBL, a gate of the transistor M2 is connected to a wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • a first terminal of the transistor M3 is connected to the wiring RBL, a second terminal of the transistor M3 is connected to the wiring SL, and a gate of the transistor M3 is connected to a first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, data holding, and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 illustrated in FIG. 11E.
  • the memory cell MC may be a single-gate transistor, that is, a memory cell including a transistor M2 without a back gate, like the memory cell 1476 illustrated in FIG. 11F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL as in a memory cell 1477 illustrated in FIG. 11G.
  • the transistor described in the above embodiment can be used as the transistor M2.
  • the leakage current of the transistor M2 can be significantly reduced.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the leak current is extremely small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field-effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor.
  • the transistor M2 can be provided so as to be stacked over the transistor M3; therefore, the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • FIG. 11H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 11H includes the transistors M4 to M6 and the capacitor CC.
  • the capacitor CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring that applies a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • each of the transistor M5 and the transistor M6 may be an n-channel Si transistor or a p-channel Si transistor.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be formed using only n-type transistors.
  • the transistor described in the above embodiment can be used as the transistor M4.
  • the leakage current of the transistor M4 can be significantly reduced.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 12A and 12B An example of a chip 1200 on which a semiconductor device of the present invention is mounted is described with reference to FIGS. 12A and 12B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system-on-chip
  • a chip 1200 includes a CPU (Central Processing Unit) 1211, a GPU (Graphics Processing Unit) 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more interfaces 1215. , One or more network circuits 1216 and the like.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the chip 1200 is provided with bumps (not shown), and is connected to the first surface of a printed circuit board (PCB) 1201 as shown in FIG. 12B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201, and are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit or a product-sum operation circuit using the oxide semiconductor of the present invention, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used as such an interface.
  • the network circuit 1216 has a circuit for a network such as a LAN (Local Area Network). Further, a circuit for network security may be provided.
  • a network such as a LAN (Local Area Network).
  • a circuit for network security may be provided.
  • the above-described circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, the number of manufacturing processes does not need to be increased, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. In addition, since it is excellent in image processing, it is preferably used for portable electronic devices such as a smartphone, a tablet terminal, a laptop PC, and a portable (portable) game machine.
  • a product-sum operation circuit using the GPU 1212 allows a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network ( Since a technique such as DBN) can be executed, the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • the display device illustrated in FIG. 13A includes a pixel portion 502, a driver circuit portion 504, a protection circuit 506, and a terminal portion 507. Note that the protection circuit 506 may not be provided.
  • the transistor of one embodiment of the present invention can be applied to the transistor included in the pixel portion 502 or the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may be applied to the protection circuit 506 as well.
  • the pixel portion 502 includes a plurality of pixel circuits 501 for driving a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driving circuit portion 504 includes driving circuits such as a gate driver 504a that outputs a scanning signal to the scanning lines GL_1 to GL_X and a source driver 504b that supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a may have at least a shift register.
  • the source driver 504b is configured using, for example, a plurality of analog switches. Further, the source driver 504b may be formed using a shift register or the like.
  • the terminal portion 507 is a portion provided with a terminal for inputting power, a control signal, an image signal, and the like from an external circuit to the display device.
  • the protection circuit 506 is a circuit that, when a potential outside a certain range is applied to a wiring to which the protection circuit 506 is connected, connects the wiring to another wiring.
  • the protection circuit 506 illustrated in FIG. 13A is connected to various wirings such as a scanning line GL which is a wiring between the gate driver 504a and the pixel circuit 501 and a data line DL which is a wiring between the source driver 504b and the pixel circuit 501. Is done.
  • the gate driver 504a and the source driver 504b may be provided over the same substrate as the pixel portion 502, or may be formed over a substrate (eg, a single crystal semiconductor film, a multi-crystal semiconductor film, A structure in which a driver circuit substrate formed using a crystalline semiconductor film is mounted on a substrate by COG (Chip On Glass) or TAB (Tape Automated Bonding) may be employed.
  • a substrate eg, a single crystal semiconductor film, a multi-crystal semiconductor film, A structure in which a driver circuit substrate formed using a crystalline semiconductor film is mounted on a substrate by COG (Chip On Glass) or TAB (Tape Automated Bonding) may be employed.
  • the plurality of pixel circuits 501 illustrated in FIG. 13A can have a configuration illustrated in FIGS. 13B and 13C, for example.
  • the pixel circuit 501 illustrated in FIG. 13B includes a liquid crystal element 570, a transistor 550, and a capacitor 560. Further, a data line DL_n, a scanning line GL_m, a potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set in accordance with the specifications of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by data to be written. Note that a common potential (common potential) may be applied to one of a pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Alternatively, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 13C includes a transistor 552, a transistor 554, a capacitor 562, and a light-emitting element 572. Further, a data line DL_n, a scanning line GL_m, a potential supply line VL_a, a potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • one of the potential supply lines VL_a and VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • FIG. 14A illustrates an example in which an n-channel transistor is used as the transistor 554 in the pixel circuit 501 illustrated in FIG. 13C.
  • the pixel circuit 501a illustrated in FIG. 14A includes a transistor 552, a transistor 554a, a capacitor 562, and a light-emitting element 572a.
  • the transistor 552 is an n-channel transistor
  • the transistor 554a is an n-channel transistor.
  • the transistor including an oxide semiconductor in the channel formation region described in the above embodiment can be used as the transistor 552, and the transistor including silicon in the channel formation region can be used as the transistor 554a.
  • the transistor including an oxide semiconductor in a channel formation region described in the above embodiment can be used as the transistor 552 and the transistor 554a.
  • the area occupied by the transistor in the pixel is reduced, so that an extremely high-definition image can be displayed.
  • Such a display device has extremely high definition, it is preferably used for a device for virtual reality (VR) such as a head-mounted display, or a device for augmented reality (AR: Augmented Reality) of a glasses type.
  • VR virtual reality
  • AR Augmented Reality
  • the display device has an extremely high-definition display portion. High display can be performed.
  • the display device is not limited to this, and can be suitably used for an electronic device having a relatively small display portion. For example, it can be suitably used for a display portion of a wearable electronic device such as a smart watch.
  • one of a source and a drain of the transistor 552 is electrically connected to the data line DL_n.
  • the other of the source and the drain of the transistor 552 is electrically connected to one electrode of the capacitor 562 and the gate of the transistor 554a.
  • the other electrode of the capacitor 562 is electrically connected to the potential supply line VL_a.
  • the gate of the transistor 552 is electrically connected to the scan line GL_m.
  • One of a source and a drain of the transistor 554a is electrically connected to the potential supply line VL_a.
  • the other of the source and the drain of the transistor 554a is electrically connected to one of the light-emitting elements 572a.
  • the other electrode of the light-emitting element 572a is electrically connected to the potential supply line VL_b.
  • the low power supply potential VSS is supplied to the potential supply line VL_a, and the high power supply potential VDD is supplied to the potential supply line VL_b.
  • FIG. 14B illustrates a structure different from that of the pixel circuit 501a illustrated in FIG. 14A.
  • one of a source and a drain of the transistor 552 is electrically connected to the data line DL_n.
  • the other of the source and the drain of the transistor 552 is electrically connected to one electrode of the capacitor 562 and the gate of the transistor 554a.
  • the gate of the transistor 552 is electrically connected to the scan line GL_m.
  • One of a source and a drain of the transistor 554a is electrically connected to the potential supply line VL_a.
  • the other of the source and the drain of the transistor 554a is electrically connected to the other electrode of the capacitor 562 and one electrode of the light-emitting element 572a.
  • the other electrode of the light-emitting element 572a is electrically connected to the potential supply line VL_b.
  • the high power supply potential VDD is supplied to the potential supply line VL_a
  • the low power supply potential VSS is supplied to the potential supply line VL_b.
  • FIG. 14C illustrates an example in which a p-channel transistor is used as the transistor 554 in the pixel circuit 501 illustrated in FIG. 13C.
  • the pixel circuit 501c illustrated in FIG. 14C includes a transistor 552, a transistor 554b, a capacitor 562, and a light-emitting element 572a.
  • the transistor 552 is an n-channel transistor
  • the transistor 554b is a p-channel transistor.
  • the transistor including an oxide semiconductor in the channel formation region described in the above embodiment can be used as the transistor 552, and the transistor including silicon in the channel formation region can be used as the transistor 554b.
  • one of a source and a drain of the transistor 552 is electrically connected to the data line DL_n.
  • the other of the source and the drain of the transistor 552 is electrically connected to one electrode of the capacitor 562 and the gate of the transistor 554b.
  • the other electrode of the capacitor 562 is electrically connected to the potential supply line VL_a.
  • the gate of the transistor 552 is electrically connected to the scan line GL_m.
  • One of a source and a drain of the transistor 554b is electrically connected to the potential supply line VL_a.
  • the other of the source and the drain of the transistor 554a is electrically connected to one electrode of the light-emitting element 572a.
  • the other electrode of the light-emitting element 572a is electrically connected to the potential supply line VL_b.
  • the high power supply potential VDD is supplied to the potential supply line VL_a
  • the low power supply potential VSS is supplied to the potential supply line VL_b.
  • FIG. 15A is a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitor C1, and a circuit 401.
  • the wiring S1, the wiring S2, the wiring G1, and the wiring G2 are connected to the pixel circuit 400.
  • the transistor M1 has a gate connected to the wiring G1, one of a source and a drain connected to the wiring S1, and the other connected to one electrode of the capacitor C1.
  • the transistor M2 has a gate connected to the wiring G2, one of a source and a drain connected to the wiring S2, the other connected to the other electrode of the capacitor C1, and the circuit 401, respectively.
  • the circuit 401 is a circuit including at least one display element.
  • the display element various elements can be used; however, typically, a light-emitting element such as an organic light-emitting element or an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be used.
  • a light-emitting element such as an organic light-emitting element or an LED element
  • a liquid crystal element such as an organic light-emitting element or an LED element
  • MEMS Micro Electro Mechanical Systems
  • N1 A node connecting the transistor M1 and the capacitor C1 is denoted by N1
  • N2 a node connecting the transistor M2 and the circuit 401 is denoted by N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be held. In addition, by writing a predetermined potential to the node N1 via the transistor M1 in a state where the transistor M2 is turned off, the potential of the node N2 is changed in accordance with a change in the potential of the node N1 by capacitive coupling via the capacitor C1. Can be changed.
  • a transistor to which an oxide semiconductor is applied as described in the above embodiment can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the potential of the node N2 can be held for a long time with an extremely small off-state current. Note that in the case where the period during which the potential of each node is held is short (specifically, when the frame frequency is 30 Hz or higher, a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 15B is a timing chart relating to the operation of the pixel circuit 400. Note that, here, for the sake of simplicity, the effects of various resistances such as wiring resistance, parasitic capacitance of transistors and wirings, and threshold voltages of transistors are not considered.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing a potential to the node N2
  • the period T2 is a period for writing a potential to the node N1.
  • Period T1 a potential for turning on the transistor is applied to both the wiring G1 and the wiring G2. Further, the supply voltage V ref is a fixed potential to the wiring S1, and supplies a first data potential V w to the wiring S2.
  • the potential Vref is applied to the node N1 from the wiring S1 via the transistor M1. Further, the node N2 is supplied from the wiring S2 through the transistor M2 is first data potential V w. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • a potential for turning on the transistor M1 is applied to the wiring G1
  • a potential for turning off the transistor M2 is applied to the wiring G2.
  • the second data potential V data is supplied to the wiring S1.
  • the wiring S2 may be given a predetermined constant potential or may be floating.
  • the node N1 is supplied with the second data potential V data via the transistor M1.
  • the potential of the node N2 changes by the potential dV in accordance with the second data potential V data due to the capacitive coupling by the capacitor C1. That is, a potential obtained by adding the first data potential Vw and the potential dV is input to the circuit 401.
  • FIG. 15B shows dV as a positive value, it may be a negative value. That is, the potential V data may be lower than the potential V ref .
  • the potential dV is substantially determined by the capacitance value of the capacitor C1 and the capacitance value of the circuit 401.
  • the capacitance value of the capacitor C1 is sufficiently larger than the capacitance of the circuit 401, the potential dV is a potential close to the second data potential V data.
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including a display element by combining two types of data signals, it is possible to perform gradation correction in the pixel circuit 400. Become.
  • the pixel circuit 400 can also generate a potential that exceeds the maximum potential that can be supplied to the wiring S1 and the wiring S2.
  • HDR high dynamic range
  • overdrive driving or the like can be realized.
  • the pixel circuit 400LC illustrated in FIG. 15C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • one electrode is connected to one of the node N2 and the capacitor C2, and the other electrode is connected to a wiring to which the potential Vcom2 is supplied .
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom1 is supplied .
  • Capacitor C2 functions as a storage capacitor. Note that the capacitor C2 can be omitted if unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, a high-speed display can be realized by, for example, overdrive driving, or a liquid crystal material with a high driving voltage can be used. Further, by supplying a correction signal to the wiring S1 or the wiring S2, the gradation can be corrected according to the use temperature, the deterioration state of the liquid crystal element LC, and the like.
  • the pixel circuit 400EL illustrated in FIG. 15D includes a circuit 401EL.
  • the circuit 401EL includes a light-emitting element EL, a transistor M3, and a capacitor C2.
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom is supplied .
  • the other electrode is connected to a wiring to which the potential VL is supplied.
  • the transistor M3 has a function of controlling a current supplied to the light-emitting element EL.
  • the capacity C2 functions as a storage capacity. If the capacitor C2 is unnecessary, it can be omitted.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential VH and the potential VL can be changed as appropriate.
  • a high current can be supplied to the light-emitting element EL by applying a high potential to the gate of the transistor M3;
  • a correction signal to the wiring S1 or the wiring S2, it is possible to correct variation in electrical characteristics of the transistor M3 and the light-emitting element EL.
  • the present invention is not limited to the circuits illustrated in FIGS. 15C and 15D, and may have a configuration in which a transistor, a capacitor, and the like are additionally provided.
  • the display device of one embodiment of the present invention can be applied to a display portion of an electronic device or the like having a display function.
  • electronic devices for example, electronic devices having a relatively large screen such as a television device, a notebook personal computer, a monitor device, a digital signage, a pachinko machine, a game machine, a digital camera, a digital video camera, Examples include a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, and a sound reproducing device.
  • the display device of one embodiment of the present invention can increase definition, it can be preferably used for an electronic device having a relatively small display portion.
  • electronic devices include wearable devices that can be worn on the head, such as wristwatch-type or bracelet-type information terminals (wearable devices), devices for VR such as a head-mounted display, and devices for glasses-type AR. And the like.
  • FIG. 16A is a perspective view of a glasses-type electronic device 700.
  • the electronic device 700 includes a pair of display panels 701, a pair of housings 702, a pair of optical members 703, a pair of mounting portions 704, and the like.
  • the electronic device 700 can project the image displayed on the display panel 701 onto the display area 706 of the optical member 703.
  • the optical member 703 has a light-transmitting property, a user can see an image displayed in the display area 706 in a manner superimposed on a transmitted image visually recognized through the optical member 703. Therefore, electronic device 700 is an electronic device capable of performing AR display.
  • One housing 702 is provided with a camera 705 capable of capturing an image of the front.
  • one of the housings 702 is provided with a wireless receiver or a connector to which a cable can be connected, and a video signal or the like can be supplied to the housing 702.
  • an acceleration sensor such as a gyro sensor
  • the orientation of the user's head can be detected and an image corresponding to the orientation can be displayed in the display area 706.
  • the housing 702 is preferably provided with a battery, and can be charged wirelessly or by wire.
  • a method of projecting an image on the display area 706 of the electronic device 700 will be described with reference to FIG. 16B.
  • a display panel 701, a lens 711, and a reflector 712 are provided inside the housing 702.
  • a portion corresponding to the display area 706 of the optical member 703 has a reflection surface 713 functioning as a half mirror.
  • Light 715 emitted from the display panel 701 passes through the lens 711 and is reflected by the reflection plate 712 to the optical member 703 side. Inside the optical member 703, the light 715 repeats total reflection at the end face of the optical member 703, and reaches the reflection surface 713, whereby an image is projected on the reflection surface 713. Accordingly, the user can visually recognize both the light 715 reflected by the reflection surface 713 and the transmitted light 716 transmitted through the optical member 703 (including the reflection surface 713).
  • FIG. 16B shows an example in which the reflection plate 712 and the reflection surface 713 each have a curved surface.
  • the degree of freedom in optical design can be increased and the thickness of the optical member 703 can be reduced as compared with the case where these are flat surfaces.
  • the reflecting plate 712 and the reflecting surface 713 may be flat surfaces.
  • ⁇ ⁇ A member having a mirror surface can be used as the reflection plate 712, and it is preferable that the reflectance be high.
  • the reflection surface 713 a half mirror using reflection of a metal film may be used. However, when a prism or the like using total reflection is used, the transmittance of the transmitted light 716 can be increased.
  • the housing 702 preferably has a mechanism for adjusting the distance between the lens 711 and the display panel 701 and the angle between them. This makes it possible to perform focus adjustment, enlargement and reduction of an image, and the like.
  • the lens 711 and the display panel 701 may be configured to be movable in the optical axis direction.
  • the housing 702 has a mechanism capable of adjusting the angle of the reflection plate 712. By changing the angle of the reflector 712, the position of the display area 706 where an image is displayed can be changed. This makes it possible to arrange the display area 706 at an optimum position according to the position of the user's eyes.
  • the display device of one embodiment of the present invention can be applied to the display panel 701. Therefore, the electronic device 700 can perform display with extremely high definition.
  • FIGS. 16C and 16D are perspective views of a goggle-type electronic device 750.
  • FIG. FIG. 16C is a perspective view illustrating the front, plan, and left sides of the electronic device 750
  • FIG. 16D is a perspective view illustrating the back, bottom, and right sides of the electronic device 750.
  • the electronic device 750 includes a pair of display panels 751, a housing 752, a pair of mounting portions 754, a buffer member 755, a pair of lenses 756, and the like.
  • the pair of display panels 751 are provided in positions inside the housing 752 so as to be visible through the lens 756.
  • the electronic device 750 is a VR electronic device. A user wearing the electronic device 750 can visually recognize an image displayed on the display panel 751 through the lens 756. Further, by displaying different images on the pair of display panels 751, three-dimensional display using parallax can be performed.
  • An input terminal 757 and an output terminal 758 are provided on the back side of the housing 752.
  • a cable for supplying a video signal from a video output device or the like, power for charging a battery provided in the housing 752, or the like can be connected to the input terminal 757.
  • the output terminal 758 functions as, for example, an audio output terminal, and can be connected to an earphone, a headphone, or the like. Note that the audio output terminal does not need to be provided when the configuration is such that audio data can be output by wireless communication or when audio is output from an external video output device.
  • the housing 752 preferably has a mechanism capable of adjusting the left and right positions of the lens 756 and the display panel 751 such that the lens 756 and the display panel 751 are at optimal positions according to the position of the user's eyes. . Further, it is preferable to have a mechanism for adjusting the focus by changing the distance between the lens 756 and the display panel 751.
  • the display device of one embodiment of the present invention can be applied to the display panel 751. Therefore, the electronic device 750 can display an image with extremely high definition. Thereby, a user can be made to feel high immersion.
  • the buffer member 755 is a portion that comes into contact with the user's face (forehead, cheek, etc.). When the buffer member 755 is in close contact with the user's face, light leakage can be prevented, and the sense of immersion can be further enhanced. It is preferable to use a soft material for the cushioning member 755 so that the cushioning member 755 adheres to the user's face when the user wears the electronic device 750.
  • a soft material for the cushioning member 755 so that the cushioning member 755 adheres to the user's face when the user wears the electronic device 750.
  • materials such as rubber, silicone rubber, urethane, and sponge can be used.
  • a sponge or the like whose surface is covered with cloth or leather (natural leather or synthetic leather) is used, a gap is hardly generated between the user's face and the cushioning member 755, so that light leakage is preferably prevented. Can be.
  • a member that touches the user's skin such as the cushioning member 755 and the mounting portion 754, be configured to be removable because cleaning and replacement are easy.
  • the semiconductor device according to one embodiment of the present invention can be used for a processor such as a CPU or a GPU or a chip.
  • 17A to 17H illustrate specific examples of an electronic device including a processor such as a CPU or a GPU, a chip, or a display device according to one embodiment of the present invention.
  • the electronic device described below may include the display device of one embodiment of the present invention in the display portion.
  • the display portion includes the display device of one embodiment of the present invention, the electronic device can realize high resolution. Also, a high resolution and a large screen can be compatible.
  • An image having a resolution of, for example, full high definition, 4K2K, 8K4K, 16K8K, or higher can be displayed on the display unit of the electronic device.
  • the screen size of the display unit may be 20 inches or more on a diagonal, 30 inches or more on a diagonal, 50 inches or more on a diagonal, 60 inches or more on a diagonal, or 70 inches or more on a diagonal.
  • the GPU, the chip, or the display device can be mounted on various electronic devices.
  • the electronic device include a relatively large screen such as a television device, a monitor for a desktop or notebook type information terminal, a digital signage (digital signage), and a large game machine such as a pachinko machine.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with the antenna, an image, information, or the like can be displayed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • 17A to 17H illustrate examples of electronic devices.
  • FIG. 17A illustrates a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102.
  • a touch panel is provided in the display portion 5102 as an input interface, and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the application using artificial intelligence include an application that recognizes a conversation and displays the content of the conversation on a display unit 5102, and recognizes a character, a graphic, and the like input by a user on a touch panel provided in the display unit 5102.
  • An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 17B illustrates a notebook information terminal 5200.
  • the notebook information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like.
  • a new artificial intelligence can be developed.
  • the smartphone and the notebook-type information terminal are illustrated as examples in FIGS. 17A and 17B, respectively.
  • information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • Examples of the information terminal other than the smartphone and the notebook information terminal include a PDA (Personal Digital Assistant), a desktop information terminal, and a workstation.
  • FIG. 17C illustrates a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. Thereby, a plurality of players can play the game at the same time.
  • the chip described in the above embodiment can be incorporated in a chip or the like provided over the substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 17D shows a stationary game machine 5400 which is an example of the game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a game machine with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • the expression of the progress of the game, the behavior of the creature appearing in the game, the phenomenon occurring in the game, etc. is determined by the program of the game, but by applying artificial intelligence to the portable game machine 5300, Thus, expressions that are not limited to game programs are possible. For example, it is possible to express such a content that a player asks a question, a progress of a game, a time, a behavior of a person appearing in the game changes.
  • the game player when playing a game that requires a plurality of players on the portable game machine 5300, the game player can be configured as an anthropomorphic person by artificial intelligence. Can play games.
  • 17C and 17D illustrate a portable game machine and a stationary game machine as examples of the game machine, but a game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, or the like), a pitching machine installed in a sports facility for batting practice, or the like Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 17E is a diagram illustrating a supercomputer 5500, which is an example of a large-sized computer.
  • FIG. 17F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack-mounted computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in the above embodiment can be mounted on the substrates.
  • Supercomputer 5500 is a large computer mainly used for scientific and technical calculations. In scientific calculations, enormous calculations must be processed at high speed, so that power consumption is high and chip heat generation is large. By applying the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized. In addition, heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 17E and 17F illustrate a supercomputer as an example of a large computer; however, a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • Examples of a large-sized computer to which the GPU or the chip of one embodiment of the present invention is applied include a computer (server) that provides a service, a large-sized general-purpose computer (mainframe), and the like.
  • the GPU, the chip, or the display device of one embodiment of the present invention can be applied to an automobile which is a mobile object and a periphery of a driver's seat of the automobile.
  • FIG. 17G is a diagram showing the vicinity of a windshield in the interior of an automobile, which is an example of a moving object.
  • FIG. 17G illustrates a display panel 5701 attached to a pillar, in addition to a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard.
  • the display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, an air conditioner setting, and the like. Further, display items, layout, and the like displayed on the display panel can be appropriately changed according to the user's preference, so that design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement a field of view (blind spot) blocked by pillars by displaying an image from an imaging device (not shown) provided in a car. That is, by displaying an image from the imaging device provided outside the automobile, blind spots can be compensated for and safety can be improved. In addition, by displaying an image that complements the invisible part, it is possible to more naturally confirm safety without a sense of incongruity.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used for an automatic driving system of an automobile, for example. Further, the chip can be used in a system for performing road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • a moving object includes a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), and the like.
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • FIG. 17H shows an electric refrigerator-freezer 5800 which is an example of the electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like, and is stored in the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an example of the electric appliances
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, a heating and cooling appliance including an air conditioner, Examples include a washing machine, a dryer, and an audiovisual device.
  • a first metal oxide film having a thickness of 100 nm was formed over a quartz substrate by a sputtering method.
  • oxygen gas at 5 sccm the deposition pressure was set to 0.7 Pa, the deposition power was set to 500 W, the substrate temperature was set to 130 ° C., and the distance between the target and the substrate was set to 60 mm.
  • the first heat treatment was performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour, and then in an oxygen atmosphere at a temperature of 400 ° C. for one hour.
  • Sample 1B was subjected to treatment at a temperature of 350 ° C. for 37 seconds in an atmosphere in which a silane (SiH 4 ) gas was introduced at a flow rate of 1 sccm.
  • the treatment was performed at 350 ° C. for 135 seconds in an atmosphere in which a silane (SiH 4 ) gas was introduced.
  • the surface of the silicon-containing substrate was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100-nm-thick silicon oxide film on the substrate.
  • a 500-nm-thick metal oxide film was formed over the silicon oxide film by a sputtering method.
  • the deposition pressure was 0.7 Pa
  • the deposition power was 500 W
  • the substrate temperature was 130 ° C.
  • the distance between the target and the substrate was 60 mm.
  • the first heat treatment was performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour, and then in an oxygen atmosphere at a temperature of 400 ° C. for one hour.
  • silicon nitride film was formed on the metal oxide film by a CVD method.
  • silane (SiH 4 ) gas 20 sccm, nitrogen gas 600 sccm, and ammonia (NH 3 ) gas 200 sccm are used as a film formation gas, the power is set to 50 W, the pressure is set to 200 Pa, and the substrate temperature is set to 270 ° C.
  • NH 3 ammonia
  • the hydrogen concentration in the metal oxide film was evaluated using a SIMS analyzer. The analysis is performed from the surface side of the sample. Further, the sheet resistance of the metal oxide film was measured for Samples 1B to 4B using a sheet resistance measuring device.
  • the sheet resistance measuring instrument has a measurement upper limit of 6.0 ⁇ 10 6 ⁇ / sq. Was used.
  • the sheet resistance R s [ ⁇ / sq. ] Is converted into the carrier surface density N (T) [cm ⁇ 2 ] at the film thickness T [nm] of the metal oxide film after the film reduction.
  • the carrier surface density N (T) is expressed by Expression (2) using the carrier concentration n (x) [cm ⁇ 3 ] at a distance x [nm] from the bottom surface of the metal oxide film.
  • the carrier concentration n (x) at a distance x [nm] from the bottom surface of the metal oxide film is expressed using a complementary error function erfc (y) (y is a variable) as shown in Expression (3). I can do it.
  • a, b, and c are parameters.
  • the carrier surface density N (T) can be expressed by Expression (4) using parameters a, b, and c.
  • Equation (5) holds between the error function erf (y) and the complementary error function erfc (y).
  • the data points of the T dependence of the carrier surface density N (T) converted from the sheet resistance are fitted by the least squares method using the equation (4).
  • the parameters a, b, and c are used as fitting parameters.
  • the carrier concentration n (x) with respect to the distance x from the bottom surface of the metal oxynitride film can be calculated.
  • the measured sheet resistance of the metal oxide film can be converted to the carrier concentration in the metal oxide film.
  • FIGS. 18A to 19B show the hydrogen concentration in the metal oxide film obtained by the SIMS analysis and the carrier concentration in the metal oxide film converted from the sheet resistance.
  • the horizontal axis is the depth direction (Depth) [nm] perpendicular to the film surface of the sample, and the vertical axis is the carrier concentration [cm ⁇ 3 ] in the metal oxide film or the metal concentration.
  • the hydrogen concentration in the oxide film [atoms / cm 3 ].
  • FIG. 18A shows the hydrogen concentration and the carrier concentration in the metal oxide film of Sample 1B.
  • FIG. 18B shows the hydrogen concentration and the carrier concentration in the metal oxide film of Sample 2B.
  • FIG. 19A shows the hydrogen concentration and the carrier concentration in the metal oxide film of Sample 3B.
  • FIG. 19B shows the hydrogen concentration and the carrier concentration in the metal oxide film of Sample 4B.
  • the profile of the hydrogen concentration in the metal oxide film and the profile of the carrier concentration in the metal oxide film substantially match. That is, there is a correlation between the hydrogen concentration in the metal oxide film and the carrier concentration, and it has been found that to reduce the carrier concentration in the channel formation region, it is preferable to reduce the hydrogen concentration in the region.

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Abstract

高温でも安定に動作する半導体装置を提供する。 半導体装置は、金属酸化物と、絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有 し、金属酸化物は、第１の領域と、第２の領域と、第３の領域と、を有し、第１の領域は、第１の導電 層と重畳し、第２の領域は、第２の導電層と重畳し、第３の領域は、絶縁層を介して、第３の導電層と 重畳し、第３の領域のキャリア濃度に対する、第１の領域のキャリア濃度の比の値は、１００以上であ り、第３の領域のキャリア濃度に対する、第２の領域のキャリア濃度の比の値は、１００以上である。

Description

半導体装置および半導体装置の作製方法
　本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいことが知られている。例えば、酸化物半導体を用いたトランジスタの非導通状態におけるリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照）。
特開２０１２−２５７１８７号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　酸化物半導体を用いたトランジスタは、当該トランジスタ動作時の温度が高くなるほど、オフ電流が大きくなり、ノーマリーオン特性となりやすい。これは、トランジスタ動作時の温度が高くなるほど、当該トランジスタのしきい値電圧が低く、サブスレッショルドスイング値（Ｓ値ともいう。）が大きくなるためである。したがって、高温下では、特に、トランジスタを有する半導体装置の電気特性のばらつきが大きく、信頼性が低下する蓋然性が高い。
　そこで、本発明の一態様は、高温でも安定に動作する半導体装置を提供することを課題の一とする。本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。また、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。また、本発明の一態様は、ばらつきの小さい半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、金属酸化物と、絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、金属酸化物は、第１の領域と、第２の領域と、第３の領域と、を有し、第１の領域は、第１の導電層と重畳し、第２の領域は、第２の導電層と重畳し、第３の領域は、絶縁層を介して、第３の導電層と重畳し、第１の領域および第２の領域のキャリア濃度はそれぞれ、５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満であり、第３の領域のキャリア濃度は、１×１０１２ｃｍ−３以上５×１０１７ｃｍ−３未満である、半導体装置である。
　また、本発明の他の一態様は、金属酸化物と、絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、金属酸化物は、第１の領域と、第２の領域と、第３の領域と、を有し、第１の領域は、第１の導電層と重畳し、第２の領域は、第２の導電層と重畳し、第３の領域は、絶縁層を介して、第３の導電層と重畳し、第３の領域のキャリア濃度に対する、第１の領域のキャリア濃度の比の値は、１×１０２以上であり、第３の領域のキャリア濃度に対する、第２の領域のキャリア濃度の比の値は、１×１０２以上である、半導体装置である。
　上記半導体装置において、第１の領域と、第１の導電層との間に、第１の層を有し、第２の領域と、第２の導電層との間に、第２の層を有し、第１の導電層および第２の導電層はそれぞれ、窒化タンタルを有し、第１の層および第２の層はそれぞれ、タンタル、窒素、および酸素を有する、または、タンタルおよび酸素を有する、ことが好ましい。
　また、上記半導体装置において、第３の領域の水素濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３未満である、ことが好ましい。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、金属酸化物と、第１の絶縁層と、第２の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、を有し、第２の絶縁層は、第４の導電層上に設けられ、金属酸化物は、第２の絶縁層上に設けられ、第１の絶縁層は、金属酸化物上に設けられ、第３の導電層は、第１の絶縁層上に設けられ、第１の導電層は、金属酸化物上に設けられ、第２の導電層は、金属酸化物上に設けられ、第３の導電層は、金属酸化物を介して、第４の導電層と重畳し、トランジスタのオフ電流は、１８０℃以上２２０℃以下の温度範囲において、１ａＡ以下である。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、金属酸化物と、第１の絶縁層と、第２の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、を有し、第２の絶縁層は、第４の導電層上に設けられ、金属酸化物は、第２の絶縁層上に設けられ、第１の絶縁層は、金属酸化物上に設けられ、第３の導電層は、第１の絶縁層上に設けられ、第１の導電層は、金属酸化物上に設けられ、第２の導電層は、金属酸化物上に設けられ、第３の導電層は、金属酸化物を介して、第４の導電層と重畳し、トランジスタの、チャネル幅１μｍあたりのオフ電流は、１８０℃以上２２０℃以下の温度範囲において、１０ａＡ／μｍ以下である。
　上記半導体装置において、金属酸化物は、インジウムと、元素Ｍ（Ｍはアルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、ことが好ましい。
　本発明の一態様により、高温でも安定に動作する半導体装置を提供できる。また、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。また、本発明の一態様により、信頼性の高い半導体装置を提供できる。また、本発明の一態様により、ばらつきの小さい半導体装置を提供できる。また、本発明の一態様により、消費電力が低減された半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂは本発明の一態様である半導体装置の断面模式図である。
図２Ａは、デバイスシミュレータを用いた計算で仮定したトランジスタの上面図である。図２Ｂ、図２Ｃは、デバイスシミュレータを用いた計算で仮定したトランジスタの断面図である。
図３は、トランジスタのＩｄ−Ｖｇ特性の計算結果である。
図４Ａ乃至図４Ｄは、本発明の一態様である半導体装置の断面模式図である。
図５Ａ、図５Ｂは、トランジスタのドレイン電流を説明する図である。
図６Ａは、本発明の一態様に係るトランジスタの構成例を説明する上面図である。図６Ｂ、図６Ｃは、本発明の一態様に係るトランジスタの構成例を説明する断面図である。
図７Ａは、本発明の一態様に係るトランジスタの構成例を説明する上面図である。図７Ｂ、図７Ｃは、本発明の一態様に係るトランジスタの構成例を説明する断面図である。
図８Ａは、本発明の一態様に係るトランジスタの構成例を説明する上面図である。図８Ｂ、図８Ｃは、本発明の一態様に係るトランジスタの構成例を説明する断面図である。
図９Ａは、本発明の一態様に係るトランジスタの構成例を説明する上面図である。図９Ｂ、図９Ｃは、本発明の一態様に係るトランジスタの構成例を説明する断面図である。
図１０Ａ、図１０Ｂは、本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図１１Ａ乃至図１１Ｈは、本発明の一態様に係る記憶装置の構成例を示す回路図である。
図１２Ａ、図１２Ｂは、本発明の一態様に係る半導体装置の模式図である。
図１３Ａは、表示装置のブロック図である。図１３Ｂ、図１３Ｃは、表示装置の回路図である。
図１４Ａ乃至図１４Ｃは、表示装置の回路図である。
図１５Ａは、表示装置の回路図である。図１５Ｂは、タイミングチャートである。図１５Ｃ、図１５Ｄは、表示装置の回路図である。
図１６Ａ乃至図１６Ｄは、本発明の一態様に係る電子機器を示す図である。
図１７Ａ乃至図１７Ｈは、本発明の一態様に係る電子機器を示す図である。
図１８Ａ、図１８Ｂは、本実施例の金属酸化膜中の水素濃度およびキャリア濃度である。
図１９Ａ、図１９Ｂは、本実施例の金属酸化膜中の水素濃度およびキャリア濃度である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流（オフ電流ともいう。）が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様のトランジスタの一例について説明する。
　本発明の一態様のトランジスタ１０の断面模式図を、図１Ａおよび図１Ｂに示す。図１Ａおよび図１Ｂは、トランジスタ１０のチャネル長方向の断面図である。
　図１Ａに示すように、トランジスタ１０は、基板（図示せず）の上に配置された半導体層３０と、半導体層３０上に配置された導電層４０ａ、導電層４０ｂ、および絶縁層５０と、絶縁層５０上に配置された導電層６０と、を有する。また、半導体層３０は、領域３４、ならびに、領域３１ａおよび領域３１ｂを有する。
　導電層６０の少なくとも一部は、絶縁層５０を介して、半導体層３０の領域３４と重畳する。また、導電層４０ａの少なくとも一部は、半導体層３０の領域３１ａと重畳し、導電層４０ｂの少なくとも一部は、半導体層３０の領域３１ｂと重畳する。
　導電層６０は、トランジスタ１０のゲート電極として機能し、絶縁層５０は、トランジスタ１０のゲート絶縁層として機能し、導電層４０ａは、トランジスタ１０のソース電極またはドレイン電極の一方として機能し、導電層４０ｂは、トランジスタ１０のソース電極またはドレイン電極の他方として機能する。また、半導体層３０の領域３４は、トランジスタ１０のチャネル形成領域として機能し、半導体層３０の領域３１ａは、トランジスタ１０のソース領域またはドレイン領域の一方として機能し、半導体層３０の領域３１ｂは、トランジスタ１０のソース領域またはドレイン領域の他方として機能する。
　また、図１Ｂに示すように、トランジスタ１０は、半導体層３０の下に配置された絶縁層７０と、絶縁層７０の下に配置された導電層８０と、を有してもよい。導電層８０の少なくとも一部は、絶縁層７０を介して、半導体層３０の領域３４と重畳する。このとき、導電層６０は、トランジスタ１０の第１のゲート電極として機能し、絶縁層５０は、トランジスタ１０の第１のゲート絶縁層として機能し、導電層８０は、トランジスタ１０の第２のゲート電極として機能し、絶縁層７０は、トランジスタ１０の第２のゲート絶縁層として機能する。
　なお、図１Ｂでは、半導体層３０の領域３４が、半導体層３０の上面（導電層６０側）に形成されているが、本実施の形態はこれに限られるものではない。例えば、半導体層３０の領域３４が、半導体層３０の下面（導電層８０側）に形成されてもよく、半導体層３０の上面から下面まで形成されてもよい。
　トランジスタのチャネル形成領域に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。酸化物半導体をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　例えば、酸化物半導体として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　金属酸化物をトランジスタのチャネル形成領域に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、当該酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　上述したように、酸化物半導体を用いたトランジスタは、当該トランジスタ動作時の温度が高くなるほど、当該トランジスタのしきい値電圧が低く、サブスレッショルドスイング値が大きくなる。また、トランジスタのしきい値電圧およびサブスレッショルドスイング値は、酸化物半導体のキャリア濃度と相関がある。
　そこで、酸化物半導体をトランジスタのチャネル形成領域に用いる場合、キャリア濃度が低い、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。キャリア濃度が低い酸化物半導体をトランジスタのチャネル形成領域に用いることで、当該トランジスタのオフ電流を小さく抑えることができる、また、当該トランジスタの信頼性を向上させることができる。
　ここで、トランジスタのチャネル形成領域のドナー濃度を変化させた場合の、当該トランジスタの電気特性の変化について説明する。具体的には、デバイスシミュレータを用いて、トランジスタが有する半導体層のドナー濃度を変化させた場合の、当該トランジスタのＩｄ−Ｖｇ特性を計算した。
　デバイスシミュレータに用いる計算で仮定したトランジスタの上面図および断面図を、図２Ａ乃至図２Ｃに示す。図２Ａは、当該トランジスタの上面図である。また、図２Ｂは、図２ＡにＬ１−Ｌ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル長方向の断面図でもある。また、図２Ｃは、図２ＡにＷ１−Ｗ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル幅方向の断面図でもある。なお、図２Ａの上面図では、図の明瞭化のために、一部の要素を省略している。
　図２Ａ乃至図２Ｃに示すように、トランジスタは、基板（図示せず）の上に配置された導電層ＢＧＥと、導電層ＢＧＥ上に配置された絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁層ＢＧＩ３と、絶縁層ＢＧＩ３上に配置された半導体層ＳＥＭ１および半導体層ＳＥＭ２と、半導体層ＳＥＭ２上に配置された導電層ＳＥおよび導電層ＤＥと、半導体層ＳＥＭ２、導電層ＳＥ、および導電層ＤＥ上に配置された半導体層ＳＥＭ３と、半導体層ＳＥＭ３上に配置された絶縁層ＴＧＩと、絶縁層ＴＧＩ上に配置された導電層ＴＧＥと、を有する。
　導電層ＴＧＥは、第１のゲート（トップゲートともいう。）として機能し、導電層ＢＧＥは、第２のゲート（バックゲートともいう。）として機能し、絶縁層ＴＧＩは、第１のゲート絶縁層（トップゲート絶縁層ともいう。）として機能し、絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁層ＢＧＩ３は、第２のゲート絶縁層（バックゲート絶縁層ともいう。）として機能し、半導体層ＳＥＭ１、半導体層ＳＥＭ２、および半導体層ＳＥＭ３は半導体層として機能し、導電層ＳＥはソースとして機能し、導電層ＤＥはドレインとして機能する。
　導電層ＴＧＥは、図１Ｂに示すトランジスタ１０の導電層６０に相当し、絶縁層ＴＧＩは、図１Ｂに示すトランジスタ１０の絶縁層５０に相当し、半導体層ＳＥＭ１および半導体層ＳＥＭ２は、図１Ｂに示すトランジスタ１０の半導体層３０に相当し、導電層ＳＥは、図１Ｂに示すトランジスタ１０の導電層４０ａに相当し、導電層ＤＥは、図１Ｂに示すトランジスタ１０の導電層４０ｂに相当する。また、導電層ＢＧＥは、図１Ｂに示すトランジスタ１０の導電層８０に相当し、絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁ＢＧＩ３は、図１Ｂに示すトランジスタ１０の絶縁層７０に相当する。
　図２Ａ乃至図２Ｃに示すトランジスタは、トップゲートおよびバックゲートを有する。トップゲートおよびバックゲートを有するトランジスタは、トップゲートとバックゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、バックゲートに負の電位を印加することにより、トランジスタのしきい値電圧を高くし、オフ電流を低減することができる。つまり、バックゲートに負の電位を印加することにより、トップゲートに印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　本計算では、半導体層ＳＥＭ１および半導体層ＳＥＭ２のドナー濃度が異なる構造（構造１Ａ乃至構造７Ａ）を用意した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造７Ａの間で異なるパラメータの値を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　構造１Ａ乃至構造７Ａに対して、デバイスシミュレータを用いた計算を行い、各構造の電気特性を算出した。デバイスシミュレータとして、シルバコ社製デバイスシミュレータＡｔｌａｓ３Ｄを使用した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造７Ａに共通するパラメータの値を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　具体的には、構造１Ａ乃至構造７Ａのそれぞれに対して、ドレイン電圧Ｖｄ＝１．２ＶにおけるＩｄ−Ｖｇ特性を計算した。なお、本計算では、バックゲートに電位を印加していない。
　図３に、計算で得られた、構造１Ａ乃至構造７ＡそれぞれのＩｄ−Ｖｇ特性を示す。図３において、横軸はゲート電圧Ｖｇ［Ｖ］の変化を示し、縦軸はドレイン電流Ｉｄ［Ａ］の変化を示している。なお、図３は、縦軸が対数軸の片対数グラフである。
　図３から、構造１Ａ乃至構造６Ａでは、トランジスタ特性が得られた。つまり、半導体層ＳＥＭ１および半導体層ＳＥＭ２のドナー濃度を１×１０１８ｃｍ−３以下にすることで、トランジスタ特性が得られることが分かる。また、半導体層ＳＥＭ１および半導体層ＳＥＭ２のドナー濃度が低いほど、しきい値電圧はプラス方向に変動する傾向がある。よって、トランジスタがノーマリーオフ型で安定な電気特性を有するには、半導体層ＳＥＭ２のドナー濃度は低いことが好ましいことが分かる。また、構造１Ａ乃至構造３ＡのＩｄ−Ｖｇ特性は略一致していた。
　以上より、トランジスタ１０のチャネル形成領域として機能する、半導体層３０の領域３４のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、５×１０１７ｃｍ−３未満であることがより好ましく、２×１０１７ｃｍ−３未満であることがさらに好ましく、２×１０１６ｃｍ−３未満であることがさらに好ましい。加えて、半導体層３０の領域３４のキャリア濃度は、１×１０１２ｃｍ−３以上であることが好ましく、１×１０１３ｃｍ−３以上であることがより好ましい。このような構成にすることで、トランジスタ動作時の温度に関わらず、トランジスタ１０のしきい値電圧を高く、サブスレッショルドスイング値を小さくすることができる。よって、トランジスタ１０のオフ電流を小さく抑え、トランジスタ１０の信頼性を向上させることができる。
　また、上述のように、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。そこで、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、半導体層３０の領域３４において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とする。水素が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、金属酸化物中の水素濃度とキャリア濃度との関係については後述する。
　半導体層３０の領域３１ａおよび領域３１ｂは、低抵抗領域を有することが好ましい。導電層４０ａと領域３４との間に、低抵抗領域を有する領域３１ａを設けることで、導電層４０ａと領域３４との接合部の電界が弱くなり、ホットキャリア劣化を抑制し、信頼性の向上を図ることができる。また、導電層４０ｂと領域３４との間に、低抵抗領域を有する領域３１ｂを設けることで、導電層４０ｂと領域３４との接合部の電界が弱くなり、ホットキャリア劣化を抑制し、信頼性の向上を図ることができる。
　また、半導体層３０と導電層４０ａとの接合、および、半導体層３０と導電層４０ｂとの接合がショットキー接触となることが多い。半導体層３０と導電層４０ｂとがショットキー接触の場合、領域３１ａおよび領域３１ｂが低抵抗領域を有することで、半導体層３０と導電層４０ａとの間、および、半導体層３０と導電層４０ｂとの間のショットキー障壁を低くでき、コンタクト抵抗を低減することができる。なお、半導体層３０と導電層４０ａとの接合は、上述のようにショットキー接触が好ましいが、本発明の一態様はこれに限定されない。例えば、トランジスタ特性が得られるのであれば、半導体層３０と導電層４０ａとの接合は、オーミック接触であっても構わない。なお、上記について、半導体層３０と導電層４０ａとの接合にしか言及していないが、半導体層３０と導電層４０ｂとの接合も同様に、オーミック接触であっても構わない。
　また、例えば、半導体層３０の領域３１ａおよび領域３１ｂが有する低抵抗領域のキャリア濃度は、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３未満であることが好ましく、５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満であることがより好ましい。
　なお、半導体層３０の領域３１ａおよび領域３１ｂが有する低抵抗領域のキャリア濃度は、トランジスタ１０のチャネル形成領域として機能する、半導体層３０の領域３４のキャリア濃度よりも高いことが好ましい。例えば、半導体層３０の領域３４のキャリア濃度に対する、半導体層３０の領域３１ａおよび領域３１ｂのキャリア濃度の比の値のそれぞれは、１０以上が好ましく、１×１０２以上がより好ましく、２×１０３以上２×１０５以下がさらに好ましい。これにより、トランジスタ１０が導通状態のときに流れるドレイン電流（オン電流）を大きくすることができる。
　図１Ａでは、半導体層３０の、領域３４、ならびに、領域３１ａおよび領域３１ｂが、半導体層３０の上面（導電層６０、ならびに、導電層４０ａおよび導電層４０ｂ側）に形成されているが、本実施の形態はこれに限られるものではない。例えば、半導体層３０の、領域３４、ならびに、領域３１ａおよび領域３１ｂが、半導体層３０の上面から下面まで形成されてもよい。
　また、図１Ａでは、領域３４と領域３１ａの境界、および、領域３４と領域３１ｂの境界が、導電層６０および絶縁層５０の側面と略一致するよう示しているが、本実施の形態はこれに限られるものではない。
　例えば、図４Ａに示すように、領域３１ａおよび領域３１ｂが、絶縁層５０を介して、導電層６０と重畳する領域を有してもよい。このような構成にすることで、半導体層３０のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタ１０のオン電流および移動度を大きくすることができる。
　また、例えば、図４Ｂに示すように、領域３４と領域３１ａの境界、および、領域３４と領域３１ｂの境界が、半導体層３０と、導電層６０、導電層４０ａ、および導電層４０ｂとが重ならない領域に位置していてもよい。このような構成にすることで、トランジスタ１０のオフ電流を小さくすることができる。
　また、図４Ｃに示すように、半導体層３０は、領域３４と領域３１ａとの間に領域３２ａを有し、領域３４と領域３１ｂとの間に領域３２ｂを有してもよい。ここで、領域３２ａのキャリア濃度は、領域３４のキャリア濃度よりも高く、領域３１ａのキャリア濃度よりも低いことが好ましい。同様に、領域３２ｂのキャリア濃度は、領域３４のキャリア濃度よりも高く、領域３１ｂのキャリア濃度よりも低いことが好ましい。このような構成にすることで、領域３１ａと領域３４とのキャリア濃度の差、および、領域３１ｂと領域３４とのキャリア濃度の差を低下させ、トランジスタ１０のオン電流および移動度を大きくすることができる。また、短チャネル効果を抑制することができる。
　また、半導体層３０に金属酸化物を用いる場合、導電層４０（導電層４０ａ、および導電層４０ｂ）と半導体層３０とが接することで、半導体層３０の金属酸化物を構成する酸素原子により、導電層４０が酸化する場合がある。導電層４０が酸化することで、導電層４０の導電率が低下する。また、半導体層３０中の酸素原子が導電層４０に拡散することで、導電層４０との界面近傍の半導体層３０が酸素欠乏状態となる。これらにより、トランジスタの電気特性のばらつきや、トランジスタの信頼性の低下などの原因となる蓋然性が高い。
　導電層４０が酸化することで、図４Ｄに示すように、導電層４０ａ（導電層４０ｂ）と半導体層３０との間に層４４ａ（層４４ｂ）が形成される場合がある。層４４ａおよび層４４ｂが絶縁性を有する場合、導電層４０ａ（導電層４０ｂ）と層４４ａ（層４４ｂ）と半導体層３０との３層構造は、金属−絶縁体−半導体からなる３層構造であり、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ場合がある。３層構造を有することで、導電層４０ａ（導電層４０ｂ）と半導体層３０との間のキャリアの移動が抑制される蓋然性が高い。また、層４４ａおよび層４４ｂが形成されることで、熱処理によって、導電層４０ａ（導電層４０ｂ）と半導体層３０との界面が、劣化することを抑制することができる。
　例えば、導電層４０に窒化タンタル膜を用い、半導体層３０に金属酸化物を用いる場合、層４４（層４４ａ、および層４４ｂ）は、タンタル、窒素、および酸素を有する層、または、タンタルおよび酸素を有する層となる。
　そこで、層４４（層４４ａ、および層４４ｂ）の形成を制御することが好ましい。層４４の形成を制御するとは、具体的には、層４４の膜厚を薄く抑える、層４４の電子親和力と導電層４０（導電層４０ａ、および導電層４０ｂ）の電子親和力との差（エネルギー障壁）を小さくする、層４４と半導体層３０との界面およびその近傍に形成される界面準位を低減する、などである。より具体的には、層４４の膜厚を、０．１ｎｍ以上３ｎｍ以下、好ましくは０．５ｎｍ以上２ｎｍ以下にする。層４４の形成を制御することで、導電層４０と半導体層３０との間の電流が流れやすくなり、トランジスタの信頼性向上を図ることができる。また、トランジスタが熱的に安定となり、高温でも安定に動作させることができる。
　なお、層４４の膜厚は、層４４およびその周辺の断面形状を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）などを用いて観察することで、測定することができる場合がある。
　また、層４４の膜厚は、層４４およびその周辺に対して、エネルギー分散型Ｘ線分光法（ＥＤＸ）による組成のライン分析を行うことで、算出することができる場合がある。例えば、層４４の膜厚を、層４４と半導体層３０との界面の位置（深さ）と、導電層４０と層４４との界面の位置（深さ）との差とする。ＥＤＸのライン分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、層４４と半導体層３０との界面の位置（深さ）を、半導体層３０の主成分であり、かつ、導電層４０の主成分ではない金属の定量値が半値になる深さとする。また、導電層４０と層４４との界面の位置（深さ）を、半導体層３０の酸素の定量値が半値になる深さとする。以上により、層４４の膜厚を算出することができる。
　層４４の形成を制御するには、導電層４０として、耐酸化性を有する（酸化しにくい）導電性材料を用いることが好ましい。例えば、導電層４０として、窒化チタン、窒化タンタル、窒化モリブデン、窒化タングステンなどの金属窒化物を用いることが好ましい。また、導電層４０の結晶性を高めることが好ましく、導電層４０の膜密度を高めることが好ましい。また、導電層４０の形成以降に行われる熱処理時の温度を低くすることが好ましい。これにより、導電層４０が酸化されにくくなり、層４４の形成を抑制し、層４４の膜厚を薄くすることができる。
　また、層４４の形成を制御するには、導電層４０ａと半導体層３０との間、および、導電層４０ｂと半導体層３０との間に、層を設けてもよい。当該層を設けることで、導電層４０ａと半導体層３０、および、導電層４０ｂと半導体層３０とが直接接しない構成となるので、導電層４０ａおよび導電層４０ｂが酸化することを抑制することができる。したがって、当該層は、導電層４０ａおよび導電層４０ｂの酸化を抑制する機能を有することが好ましい。また、当該層は、酸素の透過を抑制する機能を有することが好ましい。
　上記層として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。上記層は、半導体層３０よりも元素Ｍの濃度が高いことが好ましい。また、上記層として、酸化ガリウムを用いてもよい。また、上記層として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、上記層に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、半導体層３０における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、上記層の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、上記層は、結晶性を有すると好ましい。上記層が結晶性を有する場合、上記層中の酸素の放出を好適に抑制することができる。例えば、上記層としては、六方晶などの結晶構造であれば、半導体層３０中の酸素の放出を抑制できる場合がある。
　ここまでは、トランジスタのチャネル形成領域に用いる酸化物半導体のキャリア濃度を低減することで、当該トランジスタのしきい値電圧を高くし、サブスレッショルドスイング値を小さくし、当該トランジスタのオフ電流を小さく抑えることができ、信頼性を向上させることができることを説明した。なお、当該トランジスタのしきい値電圧を高くし、サブスレッショルドスイング値を小さくする場合、トランジスタのリーク電流を低減することで、当該トランジスタのオフ電流をさらに小さく抑えることができ、信頼性をさらに向上させることができる。
　ここで、トランジスタのリーク電流について、図５Ａ、および図５Ｂを用いて説明する。なお、当該トランジスタは、第１のゲート、第２のゲート、第１のゲート絶縁層、第２のゲート絶縁層、チャネル形成領域を有する半導体層、ソース、およびドレインを有する。
　図５Ａは、トランジスタの電流（Ｉ）−ゲート電圧（Ｖｇ）特性の模式図であり、図５Ｂは、トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の模式図である。図５Ａ、および図５Ｂにおいて、横軸は第１のゲートに与える電圧（Ｖｇ）［Ｖ］の変化を示し、縦軸は電流（Ｉ）［Ａ］またはドレイン電流（Ｉｄ）［Ａ］の変化を示している。なお、図５Ａ、および図５Ｂは、縦軸が対数軸の片対数グラフである。
　図５Ａに実線で示す電流Ａは、チャネル形成領域を介してドレインからソースに流れる電流である。また、図５Ａに破線で示す電流Ｂは、ドレインから第１のゲートに流れる電流である、また、図５Ａに点線で示す電流Ｃは、ドレインから第２のゲートに流れる電流である。ここで、非導通状態での電流Ａをサブスレッショルドリーク電流と呼ぶ場合がある。また、非導通状態での電流Ｂを、第１のリーク電流と呼ぶ場合がある。また、非導通状態での電流Ｃを、第２のリーク電流と呼ぶ場合がある。
　また、図５Ａに示す電圧Ｖａｂは、電流Ａと電流Ｂの値が同じとなるゲート電圧の値である。また、図５Ａに示す電圧Ｖｂｃは、電流Ｂと電流Ｃの値が同じとなるゲート電圧の値である。また、図５Ａに示す電圧Ｖａｃは、電流Ａと電流Ｃの値が同じとなるゲート電圧の値である。
　図５Ｂに示す電流Ｄは、トランジスタのドレイン電流である。電流Ｄは、図５Ａに示す、電流Ａと、電流Ｂと、電流Ｃと、の和として観測される。
　図５Ｂに示すＩｄ−Ｖｇ特性を有するトランジスタのドレイン電流において、ゲート電圧Ｖｇの値が電圧Ｖｂｃ未満では、ドレイン電流に対する電流Ｂの比率が高く、ゲート電圧Ｖｇの値が電圧Ｖｂｃ以上電圧Ｖａｃ未満では、ドレイン電流に対する電流Ｃの比率が高く、ゲート電圧Ｖｇの値が電圧Ｖａｃ以上では、ドレイン電流に対する電流Ａの比率が高い。
　上記トランジスタが、第１のゲートに電位を印加しない（Ｖｇ＝０Ｖ）ときに非導通状態である場合、第１のゲートに電位を印加しないときのドレイン電流（オフ電流）は、主にサブスレッショルドリーク電流である。そこで、トランジスタのしきい値電圧を高くする、または、サブスレッショルドスイング値を小さくすることで、サブスレッショルドリーク電流を小さくし、オフ電流を低減することができる。
　また、上記トランジスタのしきい値電圧を高くする、または、サブスレッショルドスイング値を小さくすると、電圧Ｖａｃが大きくなる場合がある。特に、電圧Ｖａｃが０Ｖより大きくなると、オフ電流は、第２のリーク電流が主となる。したがって、オフ電流を低減するには、第２のリーク電流を低減する必要がある。
　第２のリーク電流を低減するには、第２のゲート絶縁層の膜厚を厚くするとよい。また、第２のリーク電流を低減するには、第２のゲート絶縁層と半導体層との界面およびその近傍に形成される界面準位を低減するとよい。
　さらに、ドレインから第２のゲートに流れる電流（電流Ｃ）を低減した場合、電圧Ｖｂｃが電圧Ｖａｃよりも大きくなる場合がある。特に、電圧Ｖｂｃが０Ｖより大きくなると、オフ電流は、第１のリーク電流が主となる。したがって、オフ電流を低減するには、第１のリーク電流を低減する必要がある。
　第１のリーク電流を低減するには、第１のゲート絶縁層の膜厚を厚くするとよい。また、第１のリーク電流を低減するには、第１のゲート絶縁層と半導体層との界面およびその近傍に形成される界面準位を低減するとよい。
　以上のように、トランジスタのリーク電流（サブスレッショルドリーク電流、第１のリーク電流、および第２のリーク電流）を低減することで、当該トランジスタのオフ電流をさらに小さく抑えることができ、信頼性をさらに向上させることができる。
　以上により、例えば、１８０℃以上２２０℃以下の温度範囲においてにおいて、トランジスタ１０のオフ電流を１ａＡ以下とすることが可能である。また、例えば、１８０℃以上２２０℃以下の温度範囲において、トランジスタ１０の、チャネル幅１μｍあたりのオフ電流を１０ａＡ／μｍ以下とすることが可能である。
＜金属酸化物＞
　半導体層３０として、半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る半導体層３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層の金属サイトに、インジウムが存在する場合がある。また、Ｉｎ層の金属サイトに、元素Ｍが存在する場合がある。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　本発明の一態様により、高温でも安定に動作する半導体装置を提供できる。また、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。また、本発明の一態様により、信頼性の高い半導体装置を提供できる。また、本発明の一態様により、ばらつきの小さい半導体装置を提供できる。また、本発明の一態様により、消費電力が低減された半導体装置を提供できる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態に示すトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
　図６Ａ乃至図６Ｃを用いてトランジスタ２００Ａの構造例を説明する。図６Ａはトランジスタ２００Ａおよびその周辺の上面図である。図６Ｂは、図６Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図６Ｃは、図６Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図６Ａ乃至図６Ｃでは、トランジスタ２００Ａと、層間膜として機能する絶縁層２１０、絶縁層２１２、絶縁層２１４、絶縁層２１６、絶縁層２８０、絶縁層２８２、および絶縁層２８４と、を示している。また、トランジスタ２００Ａと電気的に接続し、コンタクトプラグとして機能する導電層２４６（導電層２４６ａ、および導電層２４６ｂ）と、配線として機能する導電層２０３と、を示している。
　トランジスタ２００Ａは、第１のゲート（トップゲートともいう。）電極として機能する導電層２６０（導電層２６０ａ、および導電層２６０ｂ）と、第２のゲート（ボトムゲートともいう。）電極として機能する導電層２０５（導電層２０５ａ、および導電層２０５ｂ）と、第１のゲート絶縁層として機能する絶縁層２５０と、第２のゲート絶縁層として機能する絶縁層２２０、絶縁層２２２、および絶縁層２２４と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電層２４２ａと、ソースまたはドレインの他方として機能する導電層２４２ｂと、絶縁層２７４と、を有する。
　絶縁層２１０および絶縁層２１２は、層間膜として機能する。
　層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　例えば、絶縁層２１０は、水、水素などの不純物が、絶縁層２１０よりも基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層２１０は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層２１０として、酸化アルミニウム、窒化シリコンなどを用いてもよい。当該構成により、水、水素などの不純物が絶縁層２１０よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。
　例えば、絶縁層２１２は、絶縁層２１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　導電層２０３は、絶縁層２１２に埋め込まれるように形成される。ここで、導電層２０３の上面の高さと、絶縁層２１２の上面の高さは同程度にできる。なお、導電層２０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２０３を２層以上の多層膜構造としてもよい。なお、導電層２０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
　トランジスタ２００Ａにおいて、導電層２６０は、第１のゲート電極として機能する場合がある。また、導電層２０５は、第２のゲート電極として機能する場合がある。その場合、導電層２０５に印加する電位を、導電層２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００Ａのしきい値電圧を制御することができる。特に、導電層２０５に負の電位を印加することにより、トランジスタ２００Ａのしきい値電圧を大きくし、オフ電流を低減することが可能となる。したがって、導電層２０５に負の電位を印加したほうが、印加しない場合よりも、導電層２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、例えば、導電層２０５と、導電層２６０とを重畳して設けることで、導電層２６０および導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。つまり、第１のゲート電極として機能する導電層２６０の電界と、第２のゲート電極として機能する導電層２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。
　絶縁層２１４および絶縁層２１６は、絶縁層２１０または絶縁層２１２と同様に、層間膜として機能する。例えば、絶縁層２１４は、水、水素などの不純物が、絶縁層２１４よりも基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水、水素などの不純物が絶縁層２１４よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層２１６は、絶縁層２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　第２のゲート電極として機能する導電層２０５は、絶縁層２１４および絶縁層２１６の開口の内壁に接して導電層２０５ａが形成され、さらに内側に導電層２０５ｂが形成された積層構造を有している。ここで、導電層２０５ａおよび導電層２０５ｂの上面の高さと、絶縁層２１６の上面の高さは同程度にできる。なお、トランジスタ２００Ａでは、導電層２０５ａおよび導電層２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電層２０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電層２０５ａが酸素の拡散を抑制する機能を持つことにより、導電層２０５ｂが酸化して導電率が低下することを抑制することができる。
　また、導電層２０５が配線の機能を兼ねる場合、導電層２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層２０３は、必ずしも設けなくともよい。なお、導電層２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁層２２０、絶縁層２２２、および絶縁層２２４は、第２のゲート絶縁層として機能する。
　ここで、酸化物２３０と接する絶縁層２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁層２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００Ａの信頼性を向上させることができる。
　絶縁層２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁層２２２は、バリア性を有することが好ましい。絶縁層２２２がバリア性を有することで、トランジスタ２００Ａの周辺部からトランジスタ２００Ａへの水素等の不純物の混入を抑制する層として機能する。
　絶縁層２２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　例えば、絶縁層２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層２２０を得ることができる。
　なお、図６Ｂ、および図６Ｃには、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層もしくは４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　チャネル形成領域として機能する領域を有する酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。酸化物２３０として、先の実施の形態で示した、半導体として機能する金属酸化物を用いることができる。
　また、図６Ａ、および図６Ｂに示すトランジスタ２００Ａは、導電層２４２（導電層２４２ａ、および導電層２４２ｂ）と、酸化物２３０ｃ、絶縁層２５０、および導電層２６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
　導電層２４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
　導電層２４２は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンなどの金属、または当該金属を主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
　また、図６Ｂには、導電層２４２として、単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上にアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を積層する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上にアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を積層する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、導電層２４２上に、バリア層を設けてもよい。当該バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層２７４を成膜する際に、導電層２４２が酸化することを抑制することができる。
　上記バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成した窒化シリコンを用いてもよい。
　上記バリア層を有することで、導電層２４２の材料選択の幅を広げることができる。例えば、導電層２４２に、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
　絶縁層２５０は、第１のゲート絶縁層として機能する。
　トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層２５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電層２６０は、導電層２６０ａ、および導電層２６０ａ上の導電層２６０ｂを有する。導電層２６０ａは、導電層２０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電層２６０ａが酸素の拡散を抑制する機能を持つことにより、導電層２６０ｂの材料選択性を向上することができる。つまり、導電層２６０ａを有することで、導電層２６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、導電層２６０ａとして、酸化物２３０として用いることができる酸化物半導体を用いることができる。その場合、導電層２６０ｂをスパッタリング法で成膜することで、導電層２６０ａの電気抵抗値を低下させて導電層とすることができる。
　また、導電層２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電層２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電層２６０の上面および側面、絶縁層２５０の側面、ならびに酸化物２３０ｃの側面を覆うように、絶縁層２７４を設けることが好ましい。なお、絶縁層２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
　絶縁層２７４を設けることで、導電層２６０の酸化を抑制することができる。また、絶縁層２７４を有することで、絶縁層２８０が有する水、水素などの不純物がトランジスタ２００Ａへ拡散することを抑制することができる。
　絶縁層２８０、絶縁層２８２、および絶縁層２８４は、層間膜として機能する。
　絶縁層２８２は、絶縁層２１４と同様に、水、水素などの不純物が、外部からトランジスタ２００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
　また、絶縁層２８０、および絶縁層２８４は、絶縁層２１６と同様に、絶縁層２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、トランジスタ２００Ａは、絶縁層２８０、絶縁層２８２、および絶縁層２８４に埋め込まれた導電層２４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
　また、導電層２４６の材料としては、導電層２０５と同様に、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　例えば、導電層２４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
　また、導電層２４６と、絶縁層２８０との間に、バリア性を有する絶縁層２７６（絶縁層２７６ａ、および絶縁層２７６ｂ）を配置してもよい。絶縁層２７６を設けることで、絶縁層２８０の酸素が導電層２４６と反応し、導電層２４６が酸化することを抑制することができる。
　また、バリア性を有する絶縁層２７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層２４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
　上記構造を有することで、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
［基板］
　トランジスタ２００Ａを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁層２１４、絶縁層２２２、および絶縁層２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
［導電体］
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜成膜方法について＞
　絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法等を含む）、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いて形成することができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
　なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
＜トランジスタの構造例２＞
　図７Ａ乃至図７Ｃを用いてトランジスタ２００Ｂの構造例を説明する。図７Ａはトランジスタ２００Ｂおよびその周辺の上面図である。図７Ｂは、図７Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図７Ｃは、図７Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ２００Ｂはトランジスタ２００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ａと異なる点について説明する。
　また、図７Ａ乃至図７Ｃに示すトランジスタ２００Ｂでは、酸化物２３０ｃ、絶縁層２５０、および導電層２６０が、絶縁層２５４、および絶縁層２８０に設けられた開口部内に配置される。また、酸化物２３０ｃ、絶縁層２５０、および導電層２６０は、導電層２４２ａと導電層２４２ｂとの間に配置される。また、絶縁層２５４は、絶縁層２２４の上面の一部、酸化物２３０ａおよび酸化物２３０ｂの側面、導電層２４２ａの側面の一部および上面、ならびに導電層２４２ｂの側面の一部および上面に接して配置される。
　絶縁層２５４は、水、水素などの不純物が、絶縁層２８０側からトランジスタ２００Ｂに拡散するのを抑制するバリア膜として機能することが好ましい。例えば、絶縁層２５４は、絶縁層２２４より水素透過性が低いことが好ましい。さらに、図７Ｂに示す構成にすることで、絶縁層２８０は、絶縁層２５４によって、絶縁層２２４、酸化物２３０ａおよび酸化物２３０ｂと離隔されている。これにより、絶縁層２８０に含まれる水素が、酸化物２３０ａおよび酸化物２３０ｂに拡散するのを抑制することができるので、トランジスタ２００Ｂに良好な電気特性および信頼性を与えることができる。
　さらに、絶縁層２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層２５４は、絶縁層２８０または絶縁層２２４より酸素透過性が低いことが好ましい。
　絶縁層２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層を成膜するとよい。この場合、絶縁層２５４は、ＡＬＤ法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁層２５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
　また、絶縁層２５４としては、例えば、窒化アルミニウムを含む絶縁層を用いればよい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００Ｂを駆動したときに生じる熱の放熱性を高めることができる。また、絶縁層２５４として、窒化アルミニウムチタン、窒化チタンなどを用いることもできる。この場合、スパッタリング法を用いて成膜することで、成膜ガスに酸素またはオゾンなどの酸化性の強いガスを用いずに成膜することができるので、好ましい。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
　また、絶縁層２５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素および酸素の一方または双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁層２５４としてインジウムガリウム亜鉛酸化物を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物の絶縁性を高くすることができる。
　また、絶縁層２５４は、２層以上の多層構造とすることができる。なお、絶縁層２５４を２層以上の多層構造とする場合、異なる材料からなる多層構造としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁層を用いることができる。
＜トランジスタの構造例３＞
　図８Ａ乃至図８Ｃを用いてトランジスタ２００Ｃの構造例を説明する。図８Ａはトランジスタ２００Ｃおよびその周辺の上面図である。図８Ｂは、図８Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図８Ｃは、図８Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ２００Ｃはトランジスタ２００Ａおよびトランジスタ２００Ｂの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ａおよびトランジスタ２００Ｂと異なる点について説明する。
　また、図８Ａ乃至図８Ｃに示すトランジスタ２００Ｃは、図７Ａ乃至図７Ｃに示すトランジスタ２００Ｂと異なり、導電層２０５を単層構造で設けてもよい。この場合、パターン形成された導電層２０５の上に絶縁層２１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層２０５の上面が露出するまで化学機械研磨（ＣＭＰ）法などを用いて除去すればよい。ここで、導電層２０５の上面の平坦性を良好にすることが好ましい。例えば、導電層２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層２０５の上に形成される絶縁層の平坦性を良好にし、酸化物２３０ｂおよび酸化物２３０ｃの結晶性の向上を図ることができる。
　図８Ａ乃至図８Ｃでは、導電層２０３を設けずに、第２のゲートとして機能する導電層２０５を配線としても機能させている。また、酸化物２３０ｃ上に絶縁層２５０を有し、絶縁層２５０上に金属酸化物２５２を有する。また、金属酸化物２５２上に導電層２６０（導電層２６０ａ、および導電層２６０ｂ）を有し、導電層２６０上に絶縁層２７０を有する。また、絶縁層２７０上に絶縁層２７１を有する。
　金属酸化物２５２は、酸素の拡散を抑制する機能を有することが好ましい。絶縁層２５０と、導電層２６０との間に、酸素の拡散を抑制する金属酸化物２５２を設けることで、導電層２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電層２６０の酸化を抑制することができる。
　なお、金属酸化物２５２は、第１のゲート電極の一部として機能してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電層２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電層とすることができる。
　また、金属酸化物２５２は、第１のゲート絶縁層の一部として機能する場合がある。したがって、絶縁層２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　トランジスタ２００Ｃにおいて、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、第１のゲート電極の一部として機能する金属酸化物と、第１のゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
　金属酸化物２５２を有することで、第１のゲート電極として機能する場合は、導電層２６０からの電界の影響を弱めることなく、トランジスタ２００Ｃのオン電流の向上を図ることができる。または、第１のゲート絶縁層として機能する場合は、絶縁層２５０と、金属酸化物２５２との物理的な厚みにより、導電層２６０と、酸化物２３０との間の距離を保つことで、導電層２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁層２５０と金属酸化物２５２との積層構造を設けることで、導電層２６０と酸化物２３０との間の物理的な距離、および導電層２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁層２７０は、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層２７０よりも上方からの酸素で導電層２６０が酸化するのを抑制することができる。また、絶縁層２７０よりも上方からの水、水素などの不純物が、導電層２６０および絶縁層２５０を介して、酸化物２３０に混入することを抑制することができる。
　絶縁層２７１はハードマスクとして機能する。絶縁層２７１を設けることで、導電層２６０の加工の際、導電層２６０の側面が概略垂直、具体的には、導電層２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
　なお、絶縁層２７１に、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層２７０は設けなくともよい。
　絶縁層２７１をハードマスクとして用いて、絶縁層２７０、導電層２６０、金属酸化物２５２、絶縁層２５０、および酸化物２３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物２３０ｂ表面の一部を露出させることができる。
　また、トランジスタ２００Ｃは、露出した酸化物２３０ｂ表面の一部に領域２３１ａおよび領域２３１ｂを有する。領域２３１ａまたは領域２３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　領域２３１ａおよび領域２３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いて、露出した酸化物２３０ｂ表面にリン、ボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
　また、酸化物２３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物２３０ｂに拡散させて領域２３１ａおよび領域２３１ｂを形成することもできる。
　酸化物２３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域２３１ａおよび領域２３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
　絶縁層２７１または導電層２６０をマスクとして用いることで、領域２３１ａおよび領域２３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域２３１ａまたは領域２３１ｂと、導電層２６０とが重ならず、寄生容量を低減することができる。また、チャネル形成領域と、ソース領域またはドレイン領域（領域２３１ａまたは領域２３１ｂ）との間にオフセット領域が形成されない。領域２３１ａおよび領域２３１ｂを自己整合的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
　なお、オフ電流を更に低減するため、チャネル形成領域と、ソース領域またはドレイン領域との間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層２７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層２７５も絶縁層２７１などと同様にマスクとして機能する。よって、酸化物２３０ｂの絶縁層２７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
　また、トランジスタ２００Ｃは、絶縁層２７０、導電層２６０、金属酸化物２５２、絶縁層２５０、および酸化物２３０ｃの側面に絶縁層２７５を有する。絶縁層２７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層２７５に用いると、後の工程で絶縁層２７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層２７５は、酸素を拡散する機能を有することが好ましい。
　また、トランジスタ２００Ｃは、絶縁層２７５、および酸化物２３０上に絶縁層２７４を有する。絶縁層２７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水、水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁層２７４として、酸化アルミニウムを用いるとよい。
　なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層２７４が酸化物２３０および絶縁層２７５から水素および水を吸収することで、酸化物２３０および絶縁層２７５の水素濃度を低減することができる。
＜トランジスタの構造例４＞
　図９Ａ乃至図９Ｃを用いてトランジスタ２００Ｄの構造例を説明する。図９Ａはトランジスタ２００Ｄおよびその周辺の上面図である。図９Ｂは、図９Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図９Ｃは、図９Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ２００Ｄはトランジスタ２００Ｂの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ｂと異なる点について説明する。
　図９Ｂでは、絶縁層２８０と、トランジスタ２００Ｃとの間に絶縁層２７４が配置される。絶縁層２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
　絶縁層２７４を有することで、絶縁層２８０が有する水、水素などの不純物が酸化物２３０ｃ、および絶縁層２５０を介して、酸化物２３０ｂに拡散することを抑制することができる。また、絶縁層２８０が有する過剰酸素により、導電層２６０が酸化するのを抑制することができる。
　また、図９Ｂに示すトランジスタ２００Ｃは、導電層２４２を設けずに、露出した酸化物２３０ｂ表面の一部に領域２３１ａおよび領域２３１ｂを有する。領域２３１ａまたは領域２３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物２３０ｂと、絶縁層２７４の間に、絶縁層２７３を有する。
　図９Ｂに示す、領域２３１（領域２３１ａ、および領域２３１ｂ）は、酸化物２３０ｂに、酸化物２３０ｂを低抵抗化する元素が添加された領域である。領域２３１は、例えば、ダミーゲートを用いることで形成することができる。
　具体的には、酸化物２３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物２３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物２３０が、当該ダミーゲートと重畳していない領域に、当該元素が添加され、領域２３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　なお、酸化物２３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等がある。当該元素の濃度は、ＳＩＭＳなどを用いて測定すればよい。
　特に、ホウ素、およびリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
　続いて、酸化物２３０ｂ、および上記ダミーゲート上に、絶縁層２７３となる絶縁膜、および絶縁層２７４となる絶縁膜を成膜してもよい。絶縁層２７３となる絶縁膜、および絶縁層２７４となる絶縁膜を積層して設けることで、領域２３１と、酸化物２３０ｃおよび絶縁層２５０とが重畳する領域を設けることができる。
　具体的には、絶縁層２７４となる絶縁膜上に絶縁層２８０となる絶縁膜を設けた後、絶縁層２８０となる絶縁膜にＣＭＰ処理を行うことで、絶縁層２８０となる絶縁膜の一部を除去し、上記ダミーゲートを露出する。続いて、上記ダミーゲートを除去する際に、上記ダミーゲートと接する絶縁層２７３となる絶縁膜の一部も除去するとよい。従って、絶縁層２８０に設けられた開口部の側面には、絶縁層２７４、および絶縁層２７３が露出し、当該開口部の底面には、酸化物２３０ｂに設けられた領域２３１の一部が露出する。次に、当該開口部に酸化物２３０ｃとなる酸化膜、絶縁層２５０となる絶縁膜、および導電層２６０となる導電膜を順に成膜した後、絶縁層２８０が露出するまでＣＭＰ処理などにより、酸化物２３０ｃとなる酸化膜、絶縁層２５０となる絶縁膜、および導電層２６０となる導電膜の一部を除去することで、図９Ａ乃至図９Ｃに示すトランジスタ２００Ｄを形成することができる。
　なお、絶縁層２７３、および絶縁層２７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　図９Ａ乃至図９Ｃに示すトランジスタ２００Ｄは、既存の装置を転用することができ、さらに、導電層２４２を設けないため、コストの低減を図ることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、図１０Ａ、図１０Ｂ、および図１１Ａ乃至図１１Ｈを用いて、本発明の一態様に係る、金属酸化物を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１０ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１０Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１０Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１１Ａ乃至図１１Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１１Ａ乃至図１１Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１１Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１１Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１１Ｃに示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１として、先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、またはアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１１Ｄ乃至図１１Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１１Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、およびバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１１Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１１Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１１Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、またはアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１１Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１１Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図１２Ａ、および図１２Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１２Ａに示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１２Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様である表示装置について、説明する。
　図１３Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、走査線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図１３Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
　また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）をＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　また、図１３Ａに示す複数の画素回路５０１は、例えば、図１３Ｂ及び図１３Ｃに示す構成とすることができる。
　図１３Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　また、図１３Ｃに示す画素回路５０１は、トランジスタ５５２と、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　図１３Ｃに示した画素回路５０１中のトランジスタ５５４として、ｎチャネル型のトランジスタを用いる例を、図１４Ａに示す。図１４Ａに示す画素回路５０１ａは、トランジスタ５５２と、トランジスタ５５４ａと、容量素子５６２と、発光素子５７２ａと、を有する。トランジスタ５５２はｎチャネル型のトランジスタ、トランジスタ５５４ａはｎチャネル型のトランジスタである。例えば、トランジスタ５５２として、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用し、トランジスタ５５４ａとしてチャネル形成領域にシリコンを有するトランジスタを適用できる。
　また、例えば、トランジスタ５５２及びトランジスタ５５４ａとして、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用できる。このような構成とすることで、トランジスタが画素内で占める面積が小さくなり、極めて高精細な画像を表示することができる。
　このような表示装置は、極めて高精細であることから、ヘッドマウントディスプレイなどの仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）向け機器、またはメガネ型の拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）向け機器に好適に用いることができる。例えば、レンズを通して表示装置の表示部を視認する構成の場合であっても、表示装置は極めて高精細な表示部を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示装置はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えばスマートウォッチなどの装着型の電子機器の表示部に好適に用いることができる。
　図１４Ａに示す画素回路５０１ａにおいて、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ａのゲートと電気的に接続される。容量素子５６２の他方の電極は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、発光素子５７２ａの一方と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには低電源電位ＶＳＳが与えられ、電位供給線ＶＬ＿ｂには高電源電位ＶＤＤが与えられる。
　図１４Ａに示す画素回路５０１ａと異なる構成を図１４Ｂに示す。図１４Ｂに示す画素回路５０１ｂにおいて、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ａのゲートと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、容量素子５６２の他方の電極、および発光素子５７２ａの一方の電極と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには高電源電位ＶＤＤが与えられ、電位供給線ＶＬ＿ｂには低電源電位ＶＳＳが与えられる。
　図１３Ｃに示した画素回路５０１中のトランジスタ５５４として、ｐチャネル型のトランジスタを用いる例を、図１４Ｃに示す。図１４Ｃに示す画素回路５０１ｃは、トランジスタ５５２と、トランジスタ５５４ｂと、容量素子５６２と、発光素子５７２ａと、を有する。トランジスタ５５２はｎチャネル型のトランジスタ、トランジスタ５５４ｂはｐチャネル型のトランジスタである。例えば、トランジスタ５５２として、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用し、トランジスタ５５４ｂとして、チャネル形成領域にシリコンを有するトランジスタを適用できる。
　図１４Ｃに示す画素回路５０１ｃにおいて、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ｂのゲートと電気的に接続される。容量素子５６２の他方の電極は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ｂのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、発光素子５７２ａの一方の電極と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには高電源電位ＶＤＤが与えられ、電位供給線ＶＬ＿ｂには低電源電位ＶＳＳが与えられる。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および他の実施例と適宜組み合わせて実施することができる。
（実施の形態６）
　画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。先の実施の形態で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
＜回路構成＞
　図１５Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機発光素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、前述の実施の形態で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて小さいオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
＜駆動方法例＞
　続いて、図１５Ｂを用いて、画素回路４００の動作方法の一例を説明する。図１５Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、トランジスタのしきい値電圧などの影響は考慮しない。
　図１５Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティングとしてもよい。
　ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図１５ＢではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
＜適用例＞
〔液晶素子を用いた例〕
　図１５Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線とそれぞれ接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図１５Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図１５Ｃ及び図１５Ｄで例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態では、本発明の一態様の表示装置を適用した電子機器の構成例について説明する。
　本発明の一態様の表示装置は、表示機能を有する電子機器等の表示部に適用することができる。このような電子機器としては、例えばテレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば腕時計型やブレスレット型の情報端末機（ウェアラブル機器）や、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器等、頭部に装着可能なウェアラブル機器等に好適に用いることができる。
　図１６Ａに、メガネ型の電子機器７００の斜視図を示す。電子機器７００は、一対の表示パネル７０１、一対の筐体７０２、一対の光学部材７０３、一対の装着部７０４等を有する。
　電子機器７００は、光学部材７０３の表示領域７０６に、表示パネル７０１で表示した画像を投影することができる。また、光学部材７０３は透光性を有するため、使用者は光学部材７０３を通して視認される透過像に重ねて、表示領域７０６に表示された画像を見ることができる。したがって電子機器７００は、ＡＲ表示が可能な電子機器である。
　また一つの筐体７０２には、前方を撮像することのできるカメラ７０５が設けられている。また図示しないが、いずれか一方の筐体７０２には無線受信機、またはケーブルを接続可能なコネクタを備え、筐体７０２に映像信号等を供給することができる。また、筐体７０２に、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７０６に表示することもできる。また、筐体７０２にはバッテリが設けられていることが好ましく、無線、または有線によって充電することができる。
　続いて、図１６Ｂを用いて、電子機器７００の表示領域７０６への画像の投影方法について説明する。筐体７０２の内部には、表示パネル７０１、レンズ７１１、反射板７１２が設けられている。また、光学部材７０３の表示領域７０６に相当する部分には、ハーフミラーとして機能する反射面７１３を有する。
　表示パネル７０１から発せられた光７１５は、レンズ７１１を通過し、反射板７１２により光学部材７０３側へ反射される。光学部材７０３の内部において、光７１５は光学部材７０３の端面で全反射を繰り返し、反射面７１３に到達することで、反射面７１３に画像が投影される。これにより、使用者は、反射面７１３に反射された光７１５と、光学部材７０３（反射面７１３を含む）を透過した透過光７１６の両方を視認することができる。
　図１６Ｂでは、反射板７１２及び反射面７１３がそれぞれ曲面を有する例を示している。これにより、これらが平面である場合に比べて、光学設計の自由度を高めることができ、光学部材７０３の厚さを薄くすることができる。なお、反射板７１２及び反射面７１３を平面としてもよい。
　反射板７１２としては、鏡面を有する部材を用いることができ、反射率が高いことが好ましい。また、反射面７１３としては、金属膜の反射を利用したハーフミラーを用いてもよいが、全反射を利用したプリズムなどを用いると、透過光７１６の透過率を高めることができる。
　ここで、筐体７０２は、レンズ７１１と表示パネル７０１との距離や、これらの角度を調整する機構を有していることが好ましい。これにより、ピント調整や、画像の拡大、縮小などを行うことが可能となる。例えば、レンズ７１１または表示パネル７０１の一方または両方が、光軸方向に移動可能な構成とすればよい。
　また筐体７０２は、反射板７１２の角度を調整可能な機構を有していることが好ましい。反射板７１２の角度を変えることで、画像が表示される表示領域７０６の位置を変えることが可能となる。これにより、使用者の目の位置に応じて最適な位置に表示領域７０６を配置することが可能となる。
　表示パネル７０１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器７００とすることができる。
　図１６Ｃ、図１６Ｄに、ゴーグル型の電子機器７５０の斜視図を示す。図１６Ｃは、電子機器７５０の正面、平面及び左側面を示す斜視図であり、図１６Ｄは、電子機器７５０の背面、底面、及び右側面を示す斜視図である。
　電子機器７５０は、一対の表示パネル７５１、筐体７５２、一対の装着部７５４、緩衝部材７５５、一対のレンズ７５６等を有する。一対の表示パネル７５１は、筐体７５２の内部の、レンズ７５６を通して視認できる位置にそれぞれ設けられている。
　電子機器７５０は、ＶＲ向けの電子機器である。電子機器７５０を装着した使用者は、レンズ７５６を通して表示パネル７５１に表示される画像を視認することができる。また一対の表示パネル７５１に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
　また、筐体７５２の背面側には、入力端子７５７と、出力端子７５８とが設けられている。入力端子７５７には映像出力機器等からの映像信号や、筐体７５２内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。出力端子７５８としては、例えば音声出力端子として機能し、イヤフォンやヘッドフォン等を接続することができる。なお、無線通信により音声データを出力可能な構成とする場合や、外部の映像出力機器から音声を出力する場合には、当該音声出力端子を設けなくてもよい。
　また、筐体７５２は、レンズ７５６及び表示パネル７５１が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ７５６と表示パネル７５１との距離を変えることで、ピントを調整する機構を有していることが好ましい。
　表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器７５０とすることができる。これにより、使用者に高い没入感を感じさせることができる。
　緩衝部材７５５は、使用者の顔（額や頬など）に接触する部分である。緩衝部材７５５が使用者の顔と密着することにより、光漏れを防ぐことができ、より没入感を高めることができる。緩衝部材７５５は、使用者が電子機器７５０を装着した際に使用者の顔に密着するよう、緩衝部材７５５としては柔らかな素材を用いることが好ましい。例えばゴム、シリコーンゴム、ウレタン、スポンジなどの素材を用いることができる。また、スポンジ等の表面を布や革（天然皮革または合成皮革）、などで覆ったものを用いると、使用者の顔と緩衝部材７５５との間に隙間が生じにくく光漏れを好適に防ぐことができる。また、このような素材を用いると、肌触りが良いことに加え、寒い季節などに装着した際に、使用者に冷たさを感じさせないため好ましい。緩衝部材７５５や装着部７５４などの、使用者の肌に触れる部材は、取り外し可能な構成とすると、クリーニングや交換が容易となるため好ましい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１７Ａ乃至図１７Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップ、もしくは、表示装置を備えた電子機器の具体例を示す。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えてもよい。表示部に本発明の一態様の表示装置を備えることで、当該電子機器は、高い解像度を実現することができる。また高い解像度と、大きな画面とを両立することができる。
　当該電子機器の表示部に、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、又はそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角２０インチ以上、又は対角３０インチ以上、又は対角５０インチ以上、又は対角６０インチ以上、又は対角７０インチ以上とすることもできる。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップ、もしくは、表示装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１７Ａ乃至図１７Ｈに、電子機器の例を示す。
［情報端末］
　図１７Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図１７Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１７Ａ、図１７Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図１７Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図１７Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図１７Ｃ、図１７Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図１７Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１７Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図１７Ｅ、図１７Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップ、もしくは、表示装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図１７Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１７Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図１７Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、実施の形態１で説明した、金属酸化物中の水素濃度とキャリア濃度の関係について説明する。具体的には、金属酸化膜を有する４つの試料（試料１Ｂ乃至試料４Ｂ）を作製し、ＳＩＭＳ分析により得られる金属酸化膜中の水素濃度と、シート抵抗から換算した金属酸化膜中のキャリア濃度と、を比較した。
　以下に、試料１Ｂおよび試料２Ｂの作製方法について説明する。
　石英基板上に、スパッタリング法により、第１の金属酸化膜を１００ｎｍの膜厚で成膜した。第１の金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、成膜ガスとしてアルゴンガス４０ｓｃｃｍ、酸素ガス５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を１３０℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　次に、第１の加熱処理を行った。第１の加熱処理は、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行った。
　次に、第２の加熱処理を行った。第２の加熱処理として、試料１Ｂでは、シラン（ＳｉＨ４）ガスを１ｓｃｃｍの流量で導入した雰囲気にて温度３５０℃で３７秒の処理を行った。また、試料２Ｂでは、シラン（ＳｉＨ４）ガスを導入した雰囲気にて温度３５０℃で１３５秒の処理を行った。
　以上より、試料１Ｂおよび試料２Ｂを作製した。
　以下に、試料３Ｂおよび試料４Ｂの作製方法について説明する。
　シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、基板上に１００ｎｍの酸化シリコン膜を形成した。次に、酸化シリコン膜上に、スパッタリング法により、金属酸化膜を５００ｎｍの膜厚で成膜した。金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、成膜ガスとしてアルゴンガス４０ｓｃｃｍ、酸素ガス５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を１３０℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　次に、第１の加熱処理を行った。第１の加熱処理は、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行った。
　次に、金属酸化膜上に、ＣＶＤ法により、窒化シリコン膜を２０ｎｍの膜厚で成膜した。窒化シリコン膜の成膜には、成膜ガスとしてシラン（ＳｉＨ４）ガス２０ｓｃｃｍ、窒素ガス６００ｓｃｃｍ、アンモニア（ＮＨ３）ガス２００ｓｃｃｍを用い、電力を５０Ｗとし、圧力を２００Ｐａとし、基板温度を２７０℃とした。
　次に、試料４Ｂに対して、第２の加熱処理を行った。第２の加熱処理は、窒素雰囲気にて４００℃の温度で１時間の処理を行った。なお、試料３Ｂに対しては、第２の加熱処理を行っていない。
　以上より、試料３Ｂおよび試料４Ｂを作製した。
　試料１Ｂ乃至試料４Ｂに対して、ＳＩＭＳ分析装置を用いて、金属酸化膜中の水素濃度を評価した。なお、分析は試料の表面側より行っている。また、試料１Ｂ乃至試料４Ｂに対して、シート抵抗測定器を用いて、金属酸化膜のシート抵抗を測定した。なお、シート抵抗測定器には、測定上限が６．０×１０６Ω／ｓｑ．であるものを用いた。
　ここで、測定した金属酸化膜のシート抵抗を、金属酸化膜中のキャリア濃度に換算する方法について説明する。
　はじめに、数式（１）を用いて、シート抵抗Ｒｓ［Ω／ｓｑ．］を、膜減り後の金属酸化膜の膜厚Ｔ［ｎｍ］におけるキャリア面密度Ｎ（Ｔ）［ｃｍ−２］に変換する。
Figure JPOXMLDOC01-appb-M000003
　数式（１）において、ｑはキャリアの電荷（＝１．６０２×１０−１９Ｃ）であり、μは移動度である。なお、本実施例では、移動度μを２０ｃｍ２／（Ｖ・ｓ）と仮定した。
　また、キャリア面密度Ｎ（Ｔ）は、金属酸化膜底面からの距離ｘ［ｎｍ］におけるキャリア濃度ｎ（ｘ）［ｃｍ−３］を用いて、数式（２）で表される。
Figure JPOXMLDOC01-appb-M000004
　また、金属酸化膜底面からの距離ｘ［ｎｍ］におけるキャリア濃度ｎ（ｘ）は、数式（３）で示すように、相補誤差関数ｅｒｆｃ（ｙ）（ｙは変数である。）を用いて表現できるとする。
Figure JPOXMLDOC01-appb-M000005
　ここで、ａ、ｂ、ｃはパラメータである。数式（３）を数式（２）に代入することで、キャリア面密度Ｎ（Ｔ）は、パラメータａ、ｂ、ｃを用いて、数式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000006
　ここで、数式（４）に示す関数ｅｒｆ（ｙ）は、誤差関数である。誤差関数ｅｒｆ（ｙ）と相補誤差関数ｅｒｆｃ（ｙ）との間には、数式（５）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000007
　そこで、シート抵抗から変換したキャリア面密度Ｎ（Ｔ）のＴ依存性のデータ点を、数式（４）を用いて最小二乗法によりフィッティングする。このとき、パラメータａ、ｂ、ｃをフィッティングパラメータとする。得られたパラメータａ、ｂ、ｃの値を数式（３）に代入することにより、金属酸窒化膜底面からの距離ｘに対するキャリア濃度ｎ（ｘ）を算出することができる。
　以上より、測定した金属酸化膜のシート抵抗を、金属酸化膜中のキャリア濃度に換算することができる。
　ＳＩＭＳ分析により得られた金属酸化膜中の水素濃度およびシート抵抗から換算した金属酸化膜中のキャリア濃度を図１８Ａ乃至図１９Ｂに示す。図１８Ａ乃至図１９Ｂでは、横軸は、試料の膜面に垂直な深さ方向（Ｄｅｐｔｈ）［ｎｍ］であり、縦軸は、金属酸化膜中のキャリア濃度［ｃｍ−３］、または、金属酸化膜中の水素濃度［ａｔｏｍｓ／ｃｍ３］である。
　図１８Ａは、試料１Ｂの金属酸化膜中の水素濃度およびキャリア濃度である。また、図１８Ｂは、試料２Ｂの金属酸化膜中の水素濃度およびキャリア濃度である。また、図１９Ａは、試料３Ｂの金属酸化膜中の水素濃度およびキャリア濃度である。また、図１９Ｂは、試料４Ｂの金属酸化膜中の水素濃度およびキャリア濃度である。
　図１８Ａ乃至図１９Ｂより、金属酸化膜中の水素濃度のプロファイルと、金属酸化膜中のキャリア濃度のプロファイルは、ほぼ一致することが分かる。つまり、金属酸化膜中の水素濃度とキャリア濃度には相関があり、チャネル形成領域のキャリア濃度を低減するには、当該領域の水素濃度を低減することが好ましいことが分かった。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
：１０：トランジスタ、３０：半導体層、３１ａ：領域、３１ｂ：領域、３２ａ：領域、３２ｂ：領域、３４：領域、４０：導電層、４０ａ：導電層、４０ｂ：導電層、４４：層、４４ａ：層、４４ｂ：層、５０：絶縁層、６０：導電層、７０：絶縁層、８０：導電層、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２０３：導電層、２０５：導電層、２０５ａ：導電層、２０５ｂ：導電層、２１０：絶縁層、２１２：絶縁層、２１４：絶縁層、２１６：絶縁層、２２０：絶縁層、２２２：絶縁層、２２４：絶縁層、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２４２：導電層、２４２ａ：導電層、２４２ｂ：導電層、２４６：導電層、２４６ａ：導電層、２４６ｂ：導電層、２５０：絶縁層、２５２：金属酸化物、２５４：絶縁層、２６０：導電層、２６０ａ：導電層、２６０ｂ：導電層、２７０：絶縁層、２７１：絶縁層、２７３：絶縁層、２７４：絶縁層、２７５：絶縁層、２７６：絶縁層、２７６ａ：絶縁層、２７６ｂ：絶縁層、２８０：絶縁層、２８２：絶縁層、２８４：絶縁層、４００：画素回路、４００ＥＬ：画素回路、４００ＬＣ：画素回路、４０１：回路、４０１ＥＬ：回路、４０１ＬＣ：回路、５０１：画素回路、５０１ａ：画素回路、５０１ｂ：画素回路、５０１ｃ：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５５４ａ：トランジスタ、５５４ｂ：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、５７２ａ：発光素子、７００：電子機器、７０１：表示パネル、７０２：筐体、７０３：光学部材、７０４：装着部、７０５：カメラ、７０６：表示領域、７１１：レンズ、７１２：反射板、７１３：反射面、７１５：光、７１６：透過光、７５０：電子機器、７５１：表示パネル、７５２：筐体、７５４：装着部、７５５：緩衝部材、７５６：レンズ、７５７：入力端子、７５８：出力端子、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (7)

  1. 　金属酸化物と、絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、
    　前記金属酸化物は、第１の領域と、第２の領域と、第３の領域と、を有し、
    　前記第１の領域は、前記第１の導電層と重畳し、
    　前記第２の領域は、前記第２の導電層と重畳し、
    　前記第３の領域は、前記絶縁層を介して、前記第３の導電層と重畳し、
    　前記第１の領域および前記第２の領域のキャリア濃度はそれぞれ、５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満であり、
    　前記第３の領域のキャリア濃度は、１×１０１２ｃｍ−３以上５×１０１７ｃｍ−３未満である、
    　半導体装置。
  2. 　金属酸化物と、絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、
    　前記金属酸化物は、第１の領域と、第２の領域と、第３の領域と、を有し、
    　前記第１の領域は、前記第１の導電層と重畳し、
    　前記第２の領域は、前記第２の導電層と重畳し、
    　前記第３の領域は、前記絶縁層を介して、前記第３の導電層と重畳し、
    　前記第３の領域のキャリア濃度に対する、前記第１の領域のキャリア濃度の比の値は、１×１０２以上であり、
    　前記第３の領域のキャリア濃度に対する、前記第２の領域のキャリア濃度の比の値は、１×１０２以上である、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の領域と、前記第１の導電層との間に、第１の層を有し、
    　前記第２の領域と、前記第２の導電層との間に、第２の層を有し、
    　前記第１の導電層および前記第２の導電層はそれぞれ、窒化タンタルを有し、
    　前記第１の層および前記第２の層はそれぞれ、タンタル、窒素、および酸素を有する、または、タンタルおよび酸素を有する、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第３の領域の水素濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３未満である、
    　半導体装置。
  5. 　トランジスタを有し、
    　前記トランジスタは、金属酸化物と、第１の絶縁層と、第２の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、を有し、
    　前記第２の絶縁層は、前記第４の導電層上に設けられ、
    　前記金属酸化物は、前記第２の絶縁層上に設けられ、
    　前記第１の絶縁層は、前記金属酸化物上に設けられ、
    　前記第３の導電層は、前記第１の絶縁層上に設けられ、
    　前記第１の導電層は、前記金属酸化物上に設けられ、
    　前記第２の導電層は、前記金属酸化物上に設けられ、
    　前記第３の導電層は、前記金属酸化物を介して、前記第４の導電層と重畳し、
    　前記トランジスタのオフ電流は、１８０℃以上２２０℃以下の温度範囲において、１ａＡ以下である、
    　半導体装置。
  6. 　トランジスタを有し、
    　前記トランジスタは、金属酸化物と、第１の絶縁層と、第２の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、を有し、
    　前記第２の絶縁層は、前記第４の導電層上に設けられ、
    　前記金属酸化物は、前記第２の絶縁層上に設けられ、
    　前記第１の絶縁層は、前記金属酸化物上に設けられ、
    　前記第３の導電層は、前記第１の絶縁層上に設けられ、
    　前記第１の導電層は、前記金属酸化物上に設けられ、
    　前記第２の導電層は、前記金属酸化物上に設けられ、
    　前記第３の導電層は、前記金属酸化物を介して、前記第４の導電層と重畳し、
    　前記トランジスタの、チャネル幅１μｍあたりのオフ電流は、１８０℃以上２２０℃以下の温度範囲において、１０ａＡ／μｍ以下である、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記金属酸化物は、インジウムと、元素Ｍ（Ｍはアルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
    　半導体装置。
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