WO2020059990A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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이신흥
공태진
이희근
조현민
송근규
곽진오
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    • H10K59/8722—Peripheral sealing arrangements, e.g. adhesives, sealants

Definitions

  • the present invention relates to a display device, and more particularly, to a display device including an ultra-small light-emitting element and a manufacturing method thereof.
  • a technique for manufacturing a micro light-emitting diode as small as a micro-scale or a nano-scale using an inorganic crystal structure, for example, a structure in which a nitride-based semiconductor is grown has been developed.
  • the light emitting diode may be manufactured to a size small enough to constitute pixels and the like of the display panel. After the light-emitting diodes are independently grown on the substrate, the grown light-emitting diodes can be separated and used for display panel production.
  • the light emitting diode is used as a light source of the display panel, a plurality of light emitting diodes may be disposed in each pixel of the display panel. At this time, when a plurality of light emitting diodes are closely arranged, an unwanted short circuit may occur between adjacent light emitting diodes, and the light emitting diodes may be damaged. Accordingly, a defect of the light emitting diode may occur.
  • the problem to be solved by the present invention is to provide a display device formed by a simple manufacturing process by reducing the number of masks and a manufacturing method thereof.
  • the display element layer may include: a partition wall provided in the emission region of each sub-pixel; A bank provided in the non-emission area of each sub-pixel, and located on the same surface as the partition wall; A first electrode and a second electrode provided on the partition wall and spaced apart from each other; And at least one light emitting device that is provided between the first and second electrodes in the emission region of each sub-pixel and emits the light.
  • the display element layer includes a first contact electrode connecting one end of one of both ends of the first electrode and the light emitting element; And a second contact electrode connecting the other end of the second electrode and the both ends of the light emitting element.
  • the protective layer may be provided on the same surface as the partition wall and the bank.
  • the protective layer is provided integrally with the partition wall and the bank and may include the same material.
  • the display device may further include a conductive pattern provided between the base layer and the transistor.
  • the conductive pattern may include a light blocking pattern that blocks light entering the rear surface of the base layer.
  • the display device is provided on the display element layer, a color conversion layer comprising color conversion particles for converting the light into light of a specific color; And a substrate provided on the color conversion layer.
  • the display device includes a substrate provided on the display element layer; And an intermediate layer provided between the display element layer and the substrate.
  • the intermediate layer may include an adhesive material bonding the display element layer and the substrate.
  • the first electrode and the second electrode are electrically separated, and one electrode of the first and second electrodes may have a shape surrounding the periphery of the other electrode. .
  • the light emitting device may include a microscopic or nanoscale circular columnar or polygonal columnar microminiature light emitting diode.
  • the display device includes providing a base layer including a plurality of sub-pixels having a light emitting area and a non-light emitting area; And forming a display element layer that emits light in each light emitting region of the sub-pixels on the base layer.
  • the forming of the display element layer may include forming a partition wall in the light-emitting area of each sub-pixel, and simultaneously forming a bank in the non-light-emitting area of each sub-pixel; Forming first and second electrodes spaced apart from each other on the partition wall; Forming a first insulating layer exposing a portion of an upper surface of the corresponding electrode on the first and second electrodes, respectively; Aligning a plurality of light emitting elements between the first and second electrodes by applying an alignment voltage corresponding to each of the first and second electrodes; Forming a second insulating layer exposing both ends of each of the light emitting elements to the outside on the light emitting elements; And forming first and second contact electrodes on the second insulating layer.
  • the first contact electrode and the second contact electrode are provided on the same layer, and are spaced apart from the second insulating layer to be electrically insulated from each other.
  • providing the base layer comprises: forming at least one transistor on the base layer; And forming a protective layer on the transistor.
  • the protective layer is provided integrally with the partition wall and the bank and may include the same material.
  • a display device having a relatively simple manufacturing process and a manufacturing method thereof can be provided by reducing the number of masks.
  • FIG. 1A and 1B are perspective views schematically showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 illustrates a display device according to an exemplary embodiment of the present invention.
  • 3A to 3D are circuit diagrams illustrating a unit emission area of the display device of FIG. 2 according to various embodiments.
  • FIG. 4 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels shown in FIG. 2.
  • FIG. 5 is a cross-sectional view taken along line I to I 'in FIG. 4.
  • FIG. 6 is a schematic plan view illustrating a first sub-pixel in the pixel of FIG. 4 according to another exemplary embodiment.
  • 8A to 8H are cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 5.
  • FIG. 9 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic cross-sectional view showing a form in which a color conversion layer is coupled to the display device of FIG. 5.
  • 11A to 11G are cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 10.
  • FIG. 12 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic cross-sectional view illustrating a form in which a substrate is coupled to the display device of FIG. 10.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIGS. 1A and 1B are perspective views schematically showing a light emitting device according to an embodiment of the present invention. 1A and 1B, a circular columnar light emitting device is illustrated, but the present invention is not limited thereto.
  • FIGS. 1A and 1B are perspective views illustrating various types of light emitting devices according to an embodiment of the present invention. 1A and 1B, a circular columnar light emitting device is illustrated, but the present invention is not limited thereto.
  • a light emitting device LD includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductivity
  • An active layer 12 interposed between the semiconductor layers 11 and 13 may be included.
  • the light emitting device LD may be implemented as a stacking agent in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting element LD may be provided in a rod shape extending in one direction. If the extending direction of the light emitting element LD is a longitudinal direction, the light emitting element LD may have one end and the other end along the extending direction. One of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end, and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the other end.
  • the light emitting element LD may be provided in a circular column shape, but is not limited thereto.
  • the light emitting element LD may include a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD in the longitudinal direction may be larger than its diameter.
  • the light emitting device LD may include, for example, a light emitting diode manufactured in an ultra-small size to have a diameter and / or a length of a micro-scale or a nano-scale.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may be changed to meet the requirements of the lighting device or the light emitting display device to which the light emitting device LD is applied.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN semiconductor materials, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, etc. can do.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the upper and / or lower portions of the active layer 12.
  • the clad layer may be implemented as an AlGaN layer or an InAlGaN layer. It goes without saying that other materials such as AlGaN and AlInGaN can also be used as the active layer 12.
  • the light emitting element LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting element LD, the light emitting element LD emits light while the electron-hole pairs are combined in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12, and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various materials may also constitute the second conductive semiconductor layer 13.
  • the electrode layers 15 and 16 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers 15, 16 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and these It may be used alone or in combination with an oxide or alloy of, but is not limited thereto.
  • each of the electrode layers 15 and 16 may be the same or different from each other.
  • the electrode layers 15, 16 may be substantially transparent or translucent. Accordingly, the light generated in the light emitting device LD may be emitted to the outside of the light emitting device LD through the electrode layers 15 and 16.
  • the light emitting device LD may further include an insulating film 14.
  • the insulating film 14 may be omitted, and may be provided to cover only a portion of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. .
  • the insulating coating 14 may be applied to each of the electrode layers 15 and 16. At least one area can be exposed. Alternatively, in another embodiment, the insulating coating 14 may not be provided.
  • the above-described light emitting element LD may be used as a light emitting source for various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • FIG. 2 illustrates a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 for convenience, the structure of the display device is briefly illustrated around a display area on which an image is displayed.
  • at least one driving circuit (not shown, for example, a scanning driver and a data driver) and / or a plurality of signal wires may be further disposed on the display device.
  • the display device may also use components (eg, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in the central area of the display device, and the non-display area NDA may be disposed in the edge area of the display device to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may have various shapes.
  • the display area DA has various shapes such as a closed polygon including a straight side, a circle or an oval containing a curved side, and a semicircle or a semi-ellipse including a straight and curved side. Can be provided.
  • the non-display area NDA may be provided on at least one side of the display area DA. In one embodiment of the present invention, the non-display area NDA may surround the display area DA.
  • the substrate SUB may be a rigid substrate or a flexible substrate, and the material or physical properties are not particularly limited.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL may be provided in a plurality as a minimum unit for displaying an image.
  • Each of the pixels PXL may include a light emitting device LD driven by a corresponding scan signal and a data signal.
  • the light emitting element LD has a size as small as a micro-scale or a nano-scale, and may be connected to adjacent light-emitting elements in parallel with each other.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • FIG. 2 illustrates an embodiment in which the pixels PXL are arranged in a stripe form in the display area DA
  • the present invention is not limited thereto.
  • the display area DA may have various pixel arrangement types currently known.
  • the driver includes a scan driver providing scan signals to pixels PXL through a scan line, a light emitting driver providing light emission control signals to pixels PXL through a light emission control line, and pixels PXL through data lines. It may include a data driver for providing a data signal, and a timing controller. The timing control unit may control the scan driver, the light emitting driver, and the data driver.
  • 3A to 3D are circuit diagrams illustrating a unit emission area of the display device of FIG. 2 according to various embodiments.
  • the first to third sub-pixels may have substantially the same or similar structure.
  • the first sub-pixel among the first to third sub-pixels will be described.
  • the light emitting unit EAM may include a plurality of light emitting elements LD connected in parallel between the first driving power VDD and the second driving power VSS.
  • the first driving power supply VDD and the second driving power supply VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be equal to or higher than the threshold voltage of the light emitting elements LD during the light emission period of the first sub-pixel SP1.
  • the first electrode of each of the light emitting elements LD (eg, the anode electrode) is connected to the first driving power source VDD via the pixel driving circuit 144, and the second electrode of each of the light emitting elements LD ( For example, the cathode electrode) is connected to the second driving power source VSS.
  • FIGS. 3A to 3C an embodiment in which the light emitting elements LD are connected in parallel to each other in the same direction (eg, forward direction) between the first and second driving power sources VDD and VSS is illustrated.
  • the present invention is not limited to this.
  • some of the light emitting elements LD may be connected in the forward direction between the first and second driving power sources VDD and VSS, and the other portions may be connected in the reverse direction.
  • One of the first and second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light emitting elements LD may emit light alternately in groups having the same connection direction.
  • the first sub-pixel SP1 may include only a single light emitting element LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 3A.
  • the first electrode of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor T1 are different electrodes, for example, if the first electrode is a source electrode, the second electrode may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage (eg, low voltage) at which the first transistor T1 can be turned on is supplied from the scan line Si, thereby turning on the data line ( Dj) and the first node N1 are electrically connected. At this time, the data signal of the corresponding frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • a scan signal of a voltage (eg, low voltage) at which the first transistor T1 can be turned on is supplied from the scan line Si, thereby turning on the data line ( Dj) and the first node N1 are electrically connected.
  • the data signal of the corresponding frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor T2 (the driving transistor) is connected to the first driving power source VDD, and the second electrode is electrically connected to the first electrode of each of the light emitting elements LD.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power source VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a pixel driving circuit 144 having a relatively simple structure including a second transistor T2 for supplying light emitting elements LD is illustrated.
  • the present invention is not limited to this, and the structure of the pixel driving circuit 144 may be variously changed.
  • the pixel driving circuit 144 may include a transistor element for compensating the threshold voltage of the second transistor T2, a transistor element for initializing the first node N1, and / or light emission times of the light emitting elements LD.
  • it may further include at least one transistor element such as a transistor element for controlling the or other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1.
  • transistors included in the pixel driving circuit 144 for example, first and second transistors T1 and T2 are both illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel driving circuit 144 illustrated in FIG. 3B is similar in structure to or operation of the pixel driving circuit 144 of FIG. 3A except for changing the connection position of some components due to the change in transistor type. Therefore, detailed description thereof will be omitted.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the first sub-pixel SP1.
  • the pixel driving circuit 144 of the first sub-pixel SP1 is the i of the display area DA It may be connected to the first scan line Si and the j-th data line Dj.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the first sub-pixel SP1 disposed in the i-th row of the display area DA is in the i-1th scan line Si-1 and / or the i + 1th scan line Si + 1. It can be further connected.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode of the first transistor T1 (the driving transistor), for example, the source electrode is connected to the first driving power source VDD via the fifth transistor T5, and the other electrode, for example, the drain electrode is the first electrode. 6 may be connected to one end of the light emitting elements LD via the transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 corresponds to the voltage of the first node N1, and a driving current flowing between the first driving power VDD and the second driving power VSS via the light emitting elements LD. To control.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the first sub-pixel SP1 and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si connected to the first sub-pixel SP1.
  • the second transistor T2 is turned on when the scan signal of the gate-on voltage (eg, low voltage) is supplied from the i-th scan line Si to turn the j-th data line Dj into the first transistor. It is electrically connected to the source electrode of (T1). Therefore, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • the scan signal of the gate-on voltage eg, low voltage
  • the fourth transistor T4 is connected between the first node N1 and the initialization power source Vint. Further, the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1. The fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1 to turn on the voltage of the initialization power supply Vint to the first node N1. To pass.
  • the initialization power supply Vint may have a voltage equal to or less than the minimum voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power source VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of the light emitting elements LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of the light emitting elements LD and the initialization power source Vint. Further, the gate electrode of the seventh transistor T7 is connected to any one of the scan lines of the next stage, for example, the i + 1th scan line (Si + 1). The seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i + 1th scan line Si + 1 to turn on the voltage of the initialization power supply Vint of the light emitting elements LD. Feed to one end.
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 in each frame period and a voltage corresponding to the threshold voltage of the first transistor T1.
  • all of the first to seventh transistors T1 to T7 are illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 included in the pixel driving circuit 144 is changed to an N-type transistor, or all of the first to seventh transistors T1 to T7 are It can also be changed to an N-type transistor.
  • the pixel driving circuit 144 may further include a third transistor T3 in addition to the first and second transistors T1 and T2 as illustrated in FIG. 3D.
  • the third transistor T3 may be connected between the j-th data line Dj and the anode electrode of each of the light emitting elements LD.
  • the gate electrode of the third transistor T3 is connected to the control line CLi, so that it is turned on when a control signal is supplied to the control line CLi, and may be turned off in other cases.
  • all of the first to third transistors T1 to T3 are illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 included in the pixel driving circuit 144 is changed to an N-type transistor, or all of the first to third transistors T1 to T3 are It can also be changed to an N-type transistor.
  • FIG. 4 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 2, and FIG. 5 is a cross-sectional view taken along line I to I ′ of FIG. 4.
  • FIG. 4 for convenience, illustration of a transistor connected to the light emitting elements and signal wires connected to the transistor is omitted.
  • each electrode is simplified by showing each electrode as a single electrode layer, the present invention is not limited thereto.
  • a display device may include a base layer BSL provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 provided on the base layer BSL.
  • the first sub-pixel SP1 may be a red sub-pixel
  • the second sub-pixel SP2 may be a green sub-pixel
  • the third sub-pixel SP3 may be a blue sub-pixel.
  • a base layer BSL, a pixel circuit unit PCL, and a display element layer DPL may be provided in each pixel area of the first to third sub-pixels SP1 to SP3.
  • the pixel circuit unit PCL of each of the first to third sub-pixels SP1 to SP3 includes a buffer layer BFL disposed on the base layer BSL and first and second transistors disposed on the buffer layer BFL. (T1, T2) and driving voltage wiring DVL.
  • the pixel circuit units PCL of each of the first to third sub-pixels SP1 to SP3 provide a protective layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL. It may further include.
  • the base layer (BSL) may include an insulating material such as glass, organic polymer, crystal, and the like.
  • the base layer (BSL) may be made of a material having flexibility (flexibility) to allow bending or folding, and may have a single-layer structure or a multi-layer structure.
  • the buffer layer BFL is provided on the base layer BSL, and it is possible to prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • a light blocking pattern SDL may be provided between the base layer BSL and the buffer layer BFL.
  • the light blocking pattern SDL may be formed of a conductive material, an insulating material, and the like, and block light entering the rear surface of the base layer BSL to block each pixel circuit unit of the first to third sub pixels SP1, SP2, and SP3.
  • PCL may be a light blocking film that blocks the light from entering.
  • the light blocking pattern SDL may include a black matrix.
  • the light blocking pattern SDL may be provided on the base layer BSL to correspond to the lower portion of the semiconductor layer SCL of each of the first and second transistors T1 and T2.
  • the light blocking pattern SDL may be made of a metal that is a conductive material. In this case, the light blocking pattern SDL may be electrically connected to some components of any one of the first and second transistors T1 and T2.
  • the first transistor T1 is a driving transistor electrically connected to some of the light emitting elements LD provided in the display element layer DPL of the corresponding sub-pixel to drive the light emitting elements LD, and the second transistor (T2) may be a switching transistor that switches the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, and source and drain electrodes SE and DE.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a source region contacting the source electrode SE and a drain region contacting the drain electrode DE.
  • the region between the source region and the drain region may be a channel region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the source region and the drain region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • Each of the source electrode SE and the drain electrode DE may contact the source region and the drain region of the semiconductor layer SCL through a contact hole passing through the interlayer insulating layer ILD and the gate insulating layer GI.
  • the first and second transistors T1 and T2 included in the pixel circuit unit PCL provided in each sub-pixel may be composed of LTPS thin film transistors, but are not limited thereto. Depending on the embodiment, it may be composed of an oxide semiconductor thin film transistor.
  • the drain electrode DE of each of the first and second transistors T1 and T2 may be electrically connected to the light blocking pattern SDL provided on the base layer BSL. Specifically, the drain electrode DE of each of the first and second transistors T1 and T2 is through a contact hole sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. It may be electrically connected to the corresponding light blocking pattern SDL.
  • the driving voltage wiring DVL may be provided on the interlayer insulating layer ILD, but the present invention is not limited thereto, and according to an embodiment, on any one of the insulating layers included in the pixel circuit unit PCL Can be provided on.
  • a second driving power source (see VSS in FIG. 3A) may be applied to the driving voltage line DVL.
  • the partition wall PW and the bank BNK are provided on the same surface and may be formed and / or provided through the same process.
  • the partition wall PW and the bank BNK may be provided integrally and may include the same material.
  • the partition wall PW provided in the light emitting area EMA of the first to third sub pixels SP1 to SP3 and the non-light emitting area PPA of each of the first to third sub pixels SP1 to SP3 are provided.
  • the bank BNK is formed and / or provided through the same process, the number of mask processes may be reduced compared to the case where the partition wall PW and the bank BNK are separately formed. A detailed description thereof will be described later with reference to FIG. 8B.
  • the partition wall PW may be spaced apart from the partition wall WW disposed adjacently on the protective layer PSV. Two adjacent partition walls PW may be spaced apart on the protective layer PSV over the length L of one light emitting element LD. As illustrated in FIG. 5, the partition wall PW may have a trapezoidal cross-section in which the width becomes narrower as it goes upward from one surface of the protective layer PSV, but the present invention is not limited thereto.
  • the partition wall PW may include a curved surface having a cross section such as a semicircle or a semi-ellipse, which becomes narrower as it goes upward from one surface of the protective layer PSV.
  • a cross section such as a semicircle or a semi-ellipse
  • the shape of the partition wall PW is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting elements LD.
  • Two adjacent partition walls PW may be disposed on the same plane on the protective layer PSV, and may have the same height.
  • the second connection wiring CNL2 may extend parallel to the extending direction of the first connection wiring CNL1.
  • the second connection wiring CNL2 may be provided in common to the first to third sub-pixels SP to SP3. Accordingly, the first to third sub-pixels SP1 to SP3 may be commonly connected to the second connection wire CNL2.
  • the first connection wire CNL1 may be regarded as a region of the first electrode REL1.
  • the present invention is not limited to this.
  • the first electrode REL1 and the first connection wire CNL1 may be formed separately from each other, and may be electrically connected to each other through a contact hole or via hole, not shown.
  • the second electrode REL2 extends along the second direction DR2 and may be electrically connected to the second connection wire CNL2.
  • the second electrode REL2 may be branched from the second connection line CNL2 along the second direction DR2. Accordingly, the second electrode REL2 and the second connection wire CNL2 may be integrally provided and electrically and / or physically connected to each other.
  • the second connection wire CNL2 may be regarded as a region of the second electrode REL2.
  • the present invention is not limited to this.
  • the second electrode REL2 and the second connection wire CNL2 may be formed separately from each other, and may be electrically connected to each other through a contact hole or via hole, not shown.
  • the first electrode REL is firstly connected to the first connection line CNL1 through the first connection wiring CNL1.
  • the alignment voltage may be applied, and the second alignment voltage may be applied to the second electrode REL2 through the second connection line CNL2.
  • the first alignment voltage and the second alignment voltage may have different voltage levels.
  • a predetermined alignment voltage having a different voltage level is applied to each of the first electrode REL1 and the second electrode REL2, an electric field may be formed between the first electrode REL1 and the second electrode REL2.
  • Light emitting elements LD may be arranged between the first electrode REL1 and the second electrode REL2 by an electric field.
  • each of the first and second electrodes REL1 and REL2 is a light emitting element ( LD) can serve as a driving electrode for driving.
  • the first and second electrodes REL1 and REL2 progress light emitted from both ends EP1 and EP2 of each of the light emitting elements LD in a direction in which an image of the display device is displayed (eg, a front direction). It can be made of a material having a constant reflectance.
  • the first and second electrodes REL1 and REL2, the first connecting wire CNL1, and the second connecting wire CNL2 are provided on the same layer and are made of the same material. Can be.
  • the first and second electrodes REL1 and REL2, the first connecting wire CNL1, and the second connecting wire CNL2 may be made of a conductive material having a constant reflectance.
  • Conductive materials include Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), zinc (Zinc) oxide), a conductive oxide such as ITZO (indium tin zinc oxide), and a conductive polymer such as PEDOT.
  • Materials of the first and second electrodes REL1 and REL2, the first connection wiring CNL1, and the second connection wiring CNL2 are not limited to the above-described materials.
  • first and second electrodes REL1 and REL2 may be formed of a single layer, but the present invention is not limited thereto.
  • Two or more materials among metals, alloys, conductive oxides, and conductive polymers may be formed as a stacked multilayer film.
  • Each of the first and second electrodes REL1 and REL2, the first connection wiring CNL1, and the second connection wiring CNL2 transmits signals to both ends EP1 and EP2 of each of the light emitting elements LD.
  • it may be formed of multiple layers of at least double layers.
  • the first and second electrodes REL1 and REL2 have a shape corresponding to the shape of the partition wall PW, the light emitted from both ends EP1 and EP2 of each of the light emitting elements LD is first and second. It may be reflected by the second electrodes REL1 and REL2 to further advance in the front direction of the display device. Therefore, efficiency of light emitted from each of the light emitting elements LD may be improved.
  • the partition wall PW and the first and second electrodes REL1 and REL2 emit light emitted from each of the light emitting elements LD in the front direction of the display device. It can function as a reflective member that improves the light output efficiency of the elements LD.
  • first and second electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode REL1 may be an anode electrode
  • second electrode REL2 may be a cathode electrode.
  • Each of the light emitting elements LD may be a light-emitting diode of a very small size, for example, nano or micro-scale, using an inorganic crystal structure material.
  • At least two to tens of light emitting elements LD may be provided in each of the first to third sub pixels SP1, SP2, and SP3, but the present invention is not limited thereto. Needless to say, the number of light-emitting elements LD provided to each sub-pixel may vary.
  • Each of the light emitting elements LD includes a first conductive semiconductor layer 11, an active layer 12, a second conductive semiconductor layer 13, and an electrode layer 15 along the length L direction of each light emitting element LD. It may include a light-emitting stacked pattern sequentially stacked. In addition, each of the light emitting elements LD may further include an insulating film 14 surrounding the outer peripheral surface of the light emitting laminate pattern. In one embodiment of the present invention, each of the light emitting elements LD may have a circular pillar shape.
  • each light emitting element LD has a first end EP1 corresponding to any one of a lower portion of the original column and an upper portion of the original column, and a second corresponding to the rest of the lower portion of the original column and the upper portion of the original column It may include an end (EP2).
  • Any one of the first conductive semiconductor layer 11 and the electrode layer 15 may be disposed on the first end EP1 of each light emitting element LD, and the first conductive semiconductor layer ( 11) and the other of the electrode layer 15 may be disposed.
  • the light emitting elements LD include a plurality of first light emitting elements LD1 and a second electrode (aligned between the first-first electrode REL1_1 and the second electrode REL2).
  • REL2 aligned between the first-first electrode REL1_1 and the second electrode REL2.
  • REL2 and the first and second electrodes REL1_2 may be divided into a plurality of second light emitting elements LD2.
  • the first insulating layer INS1 fills the space between each of the light emitting elements LD and the protective layer PSV to stably support the light emitting elements LD, and the light emitting elements from the protective layer PSV (LD) can be prevented from deviating.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating film advantageous for protecting the light emitting elements LD from the pixel circuit part PCL, but the present invention is not limited thereto. .
  • the first insulating layer INS1 may be formed of an organic insulating film that is advantageous for planarizing the support surface of the light emitting elements LD.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material.
  • the second insulating layer INS2 is provided on a portion of the upper surface of each of the light emitting elements LD to expose both ends EP1 and EP2 of each light emitting element LD to the outside. You can.
  • the first connection wiring CNL1 may be electrically connected to the drain electrode DE of the first transistor T1 through the first contact hole CH1 of the protective layer PSV. . Since the first connection line CNL1 is provided integrally with the first electrode REL1, the signal of the first transistor T1 applied to the first connection line CNL1 may be transmitted to the first electrode REL1. have.
  • the first electrode REL1 is disposed adjacent to one of both ends EP1 and EP2 of each of the light emitting elements LD, and is electrically connected to each of the light emitting elements LD through the first contact electrode CNE1. Can be connected to. Accordingly, the signal of the first transistor T1 applied to the first electrode REL1 may be transmitted to each of the light emitting elements LD through the first contact electrode CNE1.
  • the second connection wire CNL2 may be electrically connected to the driving voltage wire DVL through the second contact hole CH2 of the protective layer PSV. Since the second connection wiring CNL2 is provided integrally with the second electrode REL2, the second driving power VSS of the driving voltage wiring DVL applied to the second connection wiring CNL2 is the second electrode ( REL2).
  • the second electrode REL2 is disposed adjacent to the other end of each of the ends EP1 and EP2 of each of the light emitting elements LD, and is electrically connected to each of the light emitting elements LD through the second contact electrode CNE2. Can be connected. Accordingly, the second driving power source VSS applied to the second electrode REL2 may be transmitted to each of the light emitting elements LD.
  • a first contact electrode for electrically and / or physically stably connecting one end of each of the first electrode REL1 and each of the ends EP1 and EP2 of the light emitting elements LD ( CNE1) can be provided.
  • the first contact electrode CNE1 is made of a transparent conductive material so that light emitted from each of the light emitting elements LD and reflected in the front direction of the display device by the first electrode REL1 can proceed in the front direction without loss. Can be.
  • a second contact electrode CNE2 may be provided on the second electrode REL2.
  • the second contact electrode CNE2 covers the second electrode REL2 when viewed on a plane, and may overlap the second electrode REL2. Also, the second contact electrode CNE2 may overlap the second end EP2 of each of the first light emitting elements LD1 and the first end EP1 of each of the second light emitting elements LD2.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but the present invention is not limited thereto.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the same plane and are spaced apart and spaced on the second insulating layer INS2 electrically and / or physically Can be separated. That is, the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the same layer and may be formed through the same manufacturing process.
  • a third insulating layer INS3 covering the first and second contact electrodes CNE1 and CNE2 may be provided on the first contact electrode and the second contact electrodes CNE1 and CNE2.
  • the third insulating layer INS3 may prevent corrosion of the first and second contact electrodes CNE1 and CNE2 by preventing the first and second contact electrodes CNE1 and CNE2 from being exposed to the outside.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed of a single layer as illustrated in the drawings, but the present invention is not limited thereto.
  • the third insulating layer INS3 may be formed of multiple layers.
  • the third insulating layer INS3 may have a structure in which a plurality of inorganic insulating layers or a plurality of organic insulating layers are alternately stacked.
  • the third insulating layer INS3 may have a structure in which a first inorganic insulating layer, an organic insulating layer, and a second inorganic insulating layer are sequentially stacked.
  • An overcoat layer (not shown) may be provided on the third insulating layer INS3.
  • the overcoat layer may be a flattening layer to mitigate the step difference caused by the partition wall PW disposed thereunder, the first and second electrodes REL1 and REL2, the first and second contact electrodes CNE1 and CNE2, and the like. You can.
  • the overcoat layer may be an encapsulation layer preventing oxygen and moisture from penetrating the light emitting devices LD.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the light emitting elements LD through the first electrode REL1 and the second electrode REL2. Accordingly, while the electron-hole pair is combined in the active layer 12 of each of the light emitting elements LD, each of the light emitting elements LD may emit light.
  • the active layer 12 may emit light in a wavelength range of 400 nm to 900 nm.
  • FIG. 6 is a schematic plan view illustrating a first sub-pixel in the pixel of FIG. 4 according to another exemplary embodiment.
  • the first sub-pixel SP1 includes a light emitting area EMA emitting light and a non-light emitting area PPA located around the light emitting area EMA. It can contain.
  • the light emitting devices LD may include first light emitting devices LD1 and second light emitting devices LD2.
  • the first light emitting elements LD1 may include first and second ends EP1 and EP2 in the first direction DR1.
  • the first direction DR1 may mean a horizontal direction when viewed on a plane.
  • the second light emitting elements LD2 may include first and second ends EP1 and EP2 in a second direction DR2 crossing the first direction DR1.
  • the second direction DR2 may mean a vertical direction when viewed on a plane.
  • the first light emitting elements LD1 may be aligned in a horizontal direction
  • the second light emitting elements LD2 may be aligned in a vertical direction.
  • the light emitting area EMA of the first sub pixel SP1 includes the first sub light emitting area SEMA1 and the second light emitting devices LD2 in which the first light emitting devices LD1 are provided. ) May include a second sub emission area SEMA2 provided therein.
  • the first electrode REL1 includes the first-first electrode REL1_1 and the first-second electrode REL1_2, and the second electrode REL2 is the second-first electrode ( REL2_1) and a second-second electrode REL2_2.
  • a part of the first electrode REL1 and a part of the second electrode REL2 may be alternately provided in the first sub emission area SEMA1 along the first direction DR1.
  • the first-first electrode REL1_1 of the first electrode REL1 and the second-first electrode REL2_1 of the second electrode REL2 have a first direction DR1 within the first sub-emission area SEMA1. ).
  • the remainder of the first electrode REL1 and the rest of the second electrode REL2 may be alternately provided in the second sub-emission region SEMA2 along the second direction DR2.
  • the first-second electrode REL1_2 of the first electrode REL1 and the second-second electrode REL2_2 of the second electrode REL2 are in the second direction DR2 in the second sub-light emitting area SEMA2. ).
  • the first contact electrode CNE1 is provided on the first-first electrode REL1_1 and overlapped with the first-first electrode REL1_1 in plan view. It may be provided on the electrodes CNE1_1 and 1-2 electrodes REL1_2 and may include a 1-2 contact electrodes CNE1_2 overlapping the first-2 electrodes REL1_2 in plan view.
  • the second contact electrode CNE2 is provided on the 2-1 electrode REL2_1 and overlaps the 2-1 electrode REL2_1 when viewed in a plan view
  • the 2-1 contact electrode CNE2_1 and the second A second-2 contact electrode CNE2_2 provided on the -2 electrode REL2_2 and overlapping the second-2 electrode REL2_2 when viewed on a plane may be included.
  • the distance between the 1-1 and 2-1 reflective electrodes REL1_1 and REL2_1 in the first sub-emission region SEMA1 and the 1-2 and 2-2 reflections in the second sub-emission region SEMA2 may be designed to be the same. This is the same as the alignment area of the first light emitting elements LD1 aligned in the first sub light emitting area SEMA1 and the alignment area of the second light emitting elements LD2 aligned in the second sub light emitting area SEMA2. It is to do. When the alignment areas in each of the first and second sub-emission regions SEMA1 and SEMA2 are the same, it is possible to prevent the first and second light-emitting elements LD1 and LD2 from being biased to a partial region.
  • the bank BNK disposed on the same plane as the partition wall PW may be provided in the non-emission area PPA of the first sub-pixel SP1.
  • the bank BNK is formed and / or provided in the non-emission area PPA between the first sub-pixel SP1 and sub-pixels adjacent to the first sub-pixel SP1, so that the emission area EMA of each sub-pixel is provided. Can be defined.
  • the partition wall (PW) and the bank (BNK) may be made of an organic insulating material including an organic material, but is not limited thereto. According to an embodiment, the partition wall PW and the bank BNK do not directly affect the inorganic insulating material including the inorganic material or the first and second electrodes REL1 and REL2 and the light emitting elements LD, and do not external light. It may be made of a conductive material or the like reflected on.
  • the first and second connection wirings CNL1 and CNL2 are provided on the corresponding bank BNK, and when viewed on a plane, the corresponding bank BNK ).
  • FIG. 7 is a schematic plan view illustrating a first sub-pixel in the pixel of FIG. 4 according to another exemplary embodiment.
  • FIG. 7 for convenience of illustration, only the first and second electrodes, light-emitting elements provided between the first and second electrodes, and a second connection wire connected to the second electrode are illustrated.
  • the first sub-pixel SP1 includes a light emitting area EMA emitting light and a non-light emitting area PPA located around the light emitting area EMA. It may include.
  • the display element layer of the first sub-pixel SP1 (refer to DPL in FIG. 5) includes first and second electrodes REL1 and REL2 provided on the circuit element layer (refer to PCL in FIG. 5) and a second connection wiring ( CNL2) and a plurality of light emitting devices LD.
  • the first and second electrodes REL1 and REL2 are provided on the same plane on the protective layer PSV and may be electrically connected to the light emitting elements LD.
  • Each of the first and second electrodes REL1 and REL2 may have a circular shape.
  • a radial electric field may be formed between the first and second electrodes REL1 and REL2. Due to this, the light emitting elements LD may be aligned in various directions along the circumference of the first electrode REL1.
  • Each of the light emitting elements LD may have a circular column shape, as illustrated in FIG. 1A.
  • each of the light emitting elements LD may include first and second ends EP1 and EP2 in the length L direction.
  • a first conductive semiconductor layer 11 may be disposed at one end of each of the first and second ends EP1 and EP2 of each of the light emitting elements LD, and the first and each of the light emitting elements LD may be disposed.
  • the electrode layer 15 may be disposed on the other end of the second ends EP1 and EP2.
  • Each of the first and second electrodes REL1 and REL2 may have a circular shape as illustrated, but the present invention is not limited thereto, and may have various shapes such as oval, square, and polygon.
  • the first electrode REL1 and the second electrode REL2 may be provided in the emission area EMA of the first sub-pixel SP1.
  • the second electrode REL2 may be provided in a shape surrounding the periphery of the first electrode REL1.
  • the second electrode REL2 may extend in the circumferential direction around the first electrode REL1.
  • the second electrode REL2 may include a 2-1 electrode REL2-1 and a 2-2 electrode REL2_2.
  • the 2-1 electrode REL2_1 and the 2-2 electrode REL2_2 may be arranged to be spaced apart from each other at predetermined intervals.
  • the 2-1 electrode REL2_1 may be electrically connected to the 2-1 electrode REL2_1 disposed in the same column along the second direction DR2 through the 2-1 connection wiring CNL2_1.
  • the 2-2 electrode REL2_2 may be electrically connected to the 2-2 electrode REL2_2 disposed in the same column along the second direction DR2 through the 2-2 connection wiring CNL2_2.
  • 8A to 8H are cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 5.
  • a pixel circuit unit PCL is formed on the base layer BSL of each of the first to third sub pixels SP1, SP2, and SP3.
  • the pixel circuit unit PCL may include a light blocking pattern SDL, first and second transistors T1 and T2, driving voltage wiring DVL, and a protective layer PSV.
  • the protective layer PSV may include a first contact hole CH1 exposing the drain electrode DE of the first transistor T1 and a second contact hole CH2 exposing the driving voltage line DVL. You can.
  • the insulating material layer is patterned using a mask (not shown) to form first to third sub-pixels
  • a partition wall PW is formed in each light emitting area EMA of the fields SP1, SP2, and SP3, and at the same time, a bank BNK is formed in the non-light emitting area PPA of the first to third sub-pixels SP1, SP2, SP3. ).
  • the mask used in the above-described manufacturing process may be a halftone mask.
  • the partition wall PW and the bank BNK are provided on the same surface and may include the same material.
  • the partition wall PW and the bank BNK may be an organic insulating layer including an organic material.
  • the number of masks is reduced as compared to the case where the protective layer PSV and the partition wall PW are formed in separate processes, respectively.
  • the manufacturing process can be made simpler.
  • Each of the first and second electrodes REL1 and REL2 may be provided and / or formed on the corresponding partition wall PW in the emission area EMA of each sub-pixel.
  • Each of the first and second connection wires CNL1 and CNL2 may be provided and / or formed in the non-emission area PPA of each sub-pixel.
  • the first connection wiring CNL1 may be electrically connected to the first transistor T1 of the pixel circuit unit PCL through the first contact hole CH1 of the protective layer PSV.
  • the first connection wire CNL1 may be provided integrally with the first electrode REL1 to be electrically and / or physically connected to the first electrode REL1. Accordingly, the signal (or voltage) applied to the first transistor T1 may be transmitted to the first electrode REL1 through the first connection line CNL1.
  • the first insulating layer INS1 may be formed and / or provided between the first electrode REL1 and the second electrode REL2 in the emission area EMA of each sub-pixel, and the non-emission area ( PPA) may be formed and / or provided on the first and second connection wires CNL1 and CNL2, respectively.
  • the first electrode is applied by applying an alignment voltage corresponding to each of the first and second electrodes REL1 and REL2 of each sub-pixel through the first and second connection wires CNL1 and CNL2.
  • An electric field is formed between the (REL1) and the second electrode (REL2).
  • the first An electric field according to a potential difference between the first and second electrodes REL1 and REL2 may be formed between the first and second electrodes REL1 and REL2.
  • the light emitting elements LD are input by using an inkjet printing method or the like in a state in which an electric field is formed between the first electrode REL1 and the second electrode REL2 formed in the emission area EMA of each sub-pixel.
  • a nozzle is disposed on the protective layer PSV, and a solvent including the light emitting elements LD is dropped through the nozzle to protect the light emitting elements LD from the light emitting area EMA of each sub-pixel.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may include materials that can be vaporized by room temperature or heat. Further, the solvent may be in the form of an ink or paste.
  • the method of injecting the light emitting elements LD is not limited thereto, and the method of injecting the light emitting elements LD may be changed. Thereafter, the solvent can be removed.
  • the light emitting elements LD When the light emitting elements LD are input on the protective layer PSV, self-alignment of the light emitting elements LD may be induced due to an electric field formed between the first electrode REL1 and the second electrode REL2. have. Accordingly, the light emitting elements LD may be arranged between the first electrode REL1 and the second electrode REL2. That is, the light emitting elements LD may be intensively aligned in a desired area, for example, the light emitting area EMA of each sub-pixel.
  • an insulating material layer (not shown) is applied on the protective layer PSV, and then the insulating material layer is used by using a mask (not shown).
  • a second insulating layer INS2 covering a portion of the upper surface of each light emitting element LD is formed. Due to this, both ends EP1 and EP2 of each light emitting element LD may be exposed to the outside.
  • the display device according to an exemplary embodiment of the present invention can be implemented as an active matrix display device.
  • the final manufactured display device forms a partition wall PW in the light-emitting area EMA of each sub-pixel during the manufacturing process of the display element layer DPL, and at the same time, the non-light-emitting area of each sub-pixel
  • a bank (BNK) in (PPA) the number of mask processes can be reduced.
  • FIG. 9 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic cross-sectional view showing a form in which a color conversion layer is coupled to the display device of FIG. 5.
  • a pixel area of one pixel among a plurality of pixels included in a display device is schematically illustrated for convenience.
  • FIG. 9 schematically shows a structure of a part of the display device described in detail with reference to FIG. 5, and detailed description thereof will be omitted.
  • a display device includes at least one pixel (PXL, hereinafter referred to as a 'pixel') including first to third sub-pixels SP1, SP2, and SP3. ), And a display panel DP including a first substrate SUB1 provided and a second substrate SUB2 coupled to the first substrate SUB1.
  • the pixel PXL is formed and / or provided in the pixel area PXA defined on the first substrate SUB1.
  • the pixel area PXA includes a first sub-pixel area SPA1 in which the first sub-pixel SP1 is formed and / or provided, and a second sub-pixel area SPA2 in which the second sub-pixel SP2 is formed and / or provided. ), And a third sub-pixel area SP3 in which the third sub-pixel SP3 is formed and / or provided.
  • the first substrate SUB1 may include a base layer BSL and a pixel circuit portion PCL provided on the base layer BSL.
  • the display element layer DPL may be provided on the first substrate SUB1.
  • the display element layer DPL includes a partition wall PW, a first electrode, and a second electrode provided on the pixel circuit unit PCL of each of the first to third sub-pixels SP1, SP2, and SP3.
  • the display element layer DPL may include a bank BNK provided in the non-emission area PPA of each of the first to third sub-pixels SP1, SP2, and SP3.
  • the partition wall PW and the bank BNK are provided on the same surface and may be formed through the same process.
  • the first and second contact electrodes CNE1 and CNE2 are provided on the same surface and may be formed through the same process.
  • Each of the light emitting elements LD may have both ends EP1 and EP2 in the length L direction.
  • the display panel DP may have a light conversion pattern layer disposed on one surface of the second substrate SUB2 so as to face the first to third sub-pixels SP1, SP2, and SP3 of the first substrate SUB1 ( LCP).
  • the light emitting elements LD aligned in the light emitting area EMA of the first to third sub pixels SP1 to SP3 may all emit light of the same color.
  • a color conversion layer CCL may be disposed on at least a portion of the first, second, and third sub-pixels SP1, SP2, and SP3.
  • the first and second color conversion layers CCL1 and CCL2 may be disposed on the first and second sub-pixels SP1 and SP2, respectively. Accordingly, the display device according to the exemplary embodiment of the present invention can display a full-color image.
  • the first color conversion layer CCL1 is disposed on one surface of the second substrate SUB2 so as to face the first sub-pixel SP1, and the light-emitting elements LD, provided in the corresponding sub-pixel,
  • the first color-converting particles that convert light of the color emitted from the first light-emitting elements into light of the first color may be included.
  • the first color conversion layer CCL1 converts blue light emitted from the first light emitting elements LD into red light. It may include a dot (QDr).
  • the first color filter CF1 is disposed between the first color conversion layer CCL1 and the second substrate SUB2, and selectively transmits light of the first color converted by the first color conversion layer CCL1.
  • Color filter material for example, the first color filter CF1 may be a red color filter.
  • the second color conversion layer CCL2 is disposed on one surface of the second substrate SUB2 so as to face the second sub-pixel SP2, and the light-emitting elements LD provided to the corresponding sub-pixels,
  • second color conversion particles that convert light emitted from the 'second light emitting devices' into light of the second color may be included.
  • the second color conversion layer CCL2 is the second light emitting element. It may include a green quantum dot (QDg) for converting blue light emitted from the field (LD) to green light.
  • QDg green quantum dot
  • the light scattering layer LSL may be disposed on one surface of the second substrate SUB2 to face the third sub-pixel SP3.
  • the light scattering layer LSL may be disposed between the third sub-pixel SP3 and the third color filter CF3.
  • the third color filter CF3 is disposed on one surface of the second substrate SUB2 so as to face the third sub-pixel SP3, and light of color emitted from the light emitting elements LD formed in the corresponding sub-pixel It may include a color filter material to selectively transmit.
  • the third color filter CF3 may be a blue color filter.
  • a black matrix BM may be disposed between the first, second, and third color filters CF1, CF2, and CF3.
  • the black matrix BM may be disposed on the second substrate SUB2 so as to overlap the bank BNK on the first substrate SUB1.
  • each pixel PXL and a display device having the same are easily manufactured using light-emitting elements LD having a single color, but at least some sub-pixels are manufactured.
  • the color conversion layer CCL By disposing the color conversion layer CCL on it, a full-color pixel PXL and a display device having the same can be manufactured.
  • some components of the display element layer DPL may be formed by the same process, thereby reducing the number of masks and simplifying the manufacturing process.
  • FIG. 10 is a schematic view of a display device according to another exemplary embodiment of the present invention, and is a cross-sectional view corresponding to the line I to I ′ in FIG. 4.
  • a display device includes a base provided with a plurality of pixels PXL It may include a layer (BSL).
  • Each of the pixels PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 provided on the base layer BSL.
  • a base layer BSL, a pixel circuit unit PCL, and a display element layer DPL may be provided in each pixel area of the first to third sub-pixels SP1 to SP3.
  • the pixel circuit unit PCL may include a light blocking pattern SDL provided on the base layer BSL, first and second transistors T1 and T2, driving voltage wiring DVL, and a protective layer PSV. .
  • the display element layer DPL includes a partition wall PW, a bank BNK, first and second electrodes REL1 and REL2, first and second connection wires CNL1 and CNL2, and a plurality of light emitting elements ( LD) and the first and second contact electrodes CNE1 and CNE2.
  • the protective layer PSV, the partition wall PW, and the bank BNK are coated with an organic insulating material layer (not shown) on the base layer BSL on which the first and second transistors T1 and T2 are formed.
  • the organic insulating material layer may be patterned using a halftone mask (not shown) or the like to be formed and / or provided in a desired region in each sub-pixel.
  • the protective layer PSV is formed and / or provided on the first and second transistors T1 and T2 in each sub-pixel, and the partition wall PW is formed in the light-emitting area EMA of each sub-pixel.
  • the bank BNK may be formed and / or provided in the non-emission area PPA of each sub-pixel.
  • 11A to 11G are cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 10.
  • a mask process using a halftone mask (not shown) is performed.
  • the organic insulating material layer is patterned.
  • a partition wall PW is formed in the emission area EMA of each of the first to third sub-pixels SP1 to SP3 by the above-described mask process, and at the same time, each of the first to third sub-pixels SP1 to SP3 is formed.
  • a bank BNK is formed in the non-emission region PPA, and at the same time, a protective layer PSV is formed on the driving voltage line DVL.
  • the protective layer PSV, the partition wall PW, and the bank BNK are formed through the same process and may be provided integrally.
  • the partition wall PW and the bank BNK may be regarded as a region of the protective layer PSV. .
  • the first connection wiring CNL1 may be electrically connected to the first transistor T1 of the pixel circuit unit PCL through the first contact hole CH1 of the protective layer PSV.
  • the second connection wiring CNL2 may be electrically connected to the driving voltage wiring DVL through the second contact hole CH2 of the protective layer PSV.
  • a pixel circuit unit including first and second electrodes REL1 and REL2 is formed.
  • the first insulating layer INS1 is formed on the (PCL).
  • each sub is connected through the first and second connection wirings CNL1 and CNL2.
  • An electric field is formed between the first electrode REL1 and the second electrode REL2 by applying an alignment voltage corresponding to each of the first and second electrodes REL1 and REL2 of the pixel.
  • the light emitting elements LD When the light emitting elements LD are input on the protective layer PSV, self-alignment of the light emitting elements LD may be induced due to an electric field formed between the first electrode REL1 and the second electrode REL2. have. Accordingly, the light emitting elements LD may be arranged between the first electrode REL1 and the second electrode REL2. That is, the light emitting elements LD may be intensively aligned in a desired area, for example, the light emitting area EMA of each sub-pixel.
  • each light emitting element LD A second insulating layer (INS2) is formed on a portion of the upper surface of the.
  • the second insulating layer INS2 may be formed of an organic insulating film including an organic material.
  • the display device according to an exemplary embodiment of the present invention can be implemented as an active matrix display device.
  • the first and second connecting wires CNL1 and CNL2 are used.
  • the light emitting elements LD may be aligned between the first and second electrodes REL1 and REL2 by using some configuration included in the pixel circuit unit PCL without applying an alignment voltage.
  • the first electrode REL1 (eg, the anode electrode) is connected to the third transistor T3 and the second electrode REL2, for example, the cathode.
  • the electrode is connected to the second driving power source VSS, the alignment voltage is adjusted through the j-th data line Dj by turning on the third transistor T3 through the control line CLi. REL1).
  • the second driving power VSS is applied to the second electrode REL2, a predetermined electric field may be formed between the first and second electrodes REL1 and REL2.
  • the light emitting elements LD are the first by the electric field formed between the first and second electrodes REL1 and REL2.
  • the sub-pixel SP1 may be aligned with the emission area EMA.
  • the light emitting elements LD may be aligned in the light emitting area EMA of the corresponding sub pixel by using some components of the pixel circuit unit PCL, the corresponding sub pixel may be individually driven. Accordingly, a process of forming alignment lines or the like for aligning the light emitting elements LD in the emission area EMA of each sub-pixel, and a process of removing the alignment wiring for individual driving of each sub-pixel may be omitted. have.
  • a process of forming a wiring for aligning the light emitting elements LD in the emission area EMA of each sub-pixel and a process of removing the wiring are omitted, so that the display device according to an embodiment of the present invention may have a mask process. Can be further reduced.
  • the insulating layer INS3 is formed.
  • the partition PW is formed in the emission area EMA of each sub-pixel, and at the same time, the non-emission area of each sub-pixel (BNK) in PPA), the number of mask processes can be reduced.
  • FIG. 12 illustrates a display device according to an exemplary embodiment of the present invention, and is a schematic cross-sectional view illustrating a form in which a substrate is coupled to the display device of FIG. 10.
  • FIG. 12 schematically shows a structure of a part of the display device described in detail with reference to FIG. 10, and a detailed description thereof will be omitted.
  • a display device includes at least one pixel PXL including first to third sub-pixels SP1, SP2, and SP3.
  • the display panel DP may include a first substrate SUB1 provided with a 'pixel' and a second substrate SUB2 coupled to the first substrate SUB1.
  • the pixel PXL is formed and / or provided in the pixel area PXA defined on the first substrate SUB1.
  • the pixel area PXA includes a first sub-pixel area SPA1 in which the first sub-pixel SP1 is formed and / or provided, and a second sub-pixel area SPA2 in which the second sub-pixel SP2 is formed and / or provided. ), And a third sub-pixel area SP3 in which the third sub-pixel SP3 is formed and / or provided.
  • the first substrate SUB1 may include a base layer BSL and a pixel circuit portion PCL provided on the base layer BSL.
  • the display element layer DPL may be provided on the first substrate SUB1.
  • the display element layer DPL includes a partition wall PW, a first electrode, and a second electrode provided on the pixel circuit unit PCL of each of the first to third sub-pixels SP1, SP2, and SP3.
  • the display element layer DPL may include a bank BNK provided in the non-emission area PPA of each of the first to third sub-pixels SP1, SP2, and SP3.
  • the partition wall PW and the bank BNK are provided on the same surface and may be formed through the same process.
  • the first and second contact electrodes CNE1 and CNE2 are provided on the same surface and may be formed through the same process.
  • Each of the light emitting elements LD may have both ends EP1 and EP2 in the length L direction.
  • the light emitting elements LD include a first light emitting element LD1 positioned in the first sub pixel SP1, a second light emitting element LD2 positioned in the second sub pixel SP2, and a third sub pixel ( And a third light emitting element LD3 located at SP3).
  • each of the first to third light emitting elements LD1 to LD3 may emit light having different colors from each other.
  • the first light emitting element LD1 emits red (R) light
  • the second light emitting element LD2 emits green (G) light
  • the third light emitting element LD3 emits blue (B) light.
  • red (R) light is emitted from the first sub-pixel SP1
  • green (G) light is emitted from the second sub-pixel SP2
  • blue (B) light is emitted from the third sub-pixel SP3. It can be released.
  • a light conversion pattern layer (see LCP in FIG. 9) that converts light emitted from the display element layer DPL into light of a specific color may be omitted.
  • the intermediate layer CTL may be provided between the first substrate SUB1 and the second substrate SUB2.
  • the intermediate layer CTL protects the display element layer DPL between the first substrate SUB1 and the second substrate SUB2 and may bond the first substrate SUB1 and the second substrate SUB2.
  • the intermediate layer (CTL) may have adhesiveness or adhesiveness to perform a bonding function.
  • the intermediate layer CTL may be made of a transparent material so that the image is transmitted to the second substrate SUB2.
  • the intermediate layer (CTL) may be made of an insulating material and may have flexibility.
  • the intermediate layer CTL is used as a material that protects the display element layer DPL on the first substrate SUB1 and serves to bond the first substrate SUB1 and the second substrate SUB2,
  • the type is not limited.
  • the intermediate layer (CTL) may be made of an organic material.

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 베이스 층; 및 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 각 서브 화소는, 화소 회로부와 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 비발광 영역을 포함한 표시 소자층을 포함할 수 있다. 상기 표시 소자층은, 각 서브 화소의 발광 영역에 제공된 격벽; 상기 각 서브 화소의 비발광 영역에 제공되며, 상기 격벽과 동일한 면 상에 위치한 뱅크; 상기 격벽 상에 제공되며 서로 이격된 제1 전극과 제2 전극; 및 상기 각 서브 화소의 발광 영역에서 상기 제1 및 제2 전극 사이에 제공되며, 상기 광을 방출하는 적어도 하나의 발광 소자를 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자를 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장 시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다. 발광 다이오드를 표시 패널의 광원으로 사용할 경우, 복수 개의 발광 다이오드들이 표시 패널의 각 화소 내에 배치될 수 있다. 이때, 복수의 발광 다이오드들이 밀접하게 배치될 경우, 인접한 발광 다이오들들 사이에서 원치 않는 단락이 발생하여 상기 발광 다이오드들이 손상될 수 있다. 이에, 발광 다이오드의 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 베이스 층; 및 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 각 서브 화소는, 화소 회로부와 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 비발광 영역을 포함한 표시 소자층을 포함할 수 있다. 상기 표시 소자층은, 각 서브 화소의 발광 영역에 제공된 격벽; 상기 각 서브 화소의 비발광 영역에 제공되며, 상기 격벽과 동일한 면 상에 위치한 뱅크; 상기 격벽 상에 제공되며 서로 이격된 제1 전극과 제2 전극; 및 상기 각 서브 화소의 발광 영역에서 상기 제1 및 제2 전극 사이에 제공되며, 상기 광을 방출하는 적어도 하나의 발광 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 격벽과 상기 뱅크는 동일한 물질을 포함하며 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 제1 전극과 상기 발광 소자의 양측 단부 중 하나의 단부를 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자의 양측 단부 중 나머지 단부를 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 발광 소자와 상기 화소 회로부 사이에 제공된 제1 절연층; 및 상기 발광 소자의 상면 일부 상에 제공된 제2 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는, 상기 베이스 층 상에 제공된 적어도 하나의 트랜지스터; 및 상기 트랜지스터 상에 제공된 보호층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 상기 격벽 및 상기 뱅크와 동일한 면 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 상기 격벽 및 상기 뱅크와 일체로 제공되며 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 층과 상기 트랜지스터 사이에 제공된 도전 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴은 상기 베이스 층의 배면으로 유입되는 광을 차단하는 광 차단 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 표시 소자층 상에 제공되며 상기 광을 특정 색의 광으로 변환하는 컬러 변환 입자들을 포함하는 컬러 변환층; 및 상기 컬러 변환층 상에 제공되는 기판을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 표시 소자층 상에 제공되는 기판; 및 상기 표시 소자층과 상기 기판 사이에 제공된 중간층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간층은 상기 표시 소자층과 상기 기판을 합착하는 접착성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 전기적으로 분리되며, 상기 제1 및 제2 전극 중 하나의 전극은 다른 하나의 전극의 주변을 둘러싸는 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 초소형의 발광 다이오드를 포함할 수 있다.
상술한 실시예에 따른 표시 장치는 발광 영역과 비발광 영역을 갖는 복수의 서브 화소들을 포함한 베이스 층을 제공하는 단계; 및 상기 베이스 층 상에 상기 서브 화소들 각각의 발광 영역에서 광을 방출하는 표시 소자층을 형성하는 단계를 포함하여 제조될 수 있다. 상기 표시 소자층을 형성하는 단계는, 각 서브 화소의 발광 영역에 격벽을 형성하고, 동시에 상기 각 서브 화소의 비발광 영역에 뱅크를 형성하는 단계; 상기 격벽 상에 서로 이격된 제1 및 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극 상에 각각 대응하는 전극의 상면 일부를 노출하는 제1 절연층을 형성하는 단계; 상기 제1 및 제2 전극 각각에 대응하는 정렬 전압을 인가하여 상기 제1 및 제2 전극 사이에 복수의 발광 소자들을 정렬하는 단계; 상기 발광 소자들 상에 상기 발광 소자들 각각의 양측 단부를 외부로 노출하는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 제1 및 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 층을 제공하는 단계는, 상기 베이스 층 상에 적어도 하나 이상의 트랜지스터를 형성하는 단계; 및 상기 트랜지스터 상에 보호층을 형성하는 단계를 포함할 수 있다. 상기 보호층은 상기 격벽 및 상기 뱅크와 일체로 제공되며 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 전기적으로 분리되며, 상기 제1 및 제2 전극 중 하나의 전극은 다른 하나의 전극의 주변을 둘러싸는 형태로 제공될 수 있다.
본 발명의 일 실시예에 따르면, 마스크 수를 줄여 비교적 단순한 제조 공정을 갖는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6은 도 4의 화소에 있어서 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 7은 도 4의 화소에 있어서 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 8a 내지 도 8h는 도 5의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 표시 장치에 컬러 변환층이 결합된 형태를 나타낸 개략적인 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 11a 내지 도 11g는 도 10의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 10의 표시 장치에 기판이 결합된 형태를 나타낸 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층제로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 타측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그 직경보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 전극층(15) 외에도 도 1b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 전극층들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연성 피막(14)은 생략될 수도 있으며, 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연성 피막(14)은 도 1a에 도시된 바와 같이 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 절연성 피막(14)은 발광 소자(LD)의 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 절연성 피막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 전극층들(15, 16)들이 배치될 경우, 절연성 피막(14)은 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연성 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각 화소(PXL)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SP1, SP2, SP3)은 서로 다른 색상의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 다만, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 2에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 2는 설명의 편의를 위해 배선부가 생략되었다
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 3a 내지 도 3d에 있어서, 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3d에 있어서, 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제3 서브 화소 중 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 2, 및 도 3a를 참조하면, 제1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMA)와 상기 발광부(EMA)를 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시예에 따라, 발광부(EAM)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위 차는 제1 서브 화소(SP1)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 발광 소자들(LD) 중 일부는 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다. 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 데이터 신호를 제1 서브 화소(SP1) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 2, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(144)는 도 3c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 2, 및 도 3c를 참조하면, 화소 구동 회로(144)는 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 기 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3c에서는 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
실시예에 따라, 화소 구동 회로(144)는 도 3d에 도시된 바와 같이 제1 및 제2 트랜지스터(T1, T2) 이외에 제3 트랜지스터(T3)를 더 포함할 수 있다. 제3 트랜지스터(T3)는 j번째 데이터 라인(Dj)과 발광 소자들(LD) 각각의 애노드 전극 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결되어, 상기 제어 라인(CLi)으로 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프될 수 있다.
편의를 위하여, 도 3d에서는 제1 내지 제3 트랜지스터(T1 ~ T3) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이며, 도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 4에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 4에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 4 및 도 5에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 베이스 층(BSL)을 포함할 수 있다.
화소들(PXL) 각각은 베이스 층(BSL) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 비발광 영역(PPA)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 비발광 영역(PPA)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 영역에는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 베이스 층(BSL) 상에 배치된 버퍼층(BFL)과, 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
베이스 층(BSL)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 베이스 층(BSL)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
버퍼층(BFL)은 베이스 층(BSL) 상에 제공되며, 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
베이스 층(BSL)과 버퍼층(BFL) 사이에는 차광 패턴(SDL)이 제공될 수 있다.
차광 패턴(SDL)은 도전성 물질, 절연 물질 등으로 이루어질 수 있으며 베이스 층(BSL)의 배면으로 유입된 광을 차단하여 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 화소 회로부(PCL)에 상기 광이 유입되는 것을 차단하는 광 차단막일 수 있다. 실시예에 따라, 차광 패턴(SDL)은 블랙 매트릭스를 포함할 수 있다. 차광 패턴(SDL)은 제1 및 제2 트랜지스터(T1, T2) 각각의 반도체층(SCL)의 하부에 대응되도록 베이스 층(BSL) 상에 제공될 수 있다. 실시예에 따라, 차광 패턴(SDL)은 도전성 물질인 금속으로 이루어질 수도 있다. 이러한 경우, 차광 패턴(SDL)은 제1 및 제2 트랜지스터(T1, T2) 중 어느 하나의 트랜지스터의 일부 구성에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자들(LD) 중 일부에 전기적으로 연결되어 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소에 제공된 화소 회로부(PCL)에 포함된 제1 및 제2 트랜지스터들(T1, T2)은 LTPS 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다.
제1 및 제2 트랜지스터들(T1, T2) 각각의 드레인 전극(DE)은 베이스 층(BSL) 상에 제공된 차광 패턴(SDL)과 전기적으로 연결될 수 있다. 구체적으로, 제1 및 제2 트랜지스터들(T1, T2) 각각의 드레인 전극(DE)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 차례로 관통하는 컨택 홀을 통해 대응하는 차광 패턴(SDL)에 전기적으로 연결될 수 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW), 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
격벽(PW)은 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 격벽(PW)과 동일한 물질로 구성된 뱅크(BNK)는 인접한 서브 화소들 사이의 비발광 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
본 발명의 일 실시에에 있어서, 격벽(PW)과 뱅크(BNK)는 동일한 면 상에 제공되며 동일한 공정을 통해 형성 및/또는 제공될 수 있다. 격벽(PW)과 뱅크(BNK)는 일체로 제공될 수 있으며, 동일한 물질을 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공된 격벽(PW)과 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 비발광 영역(PPA)에 제공된 뱅크(BNK)가 동일한 공정을 통해 형성 및/또는 제공될 경우, 상기 격벽(PW)과 상기 뱅크(BNK)를 각각 따로 형성하는 경우에 비해 마스크 공정 수가 줄어들 수 있다. 이에 대한 상세한 설명은 도 8b를 참고하여 후술한다.
격벽(PW)은 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 격벽(PW)은, 도 5에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 격벽(PW)은 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 두 개의 격벽(PW)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에서 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 배선(CNL1)은 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해 대응하는 하나의 서브 화소 내에만 제공될 수 있다.
제2 연결 배선(CNL2)은 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제2 연결 배선(CNL2)은 제1 내지 제3 서브 화소들(SP ~ SP3)에 공통으로 제공될 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SP1 ~ SP3)은 상기 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되며 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 제1 및 제2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
제1 전극(REL1)은 제1 연결 배선(CNL1)에 연결될 수 있다. 예를 들면, 제1 전극(REL1)은 제1 연결 배선(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(REL1)은 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 전극(REL1)과 제1 연결 배선(CNL1)이 일체로 형성 및/또는 제공되는 경우, 제1 연결 배선(CNL1)을 제1 전극(REL1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시예에 따라, 제1 전극(REL1)과 제1 연결 배선(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제2 전극(REL2)은 제2 방향(DR2)을 따라 연장되며 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2 전극(REL2)과 제2 연결 배선(CNL2)이 일체로 형성 및/또는 제공되는 경우, 제2 연결 배선(CNL2)을 제2 전극(REL2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시예에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 및 제2 전극들(REL1, REL2) 각각은 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전, 제1 전극(REL)에는 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 제2 전극(REL2)에는 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제1 전극(REL1)과 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 전계에 의해 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
평면 상에서 볼 때, 제2 전극(REL2)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2) 사이에 제공되고, 제1-1 및 제1-2 전극들(REL1_1, REL1_2)과 일정 간격 이격될 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제2 전극(REL2)은 보호층(PSV) 상에서 서로 교번하여 배치될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 및 제2 전극들(REL1, REL2) 각각은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제1 및 제2 전극들(REL1, REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 전극들(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 및 제2 전극들(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
제1 및 제2 전극들(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제1 및 제2 전극들(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 적어도 이중층 이상의 다중층으로 형성될 수 있다.
제1 및 제2 전극들(REL1, REL2)은 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(REL1, REL2)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과, 제1 및 제2 전극들(REL1, REL2)은 발광 소자들(LD) 각각에서 출사된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 전극들(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)이 애노드 전극이고, 제2 전극(REL2)이 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에는 적어도 2개 내지 수십 개의 발광 소자들(LD)이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 각 서브 화소에 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있음은 물론이다.
발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 발광 적층 패턴의 외주면을 둘러싸는 절연 피막(14)을 더 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 원 기둥 형상을 가질 수 있다. 이러한 경우, 각 발광 소자(LD)는 원 기둥의 하부 및 원 기둥의 상부 중 어느 하나에 대응되는 제1 단부(EP1)와 상기 원 기둥의 하부 및 상기 원 기둥의 상부 중 나머지에 대응되는 제2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11) 및 전극층(15) 중 어느 하나가 배치될 수 있고, 그의 제2 단부(EP2)에는 제1 도전성 반도체층(11) 및 전극층(15) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 제1-1 전극(REL1_1)과 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 제2 전극(REL2)과 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)로 구분될 수 있다.
발광 소자들(LD) 상에 발광 소자들(LD) 각각의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 발광 소자들(LD) 각각과 보호층(PSV) 사이에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 화소 회로부(PCL)로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 상면 일부 상에 제공되어 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
본 발명의 일 실시예에 있어서, 제1 연결 배선(CNL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 전극(REL1)과 일체로 제공되므로, 상기 제1 연결 배선(CNL1)으로 인가된 제1 트랜지스터(T1)의 신호는 제1 전극(REL1)으로 전달될 수 있다.
제1 전극(REL1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(REL1)으로 인가된 제1 트랜지스터(T1)의 신호가 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제2 연결 배선(CNL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제2 전극(REL2)과 일체로 제공되므로, 상기 제2 연결 배선(CNL2)으로 인가된 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 제2 전극(REL2)으로 전달될 수 있다.
제2 전극(REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제2 전극(REL2)으로 인가된 제2 구동 전원(VSS)이 발광 소자들(LD) 각각으로 전달될 수 있다.
제1 전극(REL1) 상에는, 제1 전극(REL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각으로부터 출사되어 제1 전극(REL1)에 의해 표시 장치의 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다.
제1 컨택 전극(CNE1)은 평면 상에서 볼 때 제1 전극(REL1)을 커버하며 제1 전극(REL1)에 중첩될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다. 제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제2 전극(REL2) 상에는 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 전극(REL2)을 커버하며 제2 전극(REL2)에 중첩될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일 평면 상에 제공되며 제2 절연층(INS2) 상에 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 즉, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 층에 제공되며 동일한 제조 공정을 통해 형성될 수 있다.
제1 컨택 전극과 제2 컨택 전극(CNE1, CNE2) 상에는 제1 및 제2 컨택 전극(CNE1, CNE2)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하여 제1 및 제2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제3 절연층(INS3) 상에는 오버 코트층(미도시)이 제공될 수 있다. 오버 코트층은 그 하부에 배치된 격벽(PW), 제1 및 제2 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 오버 코트층은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(REL1)과 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자들(LD) 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
도 6은 도 4의 화소에 있어서 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 6에 도시된 제1 서브 화소는, 발광 영역이 제1 및 제2 서브 발광 영역을 포함하고 각 서브 발광 영역 별로 전극들의 정렬 형태가 상이해지는 점을 제외하고는 도 4의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 6의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 2, 도 4 및 도 6을 참조하면, 제1 서브 화소(SP1)는 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변에 위치한 비발광 영역(PPA)을 포함할 수 있다.
제1 서브 화소(SP1)의 표시 소자층(도 5의 DPL 참고)은 회로 소자층(도 5의 PCL 참고) 상에 제공된 격벽(PW), 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
발광 소자들(LD)은 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)은 제1 방향(DR1)으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다. 여기서, 제1 방향(DR1)은 평면 상에서 볼 때 수평 방향을 의미할 수 있다. 제2 발광 소자들(LD2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다. 여기서, 제2 방향(DR2)은 평면 상에서 볼 때 수직 방향을 의미할 수 있다. 제1 발광 소자들(LD1)은 수평 방향으로 정렬되고, 제2 발광 소자들LD2)은 수직 방향으로 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)의 발광 영역(EMA)은 제1 발광 소자들(LD1)이 제공되는 제1 서브 발광 영역(SEMA1)과 제2 발광 소자들(LD2)이 제공되는 제2 서브 발광 영역(SEMA2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(REL1)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함하고, 제2 전극(REL2)은 제2-1 전극(REL2_1)과 제2-2 전극(REL2_2)을 포함할 수 있다.
평면 상에서 볼 때, 제1 전극(REL1)의 일부 및 제2 전극(REL2)의 일부는 제1 서브 발광 영역(SEMA1) 내에서 제1 방향(DR1)을 따라 교번하여 제공될 수 있다. 일 예로, 제1 전극(REL1)의 제1-1 전극(REL1_1)과 제2 전극(REL2)의 제2-1 전극(REL2_1)은 제1 서브 발광 영역(SEMA1) 내에서 제1 방향(DR1)을 따라 교번하여 제공될 수 있다.
또한, 평면 상에서 볼 때, 제1 전극(REL1)의 나머지 및 제2 전극(REL2)의 나머지는 제2 서브 발광 영역(SEMA2) 내에서 제2 방향(DR2)을 따라 교번하여 제공될 수 있다. 일 예로, 제1 전극(REL1)의 제1-2 전극(REL1_2) 및 제2 전극(REL2)의 제2-2 전극(REL2_2)은 제2 서브 발광 영역(SEMA2) 내에서 제2 방향(DR2)을 따라 교번하여 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상에 제공되며 평면 상에서 볼 때 상기 제1-1 전극(REL1_1)에 중첩하는 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상에 제공되며 평면 상에서 볼 때 상기 제1-2 전극(REL1_2)에 중첩하는 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
또한, 제2 컨택 전극(CNE2)은 제2-1 전극(REL2_1) 상에 제공되며 평면 상에서 볼 때 상기 제2-1 전극(REL2_1)에 중첩하는 제2-1 컨택 전극(CNE2_1) 및 제2-2 전극(REL2_2) 상에 제공되며 평면 상에서 볼 때 상기 제2-2 전극(REL2_2)에 중첩하는 제2-2 컨택 전극(CNE2_2)을 포함할 수 있다.
제1 서브 발광 영역(SEMA1)에서의 제1-1 및 제2-1 반사 전극(REL1_1, REL2_1) 사이의 간격과 제2 서브 발광 영역(SEMA2)에서의 제1-2 및 제2-2 반사 전극(REL1_2, REL2_2) 사이의 간격은 동일하게 설계될 수 있다. 이는, 제1 서브 발광 영역(SEMA1)에 정렬되는 제1 발광 소자들(LD1)의 정렬 면적과 제2 서브 발광 영역(SEMA2)에 정렬되는 제2 발광 소자들(LD2)의 정렬 면적을 동일하게 하기 위함이다. 제1 및 제2 서브 발광 영역(SEMA1, SEMA2) 각각에서의 정렬 면적이 동일할 경우, 제1 및 제2 발광 소자들(LD1, LD2)이 일부 영역으로 편중되는 것이 방지될 수 있다.
제1 서브 화소(SP1)의 비발광 영역(PPA)에는 격벽(PW)과 동일 평면 상에 배치되는 뱅크(BNK)가 제공될 수 있다. 뱅크(BNK)는 제1 서브 화소(SP1)와 상기 제1 서브 화소(SP1)에 인접한 서브 화소들 사이의 비발광 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과 뱅크(BNK)는 유기 재료를 포함한 유기 절연 물질로 이루어질 수 있으나, 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 격벽(PW)과 뱅크(BNK)는 무기 재료를 포함한 무기 절연 물질 또는 제1 및 제2 전극(REL1, REL2)과 발광 소자들(LD)에 직접적으로 영향을 미치지 않으며 외부 광에 반사되어 도전성 물질 등으로 이루어질 수도 있다.
본 발명의 일 실시예에 있어서, 편의를 위해 제1 서브 화소(SP1)의 비발광 영역(PPA)에 제공되는 뱅크(BNK)가 제1 및 제2 서브 발광 영역(SEMA1, SEMA2) 각각에 제공된 격벽(PW)과 일체로 제공되어 상기 격벽(PW)에 물리적으로 연결된 것으로 도시하였다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)는 격벽(PW)과 동일 평면 상에서 일정 간격 이격되도록 제1 서브 화소(SP1)의 비발광 영역(PPA)에 제공될 수도 있다.
제1 서브 화소(SP1)의 비발광 영역(PPA)에서, 제1 및 제2 연결 배선(CNL1, CNL2)은 대응하는 뱅크(BNK) 상에 제공되어, 평면 상에서 볼 때 상기 대응하는 뱅크(BNK)에 중첩할 수 있다.
도 7은 도 4의 화소에 있어서 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 7의 제1 서브 화소와 관련하여, 중복되 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 7에서는, 도시의 편의를 위하여 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 제공되는 발광 소자들, 및 상기 제2 전극에 연결된 제2 연결 배선만을 도시하였다.
도 1a, 도 2, 도 4, 및 도 7을 참조하면, 제1 서브 화소(SP1)는 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변에 위치한 비발광 영역(PPA)을 포함할 수 있다.
제1 서브 화소(SP1)의 표시 소자층(도 5의 DPL 참고)은 회로 소자층(도 5의 PCL 참고) 상에 제공된 제1 및 제2 전극(REL1, REL2)과, 제2 연결 배선(CNL2) 및 복수의 발광 소자들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 전극(REL1, REL2)은 보호층(PSV) 상의 동일 평면 상에 제공되며 발광 소자들(LD)과 전기적으로 연결될 수 있다. 제1 및 제2 전극(REL1, REL2) 각각은 원형 형상을 가질 수 있다. 이러한 경우 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압이 인가되면 상기 제1 및 제2 전극(REL1, REL2) 사이에 방사 형상의 전계가 형성될 수 있다. 이로 인해, 발광 소자들(LD)은 제1 전극(REL1)의 원주(圓周, 원둘레)를 따라 다양한 방향으로 정렬될 수 있다.
발광 소자들(LD) 각각은 도 1a에 도시된 바와 같이, 원 기둥 형상을 가질 수 있다. 특히, 발광 소자들(LD) 각각은 길이(L) 방향으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다. 발광 소자들(LD) 각각의 제1 및 제2 단부(EP1, EP2) 중 어느 하나의 단부에 제1 도전성 반도체층(11)이 배치될 수 있으며 상기 발광 소자들(LD) 각각의 제1 및 제2 단부(EP1, EP2) 중 나머지 하나의 단부에 전극층(15)이 배치될 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 도시된 바와 같이 원형 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 타원형, 사각형, 다각형 등 다양한 형상을 가질 수 있다.
제1 전극(REL1)과 제2 전극(REL2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에 제공될 수 있다. 제2 전극(REL2)은 제1 전극(REL1)의 주변을 둘러싸는 형태로 제공될 수 있다. 특히, 제2 전극(REL2)은 제1 전극(REL1)을 중심으로 원주 방향을 따라 연장될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제2-1 전극(REL2-1)과 제2-2 전극(REL2_2)을 포함할 수 있다. 제2-1 전극(REL2_1)과 제2-2 전극(REL2_2)은 소정의 간격을 두고 서로 이격되도록 배치될 수 있다.
제2-1 전극(REL2_1)은 제2-1 연결 배선(CNL2_1)을 통해 제2 방향(DR2)을 따라 동일한 열에 배치된 제2-1 전극(REL2_1)에 전기적으로 연결될 수 있다. 제2-2 전극(REL2_2)은 제2-2 연결 배선(CNL2_2)을 통해 제2 방향(DR2)을 따라 동일한 열에 배치된 제2-2 전극(REL2_2)에 전기적으로 연결될 수 있다.
도 8a 내지 도 8h는 도 5의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a 내지 도 8a를 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 베이스 층(BSL) 상에 화소 회로부(PCL)를 형성한다. 화소 회로부(PCL)는 차광 패턴(SDL), 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
이때, 보호층(PSV)은 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
도 1a 내지 도 8b를 참조하면, 보호층(PSV) 상에 절연 물질층(미도시)을 도포한 후, 마스크(미도시)를 이용하여 상기 절연 물질층을 패터닝하여 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 격벽(PW)을 형성하고 동시에 제1 내지 제3 서브 화소들(SP1, SP2, SP3)의 비발광 영역(PPA)에 뱅크(BNK)를 형성한다. 상술한 제조 공정에서 사용되는 마스크는 하프톤 마스크일 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW) 및 뱅크(BNK)는 동일한 면 상에 제공되며 동일한 물질을 포함할 수 있다. 일 예로, 격벽(PW)과 뱅크(BNK)는 유기 재료를 포함하는 유기 절연막일 수 있다.
상술한 바와 같이, 보호층(PSV)과 격벽(PW)을 동일한 공정으로 형성할 경우, 보호층(PSV) 및 격벽(PW)을 각각 별도의 공정으로 형성하는 경우에 비해 마스크 수가 줄어들어 표시 장치의 제조 공정이 더욱 단순해질 수 있다.
도 1a 내지 도 8c를 참조하면, 격벽(PW) 등을 포함한 각 서브 화소의 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 및 제2 전극들(REL1, REL2)과 제1 및 제2 연결 배선들(CNL1, CNL2)을 형성한다.
제1 및 제2 전극들(REL1, REL2) 각각은 각 서브 화소의 발광 영역(EMA) 내에서 대응하는 격벽(PW) 상에 제공 및/또는 형성될 수 있다. 제1 및 제2 연결 배선들(CNL1, CNL2) 각각은 각 서브 화소의 비발광 영역(PPA)에 제공 및/또는 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 연결 배선(CNL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로부(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 전극(REL1)과 일체로 제공되어 상기 제1 전극(REL1)에 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가된 신호(혹은 전압)는 제1 연결 배선(CNL1)을 통해 제1 전극(REL1)으로 전달될 수 있다.
제2 연결 배선(CNL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 화소 회로부(PCL)의 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제2 전극(REL2)과 일체로 제공되어 상기 제2 전극(REL2)에 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 제2 연결 배선(CNL2)을 통해 제2 전극(REL2)으로 전달될 수 있다.
도 1a 내지 도 8d를 참조하면, 제1 및 제2 전극(REL1, REL2) 등이 형성된 보호층(PSV) 상에 절연 물질층(미도시)을 증착한 후, 마스크(미도시)를 이용하여 상기 절연 물질층을 패터닝하여 제1 절연층(INS1)을 형성한다.
제1 절연층(INS1)은 각 서브 화소의 발광 영역(EMA)에서 제1 전극(REL1)과 제2 전극(REL2) 사이에 형성 및/또는 제공될 수 있고, 각 서브 화소의 비발광 영역(PPA)에서 제1 및 제2 연결 배선(CNL1, CNL2) 상에 각각 형성 및/또는 제공될 수 있다.
도 1a 내지 도 8e를 참조하면, 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 각 서브 화소의 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계를 형성한다. 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 제1 및 제2 전극(REL1, REL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(REL1, REL2) 사이에는 상기 제1 및 제2 전극(REL1, REL2)의 전위차에 따른 전계가 형성될 수 있다.
각 서브 화소의 발광 영역(EMA) 내에 형성된 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 투입한다. 일 예로, 보호층(PSV) 상에 노즐을 배치하고, 노즐을 통해 발광 소자들(LD)을 포함하는 용매를 투하하여 발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)의 보호층(PSV) 상에 투입할 수 있다. 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 변경될 수 있다. 이후, 용매는 제거될 수 있다.
발광 소자들(LD)을 보호층(PSV) 상에 투입할 경우, 제1 전극(REL1)과 제2 전극(REL2) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 즉, 발광 소자들(LD)이 목적하는 영역, 일 예로, 각 서브 화소의 발광 영역(EMA) 내에 집중적으로 정렬될 수 있다.
도 1a 내지 도 8f를 참조하며, 발광 소자들(LD)의 정렬 이후, 보호층(PSV) 상에 절연 물질층(미도시)을 도포한 후 마스크(미도시)를 이용하여 상기 절연 물질층을 패터닝하여 각 발광 소자(LD)의 상면 일부를 커버하는 제2 절연층(INS2)을 형성한다. 이로 인해, 각 발광 소자(LD)의 양 단부(EP1, EP2)는 외부로 노출될 수 있다.
도 1a 내지 도 8g를 참조하면, 제2 절연층(INS2) 상에 도전층(미도시)을 보호층(PSV) 전면에 형성한 후, 마스크(미도시)을 사용하여 상기 도전층을 패터닝하여 제1 및 제2 컨택 전극(CNE1, CNE2)을 형성한다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 제2 절연층(INS2) 상에서 소정 간격으로 이격되어 전기적 및/또는 물리적으로 분리될 수 있다.
상술한 마스크 공정을 통해, 각 서브 화소가 인접한 서브 화소로부터 독립적으로 구동될 수 있도록 서브 화소들에 공통으로 연결 및/또는 제공된 제1 연결 배선(CNL1)의 일부가 제거될 수 있다. 이로 인해, 각 서브 화소의 개별 구동이 가능해지고, 본 발명의 일 실시예에 따른 표시 장치가 액티브 매트릭스형 표시 장치로 구현될 수 있다.
도 1a 내지 도 8h를 참조하면, 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 제3 절연층(INS3)을 형성한다.
상술한 제조 공정을 통해, 최종적으로 제조된 표시 장치는 표시 소자층(DPL)의 제조 공정 시 각 서브 화소의 발광 영역(EMA)에 격벽(PW)을 형성하고 이와 동시에 각 서브 화소의 비발광 영역(PPA)에 뱅크(BNK)를 형성함으로써 마스크 공정 수를 줄일 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 표시 장치에 컬러 변환층이 결합된 형태를 나타낸 개략적인 단면도이다.
도 9에 있어서는, 편의를 위해 표시 장치에 포함된 복수의 화소들 중 하나의 화소의 화소 영역을 개략적으로 도시하였다.
또한, 편의를 위해 도 9에서는, 상술한 도 5에서 상세히 설명한 표시 장치의 일부 구성에 대해서 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명을 생략하기로 한다.
도 1a 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함한 적어도 하나 이상의 화소(PXL, 이하 '화소'라 함)가 제공된 제1 기판(SUB1)과 상기 제1 기판(SUB1)과 결합하는 제2 기판(SUB2)을 포함한 표시 패널(DP)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)는 제1 기판(SUB1) 상에 규정된 화소 영역(PXA)에 형성 및/또는 제공된다. 화소 영역(PXA)은 제1 서브 화소(SP1)가 형성 및/또는 제공되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SP2)가 형성 및/또는 제공되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SP3)가 형성 및/또는 제공되는 제3 서브 화소 영역(SP3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 기판(SUB1)은 베이스 층(BSL), 상기 베이스층(BSL) 상에 제공된 화소 회로부(PCL)를 포함할 수 있다. 제1 기판(SUB1) 상에는 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)의 화소 회로부(PCL) 상에 제공된 격벽(PW), 제1 및 제2 전극(REL1, REL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 비발광 영역(PPA)에 제공된 뱅크(BNK)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과 뱅크(BNK)는 동일한 면 상에 제공되며, 동일한 공정을 통해 형성될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일한 면 상에 제공되며, 동일한 공정을 통해 형성될 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향으로 양 단부(EP1, EP2)를 가질 수 있다.
제2 기판(SUB2)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)이 배치된 표시 영역(DA)을 커버하도록 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 패널(DP)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 또는 상기 제1 기판(SUB1)과 상이한 물질로 구성될 수 있다.
또한, 표시 패널(DP)은 제1 기판(SUB1)의 제1 내지 제3 서브 화소들(SP1, SP2, SP3)과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은, 제1 서브 화소(SP1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1), 제2 서브 화소(SP2)와 마주하도록 배치되는 제2 광 변환 패턴층(LCP2), 및 제3 서브 화소(SP3)와 마주하도록 배치되는 제3 광 변환 패턴층(LCP3)을 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 광 변환 패턴층들(LCP1, LCP2, LCP3) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 변환 패턴층(LCP1)은, 제1 색상에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 유사하게, 제2 광 변환 패턴층(LCP2)은, 제2 색상에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다. 한편, 제3 광 변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)과, 제3 색상의 빛을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 정렬된 발광 소자들(LD)은 모두 동일한 색상의 빛을 방출할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SP1, SP2, SP3) 중 적어도 일부의 상부에는 컬러 변환층(CCL)이 배치될 수 있다. 일 예로, 제1 및 제2 서브 화소들(SP1, SP2)의 상부에는, 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)이 배치될 수 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은, 제1 서브 화소(SP1)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소에 제공된 발광 소자들(LD, 이하 '제1 발광 소자들'이라 함)에서 방출되는 색상의 광을 제1 색상의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 서브 화소(SP1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 제1 발광 소자들(LD)에서 방출되는 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다.
제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2) 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은, 제2 서브 화소(SP2)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소에 제공된 발광 소자들(LD, 이하 '제2 발광 소자들'이라 함)에서 방출되는 색상의 광을 제2 색상의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 발광 소자들(LD)이 청색의 광을 방출하는 청색 발광 소자들이고 제2 서브 화소(SP2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 제2 발광 소자들(LD)에서 방출되는 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다.
제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2) 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
광 산란층(LSL)은, 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제3 서브 화소(SP3)와 제3 컬러 필터(CF3)의 사이에 배치될 수 있다.
제3 컬러 필터(CF3)는, 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소에 형성된 발광 소자들(LD)에서 방출되는 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
한편, 실시예에 따라, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 단일 색상의 발광 소자들(LD)을 이용하여 각각의 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 서브 화소들 상에 컬러 변환층(CCL)을 배치함으로써 풀-컬러의 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 표시 소자층(DPL)의 일부 구성들을 동일한 공정으로 형성하여 마스크 수를 줄여 그 제조 공정을 단순화할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 10의 표시 장치는, 보호층, 격벽, 및 뱅크가 동일한 면 상에 제공되고 동일한 물질을 포함하는 점을 제외하고는, 도 5의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 10의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 및 도 3d, 도4, 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 베이스 층(BSL)을 포함할 수 있다.
화소들(PXL) 각각은 베이스 층(BSL) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역에는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
화소 회로부(PCL)는 베이스 층(BSL) 상에 제공된 차광 패턴(SDL), 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 격벽(PW), 뱅크(BNK), 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로부(PCL)의 보호층(PSV)과 표시 소자층(DPL)의 격벽(PW) 및 뱅크(BNK)는 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 즉, 보호층(PSV), 격벽(PW), 및 뱅크(BNK)는 동일한 공정을 통해 일체로 제공될 수 있다.
보호층(PSV), 격벽(PW), 및 뱅크(BNK)는, 제1 및 제2 트랜지스터(T1, T2)가 형성된 베이스 층(BSL) 상에 유기 절연물질층(미도시)을 도포한 후, 하프톤 마스크(미도시) 등을 이용하여 상기 유기 절연물질층을 패터닝하여 각 서브 화소에서 목적하는 영역에 형성 및/또는 제공될 수 있다. 일 예로, 보호층(PSV)은 각 서브 화소에서 제1 및 제2 트랜지스터(T1, T2) 상에 형성 및/또는 제공되고, 상기 격벽(PW)은 각 서브 화소의 발광 영역(EMA) 내에 형성 및/또는 제공되며, 상기 뱅크(BNK)는 각 서브 화소의 비발광 영역(PPA) 내에 형성 및/또는 제공될 수 있다.
도 11a 내지 도 11g는 도 10의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10 및 도 11a를 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 베이스 층(BSL) 상에 화소 회로부(PCL)를 형성한다. 화소 회로부(PCL)는 차광 패턴(SDL), 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다.
이어, 구동 전압 배선(DVL) 등이 형성 및/또는 제공된 층간 절연층(ILD) 상에 유기 절연 물질층(미도시)을 도포한 후, 하프톤 마스크(미도시)를 이용한 마스크 공정을 진행하여 상기 유기 절연 물질층을 패터닝한다. 상술한 마스크 공정에 의해 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 격벽(PW)을 형성하고, 동시에 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 비발광 영역(PPA)에 뱅크(BNK)를 형성하며, 동시에 구동 전압 배선(DVL) 상에 보호층(PSV)을 형성한다.
또한, 상술한 마스크 공정에 의해, 보호층(PSV)은 화소 회로부(PCL)의 제1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제1 컨택 홀(CH1) 및 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 보호층(PSV), 격벽(PW), 및 뱅크(BNK)는 동일한 공정을 통해 형성되며 일체로 제공될 수 있다. 보호층(PSV), 격벽(PW), 및 뱅크(BNK)가 일체로 형성 및/또는 제공되는 경우, 격벽(PW) 및 뱅크(BNK)는 보호층(PSV)의 일 영역으로 간주될 수도 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 도 11a, 및 도 11b를 참조하면, 격벽(PW) 상에 제1 전극과 제2 전극(REL1, REL2)과 제1 및 제2 연결 배선(CNL1, CNL2)을 형성한다.
제1 연결 배선(CNL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로부(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 및 도 11a 내지 도 11c를 참조하면, 제1 및 제2 전극(REL1, REL2) 등이 형성된 화소 회로부(PCL) 상에 제1 절연층(INS1)을 형성한다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 각 서브 화소의 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계를 형성한다.
발광 소자들(LD)을 보호층(PSV) 상에 투입할 경우, 제1 전극(REL1)과 제2 전극(REL2) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 즉, 발광 소자들(LD)이 목적하는 영역, 일 예로, 각 서브 화소의 발광 영역(EMA) 내에 집중적으로 정렬될 수 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 및 도 11a 내지 도 11e를 참조하면, 발광 소자들(LD)의 정렬 이후, 각 발광 소자(LD)의 상면 일부 상에 제2 절연층(INS2)을 형성한다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 및 도 11a 내지 도 11f를 참조하면, 제2 절연층(INS2)이 형성된 화소 회로부(PCL) 상에 제1 및 제2 컨택 전극(CNE1, CNE2)을 형성한다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 제2 절연층(INS2) 상에서 소정 간격으로 이격되어 전기적 및/또는 물리적으로 분리될 수 있다.
상술한 마스크 공정을 통해, 각 서브 화소가 인접한 서브 화소로부터 독립적으로 구동될 수 있도록 서브 화소들에 공통으로 연결 및/또는 제공된 제1 연결 배선(CNL1)의 일부가 제거될 수 있다. 이로 인해, 각 서브 화소의 개별 구동이 가능해지고, 본 발명의 일 실시예에 따른 표시 장치가 액티브 매트릭스형 표시 장치로 구현될 수 있다.
실시예에 따라, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)을 정렬할 때, 제1 및 제2 연결 배선(CNL1, CNL2)으로 정렬 전압을 인가하지 않고 화소 회로부(PCL)에 포함된 일부 구성을 이용하여 제1 및 제2 전극(REL1, REL2) 사이에 상기 발광 소자들(LD)을 정렬할 수 있다.
예를 들어, 도 3d에 도시된 바와 같이, 제1 서브 화소(SP1)에서 제1 전극(REL1, 일 예로 애노드 전극)이 제3 트랜지스터(T3)에 연결되고 제2 전극(REL2, 일 예로 캐소드 전극)이 제2 구동 전원(VSS)에 연결되는 경우, 제어 라인(CLi)을 통해 상기 제3 트랜지스터(T3)를 턴-온시켜 j번째 데이터 라인(Dj)을 통해 정렬 전압이 제1 전극(REL1)으로 전달될 수 있다. 이때, 제2 전극(REL2)으로 제2 구동 전원(VSS)이 인가됨에 따라 제1 및 제2 전극(REL1, REL2) 사이에 소정의 전계가 형성될 수 있다. 제1 서브 화소(SP1)에 발광 소자들(LD)을 포함한 용매를 투하할 경우, 제1 및 제2 전극(REL1, REL2) 사이에 형성된 전계에 의해 상기 발광 소자들(LD)이 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 정렬될 수 있다.
이와 같이, 화소 회로부(PCL)의 일부 구성들을 이용하여 해당 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)의 정렬이 가능해지므로, 해당 서브 화소는 개별 구동될 수 있다. 따라서, 각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)을 정렬하기 위한 정렬 배선 등을 형성하는 공정 및 각 서브 화소의 개별 구동을 위해 상기 정렬 배선을 제거하는 공정 등이 생략될 수 있다.
따라서, 각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)을 정렬하기 위한 배선의 형성 공정 및 상기 배선의 제거 공정 등이 생략되어 본 발명의 일 실시예에 따른 표시 장치는 마스크 공정 수를 더욱 줄일 수 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 4, 도 10, 및 도 11a 내지 도 11g를 참조하면, 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 제3 절연층(INS3)을 형성한다.
상술한 제조 공정을 통해, 최종적으로 제조된 표시 장치는 보호층(PSV)을 형성할 때 각 서브 화소의 발광 영역(EMA)에 격벽(PW)을 형성하고 이와 동시에 각 서브 화소의 비발광 영역(PPA)에 뱅크(BNK)를 형성함으로써 마스크 공정 수를 줄일 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 10의 표시 장치에 기판이 결합된 형태를 나타낸 개략적인 단면도이다.
도 12에 있어서는, 편의를 위해 표시 장치에 포함된 복수의 화소들 중 하나의 화소의 화소 영역을 개략적으로 도시하였다.
또한, 편의를 위해 도 12에서는, 상술한 도 10에서 상세히 설명한 표시 장치의 일부 구성에 대해서 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명을 생략하기로 한다.
도 1a, 도 2, 도 10, 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함한 적어도 하나 이상의 화소(PXL, 이하 '화소'라 함)가 제공된 제1 기판(SUB1)과 상기 제1 기판(SUB1)과 결합하는 제2 기판(SUB2)을 포함한 표시 패널(DP)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)는 제1 기판(SUB1) 상에 규정된 화소 영역(PXA)에 형성 및/또는 제공된다. 화소 영역(PXA)은 제1 서브 화소(SP1)가 형성 및/또는 제공되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SP2)가 형성 및/또는 제공되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SP3)가 형성 및/또는 제공되는 제3 서브 화소 영역(SP3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 기판(SUB1)은 베이스 층(BSL), 상기 베이스층(BSL) 상에 제공된 화소 회로부(PCL)를 포함할 수 있다. 제1 기판(SUB1) 상에는 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)의 화소 회로부(PCL) 상에 제공된 격벽(PW), 제1 및 제2 전극(REL1, REL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 비발광 영역(PPA)에 제공된 뱅크(BNK)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과 뱅크(BNK)는 동일한 면 상에 제공되며, 동일한 공정을 통해 형성될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일한 면 상에 제공되며, 동일한 공정을 통해 형성될 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향으로 양 단부(EP1, EP2)를 가질 수 있다. 발광 소자들(LD)은 제1 서브 화소(SP1)에 위치하는 제1 발광 소자(LD1)와, 제2 서브 화소(SP2)에 위치하는 제2 발광 소자(LD2)와, 제3 서브 화소(SP3)에 위치하는 제3 발광 소자(LD3)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 발광 소자들(LD1 ~ LD3) 각각은 서로 상이한 색의 광을 방출할 수 있다. 일 예로, 제1 발광 소자(LD1)는 적색(R) 광을 방출하고, 제2 발광 소자(LD2)는 녹색(G) 광을 방출하며, 제3 발광 소자(LD3)는 청색(B) 광을 방출할 수 있다. 이에 따라, 제1 서브 화소(SP1)에서는 적색(R) 광이 방출되고, 제2 서브 화소(SP2)에서는 녹색(G) 광이 방출되며, 제3 서브 화소(SP3)에서는 청색(B) 광이 방출될 수 있다.
이러한 경우, 표시 소자층(DPL)에서 방출되는 광을 특정 색의 광으로 변환하는 광 변환 패턴층(도 9의 LCP 참고)이 생략될 수 있다.
제2 기판(SUB2)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)이 배치된 표시 영역(DA)을 커버하도록 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 패널(DP)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 또는 상기 제1 기판(SUB1)과 상이한 물질로 구성될 수 있다.
제2 기판(SUB2)은 광 변환 패턴층(LCP)이 생략되는 경우, 중간층(CTL)을 통해 제1 기판(SUB1)에 결합할 수 있다.
중간층(CTL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 제공될 수 있다. 중간층(CTL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에서 표시 소자층(DPL)을 보호하며 제1 기판(SUB1)과 제2 기판(SUB2)을 합착시킬 수 있다. 중간층(CTL)은 합착 기능을 수행하기 위하여 점착성 또는 접착성을 가질 수 있다. 또한, 중간층(CTL)은 제2 기판(SUB2)으로 영상이 투과되도록 투명한 재료로 이루어질 수 있다. 또한, 중간층(CTL)은 절연성 재료로 이루어질 수 있으며 가요성을 가질 수도 있다.
중간층(CTL)의 재료로는 제1 기판(SUB1) 상의 표시 소자층(DPL)을 보호하며 제1 기판(SUB1)과 제2 기판(SUB2)을 합착시키는 역할을 수행할 수 있는 것으로 사용된다면 그 종류가 한정되지 않는다. 일 예로, 중간층(CTL)은 유기 물질로 이루어질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 베이스 층; 및
    상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 화소 회로부와 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 비발광 영역을 포함한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    각 서브 화소의 발광 영역에 제공된 격벽;
    상기 각 서브 화소의 비발광 영역에 제공되며, 상기 격벽과 동일한 면 상에 위치한 뱅크;
    상기 격벽 상에 제공되며 서로 이격된 제1 전극과 제2 전극; 및
    상기 각 서브 화소의 발광 영역에서 상기 제1 및 제2 전극 사이에 제공되며, 상기 광을 방출하는 적어도 하나의 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 격벽과 상기 뱅크는 동일한 물질을 포함하며 일체로 제공되는 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 장치는,
    상기 제1 전극과 상기 발광 소자의 양측 단부 중 하나의 단부를 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자의 양측 단부 중 나머지 단부를 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 소자층은,
    상기 발광 소자와 상기 화소 회로부 사이에 제공된 제1 절연층; 및
    상기 발광 소자의 상면 일부 상에 제공된 제2 절연층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 절연된 표시 장치.
  6. 제5 항에 있어서,
    상기 화소 회로부는,
    상기 베이스 층 상에 제공된 적어도 하나의 트랜지스터; 및
    상기 트랜지스터 상에 제공된 보호층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 보호층은 상기 격벽 및 상기 뱅크와 동일한 면 상에 제공되는 표시 장치.
  8. 제7 항에 있어서,
    상기 보호층은 상기 격벽 및 상기 뱅크와 일체로 제공되며 동일한 물질을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 베이스 층과 상기 트랜지스터 사이에 제공된 도전 패턴을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 도전 패턴은 상기 베이스 층의 배면으로 유입되는 광을 차단하는 광 차단 패턴을 포함하는 표시 장치.
  11. 제6 항에 있어서,
    상기 표시 소자층 상에 제공되며 상기 광을 특정 색의 광으로 변환하는 컬러 변환 입자들을 포함하는 컬러 변환층 및;
    상기 컬러 변환층 상에 제공되는 기판을 더 포함하는 표시 장치.
  12. 제6 항에 있어서,
    상기 표시 소자층 상에 제공되는 기판; 및
    상기 표시 소자층과 상기 기판 사이에 제공된 중간층을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 중간층은 상기 표시 소자층과 상기 기판을 합착하는 접착성 물질을 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 전기적으로 분리되며, 상기 제1 및 제2 전극 중 하나의 전극은 다른 하나의 전극의 주변을 둘러싸는 형상을 갖는 표시 장치.
  15. 제1 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 초소형의 발광 다이오드를 포함하는 표시 장치.
  16. 발광 영역과 비발광 영역을 갖는 복수의 서브 화소들을 포함한 베이스 층을 제공하는 단계; 및
    상기 베이스 층 상에 상기 서브 화소들 각각의 발광 영역에서 광을 방출하는 표시 소자층을 형성하는 단계를 포함하고,
    상기 표시 소자층을 형성하는 단계는,
    각 서브 화소의 발광 영역에 격벽을 형성하고, 동시에 상기 각 서브 화소의 비발광 영역에 뱅크를 형성하는 단계;
    상기 격벽 상에 서로 이격된 제1 및 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극 상에 각각 대응하는 전극의 상면 일부를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 및 제2 전극 각각에 대응하는 정렬 전압을 인가하여 상기 제1 및 제2 전극 사이에 복수의 발광 소자들을 정렬하는 단계;
    상기 발광 소자들 상에 상기 발광 소자들 각각의 양측 단부를 외부로 노출하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 제1 및 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 절연된 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 베이스 층을 제공하는 단계는,
    상기 베이스 층 상에 적어도 하나 이상의 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터 상에 보호층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 보호층은 상기 격벽 및 상기 뱅크와 일체로 제공되며 동일한 물질을 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 전기적으로 분리되며, 상기 제1 및 제2 전극 중 하나의 전극은 다른 하나의 전극의 주변을 둘러싸는 형태로 제공되는 표시 장치의 제조 방법.
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