WO2024251436A1 - Transistor bipolaire iii-v à hétérojonction et son procédé de fabrication - Google Patents

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Definitions

  • the present invention relates in general to microelectronic devices. It finds a particularly advantageous application in the production of HBT heterojunction bipolar transistors, for radiofrequency (RF) components.
  • RF radiofrequency
  • HBTs Heterojunction bipolar transistors
  • HBT transistors are currently developed on small format substrates, typically less than 100 mm in diameter, and use architectures that are difficult to integrate industrially, based for example on submicron air bridges or materials with limited compatibility.
  • Current HBT transistor technologies do not allow for continuous "scaling", i.e. a reduction in dimensions sufficient for the increase in performance targeted by the next generations of RF components.
  • BEOL back end of line
  • CMOS part and the HBT part must be carried out at the end of the process, after having carried out all the interconnection levels.
  • Such an integration architecture limits the application possibilities.
  • HBT transistors cannot be integrated within the CMOS part, for example between different levels of CMOS interconnections. Transmission losses between the different electronic functions of the integrated circuit, typically between the power amplification provided by the HBT transistors and the antennas or passive elements of the BEOL metal levels, are not optimized. High-frequency operation therefore remains limited.
  • An object of the present invention is to meet this need, in particular by proposing a more versatile and compact HBT transistor architecture and integration system.
  • Another object of the present invention is to propose a method of producing such an HBT transistor, and an integration method.
  • a heterojunction bipolar transistor comprising, stacked in a z direction on a silicon-based substrate:
  • collector layer • a so-called collector layer, based on a second III-V material exhibiting the first type of conductivity with a second level of N doping
  • the transistor further comprises a collector contact on the first layer, at the edge of the first mesa structure, a base contact on the base layer, at the edge of the second mesa structure, an emitter contact on the emitter layer.
  • the collector, base and emitter contacts are based on a conductive material suitable for metallurgy of the metal levels of an integrated circuit based on complementary metal-oxide-semiconductor (CMOS) transistors.
  • CMOS complementary metal-oxide-semiconductor
  • the conductive material is taken from W, Ti, TiN, Ni and its alloys NiSi, NiPt, and Cu.
  • the transistor further comprises an encapsulation layer based on a dielectric encapsulation material, said encapsulation layer covering the first layer, the first and second mesa structures, and the collector, base and emitter contacts.
  • the encapsulation layer is based on a dielectric material suitable for isolation of the metal levels of an integrated circuit based on complementary metal-oxide-semiconductor (CMOS) transistors.
  • CMOS complementary metal-oxide-semiconductor
  • the dielectric material is taken from SiO2, SiN x .
  • the HBT transistor can be easily and directly integrated into an integrated circuit based on CMOS transistors.
  • the choice of materials suitable for BEOL type integration made it possible to achieve a cut-off frequency of the order of THz, which is compatible with the working frequencies targeted in the range 220 GHz to 325 GHz.
  • the invention also relates to a method for producing a heterojunction bipolar transistor comprising at least the following steps:
  • a supply of a stack comprising, in a z direction, a silicon-based substrate, a first layer made of a first III-V material having a first type of conductivity with a first doping level N+, - epitaxial formation on the first layer of a so-called collector layer, based on a second 11 lV material having the first type of conductivity with a second N doping level, and
  • a first structuring in the form of a mesa of the collector and base layers configured to form a first mesa structure having a dimension L1 in a direction y perpendicular to the direction z,
  • a second mesa-shaped structuring of the emitter layer configured to form a second mesa structure having a dimension L2 less than the dimension L1 in the y direction
  • CMOS complementary metal-oxide-semiconductor
  • CMOS complementary metal-oxide-semiconductor
  • wafer planarization steps are performed at each building block of the manufacturing process of the HBT transistor based on 11 lV semiconductors. These planarization steps can be included in a damascene-type approach.
  • the planarization steps make it possible to adapt the manufacturing process of the HBT transistor to current manufacturing methods of advanced CMOS and BiCMOS silicon integrated circuits. This approach is clearly different from the III-V technologies on native substrate as taught by document US2021391321A1. It makes it possible to obtain the following advantages: compatibility with “Direct Hybrid Bonding” transfer techniques direct) from chip to functional wafer (for example a 55 nm BiCMOS wafer obtained at the BEOL "end of line").
  • the resolution for the formation of contacts can be greatly improved (up to approximately 20 nm in 300 mm CMOS technology for example).
  • standard III-V technologies using air bridges can only contact the emitter for a WE emitter contact dimension > 200 nm.
  • the contact recovery must be carried out via a polymer coating (polyimides, BCB resin, etc.).
  • This technique also limits the achievable contact dimension to around 130 nm.
  • this technique induces parasites. It also limits manufacturing to substrate formats smaller than 100 mm. compatibility with substrate sizes of 200 mm and 300 mm, instead of the dimensions limited to 100 mm for usual III-V substrates.
  • the invention also relates to an integration system and a method of integrating such an HBT transistor.
  • the system for integrating at least one heterojunction bipolar transistor according to the invention typically comprises, stacked in a z direction:
  • CMOS metal-oxide-semiconductor transistors a layer comprising complementary CMOS metal-oxide-semiconductor transistors and first levels of metal interconnections connected to said CMOS transistors
  • a bonding layer comprising a hybrid bonding type interface, comprising electrical connections with the first levels of metal interconnections connected to the CMOS transistors,
  • the method of integrating at least one heterojunction bipolar transistor according to the invention typically comprises:
  • CMOS metal-oxide-semiconductor transistors • a layer comprising complementary CMOS metal-oxide-semiconductor transistors and first levels of metal interconnections connected to said CMOS transistors,
  • a first part of a bonding layer comprising a hybrid bonding type interface, comprising electrical connections with the first levels of metal interconnections connected to the CMOS transistors,
  • the at least one third level of interconnections comprises a so-called thick metal layer having a thickness at least twice as great as the different metal thicknesses of the first and second levels of metal interconnections located under the layer comprising the at least one heterojunction bipolar transistor.
  • the thick metal layer typically has a thickness greater than or equal to 1 pm, for example of the order of 3 pm.
  • the integration of the HBT transistor(s) is done as close as possible to the BEOL metal levels.
  • the amplification circuits based on HBT transistors can thus be interconnected with the components and passive elements of the CMOS circuits with reduced connection distances.
  • Such an integration system has improved compactness. This makes it possible to limit transmission losses linked to excessively long HBT/CMOS interconnections.
  • An RF system based on such an architecture can advantageously operate at higher frequencies. The energy efficiency, in particular the electrical efficiency of the system, is also improved.
  • the HBT transistor and the integration system of this HBT transistor advantageously make it possible to produce compact and optimized RF circuit architectures, presenting improved RF performances.
  • FIG.35 [Fig.36] Figures 35 and 36 schematically illustrate steps of a method of producing an HBT transistor according to another embodiment of the present invention.
  • FIG.37 [Fig.38] [Fig.39] Figures 37 to 39 schematically illustrate an integration method and a system for integrating an HBT transistor into a CMOS integrated circuit according to another embodiment of the present invention.
  • Figure 40 shows an embodiment, in particular with a particular example of contact formation.
  • the heterojunction bipolar transistor comprises, stacked in a z direction on a silicon-based substrate:
  • an encapsulation layer based on a dielectric encapsulation material said encapsulation layer covering the first layer, the first and second mesa structures, and the collector, base and emitter contacts, the encapsulation layer being based on a dielectric material, typically based on a dielectric material taken from SiO2, SiN, AI203, SiCO, HfO2.
  • the dielectric material is taken from SiO2, SiN, AI203, SiCO, HfO2. These materials are advantageously perfectly compatible with BEOL processes in CMOS technology.
  • the conductive material is taken from W, Ti, TiN, Cu, Nb, Ni and its alloys NiPt, NiSi. These materials are advantageously perfectly compatible with BEOL processes in CMOS technology.
  • the second III-V material is based on InP
  • the third III-V material is based on GaAsSb
  • the fourth III-V material is based on InGaP and/or InP.
  • the first layer of a first III-V material is directly on the silicon-based substrate.
  • an interlayer typically a bonding layer of a dielectric or metallic material, is intercalated between the first layer of a first III-V material and the silicon-based substrate.
  • the base contact has a central portion and a peripheral portion around the central portion such that the peripheral portion has a thickness less than that of the central portion.
  • the thickness of the peripheral portion of the base contact decreases away from the central portion. This typically allows a parasitic capacitance between the base contact and the emitter contact to be reduced.
  • the method of producing a heterojunction bipolar transistor comprises at least the following steps:
  • a first structuring in the form of a mesa of the collector and base layers configured to form a first mesa structure having a dimension L1 in a direction y perpendicular to the direction z,
  • a second mesa-shaped structuring of the emitter layer configured to form a second mesa structure having a dimension L2 less than the dimension L1 in the y direction
  • collector, base and emitter contacts being formed from an electrically conductive material, typically from an electrically conductive material taken from W, Ti, TiN, Cu,
  • encapsulation layer covering the first layer, the first and second mesa structures, the collector, base and emitter contacts, said encapsulation layer being formed from a dielectric material, typically from a dielectric material taken from SiO2, SiN.
  • the formation of the first and second mesa structures is done respectively by a first etching along z of the collector and base layers, and by a second etching along z of the emitter layer.
  • Such a production process is generally called "top-down”. This allows better control of the crystalline quality of the different layers and the dimensions of the different structures.
  • the first and second etches each comprise a wet isotropic etching step, such that the first and second mesa structures each have inclined flanks, overhanging respectively the first layer and the base layer. This makes it possible to reduce parasitic capacitances (in particular under the collector). This makes it possible to produce self-aligned contacts.
  • the first and second etchings each comprise a mixed dry and wet etching step.
  • the following steps are performed in the following chronological order: forming the emitter contact, then forming the second mesa structure, then forming the base contact, then forming the first mesa structure, then forming the collector contact.
  • the following steps are performed in the following chronological order: forming the second mesa structure, then forming the base contact, then forming the emitter contact, then forming the first mesa structure, then forming the collector contact.
  • Forming the base contact before forming the emitter contact makes it possible to obtain a low base contact thickness in a simpler manner, with a limited number of steps, typically by chemical mechanical polishing (CMP) without etching the base contact.
  • CMP chemical mechanical polishing
  • the base contact can therefore have an upper face substantially in the same plane as a lower face of the emitter contact. This also makes it possible to limit the presence of metal during the etching of the semiconductor layers that constitute the emitter. This avoids metal contamination of the substrate or wafer.
  • forming the collector contact includes a first tungsten nitrogen plasma-assisted deposition to form a peripheral portion of the collector contact.
  • Forming the collector contact further includes thinning the peripheral portion of the collector contact by preferentially etching the peripheral portion of the collector contact relative to a central portion of the collector contact. This allows the peripheral portion of the collector contact to be moved away from the base contact. Stray capacitance between the collector contact and the base contact is reduced. This also allows the peripheral portion of the collector contact to be moved away from the emitter contact. Stray capacitance between the collector contact and the emitter contact is reduced.
  • forming the base contact includes a first nitrogen plasma-assisted deposition of tungsten to form a peripheral portion of the base contact.
  • Forming the base contact further includes thinning the peripheral portion of the base contact by preferentially etching the peripheral portion of the base contact relative to a central portion of the base contact. This allows the peripheral portion of the base contact to be moved away from the emitter contact. Stray capacitance between the base contact and the emitter contact is reduced.
  • the integration system further comprises, on the layer comprising the at least one heterojunction bipolar transistor, at least one third level of interconnections.
  • the layer comprising the at least one HBT transistor is thus located between the first levels of CMOS interconnections and the at least one third level of interconnections.
  • the third level of interconnections is typically a level of CMOS interconnections.
  • the third level of interconnections comprises a layer of so-called thick metal having a thickness at least twice as great as the different thicknesses of metal of the first and second levels of metal interconnections located under the layer comprising the at least one heterojunction bipolar transistor.
  • a layer of thick metal comprises by example patterns of passive components, such as transmission lines, antennas, etc.
  • the thick metal layer is connected to the first layer of a first III-V material of the heterojunction bipolar transistor by a heat-sinking electrical connection, said heat-sinking electrical connection acting as a collector contact for the heterojunction bipolar transistor.
  • the significant thickness of the thick metal layer typically makes it possible to form a radiator for the collector of the HBT transistor.
  • the first layer made of a first III-V material of the layer comprising the at least one heterojunction bipolar transistor is continuous and completely covers, in projection along the z direction, the first silicon-based substrate.
  • the first layer made of a first III-V material and the first silicon-based substrate are typically of the same dimensions in the plane normal to the z direction. This typically corresponds to the use of InPoSi substrates (acronym for “InP on Silicon”) which can advantageously reach large dimensions, for example a diameter of 200 mm or even 300 mm.
  • InPoSi substrates ascronym for “InP on Silicon”
  • the possibility of designing large-sized HBT integration systems on CMOS improves the industrial implementation of this technology (less material loss and reduced cost).
  • the first levels of metal interconnects connected to CMOS transistors comprise between three and five layers of metal.
  • the terms “on”, “surmounts”, “covers”, “underlying”, “facing” and their equivalents do not necessarily mean “in contact with”.
  • the deposition of a first layer on a second layer does not necessarily mean that the two layers are directly in contact with each other, but means that the first layer at least partially covers the second layer by being either directly in contact with it or by being separated from it by at least one other layer or at least one other element.
  • a layer may further be composed of several sub-layers of the same material or of different materials.
  • the collector layer typically comprises different N-type layers, having different dopings and/or chemical compositions.
  • the collector layer comprises for example several InP layers with decreasing doping levels (N+, N-, along the z direction) in contact with an InGaAs layer with an N- doping level.
  • the emitter layer typically comprises different N-type layers, having different dopings and/or chemical compositions.
  • the emitter layer comprises for example several InP layers with increasing doping levels (N-, N+, along the z direction), and optionally a heavily N+-doped InGaAs layer in contact with the emitter contact.
  • the base layer typically comprises a heavily P++-doped P-type InGaAs layer, for example intercalated between the N- InGaAs layer of the collector layer and the N- InP layer of the emitter layer.
  • a substrate, a stack, a layer, “based” on a material A means a substrate, a stack, a layer comprising this material A only or this material A and possibly other materials, for example alloying elements and/or doping elements.
  • an InP-based layer means, for example, an InP layer, N-doped InP, N+ doped InP, etc.
  • An InGaAs-based layer may comprise an N- InGaAs sublayer and one or more InP sublayers.
  • a material “suitable for” a metallurgy or insulation of the interconnection levels of a CMOS integrated circuit is understood to mean a material used or usable for CMOS integration and in particular in BEOL processes. According to an example, “suitable for” means “adapted to” or “appropriate for”, or even “compatible with”, or “capable of”, or even “intended for”.
  • a dielectric material suitable for insulation of the interconnection levels of a CMOS integrated circuit may be based on, but not limited to: SiO2, SiN, SiON, SiOC, SiOCH, SiCN AI2O3, HfO2.
  • An electrically conductive material suitable for metallurgy of the interconnection levels of a CMOS integrated circuit may be based on, but not limited to: W, Ti, TiN, Cu, Nb, Al, Mo, Ni, NiSi, NiPt, Ni2P, Co...
  • dielectric refers to a material whose electrical conductivity is sufficiently low in the given application to serve as an insulator, typically for intermetallic layers of BEOL levels.
  • a dielectric material preferably has a dielectric constant of less than 7.
  • the present invention allows in particular the manufacture of at least one HBT II l-V transistor or a plurality of HBT lll-V transistors on an Si substrate.
  • This substrate can be massive or "bulk” according to the English terminology, or of the semiconductor on insulator type.
  • the Si substrate can for example be part of an InPoSi stack (acronym for "InP on Silicon”).
  • Selective etching with respect to or “etching exhibiting selectivity with respect to” means etching configured to remove a material A or a layer A with respect to a material B or of a layer B, and having an etching rate of material A greater than the etching rate of material B. Selectivity is the ratio of the etching rate of material A to the etching rate of material B. It is denoted SAB.
  • a selectivity SA of 10:1 means that the etching rate of material A is 10 times greater than the etching rate of material B.
  • a particular application of the invention relates to RF systems, in particular RF amplification circuits.
  • the invention can also be implemented more broadly for different microelectronic devices or components, for example in the context of analog circuits or mixed signal circuits (digital/analog).
  • step refers to the performance of a part of the process, and can designate a set of sub-steps.
  • step does not necessarily mean that the actions carried out during a step are simultaneous or immediately successive. Certain actions of a first step may in particular be followed by actions linked to a different step, and other actions of the first step may be repeated subsequently. Thus, the term step does not necessarily mean unitary and inseparable actions in time and in the sequence of the phases of the process.
  • a preferably orthonormal reference frame comprising the x, y, z axes, is shown in the attached figures.
  • this reference frame applies to all the figures in this sheet.
  • the thickness of a layer is taken along a direction normal to the main extension plane of the layer.
  • a layer typically has a thickness along z.
  • the relative terms “on”, “overtops”, “under”, “underlying” refer to positions taken along the z direction.
  • vertical refers to a direction along z.
  • horizontal refers to a direction in the xy plane. Unless explicitly stated, thickness, height and depth are measured along z.
  • An element located “perpendicular to” or “in line with” another element means that these two elements are both located on the same line perpendicular to a plane in which a lower or upper face of a substrate mainly extends, that is to say on the same line oriented vertically in the figures.
  • Figures 1 to 32 illustrate a first embodiment of the method of producing the transistor.
  • the HBT transistor is of the NPN (emitter-base-collector) type, with an InGaAs/InP heterojunction.
  • NPN emitter-base-collector
  • InGaAs/InP heterojunction Other configurations are perfectly conceivable.
  • other III-V materials can be used for the junctions or heterojunctions, in a known manner.
  • the following alloys can in particular be used for the production of the HBT transistor: InGaAs, InP, InGaP, GaAsSb.
  • the person skilled in the art will be able to adapt the embodiment described below according to these needs.
  • a silicon-based substrate 1 (Si substrate) is first provided.
  • a stack of layers 3, 4, 5, 6 based on III-V materials, formed separately, can be transferred onto the silicon-based substrate 1, by SiO2-SiO2 bonding for example.
  • first bonding layer 21 based on SiO2 thus typically comprises a first bonding layer 21 based on SiO2 and the stack thus typically comprises a second bonding layer 22 based on SiO2.
  • the silicon-based substrate 1 and the stack based on III-V materials can be assembled by molecular bonding between the first and second bonding layers 21, 22.
  • the first bonding layer 21 can be based on thermal SiO2. It typically has a thickness of the order of 200 nm.
  • the second bonding layer 22 can be formed by chemical vapor deposition (CVD) on the stack of layers based on III-V materials. It typically has a thickness of the order of 100 nm.
  • said stack has a lateral dimension, in the xy plane, for example a diameter, typically less than the lateral dimension, for example the diameter, of the Si substrate, as illustrated in FIG. 1.
  • the silicon-based substrate may typically be of the InPoSi type and comprise a “massive” silicon part 1, called “bulk”, a buried oxide layer 2 called BOX (acronym for “Burned Oxide”), topped by a superficial InP layer 31.
  • Such an InPoSi substrate may be obtained by a process called “smart cut” widely known to those skilled in the art.
  • the stack of layers 3, 4, 5, 6 based on III-V materials may be formed directly by epitaxy on the InPoSi substrate.
  • the stack of layers based on III-V materials has in this case a lateral dimension, in the xy plane, for example a diameter, substantially equal to the lateral dimension, for example the diameter, of the InPoSi substrate.
  • the stack preferably comprises, along z and starting from the oxide layer
  • an InP-based layer 31 which may be, depending on the case, an InP-based bonding layer with the second bonding layer 22 or a superficial InP layer of an InPoSi substrate.
  • This layer 31 typically has a thickness of the order of 50 nm.
  • a layer 32 based on InGaAs which serves as a stop layer for etching.
  • an etching stop can be carried out by detection of the end of the attack, by detecting the change in the nature of the etched materials during etching and/or by taking advantage of the etching selectivity of the materials of the layer to be etched and of the stop layer.
  • This layer 32 typically has a thickness of the order of 20 nm.
  • This layer 33 typically has a thickness of the order of 350 nm.
  • This layer 34 typically acts as an interface with the collector contact of the HBT transistor.
  • This layer 34 typically has a thickness of the order of 20 nm.
  • the layers 33, 34 can form a layer 3 called a sub-collector.
  • This layer 41 typically has a thickness of the order of 50 nm.
  • This layer 42 typically has a thickness of the order of 85 nm.
  • This layer 43 typically has a thickness of the order of 25 nm.
  • This layer 44 typically has a thickness less than or equal to 20 nm, for example of the order of 10 nm or 5 nm.
  • the layers 41, 42, 43, 44 typically form the collector layer 4. These different layers 41, 42, 43, 44 are preferably configured so that the N-type doping gradually decreases between the layer 41 and the layer 44. This makes it possible to better accommodate the variations in conductivity and the mechanical constraints within the stack.
  • These layers 41, 42, 43, 44 are typically sized in thickness and doping so as to manage the electric field and the flow of charges in the collector.
  • This layer 5 typically forms the base of the HBT transistor. It is typically directly connected to the base contact of the HBT transistor. This layer 5 typically has a thickness of the order of 28 nm. Other materials are also conceivable for this base layer 5, for example GaAsSb.
  • This layer 61 typically forms part of the emitter.
  • This layer 61 typically has a thickness of the order of 20 nm.
  • This layer 62 typically has a thickness of the order of 30 nm.
  • This layer 63 typically acts as an interface with the emitter contact of the HBT transistor.
  • This layer 63 typically has a thickness of the order of 20 nm.
  • the layers 61, 62, 63 typically form the emitter layer 6.
  • This 64 layer typically has a thickness of the order of 20 nm.
  • this stack is structured by different lithography and etching steps, and contacts are formed to produce the HBT transistor.
  • a planarization step can first be performed.
  • This step typically comprises a deposition of a SiN-based layer 71, intended on the one hand to fill the spaces bordering the stack of layers based on 11 l-V materials, and intended on the other hand to form a mask on the stack of layers based on 11 l-V materials.
  • CMP chemical mechanical polishing
  • the layer 71 surmounting the stack typically has a thickness of the order of 150 nm after planarization.
  • a resin-based masking layer 81 is then formed on the layer 71, then structured by lithography to form one or more openings 101 having a dimension L2 along x.
  • the layer 71 is then etched through the opening 101, typically by plasma-based dry etching or by reactive ion etching (RIE).
  • RIE reactive ion etching
  • the layer 64 of the stack is then etched through the opening 101, typically by selective wet etching with respect to the underlying layer 63. An upper face 630 of the layer 63 is thus exposed after the successive etchings through the opening 101.
  • the masking layer 81 is then removed in a known manner by a so-called “stripping” step, typically by O2-based plasma.
  • a deposition of a metal layer 11 is then carried out, so as to fill the opening 101 of the layer 71.
  • This metal layer 11 may comprise several sub-layers, for example bonding layers based on Ti and TiN, with thicknesses of 10 nm respectively, and a main layer based on tungsten W, of sufficient thickness to fill the opening of the layer 71.
  • This main layer based on tungsten W has for example a thickness of the order of 225 nm.
  • a chemical-mechanical polishing is carried out so as to remove the excess metal deposited on the layer 71.
  • the CMP polishing is stopped on the layer 71, in order to keep the portion of metal layer in the opening of the layer 71.
  • the emitter contact 60 is thus formed. Here, it is in contact with the layer 63 based on N+ doped InGaAs.
  • a portion of layer 71 is then etched away, so as to expose an upper face 640 of layer 64.
  • the layers 64, 63, 62, 61 of the stack are then etched around the emitter contact 60, so as to expose an upper face 500 of the layer 5.
  • the layers 64, 63, 62 and partly the InP-based layer 61 are typically etched by dry etching, with a stop in the layer 61.
  • a finishing etching by wet etching then makes it possible to remove the remaining part of the InP-based layer 61, selectively to the InGaAs P++-based layer 5.
  • a 6M mesa structure of dimension L2 along x is thus obtained under the emitter contact 60.
  • This 6M mesa structure has sides 601 which can be slightly inclined with respect to the vertical. This is typically due to the isotropic nature of the etchings, in particular wet etching. This also comes from the crystallography of InP and InGaAs insofar as certain crystal planes are etched faster than others.
  • a SiN-based layer 72 is then formed by conformal deposition at 300°C on the exposed face 500, and on the flanks 601 and the emitter contact 60.
  • This layer 72 typically has a thickness of the order of 30 nm.
  • a SiO2-based layer 73 is then formed on the layer 72, for example by deposition at 400°C.
  • This layer 73 typically has a thickness of the order of 400 nm.
  • a planarization step by CMP polishing is then carried out on the layer 73.
  • CMP polishing of layer 73 is typically stopped on SiN-based layer 72 atop emitter contact 60.
  • a resin-based masking layer 82 is then formed on layer 73 and on the portion of layer 72 atop emitter contact 60, then lithographically structured to form apertures 102, for example by e-beam electron lithography. Apertures 102 are formed on either side of emitter contact 60. An upper face 730 of layer 73 is thus exposed through apertures 102.
  • layers 73 and 72 are then etched through openings 102, typically by dry etching.
  • An upper face 500 of layer 5 is thus exposed after etching through openings 102.
  • the masking layer 82 is removed by “stripping”.
  • a deposit of a metal layer 12 is then carried out, so as to fill the openings 102 of the layer 73.
  • This metal layer 12 can comprise several sub-layers, for example bonding layers based on Ti and TiN, with thicknesses of 10 nm respectively, and a main layer based on tungsten W, with a thickness sufficient to fill the openings of the layer 73.
  • This main layer based on tungsten W has for example a thickness of the order of 375 nm.
  • a chemical mechanical polishing is first performed so as to remove the excess metal deposited on the layer 73.
  • the CMP polishing is stopped on the layer 73, in order to keep the portions 50' of the metal layer 12 in the openings of the layer 73.
  • these metal layer portions are then thinned to form the base contacts 50, typically so that the upper faces of the base contacts 50 are located under a plane passing through the lower face of the emitter contact 60.
  • Such thinning typically makes it possible to reduce these parasitic capacitances by 55%, in comparison of unthinned 50' base contacts having a height substantially equal to the thickness of the layer 73, as illustrated in FIG. 11.
  • the W metal layer portions can be thinned by wet etching based on Potassium Triiodide KII2.
  • the Ti/TiN metal layer portions, at the flanks of the base contacts 50, can be removed by dry etching.
  • Base contacts 50 directly in contact with the layer 5 based on P++ doped InGaAs are thus formed.
  • the thinning is carried out differentially, in order to obtain peripheral portions 50p of the contact 50 thinner than the central portion 50c of the contact 50.
  • Such differential thinning can occur when the deposition of the main layer based on tungsten W is carried out by plasma-assisted CVD of nitrogen species N+.
  • the peripheral portions 50p of the contact 50 are then etched preferentially at the central portion 50c of the contact 50.
  • the peripheral portions 50p typically have a decreasing thickness profile from the central portion 50c. In this case, the parasitic capacitances between the emitter contact 60 and the base contacts 50 are further reduced.
  • Such differential thinning typically makes it possible to reduce these parasitic capacitances by 70%, in comparison with non-thinned 50' base contacts having a height substantially equal to the thickness of the layer 73, as illustrated in FIG. 11.
  • a SiN-based layer 74 is then formed by conformal deposition at 400°C on the layer 73, and on the base contacts 50 and the emitter contact 60.
  • This layer 74 typically has a thickness of the order of 60 nm.
  • a masking layer 83 based on resin is then formed and structured, for example by e-beam electron lithography, above the base contacts 50 and the emitter contact 60, while retaining portions of layer 74 exposed around the base contacts 50.
  • layers 74, 73 and 72 are then etched around masking layer 83, typically by dry etching.
  • the etching stop is made on layer 5 based on InGaAs P++.
  • An upper face 500 of layer 5 is thus exposed after etching.
  • Masking layer 83 is then removed by “stripping” ( Figure 16).
  • layers 5, 44, 43, 42 and 41 of the stack are then etched around the base contacts 50.
  • Layers 5, 44, 43, 42 and partly the InP-based layer 41 are typically etched by dry etching, with a stop in layer 41.
  • the partial dry etching of the InP-based layers 43, 42 and 41 can be configured to stop at an etching depth of the order of 140 nm from the interface between layer 43 and layer 44, so as to maintain a residual thickness of layer 41 at the end of dry etching.
  • a wet etching finish etch then removes the remaining portion of the InP-based layer 41, preferably selectively to the InGaAs N+-based layer 34, so as to expose an upper face 300 of the layer 34.
  • a mesa structure 45M is thus obtained under the base contacts 50.
  • This 45M mesa structure of dimension L1 along x typically has 451 sides which can be slightly inclined with respect to the vertical. This is typically due to the isotropic nature of the etchings, in particular wet etching.
  • a SiN-based layer 74 is then formed by conformal deposition at 300°C on the exposed face 300, and on the flanks 451, the base contacts 50 and the emitter contact 60.
  • This layer 74 typically has a thickness of the order of 60 nm.
  • a SiO2-based layer 75 is then formed on the layer 74, for example by deposition at 400°C. This layer 75 typically has a thickness of the order of 750 nm.
  • a planarization step by CMP polishing is then carried out on the layer 75, stopping on the protruding parts of the SiN-based layer 74.
  • a resin-based masking layer 84 is then formed on layer 75 and on the protruding portions of layer 74, then structured by lithography to form openings 103. Openings 103 are formed on either side of base contacts 50. As illustrated in FIG. 21, layers 75 and 74 are then etched through openings 103, typically by dry etching. The etching stops on layer 34 based on InGaAs N+. An upper face 300 of layer 34 is thus exposed after etching through openings 103.
  • the masking layer 84 is removed by “stripping”.
  • a deposit of a metal layer 13 is then carried out, so as to fill the openings 103 of the layer 75.
  • This metal layer 13 can comprise several sub-layers, for example bonding layers based on Ti and TiN, with thicknesses of 10 nm respectively, and a main layer based on tungsten W, with a thickness sufficient to fill the openings of the layer 75.
  • This main layer based on tungsten W has for example a thickness of the order of 750 nm.
  • the W-based metal layer portions 13 can be thinned by wet etching based on Potassium Triiodide KII2, for example to an etching depth of approximately 270 nm.
  • the Ti/TiN metal layer portions, at the flanks of the collector contacts 30, can be removed by dry etching.
  • Collector contacts 30 directly in contact with the N+-doped InGaAs-based layer 34 are thus formed.
  • the collector contacts 30 can be thinned by differential thinning as before.
  • the collector contacts 30 therefore have a peripheral portion relatively thinner than their central portion.
  • a SiN-based layer 76 is then formed by conformal deposition at 400°C on the layer 75, and on the collector contacts 30.
  • This layer 76 typically has a thickness of the order of 30 nm.
  • a SiO2-based layer 77 is then formed on the layer 76, for example by deposition at 400°C.
  • This layer 77 typically has a thickness of the order of 400 nm.
  • a planarization step by CMP polishing is then carried out on the layer 77.
  • An HBT transistor based on 11 l-V materials, on a Si substrate, and encapsulated by SiO2/SiN dielectric materials, is thus obtained. The following steps aim to form the contact vias on the various emitter, base and collector contacts of the HBT transistor.
  • a resin-based masking layer 85 is formed over layer 77 and patterned, typically by e-beam electron beam lithography.
  • An opening 104 is formed above emitter contact 60, first in layer 85, then in the dielectric layer stack up to emitter contact 60.
  • a new resin-based masking layer 86 is formed over layer 77 and patterned, typically by e-beam electron beam lithography.
  • An opening 105 is made above base contact 50, first in layer 86, then in the dielectric layer stack up to base contact 50. Opening 104 above emitter contact 60 is typically filled by layer 86 at this point.
  • a new resin-based masking layer 87 is formed on the layer 77 and patterned, typically by e-beam electron lithography.
  • An opening 106 is made above the collector contact 30, first in the layer 87, then in the dielectric layer stack up to the collector contact 30.
  • the openings 104, 105 respectively above the emitter contact 60 and the base contact 50 are typically filled by the layer 87 at this stage.
  • interconnections 55, 65, 35 are formed in the openings 105, 104, 106, so as to connect the base, emitter, and collector contacts respectively.
  • a metal layer is first deposited, so as to fill the openings 105, 104, 106.
  • This metal layer may comprise, as previously, several sub-layers, for example Ti and TiN-based bonding layers, with thicknesses of 10 nm respectively, and a main layer based on tungsten W, with a thickness sufficient to fill the openings 105, 104, 106.
  • This main layer based on tungsten W has, for example, a thickness of the order of 700 nm.
  • a mechanical-chemical polishing is then carried out so as to remove the excess metal deposited on the layer 77.
  • the interconnections 55, 65, 35 are thus individualized.
  • a SiN-based layer 78 may be formed by deposition at 400°C on layer 77, and on interconnections 55, 65, 35. This layer 78 typically has a thickness of the order of 150 nm.
  • a masking layer 88 based on resin is formed on layer 78 and then structured by lithography. Openings in the form of trenches 107 are made around the HBT transistor, typically around collector contacts 30, first in layer 88, then in the stack of dielectric layers up to layer 34 based on InGaAs N+.
  • the etching of the trenches 107 is extended in the stack of layers based on III-V materials, up to layer 2 based on SiO2.
  • these trenches 107 are then filled with a dielectric material 79, typically by deposition of SiO2 TEOS at 300°C over a thickness of 2 ⁇ m.
  • a mechanical-chemical polishing of the SiO2 is then carried out with a stop on the SiN-based layer 78.
  • the following steps aim to form the first metal level M1 comprising the metal tracks connecting the different interconnections 55, 65, 35.
  • the interconnections 55, 65, 35 form an interconnection level 11.
  • a resin-based masking layer 89 is formed over layer 78 and patterned, typically by e-beam electron lithography. Openings 108 are formed over interconnects 55, 65, 35, first in layer 89, then in layer 78 up to interconnects 55, 65, 35.
  • a deposit of a metal layer 14 is carried out, so as to connect the interconnections 55, 65, 35.
  • This metal layer 14 can comprise several sub-layers, for example bonding layers based on Ti and TiN, with thicknesses of 10 nm respectively, a main layer based on AlCu alloy, with a thickness of 440 nm for example, and surface layers based on Ti and TiN, with thicknesses of 10 nm respectively.
  • this metal layer 14 is then structured by lithography and etching so as to form a track 56 connected to via 55, a track 66 connected to via 65, and a track 36 connected to via 35.
  • An HBT transistor comprising 6M, 45M mesa structures formed in a stack of III-V materials on a Si substrate, integrated in SiO2, SiN dielectric materials and connected by W-based interconnections 55, 65, 35 is thus obtained.
  • Such an HBT transistor and its first level of interconnections 11, M1 is advantageously integrable in a system comprising CMOS transistors and CMOS interconnections.
  • Figures 35, 36 illustrate a variation of the HBT transistor manufacturing process, in which the base contacts are formed before the emitter contact.
  • the 6M mesa structure is formed by lithography and etching from the stack of III-V material-based layers. Dielectric layers 72, 73 are then formed on this 6M mesa structure, then planarized. The dielectric layers 72, 73 are then opened at the edge of the 6M mesa structure, so as to expose the upper face 500 of the layer 5.
  • the openings are then filled with a metal layer.
  • CMP polishing then removes excess metal layer portions to form the base contacts 50.
  • the emitter contact and collector contacts can then be formed as before.
  • the upper face of the base contacts 50 lies in a plane substantially corresponding to the top of the 6M mesa structure. It is therefore not necessary to thin the base contacts 50 when they are formed before the emitter contact. This saves a process step.
  • an integrated circuit comprising transistors HBT1, HBT2, HBT3 based on III-V materials on a silicon-based substrate 1b, and integrated via interconnection levels 11, I2 and metal levels M1, M2 in a dielectric matrix D1 based on SiO2 and/or SiN, can advantageously be obtained.
  • the last metal level M2 of this “HBT” integrated circuit can typically form a first hybrid bonding interface.
  • CMOS complementary metal-oxide-semiconductor
  • CMOS1, CMOS2, etc. on a silicon-based substrate 1b and integrated via interconnection levels 11’, I2’ and metal levels M1’, M2’ in a dielectric matrix D2 based on SiO2 and/or SiN, can be advantageously assembled to the “HBT” integrated circuit.
  • the last metal level M2’ of the “CMOS” integrated circuit can typically form a second hybrid bonding interface.
  • the “HBT” and “CMOS” integrated circuits can be aligned and assembled by hybrid bonding by facing the first and second hybrid bonding interfaces.
  • multiple “HBT” integrated circuits can be co-assembled side-by-side on the “CMOS” integrated circuit.
  • the substrate 1b can typically be removed by mechanical trimming and wet etching.
  • 11” interconnect levels, I2” and 1” metal levels, M2” in a SiO2 and/or SiN-based dielectric matrix D3 can be advantageously formed above the HBT1, HBT2, HBT3 transistors based on III-V materials.
  • the 11” interconnect level advantageously connects the HBT1, HBT2, HBT3 transistors, typically at the collector or sub-collector portion of the HBT1, HBT2, HBT3 transistors.
  • Some of the 11” interconnect levels can be relatively wider and more massive to form a heat sink for the corresponding HBT3 transistor. This improves the heat dissipation and heating management of such an HBT3 transistor.
  • the M1”, M2” metal levels can typically comprise thick metal tracks, forming passive RF components such as antennas or transmission lines.
  • the HBT level may be integrated between different interconnection levels, for example between interconnection levels 11, 11” as illustrated, or between interconnection levels 11”, I2” etc.
  • This allows for greater versatility in integrating the HBT transistors within the CMOS stack.
  • CMOS metal levels M1’, M2’ for example up to five levels, may be provided below the HBT level.
  • Several post-processing metal levels M1”, M2”, for example up to five additional levels, may be provided above the HBT level.
  • the collector contact 30 can be formed on the “rear face” of the HBT transistor during subsequent integration steps, after removal of the silicon-based substrate 1.
  • the layer 32 is typically based on doped InGaAs here.
  • the emitter contacts 60 and base 50, as well as the contact resumptions 55 and 65 are previously formed for example, up to the metal level M2 and allow the transfer by “Direct Hybrid Bonding” of a plate comprising different metal levels M2’ or higher,’.
  • the metal levels M1”, M2” correspond here for example to thick metal levels implemented in CMOS or BiCMOS technologies.
  • the formation of the collector contact 30 on the “rear face” allows better heat dissipation for the HBT transistor, and less thermal resistance between the bases 50 and the collector 30.
  • the overall resistance of the collector 30 is reduced.
  • the formation of the collector contact 30 on the “rear face” also offers more possibilities in terms of design of the collector contact 30.
  • the collector contact 30 has a dimension L3 substantially equal to the dimension L2 of the emitter contact.
  • the facing metal surfaces between the collector 30 and the bases 50 are reduced. This reduces the parasitic capacitances between the base 50 contacts and the collector contact 30. Thermal management and the management of parasitic capacitances are improved.
  • the InP-based layer 33 typically has a dielectric constant of the order of 13. It is surrounded by layers 71, 72 based on a dielectric material having a dielectric constant lower than that of InP and InGaAs. For example, this material may be silicon nitride having a dielectric constant of the order of 7.
  • the surrounding matrix, comprising the layers 75, 77 based on silicon oxide typically has a dielectric constant of the order of 4.
  • the HBT transistor and its integration system can be integrated compactly and versatile within a CMOS or BiCMOS integrated circuit.

Landscapes

  • Bipolar Transistors (AREA)

Abstract

Un transistor bipolaire à hétérojonction (HBT) et son procédé de fabrication comprenant, sur un substrat (1) en silicium: • une couche collecteur (3) en un premier matériau lll-V, • une couche (4) de collecteur, à base d'un deuxième matériau lll-V, et • une couche (5) de base, à base du deuxième matériau lll-V, • une couche (6) d'émetteur à base du premier matériau lll-V, Dans lequel le contact de base (50) présente une portion centrale (50c) et une portion périphérique (50p) autour de la portion centrale (50c) telles que la portion périphérique (50p) présente une épaisseur inférieure à celle de la portion centrale (50c) et qui décroit en s'éloignant de la portion centrale (50c), de façon à diminuer une capacité parasite entre le contact de base (50) et le contact d'émetteur (60). Le transistor est intégré dans un process CMOS.

Description

TRANSISTOR BIPOLAIRE lll-V À HÉTÉROJONCTION ET SON PROCÉDÉ DE FABRICATION
DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne en général les dispositifs microélectroniques. Elle trouve pour application particulièrement avantageuse la réalisation de transistors bipolaires à hétérojonction HBT, pour des composants radiofréquence (RF).
ETAT DE LA TECHNIQUE
Dans le domaine des télécommunications et de la transmission de données à très haut débit, typiquement pour des flux de données supérieurs à 100 Gbits/s, il est nécessaire de disposer de composants RF fonctionnant à des fréquences de travail élevées, typiquement à des fréquences comprises à des fréquences d’oscillation allant jusqu’au THz et au-delà.
Pour de tels composants RF, une amplification de puissance efficace, présentant une fréquence de coupure trois à cinq fois supérieure à la fréquence de travail du composant, est requise. Les transistors bipolaires à hétérojonction HBT, à base d’hétérojonction lll-V, sont les plus performants pour l’amplification de puissance aux fréquences supérieures à 250 GHz.
De tels transistors HBT sont actuellement développés sur des substrats de petit format, typiquement inférieur à 100 mm de diamètre, et recourent à des architectures difficilement intégrables industriellement, basées par exemple sur des ponts à air submicroniques ou des matériaux à compatibilité limitée. Les technologies de transistors HBT actuelles ne permettent pas d’envisager une « mise à l’échelle » continue, c’est-à-dire une réduction de dimensions suffisante pour l’accroissement des performances visées par les prochaines générations de composants RF. La compatibilité de ces technologies avec les procédés d’interconnexion dits de « fin de ligne » (BEOL : Back End Of Line) est en outre faible. Cela limite les possibilités d’intégration de transistors HBT dans des circuits intégrés basés sur une technologie de transistors complémentaires métal-oxyde-semiconducteur CMOS.
Le document « A. D. Carter et al., Si/lnP Heterogeneous Integration Techniques from the Wafer- Scale (Hybrid Wafer Bonding) to the Discrete Transistor (Micro-Transfer Printing), 2018 IEEE SOI- 3D-Subthreshold Microelectronics Technology Unified Conference (S3S), Burlingame, CA, USA, 2018, pp. 1-4 » divulgue une solution d’intégration de transistors HBT à base d’lnP comprenant une partie d’interconnexions dans du BCB (Benzocyclobutan) reliée par une interface de collage hybride à une partie d’interconnexions CMOS. Cette architecture reste difficile à mettre en œuvre. L’assemblage entre la partie CMOS et la partie HBT doit être effectué en fin de procédé, après avoir réalisé tous les niveaux d’interconnexions. Une telle architecture d’intégration limite les possibilités d’applications. Les transistors HBT ne peuvent pas être intégrés au sein de la partie CMOS, par exemple entre différents niveaux d’interconnexions CMOS. Les pertes en transmission entre les différentes fonctions électroniques du circuit intégré, typiquement entre l’amplification de puissance assurée par les transistors HBT et les antennes ou les éléments passifs des niveaux métalliques BEOL, ne sont pas optimisées. Le fonctionnement à haute fréquence reste ainsi limité.
Une autre solution divulguée par le document « T. E. Kazior et al., Progress and challenges in the direct monolithic integration of 111— V devices and Si CMOS on silicon substrates, 2009 IEEE International Conference on Indium Phosphide & Related Materials, Newport Beach, CA, 2009, pp. 100- 104 » consiste à co-intégrer des portions de composants 11 l-V par épitaxie locale au sein de l’empilement CMOS, en conservant un espace de séparation autour de ces portions de composants II l-V. Cette solution limite la densification des composants d’un tel circuit co-intégré. La croissance sélective et la gestion des contraintes pendant la croissance complexifient en outre le procédé.
Il existe donc un besoin pour améliorer l’intégration de transistors lll-V HBT dans un circuit intégré CMOS.
Un objet de la présente invention est de répondre à ce besoin, en particulier en proposant une architecture de transistor HBT et un système d’intégration plus versatile et plus compact.
Un autre objet de la présente invention est de proposer un procédé de réalisation d’un tel transistor HBT, et un procédé d’intégration.
Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés.
RESUME
Pour atteindre cet objectif, selon un mode de réalisation on prévoit un transistor bipolaire à hétéro- jonction comprenant, en empilement selon une direction z sur un substrat à base de silicium :
- une première couche en un premier matériau lll-V présentant un premier type de conductivité avec un premier niveau de dopage N+, - une première structure en mesa sur la première couche, comprenant :
• une couche dite de collecteur, à base d’un deuxième matériau lll-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et
• une couche dite de base, à base d’un troisième matériau lll-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+,
- une deuxième structure en mesa sur la première structure en mesa, comprenant une couche d’émetteur à base d’un quatrième matériau lll-V présentant le premier type de conductivité avec un troisième niveau de dopage N.
Le transistor comprend en outre un contact de collecteur sur la première couche, en bordure de la première structure en mesa, un contact de base sur la couche de base, en bordure de la deuxième structure en mesa, un contact d’émetteur sur la couche d’émetteur. Avantageusement, les contacts de collecteur, de base et d’émetteur sont à base d’un matériau conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires mé- tal-oxyde-semiconducteur (CMOS). Selon une possibilité, le matériau conducteur est pris parmi W, Ti, TiN, Ni et ses alliages NiSi, NiPt, et Cu.
Le transistor comprend en outre une couche d’encapsulation à base d’un matériau d’encapsulation diélectrique, ladite couche d’encapsulation couvrant la première couche, les première et deuxième structures en mesa, et les contacts de collecteur, de base et d’émetteur. Avantageusement, la couche d’encapsulation est à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semicon- ducteur (CMOS). Selon une possibilité, le matériau diélectrique est pris parmi SiO2, SiNx.
Ainsi, le transistor HBT est facilement et directement intégrable dans un circuit intégré à base de transistors CMOS. Dans le cadre du développement de la présente invention, il a été constaté par simulation des performances attendues pour le transistor HBT que le choix de matériaux convenant pour une intégration de type BEOL permettait d’atteindre une fréquence de coupure de l’ordre du THz, ce qui est compatible avec les fréquences de travail visées dans la gamme 220 G Hz à 325 GHz. Contrairement aux préjugés de l’état de la technique qui préconise l’utilisation de BCB pour le diélectrique intermétallique et de métaux nobles pour les contacts pour obtenir les performances requises, il a été montré dans le cadre de la présente invention qu’une architecture de transistor HBT basée sur des matériaux conducteur et diélectrique convenant pour une intégration de type BEOL suffisait à obtenir les performances requises, avec un niveau de performances de l’ordre de 80% à 85% du niveau de performances de référence établi pour des transistors HBT utilisant du BCB et des métaux nobles.
L’invention concerne également un procédé de réalisation d’un transistor bipolaire à hétérojonction comprenant au moins les étapes suivantes :
- une fourniture d’un empilement comprenant selon une direction z un substrat à base de silicium, une première couche en un premier matériau lll-V présentant un premier type de conductivité avec un premier niveau de dopage N+, - une formation par épitaxie sur la première couche d’une couche dite de collecteur, à base d’un deuxième matériau 11 l-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et
- une formation par épitaxie sur la couche de collecteur d’une couche dite de base, à base d’un troisième matériau II l-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+,
- une formation par épitaxie sur la couche de base d’une couche dite d’émetteur, à base d’un quatrième matériau II l-V présentant le premier type de conductivité avec un troisième niveau de dopage N,
- une première structuration sous forme de mésa des couches de collecteur et de base, configurée pour former une première structure en mésa présentant une dimension L1 selon une direction y perpendiculaire à la direction z,
- une deuxième structuration sous forme de mésa de la couche d’émetteur, configurée pour former une deuxième structure en mésa présentant une dimension L2 inférieure à la dimension L1 selon la direction y,
- une formation d’un contact de collecteur sur la première couche, de préférence en bordure de la première structure en mesa,
- une formation d’un contact de base sur la couche de base, en bordure de la deuxième structure en mesa,
- une formation d’un contact d’émetteur sur la couche d’émetteur, lesdits contacts de collecteur, de base et d’émetteur étant formés à base d’un matériau électriquement conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS),
- une formation d’au moins une couche d’encapsulation couvrant la première couche, les première et deuxième structures en mesa, les contacts de collecteur, de base et d’émetteur, ladite couche d’encapsulation étant formée à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS)
- Une planarisation de l’au moins une couche d’encapsulation.
Avantageusement, à chaque brique du procédé de fabrication du transistor HBT à base de semi- conducteurs 11 l-V, correspondant aux étapes principales de fabrication des contacts émetteur, base, et collecteur, des étapes de planarisation du wafer sont réalisées. Ces étapes de planarisation peuvent être inclues dans une approche de type damascene. Les étapes de planarisation permettent d’adapter le procédé de fabrication du transistor HBT aux modes de fabrications actuels des circuits intégrés sur silicium, de type CMOS et BiCMOS avancés. Cette approche est nettement différente des technologies lll-V sur substrat natif telles qu’enseignées par le document US2021391321A1. Elle permet d’obtenir les avantages suivants : une compatibilité avec les techniques de report par « Direct Hybrid Bonding » (collage hybride direct) de puce à plaque fonctionnelle (par exemple une plaque BiCMOS 55 nm obtenue en « fin de ligne » BEOL). Ces techniques requièrent une planéité excellente des deux parties à coller ou à lier, typiquement une topologie de surface inférieure à 50 nm « pic à vallée ». Ce niveau de qualité de surface à coller et à interconnecter ne peut être atteint que lorsque chaque partie est développée dans des technologies BEOL CMOS. Ce report par « Direct Hybrid Bonding » permet de continuer le procédé en « fin de ligne », ce qui permet d’envisager d’autres améliorations et fonctionnalisations du dispositif (post-procédé face arrière, contact collecteur directement sur cette face par exemple). une compatibilité avec les outils et équipements usuels 200 mm et 300 mm utilisés dans l’industrie microélectronique CMOS. Le dispositif étant encapsulé dans une couche d’encapsulation à base d’oxyde typiquement, la résolution pour la formation des contacts peut être fortement améliorée (jusqu’à environ 20 nm en technologie CMOS 300 mm par exemple). A contrario, les technologies lll-V standard utilisant des ponts à air ne peuvent contacter l’émetteur que pour une dimension de contact d’émetteur WE > 200 nm. Pour une dimension de contact d’émetteur WE < 200 nm, la reprise de contact doit être effectuée par l’intermédiaire d’un enrobage de polymères (polyimides, résine BCB,...). Cette technique limite également la dimension de contact atteignable à environ 130 nm. Cette technique induit néanmoins des parasites. Elle limite en outre la fabrication à des formats de substrat inférieurs à 100 mm. une compatibilité avec des tailles de substrat de 200 mm et 300 mm, au lieu des dimensions limitées à 100 mm pour les substrats lll-V usuels.
L’invention concerne également un système d’intégration et un procédé d’intégration d’un tel transistor HBT.
Le système d’intégration d’au moins un transistor bipolaire à hétérojonction selon l’invention comprend typiquement, en empilement selon une direction z :
- un premier substrat à base de silicium,
- une couche comprenant des transistors métal-oxyde-semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques reliés auxdits transistors CMOS,
- une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques avec les premiers niveaux d’interconnexions métalliques reliés aux transistors CMOS,
- une couche comprenant au moins un transistor bipolaire à hétérojonction, et des deuxièmes niveaux d’interconnexions métalliques intercalés entre la couche de collage et la couche comprenant l’au moins un transistor bipolaire à hétérojonction, lesdits deuxièmes niveaux d’interconnexions métalliques étant connectés électriquement à la couche de collage et à l’au moins un transistor bipolaire à hétérojonction.
Le procédé d’intégration d’au moins un transistor bipolaire à hétérojonction selon l’invention comprend typiquement :
- une fourniture d’un premier empilement comprenant selon une direction z : • un premier substrat à base de silicium,
• une couche comprenant des transistors métal-oxyde-semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques reliés auxdits transistors CMOS,
• une première partie d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques avec les premiers niveaux d’interconnexions métalliques reliés aux transistors CMOS,
- une fourniture d’un deuxième empilement comprenant selon une direction z :
• un deuxième substrat à base de silicium,
• une couche comprenant au moins un transistor bipolaire à hétérojonction selon l’invention, et des deuxièmes niveaux d’interconnexions métalliques reliés audit transistor bipolaire à hétérojonction,
• une deuxième partie d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques avec lesdits deuxièmes niveaux d’interconnexions métalliques reliés au transistor bipolaire à hétérojonction,
- un collage hybride de la deuxième partie de la couche de collage sur la première partie de la couche de collage,
- un retrait du deuxième substrat à base de silicium,
- une formation, sur la couche comprenant l’au moins un transistor bipolaire à hétérojonction, d’au moins un troisième niveau d’interconnexions. Selon une possibilité, l’au moins un troisième niveau d’interconnexions comprend une couche de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal des premiers et deuxièmes niveaux d’interconnexions métalliques situés sous la couche comprenant l’au moins un transistor bipolaire à hétérojonction. La couche de métal épais présente typiquement une épaisseur supérieure ou égale à 1 pm, par exemple de l’ordre de 3 pm.
Ainsi, l’intégration du ou des transistors HBT se fait au plus près des niveaux métalliques BEOL. Les circuits d’amplification à base de transistors HBT peuvent ainsi être interconnectés avec les composants et les éléments passifs des circuits CMOS avec des distances de connexions réduites. Un tel système d’intégration présente une compacité améliorée. Cela permet de limiter les pertes de transmissions liées à des interconnexions HBT/CMOS trop longues. Un système RF basé sur une telle architecture peut avantageusement fonctionner à plus haute fréquence. L’efficacité énergétique, en particulier le rendement électrique du système, est également améliorée.
Le transistor HBT et le système d’intégration de ce transistor HBT permettent avantageusement de réaliser des architectures de circuits RF compactes et optimisées, présentant des performances RF améliorées.
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels :
[Fig.1] [Fig.2] [Fig.3] [Fig.4] [Fig.5] [Fig.6] [Fig.7] [Fig.8] [Fig.9] [Fig.10] [Fig.11] [Fig.12] [Fig.13] [Fig.14] [Fig.15] [Fig.16] [Fig.17] [Fig.18] [Fig.19] [Fig.20] [Fig.21] [Fig.22] [Fig.23] [Fig.24] [Fig.25] [Fig.26] [Fig.27] [Fig.28] [Fig.29] [Fig.30] [Fig.31] [Fig.32] [Fig.33] [Fig.34] Les figures 1 à 34 illustrent schématiquement des étapes d’un procédé de réalisation d’un transistor HBT selon un mode de réalisation de la présente invention.
[Fig.35] [Fig.36] Les figures 35 et 36 illustrent schématiquement des étapes d’un procédé de réalisation d’un transistor HBT selon un autre mode de réalisation de la présente invention.
[Fig.37] [Fig.38] [Fig.39] Les figures 37 à 39 illustrent schématiquement un procédé d’intégration et un système d’intégration d’un transistor HBT dans un circuit intégré CMOS selon un autre mode de réalisation de la présente invention.
[Fig.40] La figure 40 présente un mode de réalisation notamment avec un exemple particulier de formation des contacts.
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches et portions, et les dimensions des motifs et structures ne sont pas représentatives de la réalité.
DESCRIPTION DÉTAILLÉE
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
Selon un exemple, le transistor bipolaire à hétérojonction comprend, en empilement selon une direction z sur un substrat à base de silicium :
- une première couche en un premier matériau lll-V présentant un premier type de conductivité avec un premier niveau de dopage N+,
- une première structure en mesa sur la première couche, comprenant :
• une couche dite de collecteur, à base d’un deuxième matériau lll-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et
• une couche dite de base, à base d’un troisième matériau lll-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+,
- une deuxième structure en mesa sur la première structure en mesa, comprenant une couche d’émetteur à base d’un quatrième matériau lll-V présentant le premier type de conductivité avec un troisième niveau de dopage N.
- un contact de collecteur sur la première couche, en bordure de la première structure en mesa, un contact de base sur la couche de base, en bordure de la deuxième structure en mesa, un contact d’émetteur sur la couche d’émetteur, les contacts de collecteur, de base et d’émetteur étant à base d’un matériau conducteur, typiquement à base d’un matériau conducteur pris parmi W, Ti, TiN, Cu, Ni et ses alliages NiPt, NiSi,
- une couche d’encapsulation à base d’un matériau d’encapsulation diélectrique, ladite couche d’encapsulation couvrant la première couche, les première et deuxième structures en mesa, et les contacts de collecteur, de base et d’émetteur, la couche d’encapsulation étant à base d’un matériau diélectrique, typiquement à base d’un matériau diélectrique pris parmi SiO2, SiN, AI203, SiCO, HfO2.
Selon un exemple, le matériau diélectrique est pris parmi SiO2, SiN, AI203, SiCO, HfO2. Ces matériaux sont avantageusement parfaitement compatibles avec les procédés BEOL en technologie CMOS.
Selon un exemple, le matériau conducteur est pris parmi W, Ti, TiN, Cu, Nb, Ni et ses alliages NiPt, NiSi. Ces matériaux sont avantageusement parfaitement compatibles avec les procédés BEOL en technologie CMOS.
Selon un exemple, les premier et quatrième matériaux lll-V sont à base d’InP, et les deuxième et troisième matériaux lll-V sont à base d’InGaAs.
Selon un autre exemple, le deuxième matériau lll-V est à base d’InP, et le troisième matériau lll-V est à base de GaAsSb, et le quatrième matériau lll-V est à base d’InGaP et/ou d’InP.
Selon un exemple, la première couche en un premier matériau lll-V est directement sur le substrat à base de silicium. Selon un autre exemple, une couche intercalaire, typiquement une couche de collage à base d’un matériau diélectrique ou métallique, est intercalée entre la première couche en un premier matériau lll-V et le substrat à base de silicium.
Selon un exemple, le contact de base présente une portion centrale et une portion périphérique autour de la portion centrale telles que la portion périphérique présente une épaisseur inférieure à celle de la portion centrale. L’épaisseur de la portion périphérique du contact de base décroit en s’éloignant de la portion centrale. Cela permet typiquement de diminuer une capacité parasite entre le contact de base et le contact d’émetteur.
Selon un exemple, le contact de collecteur présente une portion centrale et une portion périphérique autour de la portion centrale telles que la portion périphérique présente une épaisseur inférieure à celle de la portion centrale. L’épaisseur de la portion périphérique du contact de collecteur décroit en s’éloignant de la portion centrale. Cela permet typiquement de diminuer une capacité parasite entre le contact de collecteur et le contact de base et/ou le contact d’émetteur.
Selon un exemple, le procédé de réalisation d’un transistor bipolaire à hétérojonction comprend au moins les étapes suivantes :
- une fourniture d’un empilement comprenant selon une direction z un substrat à base de silicium, une couche diélectrique, une première couche en un premier matériau lll-V présentant un premier type de conductivité avec un premier niveau de dopage N+,
- une formation par épitaxie sur la première couche d’une couche dite de collecteur, à base d’un deuxième matériau lll-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et
- une formation par épitaxie sur la couche de collecteur d’une couche dite de base, à base d’un troisième matériau lll-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+,
- une formation par épitaxie sur la couche de base d’une couche dite d’émetteur, à base d’un quatrième matériau lll-V présentant le premier type de conductivité avec un troisième niveau de dopage N,
- une première structuration sous forme de mésa des couches de collecteur et de base, configurée pour former une première structure en mésa présentant une dimension L1 selon une direction y perpendiculaire à la direction z,
- une deuxième structuration sous forme de mésa de la couche d’émetteur, configurée pour former une deuxième structure en mésa présentant une dimension L2 inférieure à la dimension L1 selon la direction y,
- une formation d’un contact de collecteur sur la première couche, de préférence en bordure de la première structure en mesa,
- une formation d’un contact de base sur la couche de base, en bordure de la deuxième structure en mesa,
- une formation d’un contact d’émetteur sur la couche d’émetteur, lesdits contacts de collecteur, de base et d’émetteur étant formés à base d’un matériau électriquement conducteur, typiquement à base d’un matériau électriquement conducteur pris parmi W, Ti, TiN, Cu,
- une formation d’au moins une couche d’encapsulation couvrant la première couche, les première et deuxième structures en mesa, les contacts de collecteur, de base et d’émetteur, ladite couche d’encapsulation étant formée à base d’un matériau diélectrique, typiquement à base d’un matériau diélectrique pris parmi SiO2, SiN.
Selon un exemple, les formations des première et deuxième structures en mesa se font respectivement par une première gravure selon z des couches de collecteur et de base, et par une deuxième gravure selon z de la couche d’émetteur. Un tel procédé de réalisation est généralement appelé « top-down ». Cela permet de mieux maîtriser la qualité cristalline des différentes couches et le dimensionnel des différentes structures.
Selon un exemple, les première et deuxième gravures comprennent chacune une étape de gravure isotrope par voie humide, de sorte à ce que les première et deuxième structures en mesa présentent chacune des flancs inclinés, en surplomb respectivement de la première couche et de la couche de base. Cela permet de réduire les capacités parasites (notamment sous le collecteur). Cela permet de réaliser des contacts auto-alignés.
Selon un autre exemple, les première et deuxième gravures comprennent chacune une étape de gravure mixte par voie sèche et humide. Selon un exemple, les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation du contact d’émetteur, puis formation de la deuxième structure en mésa, puis formation du contact de base, puis formation de la première structure en mésa, puis formation du contact de collecteur. Selon un exemple, les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation de la deuxième structure en mésa, puis formation du contact de base, puis formation du contact d’émetteur, puis formation de la première structure en mésa, puis formation du contact de collecteur. La formation du contact de base avant celle du contact d’émetteur permet d’obtenir une faible épaisseur de contact de base de façon plus simple, avec un nombre d’étapes limité, typiquement par polissage mécano-chimique (CMP) sans gravure du contact de base. Le contact de base peut dès lors présenter une face supérieure sensiblement dans un même plan qu’une face inférieure du contact d’émetteur. Cela permet également de limiter la présence de métal lors de la gravure des couches semiconductrices qui constituent l’émetteur. Cela évite une contamination métallique du substrat ou du wafer.
Selon un exemple, la formation du contact de collecteur comprend un premier dépôt assisté par plasma azoté de tungstène, destiné à former une portion périphérique du contact de collecteur. La formation du contact de collecteur comprend en outre un amincissement de la portion périphérique du contact de collecteur par gravure préférentielle de la portion périphérique du contact de collecteur vis-à-vis d’une portion centrale du contact de collecteur. Cela permet d’éloigner la portion périphérique du contact de collecteur vis-à-vis du contact de base. La capacité parasite entre le contact de collecteur et le contact de base est diminuée. Cela permet également d’éloigner la portion périphérique du contact de collecteur vis-à-vis du contact d’émetteur. La capacité parasite entre le contact de collecteur et le contact d’émetteur est diminuée.
Selon un exemple, la formation du contact de base comprend un premier dépôt assisté par plasma azoté de tungstène, destiné à former une portion périphérique du contact de base. La formation du contact de base comprend en outre un amincissement de la portion périphérique du contact de base par gravure préférentielle de la portion périphérique du contact de base vis-à-vis d’une portion centrale du contact de base. Cela permet d’éloigner la portion périphérique du contact de base vis-à-vis du contact d’émetteur. La capacité parasite entre le contact de base et le contact d’émetteur est diminuée.
Selon un exemple, le système d’intégration comprend en outre, sur la couche comprenant l’au moins un transistor bipolaire à hétérojonction, au moins un troisième niveau d’interconnexions. La couche comprenant l’au moins un transistor HBT est ainsi située entre les premiers niveaux d’interconnexions CMOS et l’au moins un troisième niveau d’interconnexions. Le troisième niveau d’interconnexions est typiquement un niveau d’interconnexions CMOS.
Selon un exemple, le troisième niveau d’interconnexions comprend une couche de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal des premiers et deuxièmes niveaux d’interconnexions métalliques situés sous la couche comprenant l’au moins un transistor bipolaire à hétérojonction. Une telle couche de métal épais comprend par exemple des motifs de composants passifs, tels que des lignes de transmission, des antennes etc. Selon un exemple, la couche de métal épais est connectée à la première couche en un premier matériau lll-V du transistor bipolaire à hétérojonction par une connexion électrique de dissipation thermique, ladite connexion électrique de dissipation thermique faisant office de contact de collecteur pour le transistor bipolaire à hétérojonction. Une telle connexion électrique en face arrière du transistor HBT, pour le collecteur, permet de mieux gérer réchauffement et la dissipation thermique du transistor HBT. L’épaisseur significative de la couche de métal épais permet typiquement de former un radiateur pour le collecteur du transistor HBT.
Selon un exemple, la première couche en un premier matériau lll-V de la couche comprenant l’au moins un transistor bipolaire à hétérojonction est continue et couvre, en projection selon la direction z, totalement le premier substrat à base de silicium. La première couche en un premier matériau III- V et le premier substrat à base de silicium sont typiquement de mêmes dimensions dans le plan normal à la direction z. Cela correspond typiquement à l’utilisation de substrats InPoSi (acronyme de « InP on Silicon ») pouvant atteindre avantageusement de grandes dimensions, par exemple un diamètre de 200 mm voire 300 mm. La possibilité de concevoir des systèmes d’intégration HBT sur CMOS de grandes dimensions améliore la mise en œuvre industrielle de cette technologie (moins de pertes de matière et coût réduit).
Selon un exemple, les premiers niveaux d’interconnexions métalliques reliés aux transistors CMOS comprennent entre trois et cinq couches de métal.
Sauf incompatibilité, il est entendu que l’ensemble des caractéristiques optionnelles ci-dessus peuvent être combinées de façon à former un mode de réalisation qui n’est pas nécessairement illustré ou décrit. Un tel mode de réalisation n’est évidemment pas exclu de l’invention. Les caractéristiques d’un aspect de l’invention, par exemple le transistor HBT ou le système d’intégration, peuvent être adaptées mutatis mutandis à un autre aspect de l’invention, par exemple les procédés de réalisation ou d’intégration.
Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément.
Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents. La couche de collecteur comprend typiquement différentes couches de type N, présentant des dopages et/ou des compositions chimiques différents. La couche de collecteur comprend par exemple plusieurs couches d’InP avec des niveaux de dopage décroissants (N+, N-, selon la direction z) au contact d’une couche d’InGaAs avec un niveau de dopage N-. La couche d’émetteur comprend typiquement différentes couches de type N, présentant des dopages et/ou des compositions chimiques différents. La couche d’émetteur comprend par exemple plusieurs couches d’InP avec des niveaux de dopage croissants (N-, N+, selon la direction z), et éventuellement une couche d’InGaAs fortement dopée N+ au contact du contact d’émetteur.
La couche de base comprend typiquement une couche d’InGaAs de type P fortement dopée P++, par exemple intercalée entre la couche d’InGaAs N- de la couche de collecteur et la couche d’InP N- de la couche d’émetteur.
On entend par un substrat, un empilement, une couche, « à base » d’un matériau A, un substrat, un empilement, une couche comprenant ce matériau A uniquement ou ce matériau A et éventuellement d’autres matériaux, par exemple des éléments d’alliage et/ou des éléments dopants. Ainsi, une couche à base d’InP s’entend par exemple d’une couche InP, InP dopé N-, InP dopé N+ etc. Une couche à base d’InGaAs peut comprendre une sous-couche d’InGaAs N- et une ou plusieurs sous- couches d’InP.
Les gammes de dopage associées aux différents types de dopage indiqués dans la présente demande sont les suivantes :
- dopage P++ ou N++ : supérieur à 5 x 1019 cm-3
- dopage P+ ou N+ : 1 x 1018 cm-3 à 5 x 1019 cm-3
- dopage P ou N : 1 x 1017 cm-3 à 1 x 1018 cm-3
- dopage intrinsèque : 1 x 1015 cm-3 à 1 x 1017 cm-3
On entend par un matériau « convenant pour » une métallurgie ou une isolation des niveaux d’interconnexions d’un circuit intégré CMOS, un matériau utilisé ou utilisable pour l’intégration CMOS et en particulier dans les procédés BEOL. Selon un exemple « convenant pour » signifie « adapté à » ou « approprié pour », ou encore « compatible avec », ou « apte à », voire « destiné à ». Un matériau diélectrique convenant pour une isolation des niveaux d’interconnexions d’un circuit intégré CMOS peut être à base de, sans que cela soit limitatif : SiO2, SiN, SiON, SiOC, SiOCH, SiCN AI2O3, HfO2. Un matériau conducteur électrique convenant pour une métallurgie des niveaux d’interconnexions d’un circuit intégré CMOS peut être à base de, sans que cela soit limitatif : W, Ti, TiN, Cu, Nb, Al, Mo, Ni, NiSi, NiPt, Ni2P, Co...
Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant, typiquement pour les couches intermétalliques des niveaux BEOL. Dans la présente invention, un matériau diélectrique présente de préférence une constante diélectrique inférieure à 7.
La présente invention permet notamment la fabrication d’au moins un transistor HBT II l-V ou d’une pluralité de transistors HBT lll-V sur un substrat Si. Ce substrat peut être massif ou « bulk » selon la terminologie anglo-saxonne, ou encore de type semi-conducteur sur isolant. Le substrat Si peut par exemple faire partie d’un empilement InPoSi (acronyme de l’anglais « InP on Silicon »).
On entend par « gravure sélective vis-à-vis de » ou « gravure présentant une sélectivité vis-à-vis de » une gravure configurée pour enlever un matériau A ou une couche A vis-à-vis d’un matériau B ou d’une couche B, et présentant une vitesse de gravure du matériau A supérieure à la vitesse de gravure du matériau B. La sélectivité est le rapport entre la vitesse de gravure du matériau A sur la vitesse de gravure du matériau B. Elle est notée SAB. Une sélectivité SA de 10:1 signifie que la vitesse de gravure du matériau A est 10 fois supérieure à la vitesse de gravure du matériau B.
Une application particulière de l’invention concerne les systèmes RF, notamment les circuits d’amplification RF. L’invention peut également être mise en œuvre plus largement pour différents dispositifs ou composants microélectroniques, par exemple dans le cadre de circuits analogiques ou de circuits à signaux mixés (digital/analogique).
Plusieurs modes de réalisation de l’invention mettant en œuvre des étapes successives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l’adjectif « successif » n’implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer.
Par ailleurs, le terme « étape » s’entend de la réalisation d’une partie du procédé, et peut désigner un ensemble de sous-étapes.
Par ailleurs, le terme « étape » ne signifie pas obligatoirement que les actions menées durant une étape soient simultanées ou immédiatement successives. Certaines actions d’une première étape peuvent notamment être suivies d’actions liées à une étape différente, et d’autres actions de la première étape peuvent être reprises ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.
Un repère de préférence orthonormé, comprenant les axes x, y, z est représenté sur les figures annexées. Lorsqu’un seul repère est représenté sur une même planche de figures, ce repère s’applique à toutes les figures de cette planche.
Dans la présente demande de brevet, l’épaisseur d’une couche est prise selon une direction normale au plan d’extension principal de la couche. Ainsi, une couche présente typiquement une épaisseur selon z. Les termes relatifs « sur », « surmonte », « sous », « sous-jacent » se réfèrent à des positions prises selon la direction z.
Les termes « vertical », « verticalement » se réfèrent à une direction selon z. Les termes « horizontal », « horizontalement », « latéral » se réfèrent à une direction dans le plan xy. Sauf mention explicite, l’épaisseur, la hauteur et la profondeur sont mesurées selon z.
Un élément situé « à l’aplomb » ou « au droit d’» un autre élément signifie que ces deux éléments sont situés tous deux sur une même ligne perpendiculaire à un plan dans lequel s’étend principalement une face inférieure ou supérieure d’un substrat, c’est-à-dire sur une même ligne orientée verticalement sur les figures.
Les termes « sensiblement », « environ », « de l’ordre de » signifient à 10% près, et de préférence à 5% près. Par ailleurs, les termes « compris entre ... et ... » et équivalents signifient que les bornes sont incluses, sauf mention contraire.
Les figures 1 à 32 illustrent un premier mode de réalisation du procédé de réalisation du transistor HBT. Dans cet exemple de réalisation, le transistor HBT est de type N-P-N (émetteur-base-collec- teur), avec une hétérojonction InGaAs/InP. D’autres configurations sont parfaitement envisageables. En particulier d’autres matériaux lll-V peuvent être utilisés pour les jonctions ou hétérojonctions, de façon connue. Les alliages suivants peuvent notamment être utilisés pour la réalisation du transistor HBT : InGaAs, InP, InGaP, GaAsSb. L’homme du métier saura adapter l’exemple de réalisation décrit ci-dessous selon ces besoins.
Comme illustré à la figure 1 , un substrat 1 à base de silicium (substrat Si) est d’abord fourni. Selon une possibilité, un empilement de couches 3, 4, 5, 6 à base de matériaux lll-V, formé séparément, peut être reporté sur le substrat 1 à base de silicium, par collage SiO2-SiO2 par exemple. Le substrat
1 à base de silicium comprend dès lors typiquement une première couche de collage 21 à base de SiO2 et l’empilement comprend dès lors typiquement une deuxième couche de collage 22 à base de SiO2. Dans ce cas, le substrat 1 à base de silicium et l’empilement à base de matériaux lll-V peuvent être assemblés par collage moléculaire entre les première et deuxième couches de collage 21 , 22. La première couche de collage 21 peut être à base de SiO2 thermique. Elle présente typiquement une épaisseur de l’ordre de 200 nm. La deuxième couche de collage 22 peut être formée par dépôt chimique en phase vapeur (CVD) sur l’empilement de couches à base de matériaux lll-V. Elle présente typiquement une épaisseur de l’ordre de 100 nm. Dans ce cas de report de l’empilement de couches à base de matériaux lll-V sur le substrat Si, ledit empilement présente une dimension latérale, dans le plan xy, par exemple un diamètre, typiquement inférieure à la dimension latérale, par exemple le diamètre, du substrat Si, comme illustré sur la figure 1.
Selon une autre possibilité, le substrat à base de silicium peut typiquement être du type InPoSi et comprendre une partie 1 « massive » en silicium, dite « bulk », une couche 2 d’oxyde enterrée dénommée BOX (acronyme de « Burned Oxide »), surmontée par une couche 31 d’InP superficielle. Un tel substrat InPoSi peut être obtenu par un procédé dénommé « smart cut » largement connu de l’homme du métier, Dans ce cas, l’empilement de couches 3, 4, 5, 6 à base de matériaux lll-V peut être formé directement par épitaxie sur le substrat InPoSi. Avantageusement, l’empilement de couches à base de matériaux lll-V présente dans ce cas une dimension latérale, dans le plan xy, par exemple un diamètre, sensiblement égale à la dimension latérale, par exemple le diamètre, du substrat InPoSi.
Quelle que soit la façon dont est formé l’empilement de couches à base de matériaux lll-V, soit séparément puis reporté par collage SiO2-SiO2 sur le substrat Si, soit directement par épitaxie sur le substrat InPoSi, l’empilement comprend de préférence, selon z et en partant de la couche d’oxyde
2 :
- une couche 31 à base d’InP, qui peut être selon les cas une couche de liaison à base d’InP avec la deuxième couche de collage 22 ou une couche d’InP superficielle d’un substrat InPoSi. Cette couche 31 présente typiquement une épaisseur de l’ordre de 50 nm.
- une couche 32 à base d’InGaAs, qui sert de couche d’arrêt à la gravure. De façon connue, un arrêt de gravure peut être effectué par détection de fin d’attaque, en détectant le changement de nature des matériaux gravés lors de la gravure et/ou en tirant parti de la sélectivité à la gravure des matériaux de la couche à graver et de la couche d’arrêt. Cette couche 32 présente typiquement une épaisseur de l’ordre de 20 nm.
- une couche 33 à base d’InP dopée N+, qui assure une bonne conductivité électrique sous le collecteur du transistor HBT. Cette couche 33 présente typiquement une épaisseur de l’ordre de 350 nm.
- une couche 34 à base d’InGaAs dopée N+, qui assure une bonne conductivité électrique sous le collecteur du transistor HBT. Cette couche 34 fait typiquement office d’interface avec le contact de collecteur du transistor HBT. Cette couche 34 présente typiquement une épaisseur de l’ordre de 20 nm. Les couches 33, 34 peuvent former une couche 3 dite de sous-collecteur.
- une couche 41 à base d’InP dopée N+, destinée à former une partie du collecteur. Cette couche 41 présente typiquement une épaisseur de l’ordre de 50 nm.
- une couche 42 à base d’InP dopée N-, destinée à former une partie du collecteur. Cette couche 42 présente typiquement une épaisseur de l’ordre de 85 nm.
- une deuxième couche 43 à base d’InP dopée N-, destinée à former une partie du collecteur. Cette couche 43 présente typiquement une épaisseur de l’ordre de 25 nm.
- une couche 44 à base d’InGaAs dopée N-, destinée à former une partie du collecteur. Cette couche 44 présente typiquement une épaisseur inférieure ou égale à 20 nm, par exemple de l’ordre de 10 nm ou de 5 nm. Les couches 41 , 42, 43, 44 forment typiquement la couche 4 de collecteur. Ces différentes couches 41 , 42, 43, 44 sont de préférence configurées de manière à ce que le dopage de type N diminue progressivement entre la couche 41 et la couche 44. Cela permet de mieux accommoder les variations de conductivité et les contraintes mécaniques au sein de l’empilement. Ces couches 41 , 42, 43, 44 sont typiquement dimensionnées en épaisseur et en dopage de façon à gérer le champ électrique et l’écoulement des charges dans le collecteur..
- une couche 5 à base d’InGaAs dopée P++, destinée à former une première jonction P/N avec la couche 44. Cette couche 5 forme typiquement la base du transistor HBT. Elle est typiquement directement connectée au contact de base du transistor HBT. Cette couche 5 présente typiquement une épaisseur de l’ordre de 28 nm. D’autres matériaux sont également envisageables pour cette couche 5 de base, par exemple GaAsSb.
- une couche 61 à base d’InP dopée N-, destinée à former une deuxième jonction P/N avec la couche 5, de type hétérojonction. Cette couche 61 forme typiquement une partie de l’émetteur. Cette couche 61 présente typiquement une épaisseur de l’ordre de 20 nm.
- une couche 62 à base d’InP dopée N+, destinée à former une partie de l’émetteur. Cette couche 62 présente typiquement une épaisseur de l’ordre de 30 nm.
- une couche 63 à base d’InGaAs dopée N+, destinée à former une partie de l’émetteur. Cette couche 63 fait typiquement office d’interface avec le contact d’émetteur du transistor HBT. Cette couche 63 présente typiquement une épaisseur de l’ordre de 20 nm. Les couches 61 , 62, 63 forment typiquement la couche 6 d’émetteur.
- une couche 64 à base d’InP, qui sert de couche d’arrêt à la gravure. Cette couche 64 présente typiquement une épaisseur de l’ordre de 20 nm.
Après formation de l’empilement de couches à base de matériaux 11 l-V, cet empilement est structuré par différentes étapes de lithographie et gravure, et des contacts sont formés pour réaliser le transistor HBT.
Comme illustré à la figure 2, une étape de planarisation peut être d’abord effectuée. Cette étape comprend typiquement un dépôt d’une couche 71 à base de SiN, destinée d’une part à remplir les espaces bordant l’empilement de couches à base de matériaux 11 l-V, et destinée d’autre part à former un masque sur l’empilement de couches à base de matériaux I ll-V. Après dépôt, un polissage mécano-chimique (CMP) permet typiquement de planariser la couche 71. La couche 71 surmontant l’empilement présente typiquement une épaisseur de l’ordre de 150 nm après planarisation.
Une couche de masquage 81 à base de résine est alors formée sur la couche 71 , puis structurée par lithographie pour former une ou des ouvertures 101 présentant une dimension L2 selon x. La couche 71 est ensuite gravée au travers de l’ouverture 101 , typiquement par gravure sèche à base de plasma ou par gravure ionique réactive (RIE). La couche 64 de l’empilement est ensuite gravée au travers de l’ouverture 101 , typiquement par gravure humide sélective vis-à-vis de la couche 63 sous-jacente. Une face supérieure 630 de la couche 63 est ainsi exposée après les gravures successives au travers de l’ouverture 101.
Comme illustré à la figure 3, la couche de masquage 81 est ensuite retirée de façon connue par une étape dite de « stripping », typiquement par plasma à base d’O2. Un dépôt d’une couche métallique 11 est ensuite effectué, de manière à remplir l’ouverture 101 de la couche 71. Cette couche métallique 11 peut comprendre plusieurs sous-couches, par exemple des couches d’accroche à base de Ti et de TiN, d’épaisseurs 10 nm respectivement, et une couche principale à base de tungstène W, d’épaisseur suffisante pour remplir l’ouverture de la couche 71. Cette couche principale à base de tungstène W présente par exemple une épaisseur de l’ordre de 225 nm.
Comme illustré à la figure 4, un polissage mécano-chimique est effectué de manière à retirer l’excès de métal déposé sur la couche 71. Le polissage CMP est arrêté sur la couche 71 , afin de conserver la portion de couche métallique dans l’ouverture de la couche 71 . Le contact d’émetteur 60 est ainsi formé. Il est ici au contact de la couche 63 à base d’InGaAs dopée N+.
Comme illustré à la figure 5, une partie de la couche 71 est ensuite retirée par gravure, de façon à exposer une face supérieure 640 de la couche 64.
Comme illustré à la figure 6, les couches 64, 63, 62, 61 de l’empilement sont ensuite gravées autour du contact d’émetteur 60, de façon à exposer une face supérieure 500 de la couche 5. Les couches 64, 63, 62 et en partie la couche 61 à base d’InP sont typiquement gravées par gravure sèche, avec arrêt dans la couche 61. Une gravure de finition par gravure humide permet ensuite de retirer la partie restante de la couche 61 à base d’InP, sélectivement à la couche 5 à base d’lnGaAs P++. Une structure en mésa 6M de dimension L2 selon x est ainsi obtenue sous le contact d’émetteur 60. Cette structure en mésa 6M présente des flancs 601 qui peuvent être légèrement inclinés vis-à-vis de la verticale. Ceci est typiquement dû au caractère isotrope des gravures, notamment de la gravure humide. Cela provient aussi de la cristallographie l’InP et de l’InGaAs dans la mesure où certains plans cristallins se gravent plus vite que d’autres.
Comme illustré à la figure 7, une couche 72 à base de SiN est ensuite formée par dépôt conforme à 300°C sur la face exposée 500, et sur les flancs 601 et le contact d’émetteur 60. Cette couche 72 présente typiquement une épaisseur de l’ordre de 30 nm. Une couche 73 à base de SiO2 est ensuite formée sur la couche 72, par exemple par dépôt à 400°C. Cette couche 73 présente typiquement une épaisseur de l’ordre de 400 nm. Une étape de planarisation par polissage CMP est ensuite effectuée sur la couche 73.
Comme illustré à la figure 8, le polissage CMP de la couche 73 est typiquement arrêté sur la couche 72 à base de SiN au sommet du contact d’émetteur 60. Une couche de masquage 82 à base de résine est alors formée sur la couche 73 et sur la portion de couche 72 au sommet du contact d’émetteur 60, puis structurée par lithographie pour former des ouvertures 102, par exemple par lithographie électronique e-beam. Les ouvertures 102 sont formées de part et d’autre du contact d’émetteur 60. Une face supérieure 730 de la couche 73 est ainsi exposée au travers des ouvertures 102.
Comme illustré à la figure 9, les couches 73 et 72 sont ensuite gravées au travers des ouvertures 102, typiquement par gravure sèche. L’arrêt de gravure se fait sur la couche 5 à base d’lnGaAs P++. Une face supérieure 500 de la couche 5 est ainsi exposée après gravure au travers des ouvertures 102.
Comme illustré à la figure 10, la couche de masquage 82 est retirée par « stripping ». Un dépôt d’une couche métallique 12 est ensuite effectué, de manière à remplir les ouvertures 102 de la couche 73. Cette couche métallique 12 peut comprendre plusieurs sous-couches, par exemple des couches d’accroche à base de Ti et de TiN, d’épaisseurs 10 nm respectivement, et une couche principale à base de tungstène W, d’épaisseur suffisante pour remplir les ouvertures de la couche 73. Cette couche principale à base de tungstène W présente par exemple une épaisseur de l’ordre de 375 nm.
Comme illustré à la figure 11 , un polissage mécano-chimique est d’abord effectué de manière à retirer l’excès de métal déposé sur la couche 73. Le polissage CMP est arrêté sur la couche 73, afin de conserver les portions 50’ de couche métallique 12 dans les ouvertures de la couche 73.
Comme illustré à la figure 12, ces portions de couche métallique sont ensuite amincies pour former les contacts de base 50, typiquement de façon à ce que les faces supérieures des contacts de base 50 soient situées sous un plan passant par la face inférieure du contact d’émetteur 60. Cela permet de minimiser les capacités parasites entre le contact d’émetteur 60 et les contacts de base 50. Un tel amincissement permet typiquement de réduire de 55% ces capacités parasites, en comparaison de contacts de base 50’ non amincis et présentant une hauteur sensiblement égale à l’épaisseur de la couche 73, tels qu’illustrés à la figure 11 .
Les portions de couche métallique en W peuvent être amincies par gravure humide à base de Triiodure De Potassium KII2. Les portions de couche métallique en Ti/TiN, au niveau des flancs des contacts de base 50, peuvent être retirées par gravure sèche. Des contacts de base 50 directement au contact de la couche 5 à base d’InGaAs dopée P++ sont ainsi formés.
Selon une possibilité illustrée à la figure 13, l’amincissement est effectué de façon différentielle, afin d’obtenir des portions périphériques 50p du contact 50 plus minces que la portion centrale 50c du contact 50. Un tel amincissement différentiel peut se produire lorsque le dépôt de la couche principale à base de tungstène W est effectué par CVD assisté par plasma d’espèces azotées N+. Les portions périphériques 50p du contact 50 sont alors gravées préférentiellement à la portion centrale 50c du contact 50. Les portions périphériques 50p présentent typiquement un profil d’épaisseur décroissant depuis la portion centrale 50c. Dans ce cas, les capacités parasites entre le contact d’émetteur 60 et les contacts de base 50 sont encore plus diminuées. Un tel amincissement différentiel permet typiquement de réduire de 70% ces capacités parasites, en comparaison de contacts de base 50’ non amincis et présentant une hauteur sensiblement égale à l’épaisseur de la couche 73, tels qu’illustrés à la figure 11.
Comme illustré à la figure 14, une couche 74 à base de SiN est ensuite formée par dépôt conforme à 400°C sur la couche 73, et sur les contacts de base 50 et le contact d’émetteur 60. Cette couche 74 présente typiquement une épaisseur de l’ordre de 60 nm. Une couche de masquage 83 à base de résine est alors formée et structurée, par exemple par lithographie électronique e-beam, au-dessus des contacts de base 50 et du contact d’émetteur 60, en conservant des parties de couche 74 exposées en pourtour des contacts de base 50.
Comme illustré à la figure 15, les couches 74, 73 et 72 sont ensuite gravées autour de la couche de masquage 83, typiquement par gravure sèche. L’arrêt de gravure se fait sur la couche 5 à base d’InGaAs P++. Une face supérieure 500 de la couche 5 est ainsi exposée après gravure. La structure en saillie de la couche 5, comprenant les contacts de base 50, la structure en mésa 6M, le contact d’émetteur 60 et la couche de masquage 83, présente typiquement une dimension L1 selon x. La couche de masquage 83 est ensuite retirée par « stripping » (figure 16).
Comme illustré à la figure 17, les couches 5, 44, 43, 42 et 41 de l’empilement sont ensuite gravées autour des contacts de base 50. Les couches 5, 44, 43, 42 et en partie la couche 41 à base d’InP sont typiquement gravées par gravure sèche, avec arrêt dans la couche 41 . La gravure sèche partielle des couches 43, 42 et 41 à base d’InP peut être configurée pour s’arrêter à une profondeur de gravure de l’ordre de 140 nm depuis l’interface entre la couche 43 et la couche 44, de manière à conserver une épaisseur résiduelle de la couche 41 en fin de gravure sèche.
Comme illustré à la figure 18, une gravure de finition par gravure humide permet ensuite de retirer la partie restante de la couche 41 à base d’InP, de préférence sélectivement à la couche 34 à base d’InGaAs N+, de façon à exposer une face supérieure 300 de la couche 34. Une structure en mésa 45M est ainsi obtenue sous les contacts de base 50. Cette structure en mésa 45M de dimension L1 selon x présente typiquement des flancs 451 qui peuvent être légèrement inclinés vis-à-vis de la verticale. Ceci est typiquement dû au caractère isotrope des gravures, notamment de la gravure humide.
Comme illustré à la figure 19, une couche 74 à base de SiN est ensuite formée par dépôt conforme à 300°C sur la face exposée 300, et sur les flancs 451 , les contacts de base 50 et le contact d’émetteur 60. Cette couche 74 présente typiquement une épaisseur de l’ordre de 60 nm. Une couche 75 à base de SiO2 est ensuite formée sur la couche 74, par exemple par dépôt à 400°C. Cette couche 75 présente typiquement une épaisseur de l’ordre de 750 nm. Une étape de planarisation par polissage CMP est ensuite effectuée sur la couche 75, avec arrêt sur les parties en saillie de la couche 74 à base de SiN.
Comme illustré à la figure 20, une couche de masquage 84 à base de résine est alors formée sur la couche 75 et sur les parties en saillie de la couche 74, puis structurée par lithographie pour former des ouvertures 103. Les ouvertures 103 sont formées de part et d’autre des contacts de base 50. Comme illustré à la figure 21 , les couches 75 et 74 sont ensuite gravées au travers des ouvertures 103, typiquement par gravure sèche. L’arrêt de gravure se fait sur la couche 34 à base d’lnGaAs N+. Une face supérieure 300 de la couche 34 est ainsi exposée après gravure au travers des ouvertures 103.
Comme illustré à la figure 22, la couche de masquage 84 est retirée par « stripping ». Un dépôt d’une couche métallique 13 est ensuite effectué, de manière à remplir les ouvertures 103 de la couche 75. Cette couche métallique 13 peut comprendre plusieurs sous-couches, par exemple des couches d’accroche à base de Ti et de TiN, d’épaisseurs 10 nm respectivement, et une couche principale à base de tungstène W, d’épaisseur suffisante pour remplir les ouvertures de la couche 75. Cette couche principale à base de tungstène W présente par exemple une épaisseur de l’ordre de 750 nm.
Comme illustré à la figure 23, un polissage mécano-chimique est d’abord effectué de manière à retirer l’excès de métal déposé sur la couche 75. Les portions de couche métallique 13 dans les ouvertures de la couche 75 sont ensuite amincies pour former les contacts de collecteur 30, typiquement de façon à ce que les faces supérieures des contacts de collecteur 30 soient situées sous un plan passant par les faces inférieures des contacts de base 50. Cela permet de minimiser les capacités parasites entre les contacts de collecteur 30 et les contacts de base 50. Cela permet également de minimiser les capacités parasites entre les contacts de collecteur 30 et le contact d’émetteur 60.
Les portions de couche métallique 13 en W peuvent être amincies par gravure humide à base de Triiodure De Potassium KII2, par exemple sur une profondeur de gravure d’environ 270 nm. Les portions de couche métallique en Ti/TiN, au niveau des flancs des contacts de collecteur 30, peuvent être retirées par gravure sèche. Des contacts de collecteur 30 directement au contact de la couche 34 à base d’lnGaAs dopée N+ sont ainsi formés. Selon une possibilité, les contacts de collecteur 30 peuvent être amincis par amincissement différentiel comme précédemment. Les contacts de collecteur 30 présentent dès lors une portion périphérique relativement plus mince que leur portion centrale.
Comme illustré à la figure 24, une couche 76 à base de SiN est ensuite formée par dépôt conforme à 400°C sur la couche 75, et sur les contacts de collecteur 30. Cette couche 76 présente typiquement une épaisseur de l’ordre de 30 nm. Une couche 77 à base de SiO2 est ensuite formée sur la couche 76, par exemple par dépôt à 400°C. Cette couche 77 présente typiquement une épaisseur de l’ordre de 400 nm. Une étape de planarisation par polissage CMP est ensuite effectuée sur la couche 77. Un transistor HBT à base de matériaux 11 l-V, sur substrat Si, et encapsulé par des matériaux diélectriques SiO2/SiN, est ainsi obtenu. Les étapes suivantes visent à former les vias de contact sur les différents contacts d’émetteur, de base et de collecteur du transistor HBT.
Comme illustré à la figure 25, une couche de masquage 85 à base de résine est formée sur la couche 77 et structurée, typiquement par lithographie électronique e-beam. Une ouverture 104 est réalisée au-dessus du contact d’émetteur 60, d’abord dans la couche 85, puis dans l’empilement de couches diélectriques jusqu’au contact d’émetteur 60.
Comme illustré à la figure 26, après stripping de la couche de masquage 85, une nouvelle couche de masquage 86 à base de résine est formée sur la couche 77 et structurée, typiquement par lithographie électronique e-beam. Une ouverture 105 est réalisée au-dessus du contact de base 50, d’abord dans la couche 86, puis dans l’empilement de couches diélectriques jusqu’au contact de base 50. L’ouverture 104 au-dessus du contact d’émetteur 60 est typiquement remplie par la couche 86 à ce stade.
Comme illustré à la figure 27, après stripping de la couche de masquage 86, une nouvelle couche de masquage 87 à base de résine est formée sur la couche 77 et structurée, typiquement par lithographie électronique e-beam. Une ouverture 106 est réalisée au-dessus du contact de collecteur 30, d’abord dans la couche 87, puis dans l’empilement de couches diélectriques jusqu’au contact de collecteur 30. Les ouvertures 104, 105 respectivement au-dessus du contact d’émetteur 60 et du contact de base 50 sont typiquement remplies par la couche 87 à ce stade.
Comme illustré à la figure 28, après stripping de la couche de masquage 87, des interconnexions 55, 65, 35, également appelées vias de contact, sont formées dans les ouvertures 105, 104, 106, de façon à connecter respectivement les contacts de base, d’émetteur, de collecteur. Un dépôt d’une couche métallique est d’abord effectué, de manière à remplir les ouvertures 105, 104, 106. Cette couche métallique peut comprendre comme précédemment plusieurs sous-couches, par exemple des couches d’accroche à base de Ti et de TiN, d’épaisseurs 10 nm respectivement, et une couche principale à base de tungstène W, d’épaisseur suffisante pour remplir les ouvertures 105, 104, 106. Cette couche principale à base de tungstène W présente par exemple une épaisseur de l’ordre de 700 nm. Un polissage mécano-chimique est ensuite effectué de manière à retirer l’excès de métal déposé sur la couche 77. Les interconnexions 55, 65, 35 sont ainsi individualisées.
Les étapes suivantes visent à isoler le transistor HBT vis-à-vis d’autres composants (non illustrés). Comme illustré à la figure 29, une couche 78 à base de SiN peut être formée par dépôt à 400°C sur la couche 77, et sur les interconnexions 55, 65, 35. Cette couche 78 présente typiquement une épaisseur de l’ordre de 150 nm. Une couche de masquage 88 à base de résine est formée sur la couche 78 et puis structurée par lithographie. Des ouvertures sous forme de tranchées 107 sont réalisées autour du transistor HBT, typiquement autour des contacts de collecteur 30, d’abord dans la couche 88, puis dans l’empilement de couches diélectriques jusqu’à la couche 34 à base d’InGaAs N+.
Comme illustré à la figure 30, après stripping de la couche de masquage 88, la gravure des tranchées 107 est prolongée dans l’empilement de couches à base de matériaux lll-V, jusqu’à la couche 2 à base de SiO2.
Comme illustré à la figure 31 , ces tranchées 107 sont ensuite remplies par un matériau diélectrique 79, typiquement par dépôt de SiO2 TEOS à 300°C sur une épaisseur de 2 pm. Un polissage mécano-chimique du SiO2 est ensuite effectué avec arrêt sur la couche 78 à base de SiN.
Les étapes suivantes visent à former le premier niveau de métal M1 comprenant les pistes métalliques connectant les différentes interconnexions 55, 65, 35. Les interconnexions 55, 65, 35 forment un niveau d’interconnexions 11.
Comme illustré à la figure 32, une couche de masquage 89 à base de résine est formée sur la couche 78 et structurée, typiquement par lithographie électronique e-beam. Des ouvertures 108 sont réalisées au-dessus des interconnexions 55, 65, 35, d’abord dans la couche 89, puis dans la couche 78 jusqu’aux interconnexions 55, 65, 35.
Comme illustré à la figure 33, après « stripping » de la couche de masquage 89, un dépôt d’une couche métallique 14 est effectué, de manière à connecter les interconnexions 55, 65, 35. Cette couche métallique 14 peut comprendre plusieurs sous-couches, par exemple des couches d’ac- croche à base de Ti et de TiN, d’épaisseurs 10 nm respectivement, une couche principale à base d’alliage AlCu, d’épaisseur 440 nm par exemple, et des couches superficielles à base de Ti et de TiN, d’épaisseurs 10 nm respectivement.
Comme illustré à la figure 34, cette couche métallique 14 est ensuite structurée par lithographie et gravure de façon à former une piste 56 connectée au via 55, une piste 66 connectée au via 65, et une piste 36 connectée au via 35.
Un transistor HBT comprenant des structures en mésa 6M, 45M formées dans un empilement de matériaux lll-V sur substrat Si, intégré dans des matériaux diélectriques SiO2, SiN et connecté par des interconnexions 55, 65, 35 à base de W est ainsi obtenu. Un tel transistor HBT et son premier niveau d’interconnexions 11 , M1 est avantageusement intégrable dans un système comprenant des transistors CMOS et des interconnexions CMOS.
Les figures 35, 36 illustrent une variante du procédé de réalisation du transistor HBT, dans lequel les contacts de base sont formés avant le contact d’émetteur.
Comme illustré à la figure 35, la structure en mésa 6M est formée par lithographie et gravure à partir de l’empilement de couches à base de matériaux lll-V. Des couches diélectriques 72, 73 sont ensuite formées sur cette structure en mésa 6M, puis planarisées. Les couches diélectriques 72, 73 sont ensuite ouvertes en bordure de la structure en mésa 6M, de façon à exposer la face supérieure 500 de la couche 5.
Comme illustré à la figure 36, les ouvertures sont ensuite remplies par une couche métallique. Un polissage CMP permet alors de retirer les parties de couche métallique en excès pour former les contacts de base 50. Le contact d’émetteur et les contacts de collecteur peuvent être ensuite formés comme précédemment. Dans ce cas, la face supérieure des contacts de base 50 se situe dans un plan correspondant sensiblement au sommet de la structure en mésa 6M. Il n’est donc pas nécessaire d’amincir les contacts de base 50 lorsque ceux-ci sont formés avant le contact d’émetteur. Cela permet d’économiser une étape de procédé.
Les figures 37, 38, 39, 40 illustrent des possibilités d’intégration du transistor HBT dans un système comprenant des transistors CMOS et des interconnexions CMOS.
Comme illustré à la figure 37, un circuit intégré comprenant des transistors HBT1 , HBT2, HBT3 à base de matériaux lll-V sur un substrat 1 b à base de silicium, et intégrés via des niveaux d’interconnexions 11 , I2 et des niveaux métalliques M1 , M2 dans une matrice diélectrique D1 à base de SiO2 et/ou de SiN, peut avantageusement être obtenu. Le dernier niveau métallique M2 de ce circuit intégré « HBT » peut typiquement former une première interface de collage hybride.
Comme illustré à la figure 38, un circuit intégré « CMOS » comprenant des composants à base de transistors CMOS ou BiCMOS, CMOS1 , CMOS2... sur un substrat 1 b à base de silicium et intégrés via des niveaux d’interconnexions 11 ’, I2’ et des niveaux métalliques M1 ’, M2’ dans une matrice diélectrique D2 à base de SiO2 et/ou de SiN, peut être avantageusement assemblé au circuit intégré « HBT ». Le dernier niveau métallique M2’ du circuit intégré « CMOS » peut typiquement former une deuxième interface de collage hybride.
Les circuits intégrés « HBT » et « CMOS » peuvent être alignés et assemblés par collage hybride en mettant en regard les première et deuxième interfaces de collage hybride. Dans le cas de circuits intégrés « HBT » de petites dimensions latérales par rapport au circuit intégré « CMOS », plusieurs circuits intégrés « HBT » peuvent être co-assemblés côte-à-côte sur le circuit intégré « CMOS ». Après assemblage, le substrat 1 b peut typiquement être retiré par rognage mécanique et gravure humide.
Comme illustré à la figure 39, des niveaux d’interconnexions 11 ”, I2” et des niveaux métalliques M 1 ”, M2” dans une matrice diélectrique D3 à base de SiO2 et/ou de SiN, peuvent être avantageusement formés au-dessus des transistors HBT1 , HBT2, HBT3 à base de matériaux lll-V. Le niveau d’interconnexions 11 ” connecte avantageusement les transistors HBT1 , HBT2, HBT3, typiquement au niveau de la partie collecteur ou sous-collecteur des transistors HBT1 , HBT2, HBT3. Certaines interconnexions 37 du niveau 11 ” peuvent être relativement plus larges et massives pour former un radiateur pour le transistor HBT3 correspondant. Cela améliore la dissipation thermique et la gestion de réchauffement d’un tel transistor HBT3. Les niveaux métalliques M1 ”, M2” peuvent typiquement comprendre des pistes de métal épaisses, formant des composants RF passifs tels que des antennes ou des lignes de transmission.
Avantageusement, le niveau HBT peut être intégré entre différents niveaux d’interconnexions, par exemple entre les niveaux d’interconnexions 11 , 11 ” tel qu’illustré, ou entre les niveaux d’interconnexions 11”, I2” etc. Cela permet une plus grande versatilité d’intégration des transistors HBT au sein de l’empilement CMOS. Plusieurs niveaux métalliques CMOS M1 ’, M2’, par exemple jusqu’à cinq niveaux, peuvent être prévus sous le niveau HBT. Plusieurs niveaux métalliques de post-traitement M 1 ”, M2”, par exemple jusqu’à cinq niveaux supplémentaires, peuvent être prévus au-dessus du niveau HBT.
Comme illustré à la figure 40, le contact collecteur 30 peut être formé en « face arrière » du transistor HBT lors d’étapes d’intégration ultérieures, après retrait du substrat 1 à base de silicium. La couche 32 est typiquement ici à base d’InGaAs dopé. Les contacts émetteur 60 et base 50, ainsi que les reprises de contacts 55 et 65 sont préalablement formés par exemple, jusqu’au niveau métallique M2 et permettent le report par , « Direct Hybrid Bonding » d’une plaque comprenant différents niveaux de métaux M2’ ou supérieures,’. Les niveaux de métaux M1”, M2” correspondent ici par exemple à des niveaux métalliques épais mis en œuvre dans des technologies CMOS ou BiCMOS. La formation du contact collecteur 30 en « face arrière » permet une meilleure dissipation thermique pour le transistor HBT, et moins de résistance thermique entre les bases 50 et le collecteur 30. La résistance globaledu collecteur 30 est diminuée. La formation du contact collecteur 30 en « face arrière » offre également plus de possibilités en termes de design du contact collecteur 30. Selon une possibilité illustrée à la figure 40, le contact collecteur 30 présente une dimension L3 sensiblement égale à la dimension L2 du contact émetteur. Les surfaces métalliques en vis-à-vis entre collecteur 30 et bases 50 sont diminuées. Cela réduit les capacités parasites entre les contacts base 50 et le contact collecteur 30. La gestion thermique et la gestion des capacités parasites sont améliorées. La couche 33 à base d’InP présente typiquement une constante diélectrique de l’ordre de 13. Elle est entourée par des couches 71 , 72 à base d’un matériau diélectrique présentant une constante diélectrique inférieure à celle de l’InP et l’InGaAs. Par exemple, ce matériau peut être du nitrure de silicium présentant une constante diélectrique de l’ordre de 7. La matrice environnante, comprenant les couches 75, 77 à base d’oxyde de silicium, présente typiquement une constante diélectrique de l’ordre de 4.
Les niveaux d’interconnexions I2’ et de métal M2’ formés préalablement sur une autre plaque qui constitue la plaque d’accueil ou « Bottom » et peut être un circuit BiCMOS par exemple.. Cela permet d’envisager d’autres améliorations et fonctionnalisations du dispositif lors d’étapes de fin de ligne. Cette intégration en face avant et/ou en face arrière du transistor HBT par « Direct Hybrid Bonding », qui requière une excellente planéité de surface entre les différentes plaques et puces, est notamment rendue possible par les étapes de planarisation survenant lors des briques de fabrication du transistor HBT.
Au vu de ce qui précède, il apparaît clairement que le transistor HBT et son système d’intégration peuvent être intégrés de façon compacte et versatile au sein d’un circuit intégré CMOS ou BiCMOS.
L’invention n’est pas limitée aux modes de réalisation précédemment décrits.

Claims

REVENDICATIONS
1. Procédé de réalisation d’un transistor bipolaire à hétérojonction (HBT) comprenant au moins les étapes suivantes :
Une fourniture d’un empilement comprenant selon une direction z un substrat (1) à base de silicium, une première couche (3) en un premier matériau lll-V présentant un premier type de conductivité avec un premier niveau de dopage N+, une formation par épitaxie sur la première couche d’une couche (4) dite de collecteur, à base d’un deuxième matériau lll-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et une formation par épitaxie sur la couche (4) de collecteur d’une couche (5) dite de base, à base d’un troisième matériau lll-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+, une formation par épitaxie sur la couche (5) de base d’une couche (6) dite d’émetteur, à base d’un quatrième matériau lll-V présentant le premier type de conductivité avec un troisième niveau de dopage N,
Une première structuration sous forme de mésa des couches (4, 5) de collecteur et de base, configurée pour former une première structure en mésa (45M) présentant une dimension L1 selon une direction y perpendiculaire à la direction z,
Une deuxième structuration sous forme de mésa de la couche (6) d’émetteur, configurée pour former une deuxième structure en mésa (6M) présentant une dimension L2 inférieure à la dimension L1 selon la direction y,
Une formation d’un contact de collecteur (30) sur la première couche (3), de préférence en bordure de la première structure en mesa (45M),
Une formation d’un contact de base (50) sur la couche (5) de base, en bordure de la deuxième structure en mesa (6M),
Une formation d’un contact d’émetteur (60) sur la couche (6) d’émetteur, lesdits contacts de collecteur, de base et d’émetteur étant formés à base d’un matériau électriquement conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde- semiconducteur (CMOS),
Une formation d’au moins une couche d’encapsulation couvrant la première couche (3), les première et deuxième structures en mesa (45M, 6M), les contacts de collecteur, de base et d’émetteur (30, 50, 60), ladite couche d’encapsulation étant formée à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde- semiconducteur (CMOS)
Une planarisation de l’au moins une couche d’encapsulation.
2. Procédé selon la revendication précédente dans lequel les formations des première et deuxième structures en mesa (45M, 6M) se font respectivement par une première gravure selon z des couches (4, 5) de collecteur et de base, et par une deuxième gravure selon z de la couche (6) d’émetteur.
3. Procédé selon la revendication précédente dans lequel les première et deuxième gravures comprennent chacune une étape de gravure isotrope par voie humide, de sorte à ce que les première et deuxième structures en mesa (45M, 6M) présentent chacune des flancs (451 , 601) inclinés, en surplomb respectivement de la première couche (3) et de la couche de base (5).
4. Procédé selon l’une quelconque des revendications précédentes dans lequel les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation du contact d’émetteur (60), puis formation de la deuxième structure en mésa (6M), puis formation du contact de base (50), puis formation de la première structure en mésa (45M), puis formation du contact de collecteur (30).
5. Procédé selon l’une quelconque des revendications précédentes dans lequel les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation de la deuxième structure en mésa (6M), puis formation du contact de base (50), puis formation du contact d’émetteur (60), puis formation de la première structure en mésa (45M), puis formation du contact de collecteur (30).
6. Procédé selon l’une quelconque des revendications précédentes dans lequel la formation du contact de collecteur (30) et/ou la formation du contact de base (50) comprennent un premier dépôt assisté par plasma azoté de tungstène, destiné à former une portion périphérique du contact de collecteur et/ou du contact de base respectivement, ladite formation comprenant en outre un amincissement de la portion périphérique du contact considéré par gravure préférentielle de la portion périphérique du contact considéré vis-à-vis d’une portion centrale dudit contact.
7. Transistor bipolaire à hétérojonction (HBT) comprenant, en empilement selon une direction z sur un substrat (1 , 1 b) à base de silicium : une première couche (3) en un premier matériau 11 l-V présentant un premier type de conductivité avec un premier niveau de dopage N+, une première structure en mesa (45M) sur la première couche (3), comprenant :
• une couche (4) dite de collecteur, à base d’un deuxième matériau III- présentant le premier type de conductivité avec un deuxième niveau de dopage N, et
• une couche (5) dite de base, à base d’un troisième matériau lll-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+, une deuxième structure en mesa (6M) sur la première structure en mesa (45M), comprenant une couche (6) d’émetteur à base d’un quatrième matériau lll-V présentant le premier type de conductivité avec un troisième niveau de dopage N, ledit transistor (HBT) comprenant en outre un contact de collecteur (30) sur la première couche (3), de préférence en bordure de la première structure en mesa Tl
(45M), un contact de base (50) sur la couche de base (5), en bordure de la deuxième structure en mesa (6M), un contact d’émetteur (60) sur la couche d’émetteur (6), lesdits contacts de collecteur, de base et d’émetteur étant à base d’un matériau électriquement conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS), ledit transistor (HBT) comprenant en outre une couche d’encapsulation à base d’un matériau d’encapsulation diélectrique, ladite couche d’encapsulation couvrant la première couche (3), les première et deuxième structures en mesa (45M, 6M), et les contacts de collecteur, de base et d’émetteur (30, 50, 60), ladite couche d’encapsulation étant à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS), ledit transistor (HBT) étant caractérisé en ce que le contact de base (50) présente une portion centrale (50c) et une portion périphérique (50p) autour de la portion centrale (50c) telles que la portion périphérique (50p) présente une épaisseur inférieure à celle de la portion centrale (50c) et qui décroit en s’éloignant de la portion centrale (50c), de façon à diminuer une capacité parasite entre le contact de base (50) et le contact d’émetteur (60).
8. Transistor selon la revendication précédente dans lequel le matériau diélectrique est pris parmi SiO2, SiN, SiOC, HfO2, AI2O3 et le matériau conducteur est pris parmi W, Ti, TiN, Cu Ni, NiSi, NiPt, Mo, Al.
9. Transistor selon l’une quelconque des revendications 7 à 8 dans lequel les premier et quatrième matériaux 11 l-V sont à base d’InP, et les deuxième et troisième matériaux lll-V sont à base d’InGaAs.
10. Transistor selon l’une quelconque des revendications 7 à 9 dans lequel le contact de collecteur (30) présente une portion centrale et une portion périphérique autour de la portion centrale telles que la portion périphérique présente une épaisseur inférieure à celle de la portion centrale et qui décroit en s’éloignant de la portion centrale, de façon à diminuer une capacité parasite entre le contact de collecteur (30) et le contact de base (50) et/ou le contact d’émetteur (60).
11. Système d’intégration d’au moins un transistor bipolaire à hétérojonction (HBT) comprenant, en empilement selon une direction z :
Un premier substrat (1a) à base de silicium,
Une couche (CMOS) comprenant des transistors métal-oxyde-semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques (11 ’, M1 ’) reliés auxdits transistors CMOS, Une couche de collage comprenant une interface (M2, M2’) de type collage hybride, comprenant des connexions électriques (12’) avec les premiers niveaux d’interconnexions métalliques (11 ’, M 1 ’) reliés aux transistors CMOS,
Une couche (HBT) comprenant au moins un transistor bipolaire à hétérojonction selon l’une quelconque des revendications 7 à 10, et des deuxièmes niveaux d’interconnexions métalliques (11 , M1) intercalés entre la couche de collage et la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, lesdits deuxièmes niveaux d’interconnexions métalliques (11 , M1) étant connectés électriquement à la couche de collage et à l’au moins un transistor bipolaire à hétérojonction.
12. Système d’intégration selon la revendication précédente comprenant en outre, sur la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, au moins un troisième niveau d’interconnexions (11 ”, M 1 ”) comprenant une couche (M 1 ”) de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal (M 1 , M 1 ’) des premiers et deuxièmes niveaux d’interconnexions métalliques situés sous la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction.
13. Système d’intégration selon la revendication précédente dans lequel la couche (M1 ”) de métal épais est connectée à la première couche (3) en un premier matériau lll-V du transistor bipolaire à hétérojonction par une connexion électrique (37) de dissipation thermique, ladite connexion électrique (37) de dissipation thermique faisant office de contact de collecteur pour le transistor bipolaire à hétérojonction.
14. Système d’intégration selon l’une quelconque des revendications 11 à 13 dans lequel la première couche (3) en un premier matériau lll-V de la couche comprenant l’au moins un transistor bipolaire à hétérojonction est continue et couvre, en projection selon la direction z, totalement le premier substrat (1a) à base de silicium.
15. Système d’intégration selon l’une quelconque des revendications 11 à 14 dans lequel les premiers niveaux d’interconnexions métalliques (11 ’, M1 ’) reliés aux transistors CMOS comprennent entre trois et cinq couches (M1 ’, M2’) de métal.
16. Procédé d’intégration d’au moins un transistor bipolaire à hétérojonction comprenant les étapes suivantes :
Une fourniture d’un premier empilement comprenant selon une direction z :
• un premier substrat (1a) à base de silicium,
• une couche (CMOS) comprenant des transistors métal-oxyde- semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques (11 ’, M1 ’) reliés auxdits transistors CMOS,
• une première partie (M2’) d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques (12’) avec les premiers niveaux d’interconnexions métalliques (11 ’, M1’) reliés aux transistors CMOS,
Une fourniture d’un deuxième empilement comprenant selon une direction z :
• un deuxième substrat (1b) à base de silicium,
• une couche (HBT) comprenant au moins un transistor bipolaire à hétérojonction selon l’une quelconque des revendications 7 à 10, et des deuxièmes niveaux d’interconnexions métalliques (11 , M1) reliés audit transistor bipolaire à hétérojonction,
• une deuxième partie (M2) d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques (I2) avec lesdits deuxièmes niveaux d’interconnexions métalliques (11 , M1) reliés au transistor bipolaire à hétérojonction, un collage hybride de la deuxième partie (M2) de la couche de collage sur la première partie (M2’) de la couche de collage, un retrait du deuxième substrat (1 b) à base de silicium, une formation, sur la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, d’au moins un troisième niveau d’interconnexions (11 ”, M1 ”), ledit au moins un troisième niveau d’interconnexions (11 ”, M 1 ”) comprenant de préférence une couche (M 1 ”) de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal (M1 , M1 ’) des premiers et deuxièmes niveaux d’interconnexions métalliques situés (11 , M1 , 11 ’, M1 ’) sous la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction.
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