WO2024252792A1 - 積層セラミック電子部品およびその製造方法 - Google Patents

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WO2024252792A1
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internal electrode
layer
multilayer ceramic
electronic component
surface roughness
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French (fr)
Inventor
村井稚明
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Taiyo Yuden Co Ltd
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Taiyo Yuden Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic electronic component and a manufacturing method thereof.
  • Layered ceramic electronic components such as multilayer ceramic capacitors are used in electrical equipment (see, for example, Patent Documents 1 and 2).
  • the present invention has been developed in consideration of the above problems, and aims to provide a multilayer ceramic electronic component that can improve the adhesion of the insulator, and a method for manufacturing the same.
  • the multilayer ceramic electronic component according to the present invention comprises a plurality of dielectric layers, a plurality of internal electrode layers that face each other in a first direction via the plurality of dielectric layers, have one end drawn out in a second direction perpendicular to the first direction, and have an end provided inside the ends of the plurality of dielectric layers in a third direction perpendicular to the first direction and the second direction, and an insulator layer provided beyond the end in the third direction of at least one of the plurality of internal electrode layers, wherein a first surface roughness at the interface between the insulator layer and the dielectric layer adjacent in the first direction is greater than a second surface roughness at the interface between the insulator layer and the dielectric layer adjacent in the first direction of the internal electrode layer adjacent in the third direction.
  • the first surface roughness may be three times or more the second surface roughness.
  • the first surface roughness expressed as an arithmetic mean roughness Ra, may be 0.2 ⁇ m or more and 5.0 ⁇ m or less.
  • the first surface roughness expressed as a maximum height difference Rz, may be 0.8 ⁇ m or more and 10.0 ⁇ m or less.
  • the dimension of the insulator layer in the third direction may be 6.9 times or more and 27.2 times or less the thickness of the internal electrode layer adjacent to the insulator layer.
  • the insulating layer may be a resin.
  • the insulating layer may be acrylic, epoxy, polyimide or silicone.
  • the laminated ceramic electronic component may have an external electrode that is provided to cover and electrically connect to one end of the plurality of internal electrode layers.
  • the method for manufacturing a multilayer ceramic electronic component according to the present invention includes the steps of forming an internal electrode pattern on a ceramic green sheet, stacking the ceramic green sheets on which the internal electrode pattern is formed to obtain a laminate, forming a dielectric layer from the ceramic green sheets by firing the laminate and forming an internal electrode layer from the internal electrode pattern to obtain an element body, etching the ends of the internal electrode layer in the element body to increase the surface roughness of the dielectric layer at the interface between the ends and the dielectric layer, and forming an insulating layer on the ends.
  • nitric acid with added hydrogen peroxide may be used in the step of etching the ends of the internal electrode layers.
  • the surface roughness of the interface between the end and the dielectric layer may be three times or more the surface roughness of the interface between the internal electrode layer having the end and the dielectric layer.
  • the manufacturing method for the multilayer ceramic electronic component may include a step of forming external electrodes on the body.
  • a vacuum deposition method may be used.
  • the present invention provides a multilayer ceramic electronic component that can improve the adhesion of the insulator, and a method for manufacturing the same.
  • FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view taken along line AA in FIG. 1.
  • 2 is a cross-sectional view taken along line BB in FIG. 1.
  • FIG. 4 is an enlarged view of a YZ cross section of a side margin.
  • FIG. 5 is a further enlarged view of the YZ cross section of FIG. 4.
  • FIG. 5 is a further enlarged view of the YZ cross section of FIG. 4.
  • 1A to 1C are diagrams illustrating a flow of a method for manufacturing a multilayer ceramic capacitor.
  • FIG. 2 is a diagram illustrating a laminate;
  • 1 is a diagram illustrating an etching process.
  • FIG. (a) and (b) are traces of SEM photographs.
  • FIG. 1 is a partial cross-sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line B-B in FIG. 1.
  • the multilayer ceramic capacitor 100 includes an element body 10 having a substantially rectangular parallelepiped shape, and external electrodes 20a, 20b provided on any two opposing end faces of the element body 10. Of the four faces of the element body 10 other than the two end faces, the two faces other than the top and bottom faces in the stacking direction are referred to as side faces.
  • the external electrodes 20a, 20b extend on the top, bottom and two side faces in the stacking direction of the element body 10. However, the external electrodes 20a, 20b are spaced apart from each other.
  • the Z-axis direction (first direction) is the stacking direction, and is the direction in which the internal electrode layers face each other.
  • the X-axis direction (second direction) is the length direction of the element body 10, the direction in which the two end faces of the element body 10 face each other, and the direction in which the external electrodes 20a and 20b face each other.
  • the Y-axis direction (third direction) is the width direction of the internal electrode layers, and is the direction in which the two side faces other than the two end faces of the four side faces of the element body 10 face each other.
  • the X-axis direction, Y-axis direction, and Z-axis direction are mutually perpendicular.
  • the element body 10 has a configuration in which dielectric layers 11 containing a ceramic material that functions as a dielectric and internal electrode layers 12 are alternately laminated. One end of each internal electrode layer 12 is alternately drawn out to the end face of the element body 10 on which the external electrode 20a is provided and the end face on which the external electrode 20b is provided. As a result, each internal electrode layer 12 is alternately conductive to the external electrode 20a and the external electrode 20b. As a result, the multilayer ceramic capacitor 100 has a configuration in which multiple dielectric layers 11 are laminated via the internal electrode layers 12.
  • the internal electrode layer 12 is arranged on the outermost layer in the lamination direction, and the upper and lower surfaces of the laminate are covered with the cover layer 13.
  • the cover layer 13 is mainly composed of a ceramic material.
  • the cover layer 13 may have the same composition as the dielectric layer 11 or may have a different composition.
  • the size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, and 0.2 mm high, or 0.6 mm long, 0.3 mm wide, and 0.3 mm high, or 1.0 mm long, 0.5 mm wide, and 0.5 mm high, or 3.2 mm long, 1.6 mm wide, and 1.6 mm high, or 4.5 mm long, 3.2 mm wide, and 2.5 mm high, but is not limited to these sizes.
  • the internal electrode layers 12 are mainly composed of base metals such as nickel (Ni), copper (Cu), and tin (Sn).
  • Noble metals such as platinum (Pt), palladium (Pd), silver (Ag), and gold (Au), or alloys containing these metals, may also be used as the internal electrode layers 12.
  • the average thickness per layer of the internal electrode layers 12 in the Z-axis direction is, for example, 1.5 ⁇ m or less, 1.0 ⁇ m or less, or 0.7 ⁇ m or less.
  • the thickness of each internal electrode layer 12 can be measured by observing the cross section of the multilayer ceramic capacitor 100 with a SEM (scanning electron microscope), measuring the thickness at 10 different points, and deriving the average value of each measurement point.
  • the dielectric layer 11 has a main phase of a ceramic material having a perovskite structure represented by the general formula ABO 3.
  • the perovskite structure includes ABO 3- ⁇ , which is not a stoichiometric composition.
  • the ceramic material can be selected from at least one of barium titanate (BaTiO 3 ), calcium zirconate (CaZrO 3 ), calcium titanate (CaTiO 3 ), strontium titanate (SrTiO 3 ), magnesium titanate (MgTiO 3 ), and Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) that forms a perovskite structure.
  • Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium titanate zirconate, calcium titanate zirconate, barium calcium titanate zirconate, etc.
  • the dielectric layer 11 contains 90 at % or more of the main component ceramic.
  • the thickness of the dielectric layer 11 is, for example, 5.0 ⁇ m or less, 3.0 ⁇ m or less, or 1.0 ⁇ m or less.
  • the thickness of the dielectric layer 11 can be measured by observing the cross section of the multilayer ceramic capacitor 100 with a SEM (scanning electron microscope), measuring the thickness at 10 points for each of 10 different dielectric layers 11, and deriving the average value of all the measurement points.
  • the dielectric layer 11 may contain additives.
  • additives to the dielectric layer 11 include oxides of zirconium (Zr), hafnium (Hf), magnesium (Mg), manganese (Mn), molybdenum (Mo), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), and ytterbium (Yb)), oxides containing cobalt (Co), nickel (Ni), lithium (Li), boron (B), sodium (Na), potassium (K), or silicon (Si), or glasses containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.
  • Zr zirconium
  • Hf hafnium
  • Mg manganese
  • Mo molybden
  • the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region that generates electrical capacitance in the multilayer ceramic capacitor 100. Therefore, this region that generates electrical capacitance is referred to as the capacitance section 14.
  • the capacitance section 14 is a region where adjacent internal electrode layers 12 connected to different external electrodes face each other.
  • the region where the internal electrode layers 12 connected to the external electrode 20a face each other without an internal electrode layer 12 connected to the external electrode 20b being interposed therebetween is called the end margin 15.
  • the region where the internal electrode layers 12 connected to the external electrode 20b face each other without an internal electrode layer 12 connected to the external electrode 20a being interposed therebetween is also an end margin 15.
  • the end margin 15 is the region where the internal electrode layers 12 connected to the same external electrode face each other without an internal electrode layer 12 connected to a different external electrode being interposed therebetween.
  • the end margin 15 is a region that does not generate electrical capacitance.
  • the side margin 16 is a region provided to cover the ends (ends in the Y-axis direction) of two side surfaces of the dielectric layer 11 and the internal electrode layer 12.
  • the side margin 16 is a region provided outside the capacitance section 14 in the Y-axis direction.
  • the side margin 16 is also a region that does not generate electrical capacitance.
  • FIG. 4 is an enlarged view of the YZ cross section of the side margin 16.
  • the end of the internal electrode layer 12 is located inside the end of the dielectric layer 11. That is, in the Y-axis direction, the outer end of the internal electrode layer 12 is located inside the outer end of the dielectric layer 11.
  • the insulator layer 17 is located beyond the end of the internal electrode layer 12 in the Y-axis direction. Therefore, the side margin 16 has a structure in which the dielectric layer 11 and the insulator layer 17 are alternately stacked in the stacking direction of the dielectric layer 11 and the internal electrode layer 12 in the capacitance section 14.
  • Each dielectric layer 11 of the capacitance section 14 and each dielectric layer 11 of the side margin 16 are continuous layers.
  • FIG. 5 is a further enlarged view of the YZ cross section of FIG. 4, showing the details of the shapes of the dielectric layer 11, the internal electrode layer 12, and the insulator layer 17. Hatching has been omitted in FIG. 5.
  • the upper and lower surfaces of the insulator layer 17, which correspond to the interface with the adjacent dielectric layer 11 in the Z-axis direction, have irregularities.
  • the upper and lower surfaces of the internal electrode layer 12, which is adjacent to the insulator layer 17 in the Y-axis direction, which correspond to the interface with the adjacent dielectric layer 11 in the Z-axis direction, may or may not have irregularities on the surface.
  • the first surface roughness on the upper and lower surfaces of the insulator layer 17 is greater than the second surface roughness on the upper and lower surfaces of the internal electrode layer 12 adjacent to the insulator layer 17 in the Y-axis direction.
  • the first surface roughness and the second surface roughness are surface roughnesses measured by the same measurement method. Hatching has been omitted in FIG. 6.
  • the ends of the internal electrode layer 12 in the Y-axis direction are covered by the insulator layer 17, which can suppress the occurrence of short circuit defects. Furthermore, since the first surface roughness is greater than the second surface roughness, the contact area between the insulator layer 17 and the dielectric layer 11 is increased, improving adhesion.
  • the first surface roughness is large.
  • the first surface roughness is preferably at least three times the second surface roughness, more preferably at least five times, and even more preferably at least ten times.
  • the Ra arithmetic roughness (total area of unevenness/length of measurement point) specified in the JIS standard may be used, or the Rz maximum height difference (height between the peak top and bottom of the unevenness) specified in the JIS standard may be used.
  • the measurement range of the first surface roughness is a range of 1 ⁇ m in the Y-axis direction on the upper and lower surfaces of the insulator layer 17.
  • the measurement range of the second surface roughness is a range of 1 ⁇ m in the Y-axis direction on the upper and lower surfaces of the internal electrode layer 12. If there is a difference in the first surface roughness between the upper and lower surfaces of the insulator layer 17, the larger of the two is used as the first surface roughness. If there is a difference in the second surface roughness between the upper and lower surfaces of the internal electrode layer 12, the larger of the two is used as the second surface roughness.
  • the first surface roughness is expressed as the arithmetic mean roughness Ra
  • the arithmetic mean roughness Ra is preferably 0.2 ⁇ m or more, more preferably 0.3 ⁇ m or more, and even more preferably 0.4 ⁇ m or more.
  • the maximum height difference Rz is preferably 0.8 ⁇ m or more, more preferably 1.0 ⁇ m or more, and even more preferably 1.2 ⁇ m or more.
  • the first surface roughness is expressed as the arithmetic mean roughness Ra
  • the arithmetic mean roughness Ra is preferably 5 ⁇ m or less, more preferably 2 ⁇ m or less, and even more preferably 1 ⁇ m or less.
  • the maximum height difference Rz is preferably 10.0 ⁇ m or less, more preferably 5.0 ⁇ m or less, and even more preferably 3.0 ⁇ m or less.
  • the dimension of the insulator layer 17 in the Y-axis direction is preferably 6.9 times or more, more preferably 10 times or more, and even more preferably 20 times or more, the thickness of the internal electrode layer 12 adjacent to the insulator layer 17 in the Y-axis direction.
  • the dimension of the insulator layer 17 in the Y-axis direction can be obtained by measuring from the end of the insulator layer 17 on the internal electrode layer 12 side (the outermost position if the end is inclined) to the outer end of the insulator layer 17 (to the point closest to the internal electrode layer 12 if the end is inclined).
  • the dimension of the insulator layer 17 in the Y-axis direction is preferably 27.2 times or less the thickness of the internal electrode layer 12 adjacent to the insulator layer 17 in the Y-axis direction, more preferably 15 times or less, and even more preferably 10 times or less.
  • the insulator layer 17 is not particularly limited as long as it is an insulator.
  • resins such as acrylic, epoxy, polyimide, and silicone can be used as the insulator layer 17.
  • glass, ceramics, etc. can be used as the insulator layer 17.
  • a process of firing the ceramic powder is required, but when a resin is used as the insulator layer 17, the firing process is not necessary. Therefore, when a resin is used as the insulator layer 17, the process can be simplified. Furthermore, if the firing process can be eliminated, the effect of volume change during firing can be avoided, and the occurrence of voids can be suppressed. This allows the ends of the internal electrode layer 12 in the Y-axis direction to be sufficiently covered, suppressing the intrusion of moisture. Furthermore, by using resin, which is a ductile material, as the insulator layer 17, cracks during handling of the multilayer ceramic capacitor 100 can be suppressed.
  • Figure 7 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100.
  • a dielectric material for forming the dielectric layer 11 is prepared.
  • the A-site elements and B-site elements contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of a sintered body of ABO3 particles.
  • barium titanate is a tetragonal compound having a perovskite structure and exhibits a high relative dielectric constant. This barium titanate can generally be obtained by synthesizing barium titanate by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate.
  • additive compounds include oxides of zirconium, hafnium, magnesium, manganese, molybdenum, vanadium, chromium, rare earth elements (yttrium, samarium, europium, gadolinium, terbium, dysprosium, holmium, erbium, thulium, and ytterbium), oxides containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon, or glasses containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.
  • a compound containing an additive compound is wet mixed with a ceramic raw material powder, and then dried and pulverized to prepare a ceramic material.
  • the ceramic material obtained as described above may be pulverized as necessary to adjust the particle size, or may be combined with a classification process to adjust the particle size. Through the above steps, a dielectric material is obtained.
  • a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained raw material powder and wet mixed.
  • the obtained slurry is used to coat a ceramic green sheet 51 on a substrate by, for example, a die coater method or a doctor blade method, and then dried.
  • the substrate is, for example, a polyethylene terephthalate (PET) film.
  • PET polyethylene terephthalate
  • a metal conductive paste for forming an internal electrode containing an organic binder is printed on the surface of the ceramic green sheet 51 by screen printing, gravure printing, or the like, to arrange an internal electrode pattern 52 for an internal electrode layer.
  • the conductive paste contains nickel and ceramic particles as a co-material.
  • the main component of the ceramic particles is not particularly limited, but is preferably the same as the main component ceramic of the dielectric layer 11.
  • a binder such as an ethyl cellulose-based binder and an organic solvent such as a terpineol-based binder are added to the dielectric pattern material obtained in the raw powder preparation process, and the mixture is kneaded in a roll mill to obtain a dielectric pattern paste for the reverse pattern layer.
  • the lamination units are stacked so that the internal electrode layers 12 and the dielectric layers 11 are alternated.
  • the number of layers of the internal electrode pattern 52 is set to 100 to 500.
  • a predetermined number of cover sheets 53 (for example, 2 to 10 layers) are laminated on the top and bottom of the laminate in which the lamination units are stacked, and are thermocompression bonded.
  • Fig. 8 is a diagram showing an example of the laminate.
  • the upper left diagram is a bird's-eye view from above
  • the upper right diagram is a cross-sectional view from the side
  • the lower left diagram is a cross-sectional view from below.
  • the ceramic green sheet 51 and the internal electrode pattern 52 are visible through the transparent film. A hatched pattern is applied to the internal electrode pattern 52.
  • the ceramic laminate thus obtained is subjected to a binder removal process in a N2 atmosphere, after which a metal paste that will become the underlayer of the external electrodes 20a, 20b is applied by dipping, and the laminate is fired for 5 minutes to 10 hours in a reducing atmosphere with an oxygen partial pressure of 10-5 to 10-8 atm and a temperature range of 950°C to 1200°C.
  • the dielectric layer 11 is obtained from the ceramic green sheet 51
  • the internal electrode layer 12 is obtained from the internal electrode pattern 52
  • the cover layer 13 is obtained from the cover sheet 53.
  • the sintered body In order to return oxygen to the barium titanate, which is the partially reduced main phase of the dielectric layer 11 sintered in a reducing atmosphere, the sintered body may be heat-treated in a mixed gas of N2 and water vapor at about 1000°C or in the air at 500°C to 700°C, to a degree that does not oxidize the internal electrode layer 12. This process is called a reoxidation process.
  • FIG. 9 the sintered body is cut along the dashed lines in Fig. 8.
  • the upper left figure is a top view
  • the upper right figure is a cross-sectional view from the side
  • the lower left figure is a cross-sectional view from below.
  • a mesh pattern is applied to the internal electrode layer 12.
  • both ends of the sintered body in the Y-axis direction are etched using acid.
  • both ends of each internal electrode layer 12 in the Y-axis direction are removed by etching.
  • unevenness can be formed on the surface of the dielectric layer 11 at the places removed by the etching.
  • the etching solution is not particularly limited, but for example, nitric acid of 2 mol/L can be used.
  • the etching rate may be improved by adding hydrogen peroxide to the etching solution. By improving the etching rate, the unevenness on the surface of the dielectric layer 11 can be increased. Note that hatching is omitted in FIG. 10.
  • the material of the insulator layer 17 is filled into the portion removed by etching to form the insulator layer 17.
  • the insulator layer 17 is made of resin
  • the insulator layer 17 is formed by filling the portion removed by etching with resin.
  • FIG. 11 Cutting is performed along the dashed lines, thereby obtaining each element body 10.
  • the upper left diagram is a top view
  • the upper right diagram is a cross-sectional view from the side
  • the lower left diagram is a cross-sectional view from below.
  • a mesh pattern is applied to the internal electrode layer 12.
  • the external electrodes 20a, 20b are formed on both end surfaces in the X-axis direction of the element body 10 by a vacuum film forming method such as sputtering. Then, a plating layer is formed on the external electrodes 20a, 20b by a plating process. The above steps complete the multilayer ceramic capacitor 100.
  • the external electrodes 20a, 20b are formed by a vacuum film-forming method, the external electrodes 20a, 20b do not contain ceramic components. .
  • both ends of the internal electrode layer 12 in the Y-axis direction are removed by etching, and unevenness can be formed on the surface of the dielectric layer 11 in the removed area.
  • the surface roughness of the upper and lower surfaces of the insulator layer 17 becomes greater than the surface roughness of the upper and lower surfaces of the internal electrode layer 12 adjacent to the insulator layer 17 in the Y-axis direction. This increases the contact area between the insulator layer 17 and the dielectric layer 11, improving adhesion.
  • stretching occurs in the part in contact with the dicer when cutting before firing, by cutting after firing as in this embodiment, it is possible to suppress the stretching of the ends of the internal electrode layer 12 during cutting. This makes it possible to suppress the occurrence of short circuit defects.
  • the etching conditions such as the components of the etching solution and the etching time
  • the surface roughness of the interface between the end and the dielectric layer 11 can be made three times or more the surface roughness of the interface between the internal electrode layer 12 having the end and the dielectric layer 11.
  • a multilayer ceramic capacitor has been described as an example of a multilayer ceramic electronic component, but the present invention is not limited to this.
  • other multilayer ceramic electronic components such as varistors and thermistors may also be used.
  • a multilayer ceramic capacitor was produced according to the manufacturing method of the above embodiment.
  • Barium titanate powder was wet mixed with an organic solvent, a binder was added, and the resulting slurry was applied to a ceramic green sheet by the doctor blade method and dried.
  • a Ni-containing conductive paste film was screen-printed in a predetermined pattern on the ceramic green sheet to form an internal electrode pattern.
  • the ceramic green sheets were then stacked, pressed, and fired to obtain a sintered body, which was then cut as described in Figure 9. Both ends of the cut sintered body in the Y-axis direction were then etched with 2 mol/L nitric acid. The parts removed by etching were then filled with resin to form an insulator layer.
  • Figure 12(a) is a diagram of a trace of the YZ cross section of the insulator layer portion.
  • Figure 12(b) is a diagram of a trace of the YZ cross section of the internal electrode layer portion adjacent to the insulator layer.
  • the arithmetic mean roughness Ra of the upper surface of the insulator layer was 0.308 ⁇ m, and the arithmetic mean roughness Ra of the lower surface was 0.284 ⁇ m.
  • the arithmetic mean roughness Ra of the upper surface of the internal electrode layer was 0.093 ⁇ m, and the arithmetic mean roughness Ra of the lower surface was 0.094 ⁇ m.
  • the maximum height difference Rz of the upper surface of the insulator layer was 1.406 ⁇ m, and the maximum height difference Rz of the lower surface was 0.973 ⁇ m.
  • the maximum height difference Rz of the upper surface of the internal electrode layer was 0.540 ⁇ m, and the maximum height difference Rz of the lower surface was 0.486 ⁇ m. In this way, it was confirmed that by etching the ends of the internal electrode layers, the first surface roughness becomes greater than the second surface roughness.

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Abstract

積層セラミック電子部品は、複数の誘電体層１１と、複数の誘電体層１１を介して第１方向において互いに対向し、第１方向と直交する第２方向において一端が引き出され、第１方向および第２方向と直交する第３方向において複数の誘電体層１１の端部より内側に端部が設けられる複数の内部電極層１２と、複数の内部電極層１２のうち少なくとも一層の第３方向における端部の先に設けられた絶縁体層１７と、を備え、絶縁体層１７の第１方向に隣接する誘電体層１１との界面における第１表面粗さは、絶縁体層１７が第３方向に隣接する内部電極層１２の第１方向に隣接する誘電体層１１との界面における第２表面粗さより大きい。

Description

積層セラミック電子部品およびその製造方法
　本発明は、積層セラミック電子部品およびその製造方法に関する。
　電気機器に、積層セラミックコンデンサなどの積層セラミック電子部品が用いられている（例えば、特許文献１，２参照）。
特開２０１６－２２５６０３号公報 特開２０１８－１４８２２６号公報
　積層セラミック電子部品には小型大容量化が求められているため、静電容量を増やすことが求められている。そこで、サイド側のマージンをできるだけ減らすために、内部電極層のサイド側端部に絶縁体を設けることで、当該マージンを減らすことが考えられる。しかしながら、十分に絶縁体を密着させられないおそれがある。
　本発明は、上記課題に鑑みなされたものであり、絶縁体の密着性を向上させることができる積層セラミック電子部品およびその製造方法を提供することを目的とする。
　本発明に係る積層セラミック電子部品は、複数の誘電体層と、前記複数の誘電体層を介して第１方向において互いに対向し、前記第１方向と直交する第２方向において一端が引き出され、前記第１方向および前記第２方向と直交する第３方向において前記複数の誘電体層の端部より内側に端部が設けられる複数の内部電極層と、前記複数の内部電極層のうち少なくとも一層の前記第３方向における端部の先に設けられた絶縁体層と、を備え、前記絶縁体層の前記第１方向に隣接する前記誘電体層との界面における第１表面粗さは、前記絶縁体層が前記第３方向に隣接する前記内部電極層の前記第１方向に隣接する前記誘電体層との界面における第２表面粗さより大きい。
　上記積層セラミック電子部品において、前記第１表面粗さは、前記第２表面粗さの３倍以上であってもよい。
　上記積層セラミック電子部品において、前記第１表面粗さを算術平均粗さＲａで表した場合に、０．２μｍ以上、５．０μｍ以下であってもよい。
　上記積層セラミック電子部品において、前記第１表面粗さを最大高低差Ｒｚで表した場合に、０．８μｍ以上、１０．０μｍ以下であってもよい。
　上記積層セラミック電子部品において、前記絶縁体層の前記第３方向における寸法は、前記絶縁体層が隣接する前記内部電極層の厚さの６．９倍以上２７．２倍以下であってもよい。
　上記積層セラミック電子部品において、前記絶縁体層は、樹脂であってもよい。
　上記積層セラミック電子部品において、前記絶縁体層は、アクリル、エポキシ、ポリイミドまたはシリコーンであってもよい。
　上記積層セラミック電子部品は、前記複数の内部電極層の前記一端を覆って設けられ、電気的に接続される外部電極を有していてもよい。
　本発明に係る積層セラミック電子部品の製造方法は、セラミックグリーンシート上に内部電極パターンを形成する工程と、前記内部電極パターンを形成した前記セラミックグリーンシートを積層して積層体を得る工程と、前記積層体を焼成することで、前記セラミックグリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成して素体を得る工程と、前記素体において、前記内部電極層の端部をエッチングすることで、前記端部と前記誘電体層との界面において前記誘電体層の表面粗さを大きくする工程と、前記端部に絶縁体層を形成する工程と、を含む。
　上記積層セラミック電子部品の製造方法において、前記内部電極層の端部をエッチングする工程において、過酸化水素を添加した硝酸を用いてもよい。
　上記積層セラミック電子部品の製造方法において、前記内部電極層の端部をエッチングする工程において、前記端部と前記誘電体層との界面の表面粗さを、前記端部を備える前記内部電極層の前記誘電体層との界面における表面粗さの３倍以上にしてもよい。
　上記積層セラミック電子部品の製造方法は、前記素体に外部電極を形成する工程を含んでいてもよい。
　上記積層セラミック電子部品の製造方法の前記外部電極を形成する工程において、真空成膜法を用いてもよい。
　本発明によれば、絶縁体の密着性を向上させることができる積層セラミック電子部品およびその製造方法を提供することができる。
積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 サイドマージンのＹＺ断面の拡大図である。 図４のＹＺ断面をさらに拡大させた図である。 図４のＹＺ断面をさらに拡大させた図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 積層体を例示する図である。 切断工程を例示する図である。 エッチング工程を例示する図である。 切断工程を例示する図である。 （ａ）および（ｂ）はＳＥＭ写真をトレースした図である。
　以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
　図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する素体１０と、素体１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、素体１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、素体１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。
　なお、図１～図３において、Ｚ軸方向（第１方向）は、積層方向であり、各内部電極層が対向する方向である。Ｘ軸方向（第２方向）は、素体１０の長さ方向であって、素体１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第３方向）は、内部電極層の幅方向であり、素体１０の４側面のうち２端面以外の２側面が対向する方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
　素体１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の一端は、素体１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に引き出されている。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。
　積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
　内部電極層１２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）等の卑金属を主成分とする。内部電極層１２として、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）などの貴金属やこれらを含む合金を用いてもよい。Ｚ軸方向における内部電極層１２の１層当たりの平均厚みは、例えば、１．５μｍ以下であり、１．０μｍ以下であり、０．７μｍ以下である。各内部電極層１２の厚みは、積層セラミックコンデンサ１００の断面をＳＥＭ（走査型電子顕微鏡）で観察し、異なる１０箇所の厚みを測定し、各測定点の平均値を導出することによって測定することができる。
　誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、チタン酸バリウム（ＢａＴｉＯ３），ジルコン酸カルシウム（ＣａＺｒＯ３），チタン酸カルシウム（ＣａＴｉＯ３），チタン酸ストロンチウム（ＳｒＴｉＯ３），チタン酸マグネシウム（ＭｇＴｉＯ３），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。例えば、誘電体層１１において、主成分セラミックは、９０ａｔ％以上含まれている。誘電体層１１の厚みは、例えば、５．０μｍ以下であり、３．０μｍ以下であり、１．０μｍ以下である。誘電体層１１の厚みは、積層セラミックコンデンサ１００の断面をＳＥＭ（走査型電子顕微鏡）で観察し、異なる１０層の誘電体層１１についてそれぞれ１０点ずつ厚みを測定し、全測定点の平均値を導出することによって測定することができる。
　誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。
　図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。
　外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、電気容量を生じない領域である。
　図３で例示するように、素体１０において、サイドマージン１６は、誘電体層１１および内部電極層１２の２側面側の端部（Ｙ軸方向の端部）を覆うように設けられた領域である。すなわち、サイドマージン１６は、Ｙ軸方向において、容量部１４の外側に設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。
　図４は、サイドマージン１６のＹＺ断面の拡大図である。Ｙ軸方向において、内部電極層１２の端部は、誘電体層１１の端部よりも内側に設けられている。すなわち、Ｙ軸方向において、内部電極層１２の外側端は、誘電体層１１の外側端よりも内側に位置している。絶縁体層１７は、内部電極層１２のＹ軸方向における端部の先に設けられている。したがって、サイドマージン１６は、誘電体層１１と絶縁体層１７とが、容量部１４における誘電体層１１と内部電極層１２との積層方向において交互に積層された構造を有する。容量部１４の各誘電体層１１とサイドマージン１６の各誘電体層１１とは、互いに連続する層である。
　図５は、図４のＹＺ断面をさらに拡大させて、誘電体層１１、内部電極層１２、および絶縁体層１７の形状の詳細を表した図である。図５では、ハッチングを省略してある。図５で例示するように、絶縁体層１７において、Ｚ軸方向に隣接する誘電体層１１との界面に相当する上面および下面は、凹凸を有している。当該絶縁体層１７に対してＹ軸方向に隣接する内部電極層１２において、Ｚ軸方向に隣接する誘電体層１１との界面に相当する上面および下面は、表面に凹凸を有していてもよく、凹凸を有していなくてもよい。
　本実施形態においては、図６で例示するように、絶縁体層１７の上面および下面における第１表面粗さが、当該絶縁体層１７にＹ軸方向に隣接する内部電極層１２の上面および下面の第２表面粗さより大きくなっている。なお、第１表面粗さおよび第２表面粗さは、同一の測定手法によって測定された表面粗さである。図６では、ハッチングを省略してある。
　この構成によれば、内部電極層１２のＹ軸方向の端が絶縁体層１７によって覆われるため、ショート不良発生を抑制することができる。さらに、第１表面粗さが第２表面粗さよりも大きくなっているため、絶縁体層１７と誘電体層１１との接触面積が大きくなり、密着性が向上する。
　絶縁体層１７と誘電体層１１との接触面積を大きくするために、第１表面粗さが大きくなっていることが好ましい。例えば、第１表面粗さは、第２表面粗さの３倍以上であることが好ましく、５倍以上であることがより好ましく、１０倍以上であることがさらに好ましい。
　なお、第１表面粗さおよび第２表面粗さとして、ＪＩＳ規格に記載されているＲａ算術粗さ（凹凸部の総面積／計測箇所の長さ）を採用してもよく、ＪＩＳ規格に記載されているＲｚ最大高低差（凹凸部のピークトップとボトムの高さ）を採用してもよい。また、第１表面粗さの測定範囲は、絶縁体層１７の上面および下面のＹ軸方向の１μｍの範囲とする。第２表面粗さの測定範囲は、内部電極層１２の上面および下面のＹ軸方向の１μｍの範囲とする。なお、絶縁体層１７の上面と下面とで第１表面粗さに差がある場合には、いずれか大きい方を第１表面粗さとして採用する。また、内部電極層１２の上面と下面とで第２表面粗さに差がある場合には、いずれか大きい方を第２表面粗さとして採用する。
　絶縁体層１７と誘電体層１１との接触面積を大きくするために、第１表面粗さに下限を設けることが好ましい。例えば、第１表面粗さを算術平均粗さＲａで表した場合に、算術平均粗さＲａは、０．２μｍ以上であることが好ましく、０．３μｍ以上であることがより好ましく、０．４μｍ以上であることがさらに好ましい。第１表面粗さを最大高低差Ｒｚで表した場合に、最大高低差Ｒｚは、０．８μｍ以上であることが好ましく、１．０μｍ以上であることがより好ましく、１．２μｍ以上であることがさらに好ましい。
　一方、第１表面粗さが大きすぎると、クラックのおそれがある。そこで、第１表面粗さに上限を設けることが好ましい。例えば、第１表面粗さを算術平均粗さＲａで表した場合に、算術平均粗さＲａは、５μｍ以下であることが好ましく、２μｍ以下であることがより好ましく、１μｍ以下であることがさらに好ましい。第１表面粗さを最大高低差Ｒｚで表した場合に、最大高低差Ｒｚは、１０．０μｍ以下であることが好ましく、５．０μｍ以下であることがより好ましく、３．０μｍ以下であることがさらに好ましい。
　絶縁体層１７のＹ軸方向の寸法が小さいと、ショート不良発生を十分に抑制できないおそれがある。そこで、Ｙ軸方向における絶縁体層１７の寸法に下限を設けることが好ましい。例えば、Ｙ軸方向における絶縁体層１７の寸法は、当該絶縁体層１７にＹ軸方向に隣接する内部電極層１２の厚さの６．９倍以上であることが好ましく、１０倍以上であることがより好ましく、２０倍以上であることがさらに好ましい。なお、Ｙ軸方向における絶縁体層１７の寸法は、絶縁体層１７の内部電極層１２側の端部（端部が傾斜している場合は最も外側の位置）から、絶縁体層１７の外側の終端（終端部が傾斜している場合は、最も内部電極層１２に近い箇所まで）を測定することで得ることができる。
　一方、絶縁体層１７のＹ軸方向の寸法が大きいと、十分な容量が得られないおそれがある。そこで、Ｙ軸方向における絶縁体層１７の寸法に上限を設けることが好ましい。例えば、Ｙ軸方向における絶縁体層１７の寸法は、当該絶縁体層１７にＹ軸方向に隣接する内部電極層１２の厚さの２７．２倍以下であることが好ましく、１５倍以下であることがより好ましく、１０倍以下であることがさらに好ましい。
　絶縁体層１７は、絶縁体であれば特に限定されるものではない。絶縁体層１７として、例えば、アクリル、エポキシ、ポリイミド、シリコーンなどの樹脂を用いることができる。または、絶縁体層１７として、ガラス、セラミックなどを用いることもできる。
　絶縁体層１７としてセラミック粉末の焼結体を用いる場合には、当該セラミック粉末を焼成する工程が必要となるが、絶縁体層１７として樹脂を用いる場合には、焼成の工程が不要となる。したがって、絶縁体層１７として樹脂を用いる場合には、工程を簡略化することができる。また、焼成の工程を不要にできれば、焼成時の体積変化の影響を回避することができるため、空隙の発生などを抑制することができる。それにより、内部電極層１２のＹ軸方向の端を十分に覆うことができるようになり、水分の侵入が抑制される。また、絶縁体層１７として延性材料である樹脂を用いることで、積層セラミックコンデンサ１００のハンドリング時などにおける割れを抑制することができる。
　続いて、積層セラミックコンデンサ１００の製造方法について説明する。図７は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
　（原料粉末作製工程）
　まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、チタン酸バリウムは、ペロブスカイト構造を有する正方晶化合物であって、高い比誘電率を示す。このチタン酸バリウムは、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
　得られたセラミック原料粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、ジルコニウム、ハフニウム、マグネシウム、マンガン、モリブデン、バナジウム、クロム、希土類元素(イットリウム、サマリウム、ユーロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウムおよびイッテルビウム)の酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。
　例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。
（塗工工程）
　次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材上にセラミックグリーンシート５１を塗工して乾燥させる。基材は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。塗工工程を例示する図は省略した。
（内部電極形成工程）
　次に、セラミックグリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の内部電極パターン５２を配置する。金属導電ペーストには、ニッケルに加えて共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。
　次に、原料粉末作製工程で得られた誘電体パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層用の誘電体パターンペーストを得る。
　その後、内部電極層１２と誘電体層１１とが互い違いになるように、積層単位を積層していく。例えば、内部電極パターン５２の積層数を１００～５００層とする。
（圧着工程）
　次に、積層単位が積層された積層体の上下にカバーシート５３を所定数（例えば２～１０層）だけ積層して熱圧着する。図８は、積層体を例示する図である。図８において、左上図は上からの俯瞰図であり、右上図は横からの断面図であり、左下図は下からの断面図である。なお、図８の左上図では、セラミックグリーンシート５１および内部電極パターン５２が透過して見えている。内部電極パターン５２に網掛けの模様を付してある。
（焼成工程）
　このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧が１０－５～１０－８ａｔｍ、温度範囲９５０℃～１２００℃の還元雰囲気で、５分～１０時間の焼成を行なう。それにより、焼結体が得られる。セラミックグリーンシート５１からは誘電体層１１が得られ、内部電極パターン５２からは内部電極層１２が得られ、カバーシート５３からはカバー層１３が得られる。
（再酸化処理工程）
　焼結体において、還元雰囲気で焼成された誘電体層１１の部分的に還元された主相であるチタン酸バリウムに酸素を戻すために、内部電極層１２を酸化させない程度に、約１０００℃でＮ２と水蒸気の混合ガス中、もしくは５００℃～７００℃の大気中での熱処理が行われることがある。この工程は、再酸化処理工程とよばれる。
（切断工程）
　次に、図９で例示するように、図８の破線に沿って焼結体を切断する。なお、図９において、左上図は上からの俯瞰図であり、右上図は横からの断面図であり、左下図は下からの断面図である。内部電極層１２に網掛けの模様を付してある。
（エッチング工程）
　次に、図１０の上段および中断の図で例示するように、焼結体のＹ軸方向の両端に対して、酸を用いてエッチングする。それにより、各内部電極層１２のＹ軸方向の両端がエッチングによって除去される。また、エッチングによって、当該エッチングによって除去された箇所において、誘電体層１１の表面に凹凸を形成することができる。エッチング液は、特に限定されるものではないが、例えば、２ｍｏｌ／Ｌの硝酸などを用いることができる。例えば、エッチング液に過酸化水素を添加することによって、エッチング速度を向上させてもよい。エッチング速度を向上させることによって、誘電体層１１の表面の凹凸を大きくすることができる。なお、図１０では、ハッチングを省略してある。
（絶縁体層形成工程）
　次に、図１０の下段の図で例示するように、エッチングによって除去された部分に絶縁体層１７の材料を充填し、絶縁体層１７を形成する。例えば、絶縁体層１７が樹脂である場合には、エッチングによって除去された部分に樹脂を充填することで、絶縁体層１７を形成する。
（切断工程）
　次に、図１１で例示するように、破線に沿って切断する。それにより、各素体１０を得ることができる。なお、図１１において、左上図は上からの俯瞰図であり、右上図は横からの断面図であり、左下図は下からの断面図である。内部電極層１２に網掛けの模様を付してある。
（外部電極形成工程）
　その後、素体１０のＸ軸方向の両端面に、スパッタなどの真空成膜法で、外部電極２０ａ，２０ｂを形成する。その後、めっき処理によって、外部電極２０ａ，２０ｂ上にめっき層を形成してもよい。以上の工程により、積層セラミックコンデンサ１００が完成する。なお、外部電極２０ａ，２０ｂを真空成膜法で成膜する場合には、外部電極２０ａ，２０ｂにはセラミック成分が含まれない。
　本実施形態に係る製造方法によれば、エッチングによって内部電極層１２のＹ軸方向の両方の端部を除去し、当該除去された領域における誘電体層１１の表面に凹凸を形成することができる。当該除去された領域に絶縁体層１７を形成することによって、絶縁体層１７の上面および下面における表面粗さが、当該絶縁体層１７にＹ軸方向に隣接する内部電極層１２の上面および下面の表面粗さより大きくなる。それにより、絶縁体層１７と誘電体層１１との接触面積が大きくなり、密着性が向上する。また、焼成前にカットするとダイサーに接する部分に伸びが生じるものの、本実施形態のように焼成後にカットすることで、カット時における内部電極層１２の端部の伸びを抑制することができる。それにより、ショート不良発生を抑制することができる。
　なお、エッチング液の成分、エッチング時間などのエッチング条件を調整することで、エッチングによって除去される部分における誘電体層１１の表面の凹凸の程度を調整することができる。例えば、内部電極層１２の端部をエッチングする工程において、当該端部と誘電体層１１との界面の表面粗さを、当該端部を備える内部電極層１２の誘電体層１１との界面における表面粗さの３倍以上にすることができる。
　なお、上記各実施形態においては、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の積層セラミック電子部品を用いてもよい。
　上記実施形態に係る製造方法に従って積層セラミックコンデンサを作製した。チタン酸バリウムの粉末を有機溶剤で湿式混合し、バインダを加えて得られたスラリをドクターブレード法によりセラミックグリーンシートを塗工して乾燥させた。セラミックグリーンシート上にＮｉを含む導電性ペースト膜を所定パターンでスクリーン印刷して内部電極パターンを形成した。その後にセラミックグリーンシートを積層し、圧着し、焼成によって焼結体を得て、図９で説明したように焼結体を切断した。その後、切断後の焼結体のＹ軸方向の両端に対して、２ｍｏｌ／Ｌの硝酸でエッチングを行った。その後、エッチングによって除去された部分に樹脂を充填し、絶縁体層を形成した。
　研磨によってＹＺ断面を露出させ、ＳＥＭで断面を観察した。図１２（ａ）は、絶縁体層の部分のＹＺ断面をトレースした図である。図１２（ｂ）は、当該絶縁体層に隣接する内部電極層の部分のＹＺ断面をトレースした図である。絶縁体層の上面の算術平均粗さＲａは、０．３０８μｍであり、下面の算術平均粗さＲａは、０．２８４μｍであった。内部電極層の上面の算術平均粗さＲａは、０．０９３μｍであり、下面の算術平均粗さＲａは、０．０９４μｍであった。絶縁体層の上面の最大高低差Ｒｚは、１．４０６μｍであり、下面の最大高低差Ｒｚは、０．９７３μｍであった。内部電極層の上面の最大高低差Ｒｚは、０．５４０μｍであり、下面の最大高低差Ｒｚは、０．４８６μｍであった。このように、内部電極層の端部に対してエッチングを行うことによって、第１表面粗さが第２表面粗さよりも大きくなることが確認された。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　素体
　１１　誘電体層
　１２　内部電極層
　１３　カバー層
　１４　容量部
　１５　エンドマージン
　１６　サイドマージン
　１７　絶縁体層
　２０ａ，２０ｂ　外部電極
　５１　セラミックグリーンシート
　５２　内部電極パターン
　５３　カバーシート
　１００　積層セラミックコンデンサ

Claims (13)

  1. 　複数の誘電体層と、
    　前記複数の誘電体層を介して第１方向において互いに対向し、前記第１方向と直交する第２方向において一端が引き出され、前記第１方向および前記第２方向と直交する第３方向において前記複数の誘電体層の端部より内側に端部が設けられる複数の内部電極層と、
    　前記複数の内部電極層のうち少なくとも一層の前記第３方向における端部の先に設けられた絶縁体層と、を備え、
    　前記絶縁体層の前記第１方向に隣接する前記誘電体層との界面における第１表面粗さは、前記絶縁体層が前記第３方向に隣接する前記内部電極層の前記第１方向に隣接する前記誘電体層との界面における第２表面粗さより大きい、積層セラミック電子部品。
  2. 　前記第１表面粗さは、前記第２表面粗さの３倍以上である、請求項１に記載の積層セラミック電子部品。
  3. 　前記第１表面粗さを算術平均粗さＲａで表した場合に、０．２μｍ以上、５．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
  4. 　前記第１表面粗さを最大高低差Ｒｚで表した場合に、０．８μｍ以上、１０．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
  5. 　前記絶縁体層の前記第３方向における寸法は、前記絶縁体層が隣接する前記内部電極層の厚さの６．９倍以上２７．２倍以下である、請求項１に記載の積層セラミック電子部品。
  6. 　前記絶縁体層は、樹脂である、請求項１に記載の積層セラミック電子部品。
  7. 　前記絶縁体層は、アクリル、エポキシ、ポリイミドまたはシリコーンである、請求項１に記載の積層セラミック電子部品。
  8. 　前記複数の内部電極層の前記一端を覆って設けられ、電気的に接続される外部電極を有する、請求項１に記載の積層セラミック電子部品。
  9. 　セラミックグリーンシート上に内部電極パターンを形成する工程と、
    　前記内部電極パターンを形成した前記セラミックグリーンシートを積層して積層体を得る工程と、
    　前記積層体を焼成することで、前記セラミックグリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成して素体を得る工程と、
    　前記素体において、前記内部電極層の端部をエッチングすることで、前記端部と前記誘電体層との界面において前記誘電体層の表面粗さを大きくする工程と、
    　前記端部に絶縁体層を形成する工程と、を含む積層セラミック電子部品の製造方法。
  10. 　前記内部電極層の端部をエッチングする工程において、過酸化水素を添加した硝酸を用いる、請求項９に記載の積層セラミック電子部品の製造方法。
  11. 　前記内部電極層の端部をエッチングする工程において、前記端部と前記誘電体層との界面の表面粗さを、前記端部を備える前記内部電極層の前記誘電体層との界面における表面粗さの３倍以上にする、請求項９に記載の積層セラミック電子部品の製造方法。
  12. 　前記素体に外部電極を形成する工程を含む、請求項９に記載の積層セラミック電子部品の製造方法。
  13. 　前記外部電極を形成する工程において、真空成膜法を用いる、請求項１２に記載の積層セラミック電子部品の製造方法。
    　
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