WO2024253051A1 - マルチレベルインバータ - Google Patents

Abstract

ブートストラップ回路の電圧低下を抑制する。マルチレベルインバータ（１００）は、直流電源部（３）と、複数のインバータ回路（１）と、制御装置（６）と、を備える。複数のインバータ回路（１）の各々は、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）を有する。制御装置（６）は、複数の第１ゲートドライバ（６１）と、複数の第２ゲートドライバ（６２）と、複数の第３ゲートドライバ（６３）と、複数の第４ゲートドライバ（６４）と、複数のブートストラップ回路（７１）と、電源部（９）と、制御部（６０）と、を有する。マルチレベルインバータ（１００）では、複数の第１ブートストラップ回路（７１）の各々に含まれるコンデンサ（Ｃ１７）の容量は、１０μＦ以上かつ５０μＦ以下である。

Description

マルチレベルインバータ

　本開示は、マルチレベルインバータに関し、より詳細には、ブートストラップ回路を備えるマルチレベルインバータに関する。

　特許文献１は、３レベル中性点クランプ形インバータのスイッチング素子駆動回路を開示している。

　特許文献１に開示された中性点クランプ形インバータは、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子の直列回路と、第１クランプダイオードと、第２クランプダイオードと、直流電圧の平滑化及びその中性点電位を生成する、２つの平滑コンデンサの直列回路（直流電源部）と、を備える。

　また、スイッチング素子駆動回路は、第１スイッチング素子を駆動するための第１ゲート駆動回路（第１ゲートドライバ）と、第２スイッチング素子を駆動するための第２ゲート駆動回路（第２ゲートドライバ）と、第３スイッチング素子を駆動するための第３ゲート駆動回路（第３ゲートドライバ）と、第４スイッチング素子を駆動するための第４ゲート駆動回路（第４ゲートドライバ）と、を備える。第１ゲート駆動回路、第２ゲート駆動回路、第３ゲート駆動回路及び第４ゲート駆動回路には、制御回路（制御部）によりスイッチング信号が入力される。

　また、スイッチング素子駆動回路は、ゲート電源（電源部）を備える。スイッチング素子駆動回路では、第１ゲート駆動回路に対しては、コンデンサが並列に接続されている。コンデンサは、ダイオードを介してゲート電源により充電される。第１スイッチング素子のゲート駆動用電源は、コンデンサに充電された電圧となる。

特開２０１８－１３３８７６号公報

　特許文献１に開示された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子のセットを複数備えるマルチレベルインバータでは、コンデンサとダイオードとを含むブートストラップ回路の電圧低下が問題となることがある。

　本開示の目的は、ブートストラップ回路の電圧低下を抑制することが可能なマルチレベルインバータを提供することにある。

　本開示に係る一態様のマルチレベルインバータは、直流電源部と、複数のインバータ回路と、制御装置と、を備える。前記直流電源部は、正極と負極と中間電位点とを有する。前記複数のインバータ回路は、前記直流電源部の前記正極と前記負極との間に接続されている。前記制御装置は、前記複数のインバータ回路を制御する。前記複数のインバータ回路の各々は、中性点クランプ型インバータである。前記複数のインバータ回路の各々は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、第１ダイオード、第２ダイオード、第３ダイオード及び第４ダイオードと、を有する。前記第１ダイオード、前記第２ダイオード、前記第３ダイオード及び前記第４ダイオードは、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子にそれぞれ逆並列接続されている。前記制御装置は、複数の第１ゲートドライバと、複数の第２ゲートドライバと、複数の第３ゲートドライバと、複数の第４ゲートドライバと、複数のブートストラップ回路と、電源部と、制御部と、を有する。前記複数の第１ゲートドライバは、前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する。前記複数の第２ゲートドライバは、前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する。前記複数の第３ゲートドライバは、前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する。前記複数の第４ゲートドライバは、前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する。前記複数のブートストラップ回路は、前記複数の第１ゲートドライバに一対一に対応する。前記複数のブートストラップ回路の各々は、前記複数の第１ゲートドライバのうち対応する第１ゲートドライバに電圧を供給する。前記電源部は、前記複数のブートストラップ回路に電圧を供給する。前記制御部は、前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する。前記複数のブートストラップ回路の各々は、コンデンサと、前記コンデンサに直列接続されているダイオードと、を含む。前記複数のブートストラップ回路の各々に含まれる前記コンデンサの容量は、１０μＦ以上かつ５０μＦ以下である。

　本開示のマルチレベルインバータは、ブートストラップ回路の電圧低下を抑制することが可能となるという効果がある。

図１は、実施形態１に係るマルチレベルインバータを備えるシステムの回路図である。 図２は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの電流経路の説明図である。 図３は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの放電経路及び充電経路の説明図である。 図４は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。 図５は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの放電経路及び充電経路の説明図である。 図６は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの電流経路の説明図である。 図７は、実施形態１のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの放電経路及び充電経路の説明図である。 図８は、実施形態１のマルチレベルインバータにおける各相の電圧指令値の説明図である。 図９は、実施形態１のマルチレベルインバータに関する一群の電圧ベクトルの説明図である。 図１０は、実施形態１のマルチレベルインバータに関する一群の電圧ベクトルのより詳細な説明図である。 図１１は、実施形態１のマルチレベルインバータにおける制御部の動作を説明するためのベクトル図である。 図１２は、実施形態１のマルチレベルインバータの各相のスイッチング状態のタイムチャートを示す図である。 図１３は、実施形態１のマルチレベルインバータの第１～第４スイッチング素子のオンオフ状態のタイムチャートを示す図である。 図１４Ａは、スイッチング素子をターンオンさせるときのスイッチング素子への制御信号とスイッチング素子の制御端子に流れる電流との関係を示すタイミングチャートを示す図である。 図１４Ｂは、スイッチング素子をターンオフさせるときのスイッチング素子への制御信号とスイッチング素子の制御端子に流れる電流との関係を示すタイミングチャートを示す図である。 図１５Ａは、ブートストラップ回路に含まれるコンデンサの電圧変化のキャリア周波数依存性を示す特性図である。 図１５Ｂは、ブートストラップ回路に含まれるコンデンサの電圧変化の容量依存性を示す特性図である。 図１６は、ブートストラップ回路に含まれるコンデンサの最小容量とキャリア周波数とマルチレベルベクトル制御（ＭＬＶＣ）比率との関係を示すグラフである。 図１７は、ブートストラップ回路に含まれるコンデンサの最小容量とキャリア周波数との関係を示すグラフである。 図１８は、ブートストラップ回路に含まれるコンデンサの最小容量とマルチレベルベクトル制御比率との関係を示すグラフである。 図１９Ａは、比較例に係るマルチレベルインバータに関する指令電圧ベクトル及び第１電圧ベクトルの説明図である。 図１９Ｂは、比較例のマルチレベルインバータに関する指令電圧ベクトル、零ベクトル及び第２電圧ベクトルの説明図である。 図２０は、比較例のマルチレベルインバータにおいて第１電圧ベクトルを零ベクトルと第２電圧ベクトルとに置換して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートを示す図である。 図２１は、比較例のマルチレベルインバータにおいて第１電圧ベクトルを零ベクトルと第２電圧ベクトルとに置換してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートを示す図である。 図２２は、実施形態２に係るマルチレベルインバータを備えるシステムの回路図である。 図２３は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの電流経路の説明図である。 図２４は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの放電経路の説明図である。 図２５は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。 図２６は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの放電経路の説明図である。 図２７は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの電流経路の説明図である。 図２８は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの放電経路及び充電経路の説明図である。 図２９は、実施形態２のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。

　（実施形態１）
　以下では、実施形態１に係るマルチレベルインバータ１００について、図１～１８に基づいて説明する。

　（１）マルチレベルインバータの全体構成
　図１は、実施形態１に係るマルチレベルインバータ１００を備えるシステムの回路図である。マルチレベルインバータ１００は、例えば、図１に示すように、直流電源部３と、複数（図１の例では３つ）のインバータ回路１と、制御装置６と、を備える。直流電源部３は、正極Ｐ１と負極Ｎ１と中間電位点Ｍ１とを有する。複数のインバータ回路１は、直流電源部３の正極Ｐ１と負極Ｎ１との間に接続されている。制御装置６は、複数のインバータ回路１を制御する。「中間電位点Ｍ１」とは、直流電源部３の正極Ｐ１の電位と負極Ｎ１の電位との間の中間の電位となる点である。

　マルチレベルインバータ１００は、ダイオードクランプ型の３レベル３相インバータである。マルチレベルインバータ１００では、複数のインバータ回路１の各々が出力端子４１を有している。マルチレベルインバータ１００では、複数（図１の例では３つ）の出力端子４１に交流負荷ＲＡ１が接続される。

　交流負荷ＲＡ１は、例えば、３相サーボモータである。マルチレベルインバータ１００では、複数のインバータ回路１のうちの１つが、Ｕ相の電圧を出力するインバータ回路１Ｕであり、別の１つが、Ｖ相の電圧を出力するインバータ回路１Ｖであり、残りの１つが、Ｗ相の電圧を出力するインバータ回路１Ｗである。

　複数のインバータ回路１の各々は、スイッチング回路１０と、第１ダイオードＤ１と、第２ダイオードＤ２と、第３ダイオードＤ３と、第４ダイオードＤ４と、を有する。また、複数のインバータ回路１の各々は、第１クランプダイオードＤ５と、第２クランプダイオードＤ６と、を有する。マルチレベルインバータ１００では、中間電位点Ｍ１の電位が、各インバータ回路１の第１クランプダイオードＤ５及び第２クランプダイオードＤ６によってクランプされる。

　各スイッチング回路１０では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４が、直流電源部３の正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の順に並ぶように直列接続されている。

　各インバータ回路１では、第１ダイオードＤ１は、第１スイッチング素子Ｑ１に逆並列接続されている。第２ダイオードＤ２は、第２スイッチング素子Ｑ２に逆並列接続されている。第３ダイオードＤ３は、第３スイッチング素子Ｑ３に逆並列接続されている。第４ダイオードＤ４は、第４スイッチング素子Ｑ４に逆並列接続されている。第１クランプダイオードＤ５は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１にカソードが接続されており、中間電位点Ｍ１にアノードが接続されている。第２クランプダイオードＤ６は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２にアノードが接続されており、中間電位点Ｍ１にカソードが接続されている。

　制御装置６は、複数（図１の例では３つ）の第１ゲートドライバ６１と、複数（図１の例では３つ）の第２ゲートドライバ６２と、複数（図１の例では３つ）の第３ゲートドライバ６３と、複数（図１の例では３つ）の第４ゲートドライバ６４と、を有する。また、制御装置６は、複数（図１の例では３つ）のブートストラップ回路７１（以下では、第１ブートストラップ回路７１ともいう）と、複数（図１の例では３つ）の第２ブートストラップ回路７２と、複数（図１の例では３つ）の第３ブートストラップ回路７３と、電源部９と、制御部６０と、を有する。

　複数の第１ゲートドライバ６１は、複数のインバータ回路１の各々の第１スイッチング素子Ｑ１を駆動する。複数の第２ゲートドライバ６２は、複数のインバータ回路１の各々の第２スイッチング素子Ｑ２を駆動する。複数の第３ゲートドライバ６３は、複数のインバータ回路１の各々の第３スイッチング素子Ｑ３を駆動する。複数の第４ゲートドライバ６４は、複数のインバータ回路１の各々の第４スイッチング素子Ｑ４を駆動する。

　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１の各々は、対応する第１ゲートドライバ６１に電圧を供給する。複数の第２ブートストラップ回路７２は、複数の第２ゲートドライバ６２に一対一に対応する。複数の第２ブートストラップ回路７２の各々は、対応する第２ゲートドライバ６２に電圧を供給する。複数の第３ブートストラップ回路７３は、複数の第３ゲートドライバ６３に一対一に対応する。複数の第３ブートストラップ回路７３の各々は、対応する第３ゲートドライバ６３に電圧を供給する。電源部９は、複数の第４ゲートドライバ６４に電圧を供給する。

　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。

　（２）マルチレベルインバータの詳細
　直流電源部３は、第１コンデンサＣ１と、第２コンデンサＣ２と、を有する。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２とが直列接続されている。直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。直流電源部３では、第１コンデンサＣ１の第１端が第１直流端子３１に接続されており、第１コンデンサＣ１の第２端が第２コンデンサＣ２の第１端に接続されており、第２コンデンサＣ２の第２端が第２直流端子３２に接続されている。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２との接続点が中間電位点Ｍ１である。第１直流端子３１と第２直流端子３２との間には、例えば、直流電圧源Ｅ１が接続される。この場合、直流電源部３の正極Ｐ１と負極Ｎ１との間には、直流電圧源Ｅ１の出力電圧Ｖｄｃが印加される。なお、第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである。「第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである」とは、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスに完全に一致する場合だけに限らず、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスの９５％以上かつ１０５％以下の範囲内であればよい。

　以下では、説明の便宜上、複数のスイッチング回路１０に関し、インバータ回路１Ｕに含まれるスイッチング回路１０をスイッチング回路１０Ｕと称し、インバータ回路１Ｖに含まれるスイッチング回路１０をスイッチング回路１０Ｖと称し、インバータ回路１Ｗに含まれるスイッチング回路１０をスイッチング回路１０Ｗと称することもある。また、複数の出力端子４１のうちインバータ回路１Ｕに含まれる出力端子４１を出力端子４１Ｕと称し、インバータ回路１Ｖに含まれる出力端子４１を出力端子４１Ｖと称し、インバータ回路１Ｗに含まれる出力端子を出力端子４１Ｗと称することもある。

　各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、制御端子と、第１主端子と、第２主端子と、を有する。各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。したがって、各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、コレクタ端子及びエミッタ端子である。

　各スイッチング回路１０の第１スイッチング素子Ｑ１の制御端子は、複数の第１ゲートドライバ６１のうち対応する第１ゲートドライバ６１に接続されている。また、各スイッチング回路１０の第２スイッチング素子Ｑ２の制御端子は、複数の第２ゲートドライバ６２のうち対応する第２ゲートドライバ６２に接続されている。また、各スイッチング回路１０の第３スイッチング素子Ｑ３の制御端子は、複数の第３ゲートドライバ６３のうち対応する第３ゲートドライバ６３に接続されている。また、各スイッチング回路１０の第４スイッチング素子Ｑ４の制御端子は、複数の第４ゲートドライバ６４のうち対応する第４ゲートドライバ６４に接続されている。

　各スイッチング回路１０では、第１スイッチング素子Ｑ１の第１主端子が直流電源部３の正極Ｐ１に接続され、第１スイッチング素子Ｑ１の第２主端子が第２スイッチング素子Ｑ２の第１主端子に接続されている。また、各スイッチング回路１０では、第２スイッチング素子Ｑ２の第２主端子が第３スイッチング素子Ｑ３の第１主端子に接続されている。また、各スイッチング回路１０では、第３スイッチング素子Ｑ３の第２主端子が第４スイッチング素子Ｑ４の第１主端子に接続され、第４スイッチング素子Ｑ４の第２主端子が直流電源部３の負極Ｎ１に接続されている。

　インバータ回路１Ｕでは、スイッチング回路１０Ｕにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｕに接続されている。また、インバータ回路１Ｖでは、スイッチング回路１０Ｖにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｖに接続されている。また、インバータ回路１Ｗでは、スイッチング回路１０Ｗにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｗに接続されている。インバータ回路１Ｕの第３接続点１３には、出力端子４１Ｕを介して、例えば、交流負荷ＲＡ１のＵ相が接続される。また、インバータ回路１Ｖの第３接続点１３には、出力端子４１Ｖを介して、例えば、交流負荷ＲＡ１のＶ相が接続される。また、インバータ回路１Ｗの第３接続点１３には、出力端子４１Ｗを介して、例えば、交流負荷ＲＡ１のＷ相が接続される。

　各インバータ回路１では、第１ダイオードＤ１のアノードが、第１スイッチング素子Ｑ１の第２主端子（エミッタ端子）に接続され、第１ダイオードＤ１のカソードが、第１スイッチング素子Ｑ１の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第２ダイオードＤ２のアノードが、第２スイッチング素子Ｑ２の第２主端子（エミッタ端子）に接続され、第２ダイオードＤ２のカソードが、第２スイッチング素子Ｑ２の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第３ダイオードＤ３のアノードが、第３スイッチング素子Ｑ３の第２主端子（エミッタ端子）に接続され、第３ダイオードＤ３のカソードが、第３スイッチング素子Ｑ３の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第４ダイオードＤ４のアノードが、第４スイッチング素子Ｑ４の第２主端子（エミッタ端子）に接続され、第４ダイオードＤ４のカソードが、第４スイッチング素子Ｑ４の第１主端子（コレクタ端子）に接続されている。

　各インバータ回路１では、第１ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第２ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第３ダイオードＤ３は、第３スイッチング素子Ｑ３を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第４ダイオードＤ４は、第４スイッチング素子Ｑ４を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。

　各インバータ回路１では、第１クランプダイオードＤ５のカソードは、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１に接続されている。また、第１クランプダイオードＤ５のアノードは、直流電源部３の中間電位点Ｍ１に接続されている。実施形態１では、中間電位点Ｍ１がグランドに接続されているので、中間電位点Ｍ１の電位が０Ｖである。この場合、直流電源部３の両端電圧をＶｄｃとすると、正極Ｐ１の電位は、Ｖｄｃ／２であり、負極Ｎ１の電位は、－Ｖｄｃ／２である。

　第２クランプダイオードＤ６のカソードは、中間電位点Ｍ１に接続されている。第２クランプダイオードＤ６のアノードは、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２に接続されている。

　複数の第１ゲートドライバ６１は、複数の第１スイッチング素子Ｑ１に一対一に対応する。複数の第１ゲートドライバ６１の各々は、対応する第１スイッチング素子Ｑ１の制御端子に接続されている。複数の第１ゲートドライバ６１の各々は、対応する第１スイッチング素子Ｑ１を駆動する。複数の第１ゲートドライバ６１は、制御部６０に接続されている。制御部６０は、複数の第１ゲートドライバ６１に一対一に対応する複数の第１制御信号Ｓ１（図２参照）を出力する。複数の第１ゲートドライバ６１の各々は、与えられた第１制御信号Ｓ１に基づいて、第１スイッチング素子Ｑ１をオンオフ制御する。

　複数の第２ゲートドライバ６２は、複数の第２スイッチング素子Ｑ２に一対一に対応する。複数の第２ゲートドライバ６２の各々は、対応する第２スイッチング素子Ｑ２の制御端子に接続されている。複数の第２ゲートドライバ６２の各々は、対応する第２スイッチング素子Ｑ２を駆動する。複数の第２ゲートドライバ６２は、制御部６０に接続されている。制御部６０は、複数の第２ゲートドライバ６２に一対一に対応する複数の第２制御信号Ｓ２（図２参照）を出力する。複数の第２ゲートドライバ６２の各々は、与えられた第２制御信号Ｓ２に基づいて、第２スイッチング素子Ｑ２をオンオフ制御する。

　複数の第３ゲートドライバ６３は、複数の第３スイッチング素子Ｑ３に一対一に対応する。複数の第３ゲートドライバ６３の各々は、対応する第３スイッチング素子Ｑ３の制御端子に接続されている。複数の第３ゲートドライバ６３の各々は、対応する第３スイッチング素子Ｑ３を駆動する。複数の第３ゲートドライバ６３は、制御部６０に接続されている。制御部６０は、複数の第３ゲートドライバ６３に一対一に対応する複数の第３制御信号Ｓ３（図２参照）を出力する。複数の第３ゲートドライバ６３の各々は、与えられた第３制御信号Ｓ３に基づいて、第３スイッチング素子Ｑ３をオンオフ制御する。

　複数の第４ゲートドライバ６４は、複数の第４スイッチング素子Ｑ４に一対一に対応する。複数の第４ゲートドライバ６４の各々は、対応する第４スイッチング素子Ｑ４の制御端子に接続されている。複数の第４ゲートドライバ６４の各々は、対応する第４スイッチング素子Ｑ４を駆動する。複数の第４ゲートドライバ６４は、制御部６０に接続されている。制御部６０は、複数の第４ゲートドライバ６４に一対一に対応する複数の第４制御信号Ｓ４（図２参照）を出力する。複数の第４ゲートドライバ６４の各々は、与えられた第４制御信号Ｓ４に基づいて、第４スイッチング素子Ｑ４をオンオフ制御する。

　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１の各々は、複数の第１ゲートドライバ６１のうち対応する第１ゲートドライバ６１に電圧を供給する。複数の第１ブートストラップ回路７１の各々は、ダイオードＤ１７と、抵抗Ｒ１７と、コンデンサＣ１７（昇圧用コンデンサＣ１７ともいう）と、を有する。各第１ブートストラップ回路７１では、ダイオードＤ１７のアノードがダイオードＤ２７及びダイオードＤ３７を介して電源部９の正側端子に接続されており、ダイオードＤ１７のカソードが抵抗Ｒ１７を介してコンデンサＣ１７の第１端に接続されている。コンデンサＣ１７の第１端は、第１ゲートドライバ６１の高電位側電源端子６１Ｈ（図３参照）に接続されており、コンデンサＣ１７の第２端は、第１ゲートドライバ６１の低電位側電源端子６１Ｌ（図３参照）に接続されている。第１ブートストラップ回路７１は、第１ゲートドライバ６１において第１スイッチング素子Ｑ１をオンさせるために必要な電圧を第１ゲートドライバ６１に供給する。複数の第１ブートストラップ回路７１の各々は、コンデンサＣ１７に並列接続されているツェナダイオードＺ１７を更に有する。

　複数の第２ブートストラップ回路７２は、複数の第２ゲートドライバ６２に一対一に対応する。複数の第２ブートストラップ回路７２の各々は、複数の第２ゲートドライバ６２のうち対応する第２ゲートドライバ６２に電圧を供給する。複数の第２ブートストラップ回路７２の各々は、ダイオードＤ２７と、抵抗Ｒ２７と、コンデンサＣ２７（昇圧用コンデンサＣ２７ともいう）と、を有する。各第２ブートストラップ回路７２では、ダイオードＤ２７のアノードがダイオードＤ３７を介して電源部９の正側端子に接続されており、ダイオードＤ２７のカソードが抵抗Ｒ２７を介してコンデンサＣ２７の第１端に接続されている。コンデンサＣ２７の第１端は、第２ゲートドライバ６２の高電位側電源端子６２Ｈ（図３参照）に接続されており、コンデンサＣ２７の第２端は、第２ゲートドライバ６２の低電位側電源端子６２Ｌ（図３参照）に接続されている。第２ブートストラップ回路７２は、第２ゲートドライバ６２において第２スイッチング素子Ｑ２をオンさせるために必要な電圧を第２ゲートドライバ６２に供給する。複数の第２ブートストラップ回路７２の各々は、コンデンサＣ２７に並列接続されているツェナダイオードＺ２７を更に有する。

　複数の第３ブートストラップ回路７３は、複数の第３ゲートドライバ６３に一対一に対応する。複数の第３ブートストラップ回路７３の各々は、複数の第３ゲートドライバ６３のうち対応する第３ゲートドライバ６３に電圧を供給する。複数の第３ブートストラップ回路７３の各々は、ダイオードＤ３７と、抵抗Ｒ３７と、コンデンサＣ３７（昇圧用コンデンサＣ３７ともいう）と、を有する。各第３ブートストラップ回路７３では、ダイオードＤ３７のアノードが電源部９の正側端子に接続されており、ダイオードＤ３７のカソードが抵抗Ｒ３７を介してコンデンサＣ３７の第１端に接続されている。コンデンサＣ３７の第１端は、第３ゲートドライバ６３の高電位側電源端子６３Ｈ（図３参照）に接続されており、コンデンサＣ３７の第２端は、第３ゲートドライバ６３の低電位側電源端子６３Ｌ（図３参照）に接続されている。第３ブートストラップ回路７３は、第３ゲートドライバ６３において第３スイッチング素子Ｑ３をオンさせるために必要な電圧を第３ゲートドライバ６３に供給する。複数の第３ブートストラップ回路７３の各々は、コンデンサＣ３７に並列接続されているツェナダイオードＺ３７を更に有する。

　電源部９は、複数（３つ）の第１ブートストラップ回路７１、複数（３つ）の第２ブートストラップ回路７２、複数（３つ）の第３ブートストラップ回路７３及び複数（３つ）の第４ゲートドライバ６４に電圧を供給する。電源部９は、例えば、絶縁型のＤＣ－ＤＣコンバータ９１を含む直流電源である。電源部９の正側端子は、複数の第４ゲートドライバ６４の各々の高電位側電源端子６４Ｈ（図３参照）に接続されており、電源部９の負側端子は、複数の第４ゲートドライバ６４の各々の低電位側電源端子６４Ｌ（図３参照）に接続されている。

　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。これにより、制御部６０は、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４を制御する。制御部６０の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御部６０の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１または複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。

　制御部６０は、複数（３つ）の第１スイッチング素子Ｑ１を制御するための複数（３つ）の第１制御信号Ｓ１（図２参照）と、複数（３つ）の第２スイッチング素子Ｑ２を制御するための複数（３つ）の第２制御信号Ｓ２（図２参照）と、複数の第３スイッチング素子Ｑ３を制御するための複数（３つ）の第３制御信号Ｓ３（図２参照）と、複数（３つ）の第４スイッチング素子Ｑ４を制御するための複数（３つ）の第４制御信号Ｓ４（図２参照）と、を出力する。なお、図２では、３つのインバータ回路１（図１参照）のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図２では、図１における、複数の第１ゲートドライバ６１と、複数の第２ゲートドライバ６２と、複数の第３ゲートドライバ６３と、複数の第４ゲートドライバ６４と、複数の第１ブートストラップ回路７１と、複数の第２ブートストラップ回路７２と、複数の第３ブートストラップ回路７３と、電源部９との図示を省略してある。また、図３では、３つのインバータ回路１（図１参照）のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図３では、図１における、２つの第１ゲートドライバ６１と、２つの第２ゲートドライバ６２と、２つの第３ゲートドライバ６３と、２つの第４ゲートドライバ６４と、２つの第１ブートストラップ回路７１と、２つの第２ブートストラップ回路７２と、２つの第３ブートストラップ回路７３との図示を省略してある。

　３つの第１制御信号Ｓ１は、スイッチング回路１０Ｕの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｕと、スイッチング回路１０Ｖの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｖと、スイッチング回路１０Ｗの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｗと、を含む。

　３つの第２制御信号Ｓ２は、スイッチング回路１０Ｕの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｕと、スイッチング回路１０Ｖの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｖと、スイッチング回路１０Ｗの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｗと、を含む。

　３つの第３制御信号Ｓ３は、スイッチング回路１０Ｕの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｕと、スイッチング回路１０Ｖの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｖと、スイッチング回路１０Ｗの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｗと、を含む。

　３つの第４制御信号Ｓ４は、スイッチング回路１０Ｕの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｕと、スイッチング回路１０Ｖの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｖと、スイッチング回路１０Ｗの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｗと、を含む。

　複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４の各々は、例えば、電位レベルが第１電位レベル（以下、ローレベルともいう）と、第１電位レベルよりも高電位の第２電位レベル（以下、ハイレベルともいう）と、の間で変化する信号である。

　第１電位レベルは、例えば、０Ｖであり、第２電位レベルは、ＩＧＢＴのゲート閾値電圧よりも大きな電位レベルである。つまり、複数の制御信号（複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４）の各々において、第１電位レベルは、その制御信号に対応するスイッチング素子をオフ状態とするための電位レベルであり、第２電位レベルは、その制御信号に対応するスイッチング素子をオン状態とするための電位レベルである。

　複数の第１スイッチング素子Ｑ１の各々は、対応する第１制御信号Ｓ１がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第２スイッチング素子Ｑ２の各々は、対応する第２制御信号Ｓ２がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第３スイッチング素子Ｑ３の各々は、対応する第３制御信号Ｓ３がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第４スイッチング素子Ｑ４の各々は、対応する第４制御信号Ｓ４がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。

　マルチレベルインバータ１００では、複数のインバータ回路１の各々が、第１スイッチング状態又は第２スイッチング状態又は第３スイッチング状態に制御される。つまり、マルチレベルインバータ１００は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、スイッチング回路１０のスイッチング状態が、第１スイッチング状態と、第２スイッチング状態と、第３スイッチング状態と、のいずれかに制御される。第１スイッチング状態と第２スイッチング状態と第３スイッチング状態とは、第１～第４スイッチング素子Ｑ１～Ｑ４のオンオフの状態の組み合わせが異なる。複数のインバータ回路１の各々では、第１スイッチング状態のときの出力電圧と第２スイッチング状態のときの出力電圧と第３スイッチング状態のときの出力電圧とが互いに異なる。つまり、複数のインバータ回路１の各々では、第１～第４スイッチング素子Ｑ１～Ｑ４の状態によって出力電圧の電位レベルが３レベルで変化する。なお、複数のインバータ回路１の出力電圧に関して、Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。

　第１スイッチング状態は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオン状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオフ状態となる組み合わせである。複数のインバータ回路１の各々は、第１スイッチング状態に制御されているときに、直流電源部３の正極Ｐ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第１スイッチング状態では、第３接続点１３の電位が直流電源部３の正極Ｐ１の電位レベル（例えば、Ｖｄｃ／２）となる。

　第２スイッチング状態は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の両方がオフ状態、かつ、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第２スイッチング状態に制御されているときに、直流電源部３の中間電位点Ｍ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第２スイッチング状態では、第３接続点１３の電位が中間電位点Ｍ１の電位レベル（例えば、０）となる。

　第３スイッチング状態は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオフ状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第３スイッチング状態に制御されているときに、直流電源部３の負極Ｎ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第３スイッチング状態では、第３接続点１３の電位が直流電源部３の負極Ｎ１の電位レベル（例えば、－Ｖｄｃ／２）となる。

　図２は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第１スイッチング状態のときの電流経路の説明図である。インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、図２に示すように、直流電源部３の正極Ｐ１－第１スイッチング素子Ｑ１－第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路で電流Ｉ１が流れて、交流負荷ＲＡ１（図１参照）への出力電圧の電圧値が略Ｖｄｃ／２となる。

　また、インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第１ブートストラップ回路７１のコンデンサＣ１７から第１ゲートドライバ６１に、第１ゲートドライバ６１により第１スイッチング素子Ｑ１をオンさせるために必要な電圧が供給される。したがって、第１ブートストラップ回路７１のコンデンサＣ１７の電荷が、図３に示すように、コンデンサＣ１７－第１ゲートドライバ６１の高電位側電源端子６１Ｈ－第１ゲートドライバ６１の低電位側電源端子６１Ｌ－コンデンサＣ１７の放電経路Ｒｕ１で放電される。これにより、第１ブートストラップ回路７１では、コンデンサＣ１７の両端電圧が時間経過とともに低下する。

　また、インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第２ゲートドライバ６２に、第２ゲートドライバ６２により第２スイッチング素子Ｑ２をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、コンデンサＣ２７－第２ゲートドライバ６２の高電位側電源端子６２Ｈ－第２ゲートドライバ６２の低電位側電源端子６２Ｌ－コンデンサＣ２７の放電経路Ｒｕ２で放電される。これにより、第２ブートストラップ回路７２では、コンデンサＣ２７の両端電圧が時間経過とともに低下する。

　図３は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第１スイッチング状態のときの放電経路及び充電経路の説明図である。インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第１条件を満たす場合にコンデンサＣ２７によりコンデンサＣ１７が充電される。図３に示すように、コンデンサＣ１７の両端電圧をＶｏ１とし、コンデンサＣ２７の両端電圧をＶｏ２とし、ダイオードＤ１７の両端電圧をＶｄ１とし、抵抗Ｒ１７の両端電圧をＶＲ１とし、第２スイッチング素子Ｑ２の両端電圧をＶｆ２とすると、第１条件は、Ｖｏ２＞（Ｖｏ１＋Ｖｄ１＋ＶＲ１＋Ｖｆ２）という条件である。コンデンサＣ２７によりコンデンサＣ１７を充電する充電経路Ｒｕ２１は、コンデンサＣ２７－抵抗Ｒ２７－ダイオードＤ１７－抵抗Ｒ１７－コンデンサＣ１７－第１接続点１１－第２スイッチング素子Ｑ２－コンデンサＣ２７の経路である。

　図４は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第２スイッチング状態のときの電流経路の説明図である。インバータ回路１のスイッチング回路１０が第２スイッチング状態かつ出力電流の極性が正のときには、図４に示すように、直流電源部３の中間電位点Ｍ１－第１クランプダイオードＤ５－第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路（太い実線矢印で示す経路）で電流Ｉ１が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、スイッチング回路１０Ｕ、１０Ｖ、１０Ｗが、それぞれ、第２スイッチング状態、第３スイッチング状態、第３スイッチング状態の場合には、直流電源部３の中間電位点Ｍ１－インバータ回路１Ｕの第１クランプダイオードＤ５－スイッチング回路１０Ｕの第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路で電流Ｉ１が流れる。

　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態かつ出力電流の極性が負のときには、図４に示すように、出力端子４１－第３接続点１３－第３スイッチング素子Ｑ３－第２接続点１２－第２クランプダイオードＤ６の経路（太い破線矢印で示す経路）で電流Ｉ１が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、スイッチング回路１０Ｕ、１０Ｖ、１０Ｗが、それぞれ、第２スイッチング状態、第２スイッチング状態、第１スイッチング状態の場合には、インバータ回路１Ｕにおいて、出力端子４１－第３接続点１３－第３スイッチング素子Ｑ３－第２接続点１２－第２クランプダイオードＤ６の経路（太い破線矢印で示す経路）で電流Ｉ１が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。

　図５は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第２スイッチング状態のときの放電経路及び充電経路の説明図である。インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第２ゲートドライバ６２に、第２ゲートドライバ６２により第２スイッチング素子Ｑ２をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、図５に示すように、コンデンサＣ２７－第２ゲートドライバ６２の高電位側電源端子６２Ｈ－第２ゲートドライバ６２の低電位側電源端子６２Ｌ－コンデンサＣ２７の放電経路Ｒｕ２で放電される。また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第３ブートストラップ回路７３のコンデンサＣ３７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第３ブートストラップ回路７３のコンデンサＣ３７の電荷が、コンデンサＣ３７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ３７の放電経路Ｒｕ３で放電される。

　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第２条件を満たす場合にコンデンサＣ３７によりコンデンサＣ２７が充電され、第３条件を満たす場合にコンデンサＣ２７によりコンデンサＣ１７が充電される。図５に示すように、コンデンサＣ１７、Ｃ２７、Ｃ３７それぞれの両端電圧をＶｏ１、Ｖｏ２、Ｖｏ３とし、ダイオードＤ１７、Ｄ２７それぞれの両端電圧をＶｄ１、Ｖｄ２とし、抵抗Ｒ１７、Ｒ２７それぞれの両端電圧をＶＲ１、ＶＲ２とし、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３それぞれの両端電圧をＶｆ２、Ｖｆ３とすると、第２条件は、Ｖｏ３＞（Ｖｏ２＋Ｖｄ２＋ＶＲ２＋Ｖｆ３）という条件である。第３条件は、Ｖｏ２＞（Ｖｏ１＋Ｖｄ１＋ＶＲ１＋Ｖｆ２）という条件である。コンデンサＣ３７によりコンデンサＣ２７を充電する充電経路Ｒｕ３２は、コンデンサＣ３７－抵抗Ｒ３７－ダイオードＤ２７－抵抗Ｒ２７－コンデンサＣ２７－第３接続点１３－第３スイッチング素子Ｑ３－コンデンサＣ３７の経路である。コンデンサＣ２７によりコンデンサＣ１７を充電する充電経路Ｒｕ２１は、コンデンサＣ２７－抵抗Ｒ２７－ダイオードＤ１７－抵抗Ｒ１７－コンデンサＣ１７－第１接続点１１－第２スイッチング素子Ｑ２－コンデンサＣ２７の経路である。

　図６は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第３スイッチング状態のときの電流経路の説明図である。インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、図６に示すように、出力端子４１－第３接続点１３－第３スイッチング素子Ｑ３－第４スイッチング素子Ｑ４－直流電源部３の負極Ｎ１の経路で電流Ｉ１が流れて、交流負荷ＲＡ１への出力電圧の電圧値が－Ｖｄｃ／２となる。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、コンデンサＣ３７により第２ブートストラップ回路７２（図１参照）のコンデンサＣ２７が充電されるので、コンデンサＣ２７の電圧が時間経過とともに上昇し、コンデンサＣ２７が満充電状態となる。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、第３ブートストラップ回路７３のコンデンサＣ３７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第３ブートストラップ回路７３のコンデンサＣ３７の電荷が、コンデンサＣ３７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ３７の放電経路Ｒｕ３で放電される。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、第４条件を満たす場合に電源部９によりコンデンサＣ３７が充電され、第５条件を満たす場合にコンデンサＣ３７によりコンデンサＣ２７が充電される。

　図７は、実施形態１のマルチレベルインバータ１００においてスイッチング回路１０が第３スイッチング状態のときの放電経路及び充電経路の説明図である。図７に示すように、電源部９の両端電圧をＶｏｏとし、コンデンサＣ２７、Ｃ３７それぞれの両端電圧をＶｏ２、Ｖｏ３とし、ダイオードＤ２７、Ｄ３７それぞれの両端電圧をＶｄ２、Ｖｄ３とし、抵抗Ｒ２７、Ｒ３７それぞれの両端電圧をＶＲ２、ＶＲ３とし、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれの両端電圧をＶｆ３、Ｖｆ４とすると、第４条件は、Ｖｏｏ＞（Ｖｏ３＋Ｖｄ３＋ＶＲ３＋Ｖｆ４）という条件である。第５条件は、Ｖｏ３＞（Ｖｏ２＋Ｖｄ２＋ＶＲ２＋Ｖｆ３）という条件である。電源部９によりコンデンサＣ３７を充電する充電経路Ｒｕ９３は、電源部９の正側端子－ダイオードＤ３７－抵抗Ｒ３７－コンデンサＣ３７－第２接続点１２－第４スイッチング素子Ｑ４－電源部９の負側端子の経路である。コンデンサＣ３７によりコンデンサＣ２７を充電する充電経路Ｒｕ３２は、コンデンサＣ３７－抵抗Ｒ３７－ダイオードＤ２７－抵抗Ｒ２７－コンデンサＣ２７－第３接続点１３－第３スイッチング素子Ｑ３－コンデンサＣ３７の経路である。

　制御部６０は、インバータ回路１Ｕ、１Ｖ、１Ｗそれぞれの出力電圧に関する電圧指令Ｖｕ、Ｖｖ、Ｖｗ（図８参照）に基づいてインバータ回路１Ｕの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｕ～Ｓ４Ｕ）、インバータ回路１Ｖの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｖ～Ｓ４Ｖ）、インバータ回路１Ｗの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｗ～Ｓ４Ｗ）を生成する。

　図８は、実施形態１のマルチレベルインバータ１００における各相の電圧指令値の説明図である。図８に示すように、電圧指令Ｖｕと、電圧指令Ｖｖと、とは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、電圧指令Ｖｕ、電圧指令Ｖｖ及び電圧指令Ｖｗの１周期の長さは、同じである。制御部６０は、交流負荷ＲＡ１の状態を検出する検出部８から出力される情報に基づいて電圧指令Ｖｕ，Ｖｖ、ＶｗをＰＩ（Proportional Integral）制御してもよい。交流負荷ＲＡ１が３相モータの場合、検出部８から出力される情報は、例えば、交流負荷ＲＡ１のＵ相、Ｖ相及びＷ相それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、３相モータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。

　以下、３つのインバータ回路１のうち１つ（例えば、Ｕ相のインバータ回路１Ｕ）の動作について説明する。Ｖ相のインバータ回路１Ｖ、Ｗ相のインバータ回路１Ｗの動作は、Ｕ相のインバータ回路１Ｕの動作と同様である。Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。

　制御部６０は、電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。

　以下、制御部６０での電圧ベクトル制御について、より詳細に説明する。

　制御部６０は、あらかじめ一群の電圧ベクトルを記憶している。一群の電圧ベクトルの各々は、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点（第３接続点１３）の電位レベルの組み合わせで定まる。言い換えれば、一群の電圧ベクトルは、Ｕ相に対応するスイッチング回路１０Ｕのスイッチング状態と、Ｖ相に対応するスイッチング回路１０Ｖのスイッチング状態と、Ｗ相に対応するスイッチング回路１０Ｗのスイッチング状態と、で定まる。一群の電圧ベクトルに含まれる電圧ベクトルの数は、３３＝２７個である。

　図９は、実施形態１のマルチレベルインバータ１００に関する一群の電圧ベクトルの説明図である。一群の電圧ベクトルは、図９に示すように、各々の大きさが零である３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏを含む。また、一群の電圧ベクトルは、各々の大きさが（２／３）１／２・２Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６を含む。また、一群の電圧ベクトルは、各々の大きさが（２／３）１／２・Ｖｄｃである１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎを含む。また、一群の電圧ベクトルは、各々の大きさが（２／３）１／２・３１／２・Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８を含む。図９において、６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。また、６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。なお、図９は、一群の電圧ベクトルを直交ｄ－ｑ座標上に図示したベクトル図である。

　一群の電圧ベクトルは、第１スイッチング状態、第２スイッチング状態及び第３スイッチング状態を、それぞれ、「Ｐ」、「０」及び「Ｎ」の記号で表現し、Ｕ相、Ｖ相、Ｗ相の順に表記すると、図１０に示すように表現できる。

　図１０は、実施形態１のマルチレベルインバータ１００に関する一群の電圧ベクトルのより詳細な説明図である。図１０に示すように、３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏは、それぞれ、Ｖ０ｐ［ＰＰＰ］、Ｖ０ｎ［ＮＮＮ］、Ｖ０ｏ［０００］と表現できる。例えば、Ｖ０ｐ［ＰＰＰ］は、零ベクトルＶ０ｐに関して、Ｕ相のスイッチング回路１０Ｕのスイッチング状態が「Ｐ」であり、Ｖ相のスイッチング回路１０Ｖのスイッチング状態が「Ｐ」であり、Ｗ相のスイッチング回路１０Ｗのスイッチング状態が「Ｐ」であることを表現している。例えば、Ｖ１０ｐのように「ｐ」を付してある電圧ベクトルは、「Ｐ」を含み、かつ「Ｎ」を含まない。この点は、以下、同様である。また、Ｖ１０ｎのように「ｎ」を付してある電圧ベクトルは、「Ｎ」を含み、かつ、「Ｐ」を含まない。この点は、以下、同様である。また、Ｖ１０ｏのように「ｏ」を付してある電圧ベクトルは、「０」を含み、かつ、「Ｐ」及び「Ｎ」を含まない。スイッチング回路１０のスイッチング状態が「Ｐ」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の正極Ｐ１の電位となる。スイッチング回路１０のスイッチング状態が「Ｎ」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の負極Ｎ１の電位となる。スイッチング回路１０のスイッチング状態が「０」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の中間電位点Ｍ１の電位となる。

　また、６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６は、それぞれ、Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］と表現できる。Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］のように、「Ｖ」に付した数字の後に「ｐ」、「ｎ」、「ｏ」のいずれも付してない電圧ベクトルは、３相のスイッチング状態として、「Ｐ」及び「Ｎ」を含む。

　また、１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎは、それぞれ、Ｖ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］と表現できる。

　また、６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８は、それぞれ、Ｖ１３［Ｐ０Ｎ］、Ｖ１４［０ＰＮ］、Ｖ１５［ＮＰ０］、Ｖ１６［Ｎ０Ｐ］、Ｖ１７［０ＮＰ］、Ｖ１８［ＰＮ０］と表現できる。

　制御部６０は、複数のインバータ回路１の各々の出力電圧に関する指令電圧の瞬時値を指令電圧ベクトルＶ＊（図１１参照）に変換する。指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｄ軸成分をＶｄとし、指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｑ軸成分をＶｑとすると、指令電圧ベクトルＶ＊は、式（１）を用いて求めることができる。

　制御部６０は、一群の電圧ベクトルのうち指令電圧ベクトルＶ＊に隣接する複数（例えば、５つ）の電圧ベクトルを選択する。図１１は、実施形態１のマルチレベルインバータ１００における制御部６０の動作を説明するためのベクトル図である。図１１の例では、複数の電圧ベクトルは、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ１３［Ｐ０Ｎ］、Ｖ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］である。

　指令電圧ベクトルＶ＊に最も近い電圧ベクトル（以下、電圧ベクトルＶＶ１ともいう）と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。

　制御部６０は、所定の制御周期Ｔｓ内において、指令電圧ベクトルＶ＊を囲む正三角形の頂点のベクトルの合成ベクトルを、指令電圧ベクトルＶ＊に一致させる。すなわち、制御部６０では、電圧ベクトルＶＶ１（図１１の例では、Ｖ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］）と、電圧ベクトルＶ１３［Ｐ０Ｎ］と、電圧ベクトルＶ７ｐ［Ｐ００］及びＶ７ｎ［０ＮＮ］と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させる。制御周期Ｔｓは、キャリア信号の１周期である。制御部６０では、制御周期Ｔｓ内において、時系列的に並ぶ２つの電圧ベクトルにおいてＵ相、Ｖ相、Ｗ相のうち１相のみのスイッチング状態が「Ｐ」と「０」との間又は「０」と「Ｎ」との間で変化し、かつ、同じ電圧ベクトルが２回ずつ出力される。図１２では、電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］の順に出力される。図１２では、制御周期Ｔｓに対する、電圧ベクトルＶ８ｐ及び電圧ベクトルＶ８ｎの配分時間をＴ０とし、電圧ベクトルＶ１３の配分時間をＴ１とし、電圧ベクトルＶ７ｐ及び電圧ベクトルＶ７ｎの配分時間をＴ２とした場合について例示してある。Ｔ０、Ｔ１、Ｔ２については、指令電圧ベクトルＶ＊を囲む正三角形の頂点の電圧ベクトルをＶａ、Ｖｂ、Ｖｃとし、指令電圧ベクトルＶ＊の大きさをＶ、角度をθとすると、式（２）及び式（３）を満足するように、Ｔ０、Ｔ１、Ｔ２を決める。式（２）における「ｊ」は、虚数単位である。なお、図１１の例では、例えば、電圧ベクトルＶａは、電圧ベクトルＶ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］であり、電圧ベクトルＶｂは、電圧ベクトルＶ１３［Ｐ０Ｎ］であり、電圧ベクトルＶｃは、電圧ベクトルＶ７ｐ［Ｐ００］及びＶ７ｎ［０ＮＮ］である。

　図１２は、実施形態１のマルチレベルインバータ１００の各相のスイッチング状態のタイムチャートを示す図である。図１２の例では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４のオンオフは、制御周期Ｔｓ内において、図１３に示すようになる。図１３は、実施形態１のマルチレベルインバータ１００の第１～第４スイッチング素子（Ｑ１～Ｑ４）のオンオフ状態のタイムチャートを示す図である。図１３の例では、制御周期Ｔｓ内の全期間において第２スイッチング素子Ｑ２がオン状態となってしまい、第２ブートストラップ回路７２の電圧低下幅が大きくなってしまう。

　なお、指令電圧ベクトルＶ＊が図１１と同じであっても、制御周期Ｔｓの開始時のキャリア信号の初期値により、制御周期Ｔｓ内の電圧ベクトルの順序が異なることがある。

　図１４Ａは、スイッチング素子（Ｑ１～Ｑ４）をターンオンさせるときのスイッチング素子（Ｑ１～Ｑ４）への制御信号とスイッチング素子（Ｑ１～Ｑ４）の制御端子に流れる電流との関係を示すタイミングチャートを示す図である。マルチレベルインバータ１００では、複数の第１スイッチング素子Ｑ１の各々への制御信号Ｓ１の電位レベルがローレベル（図１４Ａでは、“Ｌ”）からハイレベル（図１４Ａでは、“Ｈ”）へ変化するときに、ターンオンする第１スイッチング素子Ｑ１の制御端子にパルス状の電流（図１４Ａ参照）が流れる。これにより、複数のブートストラップ回路７１のうち、ターンオンする第１スイッチング素子Ｑ１に対応するブートストラップ回路７１のコンデンサＣ１７の電荷が消費される。

　図１４Ｂは、スイッチング素子（Ｑ１～Ｑ４）をターンオフさせるときのスイッチング素子（Ｑ１～Ｑ４）への制御信号とスイッチング素子（Ｑ１～Ｑ４）の制御端子に流れる電流との関係を示すタイミングチャートを示す図である。マルチレベルインバータ１００では、複数の第１スイッチング素子Ｑ１の各々への制御信号Ｓ１の電位レベルがハイレベル（図１４Ｂでは、“Ｈ”）からローレベル（図１４Ｂでは、“Ｌ”）へ変化するときに、ターンオフする第１スイッチング素子Ｑ１の制御端子にパルス状の電流（図１４Ｂ参照）が流れる。これにより、複数のブートストラップ回路７１のうち、ターンオンする第１スイッチング素子Ｑ１に対応するブートストラップ回路７１のコンデンサＣ１７の電荷が消費される。

　したがって、マルチレベルインバータ１００では、高周波化のためにキャリア周波数を高くするほど、コンデンサＣ１７の電荷の消費が多くなる。キャリア周波数は、キャリア信号の周期により定まるキャリア信号の周波数である。

　図１５Ａは、実施形態１のマルチレベルインバータ１００におけるコンデンサＣ１７の電圧変化のキャリア周波数依存性を示す図である。図１５Ａでは、コンデンサＣ１７の容量を０．２μＦとして、キャリア周波数を変化させた場合の、コンデンサＣ１７の電圧（上述の両端電圧Ｖｏ１）の時間変化を示している。図１５Ａにおいて、「Ａ１」はキャリア周波数を６ｋＨｚとした場合のコンデンサＣ１７の電圧の時間変化を示し、「Ａ２」はキャリア周波数を１２ｋＨｚとした場合のコンデンサＣ１７の電圧の時間変化を示し、「Ａ３」はキャリア周波数を２０ｋＨｚとした場合のコンデンサＣ１７の電圧の時間変化を示している。

　図１５Ａから、コンデンサＣ１７の容量が同じ値であれば、キャリア周波数を高くするほどコンデンサＣ１７の電圧が低下する傾向が分かる。

　図１５Ｂは、実施形態１のマルチレベルインバータ１００におけるコンデンサＣ１７の電圧変化の容量依存性を示す図である。キャリア周波数を２０ｋＨｚとして、コンデンサＣ１７の容量を変化させた場合の、コンデンサＣ１７の電圧の時間変化を示している。図１５Ｂにおいて、「Ａ４」は、コンデンサＣ１７の容量を０．２μＦとした場合のコンデンサＣ１７の電圧の時間変化を示し、「Ａ５」は、コンデンサＣ１７の容量を１μＦとした場合のコンデンサＣ１７の電圧の時間変化を示し、「Ａ６」は、コンデンサＣ１７の容量を１０μＦとした場合のコンデンサＣ１７の電圧の時間変化を示している。

　図１５Ｂから、キャリア周波数が同じ値であれば、コンデンサＣ１７の容量が小さいほどコンデンサＣ１７の電圧が低下する傾向が分かる。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の電圧低下の要因について図１４Ａ及び１４Ｂを参照して説明したが、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の電圧低下の要因、複数の第３ブートストラップ回路７３の各々のコンデンサＣ３７の電圧低下の要因についても同様である。

　マルチレベルインバータ１００では、複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の容量を１０μＦ以上かつ５０μＦ以下の値に設定してある。また、マルチレベルインバータ１００では、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の容量を１０μＦ以上かつ５０μＦ以下の値に設定してある。また、マルチレベルインバータ１００では、複数の第３ブートストラップ回路７３の各々のコンデンサＣ３７の容量を１０μＦ以上かつ５０μＦ以下の値に設定してある。

　各コンデンサＣ１７，Ｃ２７，Ｃ３７の容量は、例えば、キャリア周波数の値に応じて設定されている。各コンデンサＣ１７，Ｃ２７，Ｃ３７の容量の決め方については、比較例に係るマルチレベルインバータの制御部の動作について図１９Ａ、１９Ｂ、２０、２１を参照しながら説明した後で、図１６～１８を参照しながら説明する。

　（３）比較例
　比較例に係るマルチレベルインバータでは、ブートストラップ回路のコンデンサの電圧低下を抑制するために、制御部が、電圧ベクトル制御において一部の電圧ベクトルを別の電圧ベクトルに置換する制御を行う。

　制御部は、一群の電圧ベクトルのうち指令電圧ベクトルＶ＊（図１９Ａ参照）に隣接する複数（例えば、５つ）の電圧ベクトルを選択する。図１９Ａは、比較例に係るマルチレベルインバータに関する指令電圧ベクトル及び第１電圧ベクトルの説明図である。図１９Ａの例では、複数の電圧ベクトルは、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ１３［Ｐ０Ｎ］、Ｖ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］である。

　制御部は、複数の電圧ベクトルのうち大きさが基準大きさであり指令電圧ベクトルＶ＊に最も近い２つの電圧ベクトルＶＶ１である２つの第１電圧ベクトルＶＶ１（図１９Ａの例では、Ｖ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］）のうち１つを、複数のインバータ回路１の第３接続点１３の電位レベルが負極の電位となる組み合わせの零ベクトルＶ０ｎ［ＮＮＮ］と、第１電圧ベクトルＶＶ１と同じ向きで第１電圧ベクトルＶＶ１とは大きさの異なる少なくとも１つの第２電圧ベクトルＶＶ２（図１９Ａの例では、Ｖ２［ＰＰＮ］）と、に置換する。基準大きさは、例えば、（２／３）１／２・Ｖｄｃである。したがって、複数の電圧ベクトルは、大きさが基準大きさである電圧ベクトル（基準ベクトル）として、１２個の電圧ベクトルＶ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］を含む。指令電圧ベクトルＶ＊に最も近い２つの第１電圧ベクトルＶＶ１と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。

　図１９Ｂは、比較例のマルチレベルインバータに関する指令電圧ベクトル、零ベクトル及び第２電圧ベクトルの説明図である。制御部は、複数の電圧ベクトルのうち第１電圧ベクトルＶＶ１（図１９Ａの例では、Ｖ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］）以外の３つの電圧ベクトル（図１９Ｂの例では、Ｖ１３［Ｐ０Ｎ］、Ｖ７ｐ［Ｐ００］及びＶ７ｎ［０ＮＮ］）と、零ベクトルＶ０ｎ［ＮＮＮ］と、少なくとも１つの第２電圧ベクトルＶＶ２と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させるように、所定の制御周期Ｔｓ（図２０参照）内において複数の第１ゲートドライバと複数の第２ゲートドライバと複数の第３ゲートドライバと複数の第４ゲートドライバとを制御する。比較例では、所定の制御周期Ｔｓは、例えば、キャリア信号の２周期である。

　図２０は、比較例のマルチレベルインバータにおいて第１電圧ベクトルを零ベクトルと第２電圧ベクトルとに置換して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートを示す図である。図２０の例では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４のオンオフは、制御周期Ｔｓ内において、図２１に示すようになる。図２１は、比較例のマルチレベルインバータにおいて第１電圧ベクトルを零ベクトルと第２電圧ベクトルとに置換してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートを示す図である。

　また、比較例に係るマルチレベルインバータでは、制御部は、指令電圧ベクトルＶ＊に対応する指令電圧の極性が正のときだけ、第１電圧ベクトルＶＶ１を零ベクトルＶ０ｎ［ＮＮＮ］と第２電圧ベクトルＶＶ２とに置換してもよいし、指令電圧の極性が負のときにも第１電圧ベクトルＶＶ１を零ベクトルＶ０ｎ［ＮＮＮ］と第２電圧ベクトルＶＶ２とに置換してもよい。

　比較例に係るマルチレベルインバータでは、制御部によるマルチレベルベクトル制御において電圧ベクトルを置換する複雑な制御が必要となり、キャリア周波数の高周波化が難しくなる場合がある。

　（４）ブートストラップ回路に含まれるコンデンサの最小容量とキャリア周波数とマルチレベルベクトル制御（ＭＬＶＣ）比率との関係
　図１６は、第１ブートストラップ回路７１に含まれるコンデンサＣ１７の最小容量とキャリア周波数とマルチレベルベクトル制御（ＭＬＶＣ）比率との関係についてシミュレーションした結果を示すグラフである。「最小容量」とは、第１スイッチング素子Ｑ１をオンオフさせるために必要なゲート電圧の電圧値をコンデンサＣ１７において維持するために必要なコンデンサＣ１７の容量の下限値を意味する。「ＭＬＶＣ比率」とは、実施形態１の電圧ベクトル制御に対して比較例の電圧ベクトル制御を行う比率を示し、ＭＬＶＣ比率の値が０の場合は実施形態１の電圧ベクトル制御のみを行い、比較例の電圧ベクトル制御を行わないことを意味する。また、ＭＬＶＣ比率の値が０よりも大きいほど比較例の電圧ベクトル制御において電圧ベクトルの置換を行う頻度が高いことを意味する。

　図１６では、太線で囲んだ規定面ＰＬ１が、第１スイッチング素子Ｑ１をオンオフさせるために必要なゲート電圧の電圧値（例えば、１１［Ｖ］）をコンデンサＣ１７において維持するために必要なコンデンサＣ１７の最小容量を規定する面である。したがって、コンデンサＣ１７の容量が、図１６においてキャリア周波数とＭＬＶＣ比率との組み合わせの任意の点を規定面ＰＬ１上に垂直投影した点の最小容量よりも大きな容量を有していれば、第１スイッチング素子Ｑ１をオンオフさせるために必要なゲート電圧の電圧値をコンデンサＣ１７において維持することが可能となる。

　図１６から分かるように、例えば、キャリア周波数が６ｋＨｚでＭＬＶＣ比率が０％の場合、コンデンサＣ１７の最小容量は１０μＦであり、キャリア周波数が２０ｋＨｚでＭＬＶＣ比率が０％の場合、コンデンサＣ１７の最小容量は３７μＦである。

　図１７は、第１ブートストラップ回路７１に含まれるコンデンサＣ１７の最小容量とキャリア周波数との関係についてシミュレーションした結果を示すグラフである。図１７から、キャリア周波数が高くなるにつれてコンデンサＣ１７の最小容量が大きくなることが分かる。なお、図１７は、図１６において、ＨＬＶＣ比率が０％の場合のグラフである。

　図１８は、第１ブートストラップ回路７１に含まれるコンデンサＣ１７の最小容量とＭＬＶＣ比率との関係を示すグラフである。図１８は、図１６において、キャリア周波数が６ｋＨｚ、１０ｋＨｚ、１６ｋＨｚ、２０ｋＨｚそれぞれの場合について、コンデンサＣ１７の最小容量とＭＬＶＣ比率との関係を示している。図１８から、キャリア周波数が高くなるにつれてコンデンサＣ１７の最小容量が大きくなることが分かる。また、図１８から、ＭＬＶＣ比率を高めることにより、コンデンサＣ１７の最小容量を低減できることが分かる。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の最小容量の上限値は、コンデンサＣ１７としてアルミ電解コンデンサよりも小型のコンデンサを採用するという観点で、５０μＦであるのが好ましい。したがって、複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の容量は、１０μＦ以上かつ５０μＦ以下であるのが好ましい。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７は、例えば、積層セラミックコンデンサ又はフィルムコンデンサ又はタンタル電解コンデンサである。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の最小容量について説明したが、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の最小容量、複数の第３ブートストラップ回路７３の各々のコンデンサＣ３７の最小容量についても同じである。

　（５）利点
　実施形態１に係るマルチレベルインバータ１００では、複数の第１ブートストラップ回路７１の各々に含まれるコンデンサＣ１７の容量は、１０μＦ以上かつ５０μＦ以下である。

　上記構成によれば、第１ブートストラップ回路７１の電圧低下を抑制することが可能となる。より詳細には、キャリア周波数が６ｋＨｚ以上かつ２０ｋＨｚ以下の範囲内の場合に、制御部６０が電圧ベクトルを置換する特別の電圧ベクトル制御を行うことなく、複数の第１ブートストラップ回路７１のコンデンサＣ１７の電圧を第１スイッチング素子Ｑ１のオンオフに必要な電圧以上に維持することが可能となる。

　また、実施形態１に係るマルチレベルインバータ１００では、複数の第２ブートストラップ回路７２の各々に含まれるコンデンサＣ２７の容量は、１０μＦ以上かつ５０μＦ以下である。

　上記構成によれば、第２ブートストラップ回路７２のコンデンサＣ２７の電圧低下を抑制することが可能となる。

　また、実施形態１に係るマルチレベルインバータ１００では、複数の第３ブートストラップ回路７３の各々に含まれるコンデンサＣ３７の容量は、１０μＦ以上かつ５０μＦ以下である。

　上記構成によれば、第３ブートストラップ回路７３のコンデンサＣ３７の電圧低下を抑制することが可能となる。

　また、実施形態１に係るマルチレベルインバータ１００では、電源部９に含まれるＤＣ－ＤＣコンバータ９１が、複数の第４ゲートドライバ６４と複数の第３ブートストラップ回路７３とに電圧を供給する。これにより、実施形態１に係るマルチレベルインバータ１００は、小型化を図りつつ複数の第３ブートストラップ回路７３それぞれの電圧低下を抑制することが可能となる。

　（実施形態２）
　以下では、実施形態２に係るマルチレベルインバータ１００Ａについて、図２２～２９に基づいて説明する。

　（１）マルチレベルインバータの全体構成
　図２２は、実施形態２に係るマルチレベルインバータ１００Ａを備えるシステムの回路図である。マルチレベルインバータ１００Ａは、例えば、図２２に示すように、直流電源部３と、複数（図２２の例では３つ）のインバータ回路１と、制御装置６と、を備える。直流電源部３は、正極Ｐ１と負極Ｎ１と中間電位点Ｍ１とを有する。複数のインバータ回路１は、直流電源部３の正極Ｐ１と負極Ｎ１との間に接続されている。制御装置６は、複数のインバータ回路１を制御する。

　マルチレベルインバータ１００Ａは、Ｔ型の３レベル３相インバータである。マルチレベルインバータ１００Ａでは、複数のインバータ回路１の各々が出力端子４１を有している。マルチレベルインバータ１００Ａでは、複数（図２２の例では３つ）の出力端子（交流端子）４１に交流負荷ＲＡ１が接続される。交流負荷ＲＡ１は、例えば、３相サーボモータである。マルチレベルインバータ１００Ａでは、複数のインバータ回路１のうちの１つが、Ｕ相の電圧を出力するインバータ回路１Ｕであり、別の１つが、Ｖ相の電圧を出力するインバータ回路１Ｖであり、残りの１つが、Ｗ相の電圧を出力するインバータ回路１Ｗである。

　複数のインバータ回路１の各々は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４と、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３及び第４ダイオードＤ４と、を有する。第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３及び第４ダイオードＤ４は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４にそれぞれ逆並列接続されている。複数のインバータ回路１の各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２が、正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２の順に並ぶように直列接続されている。つまり、図２２及び２３に示すように、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との直列回路（第１回路１１１）が、正極Ｐ１と負極Ｎ１との間に接続されている。複数のインバータ回路１の各々では、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との直列回路（第２回路１１２）が、中間電位点Ｍ１と出力点との間に接続されている。出力点は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点１１３である。第２回路１１２は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４と第３ダイオードＤ３と第４ダイオードＤ４とを含む双方向スイッチを有している。

　制御装置６は、複数（図２２の例では３つ）の第１ゲートドライバ６１と、複数（図２２の例では３つ）の第２ゲートドライバ６２と、複数（図２２の例では３つ）の第３ゲートドライバ６３と、複数（図２２の例では３つ）の第４ゲートドライバ６４と、を有する。また、制御装置６は、複数（図２２の例では３つ）のブートストラップ回路７１（以下、第１ブートストラップ回路７１ともいう）と、複数（図２２の例では３つ）の第２ブートストラップ回路７２と、電源部９と、制御部６０と、を有する。

　複数の第１ゲートドライバ６１は、複数のインバータ回路１の第１スイッチング素子Ｑ１を駆動する。複数の第２ゲートドライバ６２は、複数のインバータ回路１の第２スイッチング素子Ｑ２を駆動する。複数の第３ゲートドライバ６３は、複数のインバータ回路１の第３スイッチング素子Ｑ３を駆動する。複数の第４ゲートドライバ６４は、複数のインバータ回路１の第４スイッチング素子Ｑ４を駆動する。

　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１の各々は、複数の第１ゲートドライバ６１のうち対応する第１ゲートドライバ６１に電圧を供給する。複数の第２ブートストラップ回路７２は、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４に対応する。複数の第２ブートストラップ回路７２の各々は、複数の第３ゲートドライバ６３のうち対応する第３ゲートドライバ６３及び対応する第４ゲートドライバ６４に電圧を供給する。電源部９は、複数の第２ゲートドライバ６２に電圧を供給する。

　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。

　（２）マルチレベルインバータの詳細
　直流電源部３は、第１コンデンサＣ１と、第２コンデンサＣ２と、を有する。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２とが直列接続されている。直流電源部３では、第１コンデンサＣ１の第１端が第１直流端子３１に接続されており、第１コンデンサＣ１の第２端が第２コンデンサＣ２の第１端に接続されており、第２コンデンサＣ２の第２端が第２直流端子３２に接続されている。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２との接続点が中間電位点Ｍ１である。直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。第１直流端子３１と第２直流端子３２との間には、例えば、直流電圧源Ｅ１が接続される。この場合、直流電源部３の正極Ｐ１と負極Ｎ１との間には、直流電圧源Ｅ１の出力電圧Ｖｄｃが印加される。なお、第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである。「第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである」とは、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスに完全に一致する場合だけに限らず、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスの９５％以上かつ１０５％以下の範囲内であればよい。

　以下では、説明の便宜上、複数の出力端子４１のうちインバータ回路１Ｕに含まれる出力端子４１を出力端子４１Ｕと称し、インバータ回路１Ｖに含まれる出力端子４１を出力端子４１Ｖと称し、インバータ回路１Ｗに含まれる出力端子を出力端子４１Ｗと称することもある。

　各インバータ回路１の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、制御端子と、第１主端子と、第２主端子と、を有する。各インバータ回路１の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、例えば、ＩＧＢＴである。したがって、各インバータ回路１の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、コレクタ端子及びエミッタ端子である。

　各インバータ回路１の第１スイッチング素子Ｑ１の制御端子は、複数の第１ゲートドライバ６１のうち対応する第１ゲートドライバ６１に接続されている。また、各インバータ回路１の第２スイッチング素子Ｑ２の制御端子は、複数の第２ゲートドライバ６２のうち対応する第２ゲートドライバ６２に接続されている。また、各インバータ回路１の第３スイッチング素子Ｑ３の制御端子は、複数の第３ゲートドライバ６３のうち対応する第３ゲートドライバ６３に接続されている。また、各インバータ回路１の第４スイッチング素子Ｑ４の制御端子は、複数の第４ゲートドライバ６４のうち対応する第４ゲートドライバ６４に接続されている。

　各インバータ回路１では、第１スイッチング素子Ｑ１の第１主端子が直流電源部３の正極Ｐ１に接続され、第１スイッチング素子Ｑ１の第２主端子が第２スイッチング素子Ｑ２の第１主端子に接続されており、第２スイッチング素子Ｑ２の第２主端子が直流電源部３の負極Ｎ１に接続されている。

　また、各インバータ回路１では、第３スイッチング素子Ｑ３の第１主端子が中間電位点Ｍ１に接続されており、第３スイッチング素子Ｑ３の第２主端子が第４スイッチング素子Ｑ４の第２主端子に接続され、第４スイッチング素子Ｑ４の第１主端子が接続点１１３に接続されている。したがって、第２回路１１２の有する双方向スイッチは、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２主端子（エミッタ端子）同士が接続されているコモンエミッタの双方向スイッチである。「中間電位点Ｍ１」とは、直流電源部３の正極Ｐ１の電位と負極Ｎ１の電位との間の中間の電位となる点である。実施形態１では、中間電位点Ｍ１がグランドに接続されているので、中間電位点Ｍ１の電位が０Ｖである。この場合、直流電源部３の両端電圧をＶｄｃとすると、正極Ｐ１の電位は、Ｖｄｃ／２であり、負極Ｎ１の電位は、－Ｖｄｃ／２である。

　インバータ回路１Ｕでは、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点１１３が出力端子４１Ｕに接続されている。また、インバータ回路１Ｖでは、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点１１３が出力端子４１Ｖに接続されている。また、インバータ回路１Ｗでは、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点１１３が出力端子４１Ｗに接続されている。インバータ回路１Ｕの接続点１１３には、出力端子４１Ｕを介して、例えば、交流負荷ＲＡ１のＵ相が接続される。また、インバータ回路１Ｖの接続点１１３には、出力端子４１Ｖを介して、例えば、交流負荷ＲＡ１のＶ相が接続される。また、インバータ回路１Ｗの接続点１１３には、出力端子４１Ｗを介して、例えば、交流負荷ＲＡ１のＷ相が接続される。

　各インバータ回路１では、第１ダイオードＤ１のアノードが、第１スイッチング素子Ｑ１の第２主端子（エミッタ端子）に接続され、第１ダイオードＤ１のカソードが、第１スイッチング素子Ｑ１の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第２ダイオードＤ２のアノードが、第２スイッチング素子Ｑ２の第２主端子（エミッタ端子）に接続され、第２ダイオードＤ２のカソードが、第２スイッチング素子Ｑ２の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第３ダイオードＤ３のアノードが、第３スイッチング素子Ｑ３の第２主端子（エミッタ端子）に接続され、第３ダイオードＤ３のカソードが、第３スイッチング素子Ｑ３の第１主端子（コレクタ端子）に接続されている。また、各インバータ回路１では、第４ダイオードＤ４のアノードが、第４スイッチング素子Ｑ４の第２主端子（エミッタ端子）に接続され、第４ダイオードＤ４のカソードが、第４スイッチング素子Ｑ４の第１主端子（コレクタ端子）に接続されている。

　各インバータ回路１では、第１ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第２ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第３ダイオードＤ３は、第３スイッチング素子Ｑ３を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第４ダイオードＤ４は、第４スイッチング素子Ｑ４を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。

　複数の第１ゲートドライバ６１は、複数の第１スイッチング素子Ｑ１に一対一に対応する。複数の第１ゲートドライバ６１の各々は、複数の第１スイッチング素子Ｑ１のうち対応する第１スイッチング素子Ｑ１の制御端子に接続されている。複数の第１ゲートドライバ６１は、対応する第１スイッチング素子Ｑ１を駆動する。複数の第１ゲートドライバ６１は、制御部６０に接続されている。制御部６０は、複数の第１ゲートドライバ６１に一対一に対応する複数の第１制御信号Ｓ１（図２３参照）を出力する。複数の第１ゲートドライバ６１の各々は、与えられた第１制御信号Ｓ１に基づいて、第１スイッチング素子Ｑ１をオンオフ制御する。

　複数の第２ゲートドライバ６２は、複数の第２スイッチング素子Ｑ２に一対一に対応する。複数の第２ゲートドライバ６２の各々は、複数の第２スイッチング素子Ｑ２のうち対応する第２スイッチング素子Ｑ２の制御端子に接続されている。複数の第２ゲートドライバ６２は、対応する第２スイッチング素子Ｑ２を駆動する。複数の第２ゲートドライバ６２は、制御部６０に接続されている。制御部６０は、複数の第２ゲートドライバ６２に一対一に対応する複数の第２制御信号Ｓ２（図２３参照）を出力する。複数の第２ゲートドライバ６２の各々は、与えられた第２制御信号Ｓ２に基づいて、第２スイッチング素子Ｑ２をオンオフ制御する。

　複数の第３ゲートドライバ６３は、複数の第３スイッチング素子Ｑ３に一対一に対応する。複数の第３ゲートドライバ６３の各々は、複数の第３スイッチング素子Ｑ３のうち対応する第３スイッチング素子Ｑ３の制御端子に接続されている。複数の第３ゲートドライバ６３は、対応する第３スイッチング素子Ｑ３を駆動する。複数の第３ゲートドライバ６３は、制御部６０に接続されている。制御部６０は、複数の第３ゲートドライバ６３に一対一に対応する複数の第３制御信号Ｓ３（図２参照）を出力する。複数の第３ゲートドライバ６３の各々は、与えられた第３制御信号Ｓ３に基づいて、第３スイッチング素子Ｑ３をオンオフ制御する。

　複数の第４ゲートドライバ６４は、複数の第４スイッチング素子Ｑ４に一対一に対応する。複数の第４ゲートドライバ６４の各々は、複数の第４スイッチング素子Ｑ４のうち対応する第４スイッチング素子Ｑ４の制御端子に接続されている。複数の第４ゲートドライバ６４は、対応する第４スイッチング素子Ｑ４を駆動する。複数の第４ゲートドライバ６４は、制御部６０に接続されている。制御部６０は、複数の第４ゲートドライバ６４に一対一に対応する複数の第４制御信号Ｓ４（図２３参照）を出力する。複数の第４ゲートドライバ６４の各々は、与えられた第４制御信号Ｓ４に基づいて、第４スイッチング素子Ｑ４をオンオフ制御する。

　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１は、対応する第１ゲートドライバ６１に電圧を供給する。複数の第１ブートストラップ回路７１の各々は、図２２及び２４に示すように、ダイオードＤ１７と抵抗Ｒ１７とコンデンサＣ１７（昇圧用コンデンサＣ１７ともいう）とを有する。各第１ブートストラップ回路７１では、ダイオードＤ１７のアノードが電源部９の正側端子に接続されており、ダイオードＤ１７のカソードが抵抗Ｒ１７を介してコンデンサＣ１７の第１端に接続されている。コンデンサＣ１７の第１端は、第１ゲートドライバ６１の高電位側電源端子６１Ｈ（図２４参照）に接続されており、コンデンサＣ１７の第２端は、第１ゲートドライバ６１の低電位側電源端子６１Ｌ（図２４参照）に接続されている。第１ブートストラップ回路７１は、第１ゲートドライバ６１において第１スイッチング素子Ｑ１をオンさせるために必要な電圧を第１ゲートドライバ６１に供給する。複数の第１ブートストラップ回路７１の各々は、コンデンサＣ１７に並列接続されているツェナダイオードＺ１７を更に有する。

　複数の第２ブートストラップ回路７２は、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４に対応する。複数の第２ブートストラップ回路７２は、対応する第３ゲートドライバ６３及び対応する第４ゲートドライバ６４に電圧を供給する。複数の第２ブートストラップ回路７２の各々は、ダイオードＤ２７と抵抗Ｒ２７とコンデンサＣ２７（昇圧用コンデンサＣ２７ともいう）とを有する。各第２ブートストラップ回路７２では、ダイオードＤ２７のアノードが電源部９の正側端子に接続されており、ダイオードＤ２７のカソードが抵抗Ｒ２７を介してコンデンサＣ２７の第１端に接続されている。コンデンサＣ２７の第１端は、第３ゲートドライバ６３の高電位側電源端子６３Ｈ（図２４参照）及び第４ゲートドライバ６４の高電位側電源端子６４Ｈ（図２４参照）に接続されており、コンデンサＣ２７の第２端は、第３ゲートドライバ６３の低電位側電源端子６３Ｌ（図２４参照）及び第４ゲートドライバ６４の低電位側電源端子６４Ｌ（図２４参照）に接続されている。第２ブートストラップ回路７２は、第３ゲートドライバ６３において第３スイッチング素子Ｑ３をオンさせるために必要な電圧を第３ゲートドライバ６３に供給し、かつ、第４ゲートドライバ６４において第４スイッチング素子Ｑ４をオンさせるために必要な電圧を第４ゲートドライバ６４に供給する。複数の第２ブートストラップ回路７２の各々は、コンデンサＣ２７に並列接続されているツェナダイオードＺ２７を更に有する。

　電源部９は、複数（図２２の例では３つ）の第１ブートストラップ回路７１、複数（図２２の例では３つ）の第２ブートストラップ回路７２及び複数（図２２の例では３つ）の第２ゲートドライバ６２に電圧を供給する。電源部９は、例えば、絶縁型のＤＣ－ＤＣコンバータ９１を含む直流電源である。電源部９の正側端子は、複数の第２ゲートドライバ６２の各々の高電位側電源端子６２Ｈ（図２４参照）に接続されており、電源部９の負側端子は、複数の第２ゲートドライバ６２の各々の低電位側電源端子６２Ｌ（図２４参照）に接続されている。

　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。これにより、制御部６０は、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４を制御する。制御部６０の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御部６０の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。

　制御部６０は、複数（３つ）の第１スイッチング素子Ｑ１を制御するための複数（３つ）の第１制御信号Ｓ１（図２３参照）と、複数（３つ）の第２スイッチング素子Ｑ２を制御するための複数（３つ）の第２制御信号Ｓ２（図２３参照）と、複数の第３スイッチング素子Ｑ３を制御するための複数（３つ）の第３制御信号Ｓ３（図２３参照）と、複数（３つ）の第４スイッチング素子Ｑ４を制御するための複数（３つ）の第４制御信号Ｓ４（図２３参照）と、を出力する。なお、図２３では、３つのインバータ回路１のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図２３では、複数の第１ゲートドライバ６１と、複数の第２ゲートドライバ６２と、複数の第３ゲートドライバ６３と、複数の第４ゲートドライバ６４と、複数の第１ブートストラップ回路７１と、複数の第２ブートストラップ回路７２と、電源部９との図示を省略してある。また、図２４では、３つのインバータ回路１のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図２４では、２つの第１ゲートドライバ６１と、２つの第２ゲートドライバ６２と、２つの第３ゲートドライバ６３と、２つの第４ゲートドライバ６４と、２つの第１ブートストラップ回路７１と、２つの第２ブートストラップ回路７２と、との図示を省略してある。

　３つの第１制御信号Ｓ１は、インバータ回路１Ｕの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｕと、インバータ回路１Ｖの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｖと、インバータ回路１Ｗの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｗと、を含む。

　３つの第２制御信号Ｓ２は、インバータ回路１Ｕの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｕと、インバータ回路１Ｖの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｖと、インバータ回路１Ｗの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｗと、を含む。

　３つの第３制御信号Ｓ３は、インバータ回路１Ｕの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｕと、インバータ回路１Ｖの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｖと、インバータ回路１Ｗの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｗと、を含む。

　３つの第４制御信号Ｓ４は、インバータ回路１Ｕの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｕと、インバータ回路１Ｖの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｖと、インバータ回路１Ｗの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｗと、を含む。

　複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４の各々は、例えば、電位レベルが第１電位レベル（以下、ローレベルともいう）と、第１電位レベルよりも高電位の第２電位レベル（以下、ハイレベルともいう）と、の間で変化する信号である。第１電位レベルは、例えば、０Ｖであり、第２電位レベルは、ＩＧＢＴのゲート閾値電圧よりも大きな電位レベルである。つまり、複数の制御信号（複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４）の各々において、第１電位レベルは、その制御信号に対応するスイッチング素子をオフ状態とするための電位レベルであり、第２電位レベルは、その制御信号に対応するスイッチング素子をオン状態とするための電位レベルである。

　複数の第１スイッチング素子Ｑ１の各々は、対応する第１制御信号Ｓ１がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第２スイッチング素子Ｑ２の各々は、対応する第２制御信号Ｓ２がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第３スイッチング素子Ｑ３の各々は、対応する第３制御信号Ｓ３がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第４スイッチング素子Ｑ４の各々は、対応する第４制御信号Ｓ４がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。

　マルチレベルインバータ１００Ａでは、複数のインバータ回路１の各々が、第１スイッチング状態又は第２スイッチング状態又は第３スイッチング状態に制御される。つまり、マルチレベルインバータ１００Ａは、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、スイッチング状態が、第１スイッチング状態と、第２スイッチング状態と、第３スイッチング状態と、のいずれかに制御される。第１スイッチング状態と第２スイッチング状態と第３スイッチング状態とは、第１～第４スイッチング素子Ｑ１～Ｑ４のオンオフの状態の組み合わせが異なる。複数のインバータ回路１の各々では、第１スイッチング状態のときの出力電圧と第２スイッチング状態のときの出力電圧と第３スイッチング状態のときの出力電圧とが互いに異なる。つまり、複数のインバータ回路１の各々では、第１～第４スイッチング素子Ｑ１～Ｑ４の状態によって出力電圧の電位レベルが３レベルで変化する。なお、複数のインバータ回路１の出力電圧に関して、Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。

　第１スイッチング状態は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３の両方がオン状態、かつ、第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４の両方がオフ状態となる組み合わせである。複数のインバータ回路１の各々は、第１スイッチング状態に制御されているときに、直流電源部３の正極Ｐ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第１スイッチング状態では、接続点１１３の電位が直流電源部３の正極Ｐ１の電位レベル（例えば、Ｖｄｃ／２）となる。

　第２スイッチング状態は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオフ状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第２スイッチング状態に制御されているときに、直流電源部３の中間電位点Ｍ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第２スイッチング状態では、接続点１１３の電位が中間電位点Ｍ１の電位レベル（例えば、０）となる。

　第３スイッチング状態は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３の両方がオフ状態、かつ、第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第３スイッチング状態に制御されているときに、直流電源部３の負極Ｎ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第３スイッチング状態では、接続点１１３の電位が直流電源部３の負極Ｎ１の電位レベル（例えば、－Ｖｄｃ／２）となる。

　図２３は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第１スイッチング状態のときの電流経路の説明図である。インバータ回路１が第１スイッチング状態のときには、図２３に示すように直流電源部３の正極Ｐ１－第１スイッチング素子Ｑ１－接続点１１３－出力端子４１の経路で電流が流れて、交流負荷ＲＡ１（図２２参照）への出力電圧の電圧値がＶｄｃ／２となる。

　また、インバータ回路１が第１スイッチング状態のときには、電源部９から第１ブートストラップ回路７１のコンデンサＣ１７への充電は行われず、第１ブートストラップ回路７１のコンデンサＣ１７から第１ゲートドライバ６１に、第１ゲートドライバ６１により第１スイッチング素子Ｑ１をオンさせるために必要な電圧が供給される。したがって、第１ブートストラップ回路７１のコンデンサＣ１７の電荷が、図２４に示すように、コンデンサＣ１７－第１ゲートドライバ６１の高電位側電源端子６１Ｈ－第１ゲートドライバ６１の低電位側電源端子６１Ｌ－コンデンサＣ１７の放電経路Ｒｕ１で放電される。これにより、第１ブートストラップ回路７１では、コンデンサＣ１７の両端電圧が時間経過とともに低下する。

　図２４は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第１スイッチング状態のときの放電経路の説明図である。インバータ回路１が第１スイッチング状態のときには、電源部９から第２ブートストラップ回路７２のコンデンサＣ２７への充電は行われず、第２ブートストラップ回路７２のコンデンサＣ２７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、図２４に示すように、コンデンサＣ２７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ２７の放電経路Ｒｕ３で放電される。これにより、第２ブートストラップ回路７２では、コンデンサＣ２７の両端電圧が時間経過とともに低下する。

　図２５は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。インバータ回路１が第２スイッチング状態のとき（第１スイッチング状態から第２スイッチング状態に変化したとき）には、例えば、図２５に示すように直流電源部３の中間電位点Ｍ１－第３スイッチング素子Ｑ３－第４スイッチング素子Ｑ４－接続点１１３－出力端子４１（図２２参照）の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、インバータ回路１Ｕ、１Ｖ、１Ｗが、それぞれ、第２スイッチング状態、第３スイッチング状態、第３スイッチング状態の場合には、直流電源部３の中間電位点Ｍ１－インバータ回路１Ｕの第３スイッチング素子Ｑ３－インバータ回路１Ｕの第４スイッチング素子Ｑ４－接続点１１３－出力端子４１Ｕの経路で電流が流れる。

　図２６は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第２スイッチング状態のときの放電経路の説明図である。インバータ回路１が第２スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、図２６に示すように、コンデンサＣ２７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ２７の放電経路Ｒｕ３で放電される。また、インバータ回路１が第２スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第４ゲートドライバ６４に、第４ゲートドライバ６４により第４スイッチング素子Ｑ４をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、コンデンサＣ２７－第４ゲートドライバ６４の高電位側電源端子６４Ｈ－第４ゲートドライバ６４の低電位側電源端子６４Ｌ－コンデンサＣ２７の放電経路Ｒｕ４で放電される。

　図２７は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第３スイッチング状態のときの電流経路の説明図である。インバータ回路１が第３スイッチング状態のときには、図２７に示すように、出力端子４１－接続点１１３－第２スイッチング素子Ｑ２－直流電源部３の負極Ｎ１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が－Ｖｄｃ／２となる。また、インバータ回路１が第３スイッチング状態のときには、電源部９により第１ブートストラップ回路７１のコンデンサＣ１７が充電されるので、コンデンサＣ１７の電圧が時間経過とともに上昇し、コンデンサＣ１７が満充電状態となる。

　図２８は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第３スイッチング状態のときの放電経路及び充電経路の説明図である。図２８に示すように、電源部９によりコンデンサＣ１７を充電する充電経路Ｒｕ９１は、電源部９の正側端子－ダイオードＤ１７－抵抗Ｒ１７－コンデンサＣ１７－接続点１１３－第２スイッチング素子Ｑ２－電源部９の負側端子の経路である。

　また、インバータ回路１が第３スイッチング状態のときには、電源部９により第２ブートストラップ回路７２のコンデンサＣ２７が充電される。電源部９によりコンデンサＣ２７を充電する充電経路Ｒｕ９２は、電源部９の正側端子－ダイオードＤ２７－抵抗Ｒ２７－コンデンサＣ２７－第４スイッチング素子Ｑ４－接続点１１３－第２スイッチング素子Ｑ２－電源部９の負側端子の経路である。

　図２９は、実施形態２のマルチレベルインバータ１００Ａにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。インバータ回路１が第２スイッチング状態のとき（第３スイッチング状態から第２スイッチング状態に変化したとき）には、例えば、図２９に示すように出力端子４１－接続点１１３－第４スイッチング素子Ｑ４－第３スイッチング素子Ｑ３－中間電位点Ｍ１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、インバータ回路１Ｕ、１Ｖ、１Ｗが、それぞれ、第２スイッチング状態、第２スイッチング状態、第１スイッチング状態の場合には、インバータ回路１Ｕの出力端子４１－接続点１１３－第４スイッチング素子Ｑ４－第３スイッチング素子Ｑ３－中間電位点Ｍ１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。

　ここで、インバータ回路１が第２スイッチング状態のときには、上述の図２６に示した放電経路Ｒｕ３、Ｒｕ４それぞれで放電される。

　制御部６０は、例えば、インバータ回路１Ｕ、１Ｖ、１Ｗそれぞれの出力電圧に関する電圧指令Ｖｕ、Ｖｖ、Ｖｗ（図８参照）に基づいてインバータ回路１Ｕの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｕ～Ｓ４Ｕ）、インバータ回路１Ｖの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｖ～Ｓ４Ｖ）、インバータ回路１Ｗの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４（Ｓ１Ｗ～Ｓ４Ｗ）を生成する。

　図８に示すように、電圧指令Ｖｕと、電圧指令Ｖｖと、とは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、電圧指令Ｖｕ、電圧指令Ｖｖ及び電圧指令Ｖｗの１周期の長さは、同じである。制御部６０は、交流負荷ＲＡ１の状態を検出する検出部８から出力される情報に基づいて電圧指令Ｖｕ，Ｖｖ、ＶｗをＰＩ（Proportional Integral）制御してもよい。交流負荷ＲＡ１が３相モータの場合、検出部８から出力される情報は、例えば、交流負荷ＲＡ１のＵ相、Ｖ相及びＷ相それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、３相モータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。

　以下、３つのインバータ回路１のうち１つ（例えば、Ｕ相のインバータ回路１Ｕ）の動作について説明する。Ｖ相のインバータ回路１Ｖ、Ｗ相のインバータ回路１Ｗの動作は、Ｕ相のインバータ回路１Ｕの動作と同様である。Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。

　制御部６０は、電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。制御部６０は、実施形態１と同様の電圧ベクトル制御を行う。制御部６０は、制御周期Ｔｓ（図１２及び１３参照）内において、指令電圧ベクトルＶ＊（図１１参照）を囲む正三角形の頂点のベクトルの合成ベクトルを、指令電圧ベクトルＶ＊に一致させるように、複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。電圧ベクトル制御の方法は実施形態１と同様なので、説明を省略する。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の電圧低下の要因については、実施形態１と同様である。また、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の電圧低下の要因についても実施形態１と同様である。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の最小容量の上限値は、コンデンサＣ１７としてアルミ電解コンデンサよりも小型のコンデンサを採用するという観点で、５０μＦであるのが好ましい。したがって、複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の容量は、１０μＦ以上かつ５０μＦ以下であるのが好ましい。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７は、例えば、積層セラミックコンデンサ又はフィルムコンデンサ又はタンタル電解コンデンサである。

　複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の最小容量について説明したが、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の最小容量についても同じである。

　マルチレベルインバータ１００Ａでは、複数の第１ブートストラップ回路７１の各々のコンデンサＣ１７の容量を１０μＦ以上かつ５０μＦ以下の値に設定してある。また、マルチレベルインバータ１００Ａでは、複数の第２ブートストラップ回路７２の各々のコンデンサＣ２７の容量を１０μＦ以上かつ５０μＦ以下の値に設定してある。

　（３）利点
　実施形態２に係るマルチレベルインバータ１００Ａでは、複数の第１ブートストラップ回路７１の各々に含まれるコンデンサＣ１７の容量は、１０μＦ以上かつ５０μＦ以下である。

　上記構成によれば、第１ブートストラップ回路７１の電圧低下を抑制することが可能となる。より詳細には、キャリア周波数が６ｋＨｚ以上かつ２０ｋＨｚ以下の範囲内の場合に、制御部６０が電圧ベクトルを置換する特別の電圧ベクトル制御を行うことなく、複数の第１ブートストラップ回路７１のコンデンサＣ１７の電圧を第１スイッチング素子Ｑ１のオンオフに必要な電圧以上に維持することが可能となる。

　また、実施形態２に係るマルチレベルインバータ１００Ａでは、複数の第２ブートストラップ回路７２の各々に含まれるコンデンサＣ２７の容量は、１０μＦ以上かつ５０μＦ以下である。

　上記構成によれば、第２ブートストラップ回路７２のコンデンサＣ２７の電圧低下を抑制することが可能となる。

　（変形例）
　上記の実施形態１、２は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１、２は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。

　例えば、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４の各々は、ＩＧＢＴに限らず、ＭＯＳＦＥＴであってもよい。この場合、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４の各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、ドレイン端子及びソース端子である。各スイッチング回路１０において、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の各々を構成するＭＯＳＦＥＴは、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴである。なお、ＭＯＳＦＥＴは、Ｓｉ系ＭＯＳＦＥＴであるが、Ｓｉ系ＭＯＳＦＥＴに限らず、例えば、ＳｉＣ系ＭＯＳＦＥＴであってもよい。

　また、複数の第１ブートストラップ回路７１の各々は、ツェナダイオードＺ１７を含んでいるが、ツェナダイオードＺ１７を含んでいない構成であってもよい。また、複数の第２ブートストラップ回路７２の各々は、ツェナダイオードＺ２７を含んでいるが、ツェナダイオードＺ２７を含んでいない構成であってもよい。

　また、マルチレベルインバータ１００、１００Ａは、３レベル以上のマルチレベルインバータであればよく、例えば、５レベルインバータであってもよい。

　（態様）
　本明細書には以下の態様が開示されている。

　第１の態様に係るマルチレベルインバータ（１００；１００Ａ）は、直流電源部（３）と、複数のインバータ回路（１）と、制御装置（６）と、を備える。直流電源部（３）は、正極（Ｐ１）と負極（Ｎ１）と中間電位点（Ｍ１）とを有する。複数のインバータ回路（１）は、直流電源部（３）の正極（Ｐ１）と負極（Ｎ１）との間に接続されている。制御装置（６）は、複数のインバータ回路（１）を制御する。複数のインバータ回路（１）の各々は、中性点クランプ型インバータである。複数のインバータ回路（１）の各々は、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、第１ダイオード（Ｄ１）、第２ダイオード（Ｄ２）、第３ダイオード（Ｄ３）及び第４ダイオード（Ｄ４）と、を有する。第１ダイオード（Ｄ１）、第２ダイオード（Ｄ２）、第３ダイオード（Ｄ３）及び第４ダイオード（Ｄ４）は、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）にそれぞれ逆並列接続されている。制御装置（６）は、複数の第１ゲートドライバ（６１）と、複数の第２ゲートドライバ（６２）と、複数の第３ゲートドライバ（６３）と、複数の第４ゲートドライバ（６４）と、複数のブートストラップ回路（７１）と、電源部（９）と、制御部（６０）と、を有する。複数の第１ゲートドライバ（６１）は、複数のインバータ回路（１）の各々の第１スイッチング素子（Ｑ１）を駆動する。複数の第２ゲートドライバ（６２）は、複数のインバータ回路（１）の各々の第２スイッチング素子（Ｑ２）を駆動する。複数の第３ゲートドライバ（６３）は、複数のインバータ回路（１）の各々の第３スイッチング素子（Ｑ３）を駆動する。複数の第４ゲートドライバ（６４）は、複数のインバータ回路（１）の各々の第４スイッチング素子（Ｑ４）を駆動する。複数のブートストラップ回路（７１）は、複数の第１ゲートドライバ（６１）に一対一に対応する。複数のブートストラップ回路（７１）の各々は、複数の第１ゲートドライバ（６１）のうち対応する第１ゲートドライバ（６１）に電圧を供給する。電源部（９）は、複数のブートストラップ回路（７１）に電圧を供給する。制御部（６０）は、複数の第１ゲートドライバ（６１）、複数の第２ゲートドライバ（６２）、複数の第３ゲートドライバ（６３）及び複数の第４ゲートドライバ（６４）を制御する。複数のブートストラップ回路（７１）の各々は、コンデンサ（Ｃ１７）と、コンデンサ（Ｃ１７）に直列接続されているダイオード（Ｄ１７）と、を含む。複数のブートストラップ回路（７１）の各々に含まれるコンデンサ（Ｃ１７）の容量は、１０μＦ以上かつ５０μＦ以下である。

　この態様によれば、ブートストラップ回路（７１）の電圧低下を抑制することが可能となる。より詳細には、この態様によれば、複数のブートストラップ回路（７１）のコンデンサ（Ｃ１７）の電圧低下を抑制することが可能となる。

　第２の態様に係るマルチレベルインバータ（１００；１００Ａ）では、第１の態様において、制御部（６０）は、一群の電圧ベクトルのうち指令電圧ベクトル（Ｖ＊）を囲む正三角形の頂点に対応する複数の電圧ベクトルの合成ベクトルを、指令電圧ベクトル（Ｖ＊）に一致させるように、所定の制御周期（Ｔｓ）内において複数の第１ゲートドライバ（６１）と複数の第２ゲートドライバ（６２）と複数の第３ゲートドライバ（６３）と複数の第４ゲートドライバ（６４）とを制御する。一群の電圧ベクトルの各々は、複数のインバータ回路（１）における複数の電位レベルの組み合わせで定まる。

　第３の態様に係るマルチレベルインバータ（１００）では、第１又は２の態様において、複数のインバータ回路（１）の各々は、第１クランプダイオード（Ｄ５）と、第２クランプダイオード（Ｄ６）と、を有する。複数のインバータ回路（１）の各々では、正極（Ｐ１）と負極（Ｎ１）との間において、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）が、正極（Ｐ１）側から第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）の順に並んで直列接続されている。複数のインバータ回路（１）の各々では、第１クランプダイオード（Ｄ５）のカソードが第１スイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）との第１接続点（１１）に接続され、第１クランプダイオード（Ｄ５）のアノードが中間電位点（Ｍ１）に接続されている。複数のインバータ回路（１）の各々では、第２クランプダイオード（Ｄ６）のアノードが第３スイッチング素子（Ｑ３）と第４スイッチング素子（Ｑ４）との第２接続点（１２）に接続され、第２クランプダイオード（Ｄ６）のカソードが中間電位点（Ｍ１）に接続されている。第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）との第３接続点（１３）が、交流負荷に接続される出力端子（４１）に接続されている。

　第４の態様に係るマルチレベルインバータ（１００Ａ）は、第１又は２の態様に基づく。複数のインバータ回路（１）の各々では、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）が、正極（Ｐ１）側から負極（Ｎ１）側へ第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）の順に並ぶように直列接続されている。複数のインバータ回路（１）の各々では、第３スイッチング素子（Ｑ３）と第４スイッチング素子（Ｑ４）との直列回路が、中間電位点（Ｍ１）と出力点との間に接続されている。出力点は、第１スイッチング素子（Ｑ１）と第２スイッチング素子との接続点（１１３）である。

　第５の態様に係るマルチレベルインバータ（１００；１００Ａ）は、第１～４の態様のいずれか一つに基づく。複数のインバータ回路（１）の各々では、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）の各々は、絶縁ゲート型バイポーラトランジスタである。

　第６の態様に係るマルチレベルインバータ（１００；１００Ａ）では、第１～５の態様のいずれか一つにおいて、複数のブートストラップ回路（７１）の各々に含まれるコンデンサ（Ｃ１７）は、積層セラミックコンデンサ又はフィルムコンデンサ又はタンタル電解コンデンサである。

　この態様によれば、コンデンサ（Ｃ１７）としてアルミ電解コンデンサを採用する場合と比べて、マルチレベルインバータ（１００；１００Ａ）の小型化を図ることが可能となる。

　以上説明したように、本開示のマルチレベルインバータは、ブートストラップ回路の電圧低下を抑制することが可能となる。このように、本開示のマルチレベルインバータは、産業上有用である。

　１　インバータ回路
　３　直流電源部
　６　制御装置
　６０　制御部
　６１　第１ゲートドライバ
　６２　第２ゲートドライバ
　６３　第３ゲートドライバ
　６４　第４ゲートドライバ
　９　電源部
　１１　第１接続点
　１２　第２接続点
　１３　第３接続点
　７１　ブートストラップ回路（第１ブートストラップ回路）
　１００、１００Ａ　マルチレベルインバータ
　１１３　接続点（出力点）
　Ｃ１７　コンデンサ
　Ｄ１　第１ダイオード
　Ｄ２　第２ダイオード
　Ｄ３　第３ダイオード
　Ｄ４　第４ダイオード
　Ｄ５　第１クランプダイオード
　Ｄ６　第２クランプダイオード
　Ｄ１７　ダイオード
　Ｐ１　正極
　Ｑ１　第１スイッチング素子
　Ｑ２　第２スイッチング素子
　Ｑ３　第３スイッチング素子
　Ｑ４　第４スイッチング素子
　Ｍ１　中間電位点
　Ｎ１　負極
　Ｔｓ　制御周期
　Ｖ０～Ｖ１８　電圧ベクトル
　Ｖ＊　指令電圧ベクトル
　ＶＶ１　第１電圧ベクトル
　ＶＶ２　第２電圧ベクトル

Claims (6)

1. 　正極と負極と中間電位点とを有する直流電源部と、
   　前記直流電源部の前記正極と前記負極との間に接続されている複数のインバータ回路と、
   　前記複数のインバータ回路を制御する制御装置と、を備え、
   　前記複数のインバータ回路の各々は、中性点クランプ型インバータであり、
   　前記複数のインバータ回路の各々は、
   　　第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、
   　前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子にそれぞれ逆並列接続されている、第１ダイオード、第２ダイオード、第３ダイオード及び第４ダイオードと、を有し、
   　前記制御装置は、
   　　前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する複数の第１ゲートドライバと、
   　　前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する複数の第２ゲートドライバと、
   　　前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する複数の第３ゲートドライバと、
   　　前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する複数の第４ゲートドライバと、
   　　前記複数の第１ゲートドライバに一対一に対応し、対応する第１ゲートドライバに電圧を供給する複数のブートストラップ回路と、
   　　前記複数のブートストラップ回路に電圧を供給する電源部と、
   　　前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する制御部と、を有し、
   　前記複数のブートストラップ回路の各々は、
   　　コンデンサと、
   　　前記コンデンサに直列接続されているダイオードと、を含み、
   　前記複数のブートストラップ回路の各々に含まれる前記コンデンサの容量は、１０μＦ以上かつ５０μＦ以下である、
   　マルチレベルインバータ。
2. 　前記制御部は、
   　　各々が前記複数のインバータ回路における複数の電位レベルの組み合わせで定まる一群の電圧ベクトル、のうち指令電圧ベクトルを囲む正三角形の頂点に対応する複数の電圧ベクトルの合成ベクトルを、指令電圧ベクトルに一致させるように、所定の制御周期内において前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する、
   　請求項１に記載のマルチレベルインバータ。
3. 　前記複数のインバータ回路の各々は、
   　　第１クランプダイオードと、
   　　第２クランプダイオードと、を有し、
   　前記複数のインバータ回路の各々では、
   　　前記正極と前記負極との間において、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子が、前記正極側から前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子の順に並んで直列接続されており、
   　　前記第１クランプダイオードのカソードが前記第１スイッチング素子と前記第２スイッチング素子との第１接続点に接続され、前記第１クランプダイオードのアノードが前記中間電位点に接続されており、
   　　前記第２クランプダイオードのアノードが前記第３スイッチング素子と前記第４スイッチング素子との第２接続点に接続され、前記第２クランプダイオードのカソードが前記中間電位点に接続されており、
   　　前記第２スイッチング素子と前記第３スイッチング素子との第３接続点が、交流負荷に接続される出力端子に接続されている、
   　請求項１又は２に記載のマルチレベルインバータ。
4. 　前記複数のインバータ回路の各々では、
   　　前記第１スイッチング素子、前記第２スイッチング素子が、前記正極側から前記負極側へ前記第１スイッチング素子、前記第２スイッチング素子の順に並ぶように直列接続されており、
   　　前記第３スイッチング素子と前記第４スイッチング素子との直列回路が、前記中間電位点と出力点との間に接続されており、
   　前記出力点は、前記第１スイッチング素子と前記第２スイッチング素子との接続点である、
   　請求項１又は２に記載のマルチレベルインバータ。
5. 　前記複数のインバータ回路の各々では、
   　　前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子の各々は、絶縁ゲート型バイポーラトランジスタである、
   　請求項１～４のいずれか一項に記載のマルチレベルインバータ。
6. 　前記複数のブートストラップ回路の各々に含まれる前記コンデンサは、積層セラミックコンデンサ又はフィルムコンデンサ又はタンタル電解コンデンサである、請求項１～５のいずれか一項に記載のマルチレベルインバータ。

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