WO2025202121A1 - Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif - Google Patents

Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif

Info

Publication number
WO2025202121A1
WO2025202121A1 PCT/EP2025/057985 EP2025057985W WO2025202121A1 WO 2025202121 A1 WO2025202121 A1 WO 2025202121A1 EP 2025057985 W EP2025057985 W EP 2025057985W WO 2025202121 A1 WO2025202121 A1 WO 2025202121A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive layer
layer
support substrate
transistor
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/EP2025/057985
Other languages
English (en)
Inventor
Thierry Boudet
Gauthier CHICOT
Khaled DRICHE
Juliette LETELLIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Diamfab
Original Assignee
Diamfab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diamfab filed Critical Diamfab
Publication of WO2025202121A1 publication Critical patent/WO2025202121A1/fr
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/032—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using diamond technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only

Definitions

  • the present invention relates to the field of microelectronics and semiconductors.
  • the invention relates to a device comprising a transistor and at least one capacitor, monolithically integrated on a diamond-based substrate, said device being suitable for power applications.
  • Monocrystalline diamond is a very wide bandgap semiconductor. It has properties and characteristics that theoretically allow the production of power components, such as diodes, transistors and capacitors, with performances not previously achieved with other semiconductors.
  • a transistor made on diamond makes it possible to drastically reduce switching losses, which allows a power converter to operate at very high frequencies (typically beyond 1 MHz). At these frequencies, the voltage switching edges are very steep and each switching at the terminals of the transistor generates an overvoltage of several hundred or even several thousand volts; this requires an oversizing of the transistor voltage compared to the initial specification of the converter.
  • the present invention makes it possible to limit this overvoltage at the terminals of the transistor during switching by adding one or more high-voltage capacitors.
  • the invention relates to a monolithic device including at least one transistor and at least one capacitor, co-integrated on diamond.
  • the invention also relates to a method for monolithic integration of a transistor and at least one capacitor on a diamond-based substrate.
  • the present invention relates to a monolithic device including a field effect transistor and at least one capacitor, characterized in that it comprises:
  • a stack comprising a first conductive layer and a second conductive layer of monocrystalline diamond comprising p-type dopants, and an intermediate layer of monocrystalline diamond, electrically insulating, interposed between the first conductive layer and the second conductive layer, the first conductive layer being arranged on the support substrate, the first conductive layer and the second conductive layer respectively forming a first and a second contact of the capacitor,
  • the second conductive layer comprises an epitaxial interface with the active layer.
  • the second conductive layer is further structured in a plane parallel to the main plane and forms a source electrode and a drain electrode of the transistor.
  • the invention also relates to a method of manufacturing a monolithic device as above, comprising the following steps:
  • Figures 1a, 1b, 1c and 1d show embodiments of a monolithic device according to the invention
  • the figures are schematic representations which, for the sake of readability, are not to scale.
  • the layer thicknesses along the z axis are not to scale with the lateral dimensions along the x and y axes.
  • the invention relates to a monolithic device 200 including at least one field effect transistor 100 (JFET, MESFET, MOSFET, ...) and at least one capacitor 150, said components being monolithically cointegrated on a diamond-based substrate ( , , , ).
  • JFET field effect transistor 100
  • MESFET MESFET
  • MOSFET MOSFET
  • the active layer 40 has a boron concentration of between 10 15 /cm 3 and 10 19 /cm 3 ; its thickness is typically between 100 nm and 20 ⁇ m, preferably between 100 nm and 5 ⁇ m.
  • the device 200 also includes a monocrystalline diamond stack comprising a first conductive layer 10, a second conductive layer 20 and an electrically insulating intermediate layer 30, interposed between the first conductive layer 10 and the second conductive layer 20.
  • the first conductive layer 10 and the second conductive layer 20 comprise p-type dopants and have a resistivity typically between 1 mohm.cm and 10 kohm.cm, advantageously less than or equal to 1 ohm.cm, less than or equal to 100 mohm.cm, or even less than or equal to 10 mohm.cm.
  • the first conductive layer 10 and the second conductive layer 20 therefore have a boron concentration typically greater than 10 19 /cm 3 . They respectively form a first 11 and a second 21 contact of the capacitor 150.
  • the first 10 and second 20 conductive layers typically have a thickness of between 5 nm and 50 ⁇ m, preferably between 50 nm and 1 ⁇ m.
  • the thickness of the intermediate layer 30 may be between 10 nm and 2 mm, preferably between 500 nm and 50 ⁇ m.
  • the active layer 40 is arranged on the intermediate layer 30, and the second conductive layer 20 comprises an epitaxial interface 62 with the active layer 40.
  • the second conductive layer 10 is structured in a plane parallel to the main plane (x,y), so as to form on the one hand a source electrode 22 of the transistor 100 and on the other hand a drain electrode 23.
  • the source electrode 22, the drain electrode 23 of the transistor 100 and the second contact 21 of the capacitor 150 are defined in the second conductive layer 20.
  • the capacitor 150 is preferably connected in parallel with the transistor 100.
  • the RC circuit (capacitor 150), mounted in parallel with the switch (transistor 100) protects the terminals of the latter from switching overvoltages.
  • the source 22 of the transistor 100 and the second contact 21 of the capacitor 150 are electrically connected (illustrated in FIGS. 2f and 3f).
  • This connection made possible by the production of a single continuous layer (the second conductive layer 20), is particularly advantageous because it avoids the addition of unfavorable connections in terms of parasitic inductances.
  • a wire connection or a metal interconnection can be envisaged between the source 22 and the second contact 21 of the devices 200 illustrated in FIGS. 1a to 1d.
  • drain 23 could be connected to second contact 21 and source 22 to first contact 11.
  • the monolithic device 200 comprises a support substrate 50.
  • the first conductive layer 10 is arranged on the support substrate 50, the intermediate layer 30 is arranged on the first conductive layer 10, the active layer 40 is arranged on the intermediate layer 30, and finally the second conductive layer 20 is arranged on both the active layer 40 and the intermediate layer 30.
  • At least one epitaxial interface 62 is defined between the second conductive layer 20 and the active layer 40.
  • the second conductive layer 20 is structured in planes parallel to the main plane (x,y) to form the source electrode 22 of the transistor 100, the drain electrode 23 of the transistor 100 and the second contact 21 of the capacitor 150.
  • the gate electrode G of the transistor 100 is arranged on the active layer 40, between the source 22 and drain 23 electrodes.
  • the constraints on the insulating properties of the support substrate 50 are greatly relaxed: it is the insulating intermediate layer 30 which will prevent current leaks between the transistor 100 and the support substrate 50 and allow the efficient closing of the conduction channel 41 by application of the gate voltage.
  • the good insulation by the intermediate layer 30 also makes it possible to increase the blocking voltage of the transistor at a given gate-drain length of the transistor 100 and at a given active layer thickness 40.
  • This monolithic integration is also advantageous in that the two components 100,150 benefit from excellent heat transfer due to the thermal conductivity properties of diamond.
  • the geographical proximity of the components 100,150 makes it possible to considerably reduce parasitic inductances.
  • an epitaxial interface 65 is defined between the support substrate 50 and the first conductive layer 10.
  • the support substrate 50 is formed from monocrystalline diamond or comprises a surface film (on the side of its face intended to receive the first conductive layer 10) from monocrystalline diamond, to allow growth by epitaxy of said first conductive layer 10, during the production of the monolithic device 200.
  • a bonding interface 72 is defined between the support substrate 50 and the first conductive layer 10.
  • the support substrate 50 can be formed from a very wide variety of materials.
  • it comprises a film 51 made of dielectric, semiconductive or conductive material, adjacent to the bonding interface 72; this film 51 can make it possible to guarantee or improve in particular the thermal conductivity and/or the vertical electrical insulation between the first contact 11 of the capacitor 150 (formed in the first conductive layer 10) and the support substrate 50.
  • a bonding interface 73 is defined between the first conductive layer 10 and the intermediate layer 30.
  • the first conductive layer 10 can then be formed by epitaxial growth on the support substrate 50, itself formed from monocrystalline diamond or comprising a surface film (on the side of its face intended to receive the first conductive layer 10) from monocrystalline diamond.
  • the support substrate 50 may be in the form of a circular wafer, as is usually the case in the field of microelectronics, with a diameter of 25 mm, 50 mm, 100 mm, 150 mm or 200 mm. Its thickness is typically between 50 ⁇ m and 900 ⁇ m, preferably between 200 ⁇ m and 700 ⁇ m.
  • the support substrate 50 is not limited to the aforementioned shape and dimensions, and may also be in a square or rectangular form with smaller or larger dimensions.
  • HPHT High Pressure High Temperature
  • CVD Chemical Vapor Deposition
  • the method then comprises a step b) corresponding to the formation of the first conductive layer 10 on the support substrate 50, by epitaxial growth, according to a first embodiment ( ), or by thin layer transfer, according to a second implementation method ( , ', '', '').
  • the first conductive layer 10 made of monocrystalline diamond, intended to form the first contact 11 of the capacitor 150, is preferably expected with a boron concentration greater than 10 19 /cm 3 and a thickness between 5 nm and 50 ⁇ m, preferably between 50 nm and 1 ⁇ m (as mentioned above in the description of the monolithic device 200).
  • a support substrate 50 made of monocrystalline diamond is required to allow epitaxial growth of the first conductive layer 10, itself made of monocrystalline diamond.
  • the support substrate 50 can then be entirely monocrystalline, or consist of a composite structure 50' including a base substrate 501 and a surface film 502 made of monocrystalline diamond which will serve as a seed for the epitaxial growth ( ).
  • the composite structure 50' offers more flexibility as to the nature of the base substrate 501, which may be polycrystalline or monocrystalline of lower quality or even made of a material different from that of the surface film 502.
  • This type of composite structure 50' may in particular be produced by a thin film transfer method such as the Smart Cut TM method, which involves implantation of light ions in a donor substrate, direct assembly between said donor substrate and the base substrate, and finally, separation along the buried fragile plane formed by the implantation; this leads to the transfer of a surface film 502 from the donor substrate, onto the base substrate 501.
  • a thin film transfer method such as the Smart Cut TM method, which involves implantation of light ions in a donor substrate, direct assembly between said donor substrate and the base substrate, and finally, separation along the buried fragile plane formed by the implantation; this leads to the transfer of a surface film 502 from the donor substrate, onto the base substrate 501.
  • An epitaxial interface 65 is created between the first conductive layer 10 and the support substrate 50 ( ).
  • the front face which serves as a seed for the growth of the first conductive layer 10 is chosen so as to provide excellent crystalline quality to said first conductive layer 10.
  • the implanted 10D donor substrate is then assembled, by molecular adhesion, on the support substrate 50 via a direct bonding interface 72 ( '').
  • a film 51 may be raw or deposited on the support substrate 50 prior to assembly ( '''). The role of this film 51 may be to facilitate bonding or to improve the adhesion forces of the interface 72; it may also have an electrical (vertical insulation) or thermal (improvement of thermal conductivity) function in the targeted device 200.
  • the useful layer 10' has a thickness of less than 2 ⁇ m after separation. If the first conductive layer 10 is expected to have a greater thickness, an epitaxial growth sub-step (for example by MW-PECVD) can be carried out to increase this thickness.
  • the intermediate layer 30 has a nitrogen or phosphorus concentration of between 10 14 /cm 3 and 10 21 /cm 3 .
  • the thickness of the intermediate layer 30 may be between 10 nm and 2 mm, preferably between 500 nm and 50 ⁇ m.
  • This step can be carried out by any known technique allowing epitaxial growth, preferably by a MW-PECVD deposition technique. Parameters in the same ranges of values as previously mentioned can be used.
  • the intermediate layer 30 can be transferred onto the first conductive layer 10 by a thin layer transfer technique (in a similar manner to the second embodiment of step b) detailed previously).
  • the first conductive layer 10 is advantageously formed by epitaxial growth on the support substrate 50, in accordance with the first embodiment of step b) described.
  • the active layer 40 of monocrystalline diamond intended to form the conduction channel 41 of the transistor 100, is preferably expected with a boron concentration (p-type dopants) of between 10 15 /cm 3 and 10 19 /cm 3 , and with a thickness typically of between 100 nm and 20 ⁇ m, preferably between 100 nm and 5 ⁇ m.
  • the next step e) corresponds to the formation of the second conductive layer 20 on the active layer 40 and on the intermediate layer 30 ( , ).
  • the active layer 40 In order for the second conductive layer 20 to be in contact with the intermediate layer 30, the active layer 40 must be removed from a portion of the surface of the intermediate layer 30, for example by dry etching, implemented after a lithography step for defining a mask; alternatively, the active layer 40 must be deposited only locally on a portion of the surface of the intermediate layer 30, during the previous step d).
  • the second conductive layer 20 has a boron concentration greater than 10 19 /cm 3 and a thickness of between 5 nm and 50 ⁇ m, preferably between 50 nm and 1 ⁇ m (as mentioned previously).
  • the successive epitaxial growth steps of the method according to the invention are carried out in the deposition chamber of MW-PECVD equipment, without exit to the ambient atmosphere, so as to avoid any contamination. If one or more exits to the ambient atmosphere had to be made, cleaning is required before returning to the deposition chamber so as to rid the surface of particulate, metallic or hydrocarbon contamination.
  • a second mask must then be deposited and structured, to define the areas to be etched of the intermediate layer 30, which areas will in particular provide access to the first contact 11 (formed in the first conductive layer 10) of the capacitor 150.
  • the first mask can be removed prior to the formation of the second mask, or at the end of step f) at the same time as the second mask.
  • the same etching solutions as for the second conductive layer 20 can be used to structure the intermediate layer 30.
  • the device 200 After removing the masks, the device 200 comprises the capacitor 150 in the vicinity of the transistor 100, as well as the source 22 and drain 23 electrodes of said transistor 100 ( , ).

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un dispositif monolithique (200), incluant un transistor à effet de champ (100) et un condensateur (150), comprenant : - un substrat support (50), - un empilement comprenant une première (10) et une deuxième (20) couche conductrice en diamant monocristallin de type p, et une couche intermédiaire (30) en diamant monocristallin, électriquement isolante, intercalée entre les première et deuxième couches conductrices, lesquelles forment respectivement un premier (11) et un deuxième (21) contact du condensateur (150), - une couche active (40) en diamant monocristallin de type p, dans laquelle est formé le canal de conduction (41) du transistor (100), et qui est disposée sur la couche intermédiaire (30). La deuxième couche conductrice (20) comporte une interface épitaxiale (62) avec la couche active (40); elle est structurée et forme une électrode de source (22) et une électrode de drain (23) du transistor (100).

Description

Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif DOMAINE DE L’INVENTION
La présente invention vise le domaine de la microélectronique et des semi-conducteurs. En particulier, l’invention concerne un dispositif comprenant un transistor et au moins un condensateur, intégrés monolithiquement sur un substrat à base de diamant, ledit dispositif étant adapté pour des applications de puissance.
ARRIÈRE PLAN TECHNOLOGIQUE DE L’INVENTION
Le diamant monocristallin est un semiconducteur à très large bande interdite. Il possède des propriétés et caractéristiques permettant théoriquement de réaliser des composants de puissance, tels que diodes, transistors et capacités, avec des performances non atteintes jusqu’à présent avec les autres semiconducteurs. Un transistor élaboré sur diamant permet de réduire drastiquement les pertes par commutation, ce qui autorise un convertisseur de puissance à fonctionner à très hautes fréquences (typiquement au-delà du MHz). A ces fréquences, les fronts de commutation en tension sont très raides et chaque commutation aux bornes du transistor génère une surtension de plusieurs centaines, voire plusieurs milliers de volts ; cela nécessite un surdimensionnement en tension du transistor par rapport à la spécification initiale du convertisseur.
OBJET DE L’INVENTION
La présente invention permet de limiter cette surtension aux bornes du transistor lors de la commutation par l’adjonction d’une ou de plusieurs capacités haute tension. L’invention concerne un dispositif monolithique incluant au moins un transistor et au moins un condensateur, cointégrés sur diamant. L’invention concerne également un procédé d’intégration monolithique d’un transistor et d’au moins un condensateur sur un substrat à base de diamant.
BREVE DESCRIPTION DE L’INVENTION
La présente invention concerne un dispositif monolithique incluant un transistor à effet de champ et au moins un condensateur, caractérisé en ce qu’il comprend :
- un substrat support,
- un empilement comprenant une première couche conductrice et une deuxième couche conductrice en diamant monocristallin comportant des dopants de type p, et une couche intermédiaire en diamant monocristallin, électriquement isolante, intercalée entre la première couche conductrice et la deuxième couche conductrice, la première couche conductrice étant disposée sur le substrat support, la première couche conductrice et la deuxième couche conductrice formant respectivement un premier et un deuxième contact du condensateur,
- une couche active en diamant monocristallin comportant des dopants de type p, dans laquelle est formé le canal de conduction du transistor, la couche active s’étendant parallèlement à un plan principal et étant disposée sur la couche intermédiaire.
Dans le dispositif selon l’invention, la deuxième couche conductrice comporte une interface épitaxiale avec la couche active. La deuxième couche conductrice est en outre structurée dans un plan parallèle au plan principal et forme une électrode de source et une électrode de drain du transistor.
Selon des caractéristiques avantageuses de l’invention, prises seules ou selon toute combinaison réalisable :
  • la couche active présente une concentration en bore comprise entre 1015/cm3 et 1019/cm3 ;
  • la première couche conductrice et la deuxième couche conductrice présentent une concentration en bore supérieure à 1019/cm3 ;
  • la couche intermédiaire présente une concentration en azote ou en phosphore comprise entre 1014/cm3 et 1021/cm3 ;
  • la première couche conductrice et la deuxième couche conductrice présentent une épaisseur, selon un axe normal au plan principal, comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm ;
  • la couche intermédiaire présente une épaisseur, selon un axe normal au plan principal, comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm ;
  • la couche active présentent une épaisseur, selon un axe normal au plan principal, comprise entre 100 nm et 20 μm, préférentiellement entre 100 nm et 5 μm ;
  • le substrat support présente une résistivité supérieure à 10 kohm.cm ;
  • le condensateur est connecté en parallèle avec le transistor ;
  • le substrat support est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et une interface épitaxiale est définie entre ledit substrat support et la première couche conductrice ;
  • une interface de collage est définie entre le substrat support et la première couche conductrice ;
  • le substrat support comprend du diamant monocristallin ou polycristallin, et/ou du carbure de silicium monocristallin ou polycristallin, et/ou un film adjacent à l’interface de collage.
L’invention concerne également un procédé de fabrication d’un dispositif monolithique tel que ci-dessus, comprenant les étapes suivantes :
a) la fourniture du substrat support,
b) la formation de la première couche conductrice sur le substrat support,
c) la formation de la couche intermédiaire sur la première couche conductrice,
d) la formation de la couche active sur la couche intermédiaire par croissance épitaxiale,
e) la formation de la deuxième couche conductrice sur la couche active et sur la couche intermédiaire, par croissance épitaxiale,
f) la structuration de la deuxième couche conductrice dans le plan principal, pour former le condensateur, adjacent au transistor, et définir l’électrode de source du transistor, l’électrode de drain du transistor et le deuxième contact du condensateur dans la deuxième couche conductrice.
Selon des caractéristiques avantageuses de l’invention, prises seules ou selon toute combinaison réalisable :
  • la source et le deuxième contact, ou le drain et le deuxième contact sont électriquement connectés par continuité de la deuxième couche conductrice ;
  • le substrat support est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et l’étape b) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde ;
  • l’étape c) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde ;
  • l’étape c) est opérée par transfert de la couche intermédiaire sur la première couche conductrice, via une interface de collage ;
  • l’étape b) est opérée par transfert de la première couche conductrice sur le substrat support ;
  • l’étape b) comprend les sous-étapes suivantes :
    - l’implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces dans un substrat donneur, pour définir un plan fragile enterré,
    - l’assemblage du substrat donneur sur le substrat support via une interface de collage direct,
    - la séparation le long du plan fragile enterré menant au transfert d’une couche utile, issue du substrat donneur et destinée à former la première couche conductrice, sur le substrat support.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
Les figures 1a, 1b, 1c et 1d présentent des modes de réalisation d’un dispositif monolithique conforme à l’invention,
Les figures 2a, 2b, 2c, 2d, 2e, 2f et 2f’ présentent un premier mode de mise en œuvre du procédé de fabrication, conformément à la présente invention ;
Les figures 3a, 3b, 3b’, 3b’’, 3b’’’, 3c, 3d, 3e, 3f et 3f’ présentent un deuxième mode de mise en œuvre du procédé de fabrication, conformément à l’invention.
Les figures sont des représentations schématiques qui, dans un objectif de lisibilité, ne sont pas à l’échelle. En particulier, les épaisseurs des couches selon l’axe z ne sont pas à l’échelle par rapport aux dimensions latérales selon les axes x et y.
Les mêmes références sur les figures ou dans la description pourront être utilisées pour des éléments de même nature.
 DESCRIPTION DETAILLEE DE L’INVENTION
L’invention concerne un dispositif monolithique 200 incluant au moins un transistor à effet de champ 100 (JFET, MESFET, MOSFET, ...) et au moins un condensateur 150, lesdits composants étant cointégrés monolithiquement sur un substrat à base de diamant ( , , , ).
Le dispositif 200 comprend une couche active 40 en diamant monocristallin comportant des dopants de type p, couche active dans laquelle est formé le canal de conduction 41 du transistor 100. La couche active 40, de même que les autres couches et empilement décrits plus loin, s’étend parallèlement à un plan principal (x,y) et présente une épaisseur selon un axe z normal audit plan.
Préférentiellement, la couche active 40 présente une concentration en bore comprise entre 1015/cm3 et 1019/cm3 ; son épaisseur est typiquement comprise entre 100 nm et 20 μm, de préférence entre 100 nm et 5 μm.
Le dispositif 200 inclut également un empilement en diamant monocristallin comprenant une première couche conductrice 10, une deuxième couche conductrice 20 et une couche intermédiaire 30 électriquement isolante, intercalée entre la première couche conductrice 10 et la deuxième couche conductrice 20.
La première couche conductrice 10 et la deuxième couche conductrice 20 comportent des dopants de type p et présentent une résistivité typiquement comprise entre 1 mohm.cm et 10 kohm.cm, avantageusement inférieure ou égale à 1 ohm.cm, inférieure ou égale à 100 mohm.cm, voire inférieure ou égale à 10 mohm.cm. De manière préférée, la première couche conductrice 10 et la deuxième couche conductrice 20 présentent donc une concentration en bore typiquement supérieure à 1019/cm3. Elles forment respectivement un premier 11 et un deuxième 21 contact du condensateur 150.
La couche intermédiaire 30 comprend avantageusement des dopants profonds de type n produisant des niveaux d’énergie situés à plus de 0,4 eV de la bande de conduction du diamant. La couche intermédiaire 30 peut présenter une concentration en azote ou en phosphore comprise entre 1014/cm3 et 1021/cm3. Ces espèces constituent des donneurs profonds pour le diamant et vont conférer à la couche intermédiaire 30 une résistivité supérieure à 10 kohm.cm.
Les première 10 et deuxième 20 couches conductrices présentent typiquement une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm. L’épaisseur de la couche intermédiaire 30 peut être comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm.
Dans le dispositif monolithique 200, la couche active 40 est disposée sur la couche intermédiaire 30, et la deuxième couche conductrice 20 comporte une interface épitaxiale 62 avec la couche active 40. La deuxième couche conductrice 10 est structurée dans un plan parallèle au plan principal (x,y), de manière à former d’une part une électrode de source 22 du transistor 100 et d’autre part une électrode de drain 23.
Ainsi, dans des plans parallèles au plan principal (x,y), l’électrode de source 22, l’électrode de drain 23 du transistor 100 et le deuxième contact 21 du condensateur 150 sont définis dans la deuxième couche conductrice 20.
Le condensateur 150 est préférentiellement connecté en parallèle avec le transistor 100. Le circuit RC (condensateur 150), monté en parallèle avec l’interrupteur (transistor 100) protège les bornes de ce dernier des surtensions de commutation.
Pour un tel montage en parallèle des deux composants, la source 22 du transistor 100 et le deuxième contact 21 du condensateur 150 sont électriquement connectés (illustré sur les figures 2f et 3f). Cette connexion, rendue possible par la réalisation d’une seule et même couche continue (la deuxième couche conductrice 20), est particulièrement avantageuse car elle évite l’ajout de connectique défavorable en termes d’inductances parasites. Alternativement, une connexion filaire ou une interconnexion métallique (par réalisation d’un niveau de lithographie supplémentaire impliquant une couche de passivation et une métallisation) peuvent être envisagées entre la source 22 et le deuxième contact 21 des dispositifs 200 illustrés sur les figures 1a à 1d.
Le drain 23 du transistor 100 est connecté au premier contact 11 du condensateur 150 (non illustré sur les figures), soit par connexion filaire, soit par interconnexion métallique.
Alternativement, le drain 23 pourrait être connecté au deuxième contact 21 et la source 22 au premier contact 11.
Comme illustré sur les figures 1a, 1b, 1c, 1d, le dispositif monolithique 200 comprend un substrat support 50. La première couche conductrice 10 est disposée sur le substrat support 50, la couche intermédiaire 30 est disposée sur la première couche conductrice 10, la couche active 40 est disposée sur la couche intermédiaire 30, et enfin la deuxième couche conductrice 20 est disposée à la fois sur la couche active 40 et sur la couche intermédiaire 30. Au moins une interface épitaxiale 62 est définie entre la deuxième couche conductrice 20 et la couche active 40. La deuxième couche conductrice 20 est structurée dans des plans parallèles au plan principal (x,y) pour former l’électrode de source 22 du transistor 100, l’électrode de drain 23 du transistor 100 et le deuxième contact 21 du condensateur 150.
L’électrode de grille G du transistor 100 est disposée sur la couche active 40, entre les électrodes de source 22 et de drain 23.
Compte tenu du caractère isolant de la couche intermédiaire 30, les contraintes quant aux propriétés isolantes du substrat support 50 sont fortement relaxées : c’est la couche intermédiaire 30 isolante qui va éviter les fuites de courant entre le transistor 100 et le substrat support 50 et autoriser la fermeture efficace du canal de conduction 41 par application de la tension de grille. La bonne isolation par la couche intermédiaire 30 permet aussi d’augmenter la tension de blocage du transistor à longueur grille-drain du transistor 100 donnée et à épaisseur de couche active 40 donnée.
Le substrat support 50 peut comprendre un ou plusieurs matériaux choisis parmi le diamant monocristallin ou polycristallin, le carbure de silicium monocristallin ou polycristallin, ou encore un matériau diélectrique. Il peut présenter une résistivité choisie dans une large plage, typiquement de quelques ohm.cm à 105 kohm.cm. Il est recommandé que le substrat support 50 soit plus résistif que la première couche conductrice 10, au moins à une décade, car il contribue à la tenue en tension du transistor 100.
Cette configuration du dispositif 200 simplifie grandement son procédé de fabrication et autorise une cointégration monolithique efficace d’un (ou plusieurs) transistor(s) et d’un (ou plusieurs) condensateur(s). La synergie d’élaboration du(des) transistor(s) 100 et du(des) condensateur(s) 150, avec un faible nombre de couches empilées du fait de la multifonctionnalité desdites couches, est également un atout pour l’obtention de couches de haute qualité.
Cette intégration monolithique est également avantageuse en ce que les deux composants 100,150 bénéficient d’un excellent transfert thermique lié aux propriétés de conductivité thermique du diamant. De plus, la proximité géographique des composants 100,150 permet de réduire considérablement les inductances parasites.
Selon un premier mode de réalisation ( ), une interface épitaxiale 65 est définie entre le substrat support 50 et la première couche conductrice 10. Dans ce cas, le substrat support 50 est formé en diamant monocristallin ou comporte un film superficiel (du côté de sa face destinée à recevoir la première couche conductrice 10) en diamant monocristallin, pour autoriser une croissance par épitaxie de ladite première couche conductrice 10, lors de l’élaboration du dispositif monolithique 200.
Selon un deuxième mode de réalisation ( , ), une interface de collage 72 est définie entre le substrat support 50 et la première couche conductrice 10. Dans ce cas, le substrat support 50 peut être formé en une très grande variété de matériaux. Avantageusement, il comporte un film 51 en matériau diélectrique, semiconducteur ou conducteur, adjacent à l’interface de collage 72 ; ce film 51 peut permettre de garantir ou d’améliorer notamment la conductivité thermique et/ou l’isolation électrique verticale entre le premier contact 11 du condensateur 150 (formé dans la première couche conductrice 10) et le substrat support 50.
Selon un troisième mode de réalisation ( ), une interface de collage 73 est définie entre la première couche conductrice 10 et la couche intermédiaire 30. La première couche conductrice 10 peut alors être formée par croissance épitaxiale sur le substrat support 50, lui-même formé en diamant monocristallin ou comportant un film superficiel (du côté de sa face destinée à recevoir la première couche conductrice 10) en diamant monocristallin.
Le procédé de fabrication du dispositif monolithique 200 va maintenant être décrit. Il comprend une étape a) consistant en la fourniture du substrat support 50 ( , ). Comme évoqué précédemment, le substrat support 50 peut comprendre un ou plusieurs matériaux choisis parmi le diamant monocristallin ou polycristallin, le carbure de silicium monocristallin ou polycristallin, ou encore un matériau diélectrique. La nature du substrat support 50 peut néanmoins être contrainte selon les différents modes de mise en œuvre de l’étape b) ultérieure du procédé.
Le substrat support 50 peut se présenter sous la forme d’une plaquette circulaire, comme cela est habituellement le cas dans le domaine de la microélectronique, avec un diamètre de 25mm, 50mm, 100mm, 150mm ou 200mm. Son épaisseur est typiquement comprise entre 50 μm et 900 μm, préférentiellement entre 200 μm et 700 μm. Bien sûr, le substrat support 50 n’est pas limité à la forme et aux dimensions précitées, et peut également se présenter sous forme carré ou rectangulaire avec des dimensions plus faibles ou supérieures.
Il est fabriqué par une technique connue telle que par exemple un dépôt HPHT (« High Pressure High Temperature » pour haute pression haute température) ou CVD (« Chemical Vapor Deposition » pour dépôt chimique en phase vapeur).
Le procédé comprend ensuite une étape b) correspondant à la formation de la première couche conductrice 10 sur le substrat support 50, par croissance épitaxiale, selon un premier mode de mise en œuvre ( ), ou par transfert de couche mince, selon un deuxième mode de mise en œuvre ( , ’, ’’, ’’’).
La première couche conductrice 10 en diamant monocristallin, destinée à former le premier contact 11 du condensateur 150, est préférentiellement attendue avec une concentration en bore supérieure à 1019/cm3 et une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm (comme évoqué plus haut dans la description du dispositif monolithique 200).
Dans le premier mode de mise en œuvre, un substrat support 50 en diamant monocristallin est requis pour permettre une croissance par épitaxie de la première couche conductrice 10, elle-même visée en diamant monocristallin. Le substrat support 50 peut alors être intégralement monocristallin, ou consister en une structure composite 50’ incluant un substrat de base 501 et un film superficiel 502 en diamant monocristallin qui servira de germe pour la croissance épitaxiale ( ). La structure composite 50’ offre plus de flexibilité quant à la nature du substrat de base 501, qui peut être polycristallin ou monocristallin de moindre qualité ou encore constitué d’un matériau différent de celui du film superficiel 502. Ce type de structure composite 50’ peut en particulier être réalisé par un procédé de transfert de couches minces tel que le procédé Smart CutTM, qui implique une implantation d’ions légers dans un substrat donneur, un assemblage direct entre ledit substrat donneur et le substrat de base, et enfin, une séparation le long du plan fragile enterré formé par l’implantation ; cela mène au transfert d’un film superficiel 502 issu du substrat donneur, sur le substrat de base 501.
Dans la suite de cette description, seul le cas d’un substrat support 50 massif sera décrit et illustré, par simplification ; cela n’exclut évidemment pas l’option évoquée d’une structure composite 50’.
La croissance par épitaxie selon le premier mode de mise en œuvre de l’étape b) peut être réalisée par toute technique connue, préférentiellement par une technique de dépôt chimique en phase vapeur assisté par plasma micro-onde (MW-PECVD). Les paramètres tels que la pression dans la chambre de dépôt, la température, les gaz et la puissance micro-onde pourront être définis dans les gammes suivantes :
- Pression : entre 100 Pascal et 100 kiloPascal ;
- Température : entre 500 et 1200°C ;
- Puissance : entre 50 Watts et 10 kWatts ;
- Gaz : méthane, hydrogène, tri-méthyl borane, diborane, dioxygène, diazote, argon, phosphine et tri-méthyl phosphine.
Une interface épitaxiale 65 est créée entre la première couche conductrice 10 et le substrat support 50 ( ). La face avant qui sert de germe à la croissance de la première couche conductrice 10 est choisie de manière à procurer une excellente qualité cristalline à ladite première couche conductrice 10.
Dans le deuxième mode de mise en œuvre, le choix de la nature du substrat support 50 est plus flexible, car la première couche conductrice 10 est transférée via une interface de collage direct 72 sur ledit substrat 50 et ne nécessite donc pas de germe de croissance. Le substrat support 50 est préférentiellement choisi de manière à minimiser la différence de dilatation thermique vis-à-vis d’un substrat en diamant monocristallin.
Pour effectuer le transfert, les sous-étapes suivantes peuvent être mises en œuvre. En premier lieu, une implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces est effectuée dans un substrat donneur 10D en diamant monocristallin dont les caractéristiques et propriétés correspondent à celles attendues pour la première couche conductrice 10. Ces espèces implantées vont définir un plan fragile enterré 1, selon le plan principal (x,y), dans le substrat donneur 10D ( ’). Une énergie d’implantation comprise entre 10 keV et 250 keV, et une dose d’implantation comprise entre 1.1016 /cm2 et 1.1018 /cm2 pourront être utilisées pour former un plan fragile enterré 1 à une profondeur comprise entre 10 nm et 1500 nm, plus particulièrement comprise quelques dizaines de nm et 1000 nm. Notons qu’une couche de protection peut être déposée sur le substrat donneur 10D avant l’implantation ionique. De même, des séquences de nettoyage peuvent être appliquées préalablement et/ou après la sous-étape d’implantation, de manière à éliminer les potentielles contaminations particulaires, hydrocarbures ou métalliques. La couche de protection peut être conservée ou retirée préalablement à la sous-étape suivante.
Le substrat donneur 10D implanté est ensuite assemblé, par adhésion moléculaire, sur le substrat support 50 via une interface de collage direct 72 ( ’’). Un film 51 peut être cru ou déposé sur le substrat support 50 préalablement à l’assemblage ( ’’’). Le rôle de ce film 51 peut être de faciliter le collage ou d’améliorer les forces d’adhésion de l’interface 72 ; il peut également avoir une fonction électrique (isolation verticale) ou thermique (amélioration de la conductibilité thermique) dans le dispositif 200 visé.
Dans la suite de la description du procédé, ce film 51 ne sera pas illustré pour des raisons de simplification des figures.
Les faces à assembler des substrats donneur 10D et support 50 subissent avantageusement des nettoyages (par exemple, RCA) et/ou des activations de surface (notamment par plasma N2 ou O2) de manière à améliorer la qualité et la tenue mécanique de l’interface de collage 72. Le collage direct par adhésion moléculaire ne nécessite pas une matière adhésive, car des liaisons s’établissent à l’échelle atomique entre les surfaces assemblées. Plusieurs types de collage par adhésion moléculaire existent, qui diffèrent notamment par leurs conditions de température, de pression, d’atmosphère ou de traitements préalables à la mise en contact des surfaces. On peut citer le collage à température ambiante avec ou sans activation préalable par plasma des surfaces à assembler, le collage par diffusion atomique (« Atomic diffusion bonding » ou ADB selon la terminologie anglo-saxonne), le collage avec activation de surface (« Surface-activated bonding » ou SAB), etc.
Enfin, la sous-étape de séparation le long du plan fragile enterré 1 s’opère habituellement par application d’un traitement thermique, à une température comprise entre 400°C et 1200°C. Un tel traitement thermique induit le développement des cavités et microfissures dans le plan fragile enterré 1, et leur mise sous pression par les espèces légères présentes sous forme gazeuse, jusqu’à la propagation d’une fracture le long dudit plan fragile 1. Alternativement ou conjointement, une sollicitation mécanique peut être appliquée à l’ensemble collé et en particulier au niveau du plan fragile enterré 1, de manière à propager ou aider à propager mécaniquement la fracture menant à la séparation. Lorsque la séparation est terminée, on obtient une couche utile 10’, issue du substrat donneur 10D et destinée à former la première couche conductrice 10, reportée sur le substrat support 50 ( ). La face libre de la couche utile 10’ est habituellement rugueuse après séparation. On peut lui appliquer des traitements thermiques ou des traitements de surface pour améliorer la qualité cristalline de la couche et sa rugosité de surface, et ainsi obtenir la première couche conductrice 10.
Lorsque des énergies d’implantation standard sont utilisées, la couche utile 10’ présente une épaisseur inférieure à 2 μm à l’issue de la séparation. Si la première couche conductrice 10 est attendue à une épaisseur plus importante, une sous-étape de croissance par épitaxie (par exemple par MW-PECVD) peut être opérée pour augmenter cette épaisseur.
Revenant à la description générale du procédé, une fois la première couche conductrice 10 formée à la surface du substrat support 50, une étape c) correspondant à la formation de la couche intermédiaire 30 sur la première couche conductrice 10 est effectuée ( , ).
Préférentiellement, la couche intermédiaire 30 présente une concentration en azote ou en phosphore comprise entre 1014/cm3 et 1021/cm3. L’épaisseur de la couche intermédiaire 30 peut être comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm.
Cette étape peut être réalisée par toute technique connue permettant une croissance épitaxiale, préférentiellement par une technique de dépôt MW-PECVD. Des paramètres dans les mêmes gammes de valeurs que précédemment citées pourront être utilisés.
Selon un mode de réalisation alternatif, la couche intermédiaire 30 peut être reportée sur la première couche conductrice 10 par une technique de transfert de couche mince (de manière similaire au deuxième mode de mise en œuvre de l’étape b) détaillé précédemment). Dans ce mode de réalisation, la première couche conductrice 10 est avantageusement formée par croissance épitaxiale sur le substrat support 50, conformément au premier mode de mise œuvre de l’étape b) décrit.
L’étape suivante d) correspond à la formation de la couche active 40 sur de la couche intermédiaire 30 ( , ).
La couche active 40 en diamant monocristallin, destinée à former le canal de conduction 41 du transistor 100, est préférentiellement attendue avec une concentration en bore (dopants de type p) comprise entre 1015/cm3 et 1019/cm3, et avec une épaisseur typiquement comprise entre 100 nm et 20 μm, de préférence entre 100 nm et 5 μm.
Comme l’étape c) précédente, l’étape d) peut être réalisée par toute technique permettant une croissance épitaxiale, avantageusement par une technique de dépôt MW-PECVD. Une interface épitaxiale 64 est alors créée entre la couche active 40 et la couche intermédiaire 30.
L’étape suivante e) correspond à la formation de la deuxième couche conductrice 20 sur la couche active 40 et sur la couche intermédiaire 30 ( , ). Afin que la deuxième couche conductrice 20 puisse être en contact avec la couche intermédiaire 30, la couche active 40 doit être retirée d’une partie de la surface de la couche intermédiaire 30, par exemple par gravure sèche, implémentée après une étape de lithographie pour la définition d’un masque ; alternativement, la couche active 40 doit être déposée uniquement localement sur une partie de la surface de la couche intermédiaire 30, lors de l’étape d) précédente.
De manière préférée, la deuxième couche conductrice 20 présente une concentration en bore supérieure à 1019/cm3 et une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm (comme évoqué précédemment).
Comme les deux étapes précédentes, l’étape e) peut être réalisée par toute technique permettant une croissance épitaxiale, préférentiellement par une technique de dépôt MW-PECVD. Une interface épitaxiale 62 est alors définie entre la deuxième couche conductrice 20 et la couche active 40, et entre la deuxième couche conductrice 20 et la couche intermédiaire 30.
Avantageusement, les étapes de croissance épitaxiale successives du procédé selon l’invention sont opérées dans la chambre de dépôt d’un équipement de MW-PECVD, sans sortie en atmosphère ambiante, de manière à éviter toute contamination. Si une ou des sortie(s) à l’atmosphère ambiante devait(aient) être faite(s), des nettoyages sont requis avant le retour dans la chambre de dépôt de manière à débarrasser la surface de contaminations particulaires, métalliques ou hydrocarbures.
Enfin, le procédé de fabrication comprend une étape f) de structuration de la deuxième couche conductrice 20 et de la couche intermédiaire 30 dans le plan principal (x,y). Elle est basée sur des gravures locales successives de ces couches 20,30, permettant de définir les premier 11 et deuxième 21 contacts du condensateur 150 et de définir l’électrode de source 22 et l’électrode de drain 23 du transistor 100 ( , ). Sur les figures, la source 22 du transistor 100 et le deuxième contact 21 du condensateur 150 sont reliées électriquement par continuité de la deuxième couche conductrice 20, cela dans l’objectif de connecter le condensateur 150 en parallèle avec le transistor 100. D’autres modes de connexion électrique pourraient bien sûr être mis en œuvre pour relier la source 22 et le deuxième contact 21, la continuité de la deuxième couche conductrice 20 restant l’option la plus simple et efficace.
Pour graver localement les couches, un masque par exemple en nitrure de silicium est déposé et structuré à la surface de la deuxième couche conductrice 20 par photolithographie et gravure, de manière à masquer uniquement les zones dans lesquelles la deuxième couche conductrice 20 doit être conservée. La gravure de la deuxième couche conductrice 20 peut être effectuée par attaque sèche, par exemple par plasma oxygène.
Un deuxième masque doit ensuite être déposé et structuré, pour définir les zones à graver de la couche intermédiaire 30, lesquelles zones vont notamment ménager un accès au premier contact 11 (formé dans la première couche conductrice 10) du condensateur 150. Le premier masque peut être retiré préalablement à la formation du deuxième masque, ou à la fin de l’étape f) en même temps que le deuxième masque. Les mêmes solutions de gravure que pour la deuxième couche conductrice 20 peuvent être utilisées pour structurer la couche intermédiaire 30.
Après retrait des masques, le dispositif 200 comprend le condensateur 150 au voisinage du transistor 100, ainsi que les électrodes de source 22 et de drain 23 dudit transistor 100 ( , ).
L’étape f) comprend également la formation d’une électrode de grille G, entre les électrodes de source 22 et de drain 23, au-dessus du canal de conduction 41 ( ’, ’). Cette électrode de grille G comprend une couche isolante, par exemple en oxyde d’aluminium, en contact avec la couche active 40 et une couche métallique, par exemple en aluminium, en contact avec ladite couche isolante. Des étapes classiques de dépôt, photolithographie et gravure peuvent être implémentées pour l’élaboration de l’électrode de grille G.
Comme évoqué précédemment, le transistor 100 et le condensateur 150 sont avantageusement connectés en parallèle. La source 22 et le premier contact 21 sont directement connectés via la deuxième couche conductrice 20. Le drain 23 et le premier contact 11 du condensateur 150 peuvent être connectés par un fil métallique (« wire bonding » selon la terminologie anglo-saxonne). La proximité des deux composants cointégrés diminue la longueur de fil métallique de connexion et limite donc les problèmes d’inductances parasites. Alternativement, pour limiter encore davantage ces phénomènes parasites, un niveau d’interconnexion métallique (impliquant un niveau de lithographie supplémentaire, une couche de passivation et une ligne de métallisation connectant le drain 23 et le premier contact 11) peut être réalisé.
Bien sûr, l’invention n’est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l’invention.

Claims (15)

  1. Dispositif monolithique (200) incluant un transistor à effet de champ (100) et au moins un condensateur (150), caractérisé en ce qu’il comprend :
    - un substrat support (50),
    - un empilement comprenant une première couche conductrice (10) et une deuxième couche conductrice (20) en diamant monocristallin comportant des dopants de type p, et une couche intermédiaire (30) en diamant monocristallin, électriquement isolante, intercalée entre la première couche conductrice (10) et la deuxième couche conductrice (20), la première couche conductrice étant disposée sur le substrat support (50), la première couche conductrice (10) et la deuxième couche conductrice (20) formant respectivement un premier (11) et un deuxième (21) contact du condensateur (150),
    - une couche active (40) en diamant monocristallin comportant des dopants de type p, dans laquelle est formé le canal de conduction (41) du transistor (100), la couche active (40) s’étendant parallèlement à un plan principal (x,y) et étant disposée sur la couche intermédiaire (30),
    et en ce que :
    - la deuxième couche conductrice (20) comporte une interface épitaxiale (62) avec la couche active (40),
    - la deuxième couche conductrice (20) est structurée dans un plan parallèle au plan principal (x,y) et forme une électrode de source (22) et une électrode de drain (23) du transistor (100).
  2. Dispositif monolithique (200) selon la revendication 1, dans lequel :
    - la couche active (40) présente une concentration en bore comprise entre 1015/cm3 et 1019/cm3, et/ou
    - la première couche conductrice (10) et la deuxième couche conductrice (20) présentent une concentration en bore supérieure à 1019/cm3, et/ou
    - la couche intermédiaire (30) présente une concentration en azote ou en phosphore comprise entre 1014/cm3 et 1021/cm3.
  3. Dispositif monolithique (200) selon l’une des revendications 1 et 2, dans lequel :
    - la première couche conductrice (10) et la deuxième couche conductrice (20) présentent une épaisseur, selon un axe normal (z) au plan principal (x,y), comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm, et/ou
    - la couche intermédiaire (30) présente une épaisseur, selon un axe (z) normal au plan principal (x,y), comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm, et/ou
    - la couche active (40) présentent une épaisseur, selon un axe (z) normal au plan principal (x,y), comprise entre 100 nm et 20 μm, préférentiellement entre 100 nm et 5 μm.
  4. Dispositif monolithique (200) selon l’une des revendications 1 à 3, dans lequel le substrat support (50) présente une résistivité supérieure à 10 kohm.cm.
  5. Dispositif monolithique (200) selon l’une des revendications 1 à 4, dans lequel le condensateur (150) est connecté en parallèle avec le transistor (100).
  6. Dispositif monolithique (200) selon l’une des revendications 1 à 5, dans lequel :
    - le substrat support (50) est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et
    - une interface épitaxiale (65) est définie entre ledit substrat support (50) et la première couche conductrice (10).
  7. Dispositif monolithique (200) selon l’une des revendications 1 à 5, dans lequel une interface de collage (72) est définie entre le substrat support (50) et la première couche conductrice (10).
  8. Dispositif monolithique (200) selon la revendication 7, dans lequel le substrat support (50) comprend du diamant monocristallin ou polycristallin, et/ou du carbure de silicium monocristallin ou polycristallin, et/ou un film (51) adjacent à l’interface de collage (72).
  9. Procédé de fabrication d’un dispositif monolithique (200) selon l’une des revendications 1 à 8, comprenant les étapes suivantes :
    a) la fourniture du substrat support (50),
    b) la formation de la première couche conductrice (10) sur le substrat support (50),
    c) la formation de la couche intermédiaire (30) sur la première couche conductrice (10),
    d) la formation de la couche active (40) sur la couche intermédiaire (30) par croissance épitaxiale,
    e) la formation de la deuxième couche conductrice (20) sur la couche active (40) et sur la couche intermédiaire (30), par croissance épitaxiale,
    f) la structuration de la deuxième couche conductrice (20) dans le plan principal (x,y), pour former le condensateur (150), adjacent au transistor (100), et définir l’électrode de source (22) du transistor (100), l’électrode de drain (23) du transistor (100) et le deuxième contact (21) du condensateur (150) dans la deuxième couche conductrice (20).
  10. Procédé de fabrication selon la revendication 9, dans lequel la source (22) et le deuxième contact (21), ou le drain (23) et le deuxième contact (21) sont électriquement connectés par continuité de la deuxième couche conductrice (20).
  11. Procédé de fabrication selon l’une des revendications 9 et 10, dans lequel :
    - le substrat support (50) est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et
    - l’étape b) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde.
  12. Procédé de fabrication selon l’une des revendications 9 à 11, dans lequel l’étape c) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde.
  13. Procédé de fabrication selon l’une des revendications 9 à 11, dans lequel l’étape c) est opérée par transfert de la couche intermédiaire (30) sur la première couche conductrice (10), via une interface de collage (73).
  14. Procédé de fabrication selon l’une des revendications 9 et 10, dans lequel l’étape b) est opérée par transfert de la première couche conductrice (10) sur le substrat support (50).
  15. Procédé de fabrication selon la revendication 14, dans lequel l’étape b) comprend les sous-étapes suivantes :
    - l’implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces dans un substrat donneur (10D), pour définir un plan fragile enterré (1),
    - l’assemblage du substrat donneur (10D) sur le substrat support (50) via une interface de collage direct (72),
    - la séparation le long du plan fragile enterré (1) menant au transfert d’une couche utile (10’), issue du substrat donneur (10D) et destinée à former la première couche conductrice (10), sur le substrat support (50).
PCT/EP2025/057985 2024-03-25 2025-03-24 Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif Pending WO2025202121A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FRFR2402964 2024-03-25
FR2402964A FR3160512A1 (fr) 2024-03-25 2024-03-25 Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif

Publications (1)

Publication Number Publication Date
WO2025202121A1 true WO2025202121A1 (fr) 2025-10-02

Family

ID=92538459

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2025/057985 Pending WO2025202121A1 (fr) 2024-03-25 2025-03-24 Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif

Country Status (2)

Country Link
FR (1) FR3160512A1 (fr)
WO (1) WO2025202121A1 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254862A (en) * 1991-08-14 1993-10-19 Kobe Steel U.S.A., Inc. Diamond field-effect transistor with a particular boron distribution profile
WO2012072646A1 (fr) * 2010-12-01 2012-06-07 Diamond Microwave Devices Limited Transistor à effet de champ
US20200235240A1 (en) * 2017-07-19 2020-07-23 Centre National De La Recherche Scientifique Diamond MIS Transistor
FR3120470A1 (fr) * 2021-03-05 2022-09-09 Diamfab Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite
FR3134234A1 (fr) * 2022-03-30 2023-10-06 Soitec Structure composite comprenant une couche mince monocristalline sur un substrat support en carbure de silicium poly-cristallin et procede de fabrication associe

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254862A (en) * 1991-08-14 1993-10-19 Kobe Steel U.S.A., Inc. Diamond field-effect transistor with a particular boron distribution profile
WO2012072646A1 (fr) * 2010-12-01 2012-06-07 Diamond Microwave Devices Limited Transistor à effet de champ
US20200235240A1 (en) * 2017-07-19 2020-07-23 Centre National De La Recherche Scientifique Diamond MIS Transistor
FR3120470A1 (fr) * 2021-03-05 2022-09-09 Diamfab Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite
FR3134234A1 (fr) * 2022-03-30 2023-10-06 Soitec Structure composite comprenant une couche mince monocristalline sur un substrat support en carbure de silicium poly-cristallin et procede de fabrication associe

Also Published As

Publication number Publication date
FR3160512A1 (fr) 2025-09-26

Similar Documents

Publication Publication Date Title
EP3175477B1 (fr) Structure pour applications radio-frequences
EP3577683A1 (fr) Structure pour application radiofréquence
EP4030467A1 (fr) Procédé de collage direct hydrophile de substrats
EP2332171B1 (fr) Procede de fabrication d'une structure semi-conductrice plan de masse enterre
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
WO2022185014A1 (fr) Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite
EP1483793B1 (fr) Diode schottky de puissance a substrat sicoi, et procede de realisation d'une telle diode
EP0374001A1 (fr) Procédé de durcissement vis-à-vis des rayonnements ionisants de composants électroniques actifs, et composants durcis de grandes dimensions
WO2025202121A1 (fr) Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif
FR2880189A1 (fr) Procede de report d'un circuit sur un plan de masse
WO2025202118A1 (fr) Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d'un tel dispositif
FR3160520A1 (fr) Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif
EP0901158B1 (fr) Circuit intégré de puissance, procédé de fabrication d'un tel circuit et convertisseur incluant un tel circuit
EP1407486B1 (fr) Procede de fabrication d'un transistor sur un substrat soi
EP3903342B1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d'une telle structure
FR3063834A1 (fr) Procede de fabrication d'un dispositif semi-conducteur tridimensionnel
EP3903340A1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences
EP4379801B1 (fr) Dispositif microélectronique à tenue en tension verticale améliorée
EP3874247A1 (fr) Procede de fabrication d'une structure de detection a taux d'absorption optimise et ladite structure
FR3053832A1 (fr) Procede de fabrication d'un transistor a heterojonction a effet de champ et transistor correspondant
EP4047649A1 (fr) Procédé de protection d'un étage supérieur de composants électroniques d'un circuit intégré contre l'effet d'antenne
WO2026087452A1 (fr) Substrat pour la fabrication d'un transistor a haute mobilite d'electrons
WO2005093823A1 (fr) Substrat de type semi-conducteur sur isolant comportant une couche enterree en carbone diamant et procede de realisation d'un tel substrat
FR3143199A1 (fr) Transistor HEMT
EP4173033A1 (fr) Transistor a electrodes interdigitees, comprenant un terminal de grille connecte par une pluralite de vias verticaux aux electrodes de grille

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25713666

Country of ref document: EP

Kind code of ref document: A1