CH662668A5 - Procede et appareil pour convertir des donnees digitales. - Google Patents
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Description
La présente invention concerne un procédé et un appareil de conversion d'un signal digital de base divisé en une série de mots de base chacun de m bits en un signal digital converti en appariant un mot converti avec chacun desdits mots de base, chacun desdits mots convertis ayant n bits, n étant plus grand que m, et satisfaisant à une
La table I montre qu'il existe de nombreuses combinaisons qui satisfont aux contraintes. Par exemple, si trois zéros digitaux sont permis au début de chaque mot, aucun zéro digital ne peut alors être permis à la fin de n'importe quel mot. Dans ce cas, la table I montre 6S que le total des combinaisons possibles est:
137 = 69 + 40 + 20 + 8 Parmi toutes les combinaisons possibles de la table I, le total maximum est obtenu si pas plus que deux zéros digitaux sont permis
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au début d'un mot converti de dix bits et si pas plus qu'un zéro digital est permis à la fin. Dans ce cas, ce total est:
193 = 69 + 40 + 20 + 34 + 20 + 10 Ainsi, 193 combinaisons de dix bits sont à disposition pour lesquelles la composante continue DC est zéro. Ces combinaisons sont appelées «combinaisons primaires».
Par le fait-qu'il existe 256 mots possibles de huit bits des données originales, 63 combinaisons additionnelles de dix bits sont nécessaires pour représenter la totalité des données originales. Il est donc nécessaire d'utiliser des combinaisons de dix bits pour lesquelles la composante continue DC n'est pas nulle.
La table suivante illustre le nombre de combinaisons possibles de dix bits qui commencent par pas plus que deux zéros digitaux et se terminent avec pas plus qu'un zéro digital et qui ont une composante continue de 0, —2 et +2 si elles sont codées NRZI.
La table II montre les 193 (= 103 + 60 + 30) combinaisons possibles dans lesquelles la composante continue est zéro. Il faut noter que les données dans la colonne «0» de la table II: 103 = (69 + 34); 60 = (40 + 20) et 30 = (20 + 10), représentent les totaux des colonnes «...1 » et «..10» de la table I.
Table II
-2
0
+2
1....
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01...
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40
001..
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11
Pour calculer le nombre des composantes continues DC différentes de zéro de la table II, il a été admis que le dernier bit de la combinaison précédente de dix bits était au niveau inférieur du signal. Si l'on avait admis que le niveau du dernier bit du mot précédent était haut, les colonnes —2 et +2 seraient permutées. Dans chaque cas, la supposition concernant le niveau de début des mots convertis est uniquement une convention. La composante DC obtenue selon cette convention sera désignée par «composante DC de convention». La convention particulière adoptée seulement comme un exemple dans la description qui va suivre ne limite pas l'invention.
Les figures 1A à 1C illustrent quelques exemples de mots convertis utilisés dans la confection de la table II. Par exemple, les figures 1A et 1B montrent des combinaisons de dix bits dans le code NRZI avec une composante DC de convention de —2; la figure 1C montre une combinaison de dix bits avec une composante DC de convention de +2. Les figures 1A à 1C montrent aussi que si la table II avait été construite en définissant la composante DC de convention en admettant que le dernier bit de la combinaison précédente de dix bits était le niveau supérieur du signal, les colonnes « —2» et « + 2» seraient permutées.
Dans chaque cas, puisque 193 combinaisons primaires seulement de dix bits sont à disposition, 63 «combinaisons secondaires» additionnelles avec une composante DC différente de zéro sont nécessaires pour représenter complètement toutes les 256 combinaisons possibles des mots de données originaux de huit bits. Pour des raisons qui seront expliquées plus bas, il est nécessaire dans l'exemple ci-dessus que le bit initial de la combinaison de dix bits dans le code NRZI soit un zéro digital. En plus, dans cette forme d'exécution, la composante DC de convention de toutes les combinaisons secondaires est la même. Cela étant, la table II montre qu'il n'y a pas suffisamment de combinaisons (40 + 11) de bits avec une composante DC de convention de +2. En conséquence, les 63 combinaisons additionnelles sont choisies parmi les 73 (43 + 30) combinaisons de dix bits avec une composante DC de convention de —2.
Les figures 2A et 2B illustrent une propriété importante des combinaisons de dix bits ainsi choisies. Si le premier bit dans une combinaison secondaire comme indiqué en figure 2B est inversé, sa composante DC de convention passe de —2 à +2. Il est possible d'inverser d'autres bits dans des combinaisons secondaires pour changer la composante DC de convention de —2 à +2, mais il est préférable de changer la composante DC de convention par inversion du premier bit puisque cela résulte toujours dans le changement de la composante DC de convention de — 2 à + 2 et dans le changement de la composante DC de convention réelle de +2 ou — 2 à —2 ou + 2 respectivement.
Le procédé de cette forme d'exécution peut être compris par référence aux figures 3A et 3B. Admettons que, comme indiqué en figure 3A, une partie particulière du signal digital converti se termine au niveau inférieur. Admettons aussi que la composante DC du signal à la fin de cette partie de signal soit zéro. Dans les figures 3A et 3B, les flèches indiquent le début et la fin des mots convertis consécutifs. Si le premier mot entier converti CW1 en figure 3A comprend une combinaison secondaire, sa composante continue DC sera —2. Pour tous les mots suivants qui comprennent des combinaisons primaires, la composante DC est zéro. Ainsi, la composante DC du signal entier reste à —2. Lorsque la prochaine combinaison secondaire de dix bits, CW3, se produit, la composante DC de la partie du signal comprenant la paire de combinaisons secondaires peut être mise à zéro dans cet exemple en inversant un bit dans la prochaine combinaison secondaire si sa composante DC réelle est la même que la composante DC réelle de la première combinaison secondaire dans cette partie du signal.
En considérant la figure 3A comme un premier exemple, le nombre de transitions de niveaux dans la partie du signal comprenant la paire de combinaisons secondaires avant le début des secondes combinaisons secondaires est huit, nombre pair. Après un nombre pair de changements de niveau, le niveau du signal au débit de la seconde combinaison secondaire de dix bits sera le même que le niveau du signal au début de la première combinaison secondaire. Ainsi, si la-seconde combinaison secondaire commence sur le même niveau, sa composante DC réelle sera la même, ici — 2. Mais si le premier bit de cette seconde combinaison secondaire est changé d'un zéro digital à un «un» digital, la composante DC de la seconde combinaison secondaire devient +2. En ajoutant cette dernière à la composante DC réelle du signal avant la seconde combinaison secondaire qui est —2, la composante DC de la partie entière du signal devient zéro.
La raison pour laquelle on choisit le premier bit des combinaisons secondaires comme étant un zéro, comme indiqué plus haut en relation avec la table II, devient claire. Si les combinaisons secondaires étaient choisies avec un bit initial 1 digital, le changement de la composante DC réelle de cette combinaison de —2 à +2 ou vice versa demanderait le changement du premier bit d'un «un» digital à un zéro digital. Ce changement pourrait résulter dans la création de suffisamment de zéros consécutifs pour rendre Tmax/Tmin plus grand que quatre.
La figure 3B illustre un autre exemple. Si le nombre de transitions de niveaux avant le début de la seconde combinaison secondaire est impair, la combinaison secondaire commence à un niveau élevé et sa composante DC est +2. Ainsi, aucune inversion n'est requise pour rendre zéro la composante DC de la partie entière du signal de trois mots CW1-CW3 de la figure 3B.
La figure 4 montre un exemple d'un appareil capable de réaliser la conversion selon le procédé ci-dessus. Dans cette figure, le numéro de référence 1 désigne une borne d'entrée, le numéro 2 un registre de transfert de 8 bits, le numéro 3 un circuit logique de conversion et le numéro 4 un registre de transfert de 10 bits. L'information sur la borne d'entrée 1 est alors transférée 8 bits par 8 bits à travers le registre de transfert 2 et cette information (Bl, B2, B3, B4, B5, B6, B7, B8) est délivrée au circuit logique 3. Dans le circuit logique 3, la conversion un à un est exécutée et l'information convertie de 10 bits (Pl. P2, P3, P4, P5, P6, P7, P8, P9, PIO) est délivrée au registre de transfert 4.
En outre, le nombre de transition de niveaux du signal après son codage NRZI est détecté par le circuit logique 3. Puisque le nombre de transitions de niveaux est connu d'avance pour chaque combinai5
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son, une mémoire ROM (read only memory) formant le circuit logique 3 peut donner simultanément une information relative au nombre de transitions de niveaux (il suffit de donner une information indiquant si le nombre de transitions de niveaux est pair ou impair et si le nombre est impair, l'information est « 1 » digital).
Cette information à la sortie Q est délivrée à un circuit de maintien 8 et la sortie Q' de ce circuit 8 est connectée au circuit logique 3. Un signal de cycle correspondant à chaque groupe de 8 bits délivrés à la borne d'entrée 1 est détecté par un circuit de détection 9 et ce signal de cycle est délivré à la borne de charge du registre de transfert 4 et à la borne de maintien du circuit 8.
Lors de la conversion des bits, par exemple de la combinaison secondaire ci-dessus, la sortie de maintien Q' est utilisée de manière que si le signal sur la sortie Q' est «0», le bit initial est converti à « 1 », tandis que si le signal sur la sortie Q' est « 1 », le bit initial est converti à «0». A ce moment, un signal apparaît à la sortie Q indiquant si le nombre de transitions est pair ou impair, cette information étant mémorisée dans le circuit 8. En outre, lorsque les bits sont convertis dans la combinaison primaire, la sortie de 10 bits est délivrée sans changement et le signal sur la sortie Q, qui est une information paire ou impaire produite par la somme du nombre des transitions de la combinaison primaire et de la sortie de maintien Q', est mémorisée.
En outre, un signal d'horloge avec une fréquence de 5/4 fois la fréquence d'horloge du signal d'entrée est délivré par une borne de signal d'horloge 5 au registre de transfert 4 délivrant périodiquement le signal de sortie de dix bits. Ce signal de sortie est délivré à un flip-flop JK 6 et le signal d'horloge de la borne 5 est délivré au flip-flop JK 6, de sorte qu'un signal codé NRZI est produit à une borne de sortie 7.
La figure 5 montre un exemple d'un appareil pour démoduler l'information qui a été modulée.
Dans la figure 5, le numéro de référence 11 désigne une borne d'entrée par laquelle un signal est délivré à travers un circuit démodulateur NRZI 12 à un registre de transfert 13 de dix bits. L'information de 10 bits, PI à PIO du registre de transfert 13, est délivrée à un circuit logique de conversion 14 dans lequel l'information de 10 bits est démodulée en utilisant la conversion un à un inverse. En conséquence, l'information démodulée de 8 bits, B1 à B8, est délivrée à un registre de transfert 15 de 8 bits et ensuite délivrée à une borne de sortie 16. Dans ce cas, lorsque l'information de dix bits de la combinaison secondaire ci-dessus est délivrée au circuit logique 14, la conversion inverse est exécutée indifféremment du bit initial.
Comme décrit ci-dessus, la conversion et la démodulation des données peuvent être exécutées.
Toutefois, dans ce système, lorsque les circuits logiques 3 et 14 sont constitués par des mémoires ROM, un très grand nombre de bits sont nécessaires, de sorte que les circuits logiques 3 et 4 sont réalisés par un circuit intégré à grande échelle nécessitant une grande surface, ce qui n'est pas désirable.
Le but de la présente invention est de réaliser un procédé de conversion de données digitales et un appareil pour sa mise en œuvre dans lequel est utilisée un circuit logique de construction simplifiée.
Pour atteindre ce but, le procédé de conversion selon l'invention est décrit dans la revendication 1 et l'appareil pour sa mise en œuvre est réalisé comme décrit dans la revendication 2.
L'invention va être décrite plus en détail ci-après, à titre d'exemple et à l'aide du dessin dans lequel:
Les figures 1A à 1C illustrent des combinaisons secondaires possibles de dix bits d'un signal digital converti codé NRZI,
la figure 2A illustre une combinaison secondaire de dix bits d'un signal digital converti codé NRZI,
la figure 2B illustre la combinaison de dix bits de la figure 2A dont le premier bit est inversé de «0» à « 1 »,
les figures 3A et 3B illustrent des signaux digitaux convertis, la figure 4 illustre schématiquement un appareil pour produire un signal digital converti de m bits codé NRZI à partir d'un signal digital de base de n bits,
la figure 5 illustre schématiquement un appareil pour restituer un signal digital de base de n bits à partir de signal digital converti de m bits codé NRZI,
la figure 6 est un schéma bloc montrant une forme d'exécution 5 d'un appareil de conversion d'information selon la présente invention,
la figure 7 est un schéma bloc montrant un exemple pratique d'un circuit de sous-logique utilisé dans l'appareil de conversion selon la figure 6,
io la figure 8 est un schéma bloc montrant un exemple pratique d'éléments de la figure 6,
la figure 9 est un schéma bloc montrant un exemple d'un appareil de démodulation utilisé dans la présente invention,
la figure 10 est un schéma bloc d'un exemple pratique d'un 15 circuit de sous-logique utilisé dans l'appareil de démodulation de la figure 9,
là figure 11 est un schéma bloc montrant un exemple d'un circuit dans lequel des circuits logiques principaux utilisés dans les appareils de conversion et de démodulation des figures 6 et 9 sont intégrés en-20 semble, et les figures 12 à 17 sont des diagrammes montrant différentes configurations de 278 bits.
La présente invention va être décrite en détail ci-après à l'aide du dessin.
25 Parmi 1024 combinaisons différentes de dix bits, les configurations de dix bits pouvant satisfaire les contraintes mentionnées plus haut existent en nombre de 278 (les 278 configurations de dix bits indiquées dans les figures 12 à 17). Si les 278 configurations de combinaisons de dix bits sont divisées en configurations de cinq bits su-30 périeurs et cinq bits inférieurs, les configurations des cinq bits inférieurs peuvent être classées en cinq groupes A à E comme indiqué dans la table III suivante. En outre, des configurations d'exception existent.
Table III
A
B
c
D
E
10101
00101
10111
00111
01001
11001
10001
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La table III montre que, dans les groupes A et B, le bit initial est inversé mais que les quatre autres bits sont identiques. En outre, les 50 trois bits inférieurs des groupes C et D sont les mêmes que les trois bits inférieurs des configurations qui commencent par «0» dans le groupe A et par « 1 » dans le groupe B.
La table IV montre que les 5 bits supérieurs sont combinés de 21 différentes manières.
Table IV
5 bits supérieurs
Groupes de 5 bits inférieurs
Nombre de configurations
1
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® D
8
2
01011
® C E
8
3
01101
® ® E
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4
01010
® ® E
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5
01100
® E
8
6
01110
® C E
8
7
00100
® © E
8
8
00101
® (D E
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Table IV (suite)
5 bits supérieurs
Groupes de 5 bits inférieurs
Nombre de configurations
9
00110
® E
8
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00111
® (D E
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01111
® ® E
16
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® ®
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® © E
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11011
® ® E
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10100
® ® E
14
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10101
® C E
8
17
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® D
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® ® E
16
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11111
® C E
8
20
10111
® ®
10
21
11000
®
5
Pour ces configurations, les groupes A à E des 5 bits inférieurs qui satisfont les contraintes mentionnées plus haut et qui peuvent être reliés ou connectés sont indiqués dans la colonne centrale de la table IV. Dans cette table, la lettre A' indique les cinq bits inférieurs qui commencent avec un niveau différent de «0», tandis que la lettre B' indique les cinq bits inférieurs qui commencent avec des signaux différents de «00».
En conséquence, lorsque les groupes marqués par des cercles en table IV sont utilisés, le nombre des configurations formées par les connexions respectives des bits devient comme indiqué dans la colonne de droite de la table IV et 240 configurations peuvent être formées. En outre, en ajoutant 16 configurations dans lesquelles les cinq bits inférieurs appartiennent au groupe E, il est possible de form,er 256 configurations.
La configuration d'entrée de 8 bits est divisée en groupes supérieur et inférieur de 4 bits chacun. La configuration de chacun des 4 bits est combinée de 16 manières différentes. En conséquence, on peut faire correspondre respectivement les configurations des 4 bits supérieurs à une ou plusieurs des 21 configurations de la table IV, tandis que l'on peut faire correspondre les 4 bits inférieurs respectivement aux configurations de la table III.
On voit que l'on peut faire correspondre 16 configurations de
4 bits inférieurs à 16 configurations des groupes A et B de la table III. Il en résulte que les 4 bits supérieurs de l'entrée peuvent directement correspondre à 9 configurations de 5 bits qui comprennent les groupes A, B (y compris B') dans la colonne centrale de la table IV. Ainsi, parmi 9 configurations de 5 bits supérieurs qui comprennent n'importe lequel des groupes A (y compris A') et B, 2 configurations qui comprennent le groupe B et 2 configurations désirées qui comprennent le groupe A sont combinées l'une avec l'autre et l'on peut faire correspondre deux paires de 5 bits supérieurs (chacune de
2 configurations) à 2 configurations de 4 bits supérieurs de l'entrée. De même, 2 configurations désirées, parmi les 5 configurations restantes qui comprennent le groupe A, sont combinées ensemble, de sorte que l'on fait correspondre une paire des 5 bits supérieurs (2 configurations) à 1 configuration des 4 bits supérieurs de l'entrée. En outre, 2 configurations des 5 bits supérieurs qui comprennent les groupes A (y compris A') et C sont combinées avec 2 configurations désirées parmi les 3 configurations restantes qui comprennent le groupe A, de sorte que l'on fait correspondre deux paires des 5 bits supérieurs (chacun de 2 configurations) à 2 configurations des 4 bits supérieurs de l'entrée. La configuration restante qui comprend le groupe A est combinée avec une configuration qui comprend les groupes B et D, de sorte que l'on fait correspondre une paire de
5 bits supérieurs (deux configurations) à une configuration des 4 bits supérieurs de l'entrée. On fait correspondre 16 configurations des
5 bits supérieurs qui comprennent le groupe E à une configuration de 4 bits supérieurs de l'entrée.
Avec les configurations ainsi créées, une conversion 8/10 peut être divisée en 2 systèmes de conversion 4/5. Il en résulte que la conversion logique peut être considérablement simplifiée.
Un exemple d'un circuit de conversion et d'un circuit démodulateur selon l'invention est décrit ci-après. La figure 6 montre un exemple d'un circuit de conversion utilisé dans la présente invention.
En figure 6, le numéro de référence 21 désigne un groupe de bornes d'entrée de huit bits, le numéro 22 un circuit logique principal de conversion formé d'un groupement logique programmable PLA (programmable logie array) ou une porte et le numéro 23 un circuit de sous-logique susceptible de réduire la charge du circuit logique principal 22. Le circuit de sous-logique 23 produit des signaux de détection en détectant la configuration d'entrée. Ainsi, dans la forme d'exécution ci-dessus, le circuit de sous-logique 23 produit par exemple un signal de détection a lorsque l'entrée correspond à une configuration d'une paire qui ne comprend pas le groupe B, ce signal a n'apparaissant pas dans les autres cas. Le circuit 23 produit un signal de détection b lorsque l'entrée correspond à une configuration de la paire qui comprend le groupe E, ce signal b n'apparaissant pas dans les autres cas. Le circuit 23 produit un signal de détection c lorsque l'entrée correspond à la paire qui comprend les groupes A' et B', ce signal c n'apparaissant pas dans les autres cas.
La figure 7 montre un exemple pratique d'un circuit délivrant les signaux a à c pour le cas dans lequel la paire comprenant par exemple deux des groupes A assignés à 6H, 7H et EH des 4 bits supérieurs de l'entrée et la paire comprenant le groupe E est assignée à Fh des 4 bits supérieurs de l'entrée. Il suffit que le signal de détection c, lorsqu'il est assigné séquentiellement avec 000 à 111 des 3 bits inférieurs de l'entrée en table III, soit produit avec 010, 100 et 110 et qu'il n'apparaisse pas dans les autres cas. Dans ce cas, le circuit y relatif est celui de la figure 7.
Ces signaux de détection a à c sont délivrés respectivement au circuit logique principal 22 comme indiqué en figure 6 pour commander celui-ci, ce qui permet de simplifier considérablement la convention logique.
Le numéro de référence 24 désigne un groupe d'inverseurs prévus aux sorties du PLA pour alléger le circuit logique principal 22. Les inverseurs non entre parenthèses sont plus efficaces, tandis que les inverseurs entre parenthèses, s'ils sont prévus, sont plus avantageux.
Le numéro de référence 26 désigne un circuit pour former un signal de commande d'inversion d'un bit initial de sortie par détection de la composante continue (DC) mentionnée plus haut. Le numéro de référence 27 désigne un circuit OU-EXCLUSIF qui inverse le bit initial en utilisant le signal de commande et le numéro 28 désigne un circuit de détection de la composante DC.
Le circuit 26 est illustré en figure 8. Les sorties correspondant aux bits pairs sont connectées respectivement à un circuit OU-EXCLUSIF 31 et sont toutes soumises aux opérations logiques de ce circuit. Dans ce cas, lorsque le bit pair est « 1 », ce bit est inversé ici, de sorte que les composantes DC de ce bit et du bit précédant immédiatement celui-ci deviennent zéro. Lorsque ce bit pair est «0». il existe une composante DC de ± 2. En outre, lorsque les bits commencent par deux zéros, la composante DC devient 0 ou ±4. De manière similaire, lorsque les bits commencent par trois zéros, la composante DC devient ± 2 ou ±6. Ainsi, lorsque le nombre de zéros est pair, la composante DC devient 0, ±4, ± 8, .... alors que si ce nombre est impair, la composante DC devient ±2, ±6, ±10,... . D'autre part, la composante DC d'un ensemble de 10 bits est limitée à 0 ou —2. Il en résulte qu'en détectant si le nombre de zéros dans la configuration ci-dessus est pair ou impair, il est possible de savoir si la composante DC est 0 ou ±2.
Le circuit OU-EXCLUSIF 31 peut donc détecter que si la sortie est « 1 », la composante DC est 0, tandis que si la sortie est «0», la composante DC est —2.
En outre, en figure 8, un circuit OU-EXCLUSIF 32 et un flip-flop 33 de type D constituent un circuit de codage NRZI.
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Le circuit 28 de détection de la composante DC (figure 6) est formé d'un compteur réversible 34. Ce dernier est commandé par un signal d'horloge de demi-fréquence de manière qu'il ne compte que les bits pairs. Le sens de comptage du compteur 34 est commandé par la sortie du circuit OU-EXCLUSIF 32 détectant la composante DC. Par le fait que la sortie du compteur 34 est toujours décalée de deux bits, des circuits OU-EXCLUSIF 35 et 36 sont prévus afin de compenser pour la valeur des deux derniers bits.
Ainsi, la polarité positive ou négative de la composante DC est détectée. Ce signal et le signal du circuit OU-EXCLUSIF 31 sont délivrés respectivement à un circuit NON-ET 37 qui produit alors le signal de commande d'inversion du bit initial.
Une autre version de l'inversion du bit initial est possible en ce que la composante DC est détectée par le compteur ou similaire pour inverser directement le bit initial à la sortie du registre de transfert 25.
Comme décrit plus haut, le signal codé est délivré à une borne de sortie 29.
La figure 9 montre un exemple d'un circuit démodulateur. Le numéro de référence 41 désigne un circuit de détection de la composante DC qui est formé d'un compteur ou similaire. Un signal d'entrée est délivré à travers ce circuit de détection 41 à un registre de transfert 42 et le bit initial est inversé par un circuit OU-EXCLU-SIF 43 en réponse au signal du circuit 41 et ensuite délivré à un circuit logique principal 44.
Le numéro de référence 45 désigne un circuit de sous-logique qui est construit comme indiqué en figure 10 pour produire un signal de détection e pour la configuration comprenant le groupe E et un signal de détection f pour la configuration comprenant le groupe A. Lors de la détection des groupes A et B, le groupe A est détecté lorsque les troisième et cinquième bits sont égaux entre eux et que leurs bits initiaux sont « 1 » et lorsque les troisième et cinquième bits diffèrent l'un de l'autre et que leurs bits initiaux sont «0». Le groupe B est détecté lorsque les troisième et cinquième bits sont égaux entre eux et que leurs bits initiaux sont «0» et lorsque les troisième et cinquième bits diffèrent l'un de l'autre et que leurs bits initiaux s sont « 1 ».
Les signaux de détection e et f sont ensuite délivrés au circuit logique principal 44 pour commander la conversion logique, celle-ci étant extrêmement simplifiée.
Si le signal de détection f est utilisé, le sixième bit de l'entrée lô devient inutile. De cette manière, la sortie démodulée est délivrée au groupe de bornes de sortie 45'.
En outre, la figure 11 montre un exemple dans lequel les circuits logiques principaux 22 et 44 dans les circuits de conversion et de démodulation sont intégrés en un seul circuit 50. Comme indiqué en 15 figure 11, les sorties d'un circuit d'entrée 21' correspondant au groupe de bornes d'entrée 21 en figure 6 et les sorties du registre de transfert 42 en figure 9 sont converties en commun en une sortie «tri-state» et connectées au circuit logique principal 50. Le signal de commutation pour la conversion et la démodulation est appliqué 20 par une borne 51 au circuit logique principal 50.
Il existe plusieurs logiques communes aux circuits logiques principaux 22 et 44.
En conséquence, quand une logique X sélectionnée lorsque le signal de la borne 51 est «0», une logique Y sélectionnée lorsque le 25 signal de la borne 51 est «1» et une logique commune Z sélectionnée en tous temps sont prévues, la disposition de la logique de conversion peut être plus simple que lorsque les circuits 22 et 44 sont séparés.
Lorsque la conversion et la démodulation sont exécutées simulta-30 nément, elles peuvent être exécutées par multiplexage.
Selon la présente invention, la logique de conversion peut être simplifiée.
7 feuilles dessins
Claims (6)
- 6626682REVENDICATIONS1. Procédé de conversion d'un signal digital de base divisé en une série de mots de base chacun de m bits en un signal digital converti en appariant un mot converti avec chacun desdits mots de base, chacun desdits mots convertis ayant n bits, n étant plus grand que m, et satisfaisant à une condition prédéterminée, comprenant les étapes suivantes:diviser ledit mot converti en une pluralité de jeux,effectuer des classements comprenant chacun des jeux de même configuration,diviser le mot de base en une pluralité de jeux correspondants à la pluralité de jeux du mot converti,convertir chacun des jeux desdites pluralités de jeux du mot de base en chacun des jeux desdites pluralités de jeux du mot converti ayant des configurations appropriées dans lesdits classements,détecter si la connexion de pluralités consécutives de jeux dudit mot converti ayant chacune une configuration appropriée satisfait à ladite condition prédéterminée,produire un signal de détection si la condition n'est pas satisfaite, et changer la configuration du jeu du mot converti satisfaisant la condition selon le signal de détection.
- 2. Appareil pour la mise en œuvre du procédé selon la revendication 1 pour convertir un signal digital de base divisé en une série de mots de base chacun de m bits en un signal digital converti en appariant un mot converti avec chaque mot de base, chacun desdits mots convertis ayant n bits, n étant plus grand que m, et satisfaisant une condition prédéterminée, l'appareil comprenant:des moyens (22) pour diviser le mot converti en une pluralité de jeux,des moyens (22) pour diviser le mot de base en une pluralité de jeux correspondants à la pluralité de jeux du mot converti,des moyens (22, 23) pour convertir chacun des jeux de la pluralité de jeux du mot de base en chacun des jeux de la pluralité de jeux du mot converti ayant une configuration appropriée dans des classements comprenant chacun des jeux de même configuration, des moyens 28 pour détecter si la connexion de pluralités consécutives de jeux du mot converti ayant chacune une configuration appropriée satisfait la condition prédéterminée et pour produire un signal de détection si la condition n'est pas satisfaite, et des moyens (26, 27) pour changer la configuration du jeu du mot converti satisfaisant la condition selon le signal de détection.
- 3. Appareil selon la revendication 2 pour moduler et démoduler un signal digital de base divisé en une série de mots de base chacun de m bits en un signal digital converti en appariant un mot converti avec chaque mot de base et vice versa, l'appareil comprenant:un circuit logique (50) recevant le signal digital de base et un signal digital converti,ledit circuit logique (50) ayant une borne de commande (51) et des premiers moyens logiques (X) étant sélectionnés lorsque la borne de commande (51) reçoit un premier signal (de valeur 0) des deuxièmes moyens logiques (Y) étant sélectionnés lorsque la borne de commande (51) reçoit un deuxième signal (de valeur 1) et des troisièmes moyens logiques (Z) étant utilisés à la fois pour la modulation et la démodulation.
- 4. Appareil selon la revendication 3, caractérisé en ce que le circuit logique (50) comprend un groupement logique programmable (programmable logie array).condition prédéterminée, et plus particulièrement un procédé et un appareil de conversion d'un signal digital de base susceptible d'être utilisé dans le cas d'un signal audio ou similaire codé par modulation d'impulsions (PCM) et ensuite enregistré.5 Si un signal analogique tel qu'un signal audio est converti sous forme digitale avant son enregistrement, la fidélité de reproduction du signal enregistré peut être considérablement améliorée. Un mode habituel d'enregistrement convertit un signal analogique initial en données digitales par utilisation du codage par modulation d'impul-lo sions (PCM). Les données digitales PCM sont ensuite modulées par un système de codage dit NRZI (non-return to zero, inverted) ou sans retour à zéro, inversé. Le système de codage NRZI permet un enregistrement avec la même densité possible de bits que le codage NRZ mais sans les problèmes associés au signal de polarité du 15 codage NRZ.Dans le système de codage NRZI, un bit digital « 1 » est représenté par une transition entre les deux niveaux d'un signal, tandis qu'une absence de transition du signal à deux niveaux représente un bit digital «0». Dans le code NRZI, le niveau réel du signal, qu'il 20 soit haut ou bas, ne représente par une information digitale. Par contre, l'information digitale est déterminée par une variation ou une absence de variation du signal entre des cellules ou groupes de bits adjacents. Par exemple, si la partie du signal représentant un bit particulier d'une donnée digitale est au même niveau que la partie 25 représentant le bit précédent, ce bit particulier est un zéro digital.Le présent titulaire a proposé antérieurement un tel système de conversion d'information selon ce qui suit. Ce système a un mode de conversion 8/10 dans lequel chaque groupe de huit bits d'information digitale dans une base binaire est converti en un mot de dix bits 30 pour donner un signal digital converti. Huit bits (Bl, B2, B3, B4, B5, B6, B7, B8) peuvent être combinés de 256 (28) manières différentes. Avec dix bits, 1024 (210) combinaisons sont possibles. Ainsi, 256 des 1024 combinaisons possibles sont utilisées pour représenter les combinaisons de huit bits.35 En correspondance avec les conditions fixées ci-dessus, il existe certaines contraintes selon lesquelles 256 combinaisons peuvent être utilisées. Premièrement, ces conditions exigent que la composante continue (DC) du signal converti soit zéro. Deuxièmement, par le fait que le codage NRZI est utilisé, le nombre de zéros digitaux con-40 sécutifs dans le signal converti ne doit jamais excéder trois, sans quoi Tmax/Tmin (où Tmax est l'intervalle maximum entre les transitions de niveaux et Tmin est l'intervalle minimum entre les transitions) sera plus grand que quatre.Avec ces contraintes, la table I suivante montre les combinaisons 45 possibles de dix bits digitaux dans le code NRZI pour lequel la composante DC est nulle mais dans lequel il n'y a pas plus que trois zéros digitaux dans une ligne (soit à l'intérieur de chaque mot de dix bits, soit à la jonction entre deux de ces mots):Table 1110
- ....100
- ...10001693414401402081001....2010310001...8321
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157643A JPS6048645A (ja) | 1983-08-29 | 1983-08-29 | 情報変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH662668A5 true CH662668A5 (fr) | 1987-10-15 |
Family
ID=15654204
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH4043/84A CH661624A5 (fr) | 1983-08-29 | 1984-08-24 | Procede et appareil pour convertir des donnees digitales. |
| CH896/87A CH662668A5 (fr) | 1983-08-29 | 1984-08-24 | Procede et appareil pour convertir des donnees digitales. |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH4043/84A CH661624A5 (fr) | 1983-08-29 | 1984-08-24 | Procede et appareil pour convertir des donnees digitales. |
Country Status (17)
| Country | Link |
|---|---|
| US (1) | US4617552A (fr) |
| JP (1) | JPS6048645A (fr) |
| KR (1) | KR920005361B1 (fr) |
| AT (1) | AT394464B (fr) |
| AU (3) | AU576515B2 (fr) |
| BE (1) | BE900451A (fr) |
| BR (1) | BR8404315A (fr) |
| CA (1) | CA1224273A (fr) |
| CH (2) | CH661624A5 (fr) |
| DE (1) | DE3431777A1 (fr) |
| DK (1) | DK168782B1 (fr) |
| ES (3) | ES8703219A1 (fr) |
| FR (1) | FR2551277B1 (fr) |
| GB (3) | GB2146206B (fr) |
| IT (1) | IT1175662B (fr) |
| NL (1) | NL192362C (fr) |
| SE (3) | SE458165B (fr) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833471A (en) * | 1984-03-26 | 1989-05-23 | Canon Kabushiki Kaisha | Data processing apparatus |
| US4786890A (en) * | 1987-07-28 | 1988-11-22 | International Business Machines Corporation | Method and apparatus for implementing a PRML code |
| JPH01107373A (ja) * | 1987-10-21 | 1989-04-25 | Sony Corp | データ再生装置 |
| CA2019821C (fr) * | 1988-12-28 | 1995-04-25 | Shoichi Takahashi | Circuit de conversion de signaux |
| DE68920739T2 (de) * | 1989-08-16 | 1995-06-29 | Ibm | Daten-Kodierung für den Sofortstart von PRML-Empfängern. |
| EP0471130B1 (fr) * | 1990-08-16 | 1995-12-06 | International Business Machines Corporation | Méthode de codage et dispositif de traitement en parallèle et en pipeline |
| JP2691480B2 (ja) * | 1991-05-20 | 1997-12-17 | 富士通株式会社 | ２ｂ４ｂ符号則逆変換におけるディスパリティ検出回路 |
| DE69328642T2 (de) * | 1992-02-19 | 2001-01-11 | Mitsubishi Denki K.K., Tokio/Tokyo | Datenumsetzungsverfahren und Aufzeichnungs-/Wiedergabegerät zur Durchführung desselben |
| JP3224418B2 (ja) * | 1992-05-21 | 2001-10-29 | パイオニア株式会社 | 記録データ列２次変調方法 |
| DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | Stmicroelectronics S.R.L., Agrate Brianza | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
| US5544178A (en) * | 1994-06-10 | 1996-08-06 | Cirrus Logic, Inc. | Method and apparatus for encoding data in a PRML class-IV digital communication channel |
| US5644601A (en) * | 1994-10-31 | 1997-07-01 | Symbol Technologies, Inc. | Method and apparatus for bias suppression in a VCO based FM transmission system |
| US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
| JP2000105981A (ja) * | 1998-09-29 | 2000-04-11 | Toshiba Corp | データ変換方法および装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3562742A (en) * | 1966-05-04 | 1971-02-09 | Nippon Electric Co | Reversible code converter |
| US3810111A (en) * | 1972-12-26 | 1974-05-07 | Ibm | Data coding with stable base line for recording and transmitting binary data |
| DE2947874C2 (de) * | 1979-11-28 | 1985-03-21 | Institut für Rundfunktechnik GmbH, 8000 München | Einrichtung zum Aufzeichnen von Videosignalen in digitaler Form auf einen magnetischen Informationsträger sowie Einrichtung zum Abnehmen von in digitaler Form aufgezeichneten Videosignalen auf einem magnetischen Informationsträger |
| JPS57154610A (en) * | 1981-03-20 | 1982-09-24 | Fujitsu General Ltd | Digital modulating and demodulating system |
| JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
| GB2109200B (en) * | 1981-09-15 | 1985-07-03 | British Broadcasting Corp | Digital data encoding |
| US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
-
1983
- 1983-08-29 JP JP58157643A patent/JPS6048645A/ja active Granted
-
1984
- 1984-08-22 AU AU32261/84A patent/AU576515B2/en not_active Expired
- 1984-08-24 CH CH4043/84A patent/CH661624A5/fr not_active IP Right Cessation
- 1984-08-24 CA CA000461716A patent/CA1224273A/fr not_active Expired
- 1984-08-24 CH CH896/87A patent/CH662668A5/fr not_active IP Right Cessation
- 1984-08-27 US US06/644,445 patent/US4617552A/en not_active Expired - Lifetime
- 1984-08-27 FR FR848413262A patent/FR2551277B1/fr not_active Expired - Lifetime
- 1984-08-28 KR KR1019840005247A patent/KR920005361B1/ko not_active Expired
- 1984-08-28 DK DK410484A patent/DK168782B1/da not_active IP Right Cessation
- 1984-08-28 ES ES535476A patent/ES8703219A1/es not_active Expired
- 1984-08-29 NL NL8402631A patent/NL192362C/nl not_active IP Right Cessation
- 1984-08-29 GB GB08421805A patent/GB2146206B/en not_active Expired
- 1984-08-29 IT IT22461/84A patent/IT1175662B/it active
- 1984-08-29 AT AT0276384A patent/AT394464B/de not_active IP Right Cessation
- 1984-08-29 SE SE8404288A patent/SE458165B/sv not_active IP Right Cessation
- 1984-08-29 BE BE2/60486A patent/BE900451A/fr not_active IP Right Cessation
- 1984-08-29 DE DE19843431777 patent/DE3431777A1/de active Granted
- 1984-08-29 BR BR8404315A patent/BR8404315A/pt not_active IP Right Cessation
-
1986
- 1986-06-25 ES ES556794A patent/ES8800542A1/es not_active Expired
- 1986-06-25 ES ES556795A patent/ES8800543A1/es not_active Expired
-
1987
- 1987-01-23 GB GB08701506A patent/GB2184924B/en not_active Expired
- 1987-01-23 GB GB08701505A patent/GB2184923B/en not_active Expired
-
1988
- 1988-07-08 AU AU18868/88A patent/AU601295B2/en not_active Expired
- 1988-07-08 AU AU18867/88A patent/AU602100B2/en not_active Expired
- 1988-07-27 SE SE8802734A patent/SE467030B/sv not_active IP Right Cessation
- 1988-07-27 SE SE8802733A patent/SE467032B/sv not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PL | Patent ceased |