CN100511587C - 使用选择沉积工艺制造mosfet器件的方法 - Google Patents

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Abstract

本发明提供用以沉积含硅材料的方法，例如选择性外延沉积一含有高掺杂剂浓度的硅锗材料的方法。在一实施例中，将一衬底暴露在至少两种不同的工艺气体中以沉积一层在另一层顶部。一种工艺气体含二氯硅烷、一锗源及一蚀刻剂，另一种工艺气体含硅烷及一蚀刻剂。在其它实施例中，一工艺气体包含二氯硅烷、甲基硅烷、及氯化氢，或是含硅烷、甲基硅烷及氯化氢。在一方案中，一沉积层在其晶格中具有间隙位置且在该间隙位置中包含约3原子%或更少量的碳，且后续经过退火以并入至少一部份该间隙位置中的碳。在另一方案中，一硅锗积层具有一分别含有约25原子%或更少、约25原子%或更多及约5原子%的锗的第一、第二及第三层。

Description

使用选择沉积工艺制造MOSFET器件的方法
技术领域
本发明涉及半导体制造方法及半导体器件的领域，尤其涉及沉积含硅材料及膜层以形成半导体器件的方法。
背景技术
随着制造小型晶体管的需求增加，制造超浅源极/漏极接合区的技术也受到挑战。依据国际半导体技术蓝图(International Technology Roadmap forSemiconductors，ITRS)，对100纳米以下的CMOS(互补式金氧半导体)来说，接合区的深度需要少于30纳米。近来，选择性外延已成为在生成升高的源极/漏极及源极/漏极延伸特征(source/drain extension features)时，用来沉积硅-锗材料一种非常有用的工艺。借助蚀刻硅以制造出一凹陷(recessed)的源极/漏极特征，再接续以选择性生长硅-锗表层来填充该蚀刻表面的方式可制造出该源极/漏极延伸特征。选择性外延工艺容许具原位掺杂的接近完全掺杂活化，因而可除去或至少降低需要进行后-退火工艺的需求。可使用选择性外延工艺及硅蚀刻工艺来正确地定义接合区深度。相反地，超浅源极/漏极接合区不可避免地会导致串联电阻上升。此外，在碳化硅生成期间接合区的消耗，会进一步造成串联电阻上升。为了补偿所消耗掉的接合区，可外延生成一升高的源极/漏极并选择性地生长在接合区上。
选择性外延沉积可提供在硅上生长的表层，其不会在介电区上生长。可使用选择性外延来沉积硅或硅-锗材料在诸如升高的源极/漏极、源极/漏极延伸、接触塞(contact plugs)及沉积双极器件基极层之类的半导体器件上。一般来说，选择性外延工艺涉及两种互相竞争的化学反应、沉积反应及蚀刻反应。该沉积及蚀刻反应可以不同的反应速率在单晶硅表面及介电性表面同时发生。一选择性工艺窗口可借助调整一蚀刻物(例如，HCl)的浓度来使材料沉积于暴露的硅表面而不会沉积到介电性表面上。
虽然用以沉积硅-锗材料的外延工艺适合小尺寸器件，但因为掺杂物会与氯化氢反应，因此要以该工艺来生成掺杂的硅-锗并不容易。高浓度硼掺杂(例如，硼原子浓度超过5×1019cm-3)的选择性硅-锗外延材料工艺的研发是一项非常复杂的工作，因为掺杂硼使得该选择性沉积工艺窗口变窄。一般来说，当一沉积气体所含硼(例如，B2H6)浓度升高时，因为沉积材料在介电区生长的速率变快，因此需要使用更高浓度的氯化氢才能达到选择性蚀刻的目的。所增加的氯化氢浓度会降低硼原子被并入至表层的机率，推测是因为B-Cl键的强度要比Ge-Cl键或Si-Cl键的强度更强。
目前，选择性硅外延工艺在生成含硅MOSFET(金氧半导体场效晶体管)器件的接合区上有两种主要用途。其一是借助选择性外延工艺来沉积升高的源极/漏极(S/D)。典型的情况是，该外延层是无掺杂物的硅层。另一项用途是以含有外延硅的材料，通常是含有锗、碳或一掺杂物，来填充凹陷的接合区区域。
MOSFET器件可包含一PMOS或一NMOS器件，该PMOS具有一p型沟道，即，用于沟道传导的空穴；且该NMOS具有一n型沟道，即，用于沟道传导的电子。对PMOS来说，在凹陷区域中的膜层通常含有硅-锗。对NMOS来说，在凹陷区域中的膜层通常含有硅-碳。将硅-锗材料用于PMOS应用中基于许多因素。对单独的硅来说，硅-锗材料可并入更多的硼原子，因此可降低接合区的电阻。此外，对硅/碳化硅接口来说，在衬底表面的该硅-锗/碳化硅层界面具有一较低的肖特基(Schottky)阻挡层。此外，因硅-锗层的晶格常数比硅层更高，因此在一硅层表面外延生长的硅-锗层其膜层内具有压缩应力。该压缩应力会被转移到水平方向而使PMOS沟道中产生压缩应力，并增加空穴的迁移能力。对NMOS应用来说，因硅-碳层的晶格常数小于硅，因此可将硅-碳材料用于该凹陷区域以于沟道中产生拉伸应力。该拉伸应力被转移到沟道中，进而提升了电子的迁移能力。
因此，急需一种可选择性地并且外延成长地沉积具有丰富掺杂物浓度的硅及含硅材料的方法。此外，该方法需可多变以形成具有多变的元素浓度的含硅材料。
发明内容
在一实施例中，提供一种在衬底上形成以硅为主的材料的方法，包括将一衬底暴露在一内含二氯硅烷、一锗源、一第一蚀刻剂及一载气流的第一处理气体下，以于衬底上沉积出一第一含硅层；及将该衬底暴露在一内含硅烷及一第二蚀刻剂的第二处理气体以在该衬底上沉积出一第二含硅层。在一实例中，该第一处理气体组合流速介于约50标准立方公分/分钟(sccm)至约200sccm间的二氯硅烷、流速介于约0.5sccm至约5sccm间的锗烷、流速介于约30sccm至约500sccm间的氯化氢及流速介于约10slm至约30slm(标准公升/分钟)间的氢气而成。在另一实施例中，本发明方法提供一第二处理气体，其组合流速介于约50sccm至约200sccm间的硅烷、流速介于约30sccm至约500sccm间的氯化氢而成。该方法还包含提供以一选择性沉积工艺来生成该第一含硅层及该第二含硅层。在一实例中，该第一及第二含硅层的硼原子浓度介于约5×1019原子/cm3至约2×1020原子/cm3间。
在另一实施例中，提供一种在工艺室的衬底上生成以硅为主的材料的方法，包括将一衬底暴露在一内含二氯硅烷、甲基硅烷、氯化氢及氢气的处理气体下，以在衬底上沉积出一含硅层。在一实例中，该处理气体组合流速介于约20sccm至约400sccm间的二氯硅烷、流速介于约0.3sccm至约5sccm间的甲基硅烷、流速介于约30sccm至约500sccm间的氯化氢及流速介于约10slm至约30slm(标准公升/分钟)间的氢气而成。
在另一实施例中，提供一种在工艺室的衬底上生成以硅为主的材料的方法，包括将一衬底暴露在一内含硅烷、甲基硅烷、氯化氢及氢气的处理气体下，以在衬底上沉积出一含硅层。在一实例中，该处理气体组合流速介于约20sccm至约400sccm间的硅烷、流速介于约0.3sccm至约5sccm间的甲基硅烷、流速介于约30sccm至约500sccm间的氯化氢及流速介于约10slm至约30slm(标准公升/分钟)间的氢气而成。
在一实施例中，提供一种在衬底上形成以硅为主的材料的方法，包括将一衬底暴露在一内含硅烷、锗烷、甲基硅烷、氯化氢及氢气的一处理气体下，以在衬底上沉积出一含硅层。在一实例中，该处理气体组合流速介于约50sccm至约200sccm间的硅烷、流速介于约0.5sccm至约5sccm间的锗烷、流速介于约0.3sccm至约5sccm间的甲基硅烷、流速介于约30sccm至约500sccm间的氯化氢及流速介于约10slm至约30slm(标准公升/分钟)间的氢气而成。该含硅层可以含有至少约50原子％(at％)的硅、约2原子％或更少的碳、约15原子％至约30原子％的锗的组合物所沉积而成。
在另一实施例中，本发明方法提供一种在工艺室衬底上形成以硅为主的材料的方法，包括将一衬底暴露在一处理气体下及在其上沉积一含硅层，使得该第一含硅层在一结晶晶格中具有间隙位置(insterstitial sites)且在该位置含有约3原子％或更少的碳。该方法更提供将含硅层退火以并入至少一部分位在该晶格取代位置处(substitutional sites)的碳。在一实例中，该处理气体组合流速介于约20sccm至约400sccm间的二氯硅烷、流速介于约0.3sccm至约5sccm间的甲基硅烷、流速介于约30sccm至约500sccm间的氯化氢及流速介于约10slm至约30slm(标准公升/分钟)间的氢气而成。
在另一实施例中，提供一种在衬底上形成以硅为主的材料的方法，包括沉积一第一含硅层在衬底上，沉积一第二含硅层在该第一含硅层上及沉积一第三含硅层在该第二含硅层上。在一实例中，该第一含硅层包含约25原子％或更少的锗，该第二含硅层包含约25原子％或更多的锗，该第三含硅层包含约5原子％或更少的锗。在一实例中，该第一处理气体组合流速介于约50sccm至约200sccm间的二氯硅烷、流速介于约0.5sccm至约5sccm间的锗烷、流速介于约30sccm至约500sccm间的氯化氢、流速介于约0.2sccm至约3sccm间的一掺杂物先体及流速介于约10slm至约30slm间的氢气而成。在另一实施例中，该第二处理气体组合流速介于约50sccm至约400sccm间的二氯硅烷、流速介于约0.5sccm至约20sccm间的锗烷、流速介于约30sccm至约700sccm间的氯化氢、流速介于约0.2sccm至约6sccm间的一掺杂物先体及流速介于约10slm至约30slm间的氢气而成。该第三处理气体组合流速介于约50sccm至约200sccm间的硅烷及流速介于约30sccm至约500sccm间的氯化氢而成。在一实例中，该该第一含硅层包含约15原子％至约25原子％的锗，该第二含硅层包含约25原子％至约35原子％的锗，该第三含硅层包含高达约5原子％的锗。
在另一实施例中，提供一种用以沉积含硅层在衬底上的方法，其包含沉积一包含约15原子％或更多的一第一锗浓度的第一含硅层于衬底上，以及沉积一包含约15原子％或更少的一第二锗浓度的第二含硅层于该第一含硅层上。该方法更提供暴露该衬底至空气中以生成一天然的氧化物层，除去该天然的氧化物层以暴露出第二含硅层以及沉积一第三含硅层在该第二含硅层上。
在另一实施例中，提供一种用以沉积一含硅材料于一衬底上的方法，其包含外延沉积一包含一第一晶格应力的第一含硅层于衬底上，以及外延沉积一包含一第二晶格应力的第二含硅层于该第一含硅层上，使得该第二晶格应力远高于该第一晶格应力。该方法还包括提供该第一及第二含硅层可各自包含硅化锗、硅化碳、硅化锗碳、掺杂物、其衍生物或其组合。
附图说明
图1A-图1C显示多个具有外延沉积的含硅层于其上的器件；以及
图2A-图2F示出在一MOSFET中制造突出的源极/漏极器件的技术。
其中，附图标记：
10、30                         下层
12、132                        源极/漏极层
13、14、140、142、146、148     含硅层
16、144                        间隔物
18、135                        栅极氧化层
19                             保护层
20、38、134                    防止偏移层
22、136                        栅极层
32                             n-型收集层
33、40                         绝缘层
34                             基极层
36                             接触层
130                            衬底
146                            多晶硅层
148                            升高的层
150                            硅化金属层
154                            金属层
具体实施方式
本发明实施例提供在器件结构制造期间用以沉积含硅材料的方法。该沉积工艺可选择地、外延式地生长含硅材料于一含有特征的衬底表面上的硅结晶表面上。因存在蚀刻剂(例如，氯化氢)而使特征保持裸露的同时，可实现选择性、外延生长该结晶硅表面。所沉积的含硅材料或膜层可包括硅、硅-锗或硅-碳材料。此外，该含硅层可因硼、磷或砷掺杂物而高度浓缩。在一实例中，一含硅层的硼浓度可介于5×1019原子/cm3至约2×1020原子/cm3间。
在某些实施例中，该工艺于沉积含硅材料的期间使用硅甲烷(SiH4)的硅前体。在其它实施例中，该工艺于沉积含硅材料的期间使用二氯硅甲烷(SiCl2H2)的硅前体。在另一实施例中，在沉积以硅为主的器件所需的含硅材料时，一逐步工艺是在一步骤中使用二氯硅甲烷(SiCl2H2)且在另一步骤中使用硅甲烷，来有效的使外延层中的缺陷降至最低。
在此，“含硅(silicon-containing)”材料、化合物、膜层或层可解释成包括一至少含有硅且可包括锗、碳、硼、砷和/或磷在内的组合物。并入在含硅材料、化合物、膜层或层中的其它元素，例如金属、卤素或氢，则通常是杂质。含硅材料可以一诸如可代表硅的Si、可代表硅-锗的SiGe、可代表硅-碳的SiC及可代表硅-锗-碳的SiGeC之类的缩写来表示。这些缩写并不代表具有化学计量关系的化学式，也不代表该含硅材料的任一特定的还原/氧化状态。
该沉积工艺对于在例如图1A-图1C所绘示的MOSFET及双极性晶体管中沉积含硅层而言，是相当有用的工艺。在此，含硅材料是在此工艺中外延生长而成的沉积层或膜层且包括硅、硅-锗、硅-碳、硅-锗-碳、其的掺杂物或其的组合。该含硅材料包括膜层中拉紧的或未拉紧的层。
图1A-图1B绘示出以所述沉积工艺在源极/漏极特征上沉积而成的内含外延生长的含硅材料的MOSFET器件。一从底层晶格上外延生长而成的含硅材料可保持该底层的晶格构造。在一实施例中，图1A示出沉积作为一凹陷的源极/漏极的含硅材料；至于在另一实施例中，图1B示出沉积作为一凹陷的源极/漏极及一升高的源极/漏极(elevated source/drain，ESD)的含硅材料。
可借助将下层10暴露在一离子注入工艺中来形成源极/漏极层12。一般来说，下层10有掺杂的n-型，至于源极/漏极层12则是有掺杂的p-型。借助所述沉积工艺将含硅层13选择性地、外延沉积于源极/漏极层12或直接沉积于下层10上；且借助所述沉积工艺将含硅层14选择性地、外延沉积于含硅层13上。栅极氧化层18可桥接分段的含硅层13且通常含有氧化硅、氧氮化硅或氧化铪。间隔物16可部分围绕栅极氧化层18，该间隔物16通常包含诸如氮化物/氧化物积层之类的绝缘材料(即，Si3N4/SiO2/Si3N4)。栅极层22(即，多晶硅)可延着多个垂直边缘具有保护层，例如，二氧化硅，如图1A所示。或者，栅极层22可具有间隔物16及防止偏移层20(off-set layers 20)(即，Si3N4)沉积在其各侧边上。
在另一实施例中，图1C绘示出沉积在下层30的n-型收集层32上的双极晶体管的基极层34。基极层34含有以所述工艺外延生长于其上的含硅材料。该器件还包含绝缘层33(即，SiO2或Si3N4)、接触层36(即，重掺杂的聚-硅)、防止偏移层38(即，Si3N4)及一第二绝缘层40(即，SiO2或Si3N4)。
在一实施例中，如图2A-图2F所绘示，在一MOSFET中形成一源极/漏极延伸物，其中该含硅层是选择性地、外延沉积在该衬底表面。图2A示出借助注入离子进入衬底130表面来生成源极/漏极层132。该分段的源极/漏极层132可借助形成在栅极氧化层135上的栅极136加以桥接起来，之后再续沉积以防止偏移层134。一部分的该源极/漏极层被蚀刻并湿式清洗，以产生凹陷138，如图2B所示。也可将一部分的栅极136加以蚀刻，或者在蚀刻前先沉积一硬掩模以避免栅极材料不慎被移除。
图2C显示以所述沉积工艺技术选择性地沉积在源极/漏极层132上的含硅层140(即，外延或单晶材料)，以及以所述沉积工艺技术选择性地沉积在栅极136上的含硅层142(即，多晶或非晶型材料)。在一实例中，在沉积工艺之前先沉积一硬掩模在栅极136上方，使得在该硬掩模被移除后，栅极136仍保持被暴露的情况。在另一实例中，含硅层140及142被同时沉积在偏移层134上。在一实施例中，含硅层140及142为含硅-锗层，其中锗浓度介于约1原子％(at％)至约50原子％间，较佳约25原子％或更少。可将多层含不同元素量的含硅-锗层堆叠起来形成具有元素梯度浓度的含硅层140。举例来说，一第一硅-锗层可具有一介于约15原子％至约25原子％的锗浓度，且一第二硅-锗层可具有一介于约25原子％至约35原子％的锗浓度。在另一实例中，一第一硅-锗层可具有一介于约15原子％至约25原子％的锗浓度，一第二硅-锗层可具有一介于约25原子％至约35原子％的锗浓度，且一第三硅-锗层可具有一高达约5原子％的锗浓度。
在另一实施例中，含硅层140及142为含硅-碳层，其中碳浓度介于约200ppm至约5原子％间，较佳是约3％或更少，更佳是介于约1原子％至约2原子％间，例如，约1.5原子％。在另一实施例中，含硅层140及142可为含硅-锗-碳层，其中锗浓度介于约1原子％(at％)至约50原子％间，较佳约25原子％或更少；且其中碳浓度介于约200ppm至约5原子％间，较佳是约3原子％或更少，更佳是介于约1原子％至约2原子％间，例如，约1.5原子％。
可将多层含硅层、硅-锗层、硅-碳层或硅-锗-碳层以不同顺序沉积，以生成具有元素浓度梯度的含硅层140。该含硅层大致掺杂有浓度介于1×1019原子/cm3至约2.5×1021原子/cm3间的掺杂剂(例如，B、As或P)，较佳是含有介于5×1019原子/cm3至约2×1020原子/cm3间的掺杂剂。掺杂剂被添加在形成梯度掺杂剂层的每一个别含硅层中。举例来说，含硅层140借助沉积一具有浓度介于约5×1019原子/cm3至约2×1020原子/cm3间的掺杂剂(例如，硼)的第一含硅-锗层及沉积一具有浓度介于约1×1020原子/cm3至约2×1020原子/cm3间的掺杂剂(例如，硼)的第二含硅-锗层所制备而成。
紧接在含硅层沉积后被并入至硅-碳层及硅-锗-碳层的碳，大致位于晶格中的间隙位置处。此间隙位置处的碳含量约10原子％或更少，较佳是低于约5原子％，更佳是介于约1原子％至约3原子％间，例如约2原子％。可将该含硅层退火以将至少一部分(如果不是全部的话)位于间隙位置处的碳并入至晶格中的取代位置处(substitutional sites)。该退火步骤可包括在一诸如氧气、氮气、氢气、氩气、氦气或其组合之类的气体环境下，所进行的一快速退火(a spike anneal)，例如快速热工艺(rapid thermal process，RTP)、雷射退火或热退火工艺。该退火工艺可在介于约800℃至约1,200℃，较佳是在介于约1,050℃至约1,100℃的温度下进行。该退火工艺可在含硅层之后立即施行，或是在衬底经过多种其它处理步骤后才实施。
在下一步骤期间，图2D示出一间隔物144，其大致为一沉积在该偏移层134之上的氮化物间隔物(即，Si3N4)。间隔物144通常在与用来沉积该含硅层140不同的工艺室中沉积，而在两工艺室间传输时，衬底暴露在诸如室温下内含氧及水的大气环境下。一旦间隔物的沉积完成之后，或是已执行另一工艺(即，硬化、沉积或注入)之后，即可在沉积含硅层146与148之前，将衬底再次暴露在周围环境下。在一实施例中，在将衬底暴露至周围环境之前，先在层140顶部沉积一不含锗的外延表层或仅含最低浓度的锗(例如，低于约5原子％)的外延表层。相较于具有锗浓度高达约5原子％的外延层来说，此因为暴露在周围环境下所自然形成的氧化物层可更轻易地自内含最低浓度锗的外延层中除去。
图2E绘示出从含硅材料中选择、外延成长的升高的层148。升高的层148沉积在层140(即，有掺杂剂的SiGe)的上方，同时，多晶硅则沉积在含硅层142上方以生成多晶硅层146。视含硅层142及沉积于其上的多晶硅层中的元素浓度而定，多晶硅层146中的元素浓度自然地将含有这些元素浓度，包括当两层为不同层时的梯度浓度。
在一较佳实施例中，升高的层148为含有极少或不含锗或碳的含硅层。但是，在另一实施例中，该升高的层148则含有低浓度的锗或碳。举例来说，升高的层148中可含有约5原子％或更少的锗。在另一实施例中，升高的层148中可含有约2原子％或更少的碳。该升高的层148也可含有诸如硼、砷、或磷之类的掺杂剂。
在图2F所示的下一步骤中，一金属层154沉积在特征之上且该器件被暴露在一退火工艺中。该金属层154可包括钴、镍或钽等等。视所使用退火工艺种类而定，可将多晶硅层146及升高的层148分别转变成硅化金属层150及152。举例来说，可将钴沉积成为金属层154，并可在退火工艺中将其转变成含有硅化钴的硅化金属层150及152。
可以原位掺杂剂(in situ dopant)来重度掺杂该含硅材料。因此，可省略掉在先技术的退火步骤并缩短总产出时间。可添加最佳量的锗和/或碳于含硅材料层中来实现提高沿着沟道的载体迁移力及后续驱动电流的目的。选择性外延成长含硅材料于栅极氧化物层上可补偿硅化期间损失的接合面，以弥补因超浅接合面所致的高串联电阻的忧虑。这两种应用可合并施行，或单独施行于CMOS器件工艺中。
由所述沉积工艺所生成的含硅材料可用来沉积双极(例如，基极、发射极、集电极、发射接触)、BiCMOS(例如，基极、发射极、集电极、发射极接触)及CMOS(例如，沟道、源极/漏极延伸、升高的源极/漏极、衬底、应变硅、绝缘层上覆硅层、及接触塞)器件所使用的含硅层。该含硅膜层的其它用途还包括栅极、基极接触层、集电极、集电极接触孔、发射极接触孔或升高的源极/漏极。
在一实施例中，一含硅膜层被外延生长成一硅层。将内含一半导体特征的衬底(例如，直径300毫米)放置在一工艺室中。在沉积期间，将一载气(例如，氢气和或氮气)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在每分钟约5标准立方公分(sccm)至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在每分钟约10标准公升(slm)至约30slm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约20torr间，较佳是约1torr至约50torr间。衬底被加热到约500℃至约1,000℃间，较佳是约600℃至约900℃间，更佳是约650℃至约750℃间，例如约720℃。试剂混合物被热驱动反应以外延生长硅结晶。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅或多晶硅。执行此工艺以生成厚度约10
Figure C200580006136D0018155815QIETU
至约3,000
Figure C200580006136D0018155816QIETU
的含硅层，例如约40
Figure C200580006136D0018155817QIETU
至约100的含硅层。在另一实例中，所沉积的含硅层厚度介于约200至约600间。在一实施例中，该含硅层的厚度大于约500
Figure C200580006136D0018155821QIETU
，例如约1,000。
以蚀刻剂来提供衬底表面特征上一选定面积，不会留有所沉积的含硅材料。该蚀刻剂可以用比从结晶表面移除硅结晶更快的速率，来移除形成在特征上的非晶硅或多晶硅，借以达到选择性外延生长或沉积。对所述沉积工艺有用的蚀刻剂包括HCl、HF、HBr、Si2Cl6、SiCl4、Cl2SiH2、CCl4、Cl2、其衍生物或其组合。
除了硅烷和二氯硅烷之外，其它对沉积含硅层有用的硅前体包括较高碳数的硅烷、卤化硅烷及有机硅烷。较高碳数的硅烷包括化学式为SixH(2x+2)的化合物，例如，二硅烷(Si2H6)、三硅烷(Si3H8)及四硅烷(Si4H10)等等。卤化硅烷包括化学式为X’ySixH(2x+2-y)的化合物，其中，X’＝F、Cl、Br或I，例如，六氯硅烷(Si2Cl6)、四氯硅烷(SiCl4)、二氯硅烷(Cl2SiH2)及三氯硅烷(Cl3SiH)。有机硅烷包括化学式为RySixH(2x+2-y)的化合物，其中，R＝甲基、乙基、丙基或丁基，例如甲基硅烷((CH3)SiH3)、二甲基硅烷((CH3)2SiH2)、乙基硅烷((C2H5)SiH3)、甲基二硅烷((CH3)Si2H5)、二甲基二硅烷((CH3)2Si2H4)及六甲基二硅烷((CH3)6Si2)。已发现有机硅烷是本发明实施例较佳的硅源及碳源，以便能在沉积含硅材料期间一便并入碳于其中。
可用于整个工艺中的载气包括氢气、氩气、氮气、氦气、生成气体(N2/H2)及其组合等。在一实例中，以氢气作为载气。在另一实例中，则以氮气作为载气。在一实施例中，在一外延沉积期间一载气并非以氢气，也非以氢原子来实行。但是，以一钝气(例如，氮气、氩气、氦气或其组合)作为一载气。在本发明某些实施例中，可以各种比例来组合这些载气。举例来说，可以一包含氮气或氩气的载气来维持该含硅材料层上可用的位置。当以氢气作为一载气时，含硅材料层表面氢气的有无，也会限制可供硅或硅锗于其上生长的位置(例如，钝化层)的数目。因此，一钝化表面会限制一特定温度下的生长速率，特别是一低温(<650℃)下的生长速率。因此，可在一低温下使用包含氮和/或氩气的载气，以于不牺牲生长速率的情况下来降低热预算。
在另一实施例中，外延生长一含硅层作为一硅-锗层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一锗源(例如，GeH4)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。锗源的流速在约0.1sccm至约10sccm间，较佳是约0.5sccm至约5sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约20torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积含硅材料层，特别是硅锗层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅锗化合物。
执行此工艺以生成厚度约10
Figure C200580006136D0019155915QIETU
至约3,000
Figure C200580006136D0019155916QIETU
的硅锗层，例如约40
Figure C200580006136D0019155916QIETU
至约100
Figure C200580006136D0019155920QIETU
的含硅层。在另一实例中，所沉积的含硅层厚度介于约200
Figure C200580006136D0019155918QIETU
至约600
Figure C200580006136D0019155918QIETU
间。在一实施例中，该含硅层的厚度大于约500
Figure C200580006136D0019155920QIETU
，例如约1,000
Figure C200580006136D0019155919QIETU
。硅锗层中的锗浓度可以有梯度变化，较佳是该硅锗层一较低部位所含锗浓度较该硅锗层上方部位的锗浓度来得高。该硅锗层中的锗浓度介于约1原子％至约30原子％间，例如约20原子％。
除了锗之外，其它对沉积硅锗层有用的锗源或前体包括较高碳数的锗烷及有机锗烷。较高碳数的锗烷包括化学式为GexH(2x+2)的化合物，例如，二锗烷(Ge2H6)、三锗烷(Ge3H8)及四锗烷(Ge4H10)等等。有机锗烷包括化学式为RyGexH(2x+2-y)的化合物，其中，R＝甲基、乙基、丙基或丁基，例如甲基锗烷((CH3)GeH3)、二甲基锗烷((CH3)2GeH2)、乙基锗烷((C2H5)GeH3)、甲基二锗烷((CH3)Ge2H5)、二甲基二锗烷((CH3)2Ge2H4)及六甲基二锗烷((CH3)6Ge2)。已发现有机锗烷是本发明实施例较佳的锗源及碳源，以便能在沉积含硅材料(主要是硅锗及硅锗碳材料)期间一便并入锗及碳于其中。锗源通常与载气(例如，一氢气)一同混合，以将锗源稀释及更易于控制该锗源浓度。与例来说，一流速介于0.5sccm至约5sccm的锗源相当于在流速约50sccm至约500sccm间的载气中流入约1％的锗一样。在此份说明书中，锗源的流速均忽略了载气的流速。
在另一实施例中，一含硅层被外延生长成为一有掺杂剂的硅层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和/或氮气)、一掺杂剂(例如，B2H6)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。掺杂剂前体域的流速在约0.01sccm至约10sccm间，较佳是约0.2sccm至约2sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约20torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积含掺杂剂的硅材料层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅或多晶硅化合物。
执行此工艺以生成厚度约
Figure C200580006136D00201
至约
Figure C200580006136D00202
的含有掺杂剂的硅层，例如约至约的含硅层。在另一实例中，所沉积的含硅层厚度介于约
Figure C200580006136D00205
至约
Figure C200580006136D00206
间。在一实施例中，该含硅层的厚度大于约
Figure C200580006136D00207
例如约
Figure C200580006136D00208
硅层中的掺杂剂浓度可以有梯度变化，较佳是该硅层一较低部位所含掺杂剂浓度比该硅层上方部位的掺杂剂浓度更高。
掺杂剂可提供所沉积的硅层各种导电特性，例如，电子器件所需要的使介电电子能在一控制的期望沟道中流动。含硅材料膜层中被掺入特定浓度的掺杂剂，以达到期望的导电特征。在一实施例中，该含硅材料是掺入p-型掺杂剂，例如以二硼烷来掺入浓度在1015原子/cm3至约1021原子/cm3的硼。在一实施例中，该p-型掺杂剂的浓度至少为5×1019原子/cm3。在另一实施例中，该p-型掺杂剂在约1×1020原子/cm3至约2.5×1021原子/cm3。在另一实施例中，该含硅材料是掺入n-型掺杂剂，例如掺入浓度在1015原子/cm3至约1021原子/cm3的磷和/或砷。
可用于所述沉积工艺中的含硼掺杂剂或掺杂剂前体包括硼烷及烷基硼烷。硼烷可包括硼烷、二硼烷、三硼烷、四硼烷、五硼烷、及其衍生物、络合物与其组合。烷基硼烷包括化学式为RxBH(3-x)的化合物，其中，R＝甲基、乙基、丙基或丁基，且x＝0、1、2或3。烷基硼烷包括三甲基硼烷((CH3)3B)、二甲基硼烷((CH3)2BH)、三乙基硼烷((C2H5)3B)、二乙基硼烷((C2H5)2BH)、及其衍生物、络合物与其组合。掺杂剂前体包括也包括胂(AsH3)、膦(PH3)及烷基膦(alkylphosphine)，例如化学式为RxPH(3-x)的化合物，其中，R＝甲基、乙基、丙基或丁基，且x＝0、1、2或3。烷基膦(alkylphosphine)包括三甲基膦((CH3)3P)、二甲基膦((CH3)2PH)、三乙基膦((C2H5)3P)及二乙基膦((C2H5)2PH)、及其衍生物、络合物与其组合。掺杂剂通常与载气(例如，氢气)混合，以便能稀稀释及更易于控制该掺杂剂浓度。与例来说，一流速介于0.2sccm至约2sccm的掺杂剂相当于在流速约20sccm至约200sccm间的载气中流入约1％的掺杂剂一样。在此份说明书中，掺杂剂的流速均忽略了载气的流速。
在另一实施例中，一含硅层被外延生长成为一有掺杂剂的硅锗层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和/或氮气)、一掺杂剂(例如，B2H6)、一锗源(例如，GeH4)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。锗源的流速在约0.1sccm至约10sccm间，较佳是约0.5sccm至约5sccm间。掺杂剂前体域的流速在约0.01sccm至约10sccm间，较佳是约0.2sccm至约3sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积含掺杂剂的硅材料层，主要是一硅锗层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅锗层化合物。执行此工艺以生成厚度约至约
Figure C200580006136D00222
的含有掺杂剂的硅锗层，例如约
Figure C200580006136D00223
至约的硅锗层。在另一实例中，所沉积的硅锗层厚度介于约
Figure C200580006136D00225
至约
Figure C200580006136D00226
间。在一实施例中，该硅锗层的厚度大于约
Figure C200580006136D00227
例如约
Figure C200580006136D00228
硅锗层中的锗浓度及掺杂剂浓度可以有梯度变化，较佳是该硅锗层一较低部位所含锗浓度和/或掺杂剂浓度比该硅锗层上方部位的锗浓度和/或掺杂剂浓度更高。该硅锗层中的锗浓度介于约1原子％至约50原子％间，较佳是在15原子％至约35原子％间。所掺入至该硅锗层中的硼浓度在1019原子/cm3至约2.5×1021原子/cm3间，例如，约1×1020原子/cm3的硼。
在另一实施例中，一含硅层被外延生长成为一硅-碳层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一碳源(例如，CH3SiH3)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。碳源的流速在约0.1sccm至约15sccm间，较佳是约0.3sccm至约5sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积含硅材料层，特别是硅碳层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅碳材料。
执行此工艺以生成厚度约
Figure C200580006136D00229
至约
Figure C200580006136D002210
的硅碳层，例如约至约
Figure C200580006136D002212
的含硅层。在另一实例中，所沉积的含硅层厚度介于约
Figure C200580006136D002213
至约
Figure C200580006136D002214
间。在一实施例中，该含硅层的厚度大于约
Figure C200580006136D002215
例如约
Figure C200580006136D002216
硅碳层中的碳浓度可以有梯度变化，较佳是该硅碳层一较低部位所含碳浓度较该硅碳层上方部位的碳浓度来得高。该硅碳层中的碳浓度介于约200ppm至约5原子％间，较佳是介于约1原子％至约3原子％间，例如约1.5原子％。
对沉积硅碳层有用的碳源包括乙基、丙基或丁基的有机硅烷、烷类、烯类及炔类。这类碳源包括甲基硅烷((CH3)SiH3)、二甲基硅烷((CH3)2SiH2)、乙基硅烷((C2H5)SiH3)、甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)、丙烯(C3H6)、丁炔(C4H6)等等。碳源通常与载气(例如，一氢气)一同混合，以将碳源稀释及更易于控制该碳源浓度。与例来说，一流速介于0.3sccm至约5sccm的碳源相当于在流速约30sccm至约500sccm间的载气中流入约1％的碳一样。在此份说明书中，碳源的流速均忽略了载气的流速。
在另一实施例中，一含硅层被外延生长成为一有掺杂剂的硅碳层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一碳源(例如，CH3SiH3)、一掺杂剂(例如，B2H6)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。碳源的流速在约0.1sccm至约15sccm间，较佳是约0.3sccm至约5sccm间。掺杂剂前体域的流速在约0.01sccm至约10sccm间，较佳是约0.2sccm至约3sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积含掺杂剂的硅碳材料层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅碳材料。
执行此工艺以生成厚度约
Figure C200580006136D00231
至约
Figure C200580006136D00232
的含有掺杂剂的硅碳层，例如约
Figure C200580006136D00233
至约
Figure C200580006136D00234
的硅碳层。在另一实例中，所沉积的硅碳层厚度介于约
Figure C200580006136D00235
至约间。在一实施例中，该硅碳层的厚度大于约例如约
Figure C200580006136D00238
该含有掺杂剂的硅碳层中的碳浓度和/或掺杂剂浓度可以有梯度变化，较佳是该硅碳层一较低部位所含碳浓度和/或掺杂剂浓度较该硅碳层上方部位的含碳浓度和/或掺杂剂浓度来得高。该含有掺杂剂的硅碳层中的碳浓度介于约200ppm至约5原子％间，较佳是介于约1原子％至约3原子％间，例如约1.5原子％。所掺入至该硅碳层中的硼浓度在1019原子/cm3至约2.5×1021原子/cm3间，例如，约1×1020原子/cm3的硼。
在另一实施例中，一含硅层被外延生长成为一硅-锗-碳层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一锗源(例如，GeH4)、一碳源(例如，CH3SiH3)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。锗源的流速在约0.1sccm至约10sccm间，较佳是约0.5sccm至约5sccm间。碳源的流速在约0.1sccm至约50sccm间，较佳是约0.3sccm至约5sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约500℃至约700℃间。试剂混合物被热驱动反应以外延沉积含硅材料层，特别是硅锗碳层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅锗碳材料。
执行此工艺以生成厚度约
Figure C200580006136D00241
至约
Figure C200580006136D00242
的硅锗碳层，例如约
Figure C200580006136D00243
至约
Figure C200580006136D00244
的含硅层。在另一实例中，所沉积的含硅层厚度介于约
Figure C200580006136D00245
至约间。在一实施例中，该含硅层的厚度大于约
Figure C200580006136D00247
例如约
Figure C200580006136D00248
硅锗碳层中的锗浓度和/或碳浓度可以有梯度变化，较佳是该硅锗碳层一较低部位所含锗浓度和/或碳浓度比该硅锗碳层上方部位的锗浓度和/或碳浓度更高。该硅锗碳层中的锗浓度介于约1原子％至约50原子％间，较佳是在15原子％至约35原子％间。该硅锗碳层中的碳浓度介于约200ppm至约5原子％间，较佳是介于约1原子％至约3原子％间，例如约1.5原子％。
在另一实施例中，一含硅层被外延生长成为一有掺杂剂的硅锗碳层。将含有一半导体特征的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一锗源(例如，GeH4)、一碳源(例如，CH3SiH3)、一掺杂剂(例如，B2H6)、一蚀刻剂(例如，HCl)与一硅前体(例如，硅烷或二氯硅烷)同时流入一工艺室中。硅前体的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。锗源的流速在约0.1sccm至约10sccm间，较佳是约0.5sccm至约5sccm间。碳源的流速在约0.1sccm至约15sccm间，较佳是约0.3sccm至约5sccm间。掺杂剂前驱域的流速在约0.01sccm至约10sccm间，较佳是约0.2sccm至约3sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是约1torr至约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约500℃至约700℃间。试剂混合物被热驱动反应以外延沉积含掺杂剂的硅锗碳材料层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅锗碳材料。
执行此工艺以生成厚度约
Figure C200580006136D00251
至约的含有掺杂剂的硅锗碳层，例如约
Figure C200580006136D00253
至约
Figure C200580006136D00254
的硅碳层。在另一实例中，所沉积的硅锗碳层厚度介于约
Figure C200580006136D00255
至约
Figure C200580006136D00256
间。在一实施例中，该硅锗碳层的厚度大于约
Figure C200580006136D00257
例如约
Figure C200580006136D00258
该含有掺杂剂的硅锗碳层中的锗浓度、碳浓度和/或掺杂剂浓度可以有梯度变化，较佳是该硅锗碳层一较低部位所含锗浓度、碳浓度和/或掺杂剂浓度比该硅锗碳层上方部位的含锗浓度、碳浓度和/或掺杂剂浓度更高。该含有掺杂剂的硅锗碳层中的锗浓度介于约1原子％至约50原子％间，较佳是在15原子％至约35原子％间。该含有掺杂剂的硅锗碳层中的碳浓度介于约0.1原子％至约5原子％间，较佳是介于约1原子％至约3原子％间。所掺入至该硅锗碳层中的硼浓度在1019原子/cm3至约2.5×1021原子/cm3间，例如，约1×1020原子/cm3的硼。
在另一实施例中，在沉积任一上述含硅层材料之后，接着以二氯硅烷外延生长一第二含硅层。将含有上述化合物的衬底(直径300毫米)放入一处理室中。在沉积期间，将一载气(例如，氢气和或氮气)、一锗源(例如，GeH4)、一蚀刻剂(例如，HCl)与一硅前体(例如，Cl2SiH2)同时流入一工艺室中。该二氯硅烷的流速在约5sccm至约500sccm间，较佳是约50sccm至约200sccm间。载气的流速在约10slm至约30slm间。锗源的流速在约0.1sccm至约10sccm间，较佳是约0.5sccm至约5sccm间。蚀刻剂的流速在约5sccm至约1,000sccm间，较佳是约30sccm至约500sccm间。工艺室压力维持在约0.1torr至约200torr间，较佳是低于约5torr间，例如约3torr。衬底被加热到约500℃至约1,000℃间，较佳是约700℃至约900℃间。试剂混合物被热驱动反应以外延沉积一第二含硅层，主要是一硅锗层。蚀刻剂可从衬底表面介电特征上移除任何沉积的非晶硅锗材料。执行此工艺以约
Figure C200580006136D00259
/分钟至约
Figure C200580006136D002510
/分钟的速率，较佳是约50
Figure C200580006136D0025160400QIETU
分钟的速率，生成厚度约至约
Figure C200580006136D002512
的硅锗层。该硅锗层中的锗浓度介于约1原子％至约30原子％间，较佳是约20原子％间。在一实施例中，一沉积工艺使用硅烷来沉积出一硅锗层。在其它实施例中，则以二氯硅烷来取代前述任一实施例中的硅烷，来沉积出一第二含硅层。在另一实施例中，可以上述任一硅烷为主的工艺来沉积一第三含硅层。
因此，在一实施例中，可借助交互使用硅烷与二氯硅烷作为不同的硅前体，来依序沉积含硅材料而形成一含硅积层(a silicon-containing laminate)。在一实施例中，借助沉积4层含硅层(每一层约
Figure C200580006136D00261
)而来形成一层约
Figure C200580006136D00262
厚的含硅积层，其中第一层与第三层使用二氯硅烷作为硅前体，而第二层与第四层则是使用硅烷作为硅前体所沉积而成的。硅积层的另一方案是以硅烷来沉积该第一、三层，而以二氯硅烷来沉积第二、四层。每一层厚度与其它层不同，一硅积层中可含有不同厚度的含硅层。
在一实施例中，当前一层含有表面岛(例如，污染物或不规则表面)时，以二氯硅烷来沉积该含硅层。一并入有二氯硅烷的工艺对表面岛较不敏感，因此可沉积含硅材料于前一层。相较于使用硅烷作为硅前体来沉积含硅材料的工艺来说，使用二氯硅烷作为硅前体来沉积含硅材料时，具有较高或较快的水平或平面生长速率。在一实施例中，该表面岛被一具有同形、平滑且一致的表面(其由含二氯硅烷的沉积工艺所生成)的含硅材料所覆盖。
另一实施例，于工艺步骤间，可将衬底表面暴露在周围环境中，例如来自空气中的氧气或水气。暴露在周围环境中的步骤一般是在器件制造期间将衬底传送至不同工艺室间所产生的。在衬底表面沉积第一含硅层，将衬底表面暴露在周围环境，之后，在衬底表面沉积第二含硅层。在一方案中，在将衬底暴露在周围环境之前，先在该第一含硅层表面沉积一帽盖层。该层帽盖层可以是一种诸如硅之类的介电材料。举例来说，在衬底表面沉积一硅-锗层，之后在该硅-锗层上沉积一帽盖层，将衬底暴露至周围环境中，接着在该硅帽盖层上沉积一第二含硅层，例如一硅层或一硅-碳层。
本发明实施例提供在许多衬底及表面上沉积含硅层的方法。对本发明实施例有用的衬底包括(但不限于)半导体晶片，例如结晶硅(如，硅<100>及硅<111>)、二氧化硅、硅锗、有或无掺杂剂的晶片及有或无图案化的晶片。衬底可有许多不同的形状(例如圆形、方形及矩形)及大小(例如，直径200毫米或300毫米)。上述的衬底或表面可包括具有介电性、导电性与阻挡特性且包括聚硅、SOI、拉紧及位拉紧晶格的晶片、膜层、层及材料。表面前处理工艺可包括一研磨工艺、一蚀刻工艺、一还原工艺、一氧化工艺、一羟基化工艺、一硬化工艺及一烘烤工艺。在一实施例中，将晶片浸入1％HF溶液，在含有氢气的800℃的环境下干燥并加热。
在一实施例中，含硅材料包括浓度介于约0原子％至约95原子％间的锗。在另一实施例中，含硅材料包括浓度介于约1原子％至约30原子％间的锗，较佳是介于约15原子％至约30原子％间的锗，例如约20原子％。含硅化合物也包括浓度介于约0原子％至约5原子％间的碳。在其它方案中，碳浓度介于约200ppm至约3原子％间，较佳是介于约1.5原子％。
以本发明方法制备而成的锗和/或碳的含硅材料层可具有一致、随意或梯度的元素浓度。梯度硅锗层揭示于同时受让与本发明申请人的美国专利第6,770,134号及美国专利申请公开案第20020174827号中，其全部内容在此并入作为参考。在一实施例中，以一硅源及一锗源(例如，GeH4)来沉积硅锗层。在此实施例中，可变化该硅源及锗源的流速以控制沉积层中的元素浓度。在另一实施例中，以一硅源及一碳源(例如，CH3SiH3)来沉积硅碳层。在此实施例中，可变化该硅源及碳源的流速以于均匀或梯度层生长期间来控制沉积层中的元素浓度。在另一实施例中，以一硅源、一锗源(例如，GeH4)及一碳源(例如，CH3SiH3)来沉积硅锗碳层。在此实施例中，可变化该硅源、锗源及碳源的流速以于均匀或梯度层生长期间来控制沉积层中的元素浓度。
由所述工艺产生的MOSFET器件可含有一PMOS器件及一NMOS器件。该PMOS器件具有一p-型沟道，其具有负责沟道导电性的空穴；至于该NMOS器件具有一n-型沟道，其具有负责沟道导电性的电子。因此，可沉积诸如硅锗之类的含硅材料于凹陷(退缩)区域中，以形成一PMOS器件。在另一实施例中，可沉积诸如硅碳之类的含硅材料于凹陷(退缩)区域中，以形成一NMOS器件。一并入的碳数远高于硅数的硅锗材料，可降低接合面间的电阻。此外，衬底表面该硅锗/硅化物层界面也比硅/硅化物层接口具有较低的肖特基阻挡性质。
此外，外延生长于一硅层顶部的硅锗层，因为硅锗的晶格常数大于硅，因此其膜层内部有压缩应力。该压缩应力会被转移到水平方向上以于该PMOS沟道中产生出压缩力而提高空穴的迁移力。对NMOS应用来说，可在凹陷区域使用硅碳来提高沟道的拉伸应力，因为硅碳的晶格常数低于硅。该拉伸应力被转移到沟道内而提高了电子的迁移力。因此，在一实施例中，形成具有一第一拉紧晶格值(a first lattice strain value)的第一含硅层与具有一第二拉紧晶格值的第二含硅层。举例来说，一厚度介于约
Figure C200580006136D00281
至约
Figure C200580006136D00282
的硅碳层被沉积在一衬底表面上，接着，在该硅碳层上沉积一厚度介于约
Figure C200580006136D00283
至约的硅锗层。该硅碳层可以是外延生长且比外延生长在硅碳层上的硅锗层具有较少的拉紧应力。
在本发明工艺中，以CVD工艺来制备含硅材料层，其中该CVD工艺可以是原子层沉积(ALD)工艺和/或原子层外延(ALE)工艺。化学沉积工艺会使用到多种技术，例如电浆辅助CVD(PA-CVD)、原子层CVD(ALCVD)、有机金属或金属有机CVD(OMCVD或MOCVD)、雷射辅助CVD(LA-CVD)、深紫外光CVD(UV-CVD)、热线CVD(HWCVD)、减压CVD(RP-CVD)、超高真空CVD(UHV-CVD)等等。在一实施例中，本发明较佳工艺是使用热式CVD来外延生长或沉积该含硅材料，这些含硅材料包括硅、硅锗、硅碳、硅锗碳、其含有掺杂剂的变化物或其组合。
可在公知ALE、CVD、及ALD工艺中的设备内执行本发明工艺。这些设备可令来源物与一加热衬底接触，使含硅材料层于其上生长。该工艺可在约0.1torr至约200torr的压力间操作，较佳是在约0.5torr至约50torr的压力间操作，更佳是在约1torr至约10torr的压力间操作。可用来沉积含硅膜层的硬件包括美商应用材料公司(加州，圣塔卡拉市)出品的Epi 
Figure C200580006136D00285
系统及Poly 
Figure C200580006136D00286
系统。对沉积此所述含硅层有用的ALD设备揭示在2001年12月21日提申的美国公开专利第20030079686号中，标题为“Gas DeliveryApparatus and Methods for ALD”，其全部内容在此并入作为参考。其它设备还包括公知的高温烤箱。
实施例1：SiGe/Si堆叠  以一硅<100>衬底(直径300毫米)来探讨由CVD工艺所生成的选择性、单晶膜层。在该晶片表面上有一介电特征。该晶片借助将衬底浸泡在1％HF中约45秒所制备而成的。将晶片加载至沉积室中(Epi
Figure C200580006136D00287
室)并在800℃氢气环境下烘烤约60秒以去除原本存在的氧化物。将氢气的载气流导引朝向衬底，并加入来源化合物于其中。在3torr、725℃下加入二氯硅烷(100sccm)及锗烷(1％GeH4在氢气中，280sccm)；此外，还传送氯化氢(190sccm)及二硼烷(1％在氢气中，150sccm)至处理室中。将衬底维持在725℃，执行约5分钟的沉积工艺，以生成
Figure C200580006136D00291
的硅锗层，其中锗浓度约20原子％且硼浓度约1.0×1020/cm3。将衬底从沉积室中移出，并暴露在周围环境中。再次将衬底载入至一第二沉积室中(Epi 
Figure C200580006136D00292
室)并加热至800℃。将衬底暴露在一含有硅烷(100sccm)及氯化氢(250sccm)的处理器体中约10分钟，以选择性地沉积一硅层在该硅锗层上。
实施例2：梯度SiGe/Si堆叠  以一硅<100>衬底(直径300毫米)来探讨由CVD工艺所生成的选择性、单晶膜层。在该晶片表面上有一介电特征。该晶片借助将衬底浸泡在1％HF中约45秒所制备而成的。将晶片加载至沉积室中(Epi 
Figure C200580006136D00293
室)并在800℃氢气环境下烘烤约60秒以去除原本存在的氧化物。将氢气的载气流导引朝向衬底，并加入来源化合物于其中以沉积出第一硅锗层。在3torr、725℃下加入二氯硅烷(100sccm)及锗烷(1％GeH4在氢气中，190sccm)；此外，还传送氯化氢(160sccm)及二硼烷(1％在氢气中，150sccm)至处理室中。将衬底维持在725℃，执行约2分钟的沉积工艺，以生成
Figure C200580006136D00294
的硅锗层，其中锗浓度约15原子％且硼浓度约5.0×1019/cm3。在该第一硅锗层上沉积一第二硅锗层以生成一具有梯度的硅锗层。在3torr、725℃下加入二氯硅烷(100sccm)及锗烷(1％GeH4在氢气中，350sccm)；此外，还传送氯化氢(250sccm)及二硼烷(1％在氢气中，125sccm)至处理室中。将衬底维持在725℃，执行约5分钟的沉积工艺，以生成
Figure C200580006136D00295
的硅锗层，其中锗浓度约30原子％且硼浓度约1.8×1020/cm3。将衬底从沉积室中移出，并暴露在周围环境中。再次将衬底载入至一第二沉积室中(Epi 
Figure C200580006136D00296
室)并加热至800℃。将衬底暴露在一含有硅烷(100sccm)及氯化氢(250sccm)的处理器体中约10分钟，以选择性地沉积一硅层在该硅锗层上。
实施例3：SiC/Si堆叠  以一硅<100>衬底(直径300毫米)来探讨由CVD工艺所生成的选择性、单晶膜层。在该晶片表面上有一介电特征。该晶片借助将衬底浸泡在1％HF中约45秒所制备而成的。将晶片加载至沉积室中(Epi
Figure C200580006136D00297
室)并在800℃氢气环境下烘烤约60秒以去除原本存在的氧化物。将氢气的载气流导引朝向衬底，并加入来源化合物于其中。在3torr、725℃下加入二氯硅烷(100sccm)及甲基硅烷(1％CH3SiH3在氢气中，100sccm)；此外，还传送氯化氢(160sccm)及二硼烷(1％在氢气中，150sccm)至处理室中。将衬底维持在725℃，执行约5分钟的沉积工艺，以生成
Figure C200580006136D00301
的硅碳层，其中碳浓度约1.25原子％且硼浓度约1.0×1020/cm3。将衬底从沉积室中移出，并暴露在周围环境中。再次将衬底载入至一第二沉积室中(Epi 
Figure C200580006136D00302
室)并加热至800℃。将衬底暴露在一含有硅烷(100sccm)及氯化氢(250sccm)的处理器体中约10分钟，以选择性地沉积一硅层在该硅碳层上。
实施例4：梯度SiC/Si堆叠  以一硅<100>衬底(直径300毫米)来探讨由CVD工艺所生成的选择性、单晶膜层。在该晶片表面上有一介电特征。该晶片借助将衬底浸泡在1％HF中约45秒所制备而成的。将晶片加载至沉积室中(Epi 室)并在800℃氢气环境下烘烤约60秒以去除原本存在的氧化物。将氢气的载气流导引朝向衬底，并加入来源化合物于其中以沉积出第一硅锗层。在3torr、725℃下加入二氯硅烷(100sccm)及甲基硅烷(1％CH3SiH3在氢气中，80sccm)；此外，还传送氯化氢(160sccm)及二硼烷(1％在氢气中，100sccm)至处理室中。将衬底维持在725℃，执行约2分钟的沉积工艺，以生成100
Figure C200580006136D0030160635QIETU
的硅碳层，其中碳浓度约1.25原子％且硼浓度约5.0×1019/cm3。在该第一硅碳层上沉积一第二硅碳层以生成一具有梯度的硅碳层。在3torr、725℃下加入二氯硅烷(100sccm)及甲基硅烷(1％CH3SiH3在氢气中，359sccm)；此外，还传送氯化氢(250sccm)及二硼烷(1％在氢气中，150sccm)至处理室中。将衬底维持在725℃，执行约5分钟的沉积工艺，以生成500
Figure C200580006136D0030160647QIETU
的硅碳层，其中碳浓度约1.75原子％且硼浓度约1.8×1020/cm3。将衬底从沉积室中移出，并暴露在周围环境中。再次将衬底载入至一第二沉积室中(EpiCentura
Figure C200580006136D0030160656QIETU
室)并加热至800℃。将衬底暴露在一含有硅烷(100sccm)及氯化氢(250sccm)的处理器体中约10分钟，以选择性地沉积一硅层在该硅碳层上。
实施例5：SiGeC/Si堆叠  以一硅<100>衬底(直径300毫米)来探讨由CVD工艺所生成的选择性、单晶膜层。在该晶片表面上有一介电特征。该晶片借助将衬底浸泡在1％HF中约45秒所制备而成的。将晶片加载至沉积室中(Epi 
Figure C200580006136D00304
室)并在800℃氢气环境下烘烤约60秒以去除原本存在的氧化物。将氢气的载气流导引朝向衬底，并加入来源化合物于其中。在3torr、725℃下加入二氯硅烷(100sccm)、锗烷(1％GeH4在氢气中，190sccm)及甲基硅烷(1％CH3SiH3在氢气中，100sccm)；此外，还传送氯化氢(220sccm)及二硼烷(1％在氢气中，150sccm)至处理室中。将衬底维持在725℃，执行约5分钟的沉积工艺，以生成
Figure C200580006136D00311
的硅锗碳层，其中锗浓度约20原子％，碳浓度约1.5原子％且硼浓度约1.0×1020/cm3。将衬底从沉积室中移出，并暴露在周围环境中。再次将衬底载入至一第二沉积室中(Epi 
Figure C200580006136D00312
室)并加热至800℃。将衬底暴露在一含有硅烷(100sccm)及氯化氢(250sccm)的处理器体中约10分钟，以选择性地沉积一硅层在该硅锗碳层上。
虽然本发明已用本发明的实施例被明确地示出及说明，但本领域技术人员将可了解的是上述在形式及细节上的其它形式与细节上的改变可在不偏离本发明的范围及精神下被实现。因此，本发明并不局限于所示及所说明的特定形式与细节，而是落在由以下的权利要求书所界定的范围内。

Claims (59)

1.一种在衬底上生成以硅为主的材料的方法，其特征在于，包含：
将一衬底暴露在一第一工艺气体下以在其上沉积出一第一含硅层，该第一工艺气体包含二氯硅烷、一锗源、一第一蚀刻剂及一载气，其中该第一含硅层是选择性地沉积在该衬底上；以及
将该衬底暴露在一第二工艺气体下以在其上沉积出一第二含硅层，该第二工艺气体包含硅烷及一第二蚀刻剂，其中该第二含硅层是选择性地沉积在该第一含硅层上。
2.根据权利要求1所述的方法，其中该第一工艺气体借助组合下列物质所生成：
流速介于50sccm至200sccm间的二氯硅烷；
流速介于0.5sccm至5sccm间的锗烷；
流速介于30sccm至500sccm间的氯化氢；以及
流速介于10slm至30slm间的氢气。
3.根据权利要求2所述的方法，其中该第一含硅层及该第二含硅层在工艺室压维持在1torr至10torr间的工艺室中沉积而成。
4.根据权利要求1所述的方法，其中该第一含硅层是一有凹陷的层且该第二含硅层是一具有源极/漏极特征的升高的层。
5.根据权利要求2所述的方法，其中该第一含硅层包含一锗浓度梯度。
6.根据权利要求2所述的方法，其中每一该第一及第二工艺气体包含一掺杂剂前体，其分别选自由二硼烷、砷、膦及其衍生物所组成的群组中。
7.根据权利要求6所述的方法，其中该第一及第二含硅层具有一介于5×1019原子/cm3至2×1020原子/cm3间的硼浓度。
8.根据权利要求6所述的方法，其中该第一及第二含硅层分别包含一浓度梯度的掺杂剂。
9.根据权利要求1所述的方法，其中该第二工艺气体借助组合下列物质所生成：
流速介于50sccm至200sccm间的硅烷；以及
流速介于30sccm至500sccm间的氯化氢。
10.根据权利要求9所述的方法，其中该第二工艺气体包含一第二锗源。
11.根据权利要求10所述的方法，其中该第二含硅层的锗浓度比该第一含硅层的锗浓度更高。
12.根据权利要求6所述的方法，其中该第二含硅层中的掺杂剂浓度比该第一含硅层中的掺杂剂浓度更高。
13.一种在工艺室中的衬底上生成以硅为主材料的方法，其特征在于，包含：
将一衬底暴露在一工艺气体下以在其上沉积出一含硅层，该工艺气体包含二氯硅烷、甲基硅烷、氯化氢及氢气，其中该工艺气体还包括选自由二硼烷、砷、膦及其衍生物所组成的群组的掺杂剂前体，其中该含硅层还包含一浓度梯度的掺杂剂。
14.根据权利要求13所述的方法，其中该工艺气体借助组合下列物质所生成：
流速介于20sccm至400sccm间的二氯硅烷；
流速介于0.3sccm至5sccm间的甲基硅烷；
流速介于30sccm至500sccm间的氯化氢；以及
流速介于10s1m至30s1m间的氢气。
15.根据权利要求14所述的方法，其中该工艺室压维持在1torr至10torr间。
16.根据权利要求15所述的方法，其中该含硅层是选择性地沉积在该衬底上。
17.根据权利要求16所述的方法，其中该含硅层包含一碳浓度梯度。
18.根据权利要求14所述的方法，其中该掺杂剂前体的流速从0.2sccm至3sccm。
19.一种在工艺室中的衬底上生成以硅为主的材料的方法，其特征在于，包含：
将一衬底暴露在一工艺气体下以在其上沉积出一含硅层，该工艺气体包含硅烷、甲基硅烷、氯化氢、掺杂剂前体及氢气，其中该掺杂剂前体选自由二硼烷、砷、膦及其衍生物所组成的群组中，其中该含硅层包含一掺杂剂浓度梯度。
20.根据权利要求19所述的方法，其中该工艺气体借助组合下列物质所生成：
流速介于20sccm至400sccm间的硅烷；
流速介于0.3sccm至5sccm间的甲基硅烷；
流速介于30sccm至500sccm间的氯化氢；以及
流速介于10slm至30slm间的氢气。
21.根据权利要求20所述的方法，其中该工艺室温度维持在650℃至750℃间。
22.根据权利要求21所述的方法，其中该工艺室压维持在1torr至10torr间。
23.根据权利要求20所述的方法，其中该含硅层包含一碳浓度梯度。
24.根据权利要求20所述的方法，其中该掺杂剂前体的流速从0.2sccm至10sccm。
25.根据权利要求23所述的方法，其中该含硅层是选择地沉积在该衬底上。
26.一种在工艺室中的衬底上生成以硅为主的材料的方法，其特征在于，包含：
将一衬底暴露在一工艺气体下以在其上沉积出一含硅层，该工艺气体包含硅烷、锗烷、甲基硅烷、氯化氢及氢气，其中该含硅层选择性地沉积在该衬底上，其中另外一含硅层选择性地沉积在该含硅层。
27.根据权利要求26所述的方法，其中该工艺气体借助组合下列物质所生成：
流速介于50sccm至200sccm间的硅烷；
流速介于0.5sccm至5sccm间的锗烷；
流速介于0.3sccm至5sccm间的甲基硅烷；
流速介于30sccm至500sccm间的氯化氢；以及
流速介于10slm至30slm间的氢气。
28.根据权利要求27所述的方法，其中该含硅层以包含下列的组合物沉积而成：
浓度50原子％或更多的硅；
浓度2原子％或更少的碳；以及
浓度15原子％至30原子％的锗。
29.根据权利要求28所述的方法，其中该工艺室温度维持在550℃至750℃间。
30.根据权利要求29所述的方法，其中该工艺室压维持在1torr至10torr间。
31.根据权利要求28所述的方法，其中该含硅层包含一锗浓度梯度。
32.根据权利要求28所述的方法，其中该含硅层包含一碳浓度梯度。
33.根据权利要求28所述的方法，其中该工艺气体还包含一流速介于0.2sccm至3sccm间的掺杂剂前体。
34.根据权利要求33所述的方法，其中掺杂剂前体选自由二硼烷、砷、膦及其衍生物所组成的群组中。
35.一种在衬底上生成以硅为主的材料的方法，其特征在于，包含：
将一衬底暴露在一第一工艺气体下以在其上沉积出第一含硅层，其中该第一含硅层在其晶格中含有间隙位置且在该位置含有3原子％或更少的碳；以及
将该第一含硅层退火以并入至少一部分该结晶格间隙位置中的碳；以及
将该衬底暴露在一第二工艺气体下以在其上沉积出第二含硅层，该第二工艺气体包括硅烷和第二蚀刻剂，其中该第二含硅层选择性地沉积在该第一含硅层上。
36.根据权利要求35所述的方法，其中该工艺气体借助组合下列物质所生成：
流速介于20sccm至400sccm间的二氯硅烷；
流速介于0.3sccm至5sccm间的甲基硅烷；
流速介于30sccm至500sccm间的氯化氢；以及
流速介于10slm至30slm间的氢气。
37.根据权利要求36所述的方法，其中该工艺室温度维持在750℃至850℃间。
38.根据权利要求36所述的方法，其中该工艺室压维持在1torr至10torr间。
39.根据权利要求36所述的方法，其中该第一含硅层包含一碳浓度梯度。
40.一种在衬底上生成以硅为主的材料的方法，其特征在于，包含：
沉积一第一含硅层在一衬底上，其中该第一含硅层选择性地沉积在该衬底上；
沉积一第二含硅层在该第一含硅层上，其中该第二含硅层选择性地沉积在该第一含硅层上；
沉积一第三含硅层在该第二含硅层上；
该第一含硅层包含25原子％或更少的锗；
该第二含硅层包含25原子％或更多的锗；以及
该第三含硅层包含5原子％或更少的锗。
41.根据权利要求40所述的方法，其中还包含：
该第一含硅层中的锗浓度介于15原子％至25原子％间；
该第二含硅层中的锗浓度介于25原子％至35原子％间；以及
该第三含硅层中的锗浓度高达5原子％。
42.根据权利要求40所述的方法，其中该第三含硅层是选择性地沉积在该第二含硅层上。
43.根据权利要求40所述的方法，其中该第一、第二或第三含硅层在工艺室压维持在1torr至10torr间的工艺室中沉积而成。
44.根据权利要求40所述的方法，其中该第一含硅层中的锗浓度介于15原子％至25原子％间。
45.根据权利要求44所述的方法，其中该第一含硅层的厚度介于34
Figure C200580006136C0006161822QIETU
至100
Figure C200580006136C0006161822QIETU
间。
46.根据权利要求45所述的方法，其中该第一含硅层具有一介于5×1019原子/cm3至2×1020原子/cm3间的硼浓度。
47.根据权利要求40所述的方法，其中该第二含硅层中的锗浓度介于15原子％至25原子％间。
48.根据权利要求47所述的方法，其中该第二含硅层的厚度介于200
Figure C200580006136C0006161822QIETU
至1,000
Figure C200580006136C0006161822QIETU
间。
49.根据权利要求48所述的方法，其中该第二含硅层具有一介于1×1020原子/cm3至2×1020原子/cm3间的硼浓度。
50.根据权利要求47所述的方法，其中该第三含硅层不含锗。
51.根据权利要求47所述的方法，其中该第三含硅层中的锗浓度5原子％或更少。
52.根据权利要求40所述的方法，其中沉积该第一含硅层的步骤还包含将衬底暴露至一组合下列成员而成的第一工艺气体中：
流速介于50sccm至200sccm间的二氯硅烷；
流速介于0.5sccm至5sccm间的锗；
流速介于30sccm至500sccm间的氯化氢；
流速介于0.2sccm至3sccm间的一掺杂剂前体；以及
流速介于10slm至30slm间的氢气。
53.根据权利要求40所述的方法，其中沉积该第二含硅层的步骤还包含将衬底暴露至一组合下列成员而成的第二工艺气体中：
流速介于50sccm至400sccm间的二氯硅烷；
流速介于0.5sccm至20sccm间的锗；
流速介于30sccm至700sccm间的氯化氢；
流速介于0.2sccm至6sccm间的一掺杂剂前体；以及
流速介于10slm至30slm间的氢气。
54.根据权利要求40所述的方法，其中沉积该第三含硅层的步骤还包含将衬底暴露至一组合下列成员而成的第三工艺气体中：
流速介于50sccm至200sccm间的硅烷；以及
流速介于30sccm至500sccm间的氯化氢。
55.一种在衬底上沉积含硅材料的方法，其特征在于，包含：
沉积一第一含硅层在一衬底上，该第一含硅层包含15原子％或更多的一第一锗浓度；
沉积一第二含硅层在该第一含硅层上，该第二含硅层包含15原子％或更少的一第二锗浓度，其中该第一及第二含硅层分别以一选择性沉积工艺沉积而成；
将衬底暴露在空气中以在其上形成一天然氧化物层；
移除该天然氧化物层以暴露出该第二含硅层；以及
沉积一第三含硅层在该第二含硅层上。
56.根据权利要求55所述方法，其中在沉积该第二含硅层之后及在沉积该第三含硅层之前，生成一MOSFET间隔物。
57.一种在衬底上沉积含硅材料的方法，其特征在于，包含：
外延沉积一包含有一第一晶格应力的一第一含硅层在该衬底上；以及
外延沉积一包含有一第二晶格应力的一第二含硅层在该第一含硅层上，其中该第二晶格应力大于该第一晶格应力，其中该第一及第二含硅层分别以一选择性沉积工艺沉积而成。
58.根据权利要求57所述的方法，其中每一该第一及第二含硅层包含一种选自由下列物质组成的群组中的材料，包括硅锗、硅碳、硅锗碳、掺杂剂、其衍生物及其组合。
59.根据权利要求58所述的方法，其中该第一含硅层具有一介于
Figure C200580006136C00081
至间的第一厚度，且该第二含硅层具有一介于
Figure C200580006136C00083
至
Figure C200580006136C00084
间的第二厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102884117A (zh) * 2010-05-12 2013-01-16 北欧化工公司 用于特殊电容器的具有特定硬脂酸钙含量的聚丙烯

Families Citing this family (189)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7601225B2 (en) * 2002-06-17 2009-10-13 Asm International N.V. System for controlling the sublimation of reactants
WO2004009861A2 (en) * 2002-07-19 2004-01-29 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
US7294582B2 (en) * 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
WO2004081986A2 (en) * 2003-03-12 2004-09-23 Asm America Inc. Method to planarize and reduce defect density of silicon germanium
US7682947B2 (en) * 2003-03-13 2010-03-23 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7208362B2 (en) * 2003-06-25 2007-04-24 Texas Instruments Incorporated Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel
JP2007505477A (ja) * 2003-07-23 2007-03-08 エーエスエム アメリカ インコーポレイテッド シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積
KR20060039915A (ko) * 2003-07-30 2006-05-09 에이에스엠 아메리카, 인코포레이티드 완화된 실리콘 게르마늄 층의 에피택셜 성장
WO2005017963A2 (en) * 2003-08-04 2005-02-24 Asm America, Inc. Surface preparation prior to deposition on germanium
US7132338B2 (en) 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US20100120235A1 (en) * 2008-11-13 2010-05-13 Applied Materials, Inc. Methods for forming silicon germanium layers
US8501594B2 (en) * 2003-10-10 2013-08-06 Applied Materials, Inc. Methods for forming silicon germanium layers
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
JP3901696B2 (ja) * 2004-02-19 2007-04-04 株式会社東芝 半導体装置及びその製造方法
JP4982355B2 (ja) 2004-02-27 2012-07-25 エーエスエム アメリカ インコーポレイテッド ゲルマニウム膜の形成方法
JP4874527B2 (ja) * 2004-04-01 2012-02-15 トヨタ自動車株式会社 炭化珪素半導体基板及びその製造方法
KR20070006852A (ko) * 2004-04-23 2007-01-11 에이에스엠 아메리카, 인코포레이티드 인-시츄 도핑된 에피택셜 막
US20050275018A1 (en) * 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
TWI463526B (zh) * 2004-06-24 2014-12-01 萬國商業機器公司 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
DE102004031743B4 (de) * 2004-06-30 2006-10-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Epitaxieschicht für erhöhte Drain-und Sourcegebiete durch Entfernen von Oberflächendefekten der anfänglichen Kristalloberfläche
US7629270B2 (en) * 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
US7132355B2 (en) * 2004-09-01 2006-11-07 Micron Technology, Inc. Method of forming a layer comprising epitaxial silicon and a field effect transistor
US7531395B2 (en) * 2004-09-01 2009-05-12 Micron Technology, Inc. Methods of forming a layer comprising epitaxial silicon, and methods of forming field effect transistors
US7144779B2 (en) * 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US8673706B2 (en) 2004-09-01 2014-03-18 Micron Technology, Inc. Methods of forming layers comprising epitaxial silicon
US7253084B2 (en) 2004-09-03 2007-08-07 Asm America, Inc. Deposition from liquid sources
US7179696B2 (en) * 2004-09-17 2007-02-20 Texas Instruments Incorporated Phosphorus activated NMOS using SiC process
US7966969B2 (en) * 2004-09-22 2011-06-28 Asm International N.V. Deposition of TiN films in a batch reactor
US7247535B2 (en) * 2004-09-30 2007-07-24 Texas Instruments Incorporated Source/drain extensions having highly activated and extremely abrupt junctions
US20060105559A1 (en) * 2004-11-15 2006-05-18 International Business Machines Corporation Ultrathin buried insulators in Si or Si-containing material
US7312128B2 (en) 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7704896B2 (en) * 2005-01-21 2010-04-27 Asm International, N.V. Atomic layer deposition of thin films on germanium
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
US7348232B2 (en) * 2005-03-01 2008-03-25 Texas Instruments Incorporated Highly activated carbon selective epitaxial process for CMOS
US7629267B2 (en) * 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
WO2007035660A1 (en) * 2005-09-20 2007-03-29 Applied Materials, Inc. Method to form a device on a soi substrate
KR100663010B1 (ko) * 2005-09-23 2006-12-28 동부일렉트로닉스 주식회사 모스 트랜지스터 및 그 제조 방법
US7439558B2 (en) * 2005-11-04 2008-10-21 Atmel Corporation Method and system for controlled oxygen incorporation in compound semiconductor films for device performance enhancement
US20090087967A1 (en) * 2005-11-14 2009-04-02 Todd Michael A Precursors and processes for low temperature selective epitaxial growth
US7939413B2 (en) * 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US7422950B2 (en) * 2005-12-14 2008-09-09 Intel Corporation Strained silicon MOS device with box layer between the source and drain regions
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
WO2007075369A1 (en) * 2005-12-16 2007-07-05 Asm International N.V. Low temperature doped silicon layer formation
JP2009521801A (ja) * 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7709391B2 (en) 2006-01-20 2010-05-04 Applied Materials, Inc. Methods for in-situ generation of reactive etch and growth specie in film formation processes
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
DE102006009225B4 (de) * 2006-02-28 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
US7901968B2 (en) * 2006-03-23 2011-03-08 Asm America, Inc. Heteroepitaxial deposition over an oxidized surface
US7410875B2 (en) * 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
WO2007117583A2 (en) * 2006-04-07 2007-10-18 Applied Materials Inc. Cluster tool for epitaxial film formation
FR2900277B1 (fr) 2006-04-19 2008-07-11 St Microelectronics Sa Procede de formation d'une portion monocristalline a base de silicium
FR2900275A1 (fr) * 2006-04-19 2007-10-26 St Microelectronics Sa Procede de formation d'une portion monocristalline a base de silicium
JP4345774B2 (ja) 2006-04-26 2009-10-14 ソニー株式会社 半導体装置の製造方法
JP5130648B2 (ja) * 2006-04-27 2013-01-30 ソニー株式会社 半導体装置の製造方法および半導体装置
CN101460654A (zh) * 2006-05-01 2009-06-17 应用材料股份有限公司 使用含碳的硅薄膜形成超浅接合区的方法
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7691757B2 (en) 2006-06-22 2010-04-06 Asm International N.V. Deposition of complex nitride films
US7648853B2 (en) 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure
JP5076388B2 (ja) * 2006-07-28 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7494884B2 (en) * 2006-10-05 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. SiGe selective growth without a hard mask
JP5181466B2 (ja) * 2006-11-16 2013-04-10 ソニー株式会社 半導体装置の製造方法および半導体装置
US7741200B2 (en) * 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US20080132039A1 (en) * 2006-12-01 2008-06-05 Yonah Cho Formation and treatment of epitaxial layer containing silicon and carbon
US7837790B2 (en) * 2006-12-01 2010-11-23 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US7897495B2 (en) * 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7960236B2 (en) * 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US20080138955A1 (en) * 2006-12-12 2008-06-12 Zhiyuan Ye Formation of epitaxial layer containing silicon
US8217423B2 (en) * 2007-01-04 2012-07-10 International Business Machines Corporation Structure and method for mobility enhanced MOSFETs with unalloyed silicide
JP5100137B2 (ja) * 2007-01-26 2012-12-19 株式会社東芝 半導体装置の製造方法および半導体装置
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법
US20080233722A1 (en) * 2007-03-23 2008-09-25 United Microelectronics Corp. Method of forming selective area compound semiconductor epitaxial layer
JP4896789B2 (ja) * 2007-03-29 2012-03-14 株式会社東芝 半導体装置の製造方法
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US7629256B2 (en) * 2007-05-14 2009-12-08 Asm International N.V. In situ silicon and titanium nitride deposition
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
JP2009043938A (ja) * 2007-08-09 2009-02-26 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP4664950B2 (ja) 2007-08-20 2011-04-06 株式会社東芝 半導体装置
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7776698B2 (en) 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
US7939447B2 (en) * 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7772097B2 (en) * 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
US20090152590A1 (en) * 2007-12-13 2009-06-18 International Business Machines Corporation Method and structure for semiconductor devices with silicon-germanium deposits
US7655543B2 (en) * 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
JP5168287B2 (ja) * 2008-01-25 2013-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101393308B1 (ko) * 2008-01-30 2014-05-12 삼성전자주식회사 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법
KR101409374B1 (ko) 2008-04-10 2014-06-19 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
US8293592B2 (en) * 2008-04-16 2012-10-23 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US20100001317A1 (en) * 2008-07-03 2010-01-07 Yi-Wei Chen Cmos transistor and the method for manufacturing the same
US8343583B2 (en) 2008-07-10 2013-01-01 Asm International N.V. Method for vaporizing non-gaseous precursor in a fluidized bed
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8012876B2 (en) * 2008-12-02 2011-09-06 Asm International N.V. Delivery of vapor precursor from solid source
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
JP5697849B2 (ja) * 2009-01-28 2015-04-08 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
US8486191B2 (en) * 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US7994015B2 (en) 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
JP5287621B2 (ja) * 2009-09-10 2013-09-11 富士通セミコンダクター株式会社 半導体装置
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
TWI416727B (zh) * 2009-12-04 2013-11-21 華亞科技股份有限公司 Ｐ型金屬氧化層半導體場效電晶體及其製造方法
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US9117905B2 (en) * 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8012859B1 (en) 2010-03-31 2011-09-06 Tokyo Electron Limited Atomic layer deposition of silicon and silicon-containing films
CN102468326B (zh) * 2010-10-29 2015-01-07 中国科学院微电子研究所 接触电极制造方法和半导体器件
US8993418B2 (en) * 2010-11-19 2015-03-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Shallow heavily doped semiconductor layer by cyclic selective epitaxial deposition process
EP2461352B1 (en) * 2010-12-06 2013-07-10 Imec Method of manufacturing low resistivity contacts on n-type germanium
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US9218962B2 (en) * 2011-05-19 2015-12-22 Globalfoundries Inc. Low temperature epitaxy of a semiconductor alloy including silicon and germanium employing a high order silane precursor
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8962400B2 (en) * 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US9660049B2 (en) 2011-11-03 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor transistor device with dopant profile
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
CN103177962B (zh) * 2011-12-20 2015-12-09 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103187299B (zh) * 2011-12-31 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9263345B2 (en) * 2012-04-20 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. SOI transistors with improved source/drain structures with enhanced strain
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US20130344688A1 (en) * 2012-06-20 2013-12-26 Zhiyuan Ye Atomic Layer Deposition with Rapid Thermal Treatment
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
CN103531472B (zh) * 2012-07-03 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种mosfet器件及其制备方法
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
JP5488675B2 (ja) * 2012-11-14 2014-05-14 ソニー株式会社 半導体装置の製造方法
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9224657B2 (en) * 2013-08-06 2015-12-29 Texas Instruments Incorporated Hard mask for source/drain epitaxy control
CN104347512B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
CN105097694B (zh) * 2014-05-21 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
KR102216511B1 (ko) 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
CN105448991B (zh) * 2014-09-01 2019-05-28 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN105590852A (zh) * 2014-10-21 2016-05-18 上海华力微电子有限公司 嵌入式锗硅外延位错缺陷的改善方法
US9722045B2 (en) * 2015-10-23 2017-08-01 Globalfoundries Inc. Buffer layer for modulating Vt across devices
US11011635B2 (en) 2016-12-12 2021-05-18 Applied Materials, Inc. Method of forming conformal epitaxial semiconductor cladding material over a fin field effect transistor (FINFET) device
US10256322B2 (en) 2017-04-04 2019-04-09 Applied Materials, Inc. Co-doping process for n-MOS source drain application
US9923081B1 (en) 2017-04-04 2018-03-20 Applied Materials, Inc. Selective process for source and drain formation
KR102501287B1 (ko) 2018-07-30 2023-02-21 어플라이드 머티어리얼스, 인코포레이티드 낮은 온도들에서의 선택적 규소 게르마늄 에피택시 방법
CN119725082A (zh) * 2018-08-11 2025-03-28 应用材料公司 掺杂技术
US20200066516A1 (en) * 2018-08-24 2020-02-27 Micron Technology, Inc. Semiconductor Structures Which Include Laminates of First and Second Regions, and Methods of Forming Semiconductor Structures
US11145504B2 (en) 2019-01-14 2021-10-12 Applied Materials, Inc. Method of forming film stacks with reduced defects
CN112309843B (zh) * 2019-07-29 2026-01-23 Asmip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
KR20210156219A (ko) 2020-06-16 2021-12-24 에이에스엠 아이피 홀딩 비.브이. 붕소를 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI908816B (zh) * 2020-06-24 2025-12-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
US20220102200A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning material including carbon-containing layer and method for semiconductor device fabrication
US12444605B2 (en) 2022-01-12 2025-10-14 Applied Materials, Inc. Epitaxial methods including a haloborane formula for growing boron-containing structures having increased boron concentrations
CN116435168A (zh) * 2022-01-13 2023-07-14 Asm Ip私人控股有限公司 形成半导体外延层的外延叠层的方法和晶片处理炉
CN116435169A (zh) 2022-01-13 2023-07-14 Asm Ip私人控股有限公司 用于在多个衬底上形成外延叠层的方法和晶片处理炉
US20240035195A1 (en) * 2022-07-29 2024-02-01 Applied Materials, Inc. Methods, systems, and apparatus for forming layers having single crystalline structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US20010045604A1 (en) * 2000-05-25 2001-11-29 Hitachi, Ltd. Semiconductor device and manufacturing method
US20020174827A1 (en) * 2001-05-24 2002-11-28 Samoilov Arkadii V. Waveguides such as SiGeC waveguides and method of fabricating the same
WO2005038890A1 (en) * 2003-10-10 2005-04-28 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial sige

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5898917A (ja) 1981-12-09 1983-06-13 Seiko Epson Corp 原子層エビタキシヤル装置
US5693139A (en) 1984-07-26 1997-12-02 Research Development Corporation Of Japan Growth of doped semiconductor monolayers
US5294286A (en) 1984-07-26 1994-03-15 Research Development Corporation Of Japan Process for forming a thin film of silicon
JPS62171999A (ja) 1986-01-27 1987-07-28 Nippon Telegr & Teleph Corp <Ntt> ３−ｖ族化合物半導体のエピタキシヤル結晶成長方法
JPS6362313A (ja) 1986-09-03 1988-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH0639357B2 (ja) 1986-09-08 1994-05-25 新技術開発事業団 元素半導体単結晶薄膜の成長方法
US5607511A (en) * 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
JPH01270593A (ja) 1988-04-21 1989-10-27 Fujitsu Ltd 化合物半導体層形成方法
US5112439A (en) * 1988-11-30 1992-05-12 Mcnc Method for selectively depositing material on substrates
JPH02172895A (ja) 1988-12-22 1990-07-04 Nec Corp 半導体の結晶成長方法
JPH0824191B2 (ja) 1989-03-17 1996-03-06 富士通株式会社 薄膜トランジスタ
EP0413982B1 (en) 1989-07-27 1997-05-14 Junichi Nishizawa Impurity doping method with adsorbed diffusion source
JPH03286522A (ja) 1990-04-03 1991-12-17 Nec Corp Ｓｉの結晶成長方法
JPH0547665A (ja) 1991-08-12 1993-02-26 Fujitsu Ltd 気相成長方法
JP2828152B2 (ja) 1991-08-13 1998-11-25 富士通 株式会社 薄膜形成方法、多層構造膜及びシリコン薄膜トランジスタの形成方法
US5480818A (en) 1992-02-10 1996-01-02 Fujitsu Limited Method for forming a film and method for manufacturing a thin film transistor
JPH0750690B2 (ja) 1992-08-21 1995-05-31 日本電気株式会社 ハロゲン化物を用いる半導体結晶のエピタキシャル成長方法とその装置
US5273930A (en) * 1992-09-03 1993-12-28 Motorola, Inc. Method of forming a non-selective silicon-germanium epitaxial film
US5372860A (en) 1993-07-06 1994-12-13 Corning Incorporated Silicon device production
JPH07109573A (ja) 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
US5796116A (en) 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
EP0799495A4 (en) * 1994-11-10 1999-11-03 Lawrence Semiconductor Researc Silicon-germanium-carbon compositions and processes thereof
AUPO347196A0 (en) 1996-11-06 1996-12-05 Pacific Solar Pty Limited Improved method of forming polycrystalline-silicon films on glass
US5807792A (en) 1996-12-18 1998-09-15 Siemens Aktiengesellschaft Uniform distribution of reactants in a device layer
JPH10189459A (ja) * 1996-12-27 1998-07-21 Sony Corp ボロンドープ・シリコン−ゲルマニウム混晶の形成方法
US6335280B1 (en) 1997-01-13 2002-01-01 Asm America, Inc. Tungsten silicide deposition process
US6118216A (en) 1997-06-02 2000-09-12 Osram Sylvania Inc. Lead and arsenic free borosilicate glass and lamp containing same
US6042654A (en) * 1998-01-13 2000-03-28 Applied Materials, Inc. Method of cleaning CVD cold-wall chamber and exhaust lines
US6514880B2 (en) 1998-02-05 2003-02-04 Asm Japan K.K. Siloxan polymer film on semiconductor substrate and method for forming same
US6383955B1 (en) 1998-02-05 2002-05-07 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
TW437017B (en) 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6159852A (en) * 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
JP2002503864A (ja) * 1998-02-13 2002-02-05 サムソン アドバンスド インスティトュート オブ テクノロジー 薄い記録層に基づく光記録媒体
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
KR100652909B1 (ko) 1998-03-06 2006-12-01 에이에스엠 아메리카, 인코포레이티드 하이 스텝 커버리지를 갖는 실리콘 증착 방법
JP4214585B2 (ja) 1998-04-24 2009-01-28 富士ゼロックス株式会社 半導体デバイス、半導体デバイスの製造方法及び製造装置
US6025627A (en) 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
JP3809035B2 (ja) * 1998-06-29 2006-08-16 株式会社東芝 Ｍｉｓ型トランジスタおよびその製造方法
KR100287180B1 (ko) 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
DE19845427A1 (de) * 1998-10-02 2000-04-06 Basf Ag Vorrichtung zum Aufbringen eines fließfähigen Mediums auf eine bewegte Oberfläche und deren Verwendung
JP2002530864A (ja) * 1998-11-12 2002-09-17 インテル・コーポレーション 階段ソース／ドレイン接合部を有する電界効果トランジスタ構造
US6305314B1 (en) * 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
JP2001024194A (ja) * 1999-05-06 2001-01-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
DE60042045D1 (de) * 1999-06-22 2009-06-04 Panasonic Corp Heteroübergangsbipolartransistoren und entsprechende Herstellungsverfahren
KR20010017820A (ko) 1999-08-14 2001-03-05 윤종용 반도체 소자 및 그 제조방법
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
SG99871A1 (en) 1999-10-25 2003-11-27 Motorola Inc Method for fabricating a semiconductor structure including a metal oxide interface with silicon
WO2001041544A2 (en) 1999-12-11 2001-06-14 Asm America, Inc. Deposition of gate stacks including silicon germanium layers
US6291319B1 (en) * 1999-12-17 2001-09-18 Motorola, Inc. Method for fabricating a semiconductor structure having a stable crystalline interface with silicon
US6348420B1 (en) 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
EP1123991A3 (en) 2000-02-08 2002-11-13 Asm Japan K.K. Low dielectric constant materials and processes
WO2001071787A1 (en) 2000-03-17 2001-09-27 Varian Semiconductor Equipment Associates, Inc. Method of forming ultrashallow junctions by laser annealing and rapid thermal annealing
US6458718B1 (en) 2000-04-28 2002-10-01 Asm Japan K.K. Fluorine-containing materials and processes
JP4882141B2 (ja) * 2000-08-16 2012-02-22 富士通株式会社 ヘテロバイポーラトランジスタ
JP2002198525A (ja) 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
KR100393208B1 (ko) 2001-01-15 2003-07-31 삼성전자주식회사 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법
US6528374B2 (en) * 2001-02-05 2003-03-04 International Business Machines Corporation Method for forming dielectric stack without interfacial layer
US7026219B2 (en) 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
JP3890202B2 (ja) 2001-03-28 2007-03-07 株式会社日立製作所 半導体装置の製造方法
US7005372B2 (en) * 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
WO2002097864A2 (en) 2001-05-30 2002-12-05 Asm America, Inc Low temperature load and bake
JP4277467B2 (ja) * 2001-10-29 2009-06-10 株式会社Ｓｕｍｃｏ 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
US7439191B2 (en) 2002-04-05 2008-10-21 Applied Materials, Inc. Deposition of silicon layers for active matrix liquid crystal display (AMLCD) applications
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
JP2004079887A (ja) * 2002-08-21 2004-03-11 Renesas Technology Corp 半導体装置
JP2004095639A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US6998305B2 (en) 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
US20040226911A1 (en) * 2003-04-24 2004-11-18 David Dutton Low-temperature etching environment
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US20050007692A1 (en) * 2003-06-26 2005-01-13 Spectra Logic Corporation Magazine-Based Data Cartridge Library
US6855963B1 (en) 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US7132338B2 (en) 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7045432B2 (en) 2004-02-04 2006-05-16 Freescale Semiconductor, Inc. Method for forming a semiconductor device with local semiconductor-on-insulator (SOI)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US20010045604A1 (en) * 2000-05-25 2001-11-29 Hitachi, Ltd. Semiconductor device and manufacturing method
US20020174827A1 (en) * 2001-05-24 2002-11-28 Samoilov Arkadii V. Waveguides such as SiGeC waveguides and method of fabricating the same
WO2005038890A1 (en) * 2003-10-10 2005-04-28 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial sige

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A raised source/drain technology using in-situ P-DopedSiGe and B-doped Si for 0.1mu/mCMOSULSIs. Uchino, T.Shiba, T.Ohnishi, K.Miyauchi,A.Nakata,M.Inoue,Y.Suzuki.Electron Devices Meeting. 1997 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102884117A (zh) * 2010-05-12 2013-01-16 北欧化工公司 用于特殊电容器的具有特定硬脂酸钙含量的聚丙烯

Also Published As

Publication number Publication date
EP1745503A2 (en) 2007-01-24
WO2005112577A2 (en) 2005-12-01
WO2005112577A3 (en) 2006-05-26
US20050079692A1 (en) 2005-04-14
US7132338B2 (en) 2006-11-07
TW200537592A (en) 2005-11-16
US7439142B2 (en) 2008-10-21
TWI442448B (zh) 2014-06-21
JP2007537601A (ja) 2007-12-20
CN101593680A (zh) 2009-12-02
CN1926664A (zh) 2007-03-07
CN101593680B (zh) 2011-02-23
US20070082451A1 (en) 2007-04-12

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