CN1139110C - 在衬底中用于填充槽的方法 - Google Patents

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Abstract

为了绝缘激活的区域,在所使用的措施中使用了通过所谓的浅槽绝缘(STI)进行的LOCOS绝缘。在本发明中利用臭氧活化的CVD方法的有选择的析出,以填充在硅衬底中蚀刻出的具有硅氧化物的浅槽。借助于所谓的PAIGE掩膜,光刻胶的涂布和构图能够以此省去,在此产生掩膜是非常复杂的。

Description

在衬底中用于填充槽的方法
本发明涉及在衬底中用于填充槽的方法。本发明尤其涉及在半导体衬底上的浅槽或者深槽绝缘的制造方法。
对于在半导体器件上的激活区域的绝缘,所选择的措施一般是通过所谓的浅槽绝缘(STI)或者通过具有深的绝缘槽(深槽)的绝缘完成。尤其是在新的存储器件(16M-DRAM和更高)和在新的逻辑器件的情况下,STI因为与LOCOS绝缘相比具有较高的限制电压而被更广泛地应用。
然而尤其在例如氧化物填充的槽的整平时存在一系列的困难。通过槽填充在半导体晶片的表面上产生较大的布图差异,其能够干扰随后的加工步骤。这具有如下的结果:此布图差异必须通过整平再一次被去掉。然而此布图差异很大,简单的CMP(化学-机械的抛光)方法不能够满足。通过回蚀的整平同样需要复杂而且昂贵的加工。
例如现有技术的用于浅槽绝缘的工艺在于,首先在硅衬底中腐蚀约200-500nm深的槽(浅槽),然后具有TEOS氧化物的槽通过LPCVD方法填充,并且然后对如此产生的布图机械整平。
该整平过程主要含有如下的方法步骤:
1.通过辅助掩膜(PAIGE-掩膜)进行光刻胶的涂布和构成。从掩膜的产生在此是复杂的而且是昂贵的,因为光电阻挡物质的现有或者非现有的情况与所谓的构图(pattern)系数有关。
2.沉积其他的光电阻挡层。
3.光电阻挡物质和氧化物的非选择性的反蚀刻。
4.剩余的布图通过化学机械方法进行抛光。
此方法是非常费时和昂贵的,尤其对于生成新的逻辑器件来说,对于每一个新产品的掩膜在此存在巨大的时间和费用。
上述发明的任务在于给出一种新的方法用于填充在衬底中的槽,这能够以较少的时间和费用而有效的工作,并且所构成的衬底能够最大的存在优选的整平。
本发明给出了如下的绝缘结构,含有一个以绝缘材料填充的在半导体衬底中的槽的绝缘结构,该槽含有至少一个平的区域和至少一个深的区域,深的区域的宽度与平的区域的级高的比例大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在该槽的要覆盖的上表面上的生长速率和用于填充该槽所使用的材料在参考层上的生长速率的比例。
本发明的其他有利的实施例、结构和方面通过从属权利要求、说明书和附图给出。
按照本发明用于在衬底中填充槽的方法具有如下的方法步骤:
a)在衬底上设置一个参考层,
b)该参考层被构图,
c)在衬底中产生一个槽,并且
d)在如此产生的结构上设置为了填充该槽所应用的材料。
在此如此选择参考层,用于填充槽所使用的绝缘材料在参考层上的生长速率至少小于用于填充槽所使用的绝缘材料在要覆盖的槽的表面上的生长速率2倍,在沉积用于填充槽所使用的材料之后进行热氧化处理过程。此要覆盖的槽的表面一般通过衬底材料组成。也能够含有一个中间层。
另外一个用于填充衬底中的至少一个槽的方法,具有如下的步骤:
a)在衬底上设置一个参考层,
b)该参考层被构图,
c)在衬底中产生一个槽,并且
d)在如此产生的结构上设置为了填充该槽所应用的材料,在此如此选择参考层,用于填充槽所使用的绝缘材料在参考层上的生长速率至少小于用于填充槽所使用的绝缘材料在要覆盖的槽的表面上的生长速率2倍,
在产生槽之后进行一个线性氧化处理过程,生长的氧化物通过湿化学方法再一次去掉。
本发明的工艺含有比所谓的STI工艺方法非常少的步骤,并且提供了非常明显的经济优点。因为本发明的方法的必要的方法步骤是兼容的,所以所有的工艺流程的能够没有保留的一体化在所存在的技术中。所以能够应用在浅槽绝缘和深槽绝缘中。
优选的使用硅衬底作为衬底,并且优选的使用绝缘材料,尤其是氧化硅用于填充该槽。
另外有利的是使用一氮化硅层、一氮化钛或者一多晶硅层,尤其是掺杂的多晶硅层作为参考层。在此该氧化硅有利的以臭氧活化的CVD方法,尤其是SACVD方法进行分离。这种臭氧活化的CVD方法例如在EP 0 582 724A1和EP 0 537 001 A1中进行了描述。尤其是SACVD分离方法通过非常好的填充性能表现了该具有大于4∶1的较大外表比例的槽能够无缩孔的自动进行填充。
优选的用于填充该槽的材料如此设置,其构成基本是平的表面。因为以此该晶片表面在随后的CMP步骤之前已经是基本上平的,并且在CMP步骤期间的较大的槽范围的情况下没有出现额定值“表面凹陷”。
参考层能够直接设置在衬底表面上。替换的是在衬底和参考层之间含有至少一个中间层,尤其是一个氧化物层。
优选的在沉积用于填充该槽所使用的材料之后进行一个热氧化处理(例如900-1000℃,10-30分钟)。此氧化处理通过已经分离的材料,尤其是通过已经分离的氧化硅起作用,并且减少了衬底中存在的损伤,该损伤能够在产生槽的期间出现。另外在此氧化期间一足够的所谓“导角”形成在该槽的上边沿上。
衬底中的损伤能够通过线性氧化处理在产生槽之后进行减少。生长的氧化物最后通过湿化学方法再一次去掉,因为随后的分离过程的选择没有给出。此“消耗氧化物”能够去掉例如腐蚀损伤和槽边沿上的静电,此静电损坏了该槽的绝缘性能。
优选的在沉积用于填充该槽所使用的材料之后,设置得超出参考层高度的材料的一部分再一次被去掉。对此应用了有利的CMP方法。
另外有利的是能够同时实现平的和深的槽。这引起了总的生产复杂性的再一次明显降低,并且以此另外降低了生产费用。
尤其有利的是,深槽的宽度和平槽的级高(蚀刻深度+参考层的厚度)的比例大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在要覆盖的槽的表面上的生长速率和用于填充该槽所使用的材料在参考层上的生长速率的比例。
另外还提供了一个绝缘结构,其含有一个在半导体衬底中的用绝缘材料填充的槽。该绝缘结构的特征在于,该槽具有至少一个平的区域和至少一个深的区域。
以此平的槽的优点能够和深的槽的优点进行组合。
在此深的范围的宽度和平的范围的深度的比例有利的是大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在衬底2上的生长速率和用于填充该槽所使用的材料在参考层5上的生长速率的比例。
本发明借助于附图进行详细的解释。相同的部分在附图中用相同的符号进行表示。
图1-3是本发明的方法的第一实施例,
图4-7是本发明的方法的第二实施例,
图8是本发明的绝缘结构。
图1示出了一个衬底并且以1进行表示。此衬底1以氧化层3和氮化物层4覆盖。此层结构可以作为NiOx层表示。此氮化物层(Si3N4)以CVD方法进行生产。此氮化物层主要是作为用于在NiOx层上淀积的参考层5的扩散阻挡。此参考层5在此主要由氮化钛组成。其也可以由掺杂的多晶硅组成。此氮化钛层5在氮化物层上通过溅射淀积。然后设置光电阻挡层8,其用于限制槽6(浅槽)。
然后在衬底的表面2蚀刻浅槽6。
图2示出了以氧化硅7填充的经过蚀刻的浅槽6,该氧化硅通过臭氧活化的CVD方法进行淀积。
在进行氧化硅层的臭氧活化的淀积时,在不同的表面上能够达到不同的增长速度。在上述的情况下,氧化硅在氮化钛层5上的增长速度小于氧化硅在蚀刻的浅槽的硅上的增长速度的10-15倍。
作为用于CVD淀积的输出物质,TEOS,尤其是OMTS(Octa-Metyl-Zyklo-Tetra-Siloxan)或者HMDS(Hexa-Metyl-Disiloxan)是适合的。
从图3中可以看到,在衬底表面2上淀积的NiOx层3、4、淀积的氮化钛层5以及通过通过臭氧活化的CVD方法淀积的氧化硅7有利的通过反蚀刻被去掉。然后通过反蚀刻的衬底表面2借助于CMP方法(化学机械抛光)被进一步地整平。
图4-7示出了本发明的方法的其他实施例。在图4中示出了一个衬底并且以1进行表示。此衬底1通过氧化物层11和氮化物层12覆盖。此氮化物层(Si3N4)以CVD方法建立。在此实施例中氮化物层12构成参考层。
借助于光刻技术构图氮化物层12和氧化物层11。然后通过各向异性的蚀刻方法在衬底1中蚀刻槽6。由此所得到的结构在图4中示出。
然后通过臭氧活化的淀积处理在氮化物层(Si3N4)12上产生一个氧化硅层,并且槽6同时以氧化硅填充。此淀积处理被一直地进行,直到通过氧化硅层在槽6中的更快的增长而使具有在氮化物层12上的氧化硅层13的上表面达到几乎是平的。由此所得到的结构在图5中示出。
随后是一个热氧化过程。此热氧化过程通过已经淀积的氧化硅(SiO2)起作用,并且在槽的内部在衬底表面上产生一个热氧化物层14。该热氧化物层减少了在衬底1残留的损伤,该损伤能够在槽6的蚀刻过程中产生。另外以此氧化过程在槽6的上边产生足够的所谓的“角围绕”。由此所得到的结构在图6中示出。
随后通过CMP步骤或者湿化学方法去掉高于氮化物层12设置的氧化硅层,以此产生具有平的表面的结构,见图7。
图8示出了本发明的绝缘结构20。此绝缘结构20含有一个以氧化硅24填充的在半导体衬底1中的槽6。另外绝缘结构20含有一个平的区域21,其从氮化硅层12的上表面算起具有级高T。以此绝缘结构20具有一个深的区域22。此绝缘结构20的此区域22具有宽度B。在此深的区域的宽度B与平的区域的级高T的比例大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在衬底2上的生长速率和用于填充该槽所使用的材料在氮化物层12上的生长速率的比例。
以此保证了在填充本发明的绝缘结构时能够得到具有几乎平的上表面的氧化硅24。

Claims (13)

1.用于填充衬底中的至少一个槽的方法,具有如下的步骤:
a)在衬底(1)上设置一个参考层(5;12),
b)该参考层(5;12)被构图,
c)在衬底(1)中产生一个槽(6),并且
d)在如此产生的结构上设置为了填充该槽所应用的材料,在此如此选择参考层(5;12),用于填充槽(6)所使用的绝缘材料在参考层(5;12)上的生长速率至少小于用于填充槽(6)所使用的绝缘材料在要覆盖的槽(6)的表面上的生长速率2倍,
在沉积用于填充槽(6)所使用的材料之后进行热氧化处理过程。
2.如权利要求1的方法,其特征在于,含有一个硅衬底作为衬底(1),并且使用绝缘材料,尤其是氧化硅用于填充该槽(6)。
3.如权利要求2的方法,其特征在于,含有一个氮化硅层、一个氮化钛层或者一个多晶硅层作为参考层(5;12)。
4.如权利要求2或者3的方法,其特征在于,该氧化硅以臭氧活化的CVD方法进行淀积。
5.如上述权利要求1到3之一的方法,其特征在于,一直装设用于填充槽(6)所使用的材料,直到构成一个基本是平的表面。
6.如上述权利要求1到3之一的方法,其特征在于,在衬底(2)和参考层(5;12)之间含有至少一个中间层(3,4)。
7.如上述权利要求6的方法,其特征在于,在衬底(2)和参考层(5;12)之间含有至少一个氧化物层。
8.用于填充衬底中的至少一个槽的方法,具有如下的步骤:
a)在衬底(1)上设置一个参考层(5;12),
b)该参考层(5;12)被构图,
c)在衬底(1)中产生一个槽(6),并且
d)在如此产生的结构上设置为了填充该槽所应用的材料,在此如此选择参考层(5;12),用于填充槽(6)所使用的绝缘材料在参考层(5;12)上的生长速率至少小于用于填充槽(6)所使用的绝缘材料在要覆盖的槽(6)的表面上的生长速率2倍,
在产生槽(6)之后进行一个线性氧化处理过程,并且去掉该线性氧化物,以得到随后填充的选择。
9.如上述权利要求1到3和7之一的方法,其特征在于,在沉积用于填充槽(6)所使用的材料之后,高于参考层(5;12)的高度的一部分材料被再一次去掉。
10.如权利要求9的方法,其特征在于,高于参考层(5;12)的高度的一部分材料通过CMP方法被再一次去掉。
11.如上述权利要求1到3和7之一的方法,其特征在于,同时填充平的槽以及深的槽。
12.如权利要求11的方法,其特征在于,深的槽的宽度与平的槽的级高的比例大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在该槽的要覆盖的上表面上的生长速率和用于填充该槽所使用的材料在参考层上的生长速率的比例。
13.含有一个以绝缘材料填充的在半导体衬底(1)中的槽(6)的绝缘结构,其特征在于,该槽含有至少一个平的区域和至少一个深的区域,
深的区域的宽度与平的区域的级高的比例大约等于2×α/(α-1),其中α是用于填充该槽所使用的材料在该槽(6)的要覆盖的上表面上的生长速率和用于填充该槽所使用的材料在参考层(5)上的生长速率的比例。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4059800A (en) * 1999-04-02 2000-10-23 Silicon Valley Group Thermal Systems, Llc Improved trench isolation process to deposit a trench fill oxide prior to sidewall liner oxidation growth
DE10029288A1 (de) * 2000-06-14 2002-01-03 Infineon Technologies Ag Verfahren zur Herstellung einer planaren Maske auf topologiehaltigen Oberflächen
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate
WO2005001939A1 (ja) * 2003-06-30 2005-01-06 Rohm Co., Ltd. イメージセンサおよびフォトダイオードの分離構造の形成方法
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
DE69232648T2 (de) * 1991-11-29 2003-02-06 Sony Corp., Tokio/Tokyo Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung
JP2812599B2 (ja) * 1992-02-06 1998-10-22 シャープ株式会社 半導体装置の製造方法
DE4211050C2 (de) * 1992-04-02 1995-10-19 Siemens Ag Verfahren zur Herstellung eines Bipolartransistors in einem Substrat
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
JP2705513B2 (ja) * 1993-06-08 1998-01-28 日本電気株式会社 半導体集積回路装置の製造方法
JPH07106412A (ja) * 1993-10-07 1995-04-21 Toshiba Corp 半導体装置およびその製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
KR960002714A (ko) * 1994-06-13 1996-01-26 김주용 반도체소자의 소자분리절연막 형성방법
US5872043A (en) * 1996-07-25 1999-02-16 Industrial Technology Research Institute Method of planarizing wafers with shallow trench isolation

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JP2000515321A (ja) 2000-11-14
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JP2000515320A (ja) 2000-11-14
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US6551902B1 (en) 2003-04-22
WO1998003991A2 (de) 1998-01-29
EP0928500A2 (de) 1999-07-14

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