CN1550043A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包含底电极、顶电极和位于底电极和顶电极之间、由含有Pb、Zr、Ti和O的钙钛矿型铁电体制成的介电膜，介电膜包含由许多晶粒形成的第一部分，这些晶粒被具有许多方向的晶粒边界分隔开。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别地，涉及包含使用铁电材料的电容的半导体器件及其制造方法。
背景技术
最近几年，LSI(大规模集成电路)的应用领域得到了很大的扩展。特定地，LSI在过去主要应用于，例如，超级计算机、EWS(工程工作站)和个人计算机。然而，LSI如今主要应用于，例如，移动设备和多媒体系统。结果，在如今，除了低功耗和高速运算之外，对于LSI很重要的一点是要加入非易失性功能。而且，为了对LSI加入更高性能和更多功能，在LSI中引入新材料也是很重要的。
例如，具有非易失性的铁电存储器(铁电RAM)最近得到了很大的关注，这种铁电存储器使用铁电膜——例如钙钛矿材料膜或铋叠层材料膜——作为用于存储信息的电容的介电膜。可用于取代闪存、SRAM(静态RAM)和DRAM(动态RAM)并且可用于内置逻辑电路的器件的铁电存储器非常有希望作为下一代存储器。而且，因为铁电存储器可在不使用电池的情况下高速工作，因而铁电存储器已开始应用于非接触卡——例如RF-ID(射频识别)——中。
用于制作铁电存储器的材料包括高挥发性元素或制造过程中会扩散的元素，并且它们会与其它材料反应。结果，用于制作铁电存储器的材料极大地影响了制造过程。
PZT膜——即Pb(Zr，Ti)O3膜——是用作铁电膜的最常用氧化物之一。PZT膜中所含有的铅(Pb)比PZT膜中所含有的其它元素具有更高的蒸汽压。因此，通常使用下面的方法来形成非晶膜：首先在低温下形成非晶膜，然后在高温下进行热处理，将非晶膜转变成晶太膜。例如，广泛使用的是下面这种方法：首先通过，例如，溅射的方法在室温下形成非晶PZT膜，然后在氧气气氛中对非晶PZT膜进行RTA(快速热退火)处理，以使该非晶PZT膜快速结晶。
然而，由于在整个制造过程中难以控制Pb总量，因而非常难以高的成品率制造具有高精确重复性的半导体器件。还应指出的是，为了改善半导体器件的可靠性，使用氧化物——例如IrO2、RuO2、SRO(SrRuO3)或LSCO((La，Sr)CoO3)——来形成电容的电极。应当指出的是，电极材料中所含有的这些元素会扩散到PZT膜中并与Pb在晶粒边界发生反应，导致I-V特性退化和差的铁电特性。
此外，在传统的结晶情形中，非晶PZT膜在氧气氛围中进行退火。这样，PZT膜的结晶呈现出柱状结构，如后所述，导致高的泄漏电流和开关持久性的恶化。
在，例如，Jpn.Pat.Appln.KOKAI Publication No.2000-156473和U.S.Patent No.6,287,637B1中提到了PZT膜的使用。这些出版物中的每一篇都指出首先形成的PZT膜在Ar气气氛中进行退火，然后在氧气气氛中进一步将PZT膜进行退火。然而，退火处理之后PZT膜的结构在这些出版物的每一篇中都没有考虑。通常，难以获得泄漏特性非常好的铁电电容。
如上所述，在传统铁电电容中，泄漏电流增大，疲劳特性退化，使得难以得到I-V特性和可靠性非常好的电容。通常，开发包含特性和可靠性非常好的电容的半导体器件以及制造该半导体器件的方法是极为重要的。
发明内容
根据本发明第一方面，给出半导体器件，包含：底电极；顶电极；以及处于底电极和顶电极之间、由含有Pb、Zr、Ti和O的钙钛矿型铁电体制成的介电膜，介电膜包含第一部分，该第一部分由许多被具有许多方向的晶粒边界分隔开的晶粒形成。
根据本发明第二方面，给出制造半导体器件的方法，包含：在底电极上形成由含有Pb、Zr、Ti和O的钙钛矿型铁电体制成的介电膜；在介电膜上形成顶电极，形成介电膜包含：通过在氧气气氛中退火在底电极上形成介电膜的第一部分；通过在惰性气体气氛中退火在第一部分上形成介电膜的第二部分。
附图说明
图1为一剖视图，示意性示出根据本发明第一实施方案的电容的结构；
图2为一剖视图，示意性示出用作比较例(传统情形)的电容的结构；
图3为一TEM图，示出根据本发明第一实施方案的电容的剖面结构；
图4为一TEM图，示出用作比较例(传统情形)的电容的剖面结构；
图5示出根据本发明的实施方案的电容的I-V特性；
图6示出用作比较例(传统情形)的电容的I-V特性；
图7涉及本发明某一实施方案，示出PZT膜中所含Ru的分析结果，该分析使用TEM-EDX来进行；
图8涉及比较例(传统情形)，示出PZT膜中所含Ru的分析结果，该分析使用TEM-EDX来进行；
图9示出关于电容中所含Pb总量对温度的依赖关系的ICP分析结果；
图10示出关于电容疲劳特性的测量结果；
图11示出关于电容印迹特性的测量结果；
图12为一剖视图，示意性示出根据本发明第二实施方案的电容的结构；以及
图13为一剖视图，示意性示出根据本发明第三实施方案的电容的结构。
具体实施方式
现在将参考附图描述本发明的某些实施方案。
第一实施方案：
图1示意性示出根据本发明第一实施方案的半导体器件中的电容的结构。
图1中所示的电容在半导体衬底(未示出)——硅衬底——之上形成，用作非易失性铁电存储器中用于存储电荷的电容。
现在将描述制造图1所示的电容的方法。
第一步中，通过DC磁控溅射方法在下层膜——例如LP-TEOS氧化膜——上形成厚度100nm的Pt膜11。用于形成Pt膜11的溅射处理在Ar气气氛中进行20秒，输入功率设置在3kW。然后，通过DC磁控溅射方法在室温下形成SrRuO3膜(SRO膜)12。用于形成SRO膜12的溅射处理在Ar气气氛中进行11.5秒，输入功率设置在700W。然后，在氧气气氛中进行30秒550至600的热处理，以使SRO膜12结晶。
下一步中，在SRO膜12上形成PZT膜13，即，Pb(Zr，Ti)O3膜。PZT是钙钛矿型铁电材料，由ABO3表示，至少含有Pb、Zr、Ti和O。铅(Pb)相当于位置A元素，Zr或Ti相当于位置B元素。在某些情形中，少量的另一种元素取代了位置A元素或位置B元素。
现在将描述形成PZT膜13的步骤。第一步中，在室温下通过RF磁控溅射方法在SRO膜12上沉积非晶PZT，然后通过RTA处理在550至600下对非晶PZT膜进行30秒热处理，以使非晶PZT膜结晶。然后，在晶化PZT膜上沉积附加的非晶PZT膜，然后在550至600下对附加非晶PZT进行30秒RTA处理，以使附加非晶PZT膜结晶。结果，所形成的是总厚度130nm的晶化PZT膜13。如上所述，非晶PZT膜的沉积和退火重复两次以降低PZT膜13的表面粗糙度并且使得PZT膜13中的Pb均匀扩散。附带地，使用组分为，例如，(Pb1.15，La0.03)(Zr0.4，Ti0.6)O3的高密度标靶作为PZT标靶。此外，用于形成每层非晶PZT膜的溅射沉积在Ar气气氛中进行72秒，输入功率设置在1.5kW。
现在将详细描述PZT膜13的退火步骤。考虑下层PZT膜(PZT膜的下层部分)，在温度达到550至600的最高温度之后，在氧气气氛中进行前15秒退火，然后在Ar气气氛中进行后15秒退火。从氧气向Ar气的切换顺序进行。另一方面，考虑上层PZT膜(PZT膜的上层部分)，在温度达到550至600之后，在Ar气气氛中进行前15秒退火，然后在氧气气氛中进行后15秒退火。从Ar气向氧气的切换顺序进行。PZT膜13b主要在在氧气气氛中进行的下层PZT膜退火步骤中得到，而PZT膜13a主要在随后的步骤中得到。
下一步中，在PZT膜13上形成厚度10nm的SRO膜14，然后在SRO膜14上形成厚度50nm的Pt膜15。应当指出，SRO膜14和Pt膜15的每一层都是通过使用，例如，遮光板来形成，都是具有160μm直径的圆形图形。然后，通过使用电炉在氧气气氛中，在550至600下进行一个小时的热处理。
如上所述，所得到的是包含下列部分的电容结构：包括Pt膜11和SRO膜12的底电极、包括SRO膜14和Pt膜15的顶电极，以及夹在上面提到的底电极和顶电极之间的PZT膜13形成的铁电膜。
图2示意性示出用作比较情形的电容结构。图2中所示的Pt膜11、SRO膜12、SRO膜14和Pt膜15通过类似于用于形成图1中所示的Pt膜11、SRO膜12、SRO膜14和Pt膜15的方法的方法来形成。然而，用于形成图2中所示的PZT膜13的退火方法不同于用于形成图1中所示的PZT膜13的方法。在图2所示的比较情形中，非晶PZT膜的沉积和退火过程也是重复两次。然而，在比较情形中，退火过程(RTA处理)每次在氧气气氛中、550至600下进行30秒。
图3示出根据图1所示的本发明第一实施方案的电容的剖面结构，是由TEM(透射电子显微镜)观察到的。图3中所示的是形成包括SRO膜和Pt膜的顶电极之前的结构。
在由根据本发明第一实施方案的退火方法得到的PZT膜13a中，晶粒是圆锥形的或椭球形的。更特定地，晶粒的剖面是楔形的或椭圆形的，如图1和3所示。由于晶粒的特殊形状，晶粒边界的方向是没有对准的，即，晶粒边界具有许多方向，并且晶粒边界的方向是随机排列的。换句话说，晶粒边界在PZT膜的下表面和上表面之间形成锯齿形。另一方面，在PZT膜13b中，晶粒的形状是圆柱形的，和图2所示的比较情形的PZT膜13中的一样。
图4示出图2所示的用作比较情形的电容的剖面结构，是由TEM观察到的。在比较情形中，PZT膜的晶粒是圆柱形的，具有矩圆形(矩形)剖面形状。此外，晶粒边界是对准的，沿基本垂直于PZT膜下表面和上表面的方向延伸。换句话说，晶粒边界沿一个方向延伸。
现在将就根据本发明第一实施方案的电容和用作比较情形的电容描述铁电电容的电学特性。
图5和6示出泄漏电流特性(I-V特性)的测量结果。图5中所示曲线(O2-Ar/Ar-O2)代表根据本发明第一实施方案的电容的特性，而图6示出用作比较情形(传统情形)的电容的特性。在图6所示的比较情形中，泄漏电流密度在电压+2.5V时高达8.3×10-6A/cm2。然而，在根据本发明第一实施方案的电容中，泄漏电流在电压+2.5V时低至5.9×10-7A/cm2，说明第一实施方案明显可行，改善了泄漏电流特性。
为了研究造成图5和6所给出的实验数据的原因，用TEM-EDX分析了PZT膜的晶粒边界中出现的元素。图7示出关于根据本发明第一实施方案的电容的结果，而图8示出关于用作比较情形的电容的结果。在图8所示的比较情形中，在PZT膜的晶粒边界中强烈探测到了显著的Ru峰。然而，在根据本发明第一实施方案的电容中，在PZT膜中没有观察到显著的Ru峰。造成这一现象的原因之一在于，由于本发明第一实施方案在晶粒形状上与比较情形有所不同，如图3和图4所示，垂直于PZT膜和SRO膜之间界面的Ru扩散被改变了。更特定地，有理由这么理解，由于本发明第一实施方案中的晶粒边界形成锯齿形，有效扩散长度变长，抑制了Ru向PZT膜表面的扩散。
另一原因可如下这么理解。图9示出关于Pb总量对温度依赖关系的ICP分析结果。ICP分析通过改变RTA气体的类型来进行。如图9所示，在在氧气气氛中进行RTA的情形中，当温度落在300和700之间的范围中时，Pb减少总量较小。然而，在在Ar气气氛中进行RTA的情形中，在结晶温度附近Pb总量迅速减少，导致达到接近化学计量值的Pb含量。上面所给出的实验数据支持了下面这点：在比较情形中，大量Pb或Pb化合物残留在PZT膜的晶粒边界中，Ru扩散并发生反应形成由化学式Pb2Ru2O7-x表示的导电氧化物。这样形成的导电氧化物被认为形成了泄漏通路。
有理由这么理解：本发明第一实施方案在上述情况下在泄漏电流特性方面与比较情形有所不同。重申一遍，在本发明第一实施方案中，晶粒边界形成锯齿形，抑制了垂直于PZT膜和SRO膜之间的界面的Ru扩散。此外，通过在Ar气气氛中进行的RTA减少了PZT膜中的Pb总量。情况既然如此，有理由这么认为，抑制了上面提到的导电氧化物的形成，从而降低了泄漏电流。
图10示出疲劳特性的测量结果。在疲劳特性的测量中，转换极性处的驱动电压设置在±6V，脉冲宽度设置在10μ秒，测量极化的外加电压设置在±4V。在比较情形中(O2/O2)，在105至106开关周期附近，剩余极性开始减少。另一方面，在本发明第一实施方案情形中(O2-Ar/Ar-O2)情形中，甚至在极性转换1010个周期之后，剩余极性也没有减少。有理由这么理解，在本发明第一实施方案中，膜被致密化了，Pb总量得到优化，从而导致上述优异效果。
图11示出印迹特性的测量结果。在150下加热600小时或更长时间之后，与比较情形(O2/O2)相比，本发明第一实施方案(O2-Ar/Ar-O2)中相对初始值的电压漂移减小了大约0.1V，支持了下面这点：在本发明第一实施方案中可得到好的印迹特性。
如上所述，在本发明第一实施方案中，非晶PZT膜在Ar气气氛中退火，结果是，在退火处理之后的晶化PZT膜中，有可能得到致密且精细的晶粒，并且晶粒边界排成锯齿形。此外，有可能控制晶粒边界中和界面中的Pb总量。结果，PZT膜中所含有的Pb总量减少了，抑制了电极中所含有的Ru的扩散，使得有可能显著地异质泄漏电流。另外，优化了PZT膜和电极之间的界面中的Pb比率，从而使得有可能改善电容的可靠性。例如，有可能改善疲劳特性。
第二实施方案：
图12示意性示出包括在根据本发明第二实施方案的半导体器件中的电容的结构。图12所示的电容在基本结构上与根据图1所示的本发明第一实施方案的电容基本相同，除了第二实施方案与第一实施方案在PZT膜的结构上有所不同。
现在将描述制作图12所示电容的方法。附带地，图12所示第二实施方案与图1所示第一实施方案在Pt膜11、SRO膜12、SRO膜14和Pt膜15的结构和形成方法上基本相同。情况既然如此，现在将描述形成PZT膜13a和13b的方法。
与本发明第一实施方案一样，在第二实施方案中，非晶PZT膜的沉积和退火过程都重复两次。第二实施方案在用于形成非晶PZT膜的成膜条件等上与第一实施方案相同，但是在退火过程(RTA过程)上与第一实施方案不同。特定地，在本发明第二实施方案中，首先沉积第一层非晶PZT膜，然后将已沉积的非晶PZT膜在Ar气气氛中退火以形成第一层PZT膜13a。另一方面，首先在第一层PZT膜13a上沉积第二层非晶PZT膜，然后将已沉积的非晶PZT膜在氧气气氛中退火以形成第二层PZT膜13b。在这些退火步骤的每一步中，退火温度设置在550至600，退火处理进行30秒。
由于上述方法，第二实施方案的第一层PZT膜13a在结构上与图1所示的第一实施方案的PZT膜13a相同。另一方面，第二实施方案的第二层PZT膜13b与图2所示的比较情形的PZT膜13相同。
现在将关于本发明第二实施方案描述铁电电容的介电特性。
前面提到过的图5还示出了关于泄漏电流特性(I-V特性)的测量结果。在本发明第二实施方案(Ar/O2)中，泄漏电流密度在电压+2.5V时低至大约6.5×10-7A/cm2，说明了泄漏电流特性的显著改善。本发明第二实施方案中所获得的泄漏电流特性改善，被认为是前面结合本发明第一实施方案所描述的效果的贡献。
前面提到过的图10还示出了关于本发明第二实施方案的疲劳特性的测量结果。在测量疲劳特性中，转换极性处的驱动电压设置在±6V，脉冲宽度设置在10μ秒，测量极性的外加电压设置在±4V。在本发明第二实施方案(Ar/O2)中，即使在极性转换1010个周期之后，剩余极性的总量也没有减少。图10还示出测量结果，覆盖了这样的情形：对于退火气氛来说形成第一层PZT膜的过程和形成第二层PZT膜的过程反转了，即这样的情形：第一层PZT膜在氧气气氛中退火而第二层PZT膜在Ar气气氛中退火(O2/Ar)。在此情形中，转换持久性的退化达到某种程度。有理由这么理解，由于RTA处理在Ar气气氛中进行导致第二层PZT膜上表面附近的区域中氧的总量不足，从而SRO膜中所含有的氧原子被PZT膜拉出，降低了SRO膜的结晶度，因而导致上面提到的退化。然而，即使在关于退火气氛的O2/Ar情形中，第二层PZT膜在结构上也与图1所示的本发明第一实施方案的PZT膜13a相同，这使得难以改善电容的特性。
前面提到过的图11还示出本发明第二实施方案的印迹特性的测量结果。特定地，在150下退火600小时或更长时间之后，与比较情形(O2/O2)相比，在本发明第二实施方案(Ar/O2)中，电压相对于初始值的偏移减少了大约0.1V，支持了下面这点：在本发明第二实施方案中可得到好的印迹特性。
如上所述，与前述本发明第一实施方案类似，本发明第二实施方案同样使得有可能抑制高泄漏电流并改善电容的铁电性和可靠性。
第三实施方案：
图13示意性示出包括在根据本发明第三实施方案的半导体器件中的电容的结构。根据本发明第三实施方案的电容在基本结构上与根据图1所示的本发明第一实施方案的电容基本相同，除了第三实施方案与第一实施方案在PZT膜的结构上有所不同。
现在将描述制作图13所示电容的方法。附带地，图13所示的Pt膜11、SRO膜12、SRO膜14和Pt膜15的结构和形成方法与本发明第一实施方案中的相同。情况既然如此，现在将描述形成PZT膜13a、13b1和13b2的方法。
在本发明第三实施方案中，沉积和退火非晶PZT膜的步骤重复三次。第三实施方案在非晶膜PZT膜的成膜条件等上与第一实施方案相同。然而，在第三实施方案中将形成每层非晶PZT膜的时间设置在48秒，从而使得PZT膜的总厚度等于第一实施方案中的总厚度。特定地，在本发明第三实施方案中，首先沉积第一层非晶PZT膜，然后将所沉积的非晶PZT膜在氧气气氛中退火，以形成第一层PZT膜13b1。然后，首先在第一层PZT膜13b1上沉积第二层非晶PZT膜，然后将所沉积的非晶PZT膜在Ar气气氛中退火，以形成第二层PZT膜13a。此外，在第二层PZT膜13a上首先沉积第三层非晶PZT膜，然后将所沉积的非晶PZT膜在氧气气氛中退火，以形成第三层PZT膜13b2。在每一步退火步骤中，退火温度设置在550至600，退火处理进行20秒。
由于上述方法，第二层PZT膜13a在结构上与图1所示的本发明第一实施方案的PZT膜13a相同。并且，第一层PZT膜13b1和第三层PZT膜13b2中的每一层在结构上都与图2所示的比较情形中的PZT膜13相同。
如上所述，与前述本发明第一实施方案类似，本发明第三实施方案也使得有可能抑制高泄漏电流、改善疲劳特性，并改善电容的特性和可靠性。
在上述本发明第三实施方案中，沉积和退火非晶PZT膜的过程重复三次。作为选择，也可以首先沉积非晶PZT膜，然后推非晶PZT膜陆续进行氧气气氛中的退火处理、Ar气气氛中的退火处理以及氧气气氛中的退火处理。在该情形中，也有可能得到图13所示的结构。还有可能甚至在使用前述本发明第一实施方案中使用的过程的情形中，通过改变，例如，退火条件来得到图13所示的结构。
上述实施方案中的每一个都没有包含BEOL(后端工艺)过程，例如形成接触、布线和层间膜，以及为平面化而进行的抛光。然而，即使在使用完整工艺的情形中也能得到上述效果。此外，在上述每个实施方案中，通过溅射方法形成非晶PZT膜等。然而，当然有可能使用另一种成膜技术。
此外，在制造使用多晶性硅(多晶硅)或钨作为栓塞材料的具有COP(栓塞上电容)结构的存储器件的情形中，通过使用用于上述每个实施方案的方法，有可能抑制氧化剂向栓塞表面的扩散，使得有可能实现大规模集成的半导体存储器件。
此外，在上述每个实施方案中，用于退火下层侧SRO膜12的退火温度T1、用于退火PZT膜13的退火温度T2以及用于退火上层侧SRO膜14的退火温度T3需要具有如下关系：T1 T2 T3。此外，考虑PZT膜13，对于用于退火上层侧的退火温度，应当不高于用于退火下层侧的退火温度。
还有，在上述每个实施方案中，有可能使用He气、Ne气、Kr气、Xe气、Rn气或氮气作为惰性气体来取代Ar气用于进行退火处理。
对于本领域技术人员来说，很容易看到其它的优点和修改。因此，本发明在其更广的方面并不局限于明确提出的细节以及此处所示出和描述的代表性实施方案。因此，只要不超出所附权利要求及其等同所定义的一般发明构思的精神或范围，那么就可做出各种修改。

Claims (15)

1.半导体器件，包含：
底电极；
顶电极；以及
介电膜，位于底电极和顶电极之间，由含有Pb、Zr、Ti和O的钙钛矿型铁电体制成，介电膜包含由许多晶粒形成的第一部分，这些晶粒被具有许多方向的晶粒边界分隔开。
2.根据权利要求1的半导体器件，其中第一部分中所含的晶粒为圆锥形的或椭球形的。
3.根据权利要求1的半导体器件，其中介电膜进一步包含第二部分，位于底电极和第一部分之间，由许多晶粒形成，这些晶粒被沿某一方向延伸的晶粒边界分隔开。
4.根据权利要求3的半导体器件，其中第二部分中所含的晶粒为圆柱形的。
5.根据权利要求3的半导体器件，其中介电膜进一步包含第三部分，位于顶电极和第一部分之间，由许多晶粒形成，这些晶粒被沿某一方向延伸的晶粒边界分隔开。
6.根据权利要求5的半导体器件，其中第三部分中所含有的晶粒为圆柱形的。
7.根据权利要求1的半导体器件，其中介电膜进一步包含第二部分，位于顶电极和第一部分之间，由许多晶粒形成，这些晶粒被沿某一方向延伸的晶粒边界分隔开。
8.根据权利要求7的半导体器件，其中第二部分中所含有的晶粒为圆柱形的。
9.根据权利要求1的半导体器件，其中底电极和顶电极中至少一个包括含有Ru的膜。
10.制造半导体器件的方法，包含：
在底电极上形成由含有Pb、Zr、Ti和O的钙钛矿型铁电体制成的介电膜；以及
在介电膜上形成顶电极，
介电膜的形成包含：
通过在氧气气氛下退火在底电极上形成介电膜的第一部分；以及
通过在惰性气体气氛下退火在第一部分上形成介电膜的第二部分。
11.根据权利要求10的制造半导体器件的方法，其中：
第一部分的形成包含在氧气气氛下退火含有Pb、Zr、Ti和O的第一膜；以及
第二部分的形成包含在惰性气体气氛下退火第一膜。
12.根据权利要求10的制造半导体器件的方法，其中：
第一部分的形成包含在氧气气氛下退火含有Pb、Zr、Ti和O的第一膜；以及
第二部分的形成包含在第一膜上形成含有Pb、Zr、Ti和O的第二膜并在惰性气体气氛中退火第二膜。
13.根据权利要求10的制造半导体器件的方法，其中：
介电膜的形成进一步包含通过在氧气气氛下退火而在第二部分上形成介电膜的第三部分。
14.根据权利要求10的制造半导体器件的方法，其中底电极和顶电极中至少一个包括含有Ru的膜。
15.根据权利要求10的制造半导体器件的方法，其中惰性气体包括下列中至少一种：He气、Ne气、Ar气、Kr气、Xe气、Rn气和氮气。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155198A (zh) * 2016-02-12 2019-01-04 达姆施塔特工业大学 微电子电极组合件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003100824A2 (en) * 2002-05-28 2003-12-04 Kabushiki Kaisha Toshiba Ferroelectric capacitor and method of manufacturing the same
JP3910209B2 (ja) * 2004-03-05 2007-04-25 松下電器産業株式会社 圧電体素子、インクジェットヘッド、角速度センサ、これらの製造方法及びインクジェット式記録装置
US7504680B2 (en) * 2005-04-18 2009-03-17 Kabushiki Kaisha Toshiba Semiconductor device and mask pattern
US7804678B2 (en) * 2007-04-25 2010-09-28 Industrial Technology Research Institute Capacitor devices
EP2538420A1 (de) * 2011-06-20 2012-12-26 Technische Universität Darmstadt Kondensator für passive Hochfrequenz-Komponenten
JP5882075B2 (ja) * 2012-02-06 2016-03-09 東京エレクトロン株式会社 キャパシタの製造方法、キャパシタ、およびそれに用いられる誘電体膜の形成方法
US9117535B2 (en) * 2013-03-04 2015-08-25 Texas Instruments Incorporated Single sided bit line restore for power reduction
KR102621751B1 (ko) 2016-06-02 2024-01-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20230120346A (ko) 2022-02-09 2023-08-17 삼성전자주식회사 유전층을 갖는 반도체 소자 및 그 형성 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3026391A (en) * 1958-10-29 1962-03-20 Chance Co Ab Fuse cutout operating tool
JPH05347391A (ja) 1992-06-16 1993-12-27 Seiko Epson Corp 強誘電体記憶装置
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP3628041B2 (ja) 1994-06-29 2005-03-09 テキサス インスツルメンツ インコーポレイテツド 半導体装置の製造方法
JPH1050960A (ja) * 1996-07-26 1998-02-20 Texas Instr Japan Ltd 強誘電体キャパシタ及び強誘電体メモリ装置と、これらの製造方法
KR19980012466U (ko) * 1996-08-27 1998-05-25 구자홍 세탁기의 하부완충재
US6265738B1 (en) * 1997-03-03 2001-07-24 Matsushita Electronics Corporation Thin film ferroelectric capacitors having improved memory retention through the use of essentially smooth bottom electrode structures
US6115281A (en) * 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
US6080499A (en) 1997-07-18 2000-06-27 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance
US6287637B1 (en) * 1997-07-18 2001-09-11 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance
US6026391A (en) * 1997-10-31 2000-02-15 Oracle Corporation Systems and methods for estimating query response times in a computer system
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
KR100284737B1 (ko) * 1998-03-26 2001-03-15 윤종용 고유전율의유전막을갖는반도체장치의커패시터제조방법
US6730559B2 (en) * 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
JP2000156473A (ja) 1998-09-18 2000-06-06 Fujitsu Ltd 半導体装置およびその製造方法、キャパシタの製造方法
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas
US6321218B1 (en) * 1999-02-24 2001-11-20 Oracle Corporation Automatically determining data that is best suited for index tuning
US6610548B1 (en) * 1999-03-26 2003-08-26 Sony Corporation Crystal growth method of oxide, cerium oxide, promethium oxide, multi-layered structure of oxides, manufacturing method of field effect transistor, manufacturing method of ferroelectric non-volatile memory and ferroelectric non-volatile memory
JP2000340761A (ja) 1999-05-31 2000-12-08 Fujitsu Ltd 半導体装置の製造方法、および強誘電体キャパシタの製造方法
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6475854B2 (en) * 1999-12-30 2002-11-05 Applied Materials, Inc. Method of forming metal electrodes
US6887716B2 (en) * 2000-12-20 2005-05-03 Fujitsu Limited Process for producing high quality PZT films for ferroelectric memory integrated circuits
JP2003031744A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体装置
JP3971598B2 (ja) 2001-11-01 2007-09-05 富士通株式会社 強誘電体キャパシタおよび半導体装置
WO2003100824A2 (en) * 2002-05-28 2003-12-04 Kabushiki Kaisha Toshiba Ferroelectric capacitor and method of manufacturing the same
US6744087B2 (en) * 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
US6804627B1 (en) * 2002-12-31 2004-10-12 Emc Corporation System and method for gathering and analyzing database performance statistics
US7664798B2 (en) * 2003-09-04 2010-02-16 Oracle International Corporation Database performance baselines
JP2005183841A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155198A (zh) * 2016-02-12 2019-01-04 达姆施塔特工业大学 微电子电极组合件

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