CN1553494A - 半导体集成电路器件 - Google Patents

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CN1553494A CNA2004100598420A CN200410059842A CN1553494A CN 1553494 A CN1553494 A CN 1553494A CN A2004100598420 A CNA2004100598420 A CN A2004100598420A CN 200410059842 A CN200410059842 A CN 200410059842A CN 1553494 A CN1553494 A CN 1553494A
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Abstract

一种半导体集成电路器件，包括：(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底(1)的表面之间的第一边界部分是圆形的，以及所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。被所述沟槽包围的有源区的衬底表面，在有源区的中心部分是水平面，但在有源区的肩部向着沟槽的侧壁下降。该斜面包括两个具有不同倾斜角的斜面。靠近有源区中心部分的第一斜面较陡峭，靠近元件隔离沟槽侧壁的第二斜面比第一斜面平缓。有源区肩部的村底表面完全变圆，没有尖角部分。

Description

半导体集成电路器件
本申请是申请号为99127082.7、申请日为1999年12月28日、发明名称为“半导体集成电路及其制造方法”的专利申请的分案申请。
技术领域
本发明涉及一种半导体集成电路器件，特别涉及用于形成微细MISFET(金属绝缘体半导体场效应晶体管)的元件隔离结构的有效技术。
背景技术
尽管硅的局部氧化(LOCOS)已广泛用作LSI生产工艺的元件隔离技术，但随着半导体元件尺寸的减小，正在引入一种新的元件隔离技术。
通过把例如氧化硅膜等绝缘膜埋置于形成在硅衬底中的沟槽中起作用的浅沟槽隔离(SGI)，(a)减小了两元件间的间隔，(b)容易控制元件隔离膜的厚度，并容易设定场反型电压，(c)通过将不同杂质打到沟槽的侧壁和底部，可以隔离抗反射层与扩散层和沟道区。因此，与硅的局部氧化相比，更有利于保证亚阈值特性，减少结合漏电和背栅效应。
以下是形成元件隔离沟槽的一般方法。首先，热氧化硅衬底，在表面上形成薄氧化硅膜，利用化学汽相淀积(CVD)法在氧化硅膜上形成氮化硅膜，通过利用光刻胶膜作掩模进行干法腐蚀，去掉元件隔离区的氮化硅膜。此后，去掉光刻胶膜，用氮化硅膜作掩模，进行干法腐蚀，在衬底中形成深350-400nm的沟槽，并热氧化衬底，在沟槽的内壁上形成薄氧化硅膜。该氧化硅膜的形成消除了发生在沟槽内壁上的腐蚀损伤，减轻了以后步骤中埋置于沟槽内的氧化硅膜的应力。
利用CVD法，在包括沟槽内部的衬底上形成厚氧化硅膜，之后，加热衬底，精细地使埋置于沟槽内的氧化硅致密化。然后，利用化学机械抛光(CMP)法，去掉氮化硅膜上的氧化硅膜，使氧化硅膜只留在沟槽内，并腐蚀去掉不必要的氮化硅膜，完成元件隔离沟槽。
已知上述元件隔离结构中，形成于有源区的衬底表面上的栅氧化硅膜，在有源区的端部(肩部)局部很薄，栅压的电场集中在该肩部，结果是发生漏电流随低的栅电压流动(可以称之为“弯折特性(kink characteristics)”或“驼峰特性(hump characteristics)”)。关于该问题的解决方法，提出了使有源区的肩部变圆的技术。
例如，日本专利公开昭63-2371指出了这种问题，当在由上述元件隔离沟槽包围的衬底有源区中形成沟道宽度为1微米或更小的精细MISFET时，由于阈值电压(Vth)减小即所谓的“窄沟道效应”，其不能用作器件。这是由于有源区的肩部在绝缘膜埋置于形成在衬底中的沟槽内的元件隔离结构中，具有接近直角的尖角截面，因而栅压的电场会集中在该区，沟道形成有低栅压。
上述出版物公开了防止阈值电压降低的技术，即，在衬底中形成沟槽，通过在950℃下湿法氧化使有源区的肩部变圆，并使有源区的肩部的栅氧化膜增厚，从而抑制上述窄沟道效应。
日本专利公开平2-260660也公开了一种抑制栅压电场集中在有源区的肩部的技术，即，使肩部变圆，从而防止上述弯折(驼峰)特征发生。该出版物中，利用以下方法基本上使有源区的肩部变圆。
用由氧化膜和抗氧化膜构成的层叠膜的掩模，覆盖半导体衬底的元件形成区，在此状态下，热氧化衬底，从而在元件隔离区的衬底上形成氧化膜，使氧化膜的一端侵入到元件形成区上。然后，利用上述抗氧化膜作掩模，进行湿法腐蚀，去掉元件隔离区的氧化膜，利用上述抗氧化膜作掩模，进行反应离子腐蚀，在元件隔离区的衬底中形成沟槽，热氧化衬底，从而在沟槽内壁上形成热氧化膜，并使沟槽的肩部变圆。
图30是有源区的肩部及其附近部分的放大示图。图的左部示出了其表面上形成有栅氧化膜60的衬底的有源区。图的右部示出了其中埋置有氧化膜61的元件隔离沟槽。另外，在图的右和左方向延伸的栅极62形成于有源区和元件隔离沟槽的上部。
如图所示，在通过把氧化硅膜61埋置到形成在衬底中的沟槽内形成的元件隔离沟槽中，氧化硅膜61的表面在有源区附近凹下。当利用形成于衬底的有源区上的氮化硅膜作掩模，腐蚀在衬底中形成沟槽时，氧化硅膜61埋置到沟槽内，使表面平面化，并腐蚀去掉不需要的氮化硅膜，在有源区的衬底表面和埋置于沟槽中的氧化硅膜61的表面间，产生了对应于氮化硅膜厚度的高度差。在用氢氟酸湿法腐蚀氧化硅膜61的表面，减小这种高度差时，与氮化硅膜接触的部分，即有源区附近的氧化硅膜61的上表面和侧面暴露于氢氟酸中，因而该区的腐蚀量大于远离有源区的氧化硅膜61的腐蚀量。
当有源区附近的氧化硅膜61如上所述凹下时，形成于有源区的肩部的衬底表面上的那部分栅氧化膜60的端部，到达元件隔离沟槽的侧壁部分。然而，由于难以将形成沟道的杂质打到元件隔离沟槽的侧壁中，该区中的杂质浓度变得低于有源区的平坦部分的杂质浓度。结果，在电压加于栅极上时，在有源区的平坦部分中形成沟道前，会在有源区的肩部形成亚沟道，导致阈值电压减小。特别是在栅宽度随着MISFET宽度的减小而减小时，亚沟道的影响变严重，阈值电压的减小变大。这种现象是对于栅极由n型多晶硅形成的表面沟道型MISFET来说是一个非常严重的问题。
关于防止阈值电压的上述减小问题的方法，可以想到有增大形成沟道的杂质的剂量，以补偿有源区肩部中杂质浓度的减小。然而，由于按该方法，衬底中杂质浓度增大，在动态随机存取存储器(DRAM)的情况下，例如，在存储节点的半导体区附近，电场强度变大，漏电流变大，因而引起了更新特征变差，位线寄生电容增大。
在微细MISFET这样形成于由元件隔离区包围的衬底有源区中时，无法通过使有源区的肩部变圆来防止阈值电压的减小，并且必须采取某种措施，以抑制如上所述在有源区的肩部形成亚沟道。
本发明的目的是提供一种通过使元件隔离沟槽的形状优化，促进MISFET的尺寸减小的技术。
本发明另一目的是提供一种尺寸已减小的半导体集成电路器件。
从以下结合附图的介绍中，本发明的上述和其它目的及新特点将变得更清楚。
根据本发明的第一方案，提供了一种具有MISFET的半导体集成电路器件，包括：(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底(1)的表面之间的第一边界部分是圆形的，以及所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。
根据本发明的另一方案，提供了一种半导体集成电路器件，包括：(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述半导体衬底具有第一表面；所述沟槽具有第二和第三表面，所述第三表面的切线和所述第一表面之间的夹角从所述第一表面到第二表面逐渐增加，然后逐渐减小。
本发明还提供了一种具有MISFET的半导体集成电路器件，所述MISFET包括一栅电极，所述栅电极在第一方向上具有预定宽度，并越过一个有源区、在与所述第一方向交叉的第二方向上通过栅绝缘膜形成在由元件隔离沟槽包围的所述有源区的半导体衬底上，所述半导体集成电路器件包括：(a)具有第一表面的所述有源区；(b)具有第二表面和第三表面的所述元件隔离沟槽，所述第二表面构成所述元件隔离沟槽的侧壁，而所述第三表面在所述半导体衬底的表面上插入所述第一表面和第二表面之间；以及(c)形成在所述元件隔离沟槽中的第一绝缘膜；其中，所述第三表面的切线和第一表面之间的夹角在所述第二方向从所述第一表面向第二表面逐渐增加，而后逐渐减小。
附图说明
图1是根据本发明一个实施例的半导体集成电路器件制造工艺期间衬底的主要部分的平面图；
图2是沿图1中的线A-A’取的衬底剖面图；
图3是沿图1中的线B-B’取的衬底剖面图；
图4(a)是有源区及其附近的元件隔离沟槽的放大示图；图4(b)是有源区的肩部及其附近情况的放大示图；
图5是有源区的肩部及其附近情况的放大示图；
图6是衬底主要部分的剖面图，用于展示本发明一个实施例制造半导体集成电路器件的方法；
图7是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图8是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图9是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图10是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图11是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图12是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图13是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图14是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图15是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图16是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图17是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图18是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图19是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图20是有源区的肩部及其附近情况的放大示图；
图21是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图22是有源区的肩部及其附近情况的放大示图；
图23是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图24是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图25是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图26是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图27是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图28是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图29是衬底主要部分的剖面图，用于展示本发明该实施例制造半导体集成电路器件的方法；
图30是本发明人研制的元件隔离结构中，有源区的肩部及其附近情况的放大示图。
具体实施方式
下面结合附图介绍本发明的优选实施例。各图中，具有相同功能的元件给出了相同的参考符号，用于解释本发明的优选实施例，所以不再对它们进行重复介绍。
图1是生产工艺中衬底主要部分的平面图。图2是沿图1中的线A-A’取的剖面图，图3是沿图1中的线B-B’取的剖面图。
其周边由元件隔离沟槽2限定的有源区L形成于p阱3中，p阱3形成于由p型单晶硅构成的衬底1的主表面上。每个有源区L都为长岛形图形，其平面尺寸为纵向长0.6微米，横向长0.12微米。用于存储单元选择的两个MISFETQ共享一个源和漏，它们形成于每个有源区L中。用于存储单元选择的MISFETQ构成DRAM存储单元的一部分，并与以后步骤中在MISFETQ上形成的信息存储电容元件C串联。
用于存储单元选择的上述MISFETQ主要由栅氧化膜7、栅极8A和一对n型半导体区10和10(源和漏)构成。用于存储单元选择的MISFETQ的栅极8A与字线WL成一体，并在图1的垂直方向(第二方向)，以与字线WL相同的线宽和相同的间隔线性延伸。图1的水平方向(第一方向(X))上栅极8A的线宽和间隔为由光刻分辨率极限决定的最小值(例如，0.12微米)。栅极8A具有多晶硅和金属结构，例如WN(氮化钨)膜等阻挡金属膜和W(钨)膜形成于掺有例如P(磷)等n型杂质的低阻多晶硅膜上。在栅极8A(字线WL)的上部，形成具有与栅极8A(字线WL)相同平面图形的氮化硅膜9。
图4(a)是图1中垂直方向(第二方向(Y))上，有源区L和有源区L附近元件隔离沟槽2的放大示图，图4(b)和图5是图1中垂直方向(第二方向)上，有源区L的肩部及其附近情况的放大示图。
包围有源区L的元件隔离沟槽2是氧化硅膜6埋置在形成于衬底1(p阱2)中的沟槽内的结构。用于减小产生于氧化硅膜6和衬底1间的应力的薄氧化硅膜11形成于元件隔离沟槽2和氧化硅膜6间的界面处。上述埋置于元件隔离沟槽2内的氧化硅膜6的表面(上表面)几乎与衬底有源区L的表面(栅氧化膜7)齐平，但在有源区附近凹下(到衬底1侧)。
在有源区L的中心部分，由上述元件隔离沟槽2包围的有源区L的衬底1表面为水平平坦表面，而在有源区L的肩部为向着元件隔离沟槽2的侧壁下降的斜表面。如图4(b)所示，该斜面包括具有不同倾斜角的两个斜面(S1，S2)。有源区L中心部分附近的第一斜面(S1)较陡峭，而靠近元件隔离沟槽2侧壁的第二斜面(S2)比第一斜面(S1)平缓一些。
在上述有源区L的肩部，衬底1的表面被完成变圆，没有尖角部分。由于具有不同倾斜角的上述两斜面(S1，S2)都形成在有源区L的肩部，所以有源区L的几乎水平平坦表面和第一斜表面(S1)间的边界部分，及元件隔离沟槽2的侧壁与第二斜面(S2)间的边界部分都变圆，形成凸面。第一陡峭斜面(S1)和第二平缓斜面(S2)间的边界部分变圆，形成凸面。即，如图5所示，有源区L肩部的切线与有源区L平坦表面间有夹角(θ)，从有源区L侧(图的左侧)向着元件隔离沟槽2侧(图的右侧)逐渐增大(θA＜θB)，逐渐减小(θB＞θC)，然后在元件隔离沟槽2侧壁之前又增大(θC＜θD)。
用于存储单元选择的MISFETQ的栅氧化膜7形成于有源区L的衬底1表面上，栅极8A形成于栅氧化膜7上。由于在有源区L的附近，埋置于元件隔离沟槽2中的氧化硅膜6的表面凹下，并且如上所述不覆盖有源区L的肩部，栅氧化膜7形成于有源区L的肩部，并且其端部延伸到第二斜面(S2)的下端。由于在有源区L肩部，衬底1的表面完全变圆，没有尖角部分，所以有源区L肩部的栅氧化膜7几乎等于有源区L中心部分栅氧化膜7的厚度。
p型半导体区12靠近栅氧化膜7下的衬底1表面(p阱3)形成，该区构成沟道，在预定电压加于栅极8A上时，该沟道作为源和漏间流动的电流的通道。P半导体区12中掺杂有p型杂质(硼)，用于调节用于存储单元选择的MISFETQ的阈值电压(Vth)。即，用于存储单元选择的MISFETQ是表面沟道型。靠近衬底1表面(p阱3)形成的p型半导体区12的端部，延伸到形成于有源区L肩部的第二斜面(S2)的下端，位于第二斜面(S2)上栅极8A的下端之下。如以后所述，引入到该p型半导体区12中的杂质(硼)浓度几乎等于有源区L中心部分和有源区L肩部的杂质浓度。
下面结合图6-29顺序介绍制造上述DRAM的方法。图6-19、图21和图23-29的左边示出了DRAM的部分存储阵列(MA)，右侧示出了DRAM的部分外围电路(PHC)。
如图6所示，衬底1由p型单晶硅构成，电阻率为1-10Ωcm，例如在约850℃氧化该衬底1，在表面上形成厚约10nm的薄氧化硅膜40(第一氧化硅膜)，然后，CVD法在该氧化硅膜40上形成厚约120nm的氮化硅膜(抗氧化膜)41。氮化硅膜41用作腐蚀元件隔离区的衬底1形成沟槽的掩模。由于氮化硅膜41几乎不会被氧化，所以还可用作防止以后衬底1表面被氧化的掩模。形成氮化硅膜41下的氧化硅膜40用来减小衬底1和氮化硅膜41间界面产生的应力，并防止因这种应力在衬底1的表面上形成位错等缺陷。
如图7所示，利用光刻胶膜PR1作掩模，进行干法腐蚀，选择性去掉元件隔离区的氮化硅膜41和氮化硅膜41下的氧化硅膜40，从而露出衬底1的表面。此时，由于如果有少量氧化硅膜40留在露出的衬底1表面上，则会导致形成杂质，所以要过腐蚀衬底1，完全去掉氧化硅膜40。通过过腐蚀使衬底1的元件隔离区凹下，可以容易在以后步骤中形成的有源区L的肩部形成斜面。衬底1过腐蚀的量可以为约10-30nm。
通过灰化去掉了光刻胶膜PR1后，用已知的SC-1号液(氨水和过氧化氢的混合液)和SC-2号液(盐酸和过氧化氢的混合液)清洗衬底1的表面，去掉衬底1表面上杂质，再用氢氟酸清洗，去掉形成于衬底1表面上的自然氧化膜。在进行这种清洗时，氧化硅膜被各向同性浅腐蚀，因而，从氮化硅膜41的端部露出的氧化硅膜40被浅腐蚀，其端部从氮化硅膜41的端部向内凹(向着有源区L侧)，如图8所示。从而，容易在以后步骤中形成的有源区L的肩部上形成斜面。在这种凹下量大时，氮化硅膜41和氧化硅膜40间的接触面积减小，这些膜容易在它们之间的界面处彼此分离。氧化硅膜40凹下的量优选不大于相当于其厚度(例如约10nm)的量。
如图9所示，在约800℃-1000℃热氧化衬底1，在元件隔离区的衬底1表面上，形成厚度(例如约为20-65nm)大于氧化硅膜40的氧化硅膜42(第二氧化硅膜)。由于该热氧化，氧化硅膜42的鸟嘴从氮化硅膜41的端部向内延伸(到有源区L侧)。
如图10所示，然后，利用氢氟酸湿法腐蚀，去掉衬底1表面上形成的氧化硅膜42，再露出元件隔离区的衬底1表面。将在以后步骤中形成的有源区L肩部的衬底1表面通过到此为止的步骤变倾斜。可以用干法腐蚀或干法腐蚀和湿法腐蚀结合，去掉上述氧化硅膜42。
如图11所示，然后，利用氮化硅膜41作掩模，进行干法腐蚀，在元件隔离区的衬底1中，形成深约350-400nm的沟槽2a。由于有源区L的肩部此时也被腐蚀，所以由于斜面中间部分的凹下，形成凸面。在形成这种沟槽2a时，通过控制腐蚀衬底1的气体的成分(例如CF4+O2)，以80度角使沟槽2a的侧壁倾斜。通过使沟槽2a的侧壁倾斜，以后步骤形成的氧化硅膜(6)容易埋置于沟槽2a内。
通过用上述SC-1液、SC-2液和稀释氢氟酸清洗，去掉附着于沟槽2a侧壁上的残留腐蚀液，如图12所示，在800℃-1000℃下热氧化衬底1，在沟槽2a的内壁上形成厚约10nm的薄氧化硅膜(第三氧化硅膜)11。形成该氧化硅膜11为的是修复干法腐蚀引起的沟槽2a内壁的损伤，并减小将在以后步骤中埋置于沟槽2a内的氧化硅膜6和衬底1间界面处产生的应力。热氧化使有源区L肩部的衬底1表面变圆，使之具有类似于图4(a)和4(b)所示的形状。
如图13所示，在包括沟槽2a内部的衬底1上，CVD形成氧化硅膜(第四氧化硅膜)6。该氧化硅膜6的厚度(例如约450-500nm)大于沟槽2a的深度，所以沟槽2a内部完全被氧化硅膜6覆盖。氧化硅膜6可以通过具有优异台阶覆盖的膜形成法形成，例如利用氧和四乙氧基硅烷((C2H5)4Si)形成的氧化硅膜。在形成该氧化硅膜6的步骤之前，可在沟槽2a的内壁上CVD形成薄氮化硅膜(未示出)。该氮化硅膜的作用是防止使埋置于沟槽2a内的氧化硅膜6致密时，形成于沟槽2a内侧上的薄化硅膜11在有源区侧变厚。
在约1000℃下热氧化衬底1后，使埋置于沟槽2a内的氧化硅膜6致密化，提高该膜的质量，如图14所示，利用光刻胶膜PR2作掩模，干法腐蚀去掉氮化硅膜41上的氧化硅膜6。光刻胶膜PR2的图形是用于干法腐蚀元件隔离区中的氮化硅膜41用的光刻胶膜PR1的反图形。
去掉光刻胶膜PR2后，如图15所示，利用化学机械抛光(CMP)法，抛光形成于沟槽2a上的氧化硅膜6，平面化氧化硅膜6的表面。该抛光利用覆盖有源区L的衬底1表面的氮化硅膜41作停止层，并在氧化硅膜6的表面变得与氮化硅膜41的表面齐平时终止。
氧化硅膜6的抛光可以不用光刻胶膜PR2。即，在氧化硅膜6形成于包括沟槽2a内部的衬底1上，且通过热氧化衬底1使氧化硅膜6致密化后，可以利用氮化硅膜41作停止层，化学机械抛光氧化硅膜6。氧化硅膜6的致密化可以在化学机械抛光了氧化硅膜6从而只保留于沟槽2a内之后进行。这种情况下，在氧化硅膜6的厚度变薄后，使氧化硅膜6致密化，因而与在抛光前进行致密化的情况相比，可以缩短致密化时间。通过到此时的各步骤，基本上完成了氧化硅膜6埋置于其中的元件隔离沟槽2。
此后，用热磷酸去掉覆盖有源区L的衬底1表面的氮化硅膜41，露出底层氧化硅膜40。在去掉氮化硅膜41时，如图16所示，在形成于有源区L的衬底1表面上的氧化硅膜40的表面和埋置于元件隔离沟槽2中的氧化硅膜6的表面间，产生了等于氮化硅膜41的厚度的高度差(LH)。
如图17所示，用氢氟酸湿法腐蚀元件隔离沟槽2中埋置的氧化硅膜6的表面，减小氧化硅膜6的表面与有源区L的衬底1表面间的高度差。此时还腐蚀形成于有源区L的衬底1上的薄氧化硅膜40，暴露衬底1的表面。由于氧化硅膜6的与氮化硅膜41接触部分的上表面和侧面暴露于氢氟酸中，所以被腐蚀的氧化硅膜6的量大于与有源区L隔开的区域中氧化硅膜6的腐蚀量。因而，靠近有源区L肩部的氧化硅膜6的表面向内凹，有源区L肩部的衬底1的表面露出。
如图18所示，在850℃热氧化衬底1，在有源区L的衬底1的表面上，形成厚约10nm的薄氧化硅膜(第五氧化硅膜)43。形成该氧化硅膜43的目的是减少以后步骤打入杂质离子引起的衬底1的损伤。
如图19所示，通过氧化硅膜43，在一部分衬底1中打入n型杂质(例如磷)，在另一部分中打入p型杂质(硼)，形成阱(p阱3及n阱4和5)。为在衬底1中形成沟道区12，通过上述氧化硅膜43，在衬底1中打入p型杂质(硼)。形成阱(p阱3及n阱4和5)的杂质以高能量引入到衬底1的较深区域，形成沟道区12的杂质以低能量引入到衬底1的较浅区域。
通过到此时的各步骤，在有源区L肩部的衬底1表面上，形成如图4(a)和图4(b)所示夹着变圆的凹面的第一陡峭斜面(S1)和第二平缓斜面(S2)。因此，如图20的放大示图所示，有源区L肩部的第一陡峭斜面上，氧化硅膜43垂直方向上的厚度(t1)实际大于有源区L中心部分的氧化硅膜43的厚度(t0)。结果，通过第一斜面(S1)上的氧化硅膜43引入到衬底1中形成沟道的杂质的浓度，变得低于引入有源区L中心部分的衬底1中形成沟道的杂质的浓度。
同时，由于第二斜面的倾斜度平缓的缘故，靠近元件隔离沟槽2的侧壁，第二斜面(S2)上的氧化硅膜43的垂直方向厚度(t2)，几乎等于有源区L中心部分上氧化硅膜43的厚度(t0)。因此，通过第二斜面(S2)上的氧化硅膜43引入到衬底1中的形成沟道的杂质的浓度，几乎等于有源区L的中心部分的杂质浓度。
如图21所示，在约950℃下加热衬底1，扩散上述杂质，在存储阵列的衬底1中形成p阱3和n阱5，在外围电路的衬底1中形成P阱3和n阱4。在存储阵列的衬底1的较深区域中形成n阱5，为的是防止噪声从外围电路通过衬底1进入存储阵列的p阱3中。
通过上述热处理，靠近存储阵列的衬底1表面(p阱3)，形成构成沟道的p型半导体区12，如图22的放大图所示。此时，靠近有源区L肩部，部分杂质从第二斜面(S2)的衬底1和引入了比引入到第一斜面(S1)的衬底1中多的大量杂质的有源区中心部分的衬底1，扩散到第一斜面(S1)的衬底1中。因而，p型半导体区12中杂质的浓度，在有源区L的中心部分，第一斜面(S1)和第二斜面(S2)中几乎是均匀的，未示出，靠近外围电路的衬底1表面(p阱3)形成与如上所述相同的沟道区12。
根据该实施例，构成沟道的p型半导体区12中的杂质浓度，在整个有源区L中几乎是均匀的。因此，可以抑制有源区肩部中形成亚沟道，并可以防止阈值电压降低。
利用氢氟酸湿法腐蚀去掉了衬底1表面上的氧化硅膜43后，如图23所示，在约800-850℃下热氧化衬底1，在表面上形成厚约4nm的洁净栅氧化膜7，如图24所示。由于栅氧化膜7形成于有源区L的肩部上，有源区L肩部的衬底1表面完全变圆，如上所述没有尖角部分，该区中栅氧化膜7的厚度变得几乎等于有源区中心部分的栅氧化膜7的厚度。
如图25所示，然后，在栅氧化膜27上形成栅极8A(字线WL)、8B和8C，例如通过在栅氧化膜7上CVD形成掺有磷的多晶硅，形成栅极8A、8B和8C，在多晶硅膜上溅射形成WN膜和W膜，在这些膜上CVD法形成氮化硅膜9，并用光刻胶膜(未示出)作掩模，构图这些膜。
然后，如图26所示，在存储阵列的p阱3中形成构成用于存储单元选择的MISFETQ的源和漏的n型半导体区12，通过在p阱3中离子注入n型杂质(磷或砷)，在外围电路的p阱3中形成n-型半导体区14。另外，通过在外围电路的n阱4中注入p型杂质(杂质硼)，形成P型半导体区15。通过到此时的各步骤，基本上完成了用于DRAM的存储单元选择的MISFETQ。
如图27所示，在衬底1上CVD形成厚约50-100nm的氮化硅膜17，用光刻胶膜(未示出)覆盖存储阵列的氮化硅膜17，各向异性腐蚀外围电路的氮化硅膜17，在栅极8B和8C的侧壁上形成侧壁间隔层17C。
然后，在外围电路的p阱3中注入n型杂质(磷)离子，形成具有高杂质浓度的n+型半导体区11(源和漏)，通过在外围电路的n阱4中注入p型杂质(硼)，形成具有高杂质浓度的p+型半导体区12(源和漏)。通过到此的各步骤，基本上完成了具有轻掺杂漏结构的源和漏的外围电路的n沟道MISFETQn和MISFETQp。
如图28所示，在用于存储单元选择的MISFETQ的顶上形成位线BL，并在外围电路的n沟道MISFETQn和p沟道MISFETQp的顶上形成第一层布线30-34。
为了形成位线BL和第一层布线30-34，在衬底1上CVD法形成厚约600nm的氧化硅膜20，并用CMP法抛光，平面化表面，然后利用光刻胶膜(未示出)作掩模，干法腐蚀覆盖用于存储单元选择的MISFETQ的源和漏(n型半导体区10)的氧化硅膜20和氮化硅膜17，在源和漏(n型半导体区10)之一上形成接触孔22，并在另一个上形成接触孔23。
在上述接触孔22和23上形成栓塞24。为了形成栓塞24，在包括接触孔22和23内部的氧化硅膜20上，形成掺有n型杂质(磷)的多晶硅膜，并深腐蚀，从而多晶硅只留在接触孔22和23内。
此后，在上述氧化硅膜20上CVD法形成厚约200nm的氧化硅膜25，并用光刻胶膜(未示出)作掩模，干法腐蚀存储阵列的氧化硅膜25，从而在接触孔22上形成通孔27。利用光刻胶膜(未示出)作掩模，干法腐蚀外围电路的氧化硅膜25和底层氧化硅膜20，在n沟道MISFETQn的源和漏(n+型半导体区15)上形成接触孔35和36，并干法腐蚀外围电路的氧化硅膜25、底层氧化硅膜20和覆盖栅极8C的氮化硅层9，在p沟道MISFETQp的源和漏(p+型半导体区12)上形成接触孔37和38，在栅极8C上形成接触孔39。
在接触孔35-39和通孔27中形成栓塞26。为了形成栓塞26，在包括接触孔35-39内部和通孔27内部的氧化硅膜25上，溅射形成Co膜25(或钛膜)，在Co膜(或Ti膜)上CVD形成TiN膜和W膜，利用CMP法抛光形成在氧化硅膜25上的W膜、TiN膜和Co膜(或Ti膜)，从而这些膜只留在接触孔35-39内和通孔27内。
在氧化硅膜25上溅射形成了厚约200nm的W膜后，利用光刻胶膜(未示出)作掩模，干法腐蚀W膜，形成外围电路的位线BL和第一层布线30-34。
如图29所示，然后在位线BL上形成存储单元的信息存储电容元件C。
为形成信息存储电容元件C，首先在位线BL和第一层布线30-34上，CVD法形成厚约300nm的氧化硅膜50，并干法腐蚀氧化硅膜50和底层氧化硅膜25，在接触孔23上形成通孔55。
在通孔54中形成栓塞55后，在氧化硅膜50上CVD法形成厚约100nm的氮化硅膜51，然后，利用光刻胶膜(未示出)作掩模，腐蚀去掉外围电路的氮化硅膜51。为形成栓塞55，在包括通孔54内部的氧化硅膜50上，形成掺杂有n型杂质(磷)的多晶硅膜，然后深腐蚀，从而多晶硅膜只留在通孔54内部。
在存储阵列的氮化硅膜51和外围电路的氧化硅膜50上，CVD法形成氧化硅膜52，然后，用光刻胶膜(未示出)作掩模，干法腐蚀存储阵列的氧化硅膜52，并干法腐蚀氧化硅膜52下的氮化硅膜51，从而在通孔54上形成沟槽53。由于信息存储电容元件C的下电极56形成于沟槽53内壁上，所以氧化硅膜52必须形成得厚(例如约1.3微米)，必须形成深沟槽53，从而通过增大下电极56的表面积来增大存储电荷量。
在包括上述沟槽53内部的氧化硅膜52上，CVD法形成掺杂有n型杂质(磷)厚约50nm的非晶硅膜(未示出)，之后，深腐蚀去掉覆盖氧化硅膜52的非晶硅膜，从而非晶硅膜留在沟槽53的内壁上。然后，用氢氟酸基腐蚀液清洗沟槽53内留下的上述非晶硅膜的表面，在减压气氛中，向非晶硅膜的表面供应甲硅烷(SiH4)，加热衬底1，使非晶硅膜多晶化，并在表面上生长硅颗粒。从而，在沟槽53的内壁上形成由具有粗糙表面的多晶硅膜构成的下电极56。
然后，在下电极56上形成由氧化钽膜构成的电容绝缘膜57和由TiN膜构成的上电极58。为了形成电容绝缘膜57和上电极58，在包括沟槽53内部的氧化硅膜52上，CVD法形成厚约20nm的氧化钽膜，然后，在氧化钽膜上，CVD和溅射形成厚约150nm的TiN膜，并用光刻胶膜(未示出)作掩模，干法腐蚀TiN膜和氧化钽膜。从而，形成包括由多晶硅膜构成的下电极56、由氧化钽膜构成的电容绝缘膜57和由TiN膜构成的上电极58的信息存储电容元件C。通过到此为止的步骤，完成了由用于存储单元选择的MISFETQ和与MISFETQ串联的信息存储电容元件C构成的DRAM的存储单元。
此后，尽管未示出，但在信息存储电容元件C上，形成由Al布线层和保护该布线层的表面保护层构成的大约两层。
以上结合优选实施例介绍了本发明人做的发明，然而，无需说，本发明不限于这些优选实施例，在不背离本发明的精神和范围的情况下，可以做出各种变化和改形。
尽管本发明应用于上述实施例中的DRAM，但本发明不限于此。本发明可广泛应用于用于在具有元件隔离沟槽的衬底上形成微细MISFET的各种SLSI。
下面介绍本发明可达到的效果。
根据本发明，由于可以抑制在有源区肩部形成亚沟道，所以可以防止微细MISFET的阈值电压下降。因而，可以减小衬底中的杂质浓度，因此，在DRAM的情况下，可以通过减少漏电流，改善更新特性。
另外，根据本发明，由于通过使有源区肩部变圆，可以防止有源区肩部的电场集中和栅绝缘膜厚度减小，所以可以防止由此引起的阈值电压下降。

Claims (26)

1.一种半导体集成电路器件，包括：
(a)形成在半导体衬底中的沟槽，以及
(b)埋置在所述沟槽内的第一绝缘膜；
其中，所述沟槽具有倾斜的表面，
所述倾斜的表面和所述半导体衬底(1)的表面之间的第一边界部分是圆形的，以及
所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。
2.如权利要求1所述的半导体集成电路器件，其中，所述第一绝缘膜是通过CVD法形成的。
3.如权利要求1所述的半导体集成电路器件，其中，所述第一绝缘膜是由氧化硅膜构成的。
4.如权利要求1所述的半导体集成电路器件，其中，在所述沟槽的一个内壁之上形成第二绝缘膜，以及
所述第一绝缘膜形成在所述第二绝缘膜之上。
5.如权利要求4所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的。
6.如权利要求1所述的半导体集成电路器件，其中，在所述沟槽的内壁之上形成第二、第三绝缘膜，以及
所述第一绝缘膜形成在所述第二、第三绝缘膜之上。
7.如权利要求6所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的，以及
所述第三绝缘膜是由氮化硅膜构成的。
8.如权利要求1所述的半导体集成电路器件，还包括：
(c)形成在所述半导体衬底之上的MISFET的栅绝缘膜，以及
(d)形成在所述栅绝缘膜之上的MISFET的栅电极；
其中，将杂质引入所述MISFET的沟道区域，以控制所述MISFET的阈值电压。
9.如权利要求8所述的半导体集成电路器件，其中，所述栅电极形成在所述栅绝缘膜和第一绝缘膜之上。
10.一种半导体集成电路器件，包括：
(a)形成在半导体衬底中的沟槽，以及
(b)埋置在所述沟槽内的第一绝缘膜；
其中，所述半导体衬底具有第一表面；
所述沟槽具有第二和第三表面，
所述第三表面的切线和所述第一表面之间的夹角从所述第一表面到第二表面逐渐增加，然后逐渐减小。
11.如权利要求10所述的半导体集成电路器件，其中，所述第一绝缘膜是通过CVD法形成的。
12.如权利要求10所述的半导体集成电路器件，其中，所述第一绝缘膜是由氧化硅膜构成的。
13.如权利要求10所述的半导体集成电路器件，其中，在所述沟槽的一个内壁之上形成第二绝缘膜，以及
所述第一绝缘膜形成在所述第二绝缘膜之上。
14.如权利要求13所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的。
15.如权利要求10所述的半导体集成电路器件，其中，在所述沟槽的内壁之上形成第二、第三绝缘膜，以及
所述第一绝缘膜形成在所述第二、第三绝缘膜之上。
16.如权利要求15所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的，以及
所述第三绝缘膜是由氮化硅膜构成的。
17.如权利要求10所述的半导体集成电路器件，其中，在所述半导体衬底和所述第一绝缘膜上形成有一导电膜。
18.一种具有MISFET的半导体集成电路器件，所述MISFET包括一栅电极，所述栅电极在第一方向上具有预定宽度，并越过一个有源区、在与所述第一方向交叉的第二方向上通过栅绝缘膜形成在由元件隔离沟槽包围的所述有源区的半导体衬底上，所述半导体集成电路器件包括：
(a)具有第一表面的所述有源区；
(b)具有第二表面和第三表面的所述元件隔离沟槽，所述第二表面构成所述元件隔离沟槽的侧壁，而所述第三表面在所述半导体衬底的表面上插入所述第一表面和第二表面之间；以及
(c)形成在所述元件隔离沟槽中的第一绝缘膜；
其中，所述第三表面的切线和第一表面之间的夹角在所述第二方向从所述第一表面向第二表面逐渐增加，而后逐渐减小。
19.如权利要求18所述的半导体集成电路器件，其中，所述第三表面的切线和第一表面之间的夹角之间逐渐增加、逐渐减小，并在所述第二表面之前再次增加。
20.如权利要求18所述的半导体集成电路器件，还包括：
(d)形成在所述有源区的表面上的半导体区域，该半导体区域在所述第一和第三表面上、在所述半导体衬底的深度方向上具有一个预定的宽度；
其中，所述第二表面上的半导体区域的下端位于所述第二表面上的栅电极的下端的下面。
21.如权利要求18所述的半导体集成电路器件，其中，所述第一绝缘膜是通过CVD法形成的。
22.如权利要求18所述的半导体集成电路器件，其中，所述第一绝缘膜是由氧化硅膜构成的。
23.如权利要求18所述的半导体集成电路器件，其中，在所述沟槽的一个内壁之上形成第二绝缘膜，以及
所述第一绝缘膜形成在所述第二绝缘膜之上。
24.如权利要求23所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的。
25.如权利要求18所述的半导体集成电路器件，其中，在所述沟槽的内壁之上形成第二、第三绝缘膜，以及
所述第一绝缘膜形成在所述第二、第三绝缘膜之上。
26.如权利要求25所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的，以及
所述第三绝缘膜是由氮化硅膜构成的。
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