JPH02260660A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH02260660A JPH02260660A JP8350789A JP8350789A JPH02260660A JP H02260660 A JPH02260660 A JP H02260660A JP 8350789 A JP8350789 A JP 8350789A JP 8350789 A JP8350789 A JP 8350789A JP H02260660 A JPH02260660 A JP H02260660A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、とくに絶縁膜
埋込みによる素子分離技術を用いたＭＯＳ型半導体装置
の製造方法に関する。
埋込みによる素子分離技術を用いたＭＯＳ型半導体装置
の製造方法に関する。
（従来の技術）
従来、ＭＯ３集積回路においては、寄生チャネルによる
絶縁不良をなくし、また配線の寄生容量を小さくする為
に素子間の分離領域（いわゆるフィールド領域）に厚い
絶縁膜を形成することが行われている。その一つの例と
して、ウニ／％の素子分離領域に溝をエツチングにより
形成し、ここに気相成長法（ＣＶＤ法）により酸化膜を
平坦に埋め込む方法（ＢＯＸ法）が知られている。この
方法は、ＬＯＣＯ８法によるビーズバークの発生が無く
、微細な素子領域を形成することができ、また表面の平
坦性が優れたものとなる、といった特徴を有する。
絶縁不良をなくし、また配線の寄生容量を小さくする為
に素子間の分離領域（いわゆるフィールド領域）に厚い
絶縁膜を形成することが行われている。その一つの例と
して、ウニ／％の素子分離領域に溝をエツチングにより
形成し、ここに気相成長法（ＣＶＤ法）により酸化膜を
平坦に埋め込む方法（ＢＯＸ法）が知られている。この
方法は、ＬＯＣＯ８法によるビーズバークの発生が無く
、微細な素子領域を形成することができ、また表面の平
坦性が優れたものとなる、といった特徴を有する。
しかしながらこのＢＯＸ法にも解決すべき問題がある。
例えば、ＢＯＸ法では埋込みＣＶＤ酸化膜をレジストを
用いたエッチバック法で形成するため、ウニへ面内にお
いてＳｉ基板が露出して、チャネル領域に凸状のコーナ
ーができる。その様子を第７図（ａ） （ｂ）を用いて
説明する。第７図（ａ） （ｂ）は、Ｓｉ基板２１に反
応性イオンエツチング（ＲＩ Ｅ）により満２２を形成
し、この溝２２にＣＶＤ酸化膜２３を埋込み、素子領域
にゲート絶縁膜２４を介してゲート電極２５を形成した
状態（チャネル方向は紙面に垂直）を示している。もし
第７図（ａ）に示すように埋込み酸化膜２３の表面が素
子領域のＳｉ基板面と一致していれば、問題ない。とこ
ろが実際には、エッチバックによる酸化膜埋込みはそれ
ほど制御性よく行われず、第７図（ｂ）に示すように、
素子領域のＳｉ基板が凸型になる。そうすると、コーナ
ーＡの部分には寄生チャネルが形成され、ドレイン電流
のサブスレッショルド特性にハンプが出て、ＭＯＳトラ
ンジスタのカットオフ特性が悪化する。その特性を、第
６図に（ハ）従来例として示した。第６図の（イ）は、
第７図（ａ）のように素子領域が凸状にならない理想状
態での特性であり、このときハンプは出ない。
用いたエッチバック法で形成するため、ウニへ面内にお
いてＳｉ基板が露出して、チャネル領域に凸状のコーナ
ーができる。その様子を第７図（ａ） （ｂ）を用いて
説明する。第７図（ａ） （ｂ）は、Ｓｉ基板２１に反
応性イオンエツチング（ＲＩ Ｅ）により満２２を形成
し、この溝２２にＣＶＤ酸化膜２３を埋込み、素子領域
にゲート絶縁膜２４を介してゲート電極２５を形成した
状態（チャネル方向は紙面に垂直）を示している。もし
第７図（ａ）に示すように埋込み酸化膜２３の表面が素
子領域のＳｉ基板面と一致していれば、問題ない。とこ
ろが実際には、エッチバックによる酸化膜埋込みはそれ
ほど制御性よく行われず、第７図（ｂ）に示すように、
素子領域のＳｉ基板が凸型になる。そうすると、コーナ
ーＡの部分には寄生チャネルが形成され、ドレイン電流
のサブスレッショルド特性にハンプが出て、ＭＯＳトラ
ンジスタのカットオフ特性が悪化する。その特性を、第
６図に（ハ）従来例として示した。第６図の（イ）は、
第７図（ａ）のように素子領域が凸状にならない理想状
態での特性であり、このときハンプは出ない。
（発明が解決しようとする課題）
以上のように従来の絶縁膜埋込み法でＭＯ８集積回路を
形成した場合、チャネル領域の基板が凸状になってコー
ナーができ、寄生チャネルが形成されてカットオフ特性
が劣化するという問題があった。
形成した場合、チャネル領域の基板が凸状になってコー
ナーができ、寄生チャネルが形成されてカットオフ特性
が劣化するという問題があった。
本発明はこのような問題を解決して、優れたカットオフ
特性が得られる絶縁膜埋込み構造のＭＯＳ型半導体装置
の製造方法を提供することを目的とする。
特性が得られる絶縁膜埋込み構造のＭＯＳ型半導体装置
の製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、半導体基板の素子分離領域に溝を形成した後
、この溝の上部コーナーに丸みをつけ、その後素子領域
にゲート絶縁膜を介してゲート電極を形成する。
、この溝の上部コーナーに丸みをつけ、その後素子領域
にゲート絶縁膜を介してゲート電極を形成する。
（作用）
本発明によれば、素子領域の基板が素子分離領域に埋め
込ま屯る絶縁膜表面より突出する状態に形成されても、
その素子領域のコーナーに一定の丸みをつけることによ
って寄生チャネルの効果を抑制することができ、カット
オフ特性の優れたＭＯＳ集積回路を得ることができる。
込ま屯る絶縁膜表面より突出する状態に形成されても、
その素子領域のコーナーに一定の丸みをつけることによ
って寄生チャネルの効果を抑制することができ、カット
オフ特性の優れたＭＯＳ集積回路を得ることができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ） （ｂ）は、一実施例のＭＯＳ集積回路に
おける一つのＭＯＳ）ランリスタ部分を示す斜視図と断
面図である。断面図は、チャネル長方向に直交する面で
ある。第２図（ａ）〜（ｈ）はその断面で見た製造工程
図である。
おける一つのＭＯＳ）ランリスタ部分を示す斜視図と断
面図である。断面図は、チャネル長方向に直交する面で
ある。第２図（ａ）〜（ｈ）はその断面で見た製造工程
図である。
まず不純物濃度がＩ Ｘ １０１７／ ｃｎ３程度のｐ
型Ｓｉ基板１の表面に５０ｎｏ＋程度の熱酸化膜１１と
２００ ｎａ＋程度のＣＶＤシリコン窒化膜１２を積層
形成し、これを素子領域にのみ残すように選択エツチン
グによりバターニングする（第２図（ａ））。
型Ｓｉ基板１の表面に５０ｎｏ＋程度の熱酸化膜１１と
２００ ｎａ＋程度のＣＶＤシリコン窒化膜１２を積層
形成し、これを素子領域にのみ残すように選択エツチン
グによりバターニングする（第２図（ａ））。
次に１０００℃程度のウェット雰囲気中で熱酸化を行な
い、素子分離領域の基板面に２０Ｃｊｎｍ程度の熱酸化
膜１３を形成する（第２図（ｂ））。このとき、熱酸化
膜１３は、素子領域に食い込んだ状態で形成され、所謂
バーズビークが形成される。
い、素子分離領域の基板面に２０Ｃｊｎｍ程度の熱酸化
膜１３を形成する（第２図（ｂ））。このとき、熱酸化
膜１３は、素子領域に食い込んだ状態で形成され、所謂
バーズビークが形成される。
次にＮＨ，Ｆ液などを用いて熱酸化膜１３をエツチング
除去し、ついで窒化膜１２をマスクとして用いてＲＩＥ
により素子分離領域に深さ約０．３μｍの溝１４を形成
する（第２図（Ｃ））。
除去し、ついで窒化膜１２をマスクとして用いてＲＩＥ
により素子分離領域に深さ約０．３μｍの溝１４を形成
する（第２図（Ｃ））。
溝１４は図示のようにほぼ垂直側壁をもって形成される
。
。
次に必要に応じて溝１４の内壁をアルカリ溶液を含むエ
ツチング液で５０〜１００人エツチングし、ＲＩＥ時の
ダメージ層を除去する。そして熱酸化を行なって溝１４
の内壁に３０ｎｍ程度の酸化膜２．を形成する（第２図
（ｄ））。なおこのとき素子分離領域の溝底部にフィー
ルド反転防止のためにボロンをイオン注入してｐ型層を
形成しても良い。この反転防止層形成の工程を入れる場
合は、まず１０ｒｖ程度の薄い熱酸化膜を形成してイオ
ン注入を行い、さらに熱酸化を行って２Ｏｎ１１程度酸
化膜を形成する・。
ツチング液で５０〜１００人エツチングし、ＲＩＥ時の
ダメージ層を除去する。そして熱酸化を行なって溝１４
の内壁に３０ｎｍ程度の酸化膜２．を形成する（第２図
（ｄ））。なおこのとき素子分離領域の溝底部にフィー
ルド反転防止のためにボロンをイオン注入してｐ型層を
形成しても良い。この反転防止層形成の工程を入れる場
合は、まず１０ｒｖ程度の薄い熱酸化膜を形成してイオ
ン注入を行い、さらに熱酸化を行って２Ｏｎ１１程度酸
化膜を形成する・。
次に全面にＣＶＤによるシリコン酸化膜２□を約４００
ｎｍ堆積し、フォトレジスト１５を塗布して表面を平
坦化する（第２図（ｅ））。その後、フォトレジスト１
５と酸化膜２に対してエツチング速度が等しくなるよう
にエツチング条件を調整したガス条件で全面エツチング
（所謂エッチバック）を行い、基板上の窒化膜１２を露
出させる（第２図（ｒ））。
ｎｍ堆積し、フォトレジスト１５を塗布して表面を平
坦化する（第２図（ｅ））。その後、フォトレジスト１
５と酸化膜２に対してエツチング速度が等しくなるよう
にエツチング条件を調整したガス条件で全面エツチング
（所謂エッチバック）を行い、基板上の窒化膜１２を露
出させる（第２図（ｒ））。
次にケミカル・ドライエッチング（ＣＤ Ｅ）により選
択的に窒化膜１２を除去し、ついで例えばＮＨ４Ｆ液を
用いてその下の熱酸化膜１１をエツチングして素子領域
の基板面を露出させる（第２図（ｇ））。この酸化膜エ
ツチングの工程で、溝の上部コーナー７に曲率半径０．
０５μｍ以上の丸みを形成する。この丸みの曲率半径は
、酸化膜１１および２．の膜厚に依存している。
択的に窒化膜１２を除去し、ついで例えばＮＨ４Ｆ液を
用いてその下の熱酸化膜１１をエツチングして素子領域
の基板面を露出させる（第２図（ｇ））。この酸化膜エ
ツチングの工程で、溝の上部コーナー７に曲率半径０．
０５μｍ以上の丸みを形成する。この丸みの曲率半径は
、酸化膜１１および２．の膜厚に依存している。
その後、素子領域にゲート酸化膜３を形成し、この上に
リンをドープした多結晶シリコン膜をＣＶＤにより堆積
してこれをバターニングしてゲート電極４を形成する。
リンをドープした多結晶シリコン膜をＣＶＤにより堆積
してこれをバターニングしてゲート電極４を形成する。
そしてこの後通常の工程にしたがって、ヒ素またはリン
をイオン注入してソース５．ドレイン６を形成する（第
２図（ｈ））。
をイオン注入してソース５．ドレイン６を形成する（第
２図（ｈ））。
このときゲート電極側壁にスペーサを設けた状態でイオ
ン注入を行うことにより、ソース、ドレインをＬＤＤ構
造としてもよい。
ン注入を行うことにより、ソース、ドレインをＬＤＤ構
造としてもよい。
最後に図では省略したが、全面にＣＶＤ酸化膜を堆積し
、コンタクト孔を開け、ＡＩ配線を形成して完成する。
、コンタクト孔を開け、ＡＩ配線を形成して完成する。
この実施例によるＭＯＳ）ランリスタのゲート電圧Ｖｇ
とドレイン電流１ｄの特性を第６図に示す。７１Ｆ１定
条件は、ドレイン電圧Ｖｄ−０，ＩＶ。
とドレイン電流１ｄの特性を第６図に示す。７１Ｆ１定
条件は、ドレイン電圧Ｖｄ−０，ＩＶ。
ソース電圧ＯＶ、基板電圧Ｏｖである。第６図の曲線（
ロ）は、溝上部コーナーの曲率半径を「−０，０５μｍ
とした場合であり、従来例に比べてハンプ特性は抑制さ
れている。また、ｒ−１μｍとした場合には、理想状態
の場合の曲線（イ）とほぼ同じ特性が得られている。以
上により、コーナーの丸みを曲率半径０．０５μｍ以上
とすることにより、ＭＯＳトランジスタのサブスレッシ
ョルド特性が改善され、優れたカットオフ特性が得られ
る。
ロ）は、溝上部コーナーの曲率半径を「−０，０５μｍ
とした場合であり、従来例に比べてハンプ特性は抑制さ
れている。また、ｒ−１μｍとした場合には、理想状態
の場合の曲線（イ）とほぼ同じ特性が得られている。以
上により、コーナーの丸みを曲率半径０．０５μｍ以上
とすることにより、ＭＯＳトランジスタのサブスレッシ
ョルド特性が改善され、優れたカットオフ特性が得られ
る。
第３図（ａ） （ｂ）は、別の実施例の要部工程を示す
。先の実施例と対応する部分には先の実施例と同一符号
を付しである。この実施例では、酸化膜１１と窒化膜１
２の積層膜をパターン形成した後、まずこれをマスクと
して用いてＲＩＥにより素子分離領域に溝１４を形成す
る（第３図（ａ））。その後、水蒸気を含む１０００℃
程度の雰囲気中で熱酸化を行って、溝１４の内壁に２０
ｎｍ程度の酸化膜２１を形成する（第３図（ｂ））。こ
のとき、熱酸化膜２１が素子領域に食い込むことにより
、溝上部コーナー７に曲率半径０．０５μｍ以上の丸み
が形成される。この後は、第２図（ｅ）の工程に移れば
よい。
。先の実施例と対応する部分には先の実施例と同一符号
を付しである。この実施例では、酸化膜１１と窒化膜１
２の積層膜をパターン形成した後、まずこれをマスクと
して用いてＲＩＥにより素子分離領域に溝１４を形成す
る（第３図（ａ））。その後、水蒸気を含む１０００℃
程度の雰囲気中で熱酸化を行って、溝１４の内壁に２０
ｎｍ程度の酸化膜２１を形成する（第３図（ｂ））。こ
のとき、熱酸化膜２１が素子領域に食い込むことにより
、溝上部コーナー７に曲率半径０．０５μｍ以上の丸み
が形成される。この後は、第２図（ｅ）の工程に移れば
よい。
第４図（ａ）〜（ｃ）は上記実施例を変形した別の実施
例の要部工程である。この実施例では、第３図の実施例
でのＲＩＥ時のマスク効果を高めるために、窒化膜１２
上には重ねてＣＶＤ酸化膜１６を２０ｒ＋ｍ程度形成し
ており、これらの積層膜をマスクとして素子分離領域に
溝１４を形成する（第４図（ａ））。次に、酸化時のバ
ーズビークがより入り易くなるように、溝１４に端面が
露出している酸化膜１１を溶液エツチングにより僅かに
横方向に例えば０．１μｍ程度エツチングしてその端面
を後退させる（第４図（ｂ））。その後先の実施例と同
様に熱酸化膜２．を形成する（第４図（Ｃ））。
例の要部工程である。この実施例では、第３図の実施例
でのＲＩＥ時のマスク効果を高めるために、窒化膜１２
上には重ねてＣＶＤ酸化膜１６を２０ｒ＋ｍ程度形成し
ており、これらの積層膜をマスクとして素子分離領域に
溝１４を形成する（第４図（ａ））。次に、酸化時のバ
ーズビークがより入り易くなるように、溝１４に端面が
露出している酸化膜１１を溶液エツチングにより僅かに
横方向に例えば０．１μｍ程度エツチングしてその端面
を後退させる（第４図（ｂ））。その後先の実施例と同
様に熱酸化膜２．を形成する（第４図（Ｃ））。
これにより、−層滑らかな丸みを形成することができる
。
。
第５図（ａ）〜（ｄ）は更に第４図の実施例を変形した
実施例で、溝上部コーナーに丸みをつける方法にＣＤＥ
を利用した場合の要部工程を示す。第５図（ａ） （ｂ
）までは、第４図（ａ） （ｂ）と同じである。この後
、ＣＦ４と０２ガスを混合したガス条件でＣＤＥにより
溝側面のエツチングを行う（第５図（Ｃ））。これによ
り、溝１４の上部コーナー７に丸みが形成されると同時
に、底部コーナーにも丸みが形成される。その後必要に
応じてウェット雰囲気により熱酸化を行ない、溝内壁に
５ＯｎＩ１１程度の酸化膜２１を形成する（第５図（ｄ
））。この後は先の実施例と同様である。
実施例で、溝上部コーナーに丸みをつける方法にＣＤＥ
を利用した場合の要部工程を示す。第５図（ａ） （ｂ
）までは、第４図（ａ） （ｂ）と同じである。この後
、ＣＦ４と０２ガスを混合したガス条件でＣＤＥにより
溝側面のエツチングを行う（第５図（Ｃ））。これによ
り、溝１４の上部コーナー７に丸みが形成されると同時
に、底部コーナーにも丸みが形成される。その後必要に
応じてウェット雰囲気により熱酸化を行ない、溝内壁に
５ＯｎＩ１１程度の酸化膜２１を形成する（第５図（ｄ
））。この後は先の実施例と同様である。
この実施例によれば、丸み形成にＣＤＥを利用すること
により、コーナーの曲率の大きさをエツチング時間によ
り高精度に制御することができる。
により、コーナーの曲率の大きさをエツチング時間によ
り高精度に制御することができる。
またＲＩＥ時のダメージ層も除去される。またこの実施
例では、溝底部のコーナーにも丸みがつけられる結果、
後に埋め込まれる絶縁膜と基板の熱膨張係数の違いによ
るストレスが緩和されるという効果が得られる。これは
結晶欠陥の発生を抑制し、ソース、ドレイン接合のリー
ク電流を抑制して、優れた素子特性を得ることを可能と
する。
例では、溝底部のコーナーにも丸みがつけられる結果、
後に埋め込まれる絶縁膜と基板の熱膨張係数の違いによ
るストレスが緩和されるという効果が得られる。これは
結晶欠陥の発生を抑制し、ソース、ドレイン接合のリー
ク電流を抑制して、優れた素子特性を得ることを可能と
する。
本発明は上記実施例に限られない。例えば、実施例では
ＣＶＤ酸化膜を素子分離膜として埋め込んだが、酸化膜
を介して多結晶シリコン膜やＰＳＧなどを素子分離膜と
して埋め込むこともでき、その場合も本発明は有効であ
る。ゲート電極材料も、多結晶シリコン膜に限らず、モ
リブデン（Ｍ ｏ ）やタングステン（Ｗ）などの高融
点金属でもよいし、Ｍ ｏ Ｓ ｉ ２． Ｗ Ｓ ｉ
２． Ｔ ｔ Ｓ ｉ ２などのシリサイドを用いた
ポリサイド膜でもよい。
ＣＶＤ酸化膜を素子分離膜として埋め込んだが、酸化膜
を介して多結晶シリコン膜やＰＳＧなどを素子分離膜と
して埋め込むこともでき、その場合も本発明は有効であ
る。ゲート電極材料も、多結晶シリコン膜に限らず、モ
リブデン（Ｍ ｏ ）やタングステン（Ｗ）などの高融
点金属でもよいし、Ｍ ｏ Ｓ ｉ ２． Ｗ Ｓ ｉ
２． Ｔ ｔ Ｓ ｉ ２などのシリサイドを用いた
ポリサイド膜でもよい。
基板もｐ型Ｓｔ基板の他、ｎ型基板にｐ型ウェルを形成
した基板などを用いることができる。
した基板などを用いることができる。
本発明によるＭＯＳ）ランリスタは、１トランジスタ／
１キヤパシタのＤＲＡＭにおけるセル・トランジスタの
ほか、各種ＭＯ５集禎回路。
１キヤパシタのＤＲＡＭにおけるセル・トランジスタの
ほか、各種ＭＯ５集禎回路。
ＣＭＯ３集積回路或いはＢｉＣＭＯ５回路などに適用す
ることができる。
ることができる。
第１図（ａ） （ｂ）は、本６発明の一実施例によるＭ
ＯＳ）ランリスタの構造を示す斜視図と断面図、第２−
図（ａ）〜（ｈ）はその製造工程を示す断面図、第３図
（ａ） （ｂ）は他め実施例の要部製造工程を示す断面
図、 第４図（ａ）〜（ｃ）はさらに他の実施例の要部製造工
程を示す断面図、 第５図（ａ）〜（ｄ）はさらに他の実施例の要部製造工
程を示す断面図、 第６図は本発明の実施例によるＭＯＳトランジスタの特
性を従来例と比較して示す図、第７図（ａ） （ｂ）は
従来技術を説明するための断面図である。 １・・・ｐ型Ｓｉ基板、２・・・素子分離膜、２Ｉ・・
・熱酸化膜、２□・・・ＣＶＤ酸化膜、３・・・ゲート
酸化膜、４・・・ゲート電極、５・・・ソース、６・・
・ドレイン、７・・・コーナー １１・・・熱酸化膜、
１２・・・ＣＶＤシリコン窒化膜、１３・・・熱酸化膜
、１４・・・素子分離溝、１５・・・フォトレジスト、
１６・・・ＣＶＤ酸化膜。
ＯＳ）ランリスタの構造を示す斜視図と断面図、第２−
図（ａ）〜（ｈ）はその製造工程を示す断面図、第３図
（ａ） （ｂ）は他め実施例の要部製造工程を示す断面
図、 第４図（ａ）〜（ｃ）はさらに他の実施例の要部製造工
程を示す断面図、 第５図（ａ）〜（ｄ）はさらに他の実施例の要部製造工
程を示す断面図、 第６図は本発明の実施例によるＭＯＳトランジスタの特
性を従来例と比較して示す図、第７図（ａ） （ｂ）は
従来技術を説明するための断面図である。 １・・・ｐ型Ｓｉ基板、２・・・素子分離膜、２Ｉ・・
・熱酸化膜、２□・・・ＣＶＤ酸化膜、３・・・ゲート
酸化膜、４・・・ゲート電極、５・・・ソース、６・・
・ドレイン、７・・・コーナー １１・・・熱酸化膜、
１２・・・ＣＶＤシリコン窒化膜、１３・・・熱酸化膜
、１４・・・素子分離溝、１５・・・フォトレジスト、
１６・・・ＣＶＤ酸化膜。
Claims (4)
- （１）半導体基板の素子形成領域に酸化膜と耐酸化性膜
の積層膜からなるマスクを形成する工程と熱酸化を行っ
て素子分離領域の基板面に一部素子形成領域に食い込む
ように酸化膜を形成する工程と、 前記素子分離領域の酸化膜を前記耐酸化性膜をマスクと
して溶液エッチングにより除去する工程と、 前記耐酸化性膜をマスクとして反応性イオンエッチング
により素子分離領域に溝を形成する工程と、 前記溝の内壁面に熱酸化膜を形成し、同時に溝の上部コ
ーナーに丸みをつける工程と、 前記溝に気相成長法により素子分離膜を埋め込む工程と
、 前記素子分離膜で囲まれた基板面にゲート絶縁膜を介し
てゲート電極を形成する工程と、 前記ゲート電極をマスクとして不純物を導入してソース
およびドレインを形成する工程と、を備えたことを特徴
とするＭＯＳ型半導体装置の製造方法。 - （２）半導体基板の素子形成領域に酸化膜と耐酸化性膜
の積層膜からなるマスクを形成する工程と、前記マスク
を用いて反応性イオンエッチングにより素子分離領域に
溝を形成する工程と、 熱酸化を行って素子分離領域の内壁面に一部素子形成領
域に食い込むように酸化膜を形成し、同時に前記溝の上
部コーナーに丸みを形成する工程と、 前記溝に気相成長法により素子分離膜を埋め込む工程と
、 前記素子分離絶縁膜で囲まれた基板面にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極を
マスクとして不純物を導入してソースおよびドレインを
形成する工程と、を備えたことを特徴とするＭＯＳ型半
導体装置の製造方法。 - （３）溝を形成した後、耐酸化性膜をマスクとして溶液
エッチングにより酸化膜エッチングを行って溝内壁にろ
露出する酸化膜の端面を後退させる工程を有する請求項
２記載のＭＯＳ型半導体装置の製造方法。 - （４）半導体基板の素子形成領域に積層膜からなるマス
クを形成する工程と、 前記マスクを用いて反応性イオンエッチングにより素子
分離領域に溝を形成する工程と、 等方性エッチングにより溝内壁に露出する下層膜の端面
を後退させ、その後ケミカル・ドライエッチングにより
素子分離領域の基板露出面をエッチングし、同時に前記
溝の上部コーナーに丸みをつける工程と、 前記溝に気相成長法により素子分離膜を埋め込む工程と
、 前記素子分離膜で囲まれた基板面にゲート絶縁膜を介し
てゲート電極を形成する工程と、 前記ゲート電極をマスクとして不純物を導入してソース
およびドレインを形成する工程と、を備えたことを特徴
とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350789A JPH02260660A (ja) | 1989-03-31 | 1989-03-31 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350789A JPH02260660A (ja) | 1989-03-31 | 1989-03-31 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260660A true JPH02260660A (ja) | 1990-10-23 |
Family
ID=13804398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350789A Pending JPH02260660A (ja) | 1989-03-31 | 1989-03-31 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260660A (ja) |
Cited By (16)
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