CN1607663A - 带式电路衬底及使用该衬底的半导体芯片封装 - Google Patents

Abstract

提供了一种带式电路衬底，该衬底包括由绝缘材料制成的基薄膜和形成在该基薄膜上并含有第一引线和第二引线的连线图案层，其中第一引线连接到靠近半导体芯片的外围排列的电极焊盘，第二引线连接到靠近半导体芯片的中心排列的电极焊盘。提供了一种半导体芯片封装，其包括通过芯片凸起电键合到所述带式电路衬底的半导体芯片。在这种情况下，每根引线被构造为使得其键合到电极焊盘的末端的宽度大于其本体部分的宽度。根据本发明，由于在引线和电极焊盘之间的间距能够更窄，因而能够实现细距半导体器件。

Description

带式电路衬底及使用该衬底的半导体芯片封装

本申请要求于2003年10月4日在韩国知识产权局提交的韩国专利申请No.10-2003-69039的优先权，其全部内容在此引入作为参考。

技术领域

本发明涉及一种半导体器件，更确切地，涉及一种带式电路衬底及使用该衬底的半导体芯片封装，其能够满足在半导体芯片焊盘中的细距(finepitch)趋势。

背景技术

由于薄的、紧凑的，高集成度，高速以及高引脚数的半导体器件的趋势，带式电路衬底目益应用于半导体芯片安装技术领域。带式电路衬底被构造为使得连线图案层(wiring pattern layer)和连接到该连线图案层的引线形成在由例如聚酰亚胺树脂的绝缘材料构成的薄膜上。将带式电路衬底的引线共同键合到之前在半导体芯片上形成的凸起的TAB(卷带自动键合)技术能够应用于带式电路衬底。由于这些特性，带式电路衬底常常被称为TAB带。

图1是普通带式电路衬底的部分平面图。

参照图1，通过用于铜箔层压的光蚀刻工艺(photo etching process)，普通带式电路衬底100被构造为使得连线图案层140形成在由例如聚酰亚胺树脂的绝缘材料构成的基薄膜120上。另外，连线图案层140被由阻焊剂制成的保护膜130所覆盖和保护。为获得与半导体芯片的电连接，连接到连线图案层140的内引线140a通过保护膜130暴露并伸入到芯片安装部分110。此时，芯片安装部分110意味着连线图案层140的一部分，在此处未形成用于半导体芯片安装的保护膜130。

图2和3是根据相关技术的其上安装有半导体芯片的带式电路衬底的引线的部分平面图。

图2表示了成行的引线结构，图3表示了交错的引线结构。

如图2所示，在成行的引线结构的情况下，引线210通过保护膜130暴露并且并排伸入到芯片安装部分110中。引线210的末端与半导体芯片250的电极焊盘220电连接。

如图3所示，在交错的引线结构的情况下，引线260和270通过保护膜130暴露并且伸入到芯片安装部分110中。此外，引线260和270的末端交替地形成为不同的长度使得它们能够与在半导体芯片250上的锯齿形图案中形成的焊盘280和290电连接。

换句话说，图1是使用TAB技术的TAB带(带式电路衬底100)的示意图，图2和3是图1的预定区域150的放大图并且表示了半导体芯片250被安装到带式电路衬底上的状态。如图1所示，带式电路衬底100以这样的方式构造，即，使得由金属(例如铜)图案构成的引线140a形成在由聚酰亚胺或聚脂树脂构成的绝缘基薄膜120的表面上。绝缘基薄膜120设置有输运孔160，其用于将半导体芯片安装到TAB带上的工艺过程中，并沿绝缘基薄膜120的纵向方向位于其相对的侧端。引线140a的末端伸入到芯片安装部分110并在芯片安装部分中被排列从而使它们能够电连接到在半导体芯片上形成的电极焊盘(未示出)。

参照图2和3，半导体芯片250首先位于带式电路衬底100的芯片安装部分110中，引线210，260和270的末端被排列并热焊接到半导体芯片250的电极焊盘220，280和290，从而使得引线210，260和290能够电连接到电极焊盘220，280和290。此时，在图2的成行引线的情况下，引线210电连接到在半导体芯片250上成行形成的电极焊盘220。相反，在图3的交错引线的情况下，长引线260键合到靠近半导体芯片250的中心的电极焊盘280，而短引线270键合到靠近半导体芯片250的外围的电极焊盘290。

然而，在图2的成行引线的情况下，即使引线之间的间距变得更窄以应付根据目前对于薄而紧凑的半导体器件趋势的半导体芯片电极焊盘中的细距趋势，但是在基本的制造工艺中仍需要其宽度大于引线宽度的电极焊盘并且为防止电极焊盘的短路仍需要电极焊盘之间的预定间距。因此，在实现细距引线中存在限制。

此外，在图3的交错引线的情况下，由于电极焊盘以锯齿形图案排列，而不像图2的成行引线那样，所以电极焊盘之间的短路问题稍微得到解决并且与成行引线相比，引线之间的平均间距得以降低。然而，通常大于穿过电极焊盘290附近的引线260的宽度的电极焊盘290之间的间距宽度应被保持在一预定距离以防止在其间短路的可能，因此在实施或实现细距引线中仍存在限制。

发明内容

本发明为解决上述问题而构想。本发明的一个目的是提供一种带式电路衬底及使用该衬底的半导体芯片封装，其能够应对在带式电路衬底中的细距趋势。本发明致力于通过细距带式电路衬底使半导体芯片小型化并防止引线间短路的出现。

根据为实现这个目的的本发明的一个方面，提供了一种带式电路衬底，其包括由绝缘材料制成的基薄膜和形成在该基薄膜上并包括第一引线和第二引线的连线图案层，其中第一引线连接到靠近半导体芯片的外围排列的电极焊盘，第二引线连接到靠近半导体芯片的中心排列的电极焊盘。在这种情况下，每根引线优选地被构造为使得其键合到相应的电极焊盘的末端的宽度大于其本体部分的宽度。

优选地，引线的末端的宽度在10-17μm的范围内。

优选地，引线的本体部分的宽度是引线末端宽度的0.3-0.9倍。

优选地，第一和第二引线交替地排列并且第一和第二引线的末端排列在锯齿形图案中。

优选地，用阻焊剂密封除了其电连接到外部的部分之外的连线图案层。

优选地，基薄膜形成为具有一窗口以用于将半导体芯片安装到带式电路衬底上并且引线伸入到窗口中。

根据为实现这个目的的本发明的另一方面，提供了一种半导体芯片封装，其包括：一带式电路衬底，该衬底包括由绝缘材料制成的基薄膜和形成在该基薄膜上并含有第一引线和第二引线的连线图案层，其中第一引线连接到靠近半导体芯片的外围排列的电极焊盘，第二引线连接到靠近半导体芯片的中心排列的电极焊盘；包括多个电极焊盘的半导体芯片，所述电极焊盘具有在其主表面处形成于其上的键合部分，其中半导体芯片通过键合部分键合到连线图案层的引线从而使半导体芯片能够被安装到带式电路衬底上。在这种情况下，每根引线优选地被构造为使得其末端键合到宽度大于其本体部分宽度的电极焊盘。

优选地，用于电连接电极焊盘和引线的键合部分是芯片凸起。

附图说明

通过参照附图给出的对优选实施例的下列描述，本发明的上述和其他目的、特征和优点将变得显而易见，附图中：

图1是表示常规带式电路衬底的部分平面图；

图2和3是表示其上安装半导体芯片的相关技术的带式电路衬底的引线的部分平面图；

图4A和4B是根据本发明一实施例的带式电路衬底的部分平面图；

图5是根据本发明一实施例的具有安装在其上的半导体芯片的带式电路衬底的引线结构的部分平面图；

图6是根据本发明另一实施例的带式电路衬底的引线结构的部分平面图；

图7是根据本发明一实施例的半导体芯片封装的剖面图；以及

图8是根据本发明另一实施例的半导体芯片封装的剖面图。

具体实施方式

现将参照附图详细描述本发明的优选实施例从而使本领域技术人员能够容易地实现本发明。

图4A和4B是根据本发明一实施例的带式电路衬底的部分平面图。

图5是根据本发明一实施例的具有安装在其上的半导体芯片的带式电路衬底的引线结构的部分平面图，其更具体地表示了图4A的预定区域350的部分放大视图。

参照图4A和5，根据本发明实施例的半导体芯片封装包括包含基薄膜320和连线图案层340的带式电路衬底，以及与该带式电路衬底电连接的半导体芯片400。

下文中，将首先讨论根据本发明实施例的带式电路衬底。

基薄膜320由厚度为20-100μm的绝缘材料制成。此时，可在基薄膜320上安装半导体芯片400的部分处形成一窗口。在这种情况下，带式电路衬底被称为带载封装(下文中，被称为“TCP”)。可选择地，在基薄膜320上安装半导体芯片400的部分处可以不形成窗口。在这种情况下，带式电路衬底被称为软膜芯片(下文中，被称为“COF”)。本发明的带式电路衬底包括应用了TAB技术的TCP或COF。如在现有技术中所共知的，绝缘基薄膜320典型地由聚酰亚胺树脂制成。

在基薄膜320上形成连线图案层340。连线图案层340由导电材料制成并通常可由铜箔制成。优选地，在铜箔表面上镀Sn，Au，Ni或焊料。

在基薄膜320的顶表面上形成铜箔的方法包括铸造工艺(castingprocess)，层压工艺，电镀工艺和类似工艺。铸造工艺是将液态基薄膜附着到滚压的铜箔上并热固化它们的方法。层压工艺是将滚压的铜箔放置于基薄膜上并热焊接它们的方法。电镀工艺的方法是在基薄膜上淀积铜种子层，将基薄膜放置到电解质溶液中，在该溶液中铜被溶解，并且通过对该电解质溶液通电来形成铜箔。

为了在铜箔上形成连线图案层，通过在铜箔上进行光蚀刻工艺来选择性地蚀刻铜箔。由此形成了具有预定电路的连线图案层340。

如图4A所示，在基薄膜320上形成的连线图案层340被由阻焊剂制成的保护膜330所覆盖和保护。这种保护膜330完全覆盖基薄膜320的顶表面从而使连线图案层340不暴露于外界。然而，与半导体芯片400电连接的引线340a没有用保护膜330覆盖。也就是说，用于与半导体芯片电连接的连接到连线图案层340的引线340a通过保护膜330暴露并伸入到芯片安装部分310。此处，芯片安装部分310意味着连线图案层340的一部分，在此处未形成用于半导体芯片安装的保护膜330。

图5是根据本发明实施例的带式电路衬底的引线结构的平面图。在基薄膜320上形成从连线图案层340延伸的引线405和425。引线405和425形成为从保护膜330突出从而使连线图案层340不暴露于外界，其中保护膜330由阻焊剂制成并完全覆盖基薄膜320的顶表面。

在半导体芯片400上形成的用于将半导体芯片400与引线405和425电连接的电极焊盘包括位于半导体芯片400的外围附近的电极焊盘460和位于半导体芯片400的中心附近的电极焊盘450。

伸入到芯片安装部分310中以便和形成在半导体芯片400上的电极焊盘450和460电连接的引线405和425，形成为使其末端410和430位于对应于电极焊盘450和460的位置。引线405和425被划分为键合到位于半导体芯片400的外围附近的电极焊盘460的第一引线425以及键合到位于半导体芯片400的中心附近的电极焊盘450的第二引线405。

尽管此处已描述了键合到电极焊盘450和460的引线405和425的部分是引线405和425的末端410和430，但是引线405和425与电极焊盘450和460的连接部分不限于这些末端410和430，而可以包括能够键合到电极焊盘450和460的其任何部分。然而出于说明的方便性，引线405和425的连接部分在下文中分别指的是引线405和425的末端410和430。

在电极焊盘成行地形成在半导体芯片400上的情况下，键合到电极焊盘的引线以成行类型形成。在这种情况下，为防止连线间的短路需要其宽度大于引线宽度的电极焊盘之间的预定间距，因而很难实现细距电路衬底。因此，为实现细距电路，优选的是电极焊盘450和460被排列在半导体芯片400上成锯齿形(zigzag)图案并且引线405和425的末端410和430分别形成在电极焊盘450和460的对应位置上，如以上在本发明的实施例中所述。这样的引线结构被称为交错型引线结构。

如图5所示，优选的是第一引线425和第二引线405交替地排列并且第一引线425的末端430和第二引线405的末端410排列成锯齿形图案。

现将参考图5详细描述引线405和425的结构。每根引线405和425包括电连接到形成于半导体芯片400上的每个电极焊盘450和460的引线末端410和430以及使得引线末端410和430被连接到连线图案340的引线本体部分420和440。

引线本体部分420和440的宽度小于引线末端410和430的宽度。引线本体部分420和440的更小宽度使得引线之间的间距比在交错型引线结构中窄得多。因此，能够实施或实现细距电路。

由于引线末端410和430可以经由热焊接工艺用于其与半导体芯片400的电连接，引线末端410和430的宽度应该大于一预定值以避免由于温度和压力的改变而带来的引线断裂现象(broken-lead phenomenon)。也就是说，如果减小引线末端410和430与电极焊盘450和460之间的键合面积，则降低了键合强度并削弱了键合可靠性。因此，引线末端410和430的宽度应该大于所述预定值。从目前制造工艺的角度来看，优选引线末端410和430的宽度为大约10-17μm。

优选地，引线本体部分420和440是引线末端410和430的0.3-0.9倍宽。与引线末端410和430相反，引线本体部分420和440不直接经受与半导体芯片400的热焊接工艺。因此，即使引线本体部分420和440的宽度小于引线末端410和430的宽度，也不会发生引线断裂现象。然而，为了维持独特的引线的强度和稳定性，从目前制造工艺的角度来看，引线本体部分420和440优选是引线末端410和430的0.3倍或更大。

如图5所示，从目前制造工艺的角度来看，第二引线405的引线本体部分420与键合到相邻的第一引线425的引线末端430的电极焊盘460之间的间距被设置为由设计规则决定的最小间距。

如果仅仅改变用于形成金属连线图案的掩模，那么引线405和425可以在与相关技术相同的工艺中被制造。因此，可使用与相关技术相同的设备来制造引线而不需任何附加的制造工艺。

图6是根据本发明另一实施例的带式电路衬底的引线结构的部分平面图。图6是表示图4B的预定区域350的部分放大图。

参照图4B和6，根据本发明这一实施例的半导体芯片封装包括包含基薄膜320和连线图案层340的带式电路衬底，以及与该带式电路衬底电连接的半导体芯片400。

下文中，将首先描述根据本发明这一实施例的带式电路衬底。

基薄膜320由厚度为20-100μm的绝缘材料制成。此时，可在基薄膜320上安装半导体芯片400的部分处形成一窗口。在这种情况下，带式电路衬底被称为带载封装(下文中，被称为“TCP”)。可选择地，在基薄膜320上安装半导体芯片400的部分处可以不形成窗口。在这种情况下，带式电路衬底被称为软膜芯片(下文中，被称为“COF”)。本发明的带式电路衬底包括应用了TAB技术的TCP或COF。如在现有技术中所共知的，绝缘基薄膜330典型地由聚酰亚胺树脂制成。

在基薄膜320上形成连线图案层340。连线图案层340由导电材料制成并通常可由铜箔制成。优选地，在铜箔表面上镀Sn，Au，Ni或焊料。

在基薄膜320的顶表面上形成铜箔的方法包括铸造工艺，层压工艺，电镀工艺和类似工艺。铸造工艺是将液态基薄膜附着到滚压的铜箔上并热固化它们的方法。

为了在铜箔上形成连线图案层，通过在铜箔上进行光蚀刻工艺来选择性地蚀刻铜箔。由此形成了具有预定电路的连线图案层340。

如图4B所示，在基薄膜320上形成的连线图案层340被由阻焊剂制成的保护膜330所覆盖和保护。这种保护膜330完全覆盖基薄膜320的顶表面从而使连线图案层340不暴露于外界。然而，与半导体芯片400电连接的引线340a没有用保护膜330覆盖。也就是说，用于与半导体芯片电连接的连接到连线图案层340的引线340a通过保护膜330暴露并伸入到芯片安装部分310。此处，芯片安装部分310意味着连线图案层340的一部分，在此处未形成用于半导体芯片安装的保护膜330。

图6是根据本发明另一实施例的带式电路衬底的引线结构的平面图。在基薄膜320上形成从连线图案层340延伸的引线505和525。引线505和525形成为从保护膜330突出从而使连线图案层340不暴露于外界，其中保护膜330由阻焊剂制成并完全覆盖基薄膜320的顶表面。

在半导体芯片400上形成的用于将半导体芯片400与引线505和525电连接的电极焊盘包括位于半导体芯片400的外围附近的电极焊盘560和位于半导体芯片400的中心附近的电极焊盘550。

伸入到芯片安装部分310中以便和形成在半导体芯片400上的电极焊盘550和560电连接的引线505和525，形成为使其末端510和530位于对应于电极焊盘550和560的位置。引线505和525被划分为键合到位于半导体芯片400的外围附近的电极焊盘560的第一引线525以及键合到位于半导体芯片400的中心附近的电极焊盘550的第二引线505。

尽管此处已描述了键合到电极焊盘550和560的引线505和525的部分是引线505和525的末端510和530，但是引线505和525与电极焊盘550和560的连接部分不限于这些末端510和530，而可以包括能够键合到电极焊盘550和560的其任何部分。然而出于说明的方便性，引线505和525的连接部分在下文中分别指的是引线505和525的末端510和530。

如图6所示，预定数量的第一引线525和预定数量的第二引线505交替地排列。

现将参考图6详细描述引线505和525的结构。每根引线505和525包括电连接到形成于半导体芯片400上的每个电极焊盘550和560的引线末端510和530以及使得引线末端510和530分别被连接到连线图案340的引线本体部分520和540。

引线本体部分520和540的宽度小于引线末端510和530的宽度。引线本体部分520和540的更小宽度使得引线之间的间距比在交错型引线结构中窄得多。因此，能够实施或实现细距电路。

由于引线末端510和530可以经由热焊接工艺以用于与半导体芯片400的电连接，引线末端510和530的宽度应该大于一预定值以避免由于温度和压力的改变而带来的引线断裂现象。也就是说，如果减小引线末端510和530与电极焊盘550和560之间的键合面积，则降低了键合强度并削弱了键合可靠性。因此，引线末端510和530的宽度应该大于所述预定值。从目前制造工艺的角度来看，优选引线末端510和530的宽度为大约10-17μm。

优选地，引线本体部分520和540是引线末端510和530的0.3-0.9倍宽。与引线末端510和530相反，引线本体部分520和540不直接经受与半导体芯片400的热焊接工艺。因此，即使引线本体部分520和540的宽度小于引线末端510和530的宽度，也不会发生引线断裂现象。然而，为了维持独特的引线的强度和稳定性，从目前制造工艺的角度来看，引线本体部分520和540优选是引线末端510和530的0.3倍或更大。

如图6所示，从目前制造工艺的角度来看，第二引线505的引线本体部分520与键合到相邻的第一引线525的引线末端530的电极焊盘560之间的间距被设置为由设计规则决定的最小间距。

如果仅仅改变用于形成金属连线图案的掩模，那么引线505和525可以在与相关技术相同的工艺中被制造。因此，可使用与相关技术相同的设备来制造引线而不需任何附加的制造工艺。

尽管在本发明的优选实施例中通过实例的方式描述了伸入到芯片安装部分310中的引线末端410，430，510和530呈矩形，本发明并不限于这种形状。例如引线末端410，430，510和530可以呈圆形或椭圆形。此外，即使在误差容限内存在末端或末端中某些凸出部分形状的微小变形，本发明实施例的效果是彼此相同的。另外，显而易见的是绝缘基薄膜的材料和厚度以及引线的材料和宽度并不限于上述本发明的实施例。

图7是根据本发明一实施例的半导体芯片封装的剖面图。更具体地，图7是沿图5的线A-A’得到的半导体芯片封装的剖面图。现将参照图4A和7描述该半导体芯片封装。

如图4A和7所示，本发明这一实施例的半导体芯片封装包括包含基薄膜320和连线图案层340的带式电路衬底，以及与该带式电路衬底电连接的半导体芯片400。

在半导体芯片400的主表面上排列的多个电极焊盘450和引线410的末端通过连接部分610电连接。可使用芯片凸起作为用于电连接带式电路衬底和半导体芯片400的键合部分610。因此，引线410的末端和在半导体芯片400上的电极焊盘450通过芯片凸起610电连接。芯片凸起610，形成在半导体芯片400的主表面上的电极焊盘450以及引线末端410能够通过热焊接工艺彼此连接。这种芯片凸起610可由例如Au、Cu和焊料的多种材料制成。

在带式电路衬底和半导体芯片400中的连线图案层的引线与半导体芯片400的主表面之间的电连接被由绝缘密封树脂制成的密封部分620所密封。密封部分620可由环氧树脂或硅树脂制成。

图8是根据本发明另一实施例的半导体芯片封装的剖面图。更具体地，图8是沿图6的线B-B’得到的半导体芯片封装的剖面图。由于图8与图7中的半导体芯片封装的结构基本相同，在此省略对其的描述。

根据本发明，带式电路衬底的引线可以以交错型构造并且每根引线除末端之外的部分的宽度可以小于与半导体芯片上的电极焊盘连接的引线末端的宽度。因此，可实现细距带式电路衬底或半导体封装。也就是说，引线和电极焊盘之间的间距能够更窄，即可减小引线之间的间距，因而能够实现细距半导体器件。

尽管已参考其优选实施例对本发明进行了说明，但本发明并不局限于这些优选实施例。对本领域技术人员显而易见的是可对本发明进行多种变化和修改而不脱离由所附权利要求限定的本发明的主旨和范围。

Claims (21)

1.一种带式电路衬底，包括：

一由绝缘材料制成的基薄膜；以及

一形成在该基薄膜上并包括第一引线和第二引线的连线图案层，所述第一引线连接到靠近一半导体芯片的外围排列的电极焊盘，所述第二引线连接到靠近该半导体芯片的中心排列的电极焊盘，

其中每根所述第一和第二引线被构造为使得其将键合到相应的电极焊盘的末端的宽度大于其本体部分的宽度。

2.根据权利要求1的带式电路衬底，其中每根所述第一和第二引线的末端的宽度在10-17μm的范围内。

3.根据权利要求1的带式电路衬底，其中每根所述第一和第二引线的本体部分的宽度是每根对应引线的末端宽度的0.3-0.9倍。

4.根据权利要求1的带式电路衬底，其中所述第一和第二引线交替地排列并且所述第一和第二引线的末端排列在一锯齿形图案中。

5.根据权利要求1的带式电路衬底，其中用一阻焊剂密封除了其电连接到外部的部分之外的所述连线图案层。

6.根据权利要求1的带式电路衬底，其中所述基薄膜形成为具有一窗口以用于将所述半导体芯片安装到所述带式电路衬底上并且所述第一和第二引线伸入到该窗口中。

7.根据权利要求6的带式电路衬底，其中每根所述第一和第二引线的末端的宽度在10-17μm的范围内。

8.根据权利要求6的带式电路衬底，其中每根所述第一和第二引线的本体部分的宽度是每根对应引线的末端宽度的0.3-0.9倍。

9.根据权利要求6的带式电路衬底，其中所述第一和第二引线交替地排列并且所述第一和第二引线的末端排列成锯齿形图案。

10.根据权利要求6的带式电路衬底，其中用一阻焊剂密封除了其电连接到外部的部分之外的所述连线图案层。

11.一种半导体芯片封装，包括：

一带式电路衬底，该衬底包括由一绝缘材料制成的一基薄膜和形成在该基薄膜上并含有第一引线和第二引线的一连线图案层，所述第一引线连接到靠近一半导体芯片的外围排列的电极焊盘，所述第二引线连接到靠近该半导体芯片的中心排列的电极焊盘，其中每根所述第一和第二引线被构造为使得其键合到相应的电极焊盘的末端的宽度大于其本体部分的宽度；

包括多个电极焊盘的所述半导体芯片，所述电极焊盘具有在其主表面处形成于其上的键合部分，其中所述半导体芯片通过所述键合部分被键合到所述连线图案层的所述第一和第二引线从而使所述半导体芯片能够被安装到所述带式电路衬底上。

12.根据权利要求11的半导体芯片封装，其中每根所述第一和第二引线的末端的宽度在10-17μm的范围内。

13.根据权利要求11的半导体芯片封装，其中每根所述第一和第二引线的本体部分的宽度是每根对应引线的末端宽度的0.3-0.9倍。

14.根据权利要求11的半导体芯片封装，其中所述第一和第二引线交替地排列并且所述第一和第二引线的末端排列成锯齿形图案。

15.根据权利要求11的半导体芯片封装，其中用一阻焊剂密封除了其电连接到外部的部分之外的所述连线图案层。

16.根据权利要求11的半导体芯片封装，其中所述基薄膜形成为具有一窗口以用于将所述半导体芯片安装到所述带式电路衬底上并且所述第一和第二引线伸入到该窗口中。

17.根据权利要求16的半导体芯片封装，其中每根所述第一和第二引线的末端的宽度在10-17μm的范围内。

18.根据权利要求17的半导体芯片封装，其中每根所述第一和第二引线的本体部分的宽度是每根对应引线的末端宽度的0.3-0.9倍。

19.根据权利要求16的半导体芯片封装，其中所述第一和第二引线交替地排列并且所述第一和第二引线的末端排列成锯齿形图案。

20.根据权利要求16的半导体芯片封装，其中用一阻焊剂密封除了其电连接到外部的部分之外的所述连线图案层。

21.根据权利要求11的半导体芯片封装，其中将所述多个电极焊盘电连接到所述第一和第二引线的所述键合部分是芯片凸起。

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