JPS63276235A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63276235A JPS63276235A JP62111916A JP11191687A JPS63276235A JP S63276235 A JPS63276235 A JP S63276235A JP 62111916 A JP62111916 A JP 62111916A JP 11191687 A JP11191687 A JP 11191687A JP S63276235 A JPS63276235 A JP S63276235A
- Authority
- JP
- Japan
- Prior art keywords
- bumps
- lead
- tab
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にテープ自動ボ
ンディング（以下、ＴＡＢと称す）用のリードを有する
半導体集積回路装置に関する。
ンディング（以下、ＴＡＢと称す）用のリードを有する
半導体集積回路装置に関する。
従来、この種の半導体集積回路装置におけるＴＡＢ用リ
ードは一様の幅を有するように構成されていた。
ードは一様の幅を有するように構成されていた。
第３図（ａ）、（ｂ）はそれぞれ従来のＴＡＢリードを
形成した半導体集積回路装置の上面図およびＸ−Ｙ断面
図である。
形成した半導体集積回路装置の上面図およびＸ−Ｙ断面
図である。
第３図（ａ）に示すように、この半導体集積回路装置は
半導体基板１上に集積回路装置く図示省略）を形成し、
その上に表面の保護絶縁膜２を被覆する。次に、この絶
縁膜２上に電極パッドとして高さ２０μｍの金バンプ３
をメッキ法により二側に形成したＴＡＢ用ＩＣのボンデ
ィングに使用するり−ド（銅に金メッキしたもの）５を
形成する。このリード５の構造はバンプ部３上に対応す
るリード部分の幅と引き出しリード部の幅とが同じ（約
１００μｍ）形状をしている。
半導体基板１上に集積回路装置く図示省略）を形成し、
その上に表面の保護絶縁膜２を被覆する。次に、この絶
縁膜２上に電極パッドとして高さ２０μｍの金バンプ３
をメッキ法により二側に形成したＴＡＢ用ＩＣのボンデ
ィングに使用するり−ド（銅に金メッキしたもの）５を
形成する。このリード５の構造はバンプ部３上に対応す
るリード部分の幅と引き出しリード部の幅とが同じ（約
１００μｍ）形状をしている。
また、第３図（ｂ）に示した第３図（ａ）における集積
回路装置のＸ、 −Ｙ断面からもわかるように、二側に
形成したバンプ３のうち内側に形成されたバンプに接続
されたリード５が外側に形成されたバンプの間を通過す
るときの余裕度は少なくバンプ３とり−ド５との接続に
精密さを要している。
回路装置のＸ、 −Ｙ断面からもわかるように、二側に
形成したバンプ３のうち内側に形成されたバンプに接続
されたリード５が外側に形成されたバンプの間を通過す
るときの余裕度は少なくバンプ３とり−ド５との接続に
精密さを要している。
上述した従来の構造では、次の様な欠点がある。すなわ
ち、ＴＡＢ用ＩＣの高集積化の進展に伴ってバンプとバ
ンプの間隔は狭くなっており、特に外側に配列されたバ
ンプとバンプの間隔はほぼ１００μｍもしくはそれ以下
になってきている。この様な場合、内側に配列されたバ
ンプにボンディングされたリードが外側のバンプに対し
て極めて接近し、ボンディングの位置ずれが多少大きく
なっただけで、リードとバンプは電気的に接触してしま
い、したがってＴＡＢ用ＩＣの歩留りを低下させるとい
う欠点がある。
ち、ＴＡＢ用ＩＣの高集積化の進展に伴ってバンプとバ
ンプの間隔は狭くなっており、特に外側に配列されたバ
ンプとバンプの間隔はほぼ１００μｍもしくはそれ以下
になってきている。この様な場合、内側に配列されたバ
ンプにボンディングされたリードが外側のバンプに対し
て極めて接近し、ボンディングの位置ずれが多少大きく
なっただけで、リードとバンプは電気的に接触してしま
い、したがってＴＡＢ用ＩＣの歩留りを低下させるとい
う欠点がある。
また、かかる電気的接触防止対策としてリードの幅を全
面的に狭くすることが考えられるが、この場合にはボン
ディング部も狭くなり、したがってボンディング面積小
のためにボンディング強度が低下するという欠点がある
。
面的に狭くすることが考えられるが、この場合にはボン
ディング部も狭くなり、したがってボンディング面積小
のためにボンディング強度が低下するという欠点がある
。
本発明の目的は、集積回路装置の高密度化に伴なって発
生し易くなるリードとバンプの接触を防止し、以ってＴ
ＡＢ用ＩＣの製造歩留りも向上させる半導体集積回路装
置を提供することにある。
生し易くなるリードとバンプの接触を防止し、以ってＴ
ＡＢ用ＩＣの製造歩留りも向上させる半導体集積回路装
置を提供することにある。
本発明は、半導体基板上に形成した複数の電極用バンプ
と前記バンプに接続されるボンディング用リードとを有
する半導体集積回路装置において、前記バンプ上を除く
前記ボンディング用リードの幅を前記バンプ上のリード
幅よりも小さくした部分を少なくとも含んで構成される
。
と前記バンプに接続されるボンディング用リードとを有
する半導体集積回路装置において、前記バンプ上を除く
前記ボンディング用リードの幅を前記バンプ上のリード
幅よりも小さくした部分を少なくとも含んで構成される
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の上面図およびＸ
−Ｙ断面図である。
を説明するための半導体集積回路装置の上面図およびＸ
−Ｙ断面図である。
第１図（ａ）に示すように、ＴＡＢ用ＩＣについては、
従来の場合と同様であるが、ボンディングのためのＴＡ
Ｂ用リード４の幅をＴＡＢ用バンプ３に対応する部分は
広く（約１００μｍ）、それ以外の部分は狭く（約５０
μｍ）したことが異なっている。すなわち、かかる半導
体集積回路装置は半導体基板１上を保護した絶縁膜２上
に各辺とも二側に形成した複数の電極用バンプ３とこれ
らのバンプ３に接続されるボンディングのためのＴＡＢ
用リード４とを有している。特に、このＴＡＢ用リード
４はバンプ３上を除くボンディング用リードの幅を前記
バンプ３上のリード幅よりも小さくした部分を有するよ
うに構成されている。
従来の場合と同様であるが、ボンディングのためのＴＡ
Ｂ用リード４の幅をＴＡＢ用バンプ３に対応する部分は
広く（約１００μｍ）、それ以外の部分は狭く（約５０
μｍ）したことが異なっている。すなわち、かかる半導
体集積回路装置は半導体基板１上を保護した絶縁膜２上
に各辺とも二側に形成した複数の電極用バンプ３とこれ
らのバンプ３に接続されるボンディングのためのＴＡＢ
用リード４とを有している。特に、このＴＡＢ用リード
４はバンプ３上を除くボンディング用リードの幅を前記
バンプ３上のリード幅よりも小さくした部分を有するよ
うに構成されている。
次に、第１図（ｂ）に示すように、ＴＡＢ用リード４は
二側に形成したリードのうち外側のバンプ３の間を通過
するリード部分の幅が狭くなり、リードとバンプの接触
についても十分な余裕度をもつことができる。これによ
り、ＴＡＢ用ＩＣの歩留りを安定化し向上させることが
可能になる。
二側に形成したリードのうち外側のバンプ３の間を通過
するリード部分の幅が狭くなり、リードとバンプの接触
についても十分な余裕度をもつことができる。これによ
り、ＴＡＢ用ＩＣの歩留りを安定化し向上させることが
可能になる。
、第２図は本発明の第二の実施例を説明するための半導
体集積回路装置の上面図である。
体集積回路装置の上面図である。
第２図に示すように、かかる集積回路装置はリードの幅
を、バンプ３の間に狭まれるリード部分４を狭く（約５
０μｍ）、それ以外のリード部分５を広く（約１００μ
ｍ）して構成したものである０本実施例においても、バ
ンプ３とリード４との接触の余裕度を十分に得ることが
できる。これによりＴＡＢ用ＩＣの歩留りを安定化し向
上させることが可能になる。
を、バンプ３の間に狭まれるリード部分４を狭く（約５
０μｍ）、それ以外のリード部分５を広く（約１００μ
ｍ）して構成したものである０本実施例においても、バ
ンプ３とリード４との接触の余裕度を十分に得ることが
できる。これによりＴＡＢ用ＩＣの歩留りを安定化し向
上させることが可能になる。
以上、実施例について説明したが、本発明は二側、特に
千鳥状に形成したバンプのうち外側のバンプの間に位置
するＴＡＢ用リード部分の幅をそれ以外のリード部分、
例えばバンプ上の部分よりも狭くすることにより実現す
るものである。
千鳥状に形成したバンプのうち外側のバンプの間に位置
するＴＡＢ用リード部分の幅をそれ以外のリード部分、
例えばバンプ上の部分よりも狭くすることにより実現す
るものである。
以上説明したように、本発明はＴＡＢ用リードの幅を部
分的に狭くすることにより、リードと他のバンプの電気
的接触を防止し、ボンディング位置ずれが多少発生して
もＴＡＢ用ＩＣの歩留りを安定化し向上させることがで
きる効果がある。また、ボンディングするリード面積は
従来と同じ大きさのためボンディング強度は従来と同じ
に保つことができる。
分的に狭くすることにより、リードと他のバンプの電気
的接触を防止し、ボンディング位置ずれが多少発生して
もＴＡＢ用ＩＣの歩留りを安定化し向上させることがで
きる効果がある。また、ボンディングするリード面積は
従来と同じ大きさのためボンディング強度は従来と同じ
に保つことができる。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の上面図およびＸ
−Ｙ断面図、第２図は本発明の第二の実施例を説明する
ための半導体集積回路装置の上面図、第３図（ａ）、（
ｂ）はそれぞれ従来の一例を説明するための半導体集積
回路装置の上面図およびＸ−Ｙ断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・ＴＡＢ用
バンプ、４，５・・・ＴＡＢ用リード。 ２訛盈医 牛Ｉ Ｖ
を説明するための半導体集積回路装置の上面図およびＸ
−Ｙ断面図、第２図は本発明の第二の実施例を説明する
ための半導体集積回路装置の上面図、第３図（ａ）、（
ｂ）はそれぞれ従来の一例を説明するための半導体集積
回路装置の上面図およびＸ−Ｙ断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・ＴＡＢ用
バンプ、４，５・・・ＴＡＢ用リード。 ２訛盈医 牛Ｉ Ｖ
Claims (1)
- 半導体基板上に形成した複数の電極用バンプと前記バン
プに接続されるボンディング用リードとを有する半導体
集積回路装置において、前記バンプ上を除く前記ボンデ
ィング用リードの幅を前記バンプ上のリード幅よりも小
さくした部分を少なくとも含むことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111916A JPS63276235A (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111916A JPS63276235A (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276235A true JPS63276235A (ja) | 1988-11-14 |
Family
ID=14573330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111916A Pending JPS63276235A (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276235A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005117036A (ja) * | 2003-10-04 | 2005-04-28 | Samsung Electronics Co Ltd | テープ配線基板とそれを利用した半導体チップパッケージ |
| JP2006196528A (ja) * | 2005-01-11 | 2006-07-27 | Seiko Epson Corp | 半導体装置 |
| JP2019083312A (ja) * | 2017-10-16 | 2019-05-30 | シトロニックス テクノロジー コーポレーション | 回路のリード構造 |
| JP2025080224A (ja) * | 2023-11-13 | 2025-05-23 | ▲き▼邦科技股▲分▼有限公司 | フリップチップ構造とその回路基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133877A (en) * | 1978-04-07 | 1979-10-17 | Nec Corp | Semiconductor device |
| JPS57199228A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Wire bonding pad device |
-
1987
- 1987-05-08 JP JP62111916A patent/JPS63276235A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133877A (en) * | 1978-04-07 | 1979-10-17 | Nec Corp | Semiconductor device |
| JPS57199228A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Wire bonding pad device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005117036A (ja) * | 2003-10-04 | 2005-04-28 | Samsung Electronics Co Ltd | テープ配線基板とそれを利用した半導体チップパッケージ |
| JP2006196528A (ja) * | 2005-01-11 | 2006-07-27 | Seiko Epson Corp | 半導体装置 |
| JP2019083312A (ja) * | 2017-10-16 | 2019-05-30 | シトロニックス テクノロジー コーポレーション | 回路のリード構造 |
| US11217508B2 (en) | 2017-10-16 | 2022-01-04 | Sitronix Technology Corp. | Lead structure of circuit with increased gaps between adjacent leads |
| JP2025080224A (ja) * | 2023-11-13 | 2025-05-23 | ▲き▼邦科技股▲分▼有限公司 | フリップチップ構造とその回路基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6342726B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH05109813A (ja) | 半導体装置 | |
| CN100459115C (zh) | 带式电路衬底及使用该衬底的半导体芯片封装 | |
| KR100281216B1 (ko) | 반도체 장치 | |
| JPS5818949A (ja) | 半導体装置 | |
| USH1267H (en) | Integrated circuit and lead frame assembly | |
| JP3367826B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPS63276235A (ja) | 半導体集積回路装置 | |
| JPH04123448A (ja) | 半導体実装装置 | |
| JP6503334B2 (ja) | 銅ピラー取り付け基板 | |
| JPH0196943A (ja) | 半導体集積回路装置 | |
| JPH0195539A (ja) | 半導体装置及びその製造方法 | |
| JP3146580B2 (ja) | 半導体素子 | |
| JP2961839B2 (ja) | 集積回路装置 | |
| JPH0555305A (ja) | 半導体集積回路実装パツケージ | |
| US20240153833A1 (en) | Package structure and method of forming thereof | |
| JPS6031245A (ja) | 半導体装置 | |
| JPS6041728Y2 (ja) | 半導体装置 | |
| JPH0547847A (ja) | 半導体装置 | |
| JP2771301B2 (ja) | Ｔａｂリード型半導体装置 | |
| JPS62199022A (ja) | 半導体装置の実装具 | |
| KR100206861B1 (ko) | 고밀도 반도체 패키지구조 | |
| JPS6386458A (ja) | バンプ付ｉｃチツプの製造方法、及び製造用ウエハ | |
| JP2583405B2 (ja) | 半導体装置用リードフレーム | |
| JP2001230533A (ja) | グリッドアレイパッケージ搭載用配線基板、グリッドアレイパッケージ、及び電子機器 |