CS234478B1

CS234478B1 - Fast Phase Phase Meter Circuit Connections

Info

Publication number: CS234478B1
Application number: CS755383A
Authority: CS
Inventors: Stanislav Cekal; Pavel Tuma
Original assignee: Stanislav Cekal; Pavel Tuma
Priority date: 1983-10-17
Filing date: 1983-10-17
Publication date: 1985-04-16

Abstract

Podstata vynálezu spočívá v tom, že se výpočet fázového úhlu provádí pomocí rychlá binární odečítačky (13) a dvou čítačů (11, 12). Měřený a referenční signál jsou přes komparátory (1, 2) přivedeny do řídicích obvodů, obsahujících rychlé klopné obvody (3, 4, 5) a hradla (7, 8, 9), z nichž jsou buzeny uvedené čítače. Počet odeČítacích cyklů je přímo úměrný měřenému fázovému rozdílu. Odečítací cykly jsou počítány ve výstupním čítači (14), na který je připojena paměl fázového posunu, která je nahrávána přenosovým výstupem z binární odečítačky (13). Zapojeni podle vynálezu lze využít pro konstrukce číslicových nebo analogových měřičů fáze, určených k nejrůznějšim aplikacím.The essence of the invention lies in the fact that the calculation of the phase angle is carried out using a fast binary subtractor (13) and two counters (11, 12). The measured and reference signals are fed through comparators (1, 2) to control circuits containing fast flip-flops (3, 4, 5) and gates (7, 8, 9), from which the said counters are driven. The number of subtraction cycles is directly proportional to the measured phase difference. The subtraction cycles are counted in the output counter (14), to which a phase shift memory is connected, which is recorded by the transfer output from the binary subtractor (13). The circuit according to the invention can be used for the construction of digital or analog phase meters intended for a wide variety of applications.

Description

Vynález se týká obvodů číslicového fázoměru s rychlou odezvou.The invention relates to a digital phasometer with fast response.

Při únavových zkouškách strojních součástí, při vibračních zkouškách, zkouškách komplexních odezev, je důležitou veličinou fáze mezi budicím signálem a signálem tvořeným odezvou zkoušené součásti. Velmi často tvoří zkušební soustavu uzavřený regulační okruh, kde signál úměrný fázi představuje jeho regulační odchylku. Příkladem jsou zkoušky lopatek tepelných točivých strojů, kdy je potřeba s vysokou přesností a hlavně rychlostí udržovat konstantní fázový rozdíl mezi budící silou a vlastními kmity lopatky. Vlastní zkoušky se provádí v širokých rozmezích frekvencí, což klade vysoké nároky na obvody fázoměrů. Jinou významnou aplikací fázoměru je měření komplexních odezev strojních součástí, kde je nutné rychle zaznamenat frekvenci, amplitudu a fázi - tyto veličiny by měly být odebrány ve stejném okamžiku. Frekvenci a amplitudu lze změřit velmi rychle, obtížné je však měření fáze. Užívané měřiče fáze pracují na analogovém nebo číslicovém principu. Analogové měřiče převádí fázový rozdíl na časový interval, tedy elektrické pulsy různé délky, jejichž střední hodnota v čase, vzniklá filtrací, je úměrná fázovému rozdílu. Je-li vyžadována číslicová informace o fázi, převádí se uvedená střední hodnota na číselný údaj analogo-číslicovým převodníkem. Tyto fázoměry mají značně dlouhou dobu odezvy na změnu fáze, způsobenou nutností kvalitní filtrace. Fázoměry, pracující na číslicovém principu počítají číslicově poměr času mezi průchody nulou referenčního a měřeného signálu a dobou periody referenčního signálu. Tento poměr je zpravidla realizován postupným odečítáním těchto dob v čítačích a dostatečném počtu řádů. Pro vyšší měřené frekvence a požadované přesnosti nevyhovuje ani tento princip z hlediska rychlosti, nebot dělení, realizované Čítači je poměrně zdlouhavé.In the fatigue tests of machine parts, in vibration tests, in complex response tests, the important variable is the phase between the excitation signal and the signal generated by the test component response. Very often, the test system is a closed control circuit, where the signal proportional to the phase represents its control deviation. An example is the testing of blades of thermal rotating machines, where it is necessary to maintain a constant phase difference between excitation force and self-oscillations of the blade with high accuracy and especially speed. The tests are carried out in a wide frequency range, which places high demands on the phase meter circuits. Another important application of the Phase Gauge is to measure the complex responses of machine parts, where it is necessary to quickly record the frequency, amplitude and phase - these quantities should be collected at the same time. Frequency and amplitude can be measured very quickly, but phase measurement is difficult. The phase meters used operate on an analog or digital principle. Analog meters convert the phase difference into a time interval, that is, electrical pulses of different lengths, the mean value of which in time generated by filtration is proportional to the phase difference. If digital phase information is required, the mean value shall be converted to a numerical value by an analogue to digital converter. These phase meters have a very long response time to phase change due to the need for good filtration. Phasometers working on the digital principle calculate the ratio of time between the zero and reference signal passages and the reference signal period time digitally. This ratio is usually realized by gradual reading of these times in counters and sufficient number of orders. For higher measured frequencies and required accuracy even this principle does not satisfy in terms of speed, because division, realized by counters is quite lengthy.

Uvedené nevýhody odstraňuje zapojení číslicového fázoměru s rychlou odezvou s komparátorem referenčního signálu a s komparátorem měřeného signálu, jejichž výstupy jsou připojeny k příslušným klopným obvodům podle vynálezu, jehož podstata spočívá v tom, že negovaný výstup prvního klopného obvodu, na jehož hodinový vstup je připojen výstup komparátoru referenční2These disadvantages are eliminated by the connection of a fast-response digital phase meter with a reference signal comparator and a measured signal comparator, the outputs of which are connected to the respective flip-flops according to the invention, which consists in the negated output of the first flip-flop. reference2

234 478 ho signálu, je spojen s nulovacími vstupy prvého čítače a druhého čítače, zatímco výstup prvníno klopného obvodu je spojen jednak st vstupem třetího klopného obvodu, na jehož hodinový vstup je připojen výstup komparátoru měřeného signálu a jehož negovaný výstup je připojen k prvnímu vstupu prvního součinového hradla a jednak se. vstupem druhého klopného obvodu, na jehož hodinový vstup je připojen výstup komparátoru referenčního signálu a jehož výstup je spojen s prvým vstupem druhého součinového hradla a jehož negovaný výstup je spojen s prvním vstupem třetího součinového hradla, přičemž na druhé vstupy prvého součinového hradla, druhého součinového hradla a třetího součinového hradla je připojen výstup hodinového generátoru, zatímco výstup prvého součinového hradla je spojen s hodinovým vstupem druhého čítače, na jehož paralelní vstupy jsou připojeny výstupy binái-ní odečítačky, na jejíž první vstupy jsou připojeny výstupy druhého čítače a na druhé vstupy výstupy prvého čítače a jejíž přenosový výstup je připojen jednak na nulovací vstupy prvního klopného obvodu, druhého klopného obvodu, třetího klopného obvodu, jednak na hodinový vstup výstupní paměti a jednak na nulovací vstup výstupního čítače, přičemž na hodinový vstup prvého čítače je připojen přes dělič kmitočtu výstup třetího součinového hradla.^ zatímco výstup druhého součinového hradla je spojen jednak s nastavovacím vstupem druhého čítače a jednak s hodinovým vstupem výstupního čítače, jehož výstup je spojen se vstupy výstupní paměti, jejíž výstupy tvoří číslicový výstup fáze.234 478 signal, is connected to the reset inputs of the first counter and the second counter, while the output of the first flip-flop is connected to the first input of the third flip-flop, whose clock input is connected to the measured signal comparator output. product gate, and second. an input of a second flip-flop whose clock input is connected to the reference signal comparator output and whose output is connected to the first input of the second product gate and whose negated output is connected to the first input of the third product gate; and the third product gate is connected to the output of the clock generator, while the output of the first product gate is connected to the clock input of the second counter, to whose parallel inputs the outputs of the binary reader are connected, to the first inputs the outputs of the second counter are connected; and whose transmission output is connected to the reset inputs of the first flip-flop, the second flip-flop, the third flip-flop, the clock input of the output memory and the reset input of the output counter. the clock input of the first counter is connected via a frequency divider to the output of the third product gate while the output of the second product gate is connected both to the setting input of the second counter and the clock input of the output counter whose output is connected to the inputs of the output memory; phase.

Výhodou zapojeni podle vynálezu je jeho snadná realizovatelnost z dostupných elektronických prvků. Hlavní výhodou je velmi rychlá odezva na měřený fázový rozdíl. To umožňuje zařadit fázoměr i v rychlých regulačních smyčkách a v řadě dalších aplikací.The advantage of the circuitry according to the invention is its easy feasibility from available electronic components. The main advantage is a very fast response to the measured phase difference. This makes it possible to incorporate the phase meter in fast control loops and in many other applications.

Příklad zapojení podle vynálezu je schematicky znázorněn na připojeném výkresu.An example of a circuit according to the invention is shown schematically in the attached drawing.

Výstup komparétoru^eferenčního signálu je přiveden k hodinovým vstupům druhého klopného obvodu £ ® prvního klopného obvodu 2» Jehož negovaný výstup je spojen s nulovacími vstupy prvého čítače 11 a druhého čítače 12. Výstup prvého klop·The output of the effector signal comparator is connected to the clock inputs of the second flip-flop 6 of the first flip-flop 2, the negated output of which is connected to the reset inputs of the first counter 11 and the second counter 12.

- 3 234 478 ného obvodu 3, je qpojen jednak az vstupem třetího klopného obvodu 2* ^na jehož hodinový vstup je připojen výstup komparátoruí měřeného signálu a jehož negovaný výstup je připojen k prvnímu vstupu prvého součinového hradla 2 ^a jednak sa vstupem druhého klopného obvodu 4., jehož výstup je spojen s prvým vstupem druhého součinového hradla 8 a jehož negovaný výstup je spojen s prvním vstupem třetího součinového hradla 2· Na druhé vstupy prvého součinového hradla 2, druhého součinového hradla 8 a třetího součinového hradla 2 je připojen výstup hodinového generátoru 6.. Výstup prvního součinového hradla 2 je spojen s hodinovým vstupem druhého čítače 12. na jehož paralelní vstupy jsou připojeny výstupy binární odečítačky 13. na jejíž první vstupy jsou připojeny výstupy druhého čítače 12 a na jejíž druhé vstupy jsou připojeny výstupy prvého čítače 11 a jejíž přenosový výstup je připojen jednak na nulovací vstupy prvního klopného obvodu 2» druhého klopného obvodu 4., třetího klopného obvodu 2, jednak na hodinový vstup výstupní paměti 15 a jednak na nulovací .vstup výstupního čítače 14» Na hodinový vstup prvého čítače 11 je připojen přes dělič kmitočtu 10 výstup třetího součinového hradla 9» Výstup druhého součinového hradla 8 je spojen jednak s nastavovacím vstupem druhého Čítače 12 a jednak s hodinovým vstupem výstupního čítače 14.» jehož výstup je spojen se vstupy výstupní paměti 15. jejíž výstupy tvoří číslicový výstup fáze 18.3 234 478 is connected to and from the input of the third flip-flop 2 * ^to whose clock input the output of the comparator of the measured signal is connected and whose negated output is connected to the first input of the first product gate 2 ^{and to the} input of the second flip-flop. whose output is connected to the first input of the second product gate 8 and whose negated output is connected to the first input of the third product gate 2 · The output of the clock generator 6 is connected to the second inputs of the first product gate 2, the second product gate 8 and the third product gate 2. The output of the first product gate 2 is connected to the clock input of the second counter 12, to whose parallel inputs the outputs of the binary subtractor 13 are connected, to whose first inputs the outputs of the second counter 12 are connected and to the second inputs the outputs of the first counter 11 are connected. the output is connected first to the reset inputs of the first flip-flop 2, the second flip-flop 4, the third flip-flop, 2, to the clock input of the output memory 15 and to the reset input of the output counter 14. The output of the second product gate 8 is connected both to the setting input of the second counter 12 and to the clock input of the output counter 14. whose output is connected to the inputs of the output memory 15 whose outputs form the digital output of phase 18.

Měřený signál 16 i referenční signál 17 jsou na vstupu fázoměru upraveny komparátorem měřeného signálu 2 a komparétorem2 referenčního signálu do takových úrovní, aby je bylo možno zpracovat TTL logickými obvody. V cestě signálů dále následuje logický obvod, složený z prvého klopného obvodu 2» druhého klopného obvodu 4 a třetího klopného obvodu 2 (všechny jsou typu D), který ve větvi vstupního měřeného signálu 16 vytváří impuls, jehož délka odpovídá, zpoždění vstupního signálu 16. za signálem referenčním 12 a ve větvi referenčního signálu 17 vytváří impuls, jehož délka odpovídá době jedné periody měřeného signálu. Všechny tři klopné obvody 2» £ ^a 2 jsou uváděny do aktivního stavu impulsem do nulovacího vstupu. Od tohoto okamžiku jsou výstupy Q všech obvodů na úrovni L a jako první se do úrovně H může překlopit první klopný obvod 2, jehož DBoth the measured signal 16 and the reference signal 17 are adjusted at the input of the phase meter by the comparator of the measured signal 2 and the comparator 2 of the reference signal to such levels that they can be processed by TTL logic circuits. The signal path is further followed by a logic circuit consisting of a first flip-flop 2, a second flip-flop 4, and a third flip-flop 2 (all of type D), which in the input signal signal branch 16 produces a pulse corresponding to its length. after the reference signal 12 and in the reference signal branch 17 it generates an impulse whose length corresponds to the time of one period of the measured signal. All three flip-flops 2, 4 ^and 2 are energized by a pulse to the reset input. From this moment, the outputs Q of all circuits are at L level and the first flip-flop 2, whose D

- 4 234 478 vstup je trvale na úrovni Η. K jeho překlopení dojde na neběžnou hranu do jeho hodinového vstupu, čímž jsou aktivovány druhý klopný obvod 2 a třetí klopný obvod 2» nebot na jejich vstupech I) se objeví úroveň H. Na další náběžnou hranu referenčního signálu 17 se překlopí druhý klopný obvod 2» čímž je vymezena doba periody. Během této doby nutně muselo dojít i k překlopení třetího klopného obvodu 2· byl sejmut vzorek pro výpočet fáze a prvý, druhý i třetí klopný obvod 2, ά» Jí jsou v úrovni H_za tím dále neaktivní až do příchodu nulovacího pulsu. Negovaným výstupem prvého klopného obvodu 2 byly při jeho překlopení odblokovány první čítač 11 a druhý čítač 12.- 4 234 478 the input is permanently on level Η. It flips to an unusual edge into its clock input, thereby activating the second flip-flop 2 and the third flip-flop 2 »because at their inputs I) level H. The second flip-flop 2 flips to the next rising edge of the reference signal 17» thereby defining a period of time. During this time, the third flip-flop 2 must have been flipped over. • The phase calculation sample was removed and the first, second and third flip-flops 2, ά »are at H _z and thus inactive until the zero pulse arrives. By negating the output of the first flip-flop 2, the first counter 11 and the second counter 12 were unlocked when the flip-flop was flipped over.

Do prvého čítače 11 je zaveden přes třetí hradlo 2 ^a dělič kmitočtu 10 hodinový kmitočet z hodinového generátoru 6 a do druhého čítače 12 je tentýž kmitočet zaveden přes prvé hradlo 2· Třetí klopný obvod 2 svým negovaným výstupem uzavírá prvé hradlo 2 a druhý klopný obvod 2' svým negovaným výstupem uzavírá třetí hradlo 2· 3© zajištěno, že po překlopení druhého klopného obvodu 4 a třetího klopného obvodu 2 obsahuje první čítač 11 údaj, úměrný délce periody, ale vydělený dělicím poměrem děliče kmitočtu 10, zatímco druhý čítač 12 obsahuje údaj, úměrný časovému zpoždění vstupního signálu za signálem referenčním. Podíl obsahu druhého čítače 12 a obsahu prvého čítače 11 udává měřenou fázi, přičemž dělicím poměren^děliče kmitočtu 10 je dáno úhlové dělení, ve kterém je výsledek^ fáze zobrazen. Vlastní dělení zajišíuje binární odečítačka 12, která od obsahu druhého čítače 12 odečítá obsah prvého čítače 11 tak dlouho, až dojde k přenosu. Po jednotlivých odečtech se obsah druhého čítače 12 přepisuje vždy na novou zmenšenou hodnotu, což je řízeno pulsy, přivedenými do jeho nastavovacího vstupu z výstupu druhého hradla 8, buzeného do druhého vstupu hodinovým generátorem 6. Druhé hradlo 8 se otevřelo výstupem druhého klopného obvodu 2 po sejmutí vzorku periody. Výstupní pulsy z druhého hradla 8 představují počet odečt^^podíl, a jsou čítány výstupním čítačem 14. Signál na přenosovém výstupu odečítačky 13 způsobí přehrání stavu výstupního čítače 14 do výstupní paměti 15 a zároveň vynulování prvního, druhého a třetího klopného obvodu 2» JŽ ^a prvního a druhého čítače 11, 12. čímž jeThe first counter 11 is fed through the third gate 2 ^{and the} frequency divider 10 is clocked from the clock generator 6 and the second counter 12 is fed through the first gate 2. The third flip-flop 2 closes the first gate 2 and the second flip-flop 2 its negative output closes the third gate 2, 3, ensuring that after the second flip-flop 4 and the third flip-flop 2 are flipped, the first counter 11 contains an indication proportional to the period length but divided by the dividing ratio of the frequency divider 10 proportional to the time delay of the input signal after the reference signal. The proportion of the content of the second counter 12 and the content of the first counter 11 indicates the measured phase, with the dividing ratio of the frequency divider 10 given by the angular division in which the result of the phase is displayed. The division itself is provided by a binary subtractor 12, which subtracts the contents of the first counter 11 from the contents of the second counter 12 until the transmission takes place. After each reading, the contents of the second counter 12 are rewritten to a new reduced value, which is controlled by pulses supplied to its adjusting input from the output of the second gate 8 excited to the second input by the clock generator 6. The second gate 8 was opened removing the period sample. The output pulses from the second gate 8 represent the number of subtractions, and are counted by the output counter 14. The signal on the transmission output of the subtractor 13 causes the output counter 14 to be output to the output memory 15 while resetting the first, second and third flip-flops ^. the first and second counters 11, 12 being

- 5 234 478 fázoměr uveden do výchozího stavu. Výstupy z výstupní paměti 15 obsahují číslicový výstup fáze 18. Tento výstup může být eventuelně pomocí DA převodníku převeden na analogový.- 5 234 478 Phase Meter is reset. The outputs of the output memory 15 comprise a digital output of phase 18. This output can optionally be converted to an analogue converter by means of a DA converter.

Zapojení podle vynálezu lze využít pro konstrukce číslicových nebo analogových měřičů fáze, určených k nejrůznějším aplikacím. Zvláště vhodné je zapojení pro konstrukci fázoměrů u nichž jsou kladeny vysoké nároky na rychlost odezvy, to je např. v regulačních smyčkách a u specielních aplikací ve stro jírenském výzkumu.The circuitry according to the invention can be used for the construction of digital or analog phase meters intended for various applications. It is particularly suitable for the construction of phase meters with high demands on response speed, eg in control loops and in special applications in engineering research.

Claims

Connection of a quick response digital phase meter circuit with a reference signal comparator and a measured signal comparator, the outputs of which are connected to respective flip-flops, characterized in that the negated output of the first flip-flop (3) to whose clock input is connected the comparator output. is connected to the reset inputs of the first counter (11) and the second counter (12), while the output of the first flip-flop (3) is connected to the input of the third flip-flop (5). and whose negated output is connected to the first input of the first product gate (7) and to the input of the second flip-flop (4), to whose clock input the reference comparator output (2) is connected and whose output is connected to the first input of the second product gate (8) and whose negated output is associated with the first -vs the output of the third product gate (9), the second output of the first product gate (7), the second product gate (8) and the third product gate (9) being connected to the output of the clock generator (6), ) is connected to the clock input of the second counter (12), to whose parallel inputs the outputs of the binary subtractor (13) are connected, to whose first inputs the outputs of the second counter (12) are connected and to the second inputs the outputs of the first counter (11) the output is connected to the reset inputs of the first flip-flop (3), the second flip-flop (4), the third flip-flop (5), the clock input of the output memory (15) and the reset input of the output counter (14). the clock input of the first counter (11) is connected via the frequency divider (1C) to the output of the third product gate (9), while the output of the second product gate ( 8) is connected both to the setting input of the second counter (12) and to the clock input of the output counter (14), the output of which is connected to the inputs of the output memory (15), whose outputs form the digital output of phase (18).