CS271674B1

CS271674B1 - Connection of rotating cylindrical body's circumferential velocity absolute deviation digital evaluation circuit

Info

Publication number: CS271674B1
Application number: CS871782A
Authority: CS
Inventors: Vladimir Ing Vokac
Original assignee: Vladimir Ing Vokac
Priority date: 1987-03-17
Filing date: 1987-03-17
Publication date: 1990-11-14
Also published as: CS178287A1

Abstract

The circuit is designed to acquire the immediate value of the absolute peripheral speed deviation from the particular correct value on the basis of knowledge of the diameter of the rotating body. The input (5) of the starting impulse is via the seventh gate circuit (23) and second delay circuit (22) connected to the inputs of counters (15, 18) and of the fourth flip-flop circuit (19). The output of the reader (3) of the rotation period is connected via the frequency divider (4) to the inputs of the flip-flop circuits (5, 6), to the input of the fifth gate circuit (12), and via the second inverter (14) to the input of the fourth gate circuit (11). The output of the first flip-flop circuit (5) is connected to the inputs of the third flip-flop circuit and gate circuits (9,10). The outputs of the gate circuits (9, 10) along with the input (D) of binary information are connected to the inputs of the reversible decade counter (15), whose output is connected to the resetting input of the first flip-flop circuit (5). The output of the second flip-flop circuit (6) is via the first inverter (13) and third gate circuit (8) connected to the input of the fourth gate circuit (11), to whose other input the output of the generator (1), along with the inputs of the gate circuits (9,10,12) is connected via the frequency divider (2). The output of the third flip-flop circuit (7) is connected to the inputs of the gate circuits (10, 12) and via the first delay element (21) to the inputs of the seventh gate circuit (23) and information inverter (20). The output of the counter (15), along with the input (N) of the binary value, are connected to the resetting inputs of the comparator (16), whose output is connected to the resetting inputs of the flip-flop circuits (6, 7). The outputs of the gate circuits (11, 12) are connected to the inputs of the sixth gate circuit (17), whose output is connected to the input of the deviation counter (18). The output of the fifth gate circuit (12) is also connected to the input of the flip-flop circuit (19), whose output, along with the output of the deviation counter (18), are connected to the inputs of the information inverter (20).<IMAGE>

Description

Vynález se týká zapojení obvodu pro číslicové vyhodnocení okamžité absolutní odchylky obvodové rychlosti rotujícího válcového tělesa s možností vazby na počítačový systém.The invention relates to a circuit for the numerical evaluation of the instantaneous absolute deviation of the peripheral speed of a rotating cylindrical body with the possibility of coupling to a computer system.

Řízení konstantní obvodové rychlosti rotujícího tělesa je požadováno v mnoha průmyslových aplikacích, příkladem je automatizovaná ultrazvuková kontrola Jakosti rotujících válcových sochorů a výkovků, kde Je nutno udržet konstantní obvodovou rychlost v úzkém tolerančním pásmu, nebot v závislosti na ní Jsou dynamicky určovány parametry nalezených vad* Dosud známá klasická metoda řízení pomocí tachodynama a rozdílového zesilovače však nestačí к získání okamžité informace o skutečné hodnotě obvodové rychlosti v průběhu dynamického provozu· V řadě případů Je navíc žádáno zavést tuto informaci přímo do počítačového systému·Constant surface speed control of a rotating body is required in many industrial applications, such as automated ultrasonic quality control of rotating billet and forgings where constant surface speed has to be maintained within a narrow tolerance range as the parameters of the defects found are dynamically determined * however, the known classical tachodynamic and differential amplifier control method is not enough to obtain immediate information about the true value of the peripheral velocity during dynamic operation · In addition, it is desirable to introduce this information directly into a computer system ·

Výše uvedené požadavky splňuje zapojení obvodu číslicového vyhodnocení absolutní odchylky obvodové rychlosti rotujícího válcového tělesa, při použití generátoru normálového kmitočtu ve spojení s frekvenčním děličem a snímačem rotační periody, připojených na vstupy vratného čítače, který je připojen na vstupy aritmetického komparátoru a jehož podstata spočívá v tom, že snímač rotační periody Je výstupem připojen к děliči frekvence s dělicím poměrem 1 : 2· Výstup tohoto děliče je přiveden Jednak na vstupy prvního a druhého klopného obvodu, jednak na první vstup pátého hradlového obvodu a přes druhý invertor signálu na první vstup čtvrtého hradlového obvodu· Výstup prvního klopného obvodu Je přiveden jednak na první vstup prvního hradlového obvodu a na první vstup třetího hradlového obvodu a jednak na vstup třetího klopného obvodu· Výstup druhého klopného obvodu Je přes první invertor přiveden na druhý vstup třetího hradlového obvodu· Výstup třetího klopného obvodu Je přiveden na první vstup druhého hradlového obvodu, na druhý vstup pátého hradlového obvodu a na vstup prvního zpožďovacího obvodu· výstup třetího hradlového obvodu je přiveden na druhý vstup čtvrtého hradlového obvodu· Dále na druhý vstup prvního hradlového obvodu, na druhý vstup druhého hradlového obvodu a na třetí vstup čtvrtého hradlového obvodu a třetí vstup pátého hradlového obvodu Je připojen výstup frekvenčního děliče s dělicím poměrem 1 : p* Výstup prvního hradlového obvodu je přiveden na vstup vratného dekadického čítače pro čítání dolů a výstup druhého hradlového obvodu je přiveden na vstup vratného dekadického čítače pro čítání nahoru· Dále je к vratnému čítači připojen vstup předvolby lineární informace průměru· Na nahrávací vstup uvedeného vratného čítače Je přiveden výstup druhého zpožďovacího obvodu· Výstup vratného čítače pro přenos dolů je přiveden na nulový vstup prvního klopného obvodu· Binární výstup čítače Je přiveden na první vstup aritmetického komparátoru, ke kterému Je zároveň připojen druhý vstup binární hodnoty maximální odchylky obvodové rychv losti· výstup aritmetického komparátoru pro indikaci shody je přiveden na nulovací vstupy druhého a třetího klopného obvodu· Dále výstup čtvrtého hradlového obvodu Je přiveden na první vstup šestého hradlového obvodu a výstup pátého hradlového obvodu Je přiveden na vstup čtvrtého klopného obvodu a druhý vstup šestého hradlového obvodu· Výstup šestého hradlového obvodu Je přiveden na vstup čítače odchylky rychlosti a výstup čtvrtého klopného obvodu spolu s binárním výstupem čítače odchylky Jsou přivedeny na vstupy střadače výstupního údaje· Na nulovací vstupy čtvrtého klopného obvodu a čítače odchylky Je přiváděn výstup druhého zpožďovacího obvodu· Výstup prvního zpožďovacího obvodu je přiveden na hodinový vstup střadače výstupního údaje a na první vstup sedmého hradlového obvodu, к němuž Je zároveň přiveden vstup startovacího impulsu· Výstup sedmého hradlového obvodu Je spojen se vstupem druhého zpožďovacího obvodu·The aforementioned requirements are met by the circuitry of the numerical evaluation of the absolute deviation of the peripheral velocity of the rotating cylindrical body, using a normal frequency generator in conjunction with a frequency divider and a rotational period sensor connected to the inputs of a return counter. The output of this divider is connected to the inputs of the first and second flip-flops, and to the first input of the fifth gate circuit and through the second signal inverter to the first input of the fourth gate circuit. · Output of the first flip-flop is connected to the first input of the first gate circuit and to the first input of the third flip-flop and to the input of the third flip-flop. to the second input of the third gate circuit · output of the third flip-flop is connected to the first input of the second gate circuit, to the second input of the fifth gate and the input of the first delay circuit · the output of the third gate circuit is connected to the second input of the fourth gate input of the first gate circuit, to the second input of the second gate circuit and to the third input of the fourth gate circuit and the third input of the fifth gate circuit The frequency divider output is connected with 1: p division ratio * and the output of the second gate circuit is connected to the input of the reversing decimal counter for counting up. Further, a reversing counter is connected with a preset linear diameter information input. · Binary output of the counter is connected to the first input of the arithmetic comparator to which the second input of the binary value of the maximum deviation of the peripheral speed is connected at the same time · output of the arithmetic comparator for indication of conformity is connected to the zero inputs of the second and third flip-flops · Next, the output of the fourth gate is connected to the first input of the sixth gate and the output of the fifth gate is connected to the input of the fourth flip-flop and the second input of the sixth gate velocity counter input and fourth flip-flop output together with binary output of the trip counter They are connected to the output data inverter's inputs · To the fourth flip-flop and the trip counter reset inputs n output of the second delay circuit · output of the first delay circuit is coupled to the clock input of latch output data and the first input of the seventh gate circuit, к which is also supplied input pulse starter · Output seventh gate circuit is connected to the input of a delay circuit ·

Výhody a vyšší účinek zapojení spočívají v tom, že lze získat hodnotu absolutní odchylky obvodové rychlosti v číslicové formě vhodné к dalšímu zpracování výpočetní technikou· volitelné vstupní parametry definují odchylku s předem stanovenou přesností· Získaný údaj lze využít к hodnocení dynamických parametrů veličin vázaných na rotaci sledovaného tělesa*Advantages and higher effect of wiring are that absolute value of peripheral speed deviation in digital form can be obtained suitable for further processing by computer technology · optional input parameters define deviation with predetermined accuracy · Obtained data can be used for evaluation of dynamic parameters of quantities solids *

Na výkresu je blokově znázorněn příklad zapojení·The drawing shows a block example of the connection ·

Zapojení se skládá ze snímače 3 rotační periody, který Je přes frekvenční dělič 4 s dělicím poměrem i ; 2 připojen na vstupy prvního klopného obvodu 5 a druhého klopnéhoThe circuit consists of a rotational period sensor 3, which is via a frequency divider 4 with a split ratio i; 2 is connected to the inputs of the first flip-flop 5 and the second flip-flop

CS 271674 Bl obvodu 6 a na první vstup pátého hradlového obvodu 12 a přes druhý invertor 14 na první vstup čtvrtého hradlového obvodu 11· Výstup prvního klopného obvodu 5 je přiveden jednak na první vstup prvního hradlového obvodu 9 a první vstup třetího hradlového obvodu 8 a jednak na vstup třetího klopného obvodu 7. Výstup druhého klopného obvodu 6 je přes první invertor 13 přiveden na druhý vstup třetího hradlového obvodu 8. Výstup třetího klopného obvodu 7 je veden na první vstup druhého hradlového obvodu 10, na druhý vstup pátého hradlového obvodu 12 a na vstup prvního zpožďovacího obvodu 21. výstup třetího hradlového obvodu 8 je přiveden na druhý vstup čtvrtého hradlového obvodu 11. Dále je na druhý vstup prvního hradlového obvodu 9, na druhý vstup druhého hradlového obvodu 10 a na třetí vstup čtvrtého hradlového obvodu 11 a třetí vstup pátého hradlového obvodu 12 přiveden přes frekvenční dělič 2 s dělicím poměrem 1 : p výstup generátoru 1 normálového kmitočtu. Výstup prvního hradlového obvodu 9 je veden na vstup vratného dekadického čítače 15 pro čítání dolů a výstup druhého hradlového obvodu 10 je veden na vstup čí* tače 15 pro čítání nahoru. Dále je na vstup 0 předvolby vratného čítače 15 přivedena informace o průběhu rotujícího tělesa a na nahrávací vstup čítače 15 je přiveden výstup druhého zpožďovacího obvodu 22. Výstup čítače 15 pro přenos dolů je zaveden na nulovací vstup prvního klopného obvodu 5, binární výstupní údaj čítače 15 je přiveden na první vstup aritmetického komparátoru 16, na jehož druhý vstup N je přivedena binární hodnota maximální odchylky, výstup komparátoru 16 pro indikaci shody je přiveden na nulovací vstup druhého klopného obvodu 6 a nulovací vstup třetího klopného obvodu 7. Současně je výstup čtvrtého hradlového obvodu 11 přiveden na první vstup šestého hradlového obvodu 17 a na druhý vstup šestého hradlového obvodu 17 a na vstup čtvrtého klopného obvodu 19 je připojen výstup pátého hradlového obvodu 12. Výstup šestého hradlového obvodu 17 je přiveden na vstup čítače 18 odchylky. Výstup čtvrtého klopného obvodu 19 a výstup čítače 18 odchylky Jsou přivedeny do střadače 20 informace. Dále výstup prvního zpožďovacího obvodu 21 je spojen s prvním vstupem sedmého hradlového obvodu 23 a s hodinovým vstupem střadače 20 informace. Na druhý vstup S sedmého hradlového obvodu 23 Je přiveden startovací impuls a výstup sedmého hradlového obvodu 23 je spojen se vstupem druhého zpožďovacího obvodu 22· Výstup druhého zpožďovacího obvodu 22 Je spojen s nulovácím vstupem čtvrtého klopného obvodu 19 a s nulovacím vstupem čítače 18 odchylky.The output of the first flip-flop 5 is connected to the first input of the first gate circuit 9 and the first input of the third gate circuit 8, and through the second inverter 14 to the first input of the fourth gate circuit 11. to the input of the third flip-flop 7. The output of the second flip-flop 6 is connected via the first inverter 13 to the second input of the third flip-flop 8. The output of the third flip-flop 7 is routed to the first input of the second flip-flop 10. the input of the first delay circuit 21, the output of the third gate circuit 8 is applied to the second input of the fourth gate circuit 11. Further, the second input of the first gate circuit 9, the second input of the second gate circuit 10 and the third input of the fourth gate circuit 11 and the third input of the fifth the gate circuit 12 is applied via a frequency divider 2 s with a 1: p split ratio of the normal frequency generator 1 output. The output of the first gate circuit 9 is fed to the input of the counter decimal counter 15 for counting down, and the output of the second gate circuit 10 is fed to the input of the counter 15 for counting up. Further, the rotating body progress information is supplied to the preset input 0 of the return counter 15, and the output of the second delay circuit 22 is supplied to the recording input of the counter 15. The output of the downstream counter 15 is input to the reset input of the first flip-flop 5; it is connected to the first input of the arithmetic comparator 16, to which the second input N is supplied the binary value of maximum deviation, the output of the comparator 16 for indicating the conformity is connected to the reset input of the second flip-flop 6 and the reset input of the third flip-flop 7. 11 is connected to the first input of the sixth gate circuit 17 and to the second input of the sixth gate circuit 17 and to the input of the fourth flip-flop 19 is connected the output of the fifth gate circuit 12. The output of the sixth gate circuit 17 is connected to the input of the deviation counter 18. The output of the fourth flip-flop 19 and the output of the offset counter 18 are fed to the inverter 20 with information. Further, the output of the first delay circuit 21 is coupled to the first input of the seventh gate circuit 23 and to the clock input of the information store 20. The second input S of the seventh gate circuit 23 is energized and the output of the seventh gate circuit 23 is connected to the input of the second delay circuit 22. The output of the second delay circuit 22 is connected to the reset input of the fourth flip-flop 19 and the reset input of the offset 18.

Výstup střadače 20 udává binární hodnotu úměrnou absolutní odchylce obvodové rychlosti včetně signa.The output of the inverter 20 gives a binary value proportional to the absolute deviation of the peripheral speed, including the signa.

Uvedené zapojení obvodu podle vynálezu vytvoří na svém výstupu digitální údaj o stavu okamžité hodnoty absolutní odchylky obvodové rychlosti rotujícího tělesa. Údaje Jsou získány na základě vyhodnocení rotační periody, jejíž délka musí být ve známém poměru ke skutečné celkové rotační periodě tělesa. V nej Jednodušším případě jsou si rovny. Přitom není podstatné, zda je měřena rotační perioda vlastního rotujícího tělesa nebo rotační perioda vztažného válce, který je v těsném kontaktu se základním tělesem· Tak Je umožněno měřit odchylky obvodové rychlosti též u těles tvarově od válce odlišných.Said circuit circuit according to the invention produces at its output a digital state of the instantaneous value of the absolute deviation of the peripheral velocity of the rotating body. Data are obtained based on the evaluation of the rotational period, the length of which must be in a known ratio to the actual total rotational period of the body. In the simpler case they are equal. It is immaterial whether the rotational period of the rotating body itself or the rotating period of the reference cylinder, which is in close contact with the base body, is measured. Thus, the deviations of the peripheral velocity can also be measured for bodies different from the cylinder.

• Zapojení obvodu podle vynálezu pracuje následovně:The circuit according to the invention operates as follows:

Na výstupu snímače 3 rotační periody se objeví posloupnost impulsů, Jejichž vzájemná vzdálenost při známých vstupních parametrech odpovídá skutečné hodnotě obvodové rychlosti tělesa· Obvod děliče 4 vytváří na svém výstupu obdélníkový impuls, potřebný к činnosti dalších obvodů· Náběžná hrana uvedeného průběhu nastaví klopné obvody 5 a 6. Nastavením prvního klopného obvodu 5 se otevírá první hradlový obvod 9 a na Jeho výstupu se objeví pracovní frekvence získaná vydělením normálové frekvence generátoru 1^ v děliči 2. Dělicí poměr д je závislý na hodnotě obvodové rychlosti rotoru a na modulu vratného čítače 15· z výstupu prvního hradlového obvodu 9 Je získaný sled impulsů veden na vstup vratného čítače 15 pro čítání dolů· Čítání začíná u hodnoty binárního údaje průměru rotoru· výstupní údaj vratného čítače 15 je v aritmetickém komparátoru 16 porovnán s binárním údajem maximální odchylky na jeho druhém vstupu a při dosažení shody jsou výstupem komparátoru 16 vynulovány druhý klopný obvod 6 a třetí klopný obvod 7. Čítání dolů pokračuje, až se na výstupu pro přenos dolů vratného čítače 15 objeví signál indukující nulový výstupní stav čítače 15 a tento pak vynuluje první klopný obvod 5. Na výstupu prvního klopného obvodu 5 je získán impuls o délce odpovídající správné hodnotě rotační periody. Vynulování prvního klopného obvodu 5 má za následek uzavření prvního hradlového obvodu 9, takže je zamezen přístup impulsů na čítač 15 pro směr dolů. Sestupná hrana výstupního impulsu prvního klopného obvodu 5 nastaví třetí klopný obvod 7 a ten svým výstupem otevírá druhý hradlový obvod 10 a takto umožní průchod hodinových impulsů na vstup vratného Čítače 15 pro čítání nahoru. Nadčítání opět pokračuje až do výstupního impulsu shody komparátoru 16 a tímto impulsem je vynulován třetí klopný obvod 7. Takto jsou na výstupech klopných obvodů 5, 6 a 7 získaný impulsní průběhy definující jak správnou hodnotu, tak toleranční pole pro vyhodnocení odchylky rychlosti. Tyto průběhy jsou dále vhodně zvolenou logickou sítí, sestávající z invertorů 13 a 14 a hradlových obvodů 8, 11. a 12, logicky sečteny s pracovním kmitočtem a podle polohy odchylky se na výstupu čtvrtého hradlového obvodu 11, nebo pátého hradlového obvodu 12 objeví sled impulsů odpovídající velikosti absolutní odchylky obvodové rychlosti. Šestý hradlový obvod 17 typu OR umožní průchod impulsů na vstup čítače 18, kde je sled impulsů převeden na binární údaj. Tato hodnota je přehrána taktovacím impulsem z výstupu prvního zpožďovacího obvodu 21 do střadače 20 informace. Signum odchylky je získáno na výstupu čtvrtého klopného obvodu 19 a rovněž přehráno do střadače 20. sekvence potřebná pro ovládání přehrávání a nulování čítačů a střadačů je získána na výstupech zpožďovacích obvodů 21 a 22. Po ukončení impulsu definujícího záporné toleranční pole na výstupu třetího klopného obvodu 7 je v prvním zpožďovacím obvodu 21 generován impuls, který nahrává do střadače 20 údaje získané na výstupech čtvrtého klopného obvodu 19 a čítače 18. Posunutí tohoto impulsu o další časový úsek ve druhém zpožďovacím obvodu 22 umožní opětné nahrání binární hodnoty průměru rotoru do vratného čítače 15 a současně vynulování čtvrtého klopného obvodu 19 a čítače 18, které jsou takto připraveny к dalšímu převodu. Výstupní údaj, úměrný absolutní odchylce je uschován ve střadači 20 až do získání následné odchylky po době rovné dvojnásobku měřené rotační periody. Startování obvodu umožňuje startovací impuls na druhém vstupu sedmého hradlového obvodu 23 typu OR přes druhý zpožďovací obvod 22.At the output of the rotary period sensor 3, a sequence of pulses appears whose mutual distance at known input parameters corresponds to the actual value of the peripheral velocity of the body. 6. By setting the first flip-flop 5, the first gate circuit 9 is opened and at its output appears the operating frequency obtained by dividing the normal frequency of the generator 1 in the divider 2. The dividing ratio д depends on the value of the peripheral speed of the rotor. output of the first gate circuit 9 The pulse train obtained is fed to the input of the counter 15 for counting downwards. The counting starts at the binary value of the rotor diameter · the output value of the return counter 15 in the arithmetic comparator 16 is compared with the binary data m, the second flip-flop 6 and the third flip-flop 7 are reset by the comparator output 16, and when the match is reached, the count down continues until the downstream output signal of the counter 15 indicates a zero output state of the counter 15 and this it then resets the first flip-flop 5. At the output of the first flip-flop 5, a pulse of a length corresponding to the correct value of the rotation period is obtained. Resetting the first flip-flop 5 results in closing the first gate circuit 9, so that impulses on the downstream counter 15 are prevented. The falling edge of the output pulse of the first flip-flop 5 adjusts the third flip-flop 7, which by its output opens the second gate circuit 10 and thus allows clock pulses to pass to the input of the counter 15 for counting up. The counting continues again up to the comparator output pulse 16 and this pulse resets the third flip-flop 7. Thus, the flip-flop 5, 6 and 7 outputs pulse waveforms defining both the correct value and the tolerance field to evaluate the speed deviation. These waveforms are further suitably selected by a logic network consisting of inverters 13 and 14 and gate circuits 8, 11 and 12, logically added to the operating frequency, and a pulse train appears at the output of the fourth gate circuit 11 or the fifth gate circuit 12 corresponding to the magnitude of the absolute deviation of the peripheral velocity. The sixth OR-type gate circuit 17 allows pulses to pass to the counter input 18 where the pulse train is converted to a binary value. This value is played back by a clock pulse from the output of the first delay circuit 21 to the information store 20. The deviation signal is obtained at the output of the fourth flip-flop 19 and also played back to the ram 20. The sequence needed to control the playback and resetting of the counters and the scrapers is obtained at the outputs of the delay circuits 21 and 22. a pulse is generated in the first delay circuit 21, which loads the data received at the outputs of the fourth flip-flop 19 and the counter 18 into the inverter 20. Shifting this pulse by another period of time in the second delay circuit 22 at the same time resetting the fourth flip-flop 19 and the counter 18, which are thus ready for further transmission. The output, proportional to the absolute deviation, is stored in the transducer 20 until a subsequent deviation is obtained after a time equal to twice the measured rotational period. Circuit starting allows a start pulse at the second input of the seventh OR type gate circuit 23 via the second delay circuit 22.

zapojení obvodu podle vynálezu lze uplatnit nejen při kontrole rotujících válcových sochorů a výkovků ultrazvukem, ale lze jej použít například při regulaci obvodové rychlosti obrábění, při vyhodnocování počtu otáček nebo při použití normálového rotujícího válce i к měření rychlosti pohybu tvarově odlišných těles a všude tam, kde je nutno rychle měřit časové intervaly ve vztahu к dané toleranci.Circuit connection according to the invention can be used not only for the control of rotating cylindrical billets and forgings by ultrasound, but it can be used for example for controlling the peripheral speed of machining, evaluating the rotational speed or using a normal rotating cylinder it is necessary to quickly measure time intervals in relation to the given tolerance.

Claims

Circuit for numerical evaluation of absolute deviation of peripheral velocity of rotating cylindrical body * using normal frequency generator in conjunction with β frequency divider and rotation period sensor connected to inputs of return counter, which is connected to inputs of arithmetic comparator, characterized in that the sensor (3) ) the rotational period is connected via a divider (4) with a split ratio of 1: 2 to the flap of the first flip-flop (5) and second flip-flop (6), the first input of the fifth gate circuit (12) and through the second inverter (14) to the first input the fourth flip-flop (11), the output of the first flip-flop (5) is connected to the first input of the first flip-flop (9) and the first input of the third flip-flop (8); (6) is connected via the first inverter (13) to the second input of the third gate the third flip-flop (7) is coupled to the first input of the second gate circuit (10), the second input of the fifth gate circuit (12) and the input of the first delay circuit (21), the output of the third gate circuit (8) is connected to the second input a fourth gate circuit (11), a second output of the first gate circuit (9), a second input of the second gate circuit (10), and an output connected to the third gate circuit (11) and the fifth gate circuit (12) the output of the first gate circuit (9) is applied to the input of the reverse decimal counter (15) for counting down, the output of the second gate circuit (10) is applied to the input of the counter (15) for counting up, the binary diameter preset input (0) is connected to the return counter (15) and the output of the second delay circuit (22) is output to the recording input of the counter (15), the output of the return the downstream counter (15) is applied to the reset input of the first flip-flop (5), the binary output of the counter (15) is connected to the first input of the arithmetic comparator (16), to which the second input (N) the comparator output (16) for indicating the conformity is applied to the reset inputs of the second flip-flop (6) and the third flip-flop (7), the output of the fourth gate (11) is connected to the first input of the sixth gate ( 17), the output of the fifth gate circuit (12) is applied to the second input of the sixth gate circuit (17) and the input of the fourth flip-flop (19), the output of the sixth gate circuit (17) is input to the offset counter (18). the output of the fourth flip-flop (19) is connected to the second input of the pulse generator (20), the output of the first delay The input circuit (21) is connected to the clock input of the information storage device (20) and to the first input of the seventh gate circuit (23), to which the start pulse input (S) is also connected. a second delay circuit (22), the output of which is connected to the reset inputs of the counter (18) and a fourth flip-flop (19);