CS256412B1 - Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů - Google Patents
Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů Download PDFInfo
- Publication number
- CS256412B1 CS256412B1 CS852080A CS208085A CS256412B1 CS 256412 B1 CS256412 B1 CS 256412B1 CS 852080 A CS852080 A CS 852080A CS 208085 A CS208085 A CS 208085A CS 256412 B1 CS256412 B1 CS 256412B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- flip
- flop
- input
- inverter
- control signal
- Prior art date
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
Řešení zasahuje do oblasti elektroniky a slouží k řízení periferních obvodů mikroprocesorových systémů. Přináší možnost připojení periferních obvodů, které není možno řídit prostřednictvím přímého připojení na řídicí sběrnici jiné mikroprocesorové stavebnice. Jeho podstata spočívá v uspořádání tří klopných obvodů, z nichž první je hodinovým vstupem spojen s hodinovým vstupem zapojení pro synchronizační signál CLK systému, zatímco další dva jsou hodinovými vstupy spojeny s prvním invertorem. Nastavovací vstup prvního klopného obvodu je spojen s druhým vstupem zapojení pro stavový signál IORQ, kdežto nastavovací vrstvy druhého klopného obvodu a druhým invertorem a nastavovací vstup třetího klopného obvodu se třetím invertorem. Přitom nulovací vstupy všech tří klopných obvodů jsou spojeny a připojeny přea odpor na kladnou napájecí svorku a jejich datové vstupy na nulové potenciály. První invertor je připojen k hodinovému vstupu zapojení, druhý invertor ke třetímu vstupu zapojení pro řídioí signál čtení Ř5 a třetí invertor ke čtvrtému vstu,pu zapojení pro řídioí signál zápisu WR. Inverzní vystup prvního klopného obvodu je připojen k adresnímu dekodéru, zatímco přímý výstup druhého klopného obvodu pro negovaný upravený řídioí signál čtení URD k perifernímu obvodu a přímý výstup třetího klopného obvodu pro jjegovaný upravený řídicí signál zápisu UWR k témuž perifernímu pbvodu.
Description
Vynález se týká zapojení pro úpravu časování řídící sběrnice mikroprocesorů.
Signály, kterými se mají řídit periferní obvody, musí v patřičném okamžiku vyvolat požadovanou funkci těchto periferních obvodů, aby byla zajištěna jejich správná funkce.
Dosud známá zapojení využívají pro řízení periferních obvodů mikroprocesorových systémů řídicí signály, jak je generuje řadič mikroprocesoru. Tento stav nedává možnost spolehlivě používat jiné periferní obvody, než ty, které patří do mikroprocesorové stavebnice daného mikroprocesoru. Proto použití periferních obvodů z jiného stavebnicového systému nedovoluje využít výhodných vlastností těchto obvodů a optimalizovat technické prostředky mikroprocesorového systému.
Tyto nevýhody v podstatě odstraňuje zapojení pro úpravu časování řídicí sběrnice mikroprocesorů podle tohoto vynálezu, jehož podstata spočívá v tom, že hodinový vstup prvního klopného obvodu je spojen s hodinovým vstupem zapojení pro synchronizační signál systému, současně připojeným na vstup prvního invertoru, druhý vstup zapojení pro stavový signál je připojen na nastavovací vstup prvního klopného obvodu, třetí vstup zapojení pro řídicí signál čtení je připojen na vstup druhého invertoru, čtvrtý vstup zapojení pro řídicí signál zápisu je připojen na vstup třetího invertoru, přičemž výstup prvního invertoru je připojen jednak na hodinový vstup druhého klopného obvodu, jednak na hodinový vstup třetího klopného obvodu, výstup druhého invertoru na nastavovací vstup druhého klopného obvodu a výstup třetího invertoru na nastavovací vstup třetího klopného obvodu, zatímco nulovací vstupy prvního klopného obvodu, druhého klopného obvodu a třetího klopného obvodu jsou spojeny a přes odpor připojeny na kladnou napájecí svorku a datové vstupy prvního klopného obvodu, druhého klopného obvodu a třetího klopného obvodu jsou připojeny na nulový potenciál, přičemž invertzní výstup prvního klopného obvodu pro negovaný upravený signál je připojen k prvnímu vstupu adresového dekodéru, přímý výstup druhého klopného obvodu pro negovaný upravený řídicí signál čtení je připojen
256 412 na druhý vstup periferního obvodu a přímý výstup třetího klopného obvodu pro negovaný upravený řídicí signál zápisu UWŘ je připojen na třetí vstup periferního obvodu.
Výhoda tohoto zapojení spočívá v možnosti připojení periferních obvodů, které jinak není možno řídit přímým připojením na řídicí sběrnici jiné mikroprocesorové stavebnice. Této přednosti bylo dosaženo funkční vlastností časové relace mezi upravenými signály řídicí sběrnice zapojení.
Příklad zapojení pro úpravu časování řídicí sběrnice mikroprocesorů je vyobrazen na připojených výkresech, na nichž obr. 1 představuje schéma zapojení, obr. 2 časové průběhy signálů.
Hodinový vstup 10 prvního klopného obvodu KOI typu D je spojen s hodinovým vstupem 1 zapojení pro synchronizační signál'CUK 3ignálu, který je současně připojen na vstup 11 prvního invertoru INV1. Druhý vstup 2 zapojení pro stavový signál IORQ je připojen na nastavovací vstup 20 prvního klopného obvodu KOI typu D. Třetí vstup 3 zapojení pro řídicí signál čtení ŘD je připojen na vstup 12 druhého invertoru INV2P. Čtvrtý vstup 4 zapojení pro řídicí signál zápisu WR je připojen na vstup 13 třetího invertoru INV3. Výstup 011 prvního invertoru INV1 je připojen jednak na hodinový vstup 10 druhého klopného obvodu K02 typu D, jednak na hodinový vstup 10 třetího klopného obvodu K03 typu D. Výstup 012 druhého invertoru INV2 je připojen na nastavovací vstup 20 druhého klopného obvodu K02 typu D, výstup 013 třetího invertoru INV3 na nastavovací vstup 20 třetího klopného obvodu K03 typu D. Nulovaci vstupy 30 prvního klopného obvodu KOI typu D, druhého klopného obvodu K02 typu D a třetího klopného obvodu K02 typu D jsou spojeny a přes odpor R připojeny na kladnou napájecí svorku S. Datový vstup 110 prvního klopného obvodu KOI typu D, datový vstup 120 druhého klopného obvodu K02 typu D a datový vstup 130 třetího klopného obvodu K03 typu D jsou připojeny na nulový potenciál Z. Přímý výstup 01 prvního klopného obvodu KOI typu D pro upravený stavový signál UIORQ je k připojení k neznázorněnému perifernímu zařízení, zatímco jeho inverzní výstup 02 pro negovaný upravený stavový signál UIORQ je připo jen k prvnímu vstupu 1_ adresového dekodéru ADEK. Přímý výstup 01 dru
-J.
256 412
- 3 hého klopného obvodu K02 typu D pro negovaný upravený řídicí signál čtení URĎ je připojen na druhý vstup 2 periferního obvodu P, zatímco jeho inverzní výstup 02 pro upravený řídicí signál čtení URD je k připojení k neznázorněnému perifernímu zařízení. Přímý výstup 01 třetího klopného obvodu K03 typu D pro negovaný upravený řídicí signál zápisu UWR je připojen na třetí vstup 3 periferního obvodu P, zatímco jeho inverzní výstup 02 pro upravený řídicí signál zápisu UWR je k připojení k ne znázorněnému pefernímu zařízení. Vstupy zapojení 00 - 015, přivedené.z adresové sběrnice mikroprocesoru pro adresní signály AO - Al5, jsou přivedeny na vstupy 0 - IS adresového dekodéru ADEK. Výstup 0111 adresového dekodéru ADEK je připojen na první vstup 1 periferního obvodu P.
Zapojení pracuje tak, že řídicí signál čtení ŘĎ, případně řídicí signál zápisu WR, je po inverzi přiveden na asynchronní nastavovací vstup 20 druhého klopného obvodu K02 typu D, případně na asynchronní nastavovací vstup 20 třetího klopného obvodu K03 typu D. Hodinové vstupy 10 těchto obou klopných obvodů jsou připojeny na invertovaný synchronizační signál systému CLK systémových hodin. V době, kdy je řídicí signál čtení RD, případně řídicí signál zápisu WŘ neaktivní, je druhý klopný obvod K02 typu D, případně třetí klopný obvodu K03 typu D, držen asynchronním nastavovacím vstupem 20, kdy i negované upravované řídicí signály čtení URD, případně negované upravené řídicí signály zápisu UWR, jsou neaktivní. Po přechodu řídicího signálu čtení RD, případně řídicího signálu zápisu Wty do aktivního stavu se druhý klopný obvod K02 typu D, případně třetí klopný obvod K03 typu ty odblokuje a sestupnou hranou hodinového signálu se přepíše nulová úroveň z jejich datových vstupů 120 a 130 na přímé výstupy 01 druhého a třetího klopného obvodu K02 a K03 typu D. Negovaný upravený řídicí signál čtení URD, případně negovaný upravený řídicí signál zápisu UWR, se stane aktivním přibližně se zpožděním poloviny periody hodinového kmitočtu oproti řídicímu signálu čtení RD, případné řídicímu signálu zápisu TO, který generuje přímo procesor.
Po přechodu řídicího signálu čtení RD.^případně řídicího signálu zápisu TO# do neaktivního stavu, přejde/negovaný upravený řídicí signál čtení URD, případně negovaný upravený řídicí signál zápisu UWR, do neaktivního stavu.
256 412
- 4 Stavový signál ÍORQ je přiveden na asynchronní nastavovací vstup 20 prvního klopného obvodu KOI typu D. Hodinový vstup 10 j tohoto klopného obvodu je připojen na synchronizační signál Olg systému systémových hodin. Po přechodu stavového signálu IORQ do aktivního stavu přejde do aktivního stavu i negovaný upravený signál UIORQ. Po přechodu negovaného upraveného signálu IORQ do neaktivního stavu se první klopný obvod KOI typu O odblokuje a nejbližší náběžnou hranou hodinových impulsů přejde negovaný upravený signál UIORQ do neaktivního stavu. Aktivní stav je tímto prodloužen o polovinu periody synchronizačního signálu CLK ays témn oproti stavovému signálu IORQ. Funkce dále je zřejmá z časového diagramu dle obr. 2.
256 412
- 5♦—.
Ρ β E D M É~ Τ ' ΉΓΥ NÁLEZU
Claims (2)
- Ρ β E D M É~ Τ ' ΉΓΥ NÁLEZUZapojení pro úpravu časování řídicí sběrnice mikroprocesorů, připojené k adresovému dekodéru a perifernímu obvodu, vyznačené tím, že hodinový vstup (10) prvního klopného obvodu (KOI) je spojen s hodinovým vstupem (1) zapojení pro synchronizační signál systému, současně připojeným na vstup (11) prvního invertoru (INV1), druhý vstup (2) zapojení pro stavový signál IORQ je připojen na nastavovací vstup (20) prvního klopného obvodu (KOI), třetí vstup (3) zapojení pro řídicí signál čtení ŘIĎ je připojen na vstup (12) druhého invertoru (INV2), čtvrtý vstup (4) zapojení pro řídicí signál zápisu WŘ je připojen na vstup (13) třetího invertoru (INV3), přičemž výstup (011) prvního invertoru (INV1) je připojen jednak na hodinový vstup (10) druhého klopného obvodu (K02), jednak na hodinový vstup (10) třetího klopného obvodu (K03), výstup (012) druhého invertoru (INV2) na nastavovací vstup (20) druhého klopného obvodu (K02) a výstup (013) třetího invertoru (INV3) na nastavovací vstup (20) třetího klopného obvodu (K03), zatímco nulovaci vstupy (30) prvního klopného obvodu (KOI), druhého klopného obvodu (K02) a třetího klopného obvodu (K03) jsou spojeny a přes odpor (r) připojeny na kladnou napájecí svorku (S) a datové vstupy (110, 120, 130) prvního klopného obvodu (KOI), druhého klopného obvodu (K02) a třetího klopného obvodu (K03) jsou připojeny na nulový potenciál (Z), přičemž inverzní výstup (02) prvního klopného obvodu (KOI) pro negovaný upravený signál ÚIORQ je připojen k prvnímu vstupu (1) adresového dekodéru (ADEK), přímý výstup (01) druhého klopného obvodu (K02) pro negovaný upravený řídicí signál čtení UŘD je připojen na druhý vstup (2) periferního obvodu (P) a přímý výstup (01) třetího klopného obvodu (K03) pro negovaný upravený řídicí signál zápisu UWŘ je připojen na třetí vstup (3) periferního obvodu (P).
- 2 výkresy
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS852080A CS256412B1 (cs) | 1985-03-23 | 1985-03-23 | Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS852080A CS256412B1 (cs) | 1985-03-23 | 1985-03-23 | Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS208085A1 CS208085A1 (en) | 1987-09-17 |
| CS256412B1 true CS256412B1 (cs) | 1988-04-15 |
Family
ID=5356844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS852080A CS256412B1 (cs) | 1985-03-23 | 1985-03-23 | Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS256412B1 (cs) |
-
1985
- 1985-03-23 CS CS852080A patent/CS256412B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS208085A1 (en) | 1987-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100578112B1 (ko) | 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 | |
| ATE65652T1 (de) | Programmierbares logisches speicherelement fuer programmierbare logische einrichtungen. | |
| US4627085A (en) | Flip-flop control circuit | |
| MY109414A (en) | Bus interface logic for computer system having dual bus architecture | |
| EP0178163A2 (en) | A dual access digital storage device | |
| US7254688B2 (en) | Data processing apparatus that shares a single semiconductor memory circuit among multiple data processing units | |
| EP0242879A2 (en) | Data processor with wait control allowing high speed access | |
| US5265243A (en) | Processor interface controller for interfacing peripheral devices to a processor | |
| CS256412B1 (cs) | Zapojení pro úpravu Časování řídicí sběrnice mikroprocesorů | |
| JPS6152722A (ja) | 電力節約システム | |
| US6034545A (en) | Macrocell for data processing circuit | |
| KR0173560B1 (ko) | 아이디이 인터페이스 장치 | |
| JPH0435941Y2 (cs) | ||
| KR970007157Y1 (ko) | 시스템버스와 다수 병렬포트 사이의 인터페이스 장치 | |
| JP3565603B2 (ja) | マイクロコントローラシステム及びマイクロコントローラ | |
| KR930003448B1 (ko) | 듀얼 포트 메모리 중재회로 | |
| JPH0230929Y2 (cs) | ||
| KR890003723B1 (ko) | 복구시간 콘트롤회로 | |
| KR0118651Y1 (ko) | 피씨와 이미지 프로세서의 인터페이스장치 | |
| KR920005671Y1 (ko) | 플로피 디스크 드라이브의 프로그래머블 인터페이스회로 | |
| JPH0143328B2 (cs) | ||
| JPS59148199A (ja) | メモリパリテイ回路 | |
| JPH01137355A (ja) | １チップマイクロプロセッサの出力回路 | |
| JPS60218140A (ja) | デ−タ処理装置 | |
| JPH01286089A (ja) | 信号変化検出回路 |