JPH01137355A - １チップマイクロプロセッサの出力回路 - Google Patents
１チップマイクロプロセッサの出力回路Info
- Publication number
- JPH01137355A JPH01137355A JP62295286A JP29528687A JPH01137355A JP H01137355 A JPH01137355 A JP H01137355A JP 62295286 A JP62295286 A JP 62295286A JP 29528687 A JP29528687 A JP 29528687A JP H01137355 A JPH01137355 A JP H01137355A
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- JP
- Japan
- Prior art keywords
- output
- data
- circuit
- output data
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタンバイ機能を有する１チツプマイクロプ
ロセツサの出力回路に関する。
ロセツサの出力回路に関する。
１チツプマイクロプロセツサ（以下、ＭＣＵという）と
しては、（Ｉｓ ７” ａセスの採用により、通常の動
作モード時での消費電力を減らし、さらに、スタンバイ
モードが設けられ、何もしていないときに、はこのスタ
ンバイモードとなることでより低消費電力化ができるよ
うにしたものが知られている（たとえば、特開昭５８−
２０５２２６号公報）。以下、第４図により、かかるＭ
ＣＵについて説明する。
しては、（Ｉｓ ７” ａセスの採用により、通常の動
作モード時での消費電力を減らし、さらに、スタンバイ
モードが設けられ、何もしていないときに、はこのスタ
ンバイモードとなることでより低消費電力化ができるよ
うにしたものが知られている（たとえば、特開昭５８−
２０５２２６号公報）。以下、第４図により、かかるＭ
ＣＵについて説明する。
なお、同図において、１はクロックを生成する発振回路
、２は発振回路１によって生成されたクロックを分周す
る分周回路、３は中央処理部（ＣＰＵχ４はタイマ／カ
ウンタ、５はルＷ、ｔｓはＲＯＭ、 ｙは入力回路、
８は出力回路、９はスタンバイコントロール回路、
１Ｇはスタンバイ解除端子である。
、２は発振回路１によって生成されたクロックを分周す
る分周回路、３は中央処理部（ＣＰＵχ４はタイマ／カ
ウンタ、５はルＷ、ｔｓはＲＯＭ、 ｙは入力回路、
８は出力回路、９はスタンバイコントロール回路、
１Ｇはスタンバイ解除端子である。
これら回路は全て、低消費電力化のために、 （Ｍ）Ｓ
プロセスで構成されている。
プロセスで構成されている。
通常の動作モード（非スタンバイモー）” ） ［おい
ては、発振回路１で生成されたクロックは、分周回路２
で所定の周波数に分周され、図示してない信号線により
、ＣＰＵ５などに供給される。セしてＣＰＵ５は、たと
えば、ＲｏＭ６上のプログラムにしたがっ℃処理を実行
する。
ては、発振回路１で生成されたクロックは、分周回路２
で所定の周波数に分周され、図示してない信号線により
、ＣＰＵ５などに供給される。セしてＣＰＵ５は、たと
えば、ＲｏＭ６上のプログラムにしたがっ℃処理を実行
する。
スタンバイモードは、次のようにして、通常の動作モー
ドから移行する。まず、 ＣＰＵ５はスタンバイ信号１
５をスタンバイコントロール回路９ＩＩ１１：出力する
。これにより、スタンバイコントロール回路９は、発振
停止信号１２を発振回路１へ、また、分周停止信号１５
を分周回路２へ夫々送り、クロックの生成を停止させる
。次に、スタンバイコントロール回路９はＨＡＬＴ信号
１４？：出力する。これによりＣＰＵ５及び出力回路８
はホールド状態となる。
ドから移行する。まず、 ＣＰＵ５はスタンバイ信号１
５をスタンバイコントロール回路９ＩＩ１１：出力する
。これにより、スタンバイコントロール回路９は、発振
停止信号１２を発振回路１へ、また、分周停止信号１５
を分周回路２へ夫々送り、クロックの生成を停止させる
。次に、スタンバイコントロール回路９はＨＡＬＴ信号
１４？：出力する。これによりＣＰＵ５及び出力回路８
はホールド状態となる。
スタンバイ解除端子１０からスタンバイ解除信号１６が
入力されると、スタンバイコントロール回路９は発振停
止信号１２、分周停止信号１５、ＨＡＬＴ信号１４を解
除し、再び、ＣＰＵ５を通常の動作モードに復帰させる
ことができる。
入力されると、スタンバイコントロール回路９は発振停
止信号１２、分周停止信号１５、ＨＡＬＴ信号１４を解
除し、再び、ＣＰＵ５を通常の動作モードに復帰させる
ことができる。
第５図は第４図における出力回路８の構成とその外部回
路との接続の従来例を示す図であって、８ｏはＤＡＴＡ
信号線、８１は出力データラッチ、８２はスリーステー
トの出力データバッファ、Ｑは出力回路８に接続される
外部回路としてのＣＭＯ８のパスバッファ（たとえばＨ
Ｄ７４Ｈ（、’１２５ ）、ＲはＤＡＴＡ信号８０のプ
ルアップ抵抗であり、第４図に対応する部分には同一符
号をつけ℃いる。
路との接続の従来例を示す図であって、８ｏはＤＡＴＡ
信号線、８１は出力データラッチ、８２はスリーステー
トの出力データバッファ、Ｑは出力回路８に接続される
外部回路としてのＣＭＯ８のパスバッファ（たとえばＨ
Ｄ７４Ｈ（、’１２５ ）、ＲはＤＡＴＡ信号８０のプ
ルアップ抵抗であり、第４図に対応する部分には同一符
号をつけ℃いる。
以下、この従来例の動作を説明する。
まず、ＭＣＵがスタンバイモードのときは、スタンバイ
コントロール回路９（第１図）Ｋより、ＨＡＬＴ信号１
４が°Ｈ’ （Ｈｉｇｈ ）ＩＣ：Ｉ ｙ ） ｏ−ル
サれ、出力データバッファ８２はハイインピーダンス状
態になる。このとき、外部回路９を不活性状態にするた
め、プルアップ抵抗ＲＫよってＤＡＴＡ信号線８０を“
Ｈ”に保つ。
コントロール回路９（第１図）Ｋより、ＨＡＬＴ信号１
４が°Ｈ’ （Ｈｉｇｈ ）ＩＣ：Ｉ ｙ ） ｏ−ル
サれ、出力データバッファ８２はハイインピーダンス状
態になる。このとき、外部回路９を不活性状態にするた
め、プルアップ抵抗ＲＫよってＤＡＴＡ信号線８０を“
Ｈ”に保つ。
次に、ＭＣＵが通常の動作モードであるときには、スタ
ンバイコントロール回路９により、ＨＡＬＴ信号１４が
１Ｌ”（Ｌｏｗ ）にコントロールされ、ＣＰＵ５ （
第４図）から内部バス１１を通して供給されて出力デー
タラッチ８１でラッチされたデータが出力データバッフ
ァ８２を介して出力される。
ンバイコントロール回路９により、ＨＡＬＴ信号１４が
１Ｌ”（Ｌｏｗ ）にコントロールされ、ＣＰＵ５ （
第４図）から内部バス１１を通して供給されて出力デー
タラッチ８１でラッチされたデータが出力データバッフ
ァ８２を介して出力される。
ところで、かかる従来技術には、以下の問題が生ずる。
すなわち、
（！＋ ＭＣＵがスタンバイモードのときには、出力
バッファ８２カハイインピーダンス状態になるため、外
部回路Ｑの入力レベルを確定するために、プルアップ抵
抗Ｒが必要である。このことは回路の小形化の障害とな
る。
バッファ８２カハイインピーダンス状態になるため、外
部回路Ｑの入力レベルを確定するために、プルアップ抵
抗Ｒが必要である。このことは回路の小形化の障害とな
る。
＋２１ ＭＣＵが通常の動作モードのときには、ＤＡ
ＴＡ信号線８０が°Ｌ”になると、プルアップ抵抗Ｒを
通じて、電流が消費される。このため、低消費電力化の
ためｖｃ ＣＭＯ８を用いたことの利点が充分生かせな
い。
ＴＡ信号線８０が°Ｌ”になると、プルアップ抵抗Ｒを
通じて、電流が消費される。このため、低消費電力化の
ためｖｃ ＣＭＯ８を用いたことの利点が充分生かせな
い。
本発明の目的は、かかる問題点を解消し、回路規模を小
形化し、消費電力の低減を実現する１チップマイクロプ
ロセッサの出力回路を提供することにある。
形化し、消費電力の低減を実現する１チップマイクロプ
ロセッサの出力回路を提供することにある。
上記目′的を達成するために、本発明は、ＣＰＵからの
データをラッチする第１の出力データラッチと、ＭＣＵ
がスタンバイモード時該第１の出力データラッチからの
データ出力を禁止する第１の出力データバッファとに加
え、所定レベルのデータをラッチする第２の出力データ
ラッチと、スタンノ（イモード時に有効となり該第２の
出力データラッチからデータを出力させる第２の出力デ
ータバッファを設ける。
データをラッチする第１の出力データラッチと、ＭＣＵ
がスタンバイモード時該第１の出力データラッチからの
データ出力を禁止する第１の出力データバッファとに加
え、所定レベルのデータをラッチする第２の出力データ
ラッチと、スタンノ（イモード時に有効となり該第２の
出力データラッチからデータを出力させる第２の出力デ
ータバッファを設ける。
通常の動作モード時には、ＩＩＬＩＩのＨＡＬＴ信号に
よりて、第１の出力データバッファを介して出力データ
ラッチからデータがそのまま出力される。スタンバイモ
ード時には、”Ｈ”のＨＡＬＴ信号によって第２の出力
データバッファを介して第２の出力データラッチからデ
ータがそのまま出力する。
よりて、第１の出力データバッファを介して出力データ
ラッチからデータがそのまま出力される。スタンバイモ
ード時には、”Ｈ”のＨＡＬＴ信号によって第２の出力
データバッファを介して第２の出力データラッチからデ
ータがそのまま出力する。
そこで、第２の出力データラッチに外部回路が不活性と
なるようなデータを設定してお（ことにより、スタンバ
イモード時ＶＣＤＡＴＡ信号線ケ不活性の論理レベルに
保つことが容易にできる。したがって、外部回路を不活
性状態にするためのプルアップ抵抗を外付けする必要が
な（、遼Ｕは低消費電力で小形となる。
なるようなデータを設定してお（ことにより、スタンバ
イモード時ＶＣＤＡＴＡ信号線ケ不活性の論理レベルに
保つことが容易にできる。したがって、外部回路を不活
性状態にするためのプルアップ抵抗を外付けする必要が
な（、遼Ｕは低消費電力で小形となる。
以下、本発明の実施例を図面によって説明する。
第１図は本発明によるＭＣＵの出力回路の一実施例を示
すブロック図であって、８５は出力データラッチ、８４
は出力データバッファであり、第５図に対応する部分に
は同一符号をつけている。
すブロック図であって、８５は出力データラッチ、８４
は出力データバッファであり、第５図に対応する部分に
は同一符号をつけている。
同図において、出力データラッチ８５は、スタンバイモ
ード時に外部回路Ｑが不活性となる論理レベルを設定す
るためのもので、たとえば、ＣＰＵ ５（第４図）［よ
って°Ｈ“のデータが設定されているものとする。
ード時に外部回路Ｑが不活性となる論理レベルを設定す
るためのもので、たとえば、ＣＰＵ ５（第４図）［よ
って°Ｈ“のデータが設定されているものとする。
次に、第２図を用いてこの実施例の動作を説明する。
ＭＣＵが通常動作モードにあるときは、スリーステート
の出力データバッファ８４は無効となり、ＤＡＴＡ信号
線８０に出力データラッチ８１でラッチされたデータが
そのまま出力されている。ＭＣＵがスタンバイ状態とな
ってＨＡＬＴ信号１４が出力回路８に入力されると、出
力バッファ８２はハイインピーダンス状態となるが、出
力データバッファ８４が有効となり、出力データラッチ
８５にラッチされている１Ｈ″のデータがＤＡＴＡ信号
線８０に出力される。このようにして、スタンバイモー
ド時には、出力回路８からハイレベルが出力され、外部
回路Ｑを不活性状態とする。出力データラッチ８５には
、ＣＰＵ ５により、外部回路を不活性状態とする＠Ｗ
または°Ｌ”のデータをセットできるようにしておき、
外部回路によって任意にデータを変更できるようにして
も良い。
の出力データバッファ８４は無効となり、ＤＡＴＡ信号
線８０に出力データラッチ８１でラッチされたデータが
そのまま出力されている。ＭＣＵがスタンバイ状態とな
ってＨＡＬＴ信号１４が出力回路８に入力されると、出
力バッファ８２はハイインピーダンス状態となるが、出
力データバッファ８４が有効となり、出力データラッチ
８５にラッチされている１Ｈ″のデータがＤＡＴＡ信号
線８０に出力される。このようにして、スタンバイモー
ド時には、出力回路８からハイレベルが出力され、外部
回路Ｑを不活性状態とする。出力データラッチ８５には
、ＣＰＵ ５により、外部回路を不活性状態とする＠Ｗ
または°Ｌ”のデータをセットできるようにしておき、
外部回路によって任意にデータを変更できるようにして
も良い。
以上述べたように、この実施例によれば、プルアップ抵
抗を必要とせず、通常動作モード時の消費電力も少なく
なる。
抗を必要とせず、通常動作モード時の消費電力も少なく
なる。
また、マルチプロセッサシステムに対応させる。
ためには、スタンバイモード時とプ四セッサからバス解
放要求があったときに、ＤＡＴＡ信号線８０をハイイン
ピーダンス状態にできるように、出力回路を構成する必
要がある。
放要求があったときに、ＤＡＴＡ信号線８０をハイイン
ピーダンス状態にできるように、出力回路を構成する必
要がある。
第５図はこのための本発明によるＭＣＵの出力回路の他
の実施例を示すブロック図であって、Ｐは外部回路（た
とえば、１チツプマイクロプロセツサ）、Ｓは外部回路
Ｐと出力回路８との共通パスライン、８５はスリーステ
ートコントロールラッチ、８６はＮＯＲ回路、８７はＯ
Ｒ回路であり、第１図に対応する部分には同一符号をつ
けている。
の実施例を示すブロック図であって、Ｐは外部回路（た
とえば、１チツプマイクロプロセツサ）、Ｓは外部回路
Ｐと出力回路８との共通パスライン、８５はスリーステ
ートコントロールラッチ、８６はＮＯＲ回路、８７はＯ
Ｒ回路であり、第１図に対応する部分には同一符号をつ
けている。
同図において、スリーステートコントロールラッチ８５
ｖＣは、ＣＰＵ ５ （第４図）ＶＣより、＠Ｈ”また
は°Ｌ”のデータがセットされている、ＮＯＲ回路８６
は、ＨＡＬＴ信号１４がＩｌｌ、Ｉｌｌまたはスリース
テートコントロールラッチ８５の出力が′Ｌ” のとき
に１Ｌ＃を出力し、出力データバッ７ア８４をハイイン
ピーダンス状紗にする。ＯＲ回路８７は、ＨＡＬＴ信号
１４またはＣＰＵ ５からのバス解放要求信号１７が°
Ｈ”のとき、出力データバッファ８２をハイインピーダ
ンス状態にする。
ｖＣは、ＣＰＵ ５ （第４図）ＶＣより、＠Ｈ”また
は°Ｌ”のデータがセットされている、ＮＯＲ回路８６
は、ＨＡＬＴ信号１４がＩｌｌ、Ｉｌｌまたはスリース
テートコントロールラッチ８５の出力が′Ｌ” のとき
に１Ｌ＃を出力し、出力データバッ７ア８４をハイイン
ピーダンス状紗にする。ＯＲ回路８７は、ＨＡＬＴ信号
１４またはＣＰＵ ５からのバス解放要求信号１７が°
Ｈ”のとき、出力データバッファ８２をハイインピーダ
ンス状態にする。
そこで、ＣＰＵ５により、スリーステートコントロール
ラッチ８５に＠Ｌ”のデータをセットしておけば、スタ
ンバイモード時ｖｃＤＡＴＡ信号線８０はハイインピー
ダンス状態になり、外部回路９は共通バス及びスリース
テートコントロールラッチ８５はＣＰＵ５によって０Ｈ
″または°Ｌ＃にセットできるようにしておき、外部回
路によって任意にこのデータを変更できるようにしてお
いても良い。
ラッチ８５に＠Ｌ”のデータをセットしておけば、スタ
ンバイモード時ｖｃＤＡＴＡ信号線８０はハイインピー
ダンス状態になり、外部回路９は共通バス及びスリース
テートコントロールラッチ８５はＣＰＵ５によって０Ｈ
″または°Ｌ＃にセットできるようにしておき、外部回
路によって任意にこのデータを変更できるようにしてお
いても良い。
以上述べたように、この実施例によれば、プルアップ抵
抗を必要とせず、通常動作モード時の消費出力が少なく
することができる。
抗を必要とせず、通常動作モード時の消費出力が少なく
することができる。
以上説明したように、本発明によれば、プルアップ抵抗
力；必要でｉｚ （なり、回路現模を小形化し消費電力
を低減させることができる。
力；必要でｉｚ （なり、回路現模を小形化し消費電力
を低減させることができる。
第１図は本発明による１チップマイクロプロセッサの出
力回路の一実施例を示すブロック図、第２図はその動作
を示すタイミングチャート、第５図は本発明による１チ
ツプマイクロプロセツサの出力回路の他の実施例を示す
ブロック図、第４図は１チツグマイクロプロセツサの一
例を示すブロック図、第５図は１チツプマイクａプロセ
ツサのを示すブロック図である。 ８・・・出力回路、１４・・・ＨＡＬＴ伯号、８１・・
・出力データラッチ、８５・・・出力データバッ７ア、
８４・・・出力データラッチ、８５・・・出力データバ
ッファ、８０・・・ＤＡＴＡ信号線。 第１図 Ｌ〜７−−−−−−−−−−−−’ 祐 ２ 図 ＄３３ ＝ ／’−−−− 第 ４− 図 第 ５ 図 Ｌ Ｊ −−医
力回路の一実施例を示すブロック図、第２図はその動作
を示すタイミングチャート、第５図は本発明による１チ
ツプマイクロプロセツサの出力回路の他の実施例を示す
ブロック図、第４図は１チツグマイクロプロセツサの一
例を示すブロック図、第５図は１チツプマイクａプロセ
ツサのを示すブロック図である。 ８・・・出力回路、１４・・・ＨＡＬＴ伯号、８１・・
・出力データラッチ、８５・・・出力データバッ７ア、
８４・・・出力データラッチ、８５・・・出力データバ
ッファ、８０・・・ＤＡＴＡ信号線。 第１図 Ｌ〜７−−−−−−−−−−−−’ 祐 ２ 図 ＄３３ ＝ ／’−−−− 第 ４− 図 第 ５ 図 Ｌ Ｊ −−医
Claims (1)
- １、スタンバイ機能を有する１チップマイクロプロセッ
サにおいて、ＣＰＵからのデータを保持する第１の出力
データラッチと、スタンバイ時該第１の出力データラッ
チのデータをデータ信号線に出力するのを禁止する第１
の出力データバッファと、所定レベルのデータを保持す
る第２の出力データラッチと、スタンバイ時該第２の出
力データラッチのデータを該データ信号線に出力させる
第２の出力データバッファとを有しスタンバイ時、該第
２の出力データラッチのデータにより、該データ信号線
に接続される外部回路を不活性状態に設定可能に構成し
たことを特徴とする１チップマイクロプロセッサの出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295286A JPH01137355A (ja) | 1987-11-25 | 1987-11-25 | １チップマイクロプロセッサの出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295286A JPH01137355A (ja) | 1987-11-25 | 1987-11-25 | １チップマイクロプロセッサの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137355A true JPH01137355A (ja) | 1989-05-30 |
Family
ID=17818635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295286A Pending JPH01137355A (ja) | 1987-11-25 | 1987-11-25 | １チップマイクロプロセッサの出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
-
1987
- 1987-11-25 JP JP62295286A patent/JPH01137355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
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