CS258896B1 - Obvody připojení fázového měniče k číslicovému počítači - Google Patents

Abstract

Obvody jsou provedeny tak, že výstup aktivního filtru je připojen na signálový vstup prvního synchronizačního obvodu, jehož první výstup je připojen na hodinový vstup prvního fázového diskriminátoru a druhý výstup je připojen na nezávislý nastavovací vstup druhého fázového diskriminátoru, jehož první výstup je připojen na druhý vstup Číslicového sumátoru a druhý výstup je připojen na datový vstup prvního fázového diskriminátoru, jehož grvní výstup je připojen na první vstup číslicového sumátoru á druhý výstup je připojen na datový vstup druhého fázového diskriminátoru. První výstup časové základny je připojen na signálový vetup druhého synchronizačního Obvodu, jehož první výstup je připojen na hodinový vstup druhého fázového diskriminátoru a druhý výstup je přigojěn na nezávislý nastavovací vstup pivního fázového diskriminátoru. Synchronizační výstup časové základny je zapojen jednak na hodinový vstup prvního synchronozačního obvodu, jednak na hodinový vstup druhé- ' ho synchronizačního obvodu a jednak na hodinový vstup číslicového sumátoru, jehož výstup je zapojen jednak na signálový vstup prvního binárního čítače a Jednak na signálový^vstup druhého binárního čítače, jehož výstupy jsou zapojeny na datové vstupy druhé vyrovnávací paměti, jejíž výstupy jsou připojeny k druhému paralelnímu portu číslicového počítače. Druhý výstup časové základny .1e' zapojen na vstup obvodu tvorby impulsů, jehož první výstup je zapojen^jednak na nulovací vstup druhého binárního čitače a jednak na zapisovací vstup první vyrovnávací paměti a druhý výstup obvodů tvorby impulsů je zapojen jednak na zapisovací vstup druhé vyrovnávací paměti a jednak na nulovací vstup prvního binárního čítače, jehož výstupy jáou zapojeny na datové vstupy první vyrovnávací paměti, jejíž výstugy jsou zapojený k grvnímu paralelnímu portu číslicového počítače.

Description

Vynález se týká obvodů připojení fázového měniče k číslicovému počítači.

Elektrické pohony používají fázové měniče na ně mechanicky vázané k odměřování polohy. Stator fázového měniče je napájen signály sin a cos o určité frekvenci a to bu3 signálem spojitým, nebo signálem vytvořeným digitálně. Harmonický signál odebíraný z rotoru o stejném kmitočtu jako signál budicí, ale lišící se · fázovým posunem podle úhlu natočení hřídele je filtrován a ve fázovém diskriminátoru porovnáván s referenčním signálem. U elekťric kých pohonů analogového typu je výstupní signál z fázového diskri‘minátoru převeden na stejnosměrné napětí, jehož velikost udává polohovou odchylku. Elektrické regulační pohony s číslicovým regulátorem s mikroprocesorem mají v porovnání s analogovými pohony vyšší užitnou hodnotu dosaženou kvalitativním posunem parametrů regulace'včetně možnosti snadného provádění adaptivní a optimální regulace.

Dosud známé obvody připojení fázového měniče k číslicovému počítači sestávají z filtru, na který je napojen fázový diskriminátor, porovnávající fázi signálu z filtrů s fází referenčního signálu. Výstupem z číslicového fázového diskriminátoru je posloupnost impulsů, jejíchž počet je úměrný úhlu natočení. Posloupnost impulsů je přivedena na čítač, na jehož výstup je připojenavyrov-, návací páměl; Toto uspořádání obvodů je vhodné zejména u nereverzačních pohonů. Při použití pohonů reverzačních dochází při otočení hřídele přes nulovou referenční hodnotu záporným směrem k úniku informace_; a tím pak k následné nepřesnosti v hodnotě čísla v doplňkovém kódu, které udává fázové posunutí. Další nevýhodou tohoto řešení, projevující se u obou směrů otáčení je to, že převed fázového natočení ve tvaru čísla z čítače přes vyrovnávací paměí na datovou sběrnici počítače není v okolí hraničních.hodnot fázového natočení zejména u záporného smyslu otáčení přesný. Nepřesnost je způsobena tím, že doba, ve které by čítač načítal krajní impulsy podstatné pro přesnou velikost čísla hodnoty fázového natočení, musí být využita pro nutný přepis dat a nulování.

Výše uvedené nevýhody jsou odstraněny obvody připojení fázového měniče k číslicovému počítači podle vynálezu, jehož podstatou je to, že výstup aktivního filtru je připojen na signálový vstup prvního synchronizačního obvodu, jehož.,,první výstup je připojen na hodinový vstup prvního fázového diskriminátoru a druhý výstup je připojen na nezávislý nastavovací vstup druhého fázového diskriminátoru, jehož první výstup je připojen na druhý vstup číslicového Sumátoru a druhý výstup je připoen na datový vstup prvního fázového diskriminátoru, jehož první výstup je připojen na první vstup číslicového sumátoru a druhý výstup je připojen na datový vstup druhého fázového diskriminátoru. První výstup časové základny je připojen na signálový vstup druhého synchronizačního obvodu, jehož první výstup je připojen na hodinový vstup druhého fázového diskriminátoru a druhý výstup je připojen ná nezávislý nastavovací vstup prvního fázového diskriminátoru. Synchronizační výstup časové základny js zapojen jednak na hodinový vstup prvního synchronizačního obvodu, jednak na hodinový vstup druhého synchronizačního obvodu a jednak na hodinový vstup číslicového sumátoru, jehož výstup je zapojen jednak na signálový vstup prvního binárního čítače a jednak na signálový vstup druhého binárního čítače, jehož výstupy jsou zapojeny /ia datové vstupy druhé vyrovnávací paměti, jejíž výstupy jsou . připojeny k druhému paralelnímu portu číslicového počítače. Druhý výstup časové základny je zapojen na vstup obvodu tvorby impulsů, jehož první výstup je zapojen jednak na nulovací vstup druhého binárního čítače a jednak na zapisovací vstup první vyrovnávací '·. paměti a druhý· výstup obvodu tvorby impulsů je zapojen na zapisovací vstup vyrovnávací pamětí a jednak na nulovací vstup prvního binárního čítače, jehož výstupy jsou,zapojeny na datové vstupy první'vyrovnávací paměti, jejíž výstupy jsou zapojeny k prvnímu paralelnímu portu číslicového počítače. *

K hlavním výhodám obvodů připojení fázového měniče k číslicovému počítači podle vynálezu patří přesnost přenosu hodnot fázového

-5 .natočení, která je v celém rozsahu odečítání stálá a zaručená pro oba směry otáčení. Číselný tvar, udávající hodnotu fázového natočení na výstupech vyrovnávacích pamětí umožňuje vyhodnotit jak . okamžitou fázi, tak i směr a rychlost otáčení přímo výpočtem v číslicovém počítači.

Obvody připojení, fázového měniče k číslicovému počítači podle vynálezu jsou v blokovém provedení znázorněny na obr. 1. Na obr. 2 je .nakresleno elektrické schéma konkrétního, provedení vnitřní struktury jednotlivých bloků a konkrétního provedení vazeb mezi bloky.

Na obr, 3 jsou nakresleny časové průběhy na jednotlivých vstupech a/nebo výstupech bloků označené vztahovou značkou těchto vstupů a/hebo výstupů. ' .

Obvody připojení fázového měniče k číslicovému počítači jsou konkrétně provedeny tak, že na výstup 22 aktivního filtru 2 je elektricky připojen signálový vstup 41 prvního synchronizačního obvodu 2· První synchronizační obvod 4 je realizován spojením dvou .kTopnýeh obvodů typu D - MH 7474, signálový vstup 41 je tvořen .datovým vstupem prvního klopného obvodu typu L. První výstup 43 prvního synchronizačního obvodu 4 realizovaný výstupem druhého klopného obvodu typu D je připojen na hodinový vstup 32 prvního fázového diskriminátoru 5 prakticky tvořeného klopným obvodem typu D - MH 7474. Druhý výstup 44 prvního synchronizačního obvodu 4 je připojen na nezávislý nastavovací vstup 65 druhého fázového diskrinátoru 6 realizovaného také klopným obvodem typu L - MH 7474. První ' výstup 64 druhého fázového diskriminátoru 6 je připojen na druhý vstup 72 číslicového sumátoru 7· číslicový sumátor J sestává se ' vzájemně propojených logických obvodů NOR, NAND a hradla.

Druhý výstup 65 druhého fázového diskriminátoru 6 je připojen na datový vstup 51 prvního fázového diskriminátoru J5, jehož první výstup 54 je připojen na první vstup 71 číslicového sumátoru J,

Druhý výstup 55 prvního fázového diskriminátoru jj je připojen na datový vstup 61 druhého fázového diskriminátoru 6. Časová základná 1 je realizovaná klasickým zapojením krystalem řízeného generátoru o kmitočtu 5.10° Hz se systémem děliček kmitočtu z obvodů MH 7490 a MH 7493· První výstup 15 časové základny 1 je připojen na signálový vstup 31 druhého synchronizačního obvodu 3 provedeného ze dvou klopných obvodů typu D - MH 7474. '

První výptup 33 druhého synchronizačního, obvodu .3 je připojen na hodinový vstup 62 druhého fázového diskriminátoru 6 a druhý výst^up 34 je připojen na nezávislý nast.‘avovac.í· vstup 53 prvního fázového diskriminátoru 5. Synchronizační výstup 16 časové základny 1 je zapojen jednak na hodinový vstup 42 prvního synchronizačního obvo-, du 4» jednak na hodinový vstup 32 druhého synchronizačního obvodu 3 a jednak na hodinový vstup 73 číslicového sumátoru 7» jehož výstup 74 je zapojen jednak na signálový vstup 91 prvního binárního čítače 9 a jednak na signálový vstup 101 druhého binárního čítače 10»

První binární čítač 9 a druhý binární čítač 10 jsou oba, každý zvláší provedeny ze čtveřice čítačů MH 74 193. Šestnáct výstupů 103 druhého binárního čitače 10 je.přímo zapojeno na 'šestnáct datových vstupů 121 druhé vyrovnávací paměti 12. Druhá vyrovnávací pamě.l 12 a první vyrovnávací paměí .11 jsou obě, každá samostatně provedeny za čtveřice, obvodů MH 7475. šestnáct výstupů 123 druhé vyrovnávací paměti 12 je připojeno k druhému paralelnímu portu 14 číslicového počítače s šestnáctibitovým mikroprocesorem. Druhý výstup17 časové základ« ny 1 je zapojen na vstup.81 obvodu 8 tvorby impulsů, realizovaného z klopných obvodů typu D - MH 7474, hradel MH 7404 a dvojice logických. dvojvstupových členů NAND - ΜΗ 7400. První výstup 82 obvodu 8 tvorby impulsů je zapojen jednak na nulovací vstup 102 druhého binárního Čítače 10 a jednak přes hradlo MH 7404 na zapisovací vstup 112 první vyrovnávací paměti 71. Druhý výstup 83 obvodu 8 tvorby impulsů je zapojen jednak přes hradlo MH 7404 na zapisovací vstup 122 druhé vyrovnávací paměti. 12 á jednak na nulovací vstup 92 prvního binárního čítače 9 jehož šestnáct výstupů 93 je zapojeno na šestnáct datových vstupů 111 první vyrovnávací paměti 11. Šestnáct výstupů 113 první vyrovnávací paměti 11 je zapojeno k prvnímu paralelnímu portu 13 číslicového počítače s šestnáctibitovým mikroprocesorem.

Funkce obvodů připojení fázového měniče k číslicovému počítači podle vynálezu.je následující: Měřený signál o kmitočtu 2,5 · 10^ Hz z výstupu fázového měniče, vyznačující se fázovým posunutím je veden na vstup 21 aktivního filtru 2, kde jsou odfiltrovány jeho vyšší . harmonické složky. Na výstupu 22 aktivního filtru 2 je obdélníkový signál o kmitočtu 2,5 · 10^ Hz, který je veden na signálový vsttup 41 prvního synchronizačního obvodu 4. Zároveň s tím je na hodinový ' vstup 42 tohoto obvodu veden obdélníkový signál o kmitočtu 5 · 18θ Hz,, kterým je obdélníkový signál 2,5 ·70^ Hzsynchronizován, takže na 7

- 5 prvním výstupu 45 se objeví impuls, charakterizující polohu náběžné hrany, obdélníkového signálu. Tento imuls. nazveme fázový impuls. Na druhém výstupu 44 prvního synchronizačního obvodu 4 se objeví negace fázového impulsu. Totéž se děje ve druhém synchronizačním obvodu 5, na jehož signálový výstup 31 je veden referenční signál o kmitočtu 2,5 . 10 Hz. Na prvním výstupu'· 35 tohoto obvodu je pak impuls, dále jen referenční impuls, charakterizující polohu náběžné hrany referenčního obdélníkového signálu 2,5 .10^ Hz a na druhém výstupu 34 je jeho negace. Funkce prvního fázového diskriminátoru J5 a.druhého fázového diskriminátoru 6 spočívá v tom, že tyto obvody vyhodnocují časový odstup referenčního a fázového impulsu tak, že jejich výstupem je šířkově modulovaný signál. Podle smyslu otáčení motoru pak fázi vyhodnocuje buá jen první fázový diskrlminátor . jj a na prvním výstupu 64 druhého fázového diskriminátoru' je logická nula Vzáporný smysl otáčení/, nebo fázi vyhodnocuje jen druhý fázový diskriminátor 6 a na prvním výstupu 54 prvního fázové-.' ho diskriminátoru 5 je logická nula-/kladný smysl otáčení/.

Šířkově modulovaný signál jde dále dó číslicového sumátoru 7 na •jehož výstupu 74 je posloupnost impulsů, jejichž počet odpovídá fázi natočení. Posloupnost impulsů je přiváděna jednak na signálový vstup 91 prvního binárního Čítače 9 a jednak na signálový vstup 101 druhého binárního čítače 10. Činnost prvního binárního čítače 9, druhého binárního čítače 10, první vyrovnávací paměti 11 a druhé vyrovnávací pamětí 12 zajiěluje obvod 8 tvorby impulsů do jehož vstupu 81 je přiveden obdélníkový signál o dvojnásobném kmitočtu než je kmitočet referenčního signálu - tedy 5 · 10 Hz. Obvod 8 tvorby impulsů z tohoto signálu vytvoří dva impulsní signály, které slouží pro střídavé nulování prvního binárního čítače 9 a druhého binárního čítače 10 a střídavý přepis obsahu první vyrovnávací . paměti 11 na první paralelní port 15 číslicového počítače a obsahu · druhé vyrovnávací paměti 12 na druhý paralelní port 14 číslicového počítače. Periodicky je vždy provedeno nulování prvního binárního čítače 2 ^a přepis obsahu druhé vyrovnávací paměti 12 zároveň a v odstupu poloviny periody referenčního signálu nulování druhého binárního čítače 10 a přepis obsahu první vyrovnávací paměti 11 též zároveň. Tím je zaručeno to, že údaj o natočení fáze je v každém sledovaném okamžiku přesný a jeho hodnota je dána součtem obsahů obou vyrovnávacích pamětí. Součet je prováděn v číslicovém počítači.

Pro výše uvedenou realizaci obvodů připojení fázového měniče k číslicovému počítači podle vynálezu, je typické to, že při maximální rychlosti otáčení motoru 1100 otáček ža minutu je v průběhu jedné otáčky provedeno 150 měření fázového natočení s přesností 10' rad.

Claims (1)

1. PŘEDMĚT V Y N Á LEZ U

   Obvody připojení .fázového měniče k číslicovému počítači,, obsahující aktivní filtr s výstupem připojeným na číslicový fázový diskriminátor na jehož výstup je připojený vstup čítače s výstupem na vyrovnávací pamět, přičemž na číslicový fázový diskriminátor, čítač a vyrovnávací pamět jsou přivedeny výstupy z časové základny, vyznačující se tím, ze výstup /22/ aktivního filtru /2/ je připojen na signálový vstup /41/ prvního synchronizačního obvodu /4/, jehož.první výstup /43/ je připojen na hodinový vstup /52/ prvního fázového diskriminátoru /5/ a druhý výstup /44/ je připojen na nezávislý nastavovací vstup I63>f druhého fázového diskriminátoru /6/ , jehož první výstup /64/ je připojen na,druhý vstup /72/ číslicového sumátoru /7/ a druhý < výstup /65/ je připojen na datový vstup /51/ prvního fázového diskriminátoru /5/ , jehož první výstup /54/ je připojen na první vstup /71/ číslicového sumátoru /7/ a druhý výstup /55/ je připojen na datový vstup /61/ druhého fázového diskriminátoru /6/, přičemž první výstup /15/ časové základny /1/ je připojen na signálový vstup /31/ druhého synchronizačního obvodu /3/ , jehož první výstup /33/ je připojen na hodinový vstup /62/ druhého fázového diskriminátoru /6/ a druhý výstup /34/ je připojen na nezávislý nastavovací vstup /53/ prvního fázového diskriminátoru /5/, přičemž synchronizační výstup /16/ časové základny /1/ je zapojen jednak na hodinový vstup /42/ prvního synchronizačního obvodu /4/, jednak na hodinový vstup /32/ druhého synchronizačního obvodu /3/ a jednak na hodinový vstup /73/ číslicového sumátoru /7/ , jehož výstup /74/ je zapojen jednak na signálový vstup /91/ prvního binárního čítače /9/ a jednak na signálový vstup /101/ druhého binárního čítače /10/ , jehož výstupy /103/ jsou zapojeny na datové vstupy /121/ druhé vyrovnavsci paměti /12/ , jejíž výstupy /123/ jsou připojeny k druhému paralelnímu portu /14/ číslicového počítače, přičemž druhý výstup /17/ časové základny /1/ je zapojen na vstup /81/ obvodu/8/ tvorby impulsů , jehož první výstup /82/ je . zapojen jednak na nulovací vstup /102/ druhého binárního čítače /10/ a jednak na zapisovací vstup /112/ první vyrovnávací paměti /11/ a druhý výstup /83/ obvodu /8/ tvorby impulsů je zapojen jednak na zapisovací vstup /122/ druhé vyrovnávací paměti /12/ a jednak na nulovací vstup /92/ prvního binárního čítače /9/, jehož výstupy/93/ jsou zapojeny na datové vstupy /111/ první vyrovnávací paměti /11/, 258896

   - 8 jejíž výstupy /115/ jsou zapojeny k prvnímu paralelnímu portu /15/ičíslicového počítače»