CS273727B1

CS273727B1 - Connection for control breaking circuit's bonding with processor

Info

Publication number: CS273727B1
Application number: CS598588A
Authority: CS
Inventors: Jiri Ing Patera
Original assignee: Jiri Ing Patera
Priority date: 1988-09-06
Filing date: 1988-09-06
Publication date: 1991-04-11
Also published as: CS598588A1

Abstract

The design handles the technical problem of the arrangement for the connection of the control circuit with the processor, especially connection of the programmable control interrupt circuit to 580 VN 59 to the microprocessor of the type U 880. The circuit consists of the processor (1), break circuit (3), memory (4) and programmable array (2). The programmable array (2) is connected in the circuit so that mutual adjustment of communication between the processor (1) and control interrupt circuit, which belongs to various microcomputer unit-assemblies, would be secured.<IMAGE>

Description

Vynález ae týká zapojení pro připojení řídicího obvodu přerušení k procesoru, zejména připojení programovatelného řídicího obvodu přerušení K 580 VN 59 k mikroprocesoruThe invention relates to a circuit for connecting an interrupt control circuit to a processor, in particular to a programmable interrupt control circuit K 580 VN 59 to a microprocessor

U 880.U 880.

Všeobecně se používá několika typů mikropočítačových stavebnic pro budování mikropočítačů. Mezi jednotlivými stavebnicemi lze vysledovat podobnost ve způsobu rozdělení funkcí mezi jednotlivé prvky stavebnice. Každou stavebnici však charakterizuje zvláštní způsob komunikace mezi jejími prvky. Nevýhodou tohoto stavu je nemožnost spojit výhodné vlastnosti řídicího obvodu prioritního přerušení typu K 580 W 59 z mikropočítačové stavebnice MHB 8080 s výhodami centrálního mikroprocesoru typu U 880 ze stejnojmenné mikropočítačové stavebnice společným použitím v jednom mikropočítači.Generally, several types of microcomputer kits are used for building microcomputers. The similarities in the way the functions are divided between the individual elements of the kit can be observed between the individual kits. Each kit, however, is characterized by a special way of communication between its elements. The disadvantage of this state is the inability to combine the advantages of the K 580 W 59 priority interruption control circuit of the MHB 8080 microcontroller with the advantages of the U880 central microprocessor of the same microcontroller kit of common use in a single microcomputer.

Tuto nevýhodu odstraňuje zapojení pro připojení řídicího obvodu přerušení k procesoru podle vynálezu, sestávající z procesoru, přerušovacího obvodu a programovatelného pole, jehož podstata spočívá v tom, že nulovací vstup obvodu je připojen na vstup procesoru a na nastavovací vstup programovatelného pole. Čtecí výstup procesoru a potvrzující výstup procesoru jsou spojeny se vstupy programovatelného pole. Zároveň paměl svým přiřazovacím vstupem a přerušovací obvod svým aktivačním vstupem jsou spojeny s výstupy programovatelného pole, přičemž ke třem vstupům programovatelného pole jsou připojeny první výstup, druhý výstup a třetí výstup programovatelného pole.This disadvantage is overcome by the circuitry for connecting the interruption control circuit to the processor of the present invention, consisting of a processor, an interrupt circuit, and a programmable array, wherein the circuit reset input is connected to the processor input and the programmable array setting input. The reader output of the processor and the acknowledged output of the processor are coupled to the inputs of the programmable array. At the same time, the memory by its assignment input and the interrupt circuit by its activation input are connected to the outputs of the programmable array, the first output, the second output and the third of the programmable array being connected to the three inputs of the programmable array.

Pokrok dosažený vynálezem spočívá zejména v možnosti připojení programovatelného řídicího obvodu prioritního přeruSení typu K 580 W 59 k mikroprocesoru typu U 880. Programovatelný řídicí obvod prioritního přerušení typu K 580 W 59 je z uživatelského hlediska velmi komfortně vybaven a pro mnoho aplikací jsou jeho vlastnosti výhodnější nežli vlastnosti analogických prvků ze stavebnice U 880, Naopak mikroprocesor TJ 880, pracující v přerušovacím modu O je pro «noho aplikací výhodnější nežli mikroprocesor MHB 8080 do jehož stavebnice řídicí obvod přerušení typu K 580 VN 59 patří. Při použití předmětu vynálezu lze jednoduše konstruovat mikropočítač, ve kterém jsou využity současně výhody mikroprocesoru U 880 a řídicího obvodu přerušení K 580 VN 59.In particular, the progress achieved by the invention consists in the possibility of connecting a K 580 W 59 programmable priority control circuit to a U 880 microprocessor. The K 580 W 59 programmable priority control circuit is very user-friendly and has many advantages over many applications properties of analogous elements from the U 880 kit, on the contrary, the microprocessor TJ 880 operating in interrupt mode O is for this application more advantageous than the microprocessor MHB 8080 to whose kit the interrupt control circuit type K 580 VN 59 belongs. Using the present invention, a microcomputer can be simply constructed in which the advantages of the U 880 microprocessor and the K 580 VN 59 interrupt control circuit are utilized simultaneously.

Vynález je znázorněn na připojeném výkresu, který představuje blokové schéma zapojení pro připojení řídicího obvodu přerušení k procesoru.The invention is illustrated in the accompanying drawing, which is a block diagram for connecting an interrupt control circuit to a processor.

Zapojení pro připojení řídicího obvodu přerušení k procesoru obsahuje vedle procesoru 2, přerušovacího obvodu 3 a paměti 4 programovatelné pole 2. Nulovací vstup W je připojen na vstup procesoru H aa nastavovací vstup 24 programovatelného pole 2. Čtecí výstup 22 z procesoru £ a potvrzující výstup Ϊ.2 z procesoru 1_ jsou spojeny se vstupy programovatelného pole 2. Paměl 4 svým přiřazovacím vstupem 41. a přerušovací obvod 3 svým aktivačním vstupem 3J. jsou spojeny s výstupy programovatelného pole 2. Se vstupy programovatelného pole 2 jsou spojeny také tři výstupy programovatelného pole 2, a to první výstup 2j_, druhý výstup 22 a třetí výstup 23. čtecí výstup ££ procesoru 1 je spojen s klíčovacím vstupem 42 paměti 4.The wiring for the interrupt control circuit to the processor includes, in addition to the processor 2, the interrupt circuit 3 and the memory 4, a programmable field 2. The reset input W is connected to the processor input H and the adjusting input 24 of the programmable field 2. 2 from the processor 7 are connected to the inputs of the programmable array 2. The memory 4 by its assignment input 41 and the interrupt circuit 3 by its activation input 31. are connected to the outputs of the programmable array 2. Three outputs of the programmable array 2 are also associated with the inputs of the programmable array 2. The first output 21, the second output 22 and the third output 23. The readout 32 of the processor 1 is coupled to the keying input 42 of the memory 4 .

Zapojení pro připojení řídicího obvodu přerušení k procesoru se po ukončení aktivity vnějšího signálu, připojeného na nulovací vstup |0 a rozvedeného do procesoru 2 a do nastavovacího vstupu 24 programovatelného pole 2, nachází ve výchozím stavu. 7 činnosti obvodu v tomto stavu nastane jedna ze dvou situací.The wiring for the interrupt control circuit to the processor is in the default state upon termination of the external signal activity, connected to the reset input 10 and distributed to the processor 2 and to the setting input 24 of the programmable array 2. In this state, one of two situations occurs.

1. Cyklus je zahájen aktivací čtecího výstupu 22 procesoru 2 přivedeného na vstup programovatelného pole 2, které svým výstupem aktivuje přiřazovacl vstup 4£ paměti 4. Protože klíčovací vstup 42 paměti 4 je také aktivován čtecím výstupem 22 procesoru 2» 3® oožno číst obsah paměti 4. Po uplynutí určitého časového intervalu procesor 2 pasivuje svůj čtecí výstup 22· ^Na základě této změny programovatelné pole 2 pasivuje přiřazovací vstup 42 paměti 4, a tím se stává čtení obsahu paměti 4 nemožným. Obvod se dostává do výchozího stavu. Popsaná situace odpovídá čtení informace procesorem 2 2 paměti 4.1. The cycle is initiated by activating the readout output 22 of the processor 2 applied to the input of the programmable array 2, which by its output activates the assignment input 46 of the memory 4. Because the keying input 42 of the memory 4 is also activated 4. After a certain period of time, the processor 2 passivates its read output 22. ^{As a} result of this change, the programmable field 2 passivates the assignment input 42 of the memory 4, thus making reading of the contents of the memory 4 impossible. The circuit is reset. The described situation corresponds to reading the information by the processor 2 2 of the memory 4.

2. Cyklus je zahájen aktivací potvrzujícího výstupu 12 procesorem 2 přivedeného na vstup programovatelného pole 2, které svým výstupem aktivuje aktivační vstup 31 přerušovacího2. The cycle is initiated by activating the acknowledgment output 12 by the processor 2 applied to the input of the programmable array 2, which activates the interrupt input 31 of its interruption

CS 273 727 B1 2 obvodu 3 a současně se změní hodnota vektoru tvořeného prvním výstupem 21., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. V důsledku aktivace aktivačního vstupu 31. přeruěovacího obvodu 3 je možno číst informaci z přerušovacího obvodu 3.CS 273 727 B1 2 of the circuit 3, and at the same time the value of the vector formed by the first output 21, the second output 22 and the third output 23 of the programmable array 2 is changed.

Po uplynutí určitého časového intervalu procesor | pasivuje svůj potvrzující výstup J.2. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 31 přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 3J. přerušovacího obvodu 3 stává ee čtení informace z přerušovacího obvodu 3 nemožným. Tím je první cyklus druhé situace ukončen.After a certain period of time, the processor | passivates its confirmatory output J.2. As a result of this change, the programmable field 2 passivates the activation input 31 of the interrupt circuit 3 and at the same time the value of the vector formed by the first output 21, the second output 22 and the third output 23 of the programmable field 2 is changed. trigger input 3J. The interrupt circuit 3 becomes impossible to read information from the interrupt circuit 3. This completes the first cycle of the second situation.

Následující cyklus je zahájen aktivací bui potvrzujícího výstupu J.2 procesorem J., nebo aktivací čtecího výstupu J.J. procesorem J. nebo aktivací obou jmenovaných výstupů přivedených na vstupy programovatelného pole 2. Toto programovatelné pole 2 svým výstupem aktivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku aktivace aktivačního vstupu 3J. přerušovacího obvodu 3 je možno číst další informace z přerušovacího obvodu 3.The next cycle is initiated by either activating the acknowledgment output J.2 by the processor J., or activating the read output J.J. or by activating both of said outputs applied to the inputs of the programmable array 2. This programmable array 2, by its output, activates the activation input 31. At the same time, the value of the vector formed by the first output 21, the second output 22 and the third output 23 of the programmable array 2 is further changed. The changed vector acts on the inputs of the programmable array 2. As a result of activating the trigger input 31. the interrupt circuit 3 can read further information from the interrupt circuit 3.

Po uplynutí určitého časového intervalu procesor £ pasivuje své výstupy. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J_, druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 3£ přerušovacího obvodu 3 stává se čtení informace z přerušovacího obvodu 3 nemožným. Druhý cyklus druhé situace je ukončen.After a certain period of time, the processor 8 passivates its outputs. As a result of this change, the programmable field 2 passivates the activation input 31. At the same time, the value of the vector formed by the first output 21, the second output 22, and the third output 23 of the programmable array 2 is further changed. The changed vector acts on the inputs of the programmable array 2. interrupt circuit 3 impossible. The second cycle of the second situation is complete.

Následující cyklus je zahájen aktivací bui potvrzujícího výstupu J.2 procesorem J., nebo aktivací čtecího výstupu J.1. procesoru J. nebo aktivací obou jmenovaných výstupů přivedených na vstupy programovatelného pole 2. Toto svým výstupem aktivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku aktivace aktivačního vstupu 3J. přerušovacího obvodu 3 je možno číst další informaci z přerušovacího obvodu.The next cycle is initiated by activating either the acknowledgment output J.2 by the processor J, or by activating the read output J.1. or by activating both of the aforementioned outputs applied to the inputs of the programmable array 2. This activates the activation input 31 by its output. At the same time, the value of the vector formed by the first output 21, the second output 22 and the third output 23 of the programmable array 2 is further changed. The changed vector acts on the inputs of the programmable array 2. As a result of activating the trigger input 3J. In the interrupt circuit 3, further information can be read from the interrupt circuit.

Po uplynutí určitého časového intervalu procesor J. pasivuje své výstupy. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 21 přerušovacího obvodu 3 a současně se změní hodnota vektoru tvořeného prvním výstupem 21, druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2 na hodnotu odpovídající výchozímu stavu obvodu.After a certain period of time, the processor J. passivates its outputs. As a result of this change, the programmable field 2 passivates the activation input 21 of the interrupt circuit 3 and at the same time the value of the vector formed by the first output 21, the second output 22 and the third output 23 of the programmable field 2 changes to a value corresponding to the initial state of the circuit.

Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 21 přerušovacího obvodu 3 stává se čtení informace z přerušovacího obvodu 3 nemožným. Třetí cyklus je ukončen a obvod se nachází ve výchozím stavu. Popsaná situace, která je těžištěm využití vynálezu, odpovídá přechodu procesoru J. na podprogram obsluhy přerušení vyvolanému přerušovacím obvodem 3· Jednotlivé situace v činnosti obvodu pro připojení řídicího obvodu přerušení k procesoru se mohou v libovolném počtu opakovat a střídat.The altered vector acts on the inputs of the programmable array 2. Due to the passivation of the activation input 21 of the interrupt circuit 3, reading the information from the interrupt circuit 3 becomes impossible. The third cycle is complete and the circuit is in its initial state. The described situation, which is the focus of the application of the invention, corresponds to the transition of the processor J to the interrupt handler subroutine induced by the interrupt circuit 3 The individual situations in the operation of the circuit for connecting the interrupt control circuit to the processor can be repeated and alternated in any number.

Hlavní oblastí použití obvodu pro připojení řídicího obvodu přerušení k procesoru podle vynálezu je konstrukce počítačů, zejména mikropočítačů na bázi mikroprocesoru typu U 680, využívajících programovatelných řídicích obvodů přerušení typu K 560 VN 59 z mikropočítačové stavebnice MHB 8080.The main field of application of the circuit for connecting the interruption control circuit to the processor according to the invention is the construction of computers, in particular microcomputers based on the U 680 microprocessor based on programmable interruption control circuits type K 560 VN 59 from the MHB 8080 microcomputer kit.

Claims

A wiring for connecting an interrupt control circuit to a processor, comprising a processor, an interrupt circuit, a memory, and a programmable array, characterized in that nui. ~

3 OS 273 727 B1 The wiring input (10) is connected both to the processor input (1) and to the setting input (24) of the programmable array (2), the Run-off output (11) of the processor (1) and the acknowledgment output (12) of the processor. (1) are connected to the inputs of the programmable array (2), the memory (4) by its assignment input (41) and the interrupt circuit (3) by its activation input (31) connected to the outputs of the programmable array (2), the first output (21), the second output (22) and the third output (23) of the programmable array (2) are connected to the programmable array (2).

2. The circuit for connecting the interruption control circuit to the processor according to claim 1, wherein the readout (11) of the processor (1) is connected to the key input (42) of the memory (4).