CS273727B1 - Connection for control breaking circuit's bonding with processor - Google Patents

Description

Vynález ae týká zapojení pro připojení řídicího obvodu přerušení k procesoru, zejména připojení programovatelného řídicího obvodu přerušení K 580 VN 59 k mikroprocesoru

U 880.

Všeobecně se používá několika typů mikropočítačových stavebnic pro budování mikropočítačů. Mezi jednotlivými stavebnicemi lze vysledovat podobnost ve způsobu rozdělení funkcí mezi jednotlivé prvky stavebnice. Každou stavebnici však charakterizuje zvláštní způsob komunikace mezi jejími prvky. Nevýhodou tohoto stavu je nemožnost spojit výhodné vlastnosti řídicího obvodu prioritního přerušení typu K 580 W 59 z mikropočítačové stavebnice MHB 8080 s výhodami centrálního mikroprocesoru typu U 880 ze stejnojmenné mikropočítačové stavebnice společným použitím v jednom mikropočítači.

Tuto nevýhodu odstraňuje zapojení pro připojení řídicího obvodu přerušení k procesoru podle vynálezu, sestávající z procesoru, přerušovacího obvodu a programovatelného pole, jehož podstata spočívá v tom, že nulovací vstup obvodu je připojen na vstup procesoru a na nastavovací vstup programovatelného pole. Čtecí výstup procesoru a potvrzující výstup procesoru jsou spojeny se vstupy programovatelného pole. Zároveň paměl svým přiřazovacím vstupem a přerušovací obvod svým aktivačním vstupem jsou spojeny s výstupy programovatelného pole, přičemž ke třem vstupům programovatelného pole jsou připojeny první výstup, druhý výstup a třetí výstup programovatelného pole.

Pokrok dosažený vynálezem spočívá zejména v možnosti připojení programovatelného řídicího obvodu prioritního přeruSení typu K 580 W 59 k mikroprocesoru typu U 880. Programovatelný řídicí obvod prioritního přerušení typu K 580 W 59 je z uživatelského hlediska velmi komfortně vybaven a pro mnoho aplikací jsou jeho vlastnosti výhodnější nežli vlastnosti analogických prvků ze stavebnice U 880, Naopak mikroprocesor TJ 880, pracující v přerušovacím modu O je pro «noho aplikací výhodnější nežli mikroprocesor MHB 8080 do jehož stavebnice řídicí obvod přerušení typu K 580 VN 59 patří. Při použití předmětu vynálezu lze jednoduše konstruovat mikropočítač, ve kterém jsou využity současně výhody mikroprocesoru U 880 a řídicího obvodu přerušení K 580 VN 59.

Vynález je znázorněn na připojeném výkresu, který představuje blokové schéma zapojení pro připojení řídicího obvodu přerušení k procesoru.

Zapojení pro připojení řídicího obvodu přerušení k procesoru obsahuje vedle procesoru 2, přerušovacího obvodu 3 a paměti 4 programovatelné pole 2. Nulovací vstup W je připojen na vstup procesoru H aa nastavovací vstup 24 programovatelného pole 2. Čtecí výstup 22 z procesoru £ a potvrzující výstup Ϊ.2 z procesoru 1_ jsou spojeny se vstupy programovatelného pole 2. Paměl 4 svým přiřazovacím vstupem 41. a přerušovací obvod 3 svým aktivačním vstupem 3J. jsou spojeny s výstupy programovatelného pole 2. Se vstupy programovatelného pole 2 jsou spojeny také tři výstupy programovatelného pole 2, a to první výstup 2j_, druhý výstup 22 a třetí výstup 23. čtecí výstup ££ procesoru 1 je spojen s klíčovacím vstupem 42 paměti 4.

Zapojení pro připojení řídicího obvodu přerušení k procesoru se po ukončení aktivity vnějšího signálu, připojeného na nulovací vstup |0 a rozvedeného do procesoru 2 a do nastavovacího vstupu 24 programovatelného pole 2, nachází ve výchozím stavu. 7 činnosti obvodu v tomto stavu nastane jedna ze dvou situací.

1. Cyklus je zahájen aktivací čtecího výstupu 22 procesoru 2 přivedeného na vstup programovatelného pole 2, které svým výstupem aktivuje přiřazovacl vstup 4£ paměti 4. Protože klíčovací vstup 42 paměti 4 je také aktivován čtecím výstupem 22 procesoru 2» 3® oožno číst obsah paměti 4. Po uplynutí určitého časového intervalu procesor 2 pasivuje svůj čtecí výstup 22· ^Na základě této změny programovatelné pole 2 pasivuje přiřazovací vstup 42 paměti 4, a tím se stává čtení obsahu paměti 4 nemožným. Obvod se dostává do výchozího stavu. Popsaná situace odpovídá čtení informace procesorem 2 2 paměti 4.

2. Cyklus je zahájen aktivací potvrzujícího výstupu 12 procesorem 2 přivedeného na vstup programovatelného pole 2, které svým výstupem aktivuje aktivační vstup 31 přerušovacího

CS 273 727 B1 2 obvodu 3 a současně se změní hodnota vektoru tvořeného prvním výstupem 21., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. V důsledku aktivace aktivačního vstupu 31. přeruěovacího obvodu 3 je možno číst informaci z přerušovacího obvodu 3.

Po uplynutí určitého časového intervalu procesor | pasivuje svůj potvrzující výstup J.2. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 31 přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 3J. přerušovacího obvodu 3 stává ee čtení informace z přerušovacího obvodu 3 nemožným. Tím je první cyklus druhé situace ukončen.

Následující cyklus je zahájen aktivací bui potvrzujícího výstupu J.2 procesorem J., nebo aktivací čtecího výstupu J.J. procesorem J. nebo aktivací obou jmenovaných výstupů přivedených na vstupy programovatelného pole 2. Toto programovatelné pole 2 svým výstupem aktivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku aktivace aktivačního vstupu 3J. přerušovacího obvodu 3 je možno číst další informace z přerušovacího obvodu 3.

Po uplynutí určitého časového intervalu procesor £ pasivuje své výstupy. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J_, druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 3£ přerušovacího obvodu 3 stává se čtení informace z přerušovacího obvodu 3 nemožným. Druhý cyklus druhé situace je ukončen.

Následující cyklus je zahájen aktivací bui potvrzujícího výstupu J.2 procesorem J., nebo aktivací čtecího výstupu J.1. procesoru J. nebo aktivací obou jmenovaných výstupů přivedených na vstupy programovatelného pole 2. Toto svým výstupem aktivuje aktivační vstup 3J. přerušovacího obvodu 3 a současně se dále změní hodnota vektoru tvořeného prvním výstupem 2J., druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2. Změněný vektor působí na vstupy programovatelného pole 2. V důsledku aktivace aktivačního vstupu 3J. přerušovacího obvodu 3 je možno číst další informaci z přerušovacího obvodu.

Po uplynutí určitého časového intervalu procesor J. pasivuje své výstupy. Na základě této změny programovatelné pole 2 pasivuje aktivační vstup 21 přerušovacího obvodu 3 a současně se změní hodnota vektoru tvořeného prvním výstupem 21, druhým výstupem 22 a třetím výstupem 23 programovatelného pole 2 na hodnotu odpovídající výchozímu stavu obvodu.

Změněný vektor působí na vstupy programovatelného pole 2. V důsledku pasivace aktivačního vstupu 21 přerušovacího obvodu 3 stává se čtení informace z přerušovacího obvodu 3 nemožným. Třetí cyklus je ukončen a obvod se nachází ve výchozím stavu. Popsaná situace, která je těžištěm využití vynálezu, odpovídá přechodu procesoru J. na podprogram obsluhy přerušení vyvolanému přerušovacím obvodem 3· Jednotlivé situace v činnosti obvodu pro připojení řídicího obvodu přerušení k procesoru se mohou v libovolném počtu opakovat a střídat.

Hlavní oblastí použití obvodu pro připojení řídicího obvodu přerušení k procesoru podle vynálezu je konstrukce počítačů, zejména mikropočítačů na bázi mikroprocesoru typu U 680, využívajících programovatelných řídicích obvodů přerušení typu K 560 VN 59 z mikropočítačové stavebnice MHB 8080.

Claims (2)

1. Zapojení pro připojení řídicího obvodu přerušení k procesoru, sestávajícího z procesoru, přerušovacího obvodu, paměti a programovatelného pole, vyznačující se tím, že nui . ~

3 OS 273 727 B1 lovací vstup (10) zapojení je připojen jednak na vstup procesoru (1) a jednak na nastavovací vstup (24) programovatelného pole (2), Stéci výstup (11) procesoru (1) a potvrzující výstup (12) procesoru (1) jsou spojeny se vstupy programovatelného pole (2), přičemž paměť (4) svým přiřazovacím vstupem (41) a přerušovací obvod (3) svým aktivačním vstupem (31) jsou spojeny s výstupy programovatelného pole (2), přičemž ke třem vstupům programovatelného pole (2) jsou připojeny první výstup (21), druhý výstup (22) a třetí výstup (23) programovatelného pole (2).

2. Zapojení pro připojení řídicího obvodu přerušení k procesoru podle bodu 1, vyznačující se tím, že čtecí výstup (11) procesoru (1) je připojen ke kličovacímu vstupu (42) paměti (4).