DD219613A1 - Asymmetrischer leseverstaerker fuer halbleiterspeicher - Google Patents

Abstract

Die Erfindung betrifft einen asymmetrischen Leseverstaerker fuer Halbleiterspeicher mit Speicherzellen mit beliebigen Lesesignalen. Die Aufgabe der Erfindung besteht darin, das Lesesignal solcher Speicherzellen, die vorzugsweise Ladungsschichtungszellen mit seriellem Hilfsgate in Drainschaltung sind, durch geeignete Massnahmen verstaerkend in einen anderen Spannungsbereich zu konvertieren, so dass ein geringer schaltungstechnischer Aufwand fuer die Leseschaltung entsteht und ein geringer Taktaufwand erforderlich ist. Fig. 1

Description

Asymmetrischer Leseverstärker für Halbleiterspeicher

/Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen asymmetrischen leseverstärker für Halbleiterspeicher, bei dem die Speicherzellen, je nach gespeicherter Information, zv/ei beliebige Lesesignale liefern. Derartige Speicherzellen sind beispielsweise ladungsschichtungs-Zellen mit seriellem Hilfsgate in Drainschaltung. Bei Vorliegen derartiger Zellen ist der bisher übliche symmetrische Sensorflipflop nicht anwendbar, da die dafür erforderliche Referenzspannung von (U-dttt + ^bll^² innerhalb "der Matrix nicht realisierbar ist. Charakteristik der bekannten technischen Lösungen

Im allgemeinen sind aus verschiedenen Veröffentlichungen symmetrische Flipflops als Leseverstärker zur Anwendung in Halbleiterspeichern beschrieben. Sie, dienen speziell zum Verstärken kleiner Signale dynamischer Speicherzellen. Diese Flipflops benötigen aber stets eine Referenzspannung, deren Y/ert möglichst genau in· der Mitte zwischen dem Signalpegel einer gespeicherten "0" und einer gespeicherten "1" der Zellen liegen sollte. Die Erzeugung einer solchen Referenzspannung ist aber mit Schwellspannungs.aellen, die im Raster der

Matrix liegen müssen, was wegen der symmetrischen Belastung des Plipflops erforderlich ist, nicht möglich. Aus diesem Grunde finden asymmetrische Leseverstärker ·. Verwendung« Diese können unter ausschließlicher Verwendung'von Enhancement-Trans is tor en oder unter Verwendung eines Zerotransistors realisiert werden. ,Ungünstig dabei erweist es sich, daß entweder der Signal-Spannungsunterschied groß sein muß oder aber eine komplizierte Jertigungst.echnologie erforderlich ist, was eine höhe Störanfälligkeit hervorruft. Außerdem ist eine hohe Taktanzahl erforderlich.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, das Lesesignal durch geeignete Maßnahmen verstärkend in einen anderen Spannungsbereich zu konvertieren, so daß der schalt angstechnisehe Aufwand und die Taktanzahl sinken.

Darlegung des Wesens der Erfindung

Der Erfindung liegt' die ^-ufgabe zugrunde, einen asymmetrischen Leseverstärker für Halbleiterspeicher zu schaffen,, wobei die Speicherzelle beim Lesen der 'einen gespeicherten Information einen Signalspannungspegel, den Lowpegel, und beim'Lesen der anderen gespeicherten Information einen zweiten Signalspannungspegel, den Highpegel, an der Bit-Lese-Leitung reali- ' ' siert. Dabei soll gleichzeitig die Schaltung für beliebige Werte beider Signalspannungspegel mit geringem Taktaufwand anwendbar sein. Der' Leseverstärker soll so aufgebaut sein, daß für mehrere Leseverstärker nur eine Dummy-Zelle erforderlich ist, die eine konstante Gleichspannung liefert, die den Wert des Lowpegels der Signalspannung hat, bzw. eine Taktspannung entsprechend dem Verlauf an der Bit-Lese-Leitung.

Gemäß der Erfindung wird die Aufgabe durch, einen asymmetrischen Leseverstärker für Halbleiterspeicher gelöst. Der Halbleiterspeicher enthält dabei Speicherzellen, die in Abhängigkeit von der gespeicherten Information zwei verschiedene Signalspannungspegel,.; · low- oder Highpegel, an der Bit-Lese-Leitung realisieren., vorzugsweise Ladungsschichtungszeilen mit seriellem Hilfsgate. Jeder Zelle ist dabei eine Bit-Lese- und eine Bit-Schreib-Leitung zugeordnet. Der 3it-Lese- und der Bit-Schreib-Leitung ist eine Entladeschaltung zugeordnet. Erfindungsgemäß ist die Bit-Lese-Leitung mit dem Gate eines Transistors verbunden, dessen Drain- und Sourcegebiete an einem gemeinsamen Knoten B angeschlossen sind, der über einem· Kondensator mit dem Gate eines Schalttransistors verbunden ist·

Erfindungsgemäß ist zwischen dem Kondensator und dem Gate des Schalttransistors das Draingebiet eines Entladetransistors angeschlossen,- an dessen Gate ein Takt jÖ^r und dessen Sourcegebiet an Masse liegen, anges-chlossen.

Erfindungsgemäß sind- an dem Knoten B am Kondensator, an dessen zweitem Anschluß ein Takt 0~ anliegt, und das Sourcegebiet eines Vorladetransistors, an dessen Gate eine Spannung ög,, und an dessen Draingebiet die Taktspannung 0_R anliegen, angeschlossen. In Ausgestaltung der Erfindung ist der an der Bit-Lese-Leitung angeschlossene₍ Transistor ein Enhancementtransistor zur Realisierung einer nicht line ar en,, d.h. spannungsabhängigen Kapazität. In Ausgestaltung der Erfindung sind die Kapazitäten C₁ und Q2 spannungs— unabhängig. In Ausgestaltung der Erfindung ist das Sourcegebiet des verwendeten Schalttransistors über einen zweiten. Transistor mit der Bit-Schreib-Leitung und diese über einen dritten Transistor mit einer Datenleitung verbunden.

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Ausführungsbe!spiel . '*

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Die Erfindung ist anhand eines Ausführüngsbeiapiels und zweier Zeichnungen näher erläutert. Dabei zeigen

Pig* i den erfindungsgemäßen ,asymmetrischen Leseverstärker nachdem Ausführungsbeispiel Pig· 2 das Taktdiagramm . Pig. 3 das Ersatzschaltbild mit Kapazitätskennlinie

Der in Pig. 1 dargestellte- asymmetrische Leseverstärker enthält matrixf'drmig angeordnete Speicherzellen 1, die in Abhängigkeit von der in der Zelle 1 gespeicherten Information zwei beliebige Signalspannungspegel, Low- oder Highpegel, an der Bit-Lese-Leitung 3 realisieren. Im konkreten Pail handelt es sich um Ladungsschichtungszellen mit seriellem Hi^fsgate in Drain- \v schaltung. Am Hilfsgate ist dabei eine Wortleitung 2, an Source eine Bit-rLese-Leitung 3 und am Speichergate eine Bit-Schreib-Leitung 4 angeschlossen. Drain der Speicherzelle 1;ist dabei mit der Versorgungsspannung ü^w verbunden. ; '-, ' Ein' Sntladetransistor 5, an dessen Gate ein Vorladetakt jZL. anliegt, verbindet die Bit-Lese-Leitung 3 mit Masse. ;

Sin Sntladetransistor 6,- an dessen Gate ein Vorladetakt 0^ anliegt, verbindet die Bit-Schreib-Leitung,4 mit Masse. Die Bit-Lese-Leitung 3 ist mit dem Gate eines !Transistors 7 verbunden. Drain und Source dieses Transistors 7 sind miteinander verbunden. An Drain und Source des Transistors 7 sind ein Kondensator 13, an dessen zWeitem Anschluß ein Konvertierungstakt 0·^ anliegt, ein zweiter Kondensator 14, an dessen" zweitem Anschluß das Gate eines Schalttransistors 8 und V Drain eines Entladetransistors 15 angeschlossen sind, und Source eines Vorladetransistors 16 angeschlossen.

Am Gate des Entladetransistors 15 liegt der Takt 0y an und Source ist mit Masse verbunden. Am Gate des Vorladetransistors 16 liegt die Spannung. "CLtτ'an und Drain ist mit der Taktspannung 0„ verbunden· Das Draingebiet des Schalttransistors 8 ist mit der Versorgungsspannung U-Qj, verbunden. Das Sourcegebiet des· Schalttransistore 8 13t über einen zweiten Transistor 9, an dessen Gate ein Lesetakt 0,. anliegt, mit der Bit-Schreib-Leitung 4 verbunden

Die Bit-Schreib-Leitung 4 ist über einen weiteren Transistor 10, an dessen Gate ein Datentransfertakt 0^m anliegt, mit einer Datenleitung 12 zur Ein- oder Ausgabe der Information verbunden. Sin Transistor 11, an dessen Gate ein Vorladetakt 0j anliegt, verbindet die Masse mit der Datenleitung 12.

Die Wirkungsweise des Leseverstärkers.ist in Verbindung mit dem in Pig. 2 dargestellten Taktdiagramm folgende ί · Im Speicherzustand sind die Wortleitungen 2 durch den Takt 0_WL =« "E" (M * mittleres Potential = ü_DD/2) auf dieses Potential vorgeladen. Gleichzeitig werden über den Vorladetakt 0^. = ¹¹H" die Bit-Lese-Leitung 3, die Bit-Schreib-Leitung 4, die Datenleitung 12 und der Knoten A auf Hull Volt entladen. Der Knoten B wird mit 0_R β ¹¹H" auf Ü_BLL - U₁ vorgeladen. Mit Beginn des Lesezyklus wird der Vorladetakt j&~ == ^ttLⁿ, so daß die Transistoren 5, 6, 11 und 15 sperren. Die Bit-Lese-Leitung 3, die Bit-Schreib-Leitung 4, die Datenleitung 12, der Knoten A und der Knoten B behalt ten die sich dort eingestellten Potentiale. Wird nun der Wortleitungstakt 0,,,, ^a "H", so stellt sich an der Bit-Lese-Leitung 3 je nach der in der Speicherzelle 1 gespeicherten Information der Low- oder Highpegel der Signalspannung ein.

Mit dem Konvertierungstakt 0~ = "H" wird das Potential an den Knoten A und B, entsprechend dem aus den

Kapazitäten G^ und C₂ sowie der Bit-Lese-Leitungs-Kapazität, der Gate-Drain- und Source-Kapazität des Tran-'sistprs 7 und der·Gate-Eulk-Kapazität des Schalttransistors 8,. gemäß Fig. 3a, gebildeten kapazitiven Spannungsteilerverhältnisses, ansteigen. Der Vorladetransistor 16 wird dabei von selbst sperrend, da dessen Gate-Source-Spannung kleiner als die Schwellspannung wird. .·..' ' . · '

Im Fall des Iesens des Lowpegels an der Bit-Lese-Leitung 3 beträgt die Gate-Source- und Drain-Spannung des Transistors 7 Um· Damit ist die Gate-Drain- und Source-Kapazität dieses Transistors minimal, gemäß Fig. 3b. Im Fall des Lesens des Highpegels ist die Gate-Source- und Drain-Kapazität des Transistors 7, je nach Kanal- ' länge 10 ... 40mal größer, da die Gate-Source- und Drain-Spannung größer als die Schwellspannung U~ ist.; .."' ~' . '.-· ·.: ' ;.· Die Kapazitäten C^ >und C«- werden dabei so dimensioniert, daß im Fall des Lesens des Lowpegels die Spannung am Knoten A größer und im Fall des Lesens des Highpegels : kleiner als die Schwellspannung TL, des Schalttransistors 8 ist, wenn der Takt 0j - "H" wird. Gleichzeitig werden für Lesen und Refresh die Takte 0_L = "H? und 0_m = "H".

Im Fall des Lesens des Lowpegels ist der Schalttransistor 8 leitend und die Blt-Schreib-Leitung 4 und die Datenleitung 12 werden aufgeladen; im Fall des Lesens des Highpegels ist der Schalttransistor 8 gesperrt und die Bit-Schreib-Leitung 4 und die Datenleitung 12 behalten das zuvor eingestellte Potential von Null Volt.

nachdem der Wort leitungstakt 0,_?,_T = "L" geworden ist, wird die entsprechende Information eingeschrieben. Das entspricht einem Refresh der Informationen in allen durch die Y/ortleitung 2 aktivierten Zellen 1.

In der durch den Datentransfertakt 0™ = "Hⁿ ausge- , wählten Zeile wird zusätzlich zum; Refresh die gelesene Information auf die Datenleitung 12 ausgegeben (Lesen).

Beim Einschreiben einer Information ist durch die' Wortleitung 2 und die Bit-Schreib-Leitung 4 die Speicherzelle 1 ausgewählt· Dabei wird die Datenleitung Ί2 auf das entsprechende Potential eingestellt und über den "Datentransfertakt 0^ =Ο'Η^Μ wird dieses Potential auf die Bit-Schreib-Leitung 4 übertragen, wobei für diese ausgewählte Zeile jZL = "I·¹¹ sein muß.

Claims (3)

jsrfindungsanspruch

1. Asymmetrischer Leseverstärker für Halbleiterspeicher, bei dem die Speicherzellen, je nach gespeicherter Information, zwei beliebige Leses-ignale liefern, vorzugsweise Ladungsschichtungszellen mit seriellem Hilfsgate

, in.Drainschaltung, wobei die Bitleitung in eine Bit-Lese- und Bit-Schreib-Leitung geteilt ist und jeder , eine Entladeschaltung zugeordnet ist und wobei eine , .Datenleitung, der ein Sntladetransistor augeordnet ist,

' mit dem Ausgang des Leseverstärkers und der Bit-3ehreib-Leitung oder die Bit-Schreib-Leitung nur mit der Datenleitung verbunden ist, gekennzeichnet dadurch,, daß dia Bit-Lese-Leituhg (3) mit dem Gate eines/Transistors

(7) verbunden ist, dessen Drain und Sourceiüber einen Kondensator (14) mit dem Gate- eines Schalttransistors

(8) verbunden sind, wobei an Drain und Source^ des¹ Transistors (7) ein Kondensator (13), an dessen zwei-.

. . tem Anschluß ein Konvertierungstakt ($ττ) anliegt.. , und Source eines Vorladetransistors (16), an dessen 'Gate die ,Referenzspannung üg„ und am Drain eine Takt-, spännung (fi-o) anliegen, angeschlossen sind sowie am Gate des Schalttransistors (8) noch ein weiterer Ent-, ladetransistor (15), an dessen Gate eine Takt spannung /(0-rr) und dessen Source auf Masse liegt.

2. Asymmetrischer Leseverstärker nach Punkt 1, gekennzeichnet dadurch, daß das an einem Transistor ,.(16) benötigte Referenzsignal außerhalb der Matrix erzeugt, den Wert des Low-p'egels der Signalspannung hat und für mehrere Leseverstärker verwendet werden kann.

3. Asymmetrischer Leseverstärker nach Punkt 1, gekennzeichnet dadurch, daß er für beliebige Pegel der Signalspannung, Low- und Highpegel verwendbar ist. .

. ' . - Hierau 3 Seiten Zeichnungen -